KR20230128963A - Bspdn 구조물을 갖는 반도체 장치의 pn 접합 소자 구조 - Google Patents

Bspdn 구조물을 갖는 반도체 장치의 pn 접합 소자 구조 Download PDF

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KR20230128963A
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박수영
서강일
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삼성전자주식회사
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Abstract

반도체 장치를 제공하며, 상기 반도체 장치는 제1 층에서, 적어도 하나의 전계 효과 트랜지스터 및 상기 적어도 하나의 전계 효과 트랜지스터의 측면에 적어도 하나의 PN 접합 소자 및 상기 제1 층 아래 제2 층에서, 적어도 하나의 BSPDN(back side power delivery network) 구조물을 포함하며, 상기 적어도 하나의 BSPDN 구조물은 상기 적어도 하나의 전계 효과 트랜지스터를 전원 소스와 연결되도록 구성된다.

Description

BSPDN 구조물을 갖는 반도체 장치의 PN 접합 소자 구조{PN JUNCTION DEVICE STRUCTURE IN SEMICONDUCTOR DEVICE WITH BACK SIDE POWER DELIVERY NETWORK(BSPDN) STRUCTURE}
본 발명의 일 실시 예에 따른 장치 및 방법은 반도체 장치를 위한 후면 박막화 공정에서 형성되는 PN 접합 소자에 관한 것으로, 보다 상세하게는 트랜지스터를 포함하는 반도체 장치의 후면에 BSPDN(Back Side Power Delivery Network)을 형성하는 후면 박막화 공정을 통해 형성된 하나 이상의 전계 효과 트랜지스터들과 함께 형성된 수동 소자 또는 PN 접합 소자에 관한 것이다.
핀 전계 효과 트랜지스터(fin field-effect transistor, FinFET) 및/또는 MBCFET(multi-bridge channel field-effect transistor)라고도 하는 나노시트 트랜지스터와 같은 하나 이상의 트랜지스터의 BEOL(back-end-of-line)에서의 라우팅의 복잡함을 해결하기 위해, 후면 박막화 공정이 도입되었다. 이러한 트랜지스터를 포함하는 반도체 장치의 제조 공정에 의해, 트랜지스터들의 BEOL 측에 대향하는 트랜지스터의 후면에 트랜지스터들로의 전력 전달을 위한 하나 이상의 금속 패턴들이 형성될 수 있다. 이러한 금속 패턴들은 트랜지스터의 후면에 형성되므로 BSPDN 또는 BSPDN 구조물이라고 할 수 있으며, 후면 박막화 공정을 BSPDN 공정이라고 할 수 있다.
여기서, 트랜지스터들의 후면은 트랜지스터들의 기판이 형성되는 곳일 수 있다. 하나 이상의 핀 구조물들 및 소스/드레인 영역들을 포함하는 FEOL(front-end-of-line) 구조물들이 기판으로부터 에피택셜 성장된 후, 예를 들어 실리콘(Si)을 포함하는 기판은 후면 박막화 공정을 통해 제거된다.
그러나, 기판은 또한, 다이오드들 및 수직 PNP 트랜지스터들과 같은 하나 이상의 수동 소자들 및 PN 접합 소자들이 트랜지스터들을 포함하는 반도체 장치를 완성하기 위해 형성될 수 있는 하나의 소자이다. BSPDN 구조물을 제공하기 위해 이러한 기판이 적어도 부분적으로 제거됨으로써, BSPDN 구조물을 갖는 반도체 장치는 이와 같은 소자들을 형성하기에 충분한 공간이 부족할 수 있다.
따라서, 상기 문제점들을 해결하는 개선된 반도체 장치 구조물 및 그 제조 방법이 요구된다.
이 배경기술 부분에 개시된 정보는 본 출원의 실시 예를 달성하기 전에 발명자들에게 이미 알려져 있거나 여기에서 설명하는 실시 예를 달성하는 과정에서 습득한 기술 정보이다. 따라서 이미 대중에게 알려진 선행기술을 형성하지 않는 정보를 포함할 수 있다.
본 발명은 트랜지스터들이 형성되는 트랜지스터층 내에 수동 소자 또는 PN 접합 소자를 포함하는 BSPDN(back side power delivery network) 구조물을 포함하는 반도체 장치를 제공한다.
또한, 본 발명은 수동 소자 또는 PN 접합 소자가 트랜지스터층 내에 포함된 BSPDN(back side power delivery network) 구조물을 포함하는 반도체 장치를 제공한다.
또한, 본 발명은 이러한 BSPDN 반도체 장치들을 제조하는 방법들을 제공한다.
실시예들에 따르면, 반도체 장치를 제공하되, 상기 반도체 장치는 제1 층에서, 적어도 하나의 전계 효과 트랜지스터 및 상기 적어도 하나의 전계 효과 트랜지스터의 측면에 적어도 하나의 PN 접합 소자 및 상기 제1 층 아래 제2 층에서, 적어도 하나의 BSPDN(back side power delivery network) 구조물을 포함할 수 있고, 상기 적어도 하나의 BSPDN 구조물은 상기 적어도 하나의 전계 효과 트랜지스터를 전원 소스와 연결되도록 구성될 수 있다.
실시예들에 따르면, 반도체 장치를 제공하되, 상기 반도체 장치는 제1 층 내 적어도 하나의 전계 효과 트랜지스터 및 상기 제1 층 아래의 제2 층 내에 적어도 하나의 BSPDN(back side power delivery network) 구조물 및 상기 적어도 하나의 BSPDN 구조물의 측면에 적어도 하나의 PN 접합 소자를 포함할 수 있고, 상기 적어도 하나의 BSPDN 구조물은 상기 적어도 하나의 전계 효과 트랜지스터를 전원 소스에 연결하도록 구성될 수 있다.
실시예들에 따르면, 반도체 장치의 제조 방법을 제공하되, 상기 방법은 제2 층 내 기판 상에 제1 층 내 적어도 하나의 전계 효과 트랜지스터를 제공하는 단계, 상기 제1층에서 상기 적어도 하나의 전계 효과 트랜지스터의 측면에 적어도 하나의 PN 접합 소자를 형성하는 단계, 및 상기 제2 층에 적어도 하나의 BSPDN(back side power delivery network) 구조물을 형성하는 단계를 포함할 수 있고, 상기 적어도 하나의 BSPDN 구조물은 상기 적어도 하나의 전계 효과 트랜지스터에 연결될 수 있다.
실시예들에 따르면, 반도체 장치의 제조 방법을 제공하되, 상기 방법은 제2 층에 기판 상에 제1 층에 적어도 하나의 전계 효과 트랜지스터를 제공하는 단계, 상기 제2 층에 기판에 적어도 하나의 PN 접합 소자를 형성하는 단계, 및 상기 제2 층에서 상기 적어도 하나의 PN 접합 소자의 후측에 적어도 하나의 BSPDN(back side power delivery network) 구조물을 형성하는 단계를 포함할 수 있고, 상기 적어도 하나의 BSPDN 구조물은 상기 적어도 하나의 전계 효과 트랜지스터와 연결될 수 있다.
후면층에서 반도체 장치의 후면에 BSPDN 구조물들을 형성함으로써, 반도체 장치는 반도체 장치의 BEOL 측에서 라우팅 혼잡을 해결할 수 있다. 더욱이, 반도체 장치가, 트랜지스터층 즉, 반도체 장치의 후면층 상에, 제1 트랜지스터의 측면에서 또는 두 개의 트랜지스터들 사이에서 공간을 활용할 수 있도록 한다.
본 실시 예에 따른 반도체 장치는 다이오드와 같은 PN 접합 소자를 형성하기 위해 적어도 후면층의 공간을 활용할 수 있다.
본 발명의 예시적인 실시 예는 첨부된 도면과 함께 취해진 다음의 상세한 설명으로부터 더 명확하게 이해될 것이다:
도 1은 일 실시 예에 따라 BSPDN(back side power delivery network) 구조물 상에 두 개의 트랜지스터들 및 PN 접합 소자를 포함하는 반도체 장치의 단면도를 도시한다.
도 2는 일 실시 예에 따라 BSPDN 구조물 상에 두 개의 트랜지스터들 및 또 다른 PN 접합 소자를 포함하는 반도체 장치 구조물의 단면도를 도시한다.
도 3은 일 실시 예에 따라 BSPDN 구조물의 측면에 두 개의 트랜지스터들과 PN 접합 소자를 포함하는 반도체 장치 구조물의 단면도를 도시한다.
도 4a 내지 도 4g는 일 실시 예에 따라 BSPDN 구조물 상에 두 개의 트랜지스터들 및 PN 접합 소자를 포함하는 반도체 장치의 제조 방법의 단면도들을 도시한다.
도 5는 실시 예들에 따라 도 4a 내지 도 4g를 참조하여 설명된 방법의 순서도를 도시한다.
도 6a 내지 도 6f는 일 실시 예에 따라 BSPDN 구조물의 측면에 두 개의 트랜지스터들 및 PN 접합 소자를 포함하는 반도체 장치의 제조 방법의 단면도들을 도시한다.
도 7은 실시 예들에 따라 도 6a 내지 도 6f를 참조하여 설명된 방법의 순서도를 도시한다.
도 8은 일 실시 예에 따라 도 1, 도 2, 및 도 3에 도시된 바와 같이 수동 소자 또는 PN 접합 소자가 형성된 반도체 장치를 포함하는 전자 장치를 개략적으로 도시한 블록도이다.
본 명세서 내 기술된 본 발명의 실시 예들은 예시적 실시 예들이며, 따라서 본 발명은 이로 한정되지 않으며, 다양한 다른 형태로 구현될 수 있다. 하기의 설명에서 제공된 실시 예들 각각은 본 명세서에 제공되거나 본 명세서 내에 제공되지 않았지만 본 발명과 일치하는 또 따른 예 또는 다른 실시 예의 하나 이상의 특징과 연결되는 것으로부터 배제되지 않는다. 예를 들어, 특정 예시적인 실시 예에서 설명된 사항이 다른 예시적인 실시 예에서 설명되지 않더라도, 그 설명에서 다르게 언급되지 않는 한 해당 사항은 다른 예시적인 실시 예와 연관되는 것으로 이해될 수 있다. 또한, 원리들, 양태들 및 예시적 실시 예들의 모든 설명들은 그들의 구조적 및 기능적 균등물들을 포함하도록 의도된 것임을 이해해야 한다. 또한, 이러한 균등물들은 현재 잘 알려진 균등물들 뿐만 아니라 향후 개발될 균등물들, 즉 구조에 관계없이 동일한 기능을 수행하도록 발명될 모든 장치들을 포함하는 것으로 이해되어야 한다. 예를 들어, 금속 라인 또는 비아를 형성하는 물질 또는 물질들이, 본 명세서에서 예시된 금속들로 본 발명이 적용될 수 있다면 제한되지 않을 수 있다. 더욱이, 본 명세서에서 설명하는 비아 구조 또는 비아 스킴(via scheme)이 반도체 장치의 BEOL 또는 MOL에 한정되지 않고 다른 구조 또는 장치에 적용될 수 있다.
반도체 장치의 요소, 구성 요소, 층, 패턴, 구조, 영역 등(이하 통칭하여 "요소")이 반도체 장치의 다른 요소의 "상부에(over)", "위에(above)", "상에(on)", "아래에(below)", "밑에(under)", "하부에(beneath)", "연결된(connected to)" 또는 "결합된(coupled to)" 것으로 언급될 때, 이는 직접 상부에, 위에, 상에, 아래에, 밑에, 하부에, 연결된, 또는 결합된 것이거나, 중간 요소가 존재하는 것일 수 있다. 이에 반해 반도체 장치의 한 요소가 반도체 장치의 다른 요소 '바로 상부에(directly over)', '바로 위에(directly above)', '바로 상에(directly on)', '바로 아래에(directly below)', '바로 밑에(directly under)', '바로 하부에(directly beneath)', '직접 연결된(directly connected to)" 또는 "직접 결합된(directly coupled to)" 이라고 하는 경우에는 중간 요소는 존재하지 않는다. 본 명세서에서 동일한 도면부호는 동일한 구성요소를 지칭한다.
본 명세서에서 "상부에(over)", "위에(above)", "상에(on)", "상부(upper)", 아래에(below)", "밑에(under)", "하부에(beneath)", "하부(lower)", "상(top)", "바닥(bottom)" 등과 같은 공간적으로 상대적인 용어는 도면에 도시된 것과 같이 하나의 요소와 다른 요소와의 관계를 설명하는데 설명의 편의를 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방향에 더하여 사용 또는 동작 중인 반도체 장치의 다른 방향을 포함하도록 의도된다는 것이 이해될 것이다. 예를 들어, 도면에서 반도체 장치가 뒤집힌 경우 다른 요소의 "밑에(below)" 또는 "아래(beneath)"로 설명된 요소는 다른 요소 "위(above)"를 향하는 것일 수 있고, 요소의 "상부(top 또는 upper)" 표면는 요소의 "바닥(bottom)" 또는 "하부(lower)" 표면일 수 있다. 따라서, 해당되는 상황에 따라, "아래(below)"라는 용어는 위와 아래의 방향을 모두 포함할 수 있고, "상부(top)"이라는 용어는 상부 및 바닥을 모두 포함할 수 있다. 이와 같이 반도체 장치는 배향될 수 있고(90도 또는 다른 방향으로 회전됨) 명세서에서 사용된 공간적으로 상대적인 설명들은 그에 따라 해석될 수 있다.
본 명세서에 사용된 바와 같이, "적어도 하나의(at least one of)"와 같은 표현은 요소 목록 앞에 올 때, 요소의 전체 목록을 수정하고 목록의 개별 요소를 수정하지 않는다. 예를 들어, "a, b 및 c 중 적어도 하나(at least one of a, b, c)"라는 표현은 a만, b만, c만, a와 b 모두, a와 c 모두, b와 c 모두 또는 a, b, c, 모두를 포함하는 것으로 이해되어야 한다.
본 발명의 장치 또는 구조를 제조하는 특정 단계 또는 동작이 다른 단계 또는 동작보다 나중에 설명되더라도, 단계 또는 동작은 또 다른 단계 또는 동작이 단계 또는 동작 후에 수행되는 것으로 설명되지 않는 한 또 다른 단계 또는 작업보다 나중에 수행될 수 있다.
많은 실시 예들이 실시 예(및 중간 구조)의 개략도인 단면도를 참조하여 본 명세서에서 설명된다. 예를 들어, 제조 기법 및/또는 허용 오차의 결과로서 예시들의 형태로부터의 변화가 예상될 수 있다. 따라서, 실시 예는 본 명세서에 예시된 영역의 특정 형상으로 제한되는 것으로 해석되어서는 안 되며, 예를 들어 제조로부터 초래되는 형상의 편차를 포함해야 한다. 예를 들어, 직사각형으로 예시된 임플란트 영역은 일반적으로 임플란트 영역에서 비-임플란트 영역으로의 이진 변화보다는 그 가장자리에서 둥글거나 만곡된 특징 및/또는 임플란트 농도 구배를 가질 것이다. 마찬가지로, 임플란테이션에 의해 형성된 매립 영역은 매립 영역과 임플란테이션이 일어나는 표면 사이의 영역에 일부 임플란테이션을 초래할 수 있다. 따라서, 도면에 도시된 영역은 개략적인 것으로, 그 형상은 장치의 영역의 실제 형상을 예시하기 위한 것이 아니며, 본 발명의 범위를 한정하려는 의도도 아니다. 또한, 도면에서 층 및 영역의 크기 및 상대적인 크기는 명료함을 위해 과장되게 표현될 수 있다.
간결함을 위해, 트랜지스터의 일부 종래의 구성 요소들, 즉 FEOL(front-end-of-line) 구조물들 및 트랜지스터의 연결 구조물들, 즉 BEOL(back-end-of-line) 구조물 및 MOL(middle-of-line) 구조물들은 본 명세서에 상세히 기술될 수도 있고 그렇지 않을 수도 있고, 도면에 도시될 수도 있고 그렇지 않을 수도 있다. 예를 들어, 비아 또는 금속 구조물 전, 비아 홀 또는 트렌치 내에 형성된 베리어 금속 라인이 그 내부에 형성될 수 있고, 두 개의 수직하게 인접한 층들 사이에 형성된 식각 정지막은 기술되거나 도시되지 않을 수 있다.
도 1은 일 실시 예에 따라 BSPDN(back side power delivery network) 구조물 상에 두 개의 트랜지스터들 및 PN 접합 소자를 포함하는 반도체 장치의 단면도를 도시한다.
여기에서, 도 1(또는 도 2, 도 3, 도 4a 내지 도 4g, 및 도 6a 내지 도 6f)은 채널 폭 방향에서 반도체 장치(10)의 단면을 도시하고, 두 개의 트랜지스터들(100A, 100B) 각각의 게이트 구조물은 간결함을 목적으로, 도면들에 도시되지 않는 것을 이해한다.
도 1을 참조하면, 반도체 장치(10)는 두 개의 층들, 즉 트랜지스터층(TL) 및 후면층(BL)에서 복수의 반도체 소자들을 포함할 수 있다. 트랜지스터층(TL)에서, 제1 트랜지스터(100A) 및 제2 트랜지스터(100B)가 제1 기판 구조물(105A) 및 제2 기판 구조물(105B) 상에 각각 형성될 수 있다. 두 개의 트랜지스터들(100A, 100B)은 트랜지스터층(TL) 내에서 실질적으로 동일한 레벨에 배치될 수 있다.
일 실시 예에 따르면, 반도체 장치(10)는 트랜지스터층(TL)에서, 제1트랜지스터(100A) 또는 제2 트랜지스터(100B)의 측면 또는 트랜지스터층(TL) 내의 두 개의 트랜지스터들(100A, 100B) 측방향 사이에 다이오드(100C)를 더 포함할 수 있다. 일 실시 예에 따르면, 다이오드(100C)는 제3 기판 구조물(106) 내부에 형성될 수 있으며, 두 개의 트랜지스터들(100A, 100B)과 실질적으로 동일한 레벨에 배치될 수 있다. 본 실시 예에서, 다이오드(100C)는 반도체 장치(10)의 전면 또는 외부로 노출된 제1 면(1S)을 갖는 제3 기판 구조물(106) 내에 매립될 수 있다. 또한, 실시 예들에 따르면, 다이오드(100C)와는 상이한 다른 형태의 수동 소자 또는 PN 접합 소자가 제3 기판 구조물(106) 내에 형성될 수 있다.
제1 기판 구조물(105A), 제2 기판 구조물(105B) 및 제3 기판 구조물(106) 각각은 반도체 물질, 예를 들어 실리콘(Si)으로 형성될 수 있거나, SOI(silicon-on-insulator) 기판의 일부일 수 있다. 제3 기판 구조물(106)은 제1 기판 구조물(105A) 및 제2 기판 구조물(105B)을 형성하는 물질과 동일하거나 상이한 물질로 형성될 수 있다. 일 실시 예에 따르면, 제3 기판 구조물(106)을 형성하는 물질은 제1 기판 구조물(105A) 및 제2 기판 구조물(105B)과는 다르게 비정질 실리콘(a-Si)을 포함할 수 있다. 일 실시 예에 따르면, 제1 기판 구조물(105A) 및 제2 기판 구조물(105B)은 각각 초기 기판에 두 개의 트랜지스터들(100A, 100B)을 형성하고 초기 기판을 박막화하여 후면층(BL)을 형성한 후 남은 구조물일 수 있으며, 하나 이상의 BSPDN 구조물들이 형성될 것이다. 이와는 반대로, 일 실시 예에 따르면, 제3 기판 구조물(106)은 제1 기판 구조물(105A) 및 제2 기판 구조물(105B)과 별도로 형성되어 그 내부에 다이오드(100C)를 형성할 수 있다. 그러나, 일 실시 예에 따르면, 제3 기판 구조물(106) 또한 초기 기판에 두 개의 트랜지스터들(100A, 100B)을 형성하고 BSPDN 구조물을 형성한 후 남아있는 구조물일 수도 있다.
한편, 소자 밀도를 더욱 증가시키기 위해, 실시 예들에 따르면, 도면들에 도시되지 않았으나, 기판 구조물들(105A, 105B)은 추가적인 수동 소자 또는 PN 접합 소자를 내부에 주입하는 데 사용될 수 있다. 그러나, 일 실시 예에 따르면, 기판 구조물들(105A, 105B)은 기판 구조물들(105A, 105B)을 형성하는 반도체 물질이 반도체 장치(10)의 다른 회로 요소들 쪽으로 바람직하지 않게 확산되는 것을 방지하기 위해 제거될 수 있다.
제1 트랜지스터(100A) 및 제2 트랜지스터(100B)는 도시된 실시 예에서 각각 나노시트 트랜지스터일 수 있지만, 다른 실시 예에서는 다른 형태의 트랜지스터(예를 들어, 엑스트라 게이트(extra gate, EG) 전계 효과 트랜지스터(FinFET))가 사용될 수 있다. 트랜지스터들(100A, 100B) 각각은 제1 기판 구조물(105A) 및 제2 기판 구조물(105B) 상에 각각 적층된 복수의 나노시트 패턴들(NP)을 포함할 수 있다. 나노시트 패턴들(NP)은 트랜지스터들(100A, 100B) 각각의 채널 구조물로 기능할 수 있다. 나노시트 패턴들(NP)은 초기 기판으로부터 에피택셜 성장되었을 수 있다. 또한, 트랜지스터들(100A, 100B)은 초기 기판 및 나노시트 패턴들(NP)로부터 에피택셜 성장된 소스/드레인 영역들(S/D)을 포함할 수 있다. 소스/드레인 영역들(S/D)은 형성하고자 하는 트랜지스터들(100A, 100B)의 종류에 따라 하나 이상의 p형 불순물 또는 n형 불순물로 도핑될 수 있다. p형 불순물로는 붕소(B), 갈륨(Ga), 인듐(In), 알루미늄(Al) 등을 포함할 수 있고, n형 불순물로는 인(P), 비소(As), 안티몬( Sb) 등을 포함할 수 있다.
일 실시 예에 따르면, 반도체 장치(10)는 후면층(BL)에서 반도체 장치(10)의 후면에 형성된 제1 BSPDN 구조물(101) 및 제2 BSPDN 구조물(102)을 더 포함할 수 있다. 두 개의 BSPDN 구조물들(101, 102)은 각각 두 개의 트랜지스터들(100A, 100B)에 양의 또는 음의 전압을 전달하기 위해 제공되는 금속 패턴일 수 있다. 이를 위해, 일 실시 예에 따르면, 두 개의 BSPDN 구조물들(101, 102) 각각의 제1 면(1S)은 두 개의 트랜지스터들(100A, 100B) 각각의 소스/드레인 영역들(S/D) 상에 형성된 소스/드레인 영역 콘택 플러그(CA)에 트랜지스터층(TL)에 형성되는 비아 금속 패턴일 수 있는 MOL 비아(MV)을 통해 연결될 수 있다. 소스/드레인 영역 콘택 플러그(CA)에 연결된 MOL 비아(MV)은 두 개의 BSPDN 구조물들(101, 102) 각각의 제1 면(1S)으로 아래로 확장될 수 있다. 금속 패턴들일 수 있는 두 개의 BSPDN 구조물들(101, 102)을 후면층(BL)에서 반도체 장치(10)의 후면에 증착되는 이유는, 이전에 언급한 바와 같이, 적어도 두 개의 트랜지스터들(100A, 100B)의 BEOL 측에서 라우팅 혼잡을 피하기 위해서이다.
두 개의 BSPDN 구조물들(101, 102), 소스/드레인 영역 콘택 플러그(CA) 및 MV 비아(MOL)은 구리(Cu), 티타늄(Ti), 탄탈륨(Ta), 알루미늄(Al), 텅스텐(W), 코발트(Co), 몰리브덴(Mo), 루테늄(Ru) 등으로부터 선택된 하나 이상의 물질들로 형성될 수 있다. 그러나, 실시 예들에 따르면, 이러한 연결 구조물들은 각각 서로 상이한 물질들로 형성될 수 있다.
나노시트 패턴들이 형성된 곳 상에 두 개의 트랜지스터들의 액티브 영역들은 서로로부터 그리고 MOL 비아를 포함하는 다른 회로 구성 요소들로부터 STI 구조물에 의해 절연될 수 있다. 나노시트 패턴들(NP)이 형성된 두 개의 트랜지스터들(100A, 100B)의 액티브 영역들은 STI(shallow trench isolation) 구조물(107)에 의해 서로 그리고 MV 비아(MOL)를 포함하는 다른 회로 요소들과 서로 절연될 수 있다. STI 구조물(107)은 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 산질화물(SiON)과 같은 하나 이상의 저유전율 물질로 형성될 수 있으나, 이에 제한되지 않는다. 저유전율 물질은 약 3.9 이하의 유전 상수(k 값)를 가질 수 있다.
또한, 제1 층간 유전(interlayer dielectric, ILD) 구조물(108)은 STI 구조물(107) 상에 형성되어, 제1 트랜지스터(100A)의 소스/드레인 영역들(S/D)을 제2 트랜지스터(100B)의 소스/드레인 영역을 포함하는 다른 회로 요소들로부터 절연시킬 수 있다. 제1 ILD 구조물(108)은 또한 STI 구조물(107)과 동일하거나 유사한 하나 이상의 저유전율 물질들을 포함할 수 있다. 상기에서 기술된 MOL 비아(ML)은 제1 ILD 구조물(108) 및 STI 구조물(107)을 관통할 수 있으며, 두 개의 BSPDN 구조물들(101, 102) 각각의 제1 면(1S)와 연결될 수 있다.
본 실시 예에서, 앞서 설명한 바와 같이, 수동 소자인 다이오드(100C)는 능동 소자인 두 개의 트랜지스터들(100A, 100B)와 실질적으로 동일한 레벨에 형성될 수 있다. 다이오드(100C)와 전압 소스 또는 다른 회로 구성 요소와의 연결을 위해, 일 실시 예에 따르면, 후면 콘택 플러그(103) 및 BEOL 콘택 플러그(104)가 다이오드(100C) 상에 형성될 수 있다. 후면 콘택 플러그(103)는 두 개의 BSPDN 구조물들(101, 102)이 형성된 반도체 장치(10)의 후면에 형성되고, BEOL 콘택 플러그(104)는 두 개의 트랜지스터들(100A, 100B)의 소스/드레인 영역 콘택 플러그(CA)를 형성한 반도체 장치(10)의 후면과 마주하는 면에 형성될 수 있다. 여기서, BEOL 콘택 플러그(104)는 MOL 콘택 플러그라고도 한다.
일 실시 예에 따르면, 다이오드(100C)의 후면 콘택 플러그(103)는 두 개의 BSPDN 구조물들(101, 102)과 실질적으로 동일한 레벨에서 후면층(BL)에 형성된 후면 금속 패턴(105)과 연결될 수 있다. 후면 콘택 플러그(103), BEOL 콘택 플러그(104), 및 후면 금속 패턴(105)은 Cu, Ti, Ta, Al, W, Co, MO, Ru 등에서 선택된 동일한 물질 또는 다른 물질로 형성될 수 있다.
다이오드(100C)는 제3 기판 구조물(106) 내부의 p 영역(P, 양극) 및 n 영역(N, 음극)을 포함할 수 있다. 일 실시 예에 따르면, p 영역(P)은 제3 기판 구조물(106)의 일부에서, 하나 이상의 p형 불순물을 도핑하여 형성될 수 있고, 그리고 나서 n 영역(N)은 하나 이상의 n형 불순물을 도핑함으로써 제3 기판 구조물(106)의 다른 일부 상에 형성될 수 있어, p 영역(P) 및 n 영역(N)이 서로 접촉하여 제3 기판 구조물(106)에서, PN 접합을 형성할 수 있다. 그러나, 일 실시 예에 따르면, 다이오드(100C)는 초기 기판으로부터 에피택셜 성장될 수 있다.
반도체 장치(10)에서, p 영역(P)의 제1 면(1S)과 n 영역(N)의 제1 면(1S)이 도 1에서 도시된 바와 같이, 반도체 장치(10)의 전면 또는 외부로 노출될 수 있거나, 서로 동일 평면을 이룰 수 있도록 다이오드(100C)가 구성될 수 있다. 또한, P 영역(P) 및 n 영역(N)의 제1 면들(1S)은 도 1에 도시된 바와 같이 반도체 장치(10)의 외부의 전면에 노출된 트랜지스터들(100A, 100B) 각각의 제3 기판 구조물(106), 제1 ILD 구조물(108), 소스/드레인 영역 콘택 플러그(CA), 및 MOL 비아(MV)의 제1 면들(1S)과 동일 평면을 이룰 수 있다. 그러나, 다이오드(100C)의 p 영역(P)의 제1 면(1S)과 마주하는 제2 면(2S)은 제3 기판 구조물(106) 내에 매립될 수 있다.
다이오드(100C)의 p 영역(P)의 제2 면(2S)은 후면 콘택 플러그(103) 및 후면 금속 패턴(105)을 통해 양전압 소스와 연결될 수 있고, 다이오드(100C)의 n 영역(N)의 제1 면(1S)은 BEOL 콘택 플러그(104)를 통해 반도체 장치(10)의 다른 회로 요소(도시되지 않음) 또는 다른 장치(도시되지 않음)와 연결될 수 있다.
또한, 반도체 장치(10)는 후면층(BL)에서 반도체 장치(10)의 후면 상에 형성된 제2 ILD 구조물(109)을 포함할 수 있다. 제2 ILD 구조물(109)은 BSPDN 구조물들(101, 102) 및 후면 금속 패턴(105)을 서로 절연할 수 있다. 제2 ILD 구조물(109)은 제1 ILD 구조물(108)을 형성하는 물질들과 동일하거나 상이한 하나 이상의 물질들로 형성될 수 있다.
상술한 실시 예들에 따르면, 대향하는 면 즉, 후면층(BL)에서 반도체 장치(10)의 후면에 BSPDN 구조물들(101, 102)을 형성함으로써, 반도체 장치(10)는 반도체 장치(10)의 BEOL 측에서 라우팅 혼잡을 해결할 수 있다. 더욱이, 상술한 실시 예들은 반도체 장치(10)가, 트랜지스터층(TL) 즉, 반도체 장치(10)의 후면층(BL) 상에, 제1 트랜지스터(100A)의 측면에서 또는 두 개의 트랜지스터들(100A, 100B) 사이에서 공간을 활용할 수 있도록 한다.
상술한 실시 예들이 두 개의 나노시트 트랜지스터들과 다이오드의 구조에 관한 것이지만, 본 발명은 이러한 실시 예에 한정되지 않는다. FinFET과 같은 서로 다른 형태의 전계 효과 트랜지스터가 두 개의 트랜지스터들(100A, 100B) 각각으로써 형성될 수 있고, 또한, 서로 다른 형태의 수동 소자, PN 접합 소자 또는 PNP 트랜지스터와 같은 바이폴라 접합 트랜지스터(bipolar junction transistor)는 트랜지스터층(TL)에서 제1 트랜지스터(100A) 또는 제2 트랜지스터(100B)의 측면 또는 두 개의 트랜지스터들(100A, 100B) 사이에 형성될 수 있다.
도 2는 일 실시 예에 따라 BSPDN 구조물 상에 두 개의 트랜지스터들 및 또 다른 PN 접합 소자를 포함하는 반도체 장치 구조물의 단면도를 도시한다.
도 2를 참조하면, 본 발명의 일 실시 예에 따른 반도체 장치(20)는, 수직형 PNP((vertical PNP, vPNP) 트랜지스터(200C) 및 그 연결 구조물들이 반도체 장치(10) 내에 포함된 다이오드(100C) 및 그 연결 구조물들을 대체하는 것을 제외하고, 도 1의 반도체 장치(10)와 동일한 구성을 가질 수 있다. 따라서, 이하의 반도체 장치(20)에 대한 설명은 vPNP(200C) 및 그 연결 구조물에 관한 것이고, 두 개의 반도체 장치들(10, 20)에서 동일한 구조적 구성 요소들에 대한 중복되는 설명들은 제한되거나 생략된다.
반도체 장치(10)와 유사하게, 본 실시 예의 반도체 장치(20)는 각각의 기판 구조물들(105A, 105B) 상에 형성된 제1 트랜지스터(100A) 및 제2 트랜지스터(200B)를 포함할 수 있다. 그러나, 반도체 장치(20)에서, vPNP(200C)는 트랜지스터층(TL)에서 제1 트랜지스터(100A) 또는 제2 트랜지스터(200B)의 측면에 또는 두 트랜지스터들(100A, 100B) 측방향 사이에 배치될 수 있다. vPNP(200C)는 두 개의 트랜지스터들(100A, 100B)과 실질적으로 동일한 레벨의 제3 기판 구조물(106) 내에 형성될 수 있다. 도 1에 도시된 다이오드(100C)와 같이, 일 실시 예에 따르면, vPNP(200C)는 제1 표면(1S)이 반도체 장치(20) 외부로 노출된 상태로 제3 기판 구조물(106) 내에 매립될 수 있다.
vPNP(200C)는 제1 p 영역(P1), 제2 p 영역(P2), 및 n 영역(N)을 포함할 수 있다. 제1 p 영역(P1) 및 제2 p 영역(P2) 각각은 하나 이상의 p형 불순물로 도핑될 수 있으며, n 영역(N)은 하나 이상의 n형 불순물로 도핑될 수 있다. vPNP(200C)에서, p 영역(P) 내부에 포함된 제1 p 영역과 n 영역은 PN 접합을 형성할 수 있고, n 영역(N)과 n 영역(N)에 포함된 제2 p 영역(P2)은 또 다른 PN 접합을 형성할 수 있다. 반도체 장치(10)의 다이오드(100C)와 같이, 일 실시 예에 따르면, vPNP(200C)는 또한 내부에 주입되는 대신에 제3 기판 구조물(106) 내에서 에피택셜 성장될 수 있다.
vPNP(200C)에서, 두 개의 p 영역들(P1, P2) 및 n 영역(N)의 제1 면들(1S)은 도 2에 도시된 바와 같이 반도체 장치(20)의 전면 또는 외부로 노출될 수 있으며, 서로 동일 평면에 있을 수 있다. 또한, 두 개의 p 영역들(P1, P2) 및 n 영역(N)의 제1 면들(1S)은, 도 2에 도시된 바와 같이, 반도체 장치(20)의 외부로 노출된 각각의 트랜지스터들(100A, 100B)의 제3 기판 구조물(106), 제1 층간 절연 증착 구조물(108), 소스/드레인 영역 콘택 플러그(CA), 및 MOL 비아(MV)의 제1 면들(1S)과 동일 평면을 이룰 수 있다. 그러나, 제1 p 영역(P1)의 제2 면(2S)은 기판 구조물(106) 내에 매립될 수 있다.
일 실시 예에 따르면, vPNP(200C)를 전압 소스 또는 다른 회로 요소에 연결하기 위해, 후면 콘택 플러그(203), 제1 BEOL(또는 MOL) 콘택 플러그(204-1), 및 제2 BEOL(또는 MOL) 콘택 플러그(204-2)가 vPNP(200C) 상에 형성될 수 있다. 후면 콘택 플러그(203)는 두 개의 BSPDN 구조물들(101, 102)가 형성된 반도체 장치(20)의 후면에서 제1 p 영역(P1)의 제2 면(2S) 상에 형성될 수 있다. 제1 BEOL 콘택 플러그(204-1) 및 제2 BEOL 콘택 플러그(204-2)는 각각 제2 p 영역(P2)의 제1 면(1S) 및 n 영역(N)의 제1 면(1S) 상에 형성될 수 있다. 이러한 두 개의 BEOL 콘택 플러그들(204-1, 204-2)은 반도체 장치(20)의 후면에 대향하는 면에 배치될 수 있다.
일 실시 예에 따르면, vPNP(100C)의 제1 p 영역의 제2 면(2S)에 형성된 후면 콘택 플러그(203)는, 두 개의 BSPDN 구조물들(101, 102)와 실질적으로 동일한 레벨에서 후면층(BL) 내에 형성된 후면 금속 패턴(205)을 통해, 양의 전압 소스에 연결될 수 있다. 제2 p 영역(P2)의 제1 면(1S)에 형성된 제1 BEOL 콘택 플러그(204-1)는 반도체 장치(20)의 다른 회로 요소(도시되지 않음) 또는 다른 장치(도시되지 않음)와 연결될 수 있다. 일 실시 예에 따르면, n 영역(N)의 제1 면(1S)에 형성된 제2 BEOL 콘택 플러그(204-2)는 반도체 장치(20)의 또 다른 회로 요소(도시되지 않음) 또는 또 다른 장치(도시되지 않음)와 연결될 수 있다.
후면 콘택 플러그(203), 두 개의 BEOL 콘택 플러그들(204-1, 204-2), 및 후면 금속 패턴(205)은 Cu, Ti, Ta, Al, W, Co, MO, Ru 등으로부터 선택된 동일한 물질 또는 상이한 물질들로 형성될 수 있다.
도 2에서 도시된 본 실시 예는 BSPDN층에서 BSPDN 구조물들(101, 102)을 형성하여 반도체 장치(20)의 BEOL 측에서 라우팅 혼잡을 방지할 수 있고, 나아가 반도체 소자(20)의 후면층(BL) 상 제1 트랜지스터(100A) 또는 제2 트랜지스터(100B)의 측면 또는 두 개의 트랜지스터들(100A, 100B) 사이의 공간을 활용할 수 있다.
한편, 하기에서 설명될 일 실시 예에 따르면, 다이오드(100C) 또는 vPNP(200C)는 두 개의 BSPDN 구조물들(101, 102) 사이의 공간, 즉 반도체 장치들(10 또는 20)의 후면층(BL)에도 각각 형성될 수 있다.
도 3은 일 실시 예에 따라 BSPDN 구조물의 측면에 두 개의 트랜지스터들과 PN 접합 소자를 포함하는 반도체 장치 구조물의 단면도를 나타낸다.
도 3을 참조하면, 본 발명의 일 실시 예에 따른 반도체 장치(30)는 도 1의 반도체 장치(10) 내에 포함된 동일한 제1 트랜지스터(100A) 및 제2 트랜지스터(100B) 및 이들의 연결 구조물들을 가질 수 있다. 다만, 반도체 장치(300)는 다이오드(300C), 그 연결 구조물, 및 다이오드(300C)가 형성되는 제3 기판 구조물(306)에서 반도체 장치(10)와 상이할 수 있다. 따라서, 이하에서 반도체 장치(30)에 대한 설명은 다이오드(300C), 그 연결 구조물, 및 제3 기판 구조물(306)에 관한 것이며, 두 개의 반도체 장치들(10, 30)에 포함된 동일한 구조적 구성 요소들에 대한 중복 설명들은 제한하거나 생략한다.
후면층(BL) 상 트랜지스터층(TL)에서 다이오드(100C)가 두 개의 트랜지스터들(100A, 100B)과 실질적으로 동일한 레벨에 형성될 수 있는 반도체 장치(10)와 비교하면, 일 실시 예에 따르면, 반도체 장치(30)는 후면층(BL) 내에 BSPDN 구조물들(101, 102)과 실질적으로 동일한 레벨에 다이오드(300C)를 포함할 수 있다. 따라서, 반도체 장치(30)는 후면층(BL)에서 제1 BSPDN 구조물(101) 또는 제2 BSPDN 구조물(102)의 측면 또는 두 개의 BSPDN 구조물들(101, 102) 측방향 사이에 배치될 수 있다.
본 실시 예에서 제3 기판 구조물(306)은 STI 구조물(107)의 분할된 두 부분들과 제2 ILD 구조물(109)의 분할된 두 부분들 사이에 배치될 수 있다. 제3 기판 구조물(306)은, 두 개의 트랜지스터들(100A, 100B)이 트랜지스터층(TL) 내에 형성되고 BSPDN 구조물들(101, 102)은 후면층 내에 형성된 후 잔류하는 초기 기판의 일부일 수 있다. 일 실시 예에 따르면, 다이오드(300C)는 이러한 제3 기판 구조물(306) 내부에 형성될 수 있다. 일 실시 예에 따르면, 다이오드(300C)는 제3 기판 구조물(306) 내에 완전히 매립될 수 있다.
반도체 장치(10)의 다이오드(100C)와 마찬가지로, 다이오드(300C)도 각각 하나 이상의 p형 불순물과 하나 이상의 n형 불순물이 도핑된 p 영역(P) 및 n 영역(N)을 포함하여 PN 접합을 형성할 수 있다. 대안적으로, 다이오드(300C)는 제3 기판 구조물(306) 내에서 에피택셜 성장될 수 있다.
다이오드(300C)를 전압 소스 또는 다른 회로 요소에 연결하기 위해, 일 실시 예에 따르면, 다이오드(300C) 상에 후면 콘택 플러그(303) 및 BEOL(또는 MOL) 비아(304)가 형성될 수 있다. 후면 콘택 플러그(303)는 BSPDN 구조물들(101, 102)이 형성된 후면층(BL)에서 반도체 장치(30)의 후면 하부에 형성될 수 있고, BEOL 콘택 비아(304)는 두 개의 트랜지스터들(100A, 100B)이 형성된 트랜지스터층(TL)에서 반도체 장치(30)의 후면에 대향하는 면에 형성될 수 있다.
일 실시 예에 따르면, 후면 콘택 플러그(303)는 다이오드(300C)의 p 영역(P)의 제2 면(2S)에 형성될 수 있으며, 다이오드(300C)에 양전압을 제공할 수 있다. 일 실시 예에 따르면, 후면 콘택 플러그(304)의 제2 면(2S)은 반도체 장치(30)의 외부로 노출된 제3 기판 구조물(306)의 제2 면(2S)과 동일한 평면을 이룰 수 있다. 후면 콘택 플러그(304)의 제2 면(2S)은 또한, 제2 ILD 구조물(109) 및 BSPDN 구조물들(101, 102)의 제2 면들(2S)과 동일 평면에 이룰 수 있다. 일 실시 예에 따르면, BEOL 콘택 비아(304)는 p 영역(P)에 포함된 n 영역(N)의 제1 면(1S) 상에 형성될 수 있어, 다이오드(300C)를 반도체 장치(30)의 다른 회로 요소(도시되지 않음) 또는 다른 장치(도시되지 않음)에 연결할 수 있다. n 영역(N)의 제1 면(1S)은 제3 기판 구조물(306)에서 p 영역(P)의 제1 면(1S)과 동일 평면을 이룰 수 있다. 일 실시 예에 따르면, BEOL 콘택 비아(304)는 제3 기판 구조물(306) 및 제1 ILD 구조물(108)을 통해, 서로 동일 평면을 이루는 제1 ILD 구조물(108), 소스/드레인 영역 콘택 플러그(CA) 및 MOL 비아(MV)의 제1 면들(1S)의 레벨까지 연장될 수 있다.
본 실시 예에 따른 반도체 장치(30)는 다이오드(300C)와 같은 PN 접합 소자를 형성하기 위해 적어도 후면층(BL)의 공간을 활용할 수 있다. 쉽게 확인할 수 있는 바와 같이, 다른 PN 접합 유형 소자들(예를 들면, PNP 소자들)도 유사하게 배치될 수 있다.
이하, 일 실시 예들에 따른 반도체 장치(10) 및 반도체 장치(30)의 제조 방법에 대하여 설명할 것이다.
도 4a 내지 도 4g는 일 실시 예에 따라 BSPDN 구조물 상에 두 개의 트랜지스터들 및 PN 접합 소자를 포함하는 반도체 장치의 제조 방법의 단면도들을 도시한다. 도 5는 실시 예들에 따라 도 4a 내지 도 4g를 참조하여 설명된 방법의 순서도를 도시한다.
여기에서, 도 4a 내지 4g 및 도 5는 도 1에 도시된 반도체 장치(10)의 제조 방법의 복수의 단계들을 도시하고, 이러한 단계들은 본 실시 예에서 제시된 순서로 제한되지 않을 수 있다고 이해된다.
도 4a를 참조하면, 두 개의 트랜지스터들, 그의 연결 구조물들과, 두 개의 트랜지스터들을 서로 절연하는 STI 구조물, 및 제1 ILD 구조물을 포함하도록 기판 상에 트랜지스터층에 반도체 장치 구조물을 형성할 수 있다(도 5에서 S10).
일 실시 예에 따르면, 제1 트랜지스터(100A) 및 제2 트랜지스터(100B)는 초기 기판(105S)을 기준으로 트랜지스터층(TL)에 형성되고, STI 구조물(107) 및 상기 STI 구조물(107) 상에 형성된 제1 ILD 구조물(108)에 의해 절연될 수 있으며, 이로써 반도체 장치 구조물(10S)을 형성할 수 있다. 기판(105S)은 Si와 같은 반도체 물질로 형성되거나, SOI 기판일 수 있다. STI 구조물(107) 및 제1 ILD 구조물(108)은 하나 이상의 저유전율 물질, 예를 들어 SiO, SiN, SiON 등으로 형성될 수 있지만, 이 두 구조물들은 각각 다른 물질로 형성될 수 있다.
도 4a에 도시된 두 개의 트랜지스터들(100A, 100B) 각각은 기판(105S)으로부터 에피택셜 성장된 복수의 나노시트 패턴들(NP) 및 나노시트 패턴(NP) 및 기판(105S)으로부터 에피택셜 성장된 소스/드레인 영역들(S/D)을 포함할 수 있다. 또한, 도 4a는 나노시트 패턴들(NP) 및 소스/드레인 영역들(S/D)이 기판(105S)으로부터 성장된 후에 남아있을 수 있는 제1 기판 구조물(105A) 및 제2 기판 구조물(105B)을 도시한다.
본 단계에서, 소스/드레인 영역들(S/D) 상에 소스/드레인 영역 콘택 플러그(CA)를 형성할 수 있고, MOL 비아(MV)는 소스/드레인 영역 콘택 구조체(CA)와 연결될 수 있으며, 기판(105S)의 제1 면(1S)까지 아래로 연장될 수 있다. 소스/드레인 영역 콘택 플러그(CA) 및 MV 비아(MOL)은 Cu, Ti, Ta, Al, W, Co, Mo, Ru 등에서 선택된 하나 이상의 동일 물질들 또는 이종 물질들로 형성될 수 있다.
도 4b를 참조하면, 기판 상 두 트랜지스터들 사이의 STI 구조물 및 제1 ILD 구조물의 일부를 식각하여, 트랜지스터층에 제1 트렌치를 형성할 수 있다(도 5에서 S20).
일 실시 예에 따르면, 제1 ILD 구조물(108)의 일부 및 제1 ILD 구조물(108) 아래의 STI 구조물(107)의 일부를 식각하여 두 개의 트랜지스터들(100A, 100B) 사이의 기판(105S)의 제1 면(1S)을 노출시킴으로써, 트랜지스터층(TL)에 제1 트렌치(T1)가 형성될 수 있다. 이러한 제1 트렌치(T1)는 추후 공정에서 기판(105S)의 제1 면(1S) 상에 다이오드를 둘러싸는 기판 구조물이 형성되는 공간을 제공할 수 있다. 제1 트렌치(T1)을 형성하기 위하여 사용된 식각 공정은 건식 식각일 수 있으나, 이에 한정되는 것은 아니다.
여기서, 기판(105)의 제1 면(1S)은, 두 개의 트랜지스터들(100A, 100B)이 STI 구조물(107) 및 제1 ILD 구조물(108)에 의해 서로 절연되는 트랜지스터층(TL)과, 후속 단계에서 기판(105S)이 하나 이상의 BSPDN 구조물들과 추가 ILD 구조물로 대체하기 전에 현재 형성된 후면층(BL) 사이의 경계선일 수 있다. 또한, 기판(105)의 제1 면(1S)은 기판(105S)과 접촉하는 MV 비아(MOL)의 제2 면(2S)과 동일한 레벨에 있을 수 있다. 즉, MOL 비아(MV)는 소스/드레인 영역 콘택 플러그(CA)의 레벨로부터 기판(105S)의 제1 면(1S)의 레벨까지 아래로 확장될 수 있다.
도 4c를 참조하면, 두 트랜지스터들 사이의 제1 트렌치에 다이오드 형성을 위한 기판 구조물을 형성할 수 있다(도 5에서 S30).
이 단계에서, 기판(105S)과 동일한 물질 또는 a-Si와 같은 다른 물질을 포함할 수 있는 제3 기판 구조물(106)이 예를 들어 화학 기상 증착(CVD) 또는 PECVD(plasma-enhanced CVD) 등에 의해 제1 트렌치(T1) 내에 형성될 수 있다. 후속 단계에서 설명되는 바와 같이, 이러한 제3 기판 구조물(106)은, 트랜지스터층(TL)에서 두 개의 트랜지스터들(100A, 100B) 중 하나의 측면 또는 두 개의 트랜지스터들(100A, 100B) 사이에 다이오드를 주입하기(implant) 위해 제공될 수 있다.
도 4d를 참조하면, 기판 구조물 내에 다이오드를 형성할 수 있고, 다이오드 상에 BEOL 콘택 플러그를 형성할 수 있다(도 5에서 S40).
일 실시 예에 따르면, 다이오드(103C)는 PN 접합을 형성하기 위해 제3 기판 구조물(106) 내부의 p 영역(P) 및 n 영역(N)을 도핑함으로써, 제3 기판 구조물(106)에 주입될 수 있다. p 영역(P)에는 B, Ga, In, Al 등의 p형 불순물이 하나 이상 도핑될 수 있고, n 영역(N)에는 P, As, Sb 등의 n형 불순물이 하나 이상 도핑될 수 있다. 따라서, 다이오드(103C)는 제1 트랜지스터(100A) 또는 제2 트랜지스터(100B)의 측면 또는 트랜지스터층(TL)에서 실질적으로 동일한 레벨의 두 트랜지스터들(100A, 100B) 사이에 배치될 수 있다.
이러한 형성에 의해, p 영역(P)의 제2 면(2S)은 제3 기판 구조물(106)의 내부에 배치될 수 있고, p 영역(P) 및 n 영역(N)의 제1 면들(1S)은 반도체 장치 구조물(10S)의 외부로 노출될 수 있다. n 영역(N)의 제2 면(2S)은 p 영역(P)의 내부에 배치될 수 있다. 따라서, p 영역(P)의 제1 면, n 영역(N), 제3 기판 구조물(106), 소스/드레인 영역 콘택 플러그(CA), MOL 비아(MV), 및 제1 ILD 구조물(108)은 서로 동일 평면을 이룰 수 있어, 반도체 장치 구조물(10S)의 제1 면(1S)을 형성할 수 있다.
또한, n 영역(N)의 제1 면(1S) 상에는 다이오드(100C)를 전압 소스나 다른 회로 요소와 연결하기 위한 BEOL 콘택 플러그(104)가 형성될 수 있다. BEOL 콘택 플러그(104)는 Cu, Ti, Ta, Al, W, Co, Mo, Ru 등 중 적어도 하나로 형성될 수 있으며, BEOL 콘택 플러그(104)의 형성은 예를 들어, 단일 다마신 공정을 통해 수행될 수 있다.
도 4e를 참조하면, 이전 단계에서 획득된 반도체 장치 구조물은 위아래를 뒤집어, 후속 단계에서 BSPDN구조물을 형성할 수 있다(도 5에서 S50).
본 단계에서, 도 4d에 도시된 단계에서 획득된 반도체 장치 구조물(10S)은 위아래가 뒤집힐 수 있고, 기판(105)의 제2 면(2S)이 위로 향할 수 있어서, 후속 단계에서 반도체 장치 구조물(10S)에 대한 BSPDN 구조물의 형성을 용이하도록 할 수 있다.
도 4f를 참조하면, 반도체 장치 구조물의 기판을 제거할 수 있고, 대신하여 제2 ILD 구조물, 제1 BSPDN 구조물, 및 제2 BSPDN 구조물이 기판을 대신하여 후면층 내에 형성될 수 있고, 다이오드를 위한 후면 금속 패턴을 형성하기 위한 제2 트렌치를 제2 ILD 구조물 내에 형성할 수 있다(도 5에서 S60).
실시 예에 따르면, 기판(105S)은 예를 들어 건식 식각, 평탄화 등에 의해 제거될 수 있고, 제2 ILD 구조물(109)은 예를 들어 CVD, PECVD 등에 의해 후면층(BL) 내에 형성될 수 있다. 또한, 제1 트랜지스터(100A) 및 제2 트랜지스터(100B)를 MOL 비아(MV)를 통해 연결하기 위하여, 제1 BSPDN 구조물(101) 및 제2 BSPDN 구조물(102)은 제2 ILD 구조물(109) 내에, 각각 식각 및 증착 공정들에 의해 형성될 수 있다.
BSPDN 구조물들(101, 102)은 Cu, Ti, Ta, Al, W, Co, Mo, Ru 등 중에서 하나 이상의 물질로 형성될 수 있고, 제2 ILD 구조물(109)은 제1 ILD 구조물(108)을 형성하는 물질과 동일하거나 상이한 하나 이상의 물질들로 형성될 수 있다.
이 단계에서, 기판(105S)이 제거되더라도, 일 실시 예에 따르면, 기판(105S)의 일부, 즉 제1 기판 구조물(105A) 및 제2 기판 구조물(105B)은 도 4f에 도시된 바와 같이 남아 있을 수 있다. 그러나, 본 발명이 이에 제한되지 않으며, 이러한 기판 구조물들(105A, 105B)은 별도의 단계에서 제거될 수 있으며, 기판 구조물들(105A, 105B)에 포함된 반도체 물질이 MOL 비아(MV) 또는 BSPDN 구조물들(101, 102) 쪽으로 원하지 않는 확산을 방지할 수 있다.
또한, 이 단계에서, 제2 트렌치(T2)가 제2 ILD 구조물(109) 및 제3 기판 구조물(106)의 일부를 관통하도록 형성될 수 있어, 다이오드(100C)의 p 영역(P)의 제2 면(2S)을 노출시킬 수 있다.
도 4g를 참조하면, 제2 트렌치 내에 후면 콘택 플러그 및 후면 금속 패턴을 형성할 수 있으며, 반도체 장치를 완성할 수 있다(도 5에서 S70).
일 실시 예에 따르면, 다이오드(100C)의 p 영역(P)의 제2 면(2S) 상에 제2 트렌치(T2)를 통해 후면 콘택 플러그(103)를 형성할 수 있고, 그 후 후면 금속 패턴(105)이 제2 트렌치(T2)를 채울 수 있어, 후면 콘택 플러그(103)를 통해 다이오드(100C)의 p 영역(P)과 전압 소스를 연결할 수 있다.
후면 콘택 플러그(103)와 후면 금속 패턴(105)은 Cu, Ti, Ta, Al, W, Co, MO, Ru 등에서 선택된 동일한 물질 또는 서로 상이한 물질들로 형성될 수 있다.
상술한 실시 예들에서, 후면 콘택 플러그(103) 및 후면 금속 패턴(105)은 두 개의 BSPDN 구조물들(101, 102)를 형성하는 단계(S60)와 별도로 단계(S70)에서 형성될 수 있다. 그러나, 일 실시 예에 따르면, 이러한 금속 패턴들은 동일한 단계, 즉 S60 단계에서 형성될 수 있다.
도 4g에 도시된 반도체 장치(10S)는 다시 위아래로 뒤집어질 수 있고, 다시 도 1에 도시된 반도체 장치(10)가 될 수 있다고 이해된다. 또한, 도 2에 도시된 반도체 장치(20)은 상술한 유사한 방법으로 제조될 수 있다고 이해된다.
도 6a 내지 도 6f는 일 실시 예에 따라 BSPDN 구조물의 측면에 두 개의 트랜지스터들 및 PN 접합 소자를 포함하는 반도체 장치의 제조 방법의 단면도들을 도시한다. 도 7은 실시 예들에 따라 도 6a 내지 도 6f를 참조하여 설명된 방법의 순서도를 도시한다.
여기에서, 도 6a 내지 6f 및 도 7은 도 3에서 도시한 반도체 장치(30)를 제조하기 위한 방법의 복수의 단계들을 도시하고, 이러한 단계들은 본 실시 예에서 제시된 순서로 제한되지 않을 수 있다는 것을 이해한다.
도 6a를 참조하면, 두 개의 트랜지스터들, 그의 연결 구조물들, 및 두 개의 트랜지스터들을 서로 절연하기 위한 STI 구조물 및 제1 ILD 구조물을 포함하도록 기판 상에 트랜지스터층에 반도체 장치 구조물을 형성할 수 있다(도 7에서 S100).
일 실시 예에 따르면, 이 단계에서 제공되는 반도체 장치 구조체(30S)는 도 4a에 도시된 반도체 장치 구조물(10S)에 포함된 동일한 트랜지스터 구조물들을 포함할 수 있다. 이러한 트랜지스터 구조물들은 트랜지스터층(TL)에 제1 트랜지스터(100A), 제2 트랜지스터(100B), 소스/드레인 영역 콘택 플러그(CA), MOL 비아(MV), STI 구조물(107), 및 제1 ILD 구조물(108)을 포함한다. 따라서, 이하에서는 그 설명들이 제한되거나 생략될 수 있다.
그러나, 도 6a에 도시된 반도체 장치 구조물(30S)은, STI 구조물(107)이 STI 구조물(107)이 형성된 기판(105S)의 제1 면(1S)의 레벨로부터 돌출된 기판(105S)의 부분에 의해 나누어진다는 점이, 도 4a에 도시된 반도체 장치 구조물(10)과는 상이할 수 있다. 이러한 구조적 차이는, 두 개의 트랜지스터들(100A, 100B) 주위 제한된 영역에서만 기판(105S) 내에서 STI 구조물(107)을 형성함으로써 발생될 수 있다. 따라서, 돌출된 영역에서 기판(105S)의 제2 면은 도 6a에서 제1 ILD 구조물의 제2 면(2S)과 접촉할 수 있고, 도 6a에 도시된 바와 같이, MOV 비아들(MV)의 제2 면들(2S)이 기판(105S)의 제1 면(1S)와 접촉할 수 있다.
도 6b을 참조하면, BEOL(또는 MOL) 비아가, 트랜지스터층에서 제1 ILD 구조물 및 두 개의 트랜지스터들 사이의 기판 상부를 관통하도록 형성될 수 있다(도 7에서 S200).
일 실시 예에 따르면, 제1 ILD 구조물(108) 및 제1 ILD 구조물(108) 아래의 기판(105S)의 돌출된 부분을 식각함으로써, 트랜지스터층(TL)에 BEOL(또는 MOL) 비아 홀이 형성될 수 있어, BEOL 비아 홀의 바닥면이 MOL 비아(MV)의 제2 면(2S)의 레벨과 동일한 기판(105S)의 제1 면(1S)의 레벨에 도달하도록 할 수 있다.
BEOL 비아 홀이 형성되면, Cu, Ti, Ta, Al, W, Co, Mo, Ru 등에서 선택된 하나 이상의 물질들을 BEOL 비아 홀 내에 채워 제1 ILD 구조물(108) 및 기판(105S)의 돌출된 영역을 관통하는 BEOL 비아(304)을 형성할 수 있어, 기판(105S)의 제1 면(1S)의 레벨 및 MOL 비아(MV)의 제2 면(2S)의 레벨에 도달할 수 있다.
후술하는 바와 같이, BEOL 비아(304)는 후속 단계에서 후면층(BL)에 형성될 다이오드(300C)와 연결될 수 있다.
도 6c를 참조하면, 반도체 장치 구조물을 위아래로 뒤집을 수 있고, BEOL 비아와 연결되도록 기판 후면에 다이오드를 형성할 수 있다(도 7에서 S300).
일 실시 예에 따르면, 기판(105S) 내부의 p 영역(P)과 n 영역(N)을 도핑하여 기판(105S)에 다이오드(300C)를 주입할(implant) 수 있고, PN 접합을 형성할 수 있다. p 영역(P)에는 하나 이상의 p형 불순물이 도핑될 수 있고, n 영역(N)에는 하나 이상의 n형 불순물이 도핑될 수 있다.
기판(105S)에 다이오드(300C)를 형성함으로써, 다이오드(300C)는 두 개의 트랜지스터들(100A, 100B)에 각각 연결하기 위해 BSPDN 구조물들(101, 102)이 형성될 후면층(BL)에 형성될 수 있다. 예를 들어, 다이오드(300C)의 제1 면(1S)은 STI 구조물(107)의 제2 면(2S) 레벨에 있을 수 있다.
도 6d을 참조하면, 다이오드가 형성된 부분을 남기도록 기판을 식각하고, 기판의 제거된 부분을 대체하도록 제2 ILD 구조를 형성한다(도 7에서 S400).
본 단계에서, 기판(105S)은 그 제2 면(2S)으로 식각되어, 다이오드(300C)가 주입된 제3 기판 구조물(306)이 되는 기판(105S)의 일부를 잔류시키고, 기판의 제거된 부분(105S)은 예를 들면, CVD, PECVD 등에 의해 제2 ILD 구조물(109)로 대체할 수 있다. 제2 ILD 구조물(109)은 제1 ILD 구조물(108)의 물질과 동일하거나 상이한 하나 이상의 물질로 형성될 수 있다. .
제2 ILD 구조물(109)가 형성될 때, 제2 ILD 구조물(109)의 제1 면(1S)은 STI 구조물(107)의 제2 면(2S) 및 MOL 비아(MV)의 제2 면(2S)과 접촉할 수 있다. 여기서, 제2 ILD 구조물(109)가 형성된 층은 반도체 장치 구조물(10S)의 후면층일 수 있다.
따라서, 그 내부에 다이오드(300C)를 포함하는 제3 기판 구조물(306)은 두 개의 트랜지스터들(100A, 100B) 각각 위에 형성된 제2 ILD 구조물(109)의 두 개 부분들 사이에 측방향으로 개재될 수 있다.
도 6e를 참조하면, 제2 ILD 구조물의 두 개 부분들을 식각할 수 있으며, 두 개의 트랜지스터들에 연결된 제1 BSPDN 구조물 및 제2 BSPDN 구조물을 형성할 수 있다(도 7에서 S500).
이전 단계에서 획득된 제2 ILD 구조물(109)의 두 부분들이 STI 구조물(107) 및 MOL 비아(MV)의 대응하는 부분들의 제2 면들(S2) 상에 배치되고, 제2 ILD 구조물(109)의 두 부분들이 후면층(BL)에서 두 개의 BSPDN 구조물들(101, 102)를 위한 두 개의 트렌치들을 제공하기 위해 그의 제2 면(2S)으로부터 아래로 식각될 수 있다.
두 개의 트렌치들이 형성된 후, 제1 BSPDN 구조물(101) 및 제2 BSPDN 구조물(102)을 두 개의 트렌치들 내에 형성하여, MOL 비아(MV)를 통해 각각 제1 트랜지스터(100A) 및 제2 트랜지스터(100B)와 각각 연결될 수 있다.
두 개의 BSPDN 구조물들(101, 102)은 Cu, Ti, Ta, Al, W, Co, Mo, Ru 등 중에서 선택된 하나 이상의 물질들로 형성될 수 있다.
도 6f을 참조하면, 후면 콘택 플러그를 형성하여 다이오드와 연결하며, 반도체 장치를 완성한다(도 7에서 S600).
도 6f에 도시된 바와 같이, 후면 비아 홀이 제3 기판 구조물(306)의 제2 면(2S) 내에 형성되어, 제3 기판 구조물(306) 내 다이오드(300C)의 p 영역(P)을 노출시키며, 후면 콘택 플러그(303) 후면 비아 홀 내에 형성될 수 있어 다이오드(300C)를 전압 소스와 연결할 수 있다.
또한, 후면 콘택 플러그(307) Cu, Ti, Ta, Al, W, Co, Mo, Ru 등 중에서 선택된 하나 이상의 물질들로 형성될 수 있다.
도 6f에 도시된 반도체 장치(30S)는 다시 위아래로 뒤집어질 수 있어, 도 3에 도시된 반도체 장치(30)를 형성할 수 있다고 이해된다.
도 8은 일 실시 예에 따라 도 1, 도 2, 및 도 3에 도시된 바와 같이 수동 소자 또는 PN 접합 소자가 형성된 반도체 장치를 포함하는 전자 장치를 개략적으로 도시한 블록도이다.
도 8을 참조하면, 전자 장치(4000)는 적어도 하나의 애플리케이션 프로세서(4100), 통신 모듈(4200), 디스플레이/터치 모듈(4300), 저장 장치(4400), 및 버퍼 RAM(random access memory, RAM, 4500)을 포함할 수 있다. 실시 예들에 따르면, 전자 장치(4000)는 스마트폰 또는 태블릿 컴퓨터와 같은 모바일 장치일 수 있으나, 이에 한정되지 않는다.
애플리케이션 프로세서(4100)는 전자 장치(4000)의 동작들을 제어할 수 있다. 통신 모듈(4200)은 외부 장치와 무선 또는 유선 통신을 수행하도록 구현될 수 있다. 디스플레이/터치 모듈(4300)은 애플리케이션 프로세서(4100)에 의해 처리된 데이터를 표시하거나 터치 패널을 통해 데이터를 수신하도록 구현될 수 있다. 저장 장치(4400)는 사용자 데이터를 저장하도록 구현될 수 있다. 저장 장치(4400)는 eMMC(Embedded Multimedia Card), SSD(Solid State Drive), UFS(Universal Flash Storage) 장치 등일 수 있으나, 이에 제한되지 않는다. 저장 장치(4400)는 전술한 바와 같이 매핑 데이터 및 사용자 데이터의 캐싱을 수행할 수 있다.
버퍼 RAM(4500)은 전자 장치(4000)의 처리 동작에 사용되는 데이터를 임시로 저장할 수 있다. 예를 들어, 버퍼 RAM(4500)은 DDR(Double Data Rate) SDRAM(Synchronous Dynamic Random Access Memory), LPDDR(Power Double Data Rate) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, RDRAM(Rambus Dynamic Random Access Memory), FeRAM(Ferroelectric RAM) 등과 같은 휘발성 메모리일 수 있다.
도 8에 도시되지 않았으나, 전자 장치(4000)는 이미지 센서와 같은 적어도 하나의 센서를 더 포함할 수 있다. 이 경우, 일 실시 예에 따르면, 도 1 내지 도 3에 도시된 두 개의 트랜지스터들(100A, 100B)은 CMOS(complementary-metal-oxide-semiconductor) 장치를 구성할 수 있으며, 전자 장치(400)의 이미지 센서는 CMOS 이미지 센서일 수 있다. 여기서, 제1 트랜지스터(100A)는 PMOS(p-type metal-oxide-semiconductor) 소자 및 NMOS(n-type metal-oxide-semiconductor) 소자 중 하나일 수 있고, 또한, 제2 트랜지스터(100B)는 PMOS 소자 및 NMOS 소자 중 하나일 수 있다. 다이오드들(100C, 300C)은 CMOS 이미지 센서의 포토다이오드를 형성할 수 있다.
전자 장치(4000)의 적어도 하나의 구성 요소는 도 1 내지 도 3에 도시된 반도체 장치들(10, 20, 30) 중 적어도 하나를 포함할 수 있다.
전술한 내용은 예시적인 실시 예의 예시이며 본 발명을 제한하는 것으로 해석되어서는 안 된다. 다수의 예시적인 실시 예들이 설명되었지만, 당업자는 본 발명으로부터 실질적으로 벗어나지 않고 상기 실시 예들에서 많은 수정이 가능하다는 것을 쉽게 이해할 것이다.

Claims (20)

  1. 제1 층에서, 적어도 하나의 전계 효과 트랜지스터 및 상기 적어도 하나의 전계 효과 트랜지스터의 측면에 적어도 하나의 PN 접합 소자; 및
    상기 제1 층 아래 제2 층에서, 적어도 하나의 BSPDN(back side power delivery network) 구조물을 포함하되,
    상기 적어도 하나의 BSPDN 구조물은 상기 적어도 하나의 전계 효과 트랜지스터를 전원 소스와 연결되도록 구성된 반도체 장치.
  2. 제1항에 있어서,
    상기 적어도 하나의 PN 접합 소자는 상기 제1 층에서 상기 적어도 하나의 전계 효과 트랜지스터와 실질적으로 동일한 레벨에 형성되는 반도체 장치.
  3. 제1항에 있어서,
    상기 제1층에서 상기 적어도 하나의 전계 효과 트랜지스터의 측면에 제1 기판 구조물을 더 포함하되,
    상기 적어도 하나의 PN 접합 소자는 상기 제1 기판 구조물 내에 형성되는 반도체 장치.
  4. 제3항에 있어서,
    상기 제2 층에서, 상기 적어도 하나의 BSPDN 구조물 주위에 형성된 층간 유전(interlayer dielectric, ILD) 구조물을 더 포함하는 반도체 장치.
  5. 제3항에 있어서,
    상기 적어도 하나의 BSPDN 구조물은 상기 적어도 하나의 전계 효과 트랜지스터 및 상기 적어도 하나의 PN 접합 소자에 각각 연결되는 복수의 금속 패턴들을 포함하고,
    상기 복수의 금속 패턴들은 상기 제2 층에서 측방향으로 배열되는 반도체 장치.
  6. 제1항에 있어서,
    상기 제1 층에서, 상기 적어도 하나의 전계 효과 트랜지스터의 측면에 제1 기판 구조물; 및
    상기 적어도 하나의 전계 효과 트랜지스터의 채널 구조물을 기반으로 하는 제2 기판 구조물을 더 포함하되,
    상기 적어도 하나의 PN 접합 소자는 상기 제1 기판 구조물 내에 형성되고,
    상기 제2 기판 구조물은 상기 제2 층으로 연장되지 않고 상기 제1 층 내에 형성되는 반도체 장치.
  7. 제1항에 있어서,
    상기 적어도 하나의 전계 효과 트랜지스터는 두 개의 전계 효과 트랜지스터들을 포함하고,
    상기 적어도 하나의 PN 접합 소자는 상기 제1 층에서 상기 두 개의 전계 효과 트랜지스터들 사이에 배치되는 반도체 장치.
  8. 제1 층 내 적어도 하나의 전계 효과 트랜지스터; 및
    상기 제1 층 아래의 제2 층 내에 적어도 하나의 BSPDN(back side power delivery network) 구조물 및 상기 적어도 하나의 BSPDN 구조물의 측면에 적어도 하나의 PN 접합 소자를 포함하되,
    상기 적어도 하나의 BSPDN 구조물은 상기 적어도 하나의 전계 효과 트랜지스터를 전원 소스에 연결하도록 구성되는 반도체 장치.
  9. 제8항에 있어서,
    상기 제2 층에서 상기 적어도 하나의 BSPDN 구조물의 측면에 제1 기판 구조물을 더 포함하되,
    상기 적어도 하나의 PN 접합 소자는 상기 제1 기판 구조물 내에 형성되는 반도체 장치.
  10. 제9항에 있어서,
    상기 제2 층에서 상기 적어도 하나의 BSPDN 구조물 주위에 형성된 층간 유전(interlayer dielectric, ILD) 구조물을 더 포함하는 반도체 장치.
  11. 제8항에 있어서,
    상기 제2 층에서, 상기 적어도 하나의 PN 접합 소자를 상기 전압 소스 또는 다른 회로 요소에 연결하는 후면 콘택 플러그; 및
    상기 제1 층에서, 상기 적어도 하나의 PN 접합 소자를 상기 전압 소스 또는 다른 회로 요소에 연결하는 비아 금속 패턴을 더 포함하는 반도체 장치.
  12. 제8항에 있어서,
    상기 제2 층에서 상기 적어도 하나의 BSPDN 구조물의 측면에 제1 기판 구조물; 및
    상기 적어도 하나의 전계 효과 트랜지스터의 채널 구조물을 기반으로 하는 제2 기판 구조물을 더 포함하되,
    상기 적어도 하나의 PN 접합 소자는 상기 제1 기판 구조물 내에 형성되고,
    상기 제2 기판 구조물은 상기 제2 층으로 확장되지 않고 상기 제1 층 내에 형성되는 반도체 장치.
  13. 제8항에 있어서,
    상기 적어도 하나의 전계 효과 트랜지스터는 두 개의 전계 효과 트랜지스터들을 포함하고,
    상기 적어도 하나의 PN 접합 소자는 상기 제2 층에서 상기 두 개의 전계 효과 트랜지스터들 사이에 배치되는 반도체 장치.
  14. 제2 층 내 기판 상에 제1 층 내 적어도 하나의 전계 효과 트랜지스터를 제공하는 단계;
    상기 제1층에서 상기 적어도 하나의 전계 효과 트랜지스터의 측면에 적어도 하나의 PN 접합 소자를 형성하는 단계; 및
    상기 제2 층에 적어도 하나의 BSPDN(back side power delivery network) 구조물을 형성하는 단계를 포함하되,
    상기 적어도 하나의 BSPDN 구조물은 상기 적어도 하나의 전계 효과 트랜지스터에 연결되는 반도체 장치의 제조 방법.
  15. 제14항에 있어서,
    상기 기판을 제거하고 상기 제2층에 층간 유전(interlayer dielectric, ILD) 구조물을 형성하는 단계; 및
    상기 제2 층에서 상기 ILD 구조물 내에 상기 적어도 하나의 BSPDN 구조물을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 적어도 하나의 BSPDN 구조물을 상기 적어도 하나의 PN 접합 소자에 연결하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  17. 제14항에 있어서,
    상기 기판 상에 상기 제1 층에 기판 구조물을 형성하는 단계; 및
    상기 기판 구조물 내에 적어도 하나의 PN 접합 소자를 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  18. 제2 층에 기판 상에 제1 층에 적어도 하나의 전계 효과 트랜지스터를 제공하는 단계;
    상기 제2 층에 기판에 적어도 하나의 PN 접합 소자를 형성하는 단계; 및
    상기 제2 층에서 상기 적어도 하나의 PN 접합 소자의 후측에 적어도 하나의 BSPDN(back side power delivery network) 구조물을 형성하는 단계를 포함하되,
    상기 적어도 하나의 BSPDN 구조물은 상기 적어도 하나의 전계 효과 트랜지스터와 연결되는 반도체 장치의 제조 방법.
  19. 제18항에 있어서,
    상기 제2층에서 상기 적어도 하나의 PN 접합 소자가 형성된 부분을 제외한 상기 제2 층의 상기 기판을 제거하는 단계; 및
    상기 제2 층에 층간 유전(interlayer dielectric, ILD) 구조물을 형성하는 단계를 더 포함하되,
    상기 적어도 하나의 BSPDN 구조물은 상기 ILD 구조물 내에 형성되는 반도체 장치의 제조 방법.
  20. 제19항에 있어서,
    상기 적어도 하나의 BSPDN 구조물을 적어도 하나의 PN 접합 소자에 연결하는 단계를 더 포함하는 반도체 장치의 제조 방법.
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