KR20230128474A - 발광 소자 및 디스플레이 장치 - Google Patents

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KR20230128474A
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Abstract

발광 소자는 제1 도전형 반도체층과, 제1 도전형 반도체층 상에 활성층과, 활성층 상에 제2 도전형 반도체층과, 제2 도전형 반도체층 상에 적어도 하나 이상의 전극층과, 전극층 상에 절연층을 포함한다. 제2 도전형 반도체층과 전극층 중에서 적어도 하나는 발광 소자의 중심 영역에 위치된다.
따라서, 디스플레이 장치의 기판 상에 복수의 발광 소자가 서로 상이한 조립 방향성을 갖고 배치되더라도, 기판 상에 조립된 모든 발광 소자가 불량없이 발광될 수 있다.

Description

발광 소자 및 디스플레이 장치
실시예는 발광 소자 및 디스플레이 장치에 관한 것이다.
디스플레이 장치는 발광 다이오드(Light Emitting Diode)와 같은 자발광 소자를 화소의 광원으로 이용하여 고화 질의 영상을 표시한다. 발광 다이오드는 열악한 환경 조건에서도 우수한 내구성을 나타내며, 장수명 및 고휘도가 가능하여 차세대 디스플레이 장치의 광원으로 각광받고 있다.
최근, 신뢰성이 높은 무기 결정 구조의 재료를 이용하여 초소형의 발광 다이오드를 제조하고, 이를 디스플레이 장치의 패널(이하, "디스플레이 패널"이라 함)에 배치하여 차세대 화소 광원으로 이용하기 위한 연구가 진행되고 있다.
고해상도를 구현하기 위해서 점차 화소의 사이즈가 작아지고 있고, 이와 같이 작아진 사이즈의 화소에 수많은 발광 소자가 정렬되어야 하므로, 마이크로 또는 나노 스케일 정도로 작은 초소형의 발광 다이오드의 제조에 대한 연구가 활발하게 이루어지고 있다.
통상 디스플레이 패널은 수백만개의 화소를 포함한다. 따라서, 사이즈가 작은 수백만개의 화소 각각에 발광 소자들을 정렬하는 것이 매우 어렵기 때문에, 최근 디스플레이 패널에 발광 소자들을 정렬하는 방안에 대한 다양한 연구가 활발하게 진행되고 있다.
발광 소자의 사이즈가 작아짐에 따라, 이들 발광 소자를 기판 상에 전사하는 것이 매우 중요한 해결 과제로 대두되고 있다. 최근 개발되고 있는 전사기술에는 픽앤-플레이스 공법(pick and place process), 레이저 리프트 오프법(Laser Lift-off method) 또는 자가 조립 방식(self-assembly method) 등이 있다. 특히, 자성체(또는 자석)를 이용하여 발광 소자를 기판 상에 전사하는 자가 조립 방식이 최근 각광받고 있다.
자가 조립 방식에서는 잉크젯 헤드 장치를 이용하여 발광 소자가 포함된 액적 단위로 기판에 투하하여 각 서브 화소에 발광소자가 배치된다. 발광 소자들이 기판 상에 랜덤하게 투하되므로, 일부 발광 소자는 전극 사이에 올바르게 조립되지만 다른 일부 발광 소자는 전극 사이에 올바르게 조립되지 않을 수 있다.
도 1에 도시한 바와 같이, 제1 전극(1a)와 제2 전극(1b) 사이에 형성된 유전영동힘에 의해 잉크젯 헤드 장치로부터 투하된 발광 소자들(2, 3)이 제1 전극(1a)와 제2 전극(1b) 사이에 조립된다. 발광 소자들(2, 3)이 일정한 조립 방향성을 가지고 조립되지 않게 된다.
즉, 일부 발광 소자들(3)은 N전극이 제1 전극(1a) 상에 위치되고 P 전극이 제2 전극(1b) 상에 위치되지만, 다른 발광 소자들(2)은 N 전극이 제2 전극(1b) 상에 위치되고 P 전극이 제1 전극(1a) 상에 위치된다. 제1 전극(1a)으로 (+) 전압이 인가되고 제2 전극(1b)로 (-)전압이 인가되는 경우, 제1 전극(1a) 상에 P 전극이 위치되고 제2 전극(1b) 상에 N 전극이 위치된 발광 소자들(2)은 발광되어 각 화소의 휘도 증가에 기여한다. 하지만, 제1 전극(1a) 상에 N 전극이 위치되고 제2 전극(1b) 상에 P 전극이 위치된 발광 소자들(3)은 발광되지 않아 각 화소의 휘도 증가에 기여하지 못한다.
제1 전극(1a)과 제2 전극(1b) 사이에 발광 소자들(2, 3)이 랜덤하게 조립되므로, 통상적으로 제1 전극(1a)과 제2 전극(1b) 사이에 조립된 발광 소자들(2, 3)의 개수 중에 50% 정도는 발광되지 않는 불량 발광 소자일 수 있다.
따라서, 종래에는 각 화소의 휘도 증가에 기여하지 못하는 불량 발광 소자들로 인해 비용이 증가되는 문제점이 있었다.
또한, 종래에는 상당량의 불량 발광 소자들로 인해 휘도가 낮아 고휘도 디스플레이의 구현이 불가능한 문제점이 있었다.
실시예는 전술한 문제 및 다른 문제를 해결하는 것을 목적으로 한다.
실시예의 다른 목적은 조립 방향성에 관계없이 발광이 가능한 발광 소자 및 디스플레이 장치를 제공한다.
실시예의 또 다른 목적은 비용을 현저하게 절감할 수 있는 발광 소자 및 디스플레이 장치를 제공한다.
실시예의 또 다른 목적은 휘도를 현저하게 향상시킬 수 있는 발광 소자 및 디스플레이 장치를 제공한다.
실시예의 또 다른 목적은 각 화소의 휘도의 균일도를 확보할 수 있는 발광 소자 및 디스플레이 장치를 제공한다.
상기 또는 다른 목적을 달성하기 위해 실시예의 일 측면에 따르면, 발광 소자는, 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 활성층; 상기 활성층 상에 제2 도전형 반도체층; 상기 제2 도전형 반도체층 상에 적어도 하나 이상의 전극층; 및 상기 전극층 상에 절연층을 포함한다. 상기 제2 도전형 반도체층과 상기 전극층 중에서 적어도 하나는 상기 발광 소자의 중심 영역에 위치된다.
실시예의 다른 측면에 따르면, 디스플레이 장치는, 기판; 상기 기판 상에 제1 배선 라인; 상기 기판 상에 제2 배선 라인; 상기 제1 배선 라인과 상기 제2 배선 라인 상에 복수의 조립 홀을 포함하는 절연 부재; 상기 복수의 조립 홀 각각에 배치된 복수의 발광 소자; 상기 복수의 발광 소자 각각의 중심 영역을 가로지르는 제1 전극 라인; 및 상기 복수의 발광 소자 각각의 양측 영역을 가로지르는 제2 전극 라인을 포함한다. 상기 발광 소자는, 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 활성층; 상기 활성층 상에 제2 도전형 반도체층; 상기 제2 도전형 반도체층 상에 적어도 하나 이상의 전극층; 및 상기 전극층 상에 절연층을 포함한다. 상기 제2 도전형 반도체층과 상기 전극층 중에서 적어도 하나는 상기 발광 소자의 중심 영역에 위치된다.
실시예의 또 다른 측면에 따르면, 디스플레이 장치는, 기판; 상기 기판 상에 제1 배선 라인; 상기 기판 상에 제2 배선 라인; 상기 제1 배선 라인과 상기 제2 배선 라인 상에 복수의 조립 홀을 포함하는 절연 부재; 상기 복수의 조립 홀 각각에 배치된 복수의 발광 소자; 및 상기 복수의 발광 소자 각각의 중심 영역을 가로지르는 전극 라인; 및 상기 절연 부재 상에 배치되고, 상기 복수의 발광 소자 각각의 양측 영역을 상기 제1 배선 라인 및 상기 제2 배선 라인에 연결되는 컨택 전극을 포함한다. 상기 발광 소자는, 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 활성층; 상기 활성층 상에 제2 도전형 반도체층; 상기 제2 도전형 반도체층 상에 적어도 하나 이상의 전극층; 및 상기 전극층 상에 절연층을 포함한다. 상기 제2 도전형 반도체층과 상기 전극층 중에서 적어도 하나는 상기 발광 소자의 중심 영역에 위치된다.
실시예의 또 다른 측면에 따르면, 발광 소자는, 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 제1 활성층; 상기 제1 활성층 상에 제2 도전형 반도체층; 상기 제2 도전형 반도체층 상에 적어도 하나 이상의 전극층; 상기 적어도 하나 이상의 전극층 상에 제3 도전형 반도체층; 상기 제3 도전형 반도체층 상에 제2 활성층; 및 상기 제2 활성층 상에 제4 도전형 반도체층을 포함한다. 상기 제1 도전형 반도체층과 상기 제4 도전형 반도체층은 동일 도펀트를 포함하고, 상기 제2 도전형 반도체층과 상기 제3 도전형 반도체층은 동일 도펀트를 포함한다. 상기 적어도 하나 이상의 전극층은 상기 발광 소자의 중심 영역에 위치된다.
실시예의 또 다른 측면에 따르면, 디스플레이 장치는, 기판; 상기 기판 상에 제1 배선 라인; 상기 기판 상에 제2 배선 라인; 상기 제1 배선 라인과 상기 제2 배선 라인 상에 복수의 조립 홀을 포함하는 절연 부재; 상기 복수의 조립 홀 각각에 배치된 복수의 발광 소자; 상기 복수의 발광 소자 각각의 중심 영역을 가로지르는 제1 전극 라인; 및 상기 복수의 발광 소자 각각의 양측 영역을 가로지르는 제2 전극 라인을 포함한다. 상기 발광 소자는, 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 제1 활성층; 상기 제1 활성층 상에 제2 도전형 반도체층; 상기 제2 도전형 반도체층 상에 적어도 하나 이상의 전극층; 상기 적어도 하나 이상의 전극층 상에 제3 도전형 반도체층; 상기 제3 도전형 반도체층 상에 제2 활성층; 및 상기 제2 활성층 상에 제4 도전형 반도체층을 포함한다. 상기 제1 도전형 반도체층과 상기 제4 도전형 반도체층은 동일 도펀트를 포함하고, 상기 제2 도전형 반도체층과 상기 제3 도전형 반도체층은 동일 도펀트를 포함한다. 상기 적어도 하나 이상의 전극층은 상기 발광 소자의 중심 영역에 위치된다.
실시예의 또 다른 측면에 따르면, 디스플레이 장치는, 기판; 상기 기판 상에 제1 배선 라인; 상기 기판 상에 제2 배선 라인; 상기 제1 배선 라인과 상기 제2 배선 라인 상에 복수의 조립 홀을 포함하는 절연 부재; 상기 복수의 조립 홀 각각에 배치된 복수의 발광 소자; 및 상기 복수의 발광 소자 각각의 중심 영역을 가로지르는 전극 라인; 및 상기 절연 부재 상에 배치되고, 상기 복수의 발광 소자 각각의 양측 영역을 상기 제1 배선 라인 및 상기 제2 배선 라인에 연결되는 컨택 전극을 포함한다. 상기 발광 소자는, 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 제1 활성층; 상기 제1 활성층 상에 제2 도전형 반도체층; 상기 제2 도전형 반도체층 상에 적어도 하나 이상의 전극층; 상기 적어도 하나 이상의 전극층 상에 제3 도전형 반도체층; 상기 제3 도전형 반도체층 상에 제2 활성층; 및 상기 제2 활성층 상에 제4 도전형 반도체층을 포함한다. 상기 제1 도전형 반도체층과 상기 제4 도전형 반도체층은 동일 도펀트를 포함하고, 상기 제2 도전형 반도체층과 상기 제3 도전형 반도체층은 동일 도펀트를 포함한다. 상기 적어도 하나 이상의 전극층은 상기 발광 소자의 중심 영역에 위치된다.
실시예에 따른 발광 소자 및 디스플레이 장치의 효과에 대해 설명하면 다음과 같다.
실시예들 중 적어도 하나에 의하면, 도 10에 도시한 바와 같이, 제1 도전형 반도체층, 활성층, 제2 도전형 반도체층, 적어도 하나 이상의 전극 및 절연층으로 구성된 발광 소자에서 제2 도전형 반도체층 및/또는 전극이 발광 소자의 중심 영역에 위치되도록 할 수 있다.
이와 같이 구성된 발광 소자가 디스플레이 장치에 조립될 때, 도 11 및 도 12에 도시한 바와 같이, 제1 전극 라인이 복수의 발광 소자 각각의 중심 영역에 위치된 제2 도전형 반도체층 및/또는 전극을 가로지르도록 배치되고 제2 전극 라인이 복수의 발광 소자 각각의 양측 영역에 위치된 제1 도전형 반도체층 또는 절연층을 가로지르도록 배치될 수 있다.
또한, 도 14 및 도 15에 도시한 바와 같이, 전극 라인이 복수의 발광 소자 각각의 중심 영역에 위치된 제2 도전형 반도체층 및/또는 전극을 가로지르도록 배치되고 연결 전극이 복수의 발광 소자 각각의 양측 영역에 위치된 제1 도전형 반도체층 또는 절연층을 가로지르도록 배치되고 제1 배선 라인 및 제2 배선 라인과 전기적으로 연결될 수 있다. 이에 따라, 디스플레이 장치에 복수의 발광 소자가 서로 상이한 조립 방향성을 갖고 배치되더라도, 기판 상에 조립된 모든 발광 소자가 불량없이 발광될 수 있다.
따라서, 실시예에서는 각 화소별로 불량 발광 소자가 존재하지 않으므로 불량 발광 소자로 낭비되는 것을 차단하여 현저한 비용 절감이 가능하다. 또한, 각 화소 별로 종래에 비해 50% 정도의 개수의 발광 소자가 더 발광이 가능하므로, 휘도가 현저하게 향상되어 고 휘도 디스플레이가 가능하다. 아울러, 각 화소 별로 불량 발광 소자가 발생되지 않으므로 각 화소에 균일한 개수의 발광 소자가 조립된 경우, 균일한 휘도를 확보할 수 있어 보다 정밀한 휘도 제어가 가능하다.
실시예들 중 적어도 하나에 의하면, 도 16에 도시한 바와 같이, 발광 소자가 중심 영역에 위치된 적어도 하나 이상의 전극층을 기준으로 양측이 서로 대칭적인 구조를 갖는 제1 발광 소자와 제2 발광 소자를 포함할 수 있다. 제1 발광 소자는 전극층 아래에 제2 도전형 반도체층, 제1 활성층 및 제1 도전형 반도체층의 순서로 형성되고, 제2 발광 소자는 전극층 위에 제3 도전형 반도체층, 제2 활성층 및 제4 도전형 반도체층의 순서로 형성될 수 있다. 이러한 경우, 제1 도전형 반도체층과 제4 도전형 반도체층은 동일한 도펀트를 포함하고, 제2 도전형 반도체층과 제3 도전형 반도체층은 동일한 도펀트를 포함할 수 있다.
이와 같이 구성된 발광 소자가 디스플레이 장치에 채택됨으로써(도 17 내지 도 20), 하나의 발광 소자에서 서로 상이한 2개의 발광 영역에서 발광이 가능하여 광량이 더욱 더 증가되어 휘도가 향상될 수 있다. 또한, 각 화소에서 동일 휘도를 얻기 위해 각 화소에 조립되는 발광 소자의 개수가 줄어들어 발광 소자의 개수가 줄어드는 만큼 조립 불량을 더욱 더 줄일 수 있다.
실시예의 적용 가능성의 추가적인 범위는 이하의 상세한 설명으로부터 명백해질 것이다. 그러나 실시예의 사상 및 범위 내에서 다양한 변경 및 수정은 당업자에게 명확하게 이해될 수 있으므로, 상세한 설명 및 바람직한 실시예와 같은 특정 실시예는 단지 예시로 주어진 것으로 이해되어야 한다.
도 1은 발광 소자가 조립된 모습을 보여준다.
도 2는 실시예에 따른 디스플레이 장치가 배치된 주택의 거실을 도시한다.
도 3은 실시예에 따른 디스플레이 장치를 개략적으로 보여주는 블록도이다.
도 4는 도 3의 화소의 일 예를 보여주는 회로도이다.
도 5는 도 3의 디스플레이 패널을 상세히 보여주는 평면도이다.
도 6는 도 5의 표시 영역의 화소를 상세히 보여주는 평면도이다.
도 7은 도 2의 디스플레이 장치에서 제1 패널영역의 확대도이다.
도 8은 도 7의 A2 영역의 확대도이다.
도 9은 실시예에 따른 발광 소자가 자가 조립 방식에 의해 기판에 조립되는 예를 나타내는 도면이다.
도 10은 제1 실시예에 따른 발광 소자를 도시한 단면도이다.
도 11은 제1 실시예에 따른 발광 소자를 구비한 디스플레이 장치의 제1 예를 도시한 평면도이다.
도 12는 도 11의 A-B라인을 따라 절단한 단면도이다.
도 13은 제1 실시예에 따른 발광 소자를 구비한 디스플레이 장치의 제2 예를 도시한 평면도이다.
도 14는 제1 실시예에 따른 발광 소자를 구비한 디스플레이 장치의 제3 예를 도시한 평면도이다.
도 15는 도 14의 C-D 라인을 따라 절단한 단면도이다.
도 16은 제2 실시예에 따른 발광 소자를 도시한 단면도이다.
도 17은 제2 실시예에 따른 발광 소자를 구비한 디스플레이 장치의 제1 예를 도시한 평면도이다.
도 18은 도 17의 E-F 라인을 따라 절단한 단면도이다.
도 19는 제2 실시예에 따른 발광 소자를 구비한 디스플레이 장치의 제2 예를 도시한 평면도이다.
도 20은 도 19의 G-H 라인을 따라 절단한 단면도이다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 '모듈' 및 '부'는 명세서 작성의 용이함이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 첨부된 도면은 본 명세서에 개시된 실시예를 쉽게 이해할 수 있도록 하기 위한 것이며, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되는 것은 아니다. 또한, 층, 영역 또는 기판과 같은 요소가 다른 구성요소 '상(on)'에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 다른 중간 요소가 존재할 수도 있는 것을 포함한다.
본 명세서에서 설명되는 디스플레이 장치에는 휴대폰, 스마트 폰(smart phone), 노트북 컴퓨터(laptop computer), 디지털방송용 단말기, PDA(personal digital assistants), PMP(portable multimedia player), 네비게이션, 슬레이트(Slate) PC, 태블릿(Tablet) PC, 울트라 북(Ultra-Book), 디지털 TV, 데스크탑 컴퓨터 등이 포함될 수 있다. 그러나, 본 명세서에 기재된 실시예에 따른 구성은 추후 개발되는 새로운 제품형태이라도, 디스플레이가 가능한 장치에도 적용될 수 있다.
이하 실시예에 따른 발광 소자 및 이를 포함하는 디스플레이 장치에 대해 설명한다.
도 2은 실시예에 따른 디스플레이 장치(100)가 배치된 주택의 거실을 도시한다.
실시예의 디스플레이 장치(100)는 세탁기(101), 로봇 청소기(102), 공기 청정기(103) 등의 각종 전자 제품의 상태를 표시할 수 있고, 각 전자 제품들과 IOT 기반으로 통신할 수 있으며 사용자의 설정 데이터에 기초하여 각 전자 제품들을 제어할 수도 있다.
실시예에 따른 디스플레이 장치(100)는 얇고 유연한 기판 위에 제작되는 플렉서블 디스플레이(flexible display)를 포함할 수 있다. 플렉서블 디스플레이는 기존의 평판 디스플레이의 특성을 유지하면서, 종이와 같이 휘어지거나 말릴 수 있다.
플렉서블 디스플레이에서 시각정보는 매트릭스 형태로 배치되는 단위 화소(unit pixel)의 발광이 독자적으로 제어됨에 의하여 구현될 수 있다. 단위 화소는 하나의 색을 구현하기 위한 최소 단위를 의미한다. 플렉서블 디스플레이의 단위 화소는 발광 소자(semiconductor light emitting device)에 의하여 구현될 수 있다. 실시예에서 발광 소자는 Micro-LED일 수 있으나 이에 한정되는 것은 아니다.
도 3는 실시예에 따른 디스플레이 장치를 개략적으로 보여주는 블록도이고, 도 4은 도 3의 화소의 일 예를 보여주는 회로도이다.
도 3 및 도 4을 참조하면, 실시예에 따른 디스플레이 장치는 디스플레이 패널(10), 구동 회로(20), 스캔 구동부(30) 및 전원 공급 회로(50)를 포함할 수 있다.
실시예의 디스플레이 장치(100)는 액티브 매트릭스(AM, Active Matrix)방식 또는 패시브 매트릭스(PM, Passive Matrix) 방식으로 발광 소자를 구동할 수 있다.
구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
디스플레이 패널(10)은 평면 상 직사각형 형태로 이루어질 수 있다. 디스플레이 패널(10)의 평면 형태는 직사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다. 디스플레이 패널(10)의 적어도 일 측은 소정의 곡률로 구부러지도록 형성될 수 있다.
디스플레이 패널(10)은 표시 영역(DA)과 표시 영역(DA)의 주변에 배치된 비표시 영역(NDA)으로 구분될 수 있다. 표시 영역(DA)은 화소(PX)들이 형성되어 화상을 표시하는 영역이다. 디스플레이 패널(10)은 데이터 라인들(D1~Dm, m은 2 이상의 정수), 데이터 라인들(D1~Dm)과 교차되는 스캔 라인들(S1~Sn, n은 2 이상의 정수), 고전위 전압이 공급되는 고전위 전압 라인(VDDL), 저전위 전압이 공급되는 저전위 전압 라인(VSSL) 및 데이터 라인들(D1~Dm)과 스캔 라인들(S1~Sn)에 접속된 화소(PX)들을 포함할 수 있다.
화소(PX)들 각각은 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 컬러 광을 발광하고, 제2 서브 화소(PX2)는 제2 컬러 광을 발광하며, 제3 서브 화소(PX3)는 제3 컬러 광을 발광할 수 있다. 제1 컬러 광은 적색 광, 제2 컬러 광은 녹색 광, 제3 컬러 광은 청색 광일 수 있으나, 이에 한정되지 않는다. 또한, 도 3에서는 화소(PX)들 각각이 3 개의 서브 화소들을 포함하는 것을 예시하였으나, 이에 한정되지 않는다. 즉, 화소(PX)들 각각은 4 개 이상의 서브 화소들을 포함할 수 있다.
제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 데이터 라인들(D1~Dm) 중 적어도 하나, 스캔 라인들(S1~Sn) 중 적어도 하나 및 고전위 전압 라인(VDDL)에 접속될 수 있다. 제1 서브 화소(PX1)는 도 4과 같이 발광 소자(LD)들과 발광 소자(LD)들에 전류를 공급하기 위한 복수의 트랜지스터들과 적어도 하나의 커패시터를 포함할 수 있다.
발광 소자(LD)들 각각은 제1 전극, 무기 반도체 및 제2 전극을 포함하는 무기 발광 다이오드일 수 있다. 여기서, 제1 전극은 애노드 전극, 제2 전극은 캐소드 전극일 수 있다.
복수의 트랜지스터들은 도 4과 같이 발광 소자(LD)들에 전류를 공급하는 구동 트랜지스터(DT), 구동 트랜지스터(DT)의 게이트 전극에 데이터 전압을 공급하는 스캔 트랜지스터(ST)를 포함할 수 있다. 구동 트랜지스터(DT)는 스캔 트랜지스터(ST)의 소스 전극에 접속되는 게이트 전극, 고전위 전압이 인가되는 고전위 전압 라인(VDDL)에 접속되는 소스 전극 및 발광 소자(LD)들의 제1 전극들에 접속되는 드레인 전극을 포함할 수 있다. 스캔 트랜지스터(ST)는 스캔 라인(Sk, k는 1≤k≤n을 만족하는 정수)에 접속되는 게이트 전극, 구동 트랜지스터(DT)의 게이트 전극에 접속되는 소스 전극 및 데이터 라인(Dj, j는 1≤j≤m을 만족하는 정수)에 접속되는 드레인 전극을 포함할 수 있다.
커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전압과 소스 전압의 차전압을 저장한다.
구동 트랜지스터(DT)와 스위칭 트랜지스터(ST)는 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 4에서는 구동 트랜지스터(DT)와 스위칭 트랜지스터(ST)가 P 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 본 발명은 이에 한정되지 않는다. 구동 트랜지스터(DT)와 스위칭 트랜지스터(ST)는 N 타입 MOSFET으로 형성될 수도 있다. 이 경우, 구동 트랜지스터(DT)와 스위칭 트랜지스터(ST)들 각각의 소스 전극과 드레인 전극의 위치는 변경될 수 있다.
또한, 도 4에서는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각이 하나의 구동 트랜지스터(DT), 하나의 스캔 트랜지스터(ST) 및 하나의 커패시터(Cst)를 갖는 2T1C (2 Transistor - 1 capacitor)를 포함하는 것을 예시하였으나, 본 발명은 이에 한정되지 않는다. 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 복수의 스캔 트랜지스터(ST)들과 복수의 커패시터(Cst)들을 포함할 수 있다.
제2 서브 화소(PX2)와 제3 서브 화소(PX3)는 제1 서브 화소(PX1)와 실질적으로 동일한 회로도로 표현될 수 있으므로, 이들에 대한 자세한 설명은 생략한다.
구동 회로(20)는 디스플레이 패널(10)을 구동하기 위한 신호들과 전압들을 출력한다. 이를 위해, 구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
데이터 구동부(21)는 타이밍 제어부(22)로부터 디지털 비디오 데이터(DATA)와 소스 제어 신호(DCS)를 입력 받는다. 데이터 구동부(21)는 소스 제어 신호(DCS)에 따라 디지털 비디오 데이터(DATA)를 아날로그 데이터 전압들로 변환하여 디스플레이 패널(10)의 데이터 라인들(D1~Dm)에 공급한다.
타이밍 제어부(22)는 호스트 시스템으로부터 디지털 비디오 데이터(DATA)와 타이밍 신호들을 입력받는다. 타이밍 신호들은 수직동기신호(vertical sync signal), 수평동기신호(horizontal sync signal), 데이터 인에이블 신호(data enable signal) 및 도트 클럭(dot clock)을 포함할 수 있다. 호스트 시스템은 스마트폰 또는 태블릿 PC의 어플리케이션 프로세서, 모니터 또는 TV의 시스템 온 칩 등일 수 있다.
타이밍 제어부(22)는 데이터 구동부(21)와 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 제어신호들을 생성한다. 제어신호들은 데이터 구동부(21)의 동작 타이밍을 제어하기 위한 소스 제어 신호(DCS)와 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 스캔 제어 신호(SCS)를 포함할 수 있다.
구동 회로(20)는 디스플레이 패널(10)의 일 측에 마련된 비표시 영역(NDA)에서 배치될 수 있다. 구동 회로(20)는 집적회로(integrated circuit, IC)로 형성되어 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 디스플레이 패널(10) 상에 장착될 수 있으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 구동 회로(20)는 디스플레이 패널(10)이 아닌 회로 보드(미도시) 상에 장착될 수 있다.
데이터 구동부(21)는 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 디스플레이 패널(10) 상에 장착되고, 타이밍 제어부(22)는 회로 보드 상에 장착될 수 있다.
스캔 구동부(30)는 타이밍 제어부(22)로부터 스캔 제어 신호(SCS)를 입력 받는다. 스캔 구동부(30)는 스캔 제어 신호(SCS)에 따라 스캔 신호들을 생성하여 디스플레이 패널(10)의 스캔 라인들(S1~Sn)에 공급한다. 스캔 구동부(30)는 다수의 트랜지스터들을 포함하여 디스플레이 패널(10)의 비표시 영역(NDA)에 형성될 수 있다. 또는, 스캔 구동부(30)는 집적 회로로 형성될 수 있으며, 이 경우 디스플레이 패널(10)의 다른 일 측에 부착되는 게이트 연성 필름 상에 장착될 수 있다.
회로 보드는 이방성 도전 필름(anisotropic conductive film)을 이용하여 디스플레이 패널(10)의 일 측 가장자리에 마련된 패드들 상에 부착될 수 있다. 이로 인해, 회로 보드의 리드 라인들은 패드들에 전기적으로 연결될 수 있다. 회로 보드는 연성 인쇄 회로 보드(flexible prinited circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다. 회로 보드는 디스플레이 패널(10)의 하부로 벤딩(bending)될 수 있다. 이로 인해, 회로 보드의 일 측은 디스플레이 패널(10)의 일 측 가장자리에 부착되며, 타 측은 디스플레이 패널(10)의 하부에 배치되어 호스트 시스템이 장착되는 시스템 보드에 연결될 수 있다.
전원 공급 회로(50)는 시스템 보드로부터 인가되는 메인 전원으로부터 디스플레이 패널(10)의 구동에 필요한 전압들을 생성하여 디스플레이 패널(10)에 공급할 수 있다. 예를 들어, 전원 공급 회로(50)는 메인 전원으로부터 디스플레이 패널(10)의 발광 소자(LD)들을 구동하기 위한 고전위 전압(VDD)과 저전위 전압(VSS)을 생성하여 디스플레이 패널(10)의 고전위 전압 라인(VDDL)과 저전위 전압 라인(VSSL)에 공급할 수 있다. 또한, 전원 공급 회로(50)는 메인 전원으로부터 구동 회로(20)와 스캔 구동부(30)를 구동하기 위한 구동 전압들을 생성하여 공급할 수 있다.
도 5는 도 3의 디스플레이 패널을 상세히 보여주는 평면도이다. 도 5에서는 설명의 편의를 위해, 데이터 패드들(DP1~DPp, p는 2 이상의 정수), 플로팅 패드들(FD1, FD2), 전원 패드들(PP1, PP2), 플로팅 라인들(FL1, FL2), 저전위 전압 라인(VSSL), 데이터 라인들(D1~Dm), 제1 패드 전극(210)들 및 제2 패드 전극(220)들만을 도시하였다.
도 5를 참조하면, 디스플레이 패널(10)의 표시 영역(DA)에는 데이터 라인들(D1~Dm), 제1 패드 전극(210)들, 제2 패드 전극(220)들 및 화소(PX)들이 배치될 수 있다.
데이터 라인들(D1~Dm)은 제2 방향(Y축 방향)으로 길게 연장될 수 있다. 데이터 라인들(D1~Dm)의 일 측들은 구동 회로(20)에 연결될 수 있다. 이로 인해, 데이터 라인들(D1~Dm)에는 구동 회로(20)의 데이터 전압들이 인가될 수 있다.
제1 패드 전극(210)들은 제1 방향(X축 방향)으로 소정의 간격으로 이격되어 배치될 수 있다. 이로 인해, 제1 패드 전극(210)들은 데이터 라인들(D1~Dm)과 중첩되지 않을 수 있다. 제1 패드 전극(210)들 중 표시 영역(DA)의 우측 가장자리에 배치된 제1 패드 전극(210)들은 비표시 영역(NDA)에서 제1 플로팅 라인(FL1)에 접속될 수 있다. 제1 패드 전극(210)들 중 표시 영역(DA)의 좌측 가장자리에 배치된 제1 패드 전극(210)들은 비표시 영역(NDA)에서 제2 플로팅 라인(FL2)에 접속될 수 있다.
제2 패드 전극(220)들 각각은 제1 방향(X축 방향)으로 길게 연장될 수 있다. 이로 인해, 제2 패드 전극(220)들은 데이터 라인들(D1~Dm)과 중첩될 수 있다. 또한, 제2 패드 전극(220)들은 비표시 영역(NDA)에서 저전위 전압 라인(VSSL)에 연결될 수 있다. 이로 인해, 제2 패드 전극(220)들에는 저전위 전압 라인(VSSL)의 저전위 전압이 인가될 수 있다.
화소(PX)들 각각은 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 화소(PX)들 각각의 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)는 제1 패드 전극(210)들, 제2 전극 및 데이터 라인들(D1~Dm)에 의해 매트릭스 형태로 정의되는 영역들에 배치될 수 있다. 도 5에서는 화소(PX)가 3 개의 서브 화소들을 포함하는 것을 예시하였으나, 이에 한정되지 않으며, 화소(PX)들 각각은 4 개 이상의 서브 화소들을 포함할 수 있다.
화소(PX)들 각각의 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)는 제1 방향(X축 방향)으로 배치될 수 있으나, 이에 한정되지 않는다. 즉, 화소(PX)들 각각의 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)는 제2 방향(Y축 방향)으로 배치되거나, 지그재그 형태로 배치될 수 있으며, 그 밖의 다양한 형태로 배치될 수 있다.
제1 서브 화소(PX1)는 제1 컬러 광을 발광하고, 제2 서브 화소(PX2)는 제2 컬러 광을 발광하며, 제3 서브 화소(PX3)는 제3 컬러 광을 발광할 수 있다. 제1 컬러 광은 적색 광, 제2 컬러 광은 녹색 광, 제3 컬러 광은 청색 광일 수 있으나, 이에 한정되지 않는다.
디스플레이 패널(10)의 비표시 영역(NDA)에는 데이터 패드들(DP1~DPp), 플로팅 패드들(FD1, FD2) 및 전원 패드들(PP1, PP2)을 포함하는 패드부(PA), 구동 회로(20), 제1 플로팅 라인(FL1), 제2 플로팅 라인(FL2) 및 저전위 전압 라인(VSSL)이 배치될 수 있다.
데이터 패드들(DP1~DPp), 플로팅 패드들(FD1, FD2) 및 전원 패드들(PP1, PP2)을 포함하는 패드부(PA)는 표시패널(10)의 일 측 가장자리, 예를 들어 하 측 가장자리에 배치될 수 있다. 데이터 패드들(DP1~DPp), 플로팅 패드들(FD1, FD2) 및 전원 패드들(PP1, PP2)은 패드부(PA)에서 제1 방향(X축 방향)으로 나란하게 배치될 수 있다.
데이터 패드들(DP1~DPp), 플로팅 패드들(FD1, FD2) 및 전원 패드들(PP1, PP2) 상에는 회로 보드가 이방성 도전 필름(anisotropic conductive film)을 이용하여 부착될 수 있다. 이로 인해, 회로 보드와 데이터 패드들(DP1~DPp), 플로팅 패드들(FD1, FD2) 및 전원 패드들(PP1, PP2)은 전기적으로 연결될 수 있다.
구동 회로(20)는 링크 라인(LL)들을 통해 데이터 패드들(DP1~DPp)에 연결될 수 있다. 구동 회로(20)는 데이터 패드들(DP1~DPp)을 통해 디지털 비디오 데이터(DATA)와 타이밍 신호들을 입력 받을 수 있다. 구동 회로(20)는 디지털 비디오 데이터(DATA)를 아날로그 데이터 전압들로 변환하여 디스플레이 패널(10)의 데이터 라인들(D1~Dm)에 공급할 수 있다.
저전위 전압 라인(VSSL)은 패드부(PA)의 제1 전원 패드(PP1)와 제2 전원 패드(PP2)에 연결될 수 있다. 저전위 전압 라인(VSSL)은 표시 영역(DA)의 좌측 바깥쪽과 우측 바깥쪽의 비표시 영역(NDA)에서 제2 방향(Y축 방향)으로 길게 연장될 수 있다. 저전위 전압 라인(VSSL)은 제2 패드 전극(220)에 연결될 수 있다. 이로 인해, 전원 공급 회로(50)의 저전위 전압은 회로 보드, 제1 전원 패드(PP1), 제2 전원 패드(PP2) 및 저전위 전압 라인(VSSL)을 통해 제2 패드 전극(220)에 인가될 수 있다.
제1 플로팅 라인(FL1)은 패드부(PA)의 제1 플로팅 패드(FD1)에 연결될 수 있다. 제1 플로팅 라인(FL1)은 표시 영역(DA)의 좌측 바깥쪽과 우측 바깥쪽의 비표시 영역(NDA)에서 제2 방향(Y축 방향)으로 길게 연장될 수 있다.
제1 플로팅 패드(FD1)와 제1 플로팅 라인(FL1)은 어떠한 전압도 인가되지 않는 더미 패드와 더미 라인일 수 있다.
제2 플로팅 라인(FL2)은 패드부(PA)의 제2 플로팅 패드(FD2)에 연결될 수 있다. 제1 플로팅 라인(FL1)은 표시 영역(DA)의 좌측 바깥쪽과 우측 바깥쪽의 비표시 영역(NDA)에서 제2 방향(Y축 방향)으로 길게 연장될 수 있다.
제2 플로팅 패드(FD2)와 제2 플로팅 라인(FL2)은 어떠한 전압도 인가되지 않는 더미 패드와 더미 라인일 수 있다.
한편, 발광 소자(도 6의 300)들은 매우 작은 사이즈를 가지므로 화소(PX)들 각각의 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)에 장착하기가 매우 어렵다.
이러한 문제를 해소하기 위해, 유전영동(dielectrophoresis) 방식을 이용한 정렬 방법이 제안되었다.
즉, 제조 공정 중에 발광 소자(300)들을 정렬하기 위해 화소(PX)들 각각의 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)에 전기장을 형성할 수 있다. 구체적으로, 제조 공정 중에 유전영동(dielectrophoresis) 방식을 이용하여 발광 소자(300)들에 유전영동힘(Dielectrophoretic Force)을 가함으로써 발광 소자(300)들을 정렬시킬 수 있다.
그러나, 제조 공정 중에는 박막 트랜지스터들을 구동하여 제1 패드 전극(210)들에 그라운드 전압을 인가하기 어렵다.
따라서, 완성된 디스플레이 장치에서는 제1 패드 전극(210)들이 제1 방향(X축 방향)으로 소정의 간격으로 이격되어 배치되나, 제조 공정 중에 제1 패드 전극(210)들은 제1 방향(X축 방향)으로 단선되지 않고, 길게 연장 배치될 수 있다.
이로 인해, 제조 공정 중에는 제1 패드 전극(210)들이 제1 플로팅 라인(FL1) 및 제2 플로팅 라인(FL2)과 연결될 수 있다. 그러므로, 제1 패드 전극(210)들은 제1 플로팅 라인(FL1) 및 제2 플로팅 라인(FL2)을 통해 그라운드 전압을 인가 받을 수 있다. 따라서, 제조 공정 중에 유전영동(dielectrophoresis) 방식을 이용하여 발광 소자(300)들을 정렬시킨 후에, 제1 패드 전극(210)들을 단선함으로써, 제1 패드 전극(210)들이 제1 방향(X축 방향)으로 소정의 간격으로 이격되어 배치될 수 있다.
한편, 제1 플로팅 라인(FL1)과 제2 플로팅 라인(FL2)은 제조 공정 중에 그라운드 전압을 인가하기 위한 라인이며, 완성된 디스플레이 장치에서는 어떠한 전압도 인가되지 않을 수 있다. 또는, 완성된 디스플레이 장치에서 정전기 방지를 위해 제1 플로팅 라인(FL1)과 제2 플로팅 라인(FL2)에는 그라운드 전압이 인가될 수도 있다.
도 6는 도 5의 표시 영역의 화소를 상세히 보여주는 평면도이다.
도 6를 참조하면, 화소(PX)는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 화소(PX)들 각각의 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)는 스캔 라인(Sk)들과 데이터 라인들(Dj, Dj+1, Dj+2, Dj+3)의 교차 구조에 의해 정의되는 영역들에 매트릭스 형태로 배치될 수 있다.
스캔 라인(Sk)들은 제1 방향(X축 방향)으로 길게 연장되어 배치되고, 데이터 라인들(Dj, Dj+1, Dj+2, Dj+3)은 제1 방향(X축 방향)과 교차되는 제2 방향(Y축 방향)으로 길게 연장되어 배치될 수 있다.
제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 제1 패드 전극(210), 제2 패드 전극(220) 및 복수의 발광 소자(300)들을 포함할 수 있다. 제1 패드 전극(210)과 제2 패드 전극(220)은 발광 소자(300)들과 전기적으로 연결되고, 발광 소자(300)가 발광하도록 각각 전압을 인가 받을 수 있다.
제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 중 어느 한 서브 화소의 제1 패드 전극(210)은 그에 인접한 서브 화소의 제1 패드 전극(210)과 이격되어 배치될 수 있다. 예를 들어, 제1 서브 화소(PX1)의 제1 패드 전극(210)은 그에 인접한 제2 서브 화소(PX2)의 제1 패드 전극(210)과 이격되어 배치될 수 있다. 또한, 제2 서브 화소(PX2)의 제1 패드 전극(210)은 그에 인접한 제3 서브 화소(PX3)의 제1 패드 전극(210)과 이격되어 배치될 수 있다. 또한, 제3 서브 화소(PX3)의 제1 패드 전극(210)은 그에 인접한 제1 서브 화소(PX1)의 제1 패드 전극(210)과 이격되어 배치될 수 있다.
이에 비해, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 중 어느 한 서브 화소의 제2 패드 전극(220)은 그에 인접한 서브 화소의 제2 패드 전극(220)과 연결될 수 있다. 예를 들어, 제1 서브 화소(PX1)의 제2 패드 전극(220)은 그에 인접한 제2 서브 화소(PX2)의 제2 전극(210)과 연결될 수 있다. 또한, 제2 서브 화소(PX2)의 제2 패드 전극(220)은 그에 인접한 제3 서브 화소(PX3)의 제2 패드 전극(220)과 연결될 수 있다. 또한, 제3 서브 화소(PX3)의 제2 패드 전극(220)은 그에 인접한 제1 서브 화소(PX1)의 제2 패드 전극(220)과 연결될 수 있다.
또한, 제조 공정 중에 제1 패드 전극(210)과 제2 패드 전극(220)은 발광 소자(300)를 정렬하기 위해, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각에서 전기장을 형성하는 데에 활용될 수 있다. 구체적으로, 제조 공정 중에 유전영동(dielectrophoresis) 방식을 이용하여 발광 소자(300)들에 유전영동힘을 가함으로써 발광 소자(300)들을 정렬시킬 수 있다. 제1 패드 전극(210)과 제2 패드 전극(220)에 인가된 전압에 의해 전기장이 형성되고, 이 전기장에 의해 커패시턴스가 형성됨으로써 발광 소자(300)에 유전영동힘을 가할 수 있다.
제1 패드 전극(210)은 발광 소자(300)들의 제2 도전형 반도체층에 접속되는 애노드 전극이고, 제2 패드 전극(220)은 발광 소자(300)들의 제1 도전형 반도체층에 접속되는 캐소드 전극일 수 있다. 발광 소자(300)들의 제1 도전형 반도체층은 n형 반도체층이고, 제2 도전형 반도체층은 p형 반도체층일 수 있다. 하지만, 본 발명은 이에 한정되지 않으며, 제1 패드 전극(210)이 캐소드 전극이고, 제2 패드 전극(220)이 애노드 전극일 수 있다.
제1 패드 전극(210)은 제1 방향(X축 방향)으로 길게 연장되어 배치되는 제1 전극 줄기부(210S)와 제1 전극 줄기부(210S)에서 제2 방향(Y축 방향)으로 분지되는 적어도 하나의 제1 전극 가지부(210B)를 포함할 수 있다. 제2 패드 전극(220)은 제1 방향(X축 방향)으로 길게 연장되어 배치되는 제2 전극 줄기부(220S)와 제2 전극 줄기부(220S)에서 제2 방향(Y축 방향)으로 분지되는 적어도 하나의 제2 전극 가지부(220B)를 포함할 수 있다.
제1 전극 줄기부(210S)는 제1 전극 컨택홀(CNTD)을 통해 박막 트랜지스터(120)에 전기적으로 연결될 수 있다.
이로 인해, 제1 전극 줄기부(210S)는 박막 트랜지스터(120)에 의해 소정의 구동 전압을 인가 받을 수 있다. 제1 전극 줄기부(210S)가 연결되는 박막 트랜지스터(120)는 도 4에 도시된 구동 트랜지스터(DT)일 수 있다.
제2 전극 줄기부(220S)는 제2 전극 컨택홀(CNTS)을 통해 저전위 보조 배선(161)에 전기적으로 연결될 수 있다.
이로 인해, 제2 전극 줄기부(220S)는 저전위 보조 배선(161)의 저전위 전압을 인가 받을 수 있다. 도 6에서는 화소(PX)의 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각에서 제2 전극 줄기부(220S)가 제2 전극 컨택홀(CNTS)을 통해 저전위 보조 배선(161)에 연결된 것을 예시하였으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 제2 전극 줄기부(220S)는 화소(PX)의 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 중 어느 하나의 서브 화소에서 제2 전극 컨택홀(CNTS)을 통해 저전위 보조 배선(161)에 연결될 수 있다. 또는, 도 5와 같이 제2 전극 줄기부(220S)는 비표시 영역(NDA)의 저전위 전압 라인(VSSL)에 연결되므로, 제2 전극 컨택홀(CNTS)을 통해 저전위 보조 배선(161)에 연결되지 않을 수 있다. 즉, 제2 전극 컨택홀(CNTS)은 생략될 수도 있다.
어느 한 서브 화소의 제1 전극 줄기부(210S)는 제1 방향(X축 방향)으로 이웃하는 서브 화소의 제1 전극 줄기부(210S)와 제1 방향(X축 방향)으로 나란하게 배치될 수 있다. 예를 들어, 제1 서브 화소(PX1)의 제1 전극 줄기부(210S)는 제2 서브 화소(PX2)의 제1 전극 줄기부(210S)와 제1 방향(X축 방향)으로 나란하게 배치되고, 제2 서브 화소(PX2)의 제1 전극 줄기부(210S)는 제3 서브 화소(PX3)의 제1 전극 줄기부(210S)와 제1 방향(X축 방향)으로 나란하게 배치되며, 제3 서브 화소(PX3)의 제1 전극 줄기부(210S)는 제1 서브 화소(PX1)의 제1 전극 줄기부(210S)와 제1 방향(X축 방향)으로 나란하게 배치될 수 있다. 이는 제조 공정 중에 제1 전극 줄기부(210S)가 하나로 연결되었다가, 발광 소자(300)들을 정렬시킨 후에, 레이저 공정을 통해 단선되었기 때문이다.
제2 전극 가지부(220B)는 제1 전극 가지부(210B)들 사이에 배치될 수 있다. 제1 전극 가지부(210B)들은 제1 전극 가지부(220B)를 기준으로 대칭되게 배치될 수 있다. 도 6에서는 화소(PX)의 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각이 두 개의 제1 전극 가지부(220B)들을 포함하는 것을 예시하였으나, 본발명은 이에 한정되지 않는다. 예를 들어, 화소(PX)의 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 세 개 이상의 제1 전극 가지부(220B)들을 포함할 수 있다.
또한, 도 6에서는 화소(PX)의 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각이 하나의 제2 전극 가지부(220B)를 포함하는 것을 예시하였으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 화소(PX)의 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각이 복수의 제2 전극 가지부(220B)들을 포함하는 경우, 제1 전극 가지부(210B)는 제2 전극 가지부(220B)들 사이에 배치될 수 있다. 즉, 화소(PX)의 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각에서 제1 전극 가지부(210B), 제2 전극 가지부(220B), 제1 전극 가지부(210B) 및 제2 전극 가지부(220B)의 순서로 제1 방향(X축 방향)으로 배치될 수 있다.
복수의 발광 소자(300)들은 제1 전극 가지부(210B)와 제2 전극 가지부(220B) 사이에 배치될 수 있다. 복수의 발광 소자(300)들 중 적어도 어느 한 발광 소자(300)의 일 단이 제1 전극 가지부(210B)와 중첩되게 배치되고, 타단이 제2 전극 가지부(220B)와 중첩하게 배치될 수 있다. 복수의 발광 소자(300)들의 일 단에는 p형 반도체층인 제2 도전형 반도체층이 배치되고, 타 단에는 n형 반도체층인 제1 도전형 반도체층이 배치될 수 있으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 복수의 발광 소자(300)들의 일 단에는 n형 반도체층인 제1 도전형 반도체층이 배치되고, 타 단에는 p형 반도체층인 제2 도전형 반도체층이 배치될 수 있다.
복수의 발광 소자(300)들은 제1 방향(X축 방향)으로 실질적으로 나란하게 배치될 수 있다. 복수의 발광 소자(300)들은 제2 방향(Y축 방향)으로 이격되게 배치될 수 있다. 이 경우, 복수의 발광 소자(300)들 간의 이격 간격은 서로 다를 수 있다. 예를 들어, 복수의 발광 소자(300)들 중 일부의 발광 소자들이 인접하게 배치되어 하나의 그룹을 이루고, 나머지 발광 소자(300)들이 인접하게 배치되어 다른 그룹을 이룰 수 있다.
제1 전극 가지부(210B)와 제2 전극 가지부(220B) 상에는 각각 연결 전극(260)이 배치될 수 있다. 연결 전극(260)은 제2 방향(Y축 방향)으로 길게 연장되어 배치되되, 제1 방향(X축 방향)으로 서로 이격되어 배치될 수 있다. 연결 전극(260)은 발광 소자(300)들 중 적어도 어느 한 발광 소자(300)의 일 단부와 연결될 수 있다. 연결 전극(260)은 제1 패드 전극(210) 또는 제2 패드 전극(220)과 연결될 수 있다.
연결 전극(260)은 제1 전극 가지부(210B) 상에 배치되며 발광 소자(300)들의 적어도 어느 한 발광 소자(300)의 일 단부와 연결되는 제1 연결 전극(261)과, 제2 전극 가지부(220B) 상에 배치되며 발광 소자(300)들의 적어도 어느 한 발광 소자(300)의 일 단부와 연결되는 제2 연결 전극(262)을 포함할 수 있다. 이로 인해, 제1 연결 전극(261)은 복수의 발광 소자(300)들을 제1 패드 전극(210)과 전기적으로 연결시키는 역할을 하며, 제2 연결 전극(262)은 복수의 발광 소자(300)들을 제2 패드 전극(220)과 전기적으로 연결시키는 역할을 한다.
제1 연결 전극(261)의 제1 방향(X축 방향)의 폭은 제1 전극 가지부(210B)의 제1 방향(X축 방향)의 폭보다 넓을 수 있다. 또한, 제2 연결 전극(262)의 제1 방향(X축 방향)의 폭은 제2 전극 가지부(220B)의 제1 방향(X축 방향)의 폭보다 넓을 수 있다.
예컨대, 발광 소자(300)의 각 단부가 제1 패드 전극(210)의 제1 전극 가지부(210B)와 제2 패드 전극(220)의 제2 전극 가지부(220B) 상에 배치되지만, 제1 패드 전극(210) 및 제2 패드 전극(220) 상에 형성된 절연층(미도시)으로 인해 발광 소자(300)가 제1 패드 전극(210) 및 제2 패드 전극(220)와 전기적으로 연결되지 않을 수 있다. 따라서, 발광 소자(300)의 측면 및/또는 상면 일부 각각이 제1 연결 전극(261) 및 제2 연결 전극(262)에 전기적으로 연결될 수 있다.
도 7은 도 2의 디스플레이 장치에서 제1 패널영역의 확대도이다.
도 7에 의하면, 실시예의 디스플레이 장치(100)는 제1 패널영역(A1)과 같은 복수의 패널영역들이 타일링에 의해 기구적, 전기적 연결되어 제조될 수 있다.
제1 패널영역(A1)은 단위 화소(도 3의 PX) 별로 배치된 복수의 발광 소자(150)를 포함할 수 있다. 발광 소자(150)는 도 6의 발광 소자(300)일 수 있다.
발광 소자(150)는 예컨대, 적색 발광 소자(150R), 녹색 발광 소자(150G) 및 청색 발광 소자(150B)를 포함할 수 있다. 예컨대, 단위 화소(PX)는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 예컨대, 복수의 적색 발광 소자(150R)가 제1 서브 화소(PX1)에 배치되고, 복수의 녹색 발광 소자(150G)가 제2 서브 화소(PX2)에 배치되며, 복수의 청색 발광 소자(150B)가 제3 서브 화소(PX3)에 배치될 수 있다. 단위 화소(PX)는 발광 소자가 배치되지 않는 제4 서브 화소를 더 포함할 수도 있지만, 이에 대해서는 한정하지 않는다.
도 8은 도 7의 A2 영역의 확대도이다.
도 8을 참조하면, 실시예의 디스플레이 장치(100)는 기판(200), 배선 라인(201, 202), 절연층(206) 및 복수의 발광 소자(150)를 포함할 수 있다.
배선 라인은 서로 이격된 제1 배선 라인(201) 및 제2 배선 라인(202)을 포함할 수 있다.
발광 소자(150)는 각각 단위 화소(sub-pixel)를 이루기 위하여 적색 발광 소자(150R), 녹색 발광 소자(150G) 및 청색 발광 소자(150B0를 포함할 수 있으나 이에 한정되는 것은 아니며, 적색 형광체와 녹색 형광체 등을 구비하여 각각 적색과 녹색을 구현할 수도 있다.
기판(200)은 유리나 폴리이미드(Polyimide)로 형성될 수 있다. 또한 기판(200)은 PEN(Polyethylene Naphthalate), PET(Polyethylene Terephthalate) 등의 유연성 있는 재질을 포함할 수 있다. 또한, 기판(200)은 투명한 재질일 수 있으나 이에 한정되는 것은 아니다.
절연층(130)은 폴리이미드, PEN, PET 등과 같이 절연성과 유연성 있는 재질을 포함할 수 있으며, 기판(200)과 일체로 이루어져 하나의 기판을 형성할 수도 있다.
절연층(130)은 접착성과 전도성을 가지는 전도성 접착층일 수 있고, 전도성 접착층은 연성을 가져서 디스플레이 장치의 플렉서블 기능을 가능하게 할 수 있다. 예를 들어, 절연층(130)은 이방성 전도성 필름(ACF, anisotropy conductive film)이거나 이방성 전도매질, 전도성 입자를 함유한 솔루션(solution) 등의 전도성 접착층일 수 있다. 전도성 접착층은 두께에 대해 수직방향으로는 전기적으로 전도성이나, 두께에 대해 수평방향으로는 전기적으로 절연성을 가지는 레이어일 수 있다.
절연층(130)은 발광 소자(150)가 삽입되기 위한 조립 홀(203)을 포함할 수 있다. 따라서, 자가 조립시, 발광 소자(150)가 절연층(130)의 조립 홀(203)에 용이하게 삽입될 수 있다.
도 9은 실시예에 따른 발광 소자가 자가 조립 방식에 의해 기판에 조립되는 예를 나타내는 도면이다.
이하 도 9을 참조하며 실시예에 따른 발광 소자(150R)가 전자기장을 이용한 자가 조립 방식에 의해 기판(200)에 조립되는 예를 설명한다.
도 8 및 도 9에서 기판(200)은 디스플레이 장치의 패널 기판이거나 전사를 위한 임시의 도너 기판일 수 있다.
이후 설명에서는 기판(200)은 디스플레이 장치의 패널 기판인 경우로 설명하나 실시예가 이에 한정되는 것은 아니다.
기판(200)은 유리나 폴리이미드(Polyimide)로 형성될 수 있다. 또한 기판(200)은 PEN(Polyethylene Naphthalate), PET(Polyethylene Terephthalate) 등의 유연성 있는 재질을 포함할 수 있다. 또한, 기판(200)은 투명한 재질일 수 있으나 이에 한정되는 것은 아니다.
도 9을 참조하면, 발광 소자(150R)는 유체(1200)가 채워진 챔버(1300)에 투입될 수 있다. 유체(1200)는 초순수 등의 물일 수 있으나 이에 한정되는 것은 아니다. 챔버는 수조, 컨테이너, 용기 등으로 불릴 수 있다.
이 후, 기판(200)이 챔버(1300) 상에 배치될 수 있다. 실시예에 따라, 기판(200)은 챔버(1300) 내로 투입될 수도 있다.
기판(200)에는 조립될 발광 소자(150R) 각각에 대응하는 한 쌍의 배선 라인(201, 202)이 형성될 수 있다.
제 배선 라인(201, 202)은 투명 전극(ITO)으로 형성되거나, 전기 전도성이 우수한 금속물질을 포함할 수 있다. 예를 들어, 배선 라인(201, 202)은 티탄(Ti), 크롬(Cr), 니켈(Ni), 알루미늄(Al), 백금(Pt), 금(Au), 텅스텐(W), 몰리브덴(Mo) 중 적어도 어느 하나 또는 이들의 합금으로 형성될 수 있다.
제1 전극 및 제2 전극은 전압이 인가됨에 따라 전기장을 방출함으로써, 기판(200) 상의 조립 홀(203)에 조립된 발광 소자(150R)를 고정시키는 한 쌍의 조립 전극의 기능을 할 수 있다.
배선 라인(201, 202) 간의 간격은 발광 소자(150R)의 폭 및 조립 홀(203)의 폭보다 작게 형성되어, 전기장을 이용한 발광 소자(150R)의 조립 위치를 보다 정밀하게 고정할 수 있다.
배선 라인(201, 202) 상에는 절연 부재(206)이 형성되어, 배선 라인(201, 202)을 유체(1200)로부터 보호하고, 배선 라인(201, 202)에 흐르는 전류의 누출을 방지할 수 있다. 절연 부재(206)은 실리카, 알루미나 등의 무기물 절연체 또는 유기물 절연체가 단일층 또는 다층으로 형성될 수 있다.
또한 절연 부재(206)은 폴리이미드, PEN, PET 등과 같이 절연성과 유연성 있는 재질을 포함할 수 있으며, 기판(200)과 일체로 이루어져 하나의 기판을 형성할 수도 있다.
절연 부재(206)은 접착성이 있는 절연층일 수 있거나, 전도성을 가지는 전도성 접착층일 수 있다. 절연 부재(206)은 연성이 있어서 디스플레이 장치의 플렉서블 기능을 가능하게 할 수 있다.
절연 부재(206)의 상부에는 격벽(200S)이 형성될 수 있다. 격벽(200S)의 일부 영역은 배선 라인(201, 202)의 상부에 위치할 수 있다.
예컨대, 기판(200)의 형성 시, 절연 부재(206) 상부에 형성된 격벽 중 일부가 제거됨으로써, 발광 소자(150R)들 각각이 기판(200)에 조립되는 조립 홀(203)이 형성될 수 있다. 격벽(200S)과 절연 부재(206) 사이에는 발광 소자(150R)에 전원을 인가하기 위한 제2 패드전극(222)이 형성될 수 있다.
기판(200)에는 발광 소자(150R)들이 결합되는 조립 홀(203)이 형성되고, 조립 홀(203)이 형성된 면은 유체(1200)와 접촉할 수 있다. 조립 홀(203)은 발광 소자(150R)의 정확한 조립 위치를 가이드할 수 있다.
한편, 조립 홀(203)은 대응하는 위치에 조립될 발광 소자(150R)의 형상에 대응하는 형상 및 크기를 가질 수 있다. 이에 따라, 조립 홀(203)에 다른 발광 소자가 조립되거나 복수의 발광 소자들이 조립되는 것을 방지할 수 있다.
다시 도 9을 참조하면, 기판(200)이 배치된 후, 자성체를 포함하는 조립 장치(1100)가 기판(200)을 따라 이동할 수 있다. 자성체로 예컨대, 자석이나 전자석이 사용될 수 있다. 조립 장치(1100)는 자기장이 미치는 영역을 유체(1200) 내로 최대화하기 위해, 기판(200)과 접촉한 상태로 이동할 수 있다. 실시예에 따라서는, 조립 장치(1100)가 복수의 자성체를 포함하거나, 기판(200)과 대응하는 크기의 자성체를 포함할 수도 있다. 이 경우, 조립 장치(1100)의 이동 거리는 소정 범위 이내로 제한될 수도 있다.
조립 장치(1100)에 의해 발생하는 자기장에 의해, 챔버(1300) 내의 발광 소자(150R)는 조립 장치(1100)를 향해 이동할 수 있다.
발광 소자(150R)는 조립 장치(1100)를 향해 이동 중, 조립 홀(203)로 진입하여 기판(200)과 접촉될 수 있다.
이때, 기판(200)에 형성된 배선 라인(201, 202)에 의해 가해지는 전기장에 의해, 기판(200)에 접촉된 발광 소자(150R)가 조립 장치(1100)의 이동에 의해 이탈되는 것이 방지될 수 있다.
즉, 상술한 전자기장을 이용한 자가 조립 방식에 의해, 발광 소자(150R)들 각각이 기판(200)에 조립되는 데 소요되는 시간을 급격히 단축시킬 수 있으므로, 대면적 고화소 디스플레이를 보다 신속하고 경제적으로 구현할 수 있다.
기판(200)의 조립 홀(203) 상에 조립된 발광 소자(150R)와 제2 패드전극(222) 사이에는 소정의 솔더층(225)이 더 형성되어 발광 소자(150R)의 결합력을 향상시킬 수 있다.
이후 발광 소자(150R)에 제1 패드전극(221)이 연결되어 전원을 인가할 수 있다.
다음으로 기판(200)의 격벽(200S)과 조립 홀(203)에 몰딩층(230)이 형성될 수 있다. 몰딩층(230)은 투명 레진이거나 또는 반사물질, 산란물질이 포함된 레인일 수 있다.
이하에서는 조립 방향성에 관계없이 항상 발광이 가능한 발광 소자 및 디스플레이 장치를 다양한 실시예를 참고하여 설명한다.
[제1 실시예]
도 10은 제1 실시예에 따른 발광 소자를 도시한 단면도이다.
도 10을 참조하면, 제1 실시예에 따른 발광 소자(150)는 제1 도전형 반도체층(151), 활성층(152), 제2 도전형 반도체층(153), 적어도 하나 이상의 전극층(154) 및 절연층(155)을 포함할 수 있다. 활성층(152)은 발광층, 발광 영역으로 불릴 수 있다.
도면에는 제1 실시예에 따른 발광 소자(150)로서 라드 발광 소자가 도시되고 있지만, 다양한 발광 소자가 본 발명의 실시예로 가능하다. 예컨대, 마이크로 발광 소자, 디스크 발광 소자, 원통 발광 소자 등이 제1 실시예에 따른 발광 소자로 사용될 수 있다.
제1 실시예에 따른 발광 소자(150)의 단면은 예컨대, 원형, 삼각형, 사각형, 다각형 등과 같이 다양한 형상이 가능하다.
제1 실시예에서, 제1 도전형 반도체층(151)은 발광 소자(150)의 일측에 위치되고, 절연층(155)은 발광 소자(150)의 타측에 위치될 수 있다. 예컨대, 제2 도전형 반도체층(153)은 제1 실시예에 따른 발광 소자(150)의 중심 영역에 위치될 수 있다. 예컨대, 적어도 하나 이상의 전극층(154) 중 적어도 하나의 전극층(154)은 제1 실시예에 따른 발광 소자(150)의 중심 영역에 위치될 수 있다.
예컨대, 제1 도전형 반도체층(151) 및 활성층(152)의 전체 두께는 절연층(155)의 두께와 동일하도록 하여, 도 11에 도시한 바와 같이 전극층(154)이 발광 소자(150)의 중심 영역에 위치될 수 있다. 예컨대, 제1 도전형 반도체층(151) 및 활성층(152)의 전체 두께는 절연층(155)의 두께와 동일하도록 하여, 제2 도전형 반도체층(153)이 발광 소자(150)의 중심 영역에 위치될 수 있다. 예컨대, 제1 도전형 반도체층(151) 및/또는 절연층(155) 각각의 두께를 조절하여 도 13에 도시한 바와 같이, 제2 도전형 반도체층(153)과 전극층(154)의 경계(160)가 발광 소자(150)의 중심 영역에 위치될 수 있다.
예컨대, 제1 도전형 반도체층(151), 활성층(152) 및 제2 도전형 반도체층(153)의 전체 두께는 절연층(155)의 두께와 동일하도록 하여, 전극층(154)이 발광 소자(150)의 중심 영역에 위치될 수 있다.
이와 같이 구성된 제1 실시예에 따른 발광 소자(150)들이 디스플레이 장치에 일 방향을 따라 조립되는 경우, 조립 방향성에 관계없이 항상 발광 소자(150)들이 발광될 수 있어, 불량 발광 소자의 발생을 방지하여 비용을 절감하고 휘도를 향상시켜, 고 휘도 디스플레이 구현이 가능하다. 이에 대해서는 나중에 도 11 내지 도 15를 참고하여 설명한다.
여기서, 조립 방향성이라 함은 예컨대, 발광 소자(150)의 제1 도전형 반도체층(151)가 도 11에 도시된 제2 배선 라인(202) 상에 위치되고, 발광 소자(150)의 절연층(155)가 도 11에 도시된 제1 배선 라인(201) 상에 위치되도록 하는 방향성을 의미할 수 있다. 이와 같은 방향성성을 가지고 발광 소자(150)가 디스플레이 장치에 조립되는 경우, 해당 발광 소자(150)가 발광될 수 있다.
만일 이와 반대의 조립 방향성, 예컨대 발광 소자(150)의 제1 도전형 반도체층(151)가 도 11에 도시된 제1 배선 라인(201) 상에 위치되고, 발광 소자(150)의 절연층(155)가 도 11에 도시된 제2 배선 라인(202) 상에 위치되는 경우, 조립 방향성 불량으로서 해당 발광 소자(150)는 발광되지 않는 불량 발광 소자일 수 있다. 따라서, 디스플레이 장치에 발광 소자가 조립 방향성을 가지고 조립되는 것은 발광 소자의 불량을 방지하고 휘도를 향상시키기 위해 매우 중요하다.
예컨대, 제1 도전형 반도체층(151), 활성층(152) 및 제2 도전형 반도체층(153)은 증착 장비, 예컨대 MOCVD 장비를 이용하여 성장될 수 있다. 적어도 하나 이상의 전극층(154)은 예컨대, 스퍼터 장비를 이용하여 형성될 수 있다.
제1 도전형 반도체층(151), 활성층(152), 제2 도전형 반도체층(153), 적어도 하나 이상의 전극층(154) 및 절연층(155)은 성장용 기판 상에서 형성된 후, 예컨대 LLO(Laser Lift-Off) 공정을 이용하여 성장용 기판을 제거할 수 있다. 성장용 기판은 사파이어 기판이나 반도체 기판일 수 있지만, 이에 대해서는 한정하지 않는다.
제1 도전형 반도체층(151)은 성장용 기판 상에 형성될 수 있다. 제1 도전형 반도체층(151)이 형성되기 전에 성장용 기판과 제1 도전형 반도체층(151)의 격자 부정합을 완화하기 위해 버퍼층(미도시)이 형성될 수 있다.
제1 도전형 반도체층(151)은 화합물 반도체로 제공될 수 있다. 제1 도전형 반도체층(151)은 예로서 2족-6족 화합물 반도체 또는 3족-5족 화합물 반도체로 제공될 수 있다. 예컨대, 제1 도전형 반도체층(151)은 Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑될 수 있다.
활성층(152)는 제1 도전형 반도체층(151) 상에 형성될 수 있다. 활성층(152)은 제1 도전형 반도체층(151)으로부터 제공되는 제1 캐리어(예컨대, 전자)와 제2 도전형 반도체층(153)으로부터 제공되는 제2 캐리어(예컨대, 정공)의 결합(recombination)에 대응되는 파장 대역의 광을 생성할 수 있다. 활성층(152)은 단일 우물 구조, 다중 우물 구조, 양자점 구조 또는 양자선 구조 중 어느 하나 이상으로 제공될 수 있다. 활성층(152)은 화합물 반도체로 제공될 수 있다. 활성층(152)은 예로서 2족-6족 또는 3족-5족 화합물 반도체로 제공될 수 있다. 활성층(152)이 다중 우물 구조로 제공된 경우, 활성층(152)은 복수의 장벽층과 복수의 우물층이 적층되어 제공될 수 있다.
제2 도전형 반도체층(153)은 활성층(152) 상에 형성될 수 있다. 제2 도전형 반도체층(153)은 화합물 반도체로 제공될 수 있다. 제2 도전형 반도체층(153)은 예로서 2족-6족 화합물 반도체 또는 3족-5족 화합물 반도체로 제공될 수 있다. 예컨대, 제2 도전형 반도체층(153)은 Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다.
전극층(154)은 제2 도전형 반도체층(153) 상에 형성될 수 있다. 예컨대, 전극층(154)은 제2 도전형 반도체층(153)에 전류의 공급이 보다 원활하게 하여 줄 수 있다. 제2 도전형 반도체층(153)은 p형 도펀트를 포함하고 비교적 제1 도전형 반도체층(151)의 두께보다 작은 두께를 가지므로 홀의 생성량이 제1 도전형 반도체층(151)의 전자의 생성량보다 적을 수 있다. 따라서, 제2 도전형 반도체층(153)에서 홀의 생성량을 증가시키기 위해 전류의 공급이 원활해야 한다. 이를 위해 제2 도전형 반도체층(153) 상에 전극층(154)이 형성될 수 있다. 도시되지 않았지만, 제1 도전형 반도체층(151) 아래에 적어도 하나 이상의 전극층(154)이 형성되어 제1 도전형 반도체층(151)으로 전류를 보다 원활하게 공급할 수도 있다.
예컨대, 전극층(154)은 서로 상이한 금속을 포함하는 복수의 금속층을 포함할 수 있다. 전극층(154)은 자성층(154a)을 포함할 수 있다. 예컨대, 자성층(154a)은 Ni 등과 같은 금속일 수 있다.
도 9에 도시한 바와 같이 자가조립이 수행될 때 자석의 이동에 따라 발광 소자(150)들이 자석으로 이동되어 기판(200)의 특정 위치의 조립 홀(203)에 발광 소자(150)가 조립될 수 있다. 자석으로 발광 소자(150)들이 유도되도록 발광 소자(150)의 금속은 자성층(154a)을 포함할 수 있다.
도면에는 하나의 자성층(154a)이 도시되고 있지만, 2개 이상의 자성층이 구비될 수도 있다. 도면에는 도시되지 않았지만, 자성층(154a)이 제2 도전형 반도체층(153) 아래에 형성될 수도 있다.
절연층(155)은 전극층(154) 상에 형성될 수 있다. 절연층(155)은 발광 소자(150)의 일측에 형성된 제1 도전형 반도체층(151)의 반대측인 타측에 형성될 수 있다. 즉, 발광 소자(150)는 양측에 제1 도전형 반도체층(151)과 절연층(155)이 형성될 수 있다. 예컨대, 절연층(155)은 SiNx와 같은 무기 물질로 이루어질 수 있지만, 이에 대해서는 한정하지 않는다.
[제조 공정]
제1 실시예에 따른 발광 소자(150)의 제조 공정을 설명한다.
먼저, MOCVD 장비를 이용하여 성장용 기판 상에 제1 도전형 반도체층(151), 활성층(152), 제2 도전형 반도체층(153)이 성장될 수 있다. 이후, 스퍼터 장비를 이용하여 제2 도전형 반도체층(153) 상에 적어도 하나 이상의 전극층(154)이 형성될 수 있다. 이후, 전극층(154) 상에 절연층(155)이 형성될 수 있다.
이후, 식각 공정을 이용하여 절연층(155)과 전극층(154)을 패터닝한 후, 메사 에칭을 수행하여 별도의 마스크 또는 상기 패터닝된 절연층(155)을 마스크로 하여 제2 도전형 반도체층(153), 활성층(152) 및 제1 도전형 반도체층(151)이 에칭될 수 있다, 이후, LLO 공정을 이용하여 레이저가 성장용 기판에 가해져 성장용 기판이 제거됨으로써, 성장용 기판 상에서 복수의 발광 소자(150)가 제조될 수 있다.
이상의 제조 공정은 일 예로 설명된 것으로서, 다양한 변형 공정이 가능할 수 있다.
이하에서 제1 실시예에 따른 발광 소자(150)의 조립 예를 도 11 내지 도 15를 참고하여 설명한다.
도 11은 제1 실시예에 따른 발광 소자를 구비한 디스플레이 장치의 제1 예를 도시한 평면도이다. 도 12는 도 11의 A-B라인을 따라 절단한 단면도이다.
도 10 내지 도 12를 참조하면, 제1 실시예에 따라 제조된 복수의 발광 소자(150_1 내지 150_6)가 기판(200)에 조립될 수 있다. 복수의 발광 소자(150_1 내지 150_6)는 일 방향, 예컨대 도 11을 기준으로 가로 방향을 따라 배치될 수 있다. 복수의 발광 소자(150_1 내지 150_6)는 도 10에 도시된 발광 소자(150)일 수 있다.
디스플레이 장치는 기판(200), 복수의 제1 배선 라인(201), 복수의 제2 배선 라인(202), 제1 절연 부재(205), 제2 절연 부재(206), 복수의 발광 소자(150_1 내지 150_6), 제1 전극 라인(207) 및 제2 전극 라인(208)을 포함할 수 있다. 제2 절연 부재(206)는 도 8에 도시한 절연 부재(206)일 수 있다.
도 12는 하나의 조립 홀(203)에 도시된 발광 소자(150_1)를 도시하고 있지만, 실시예에 따른 디스플레이 장치는 복수의 조립 홀(203) 각각에 발광 소자(150_1 내지 150_6)가 배치될 수 있다.
즉, 실시예의 디스플레이 장치는 도 3에 도시한 바와 같이, 복수의 화소(PX)가 구비되고, 각 화소(PX)는 예컨대, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소 (PX3) 각각에는 복수의 발광 소자(300)가 포함될 수 있다. 따라서, 각 서브 화소(PX1, PX2, PX3) 각각에는 복수의 발광 소자(300) 각각이 조립되기 위한 조립 홀(203)이 구비될 수 있다.
예컨대, 도 3의 제1 패드 전극(210) 및 제2 패드 전극(220) 각각은 도 11 및 도 12에 도시된 제1 전극 라인(207) 및 제2 전극 라인(208)일 수 있다. 도시되지 않았지만, 도 3의 디스플레이 장치에도 도 12에 도시된 제1 배선 라인(201)과 제2 배선 라인(202)가 구비될 수 있다.
도 11 및 도 12는 도 3에 도시된 제1 내지 제3 서브 화소(PX1, PX2, PX3) 중 임의의 서브 화소에 포함된 하나의 발광 소자(300)가 조립되기 위한 조립 홀(203)을 도시한다.
도 11 및 도 12를 참조하면, 제1 배선 라인(201) 및 제2 배선 라인(202)은 유전영동힘을 발생시켜 발광 소자(150_1 내지 150_6)를 조립시킬 수 있다. 즉, 제1 배선 라인(201)과 제2 배선 라인(202)에 인가된 전압에 의해 유전영동힘이 제1 배선 라인(201)과 제2 배선 라인(202) 사이에 발생될 수 있다. 기판(200) 상에 복수의 발광 소자(150_1 내지 150_6)가 투하되는 경우, 복수의 발광 소자(150_1 내지 150_6)는 제1 배선 라인(201)과 제2 배선 라인(202) 사이에 발생된 유전영동힘에 의해 조립 홀(203)에 조립 및 고정될 수 있다.
발광 소자(150_1 내지 150_6)는 제1 서브 화소(PX1)에 배치된 복수의 적색 발광 소자, 제2 서브 화소(PX2)에 배치된 복수의 녹색 발광 소자 및 제3 서브 화소(PX3)에 배치된 복수의 청색 발광 소자를 포함할 수 있다.
도 10 내지 도 12를 참조하면, 기판(200)은 이들 구성 요소, 즉 제1 배선 라인(201), 제2 배선 라인(202), 제1 절연 부재(205), 제2 절연 부재(206), 제1 전극 라인(207) 및 제2 전극 라인(208)을 형성하기 위한 베이스 기판일 수 있다.
예컨대, 기판(200)은 리지드(rigid)한 특성을 가질 수 있다. 예컨대, 기판(200)은 플렉서블한 특성을 가질 수 있다. 예컨대, 기판(200)은 스트레쳐블(stretchable)한 특성을 가질 수 있다. 예컨대, 기판(200)은 롤러블(rollable)한 특성을 가질 수 있다. 이외에도 기판(200)은 다양한 강도, 휨 등의 특성을 가질 수 있다.
예컨대, 기판(200)은 유리일 수 있다. 예컨대, 기판(200)은 수지재일 수 있다. 예컨대, 기판(200)은 플라스틱 재질일 수 있다. 이외에도 기판(200)은 다양한 재질로 형성될 수 있다.
실시예에 따른 디스플레이 장치에서, 기판(200)은 단일 기판일 수 있다. 실시예에 따른 디스플레이 장치에서, 기판(200)은 서로 연결된 복수의 기판을 포함할 수 있다. 실시예에 따른 디스플레이 장치에서, 기판(200)은 적어도 하나 이상의 층을 포함할 수 있다.
제1 배선 라인(201)과 제2 배선 라인(202)은 기판(200) 상에 배치될 수 있다. 제1 배선 라인(201)과 제2 배선 라인(202)은 서로 이격되고, 서로 마주보며, 서로 평행할 수 있지만, 이에 대해서는 한정하지 않는다.
제1 배선 라인(201)과 제2 배선 라인(202)은 금속 물질로 이루어질 수 있다. 제1 배선 라인(201)과 제2 배선 라인(202)은 전압에 의해 제1 배선 라인(201)과 제2 배선 라인(202) 각각의 길이 방향에 수직인 방향으로 유전영동힘을 발생시킬 수 있다. 유전영동힘은 제1 배선 라인(201)과 제2 배선 라인(202) 사이에 발광 소자(150_1 내지 150_6)가 놓일 때, 해당 발광 소자(150_1 내지 150_6)를 제1 배선 라인(201)과 제2 배선 라인(202)에 조립 및 고정되도록 할 수 있다.
제1 절연 부재(205)는 기판(200)의 전 영역 상에 배치될 수 있다. 예컨대, 제1 절연 부재(205)는 제1 배선 라인(201)과 제2 배선 라인(202) 상에 배치될 수 있다. 제1 절연 부재(205)는 제1 배선 라인(201)과 제2 배선 라인(202)을 보호하고, 제1 배선 라인(201)과 제2 배서 라인 간의 쇼트를 방지할 수 있다. 제1 절연 부재(205)는 SiOx와 같은 무기 물질로 이루어질 수 있지만, 이에 대해서는 한정하지 않는다.
제2 절연 부재(206)는 제1 절연 부재(205) 상에 배치될 수 있다. 제2 절연 부재(206)는 유기 물질로 이루어질 수 있지만, 이에 대해서는 한정하지 않는다.
제2 절연 부재(206)는 평탄화층일 수 있다. 즉, 제2 절연 부재(206)는 비교적 두껍게 형성되어, 그 상면이 평평한 면을 가질 수 있다. 이에 따라, 제1 배선 라인(201) 및 제2 배선 라인(202)에 의해 형성된 단차가 제거되어, 이후 후공정시 제2 절연 부재(206) 상에 후공정에 의한 부재가 용이하고 정확하게 형성될 수 있다.
한편, 제2 절연 부재(206)는 복수의 조립 홀(203)을 포함할 수 있다. 복수의 조립 홀(203) 각각에는 발광 소자(150_1 내지 150_6)가 조립될 수 있다. 예컨대, 제2 절연 부재(206)가 제1 절연 부재(205) 상에 형성되고, 발광 소자(150_1 내지 150_6)의 사이즈와 동일하거나 이보다 크도록 제2 절연 부재(206)를 국부적으로 제거하여 복수의 조립 홀(203)이 형성될 수 있다.
복수의 조립 홀(203) 각각에 발광 소자(150_1 내지 150_6)가 조립될 수 있다.
예컨대, 도 9에 도시한 바와 같이, 챔버(100) 내에 유체(1200)가 채워지고, 유체(1200) 내에 다량의 발광 소자(150)가 수용될 수 있다. 기판(200)이 챔버(100) 상측에 위치된 후 기판(200) 상에서 복수의 자성체를 포함하는 조립 장치(1100)가 일 방향으로 이동하거나 회전함에 따라 챔버(100)의 유체(1200) 내에 수용된 발광 소자(150)가 조립 장치(1100)의 이동 방향을 따라 이동되어 조립 장치(1100)로 유도될 수 있다. 이와 같이 유도된 발광 소자(150)가 조립 장치(1100)의 복수의 자성체 각각에 위치된 기판(200)의 대응 조립 홀(203)에 삽입될 수 있다. 이에 따라, 도 11 및 도 12에 도시된 바와 같이, 제1 배선 라인(201)과 제2 배선 라인(202) 사이에 복수의 발광 소자(150_1 내지 150_6)가 정렬될 수 있다.
조립 장치(1100)의 이동 전 또는 이동과 동시에 제1 배선 라인(201)과 제2 배선 라인(202) 사이에 인가된 전압에 의해 유전영동힘이 발생될 수 있다. 이와 같이 발생된 유전영동힘에 의해 조립 홀(203)에 삽입된 발광 소자(150_1 내지 150_6)가 제1 배선 라인(201)과 제2 배선 라인(202) 사이에 형성된 유전영동힘에 의해 조립 홀(203)에 조립 및 고정될 수 있다.
따라서, 복수의 발광 소자(150_1 내지 150_6)가 도 11에 도시한 바와 같이 가로 방향을 따라 배열될 수 있다. 도 11에 도시된 복수의 발광 소자(150_1 내지 150_6) 각각은 대응하는 제2 절연 부재(206)의 조립 홀(203)에 조립될 수 있다.
도 11에 도시한 바와 같이, 발광 소자(150_1 내지 150_6)의 장축은 세로 방향과 일치되고 배치되고 발광 소자(150_1 내지 150_6)의 단축은 가로 방향과 일치되도록 배열될 수 있다.
도 12에 도시한 바와 같이, 조립 홀(203)에 조립된 발광 소자(150_1 내지 150_6)의 하면은 제1 절연 부재(205)와 부분적으로 접할 수 있다. 발광 소자(150_1 내지 150_6)의 일부 영역의 하면은 제1 배선 라인(101)과 제2 배선 라인(202)에 의한 단차로 인해 제1 절연 부재(205)의 상면과 접하지 않고 이격될 수 있다.
도면에는 조립 홀(203)의 사이즈가 발광 소자(150_1 내지 150_6)의 사이즈보다 커서, 발광 소자(150_1 내지 150_6)의 양측면 각각이 조립 홀(203)의 내측면으로부터 이격되는 것으로 도시되고 있지만, 조립 홀(203)의 사이즈를 조절하여 발광 소자(150_1 내지 150_6)의 양측면과 조립 홀(203)의 내측면이 접할 수도 있다.
실시예에 따르면, 조립 방향성과 관계없이 항상 기판(200) 상에 조립된 발광 소자(150_1 내지 150_6)가 발광 가능하다. 이를 위해, 상술한 바와 같이, 발광 소자(150_1 내지 150_6)의 제2 도전형 반도체층(153)과 전극층(154) 중 하나가 발광 소자(150_1 내지 150_6)의 중심 영역에 위치될 수 있다.
아울러, 도 11에 도시한 바와 같이, 제1 전극 라인(207)은 복수의 발광 소자(150_1 내지 150_6) 각각의 중심 영역을 가로지르도록 배치되고, 제2 전극 라인(208)이 복수의 발광 소자(150_1 내지 150_6) 각각의 양측 영역을 가로지르도록 배치될 수 있다.
제2 전극 라인(208)은 복수의 발광 소자(150_1 내지 150_6) 각각의 제1 측 영역을 가로지르도록 배치된 제2-1 전극 라인(208_1), 복수의 발광 소자(150_1 내지 150_6) 각각의 제2 측 영역을 가로지르도록 배치된 제2-2 전극 라인(208_2), 제2-1 전극 라인(208_1)과 제2-2 전극 라인(208_2)을 연결하는 연결 전극(208_3)을 포함할 수 있다. 제1 측 영역과 제2 측 영역은 발광 소자(150_1 내지 150_6)의 서로 반대 측에 위치될 수 있다.
제1 전극 라인(207)과 제2 전극 라인(208)은 복수의 발광 소자(150_1 내지 150_6) 각각의 상면 상에 배치될 수 있다. 도 12에서, 제2 전극 라인(208)이 발광 소자(150_1 내지 150_6)의 상면의 일부와 제2 절연 부재(206)의 상면 일부에 배치되는 것으로 도시되고 있지만, 제2 전극 라인(208)은 발광 소자(150_1 내지 150_6)의 상면의 일부에만 배치될 수도 있다.
제1 전극 라인(207)은 복수의 발광 소자(150_1 내지 150_6) 각각의 중심 영역에 위치된 전극층(154)과 접하고, 제2 전극 라인(208)은 복수의 발광 소자(150_1 내지 150_6) 각각의 양측 영역에 위치된 제1 도전형 반도체층(151) 및 절연층(155)과 접할 수 있다.
따라서, 제1 신호가 제1 전극 라인(207)을 통해 복수의 발광 소자(150_1 내지 150_6) 각각의 중심 영역에 위치된 전극층(154)으로 공급될 수 있다. 또한, 제2 신호는 제2 전극 라인(208)을 통해 복수의 발광 소자(150_1 내지 150_6) 각각의 양측 영역에 위치된 제1 도전형 반도체층(151)으로 공급될 수 있다. 발광 소자(150_1 내지 150_6)의 절연층(155)은 부도체이므로, 제2 신호가 공급되지 않는다. 예컨대, 제1 신호는 (+) 전압이고, 제2 신호는 (-) 전압일 수 있다.
제2 신호가 연결 전극(208_3)으로 공급되는 경우, 연결 전극(208_3)에 연결된 제2-1 전극 라인(208_1)과 제2-2 전극 라인(208_2)을 통해 복수의 발광 소자(150_1 내지 150_6) 각각의 양측 영역에 위치된 제1 도전형 반도체층(151)으로 공급될 수 있다.
도 11에 도시한 바와 같이, 6개의 발광 소자(150_1 내지 150_6)가 기판(200) 상에 조립된 경우, 제1 발광 소자(150_1), 제2 발광 소자(150_2) 및 제4 발광 소자(150_4)에서는 제1 도전형 반도체층(151)이 제2 전극 라인(208)의 제2-2 전극 라인(208_2)과 접하고 절연층(155)이 제2 전극 라인(208)의 제2-1 전극 라인(208_1)과 접할 수 있다. 제3 발광 소자(150_3), 제5 발광 소자(150_5) 및 제6 발광 소자(150_6)에서는 제1 도전형 반도체층(151)이 제2 전극 라인(208)의 제2-1 전극 라인(208_1)과 접하고 절연층(155)이 제2 전극 라인(208)의 제2-2 전극 라인(208_2)과 접할 수 있다.
예컨대, 제1 전극 라인(207)으로 공급된 제1 신호는 제1 내지 제6 발광 소자(150_1 내지 150_6) 각각의 중심 영역에 위치된 전극층(154)으로 공급될 수 있다.
예컨대, 제2 전극 라인(208)으로 공급된 제2 신호는 연결 전극(208_3), 제2-1 전극 라인(208_1) 및 제2-2 전극 라인(208_2)으로 공급될 수 있다. 따라서, 제1 발광 소자(150_1), 제2 발광 소자(150_2) 및 제4 발광 소자(150_4) 각각의 제1 도전형 반도체층(151)은 제2 전극 라인(208)의 제2-2 전극 라인(208_2)을 통해 제2 신호를 공급받고, 제3 발광 소자(150_3), 제5 발광 소자(150_5) 및 제6 발광 소자(150_6)은 제2 전극 라인(208)의 제2-1 전극 라인(208_1)을 통해 제2 신호를 공급받을 수 있다.
따라서, 복수의 발광 소자(150_1 내지 150_6)의 조립 방향이 서로 다르게 제1 배선 라인(201)과 제2 배선 라인(202) 사이에 배열되더라도, 복수의 발광 소자(150_1 내지 150_6) 각각의 중심 영역에 위치된 전극층(154)으로 제1 신호가 공급되고, 복수의 발광 소자(150_1 내지 150_6) 각각의 제1 도전형 반도체층(151)으로 제2 신호가 공급되어, 복수의 발광 소자(150_1 내지 150_6) 모두 발광이 가능하다.
즉, 제1 발광 소자(150_1), 제2 발광 소자(150_2) 및 제4 발광 소자(150_4) 각각의 제1 도전형 반도체층(151)이 제2 배선 라인(202) 상에 배치되고 제3 발광 소자(150_3), 제5 발광 소자(150_5) 및 제6 발광 소자(150_6)이 제1 배선 라인(201) 상에 배치될 수 있다.
이러한 배치 구조라 하더라도, 제2 배선 라인(202) 상에 배치된 제1 발광 소자(150_1), 제2 발광 소자(150_2) 및 제4 발광 소자(150_4) 각각의 제1 도전형 반도체층(151)은 제2 전극 라인(208)의 제2-2 전극 라인(208_2)을 통해 제2 신호를 공급받고, 제1 배선 라인(201) 상에 배치된 제3 발광 소자(150_3), 제5 발광 소자(150_5) 및 제6 발광 소자(150_6) 각각의 제1 도전형 반도체층(151)은 제2 전극 라인(208)의 제2-1 전극 라인(208_1)을 통해 제2 신호를 공급받을 수 있다. 즉, 제1 내지 제6 발광 소자(150_1 내지 150_6) 각각의 조립 방향성이 서로 상이하더라도 항상 제1 신호 및 제2 신호를 공급받아 발광이 가능하다.
종래에 기판 상에 조립된 발광 소자의 개수 중 50% 정도가 발광되지 않는 것에 비해, 실시예에서는 기판 상에 조립된 발광 소자(150_1 내지 150_6) 모두 발광이 가능하다. 따라서, 실시예에서는 각 화소별로 불량 발광 소자가 존재하지 않으므로 불량 발광 소자로 낭비되는 것을 차단하여 현저한 비용 절감이 가능하다. 또한, 각 화소 별로 종래에 비해 50% 정도의 개수의 발광 소자가 더 발광이 가능하므로, 휘도가 현저하게 향상되어 고 휘도 디스플레이가 가능하다. 아울러, 각 화소 별로 불량 발광 소자가 발생되지 않으므로 각 화소에 균일한 개수의 발광 소자가 조립된 경우, 균일한 휘도를 확보할 수 있어 보다 정밀한 휘도 제어가 가능하다.
한편, 도시되지 않았지만, 제2 전극 라인(208)이 보다 더 용이하게 형성될 수 있도록, 조립 홀(203)에서 발광 소자(150_1 내지 150_6)를 제외한 공간이 별도의 절연 부재로 채워질 수 있다. 예컨대, 절연 부재로 에폭시가 사용될 수 있지만, 이에 대해서는 한정하지 않는다. 절연 부재의 상면은 제2 절연 부재(206)의 상면 및/또는 발광 소자(150_1 내지 150_6)의 상면과 동일한 위치를 가지므로, 제2 전극 라인(208)의 형성이 용이할 수 있다.
도 13은 제1 실시예에 따른 발광 소자를 구비한 디스플레이 장치의 제2 예를 도시한 평면도이다.
도 13에 도시한 바와 같이, 제1 전극 라인(207)의 일부는 복수의 발광 소자(150_1 내지 150_6) 각각의 중심 영역을 가로지르도록 배치되고, 제2 전극 라인(208)이 복수의 발광 소자(150_1 내지 150_6) 각각의 양측 영역을 가로지르도록 배치될 수 있다.
제2 전극 라인(208)은 복수의 발광 소자(150_1 내지 150_6) 각각의 제1 측 영역을 가로지르도록 배치된 제2-1 전극 라인(208_1), 복수의 발광 소자(150_1 내지 150_6) 각각의 제2 측 영역을 가로지르도록 배치된 제2-2 전극 라인(208_2), 제2-1 전극 라인(208_1)과 제2-2 전극 라인(208_2)을 연결하는 연결 전극(208_3)을 포함할 수 있다. 제1 측 영역과 제2 측 영역은 발광 소자(150_1 내지 150_6)의 서로 반대 측에 위치될 수 있다.
예컨대, 제1 전극 라인(207)은 복수의 발광 소자(150_1 내지 150_6) 각각의 제2 도전형 반도체층(153)의 일부와 전극층(154)의 일부와 접할 수 있다. 이러한 경우, 복수의 발광 소자(150_1 내지 150_6) 각각의 제2 도전형 반도체층(153)과 전극층(154)의 경계(160)는 제1 전극 라인(207)에서 가로 방향을 따른 중심선(302)과 일치할 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 제1 도전형 반도체층(151) 및/또는 절연층(155) 각각의 두께를 조절하여 도 13에 도시한 바와 같이, 제2 도전형 반도체층(153)과 전극층(154)의 경계(160)가 발광 소자(150_1 내지 150_6)의 중심 영역에 위치될 수 있다. 즉, 제2 도전형 반도체층(153)과 전극층(154)의 경계(160)가 발광 소자(150_1 내지 150_6)의 중심에 위치될 수 있다. 중심은 발광 소자(150_1 내지 150_6)의 중심 영역에서의 중심 라인이나 중심점일 수 있다.
따라서, 실시예에서는 각 화소별로 불량 발광 소자가 존재하지 않으므로 불량 발광 소자로 낭비되는 것을 차단하여 현저한 비용 절감이 가능하다. 또한, 각 화소 별로 종래에 비해 50% 정도의 개수의 발광 소자가 더 발광이 가능하므로, 휘도가 현저하게 향상되어 고 휘도 디스플레이가 가능하다. 아울러, 각 화소 별로 불량 발광 소자가 발생되지 않으므로 각 화소에 균일한 개수의 발광 소자가 조립된 경우, 균일한 휘도를 확보할 수 있어 보다 정밀한 휘도 제어가 가능하다.
도 14는 제1 실시예에 따른 발광 소자를 구비한 디스플레이 장치의 제3 예를 도시한 평면도이다. 도 15는 도 14의 C-D 라인을 따라 절단한 단면도이다.
도 14 및 도 15는 제1 배선 라인(201)과 제2 배선 라인(202)은 발광 소자(150_1 내지 150_6)를 발광시키기 위한 전극 라인(211), 즉 도 11 및 도 12에 도시된 제2 전극 라인(208)으로 사용될 수 있다. 전극 라인(211)으로 제1 신호가 공급되고, 제1 배선 라인(201) 및 제2 배선 라인(202)으로 동시에 제2 신호가 공급될 수 있다. 따라서, 제1 배선 라인(201) 및 제2 배선 라인(202)은 발광 소자(150_1 내지 150_6)들을 조립 및 고정하기 위한 유전영동힘을 발생시키고 또한 발광 소자(150_1 내지 150_6)를 발광하기 위한 제1 신호를 공급하는 역할을 할 수 있다.
도 10, 도 14 및 도 15를 참조하면, 제1 실시예에 따라 제조된 복수의 발광 소자(150_1 내지 150_6)가 기판(200)에 조립될 수 있다. 복수의 발광 소자(150_1 내지 150_6)는 일 방향, 예컨대 도 11을 기준으로 가로 방향을 따라 배치될 수 있다.
실시예의 디스플레이 장치는 기판(200), 복수의 제1 배선 라인(201), 복수의 제2 배선 라인(202), 제1 절연 부재(205), 제2 절연 부재(206), 복수의 발광 소자(150_1 내지 150_6) 및 전극 라인(211)을 포함할 수 있다.
제1 배선 라인(201), 제2 배선 라인(202), 제1 절연 부재(205), 제2 절연 부재(206) 및 발광 소자(150_1 내지 150_6)은 도 11 및 도 12와 관련하여 설명한 바 있으므로, 상세한 설명은 생략한다.
전극 라인(211)은 복수의 발광 소자(150_1 내지 150_6)의 중심 영역을 가로지르도록 배치될 수 있다. 예컨대, 전극 라인(211)은 복수의 발광 소자(150_1 내지 150_6) 각각의 전극층(154)과 접할 수 있다. 도시되지 않았지만, 전극 라인(211)은 복수의 발광 소자(150_1 내지 150_6) 각각의 제2 도전형 반도체층(153)과 접할 수 있다.
실시예의 디스플레이 장치는 컨택 전극(212, 213)을 포함할 수 있다. 예컨대, 컨택 전극(212, 213)은 제1 배선 라인(201)을 따라 배치되는 제1 컨택 전극(212)과 제2 배선 라인(202)을 따라 배치되는 제2 컨택 전극(213)을 포함할 수 있다.
예컨대, 제1 컨택 전극(212)은 제2 절연 부재(206)의 일부 및 복수의 발광 소자(150_1 내지 150_6) 각각의 제1 측 영역 상에 배치될 수 있다. 예컨대, 제1 컨택 전극(212)은 제1 배선 라인(201)과 복수의 발광 소자(150_1 내지 150_6) 각각의 제1 측 영역을 전기적으로 연결시킬 수 있다.
복수의 발광 소자(150_1 내지 150_6) 각각의 제1 측 영역은 제1 도전형 반도체층(151) 또는 절연층(155)일 수 있다. 예컨대, 제2 절연 부재(206)는 복수의 제1 컨택홀(215)을 포함할 수 있다. 제1 컨택홀(215)의 개수는 발광 소자(150_1 내지 150_6)의 개수와 동일할 수 있다. 제1 컨택홀(215)는 제1 배선 라인(201)의 상면이 노출되도록 제2 절연 부재(206)를 식각하여 제2 절연 부재(206)에 형성될 수 있다. 제1 컨택홀(215)에 제1 컨택 전극(212)이 배치될 수 있다. 이에 따라, 복수의 제1 컨택홀(215) 각각에 배치된 제1 컨택 전극(212)을 통해 제1 배선 라인(201)과 복수의 발광 소자(150_1 내지 150_6) 각각의 제1 측 영역이 전기적으로 연결될 수 있다.
예컨대, 제2 컨택 전극(213)은 제2 절연 부재(206)의 일부 및 복수의 발광 소자(150_1 내지 150_6) 각각의 제2 측 영역 상에 배치될 수 있다. 예컨대, 제2 컨택 전극(213)은 제2 배선 라인(202)과 복수의 발광 소자(150_1 내지 150_6) 각각의 제2 측 영역을 전기적으로 연결시킬 수 있다.
복수의 발광 소자(150_1 내지 150_6) 각각의 제1 측 영역은 제1 도전형 반도체층(151) 또는 절연층(155)일 수 있다. 예컨대, 제2 절연 부재(206)는 복수의 제2 컨택홀(216)을 포함할 수 있다. 제2 컨택홀(216)의 개수는 발광 소자(150_1 내지 150_6)의 개수와 동일할 수 있다. 제2 컨택홀(216)는 제2 배선 라인(202)의 상면이 노출되도록 제2 절연 부재(206)를 식각하여 제2 절연 부재(206)에 형성될 수 있다. 제2 컨택홀(216)에 제2 컨택 전극(213)이 배치될 수 있다. 이에 따라, 복수의 제2 컨택홀(216) 각각에 배치된 제2 컨택 전극(213)을 통해 제2 배선 라인(202)과 복수의 발광 소자(150_1 내지 150_6) 각각의 제2 측 영역이 전기적으로 연결될 수 있다.
도시되지 안았지만, 제1 배선 라인(201)과 제2 배선 라인(202) 사이의 유전영동힘에 의해 발광 소자(150_1 내지 150_6)들이 기판(200)의 조립 홀(203)에 조립된 후에, 제1 배선 라인(201)과 제2 배선 라인(202)은 전기적으로 연결될 수 있다. 예컨대, 제1 배선 라인(201)과 제2 배선 라인(202)의 연결은 스위치의 턴온에 의해 연결될 수 있다. 예컨대, 제1 배선 라인(201)과 제1 배선 라인(201)과 제2 배선 라인(202)이 별도의 연결 전극에 의해 연결될 수 있다.
제1 배선 라인(201)으로 공급된 제2 신호는 제1 컨택 전극(212)을 통해 제1 배선 라인(201) 상에 위치된 발광 소자(150_1 내지 150_6)의 제1 도전형 반도체층(151)으로 공급될 수 있다. 제2 배선 라인(202)으로 공급된 제2 신호는 제2 컨택 전극(213)을 통해 제2 배선 라인(202) 상에 위치된 발광 소자(150_1 내지 150_6)의 제2 도전형 반도체층(153)으로 공급될 수 있다.
이상과 같이 구성된 디스플레이 장치에서 제1 배선 라인(201)과 제2 배선 라인(202) 사이에 복수의 발광 소자(150_1 내지 150_6)이 상이한 조립 방향성을 갖도록 배치되더라도, 전극 라인(211)에 제1 신호가 공급되고 제1 배선 라인(201) 및 제2 배선 라인(202)에 제2 신호가 공급됨으로써, 기판(200) 상에 조립된 모든 발광 소자(150_1 내지 150_6)가 불량없이 발광될 수 있다.
따라서, 실시예에서는 각 화소별로 불량 발광 소자가 존재하지 않으므로 불량 발광 소자로 낭비되는 것을 차단하여 현저한 비용 절감이 가능하다. 또한, 각 화소 별로 종래에 비해 50% 정도의 개수의 발광 소자가 더 발광이 가능하므로, 휘도가 현저하게 향상되어 고 휘도 디스플레이가 가능하다. 아울러, 각 화소 별로 불량 발광 소자가 발생되지 않으므로 각 화소에 균일한 개수의 발광 소자가 조립된 경우, 균일한 휘도를 확보할 수 있어 보다 정밀한 휘도 제어가 가능하다.
한편, 도시되지 않았지만, 컨택 전극(212, 214)이 보다 더 용이하게 형성될 수 있도록, 조립 홀(203)에서 발광 소자(150_1 내지 150_6)를 제외한 공간이 별도의 절연 부재로 채워질 수 있다. 예컨대, 절연 부재로 에폭시가 사용될 수 있지만, 이에 대해서는 한정하지 않는다. 절연 부재의 상면은 제2 절연 부재(206)의 상면 및/또는 발광 소자(150_1 내지 150_6)의 상면과 동일한 위치를 가지므로, 컨택 전극(212, 214)의 형성이 용이할 수 있다.
[제2 실시예]
도 16은 제2 실시예에 따른 발광 소자를 도시한 단면도이다.
제2 실시예는 2개의 발광 소자(1501, 1502) 또는 2개의 발광 영역을 갖는 것을 제외하고 제1 실시예와 유사하다. 제2 실시예에서 제1 실시예와 동일한 기능, 형상 및/또는 구조를 갖는 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명은 생략한다. 예컨대, 2개의 발광 영역은 제1 활성층(152) 및 제2 활성층(164)일 수 있다.
도 16을 참조하면, 제2 실시예에 따른 발광 소자(150A)는 제1 도전형 반도체층(151), 제1 활성층(152), 제2 도전형 반도체층(153), 적어도 하나 이상의 전극층(162), 제3 도전형 반도체층, 제2 활성층(164) 및 제4 도전형 반도체층(165)를 포함할 수 있다. 제1 활성층(152) 및 제2 활성층(164)은 발광층, 발광 영역으로 불릴 수 있다.
예컨대, 제1 도전형 반도체층(151), 제1 활성층(152) 및 제2 도전형 반도체층(153)에 의해 재1 발광 소자(1501)가 구성되고, 제3 도전형 반도체층, 제2 활성층(164) 및 제4 도전형 반도체층(165)에 의해 제2 발광 소자(1502)가 구성될 수 있다. 따라서, 제2 실시예에 따른 발광 소자는 2개의 발광 소자(1501, 1502)를 가질 수 있다. 또한, 제1 발광 소자의 제1 활성층(152) 및 제2 발광 소자의 제2 활성층(164) 각각에서 발광되므로, 제2 실시예의 따른 발광 소자는 2개의 발광 영역을 가질 수 있다.
도면에는 제2 실시예에 따른 발광 소자(150A)로서 라드 발광 소자가 도시되고 있지만, 다양한 발광 소자가 본 발명의 실시예로 가능하다. 예컨대, 마이크로 발광 소자, 디스크 발광 소자, 원통 발광 소자 등이 제1 실시예에 따른 발광 소자로 사용될 수 있다.
제2 실시예에 따른 발광 소자(150A)의 단면은 예컨대, 원형, 삼각형, 사각형, 다각형 등과 같이 다양한 형상이 가능하다.
제1 활성층(152)은 제1 도전형 반도체층(151) 상에 형성되고, 제2 도전형 반도체층(153)은 제1 활성층(152) 상에 형성되며, 적어도 하나 이상의 전극층(162)은 제2 도전형 반도체층(153) 상에 형성될 수 있다. 또한, 제3 도전형 반도체층은 전극층(162) 상에 형성되고, 제2 활성층(164)은 제3 도전형 반도체층 상에 형성되고, 제4 도전형 반도체층(165)은 제2 활성층(164) 상에 형성될 수 있다.
예컨대, 제1 도전형 반도체층(151)은 제4 도전형 반도체층(165)과 동일한 도펀트를 포함할 수 있다. 예컨대, 제2 도전형 반도체층(153)은 제3 도전형 반도체층과 동일한 도펀트를 포함할 수 있다. 예컨대, 제1 도전형 반도체층(151)과 제4 도전형 반도체층(165)은 n형 도펀트를 포함하고, 제2 도전형 반도체층(153)과 제3 도전형 반도체층은 p형 도펀트를 포함하 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 전극층(162)은 제2 실시에 따른 발광 소자(150A)의 중심 영역에 위치될 수 있다.
전극층(162)은 적어도 하나의 자성층(162_2, 162_3)을 포함할 수 있다. 자성층은 제2 실시예에 따른 발광 소자(150A)가 자가 조립에 사용되는 복수의 자성체를 포함하는 조립 장치(도 9의 1100)이 이동시 복수의 자성체로 유도되도록 할 수 있다.
제2 실시예에 따른 발광 소자(150A)는 2개의 발광 소자(1501, 1502)가 결합되어 형성될 수 있다.
[제조 공정]
제2 실시예에 따른 발광 소자(150A)의 제조 공정을 설명한다.
상술한 제1 실시예에 따른 발광 소자(도 10의 150)의 제조 공정에 의해 복수의 발광 소자가 제조될 수 있다. 다만, 제1 실시예에 따른 발광 소자(150)의 제조 공정에서 절연층(155)을 형성하는 공정은 생략되므로, 상기 제조된 발광 소자(150)에 절연층(155)은 없다. 상기 제조된 복수의 발광 소자(150)의 적어도 하나 이상의 전극층(162)은 본딩 전극층(162_1)을 포함할 수 있다. 본딩 전극층(162_1)은 적어도 하나 이상의 전극층(162) 중 가장 최상층일 수 있다.
복수의 발광 소자(150)는 제1 도전형 반도체층(151), 제1 활성층(152), 제2 도전형 반도체층(153) 및 적어도 하나 이상의 전극층(162)으로 구성된 제1 발광 소자(1501)이거나 제4 도전형 반도체층(165), 제2 활성층(164), 제3 도전형 반도체층(163) 및 적어도 하나 이상의 전극층(162)으로 구성된 제2 발광 소자(1502)일 수 있다.
이러한 경우, 제1 발광 소자에서 제1 활성층(152)은 제1 도전형 반도체층(151) 상에 형성되고, 제2 도전형 반도체층(153)은 제1 활성층(152) 상에 형성되고, 적어도 하나 이상의 전극층(162)은 제2 도전형 반도체층(153) 상에 될 수 있다. 또한, 제2 발광 소자에서 제2 활성층(164)은 제4 도전형 반도체층(165) 상에 형성되고, 제3 도전형 반도체층(163)은 제2 활성층(164) 상에 형성되고, 적어도 하나 이상의 전극층(162)은 제3 도전형 반도체층(163)이 형성될 수 있다.
이후, 제1 발광 소자의 적어도 하나 이상의 전극층(162)과 제2 발광 소자의 적어도 하나 이상의 전극층(162)이 서로 마주보도록 배치된 후, 제1 발광 소자와 제2 발광 소자가 서로 가압될 수 있다. 이에 따라, 제1 발광 소자의 적어도 하나 이상의 전극층(162)에 포함된 본딩 전극층(162_1)과 제2 발광 소자의 적어도 하나 이상의 전극층(162)에 포함된 본딩 전극층(162_1)이 서로 합쳐서 단일층의 본딩 전극층(162_1)이 될 수 있다. 아울러, 제1 발광 소자와 제2 발광 소자가 결합된 제2 실시예에 따른 발광 소자(150A)가 제조될 수 있다. 따라서, 제2 실시예에 따른 발광 소자(150A)는 적어도 하나 이상의 전극층(162)이 중심 영역에 위치되는 것으로서, 전극층(162)을 중심으로 양측이 서로 대칭적인 구조를 가질 수 있다. 즉, 전극층(162)을 중심으로 제2 도전형 반도체층(153)과 제3 도전형 반도체층(163)이 대칭되고, 제1 활성층(152)과 제2 활성층(164)이 대칭되며, 제1 도전형 반도체층(151)과 제4 도전형 반도체층(165)이 대칭될 수 있다.
제2 실시예는 하나의 발광 소자(150A)에서 서로 상이한 2개의 발광 영역에서 발광이 가능하여, 광량이 더욱 더 증가되어 휘도가 향상될 수 있다.
제2 실시예는 각 화소에서 동일 휘도를 얻기 위해 각 화소에 조립되는 발광 소자(150A)의 개수가 줄어들어 발광 소자(150A)의 개수가 줄어드는 만큼 조립 불량을 더욱 더 줄일 수 있다.
한편, 이상에서는 발광 소자(150A)에 본딩 전극층(162_1)이 채택되고 있지만, 본딩 전극층(162_1) 대신에 절연층(155)이 사용될 수도 있다. 절연층(155)이 사용되더라도 제2 실시예에 따른 발광 소자(150A)의 제조 공정은 본딩 전극층(162_1)을 이용한 제2 실시예에 따른 발광 소자(150A)의 제조 공정과 동일하게 수행될 수 있다.
도 17은 제2 실시예에 따른 발광 소자를 구비한 디스플레이 장치의 제1 예를 도시한 평면도이다. 도 18은 도 17의 E-F 라인을 따라 절단한 단면도이다.
도 17 및 도 18에 도시된 디스플레이 장치의 구조는 발광 소자(150A)를 제외하고는 도 11 및 도 12에 도시된 디스플레이 장치의 구조와 동일하다.
도 11 및 도 12에 도시된 디스플레이 장치에는 제1 실시예에 따른 발광 소자(150)가 채택되는데 반해, 도 17 및 도 18에 도시된 디스플레이 장치에는 제2 실시예에 따른 발광 소자(150A)가 채택될 수 있다.
제2 실시예에 따른 발광 소자(150A)의 장축 길이가 제1 실시예에 따른 발광 소자(150)의 장축 길이보다 크므로, 도 17 및 도 18에 도시된 디스플레이 장치에서의 제1 배선 라인(201)과 제2 배선 라인(202) 사이의 이격 거리가 도 11 및 도 12에 도시된 디스플레이 장치의 제1 배선 라인(201)과 제2 배선 라인(202) 사이의 이격 거리보다 클 수 있다.
디스플레이 장치는 기판(200), 복수의 제1 배선 라인(201), 복수의 제2 배선 라인(202), 제1 절연 부재(205), 제2 절연 부재(206), 복수의 발광 소자(150A_1 내지 150A_6), 제1 전극 라인(207) 및 제2 전극 라인(208)을 포함할 수 있다.
제1 배선 라인(201), 제2 배선 라인(202), 제1 절연 부재(205) 및 제2 절연 부재(206)는 상술한 바 있으므로, 상세한 설명은 생략한다.
예컨대, 제1 전극 라인(207)은 복수의 발광 소자(150A_1 내지 150A_6) 각각의 중심 영역에 위치한 전극층(162)을 가로지르도록 배치될 수 있다. 제1 전극 라인(207)은 복수의 발광 소자(150A_1 내지 150A_6) 각각의 전극층(162)과 접할 수 있다. 예컨대, 제1 전극 라인(207)은 복수의 발광 소자(150A_1 내지 150A_6) 각각의 본딩 전극층(162_1)과 접할 수 있다. 예컨대, 제1 전극 라인(207)은 복수의 발광 소자(150A_1 내지 150A_6) 각각의 본딩 전극층(162_1), 제1 자성층(162_2) 및/또는 제2 자성층(162_3)과 접할 수 있다. 예컨대, 제1 전극 라인(207)은 복수의 발광 소자(150A_1 내지 150A_6) 각각의 전극층(162), 제2 도전형 반도체층(153) 및/또는 제3 도전형 반도체층(163)과 접할 수 있다.
예컨대, 제2 전극 라인(208)은 복수의 발광 소자(150A_1 내지 150A_6) 각각의 양측 영역에 위치한 제1 도전형 반도체층(151) 또는 제4 도전형 반도체층(165)을 가로지르도록 배치될 수 있다.
제2 전극 라인(208)은 복수의 발광 소자(150A_1 내지 150A_6) 각각의 제1 측 영역에 위치한 제1 도전형 반도체층(151) 또는 제4 도전형 반도체층(165)을 가로지르도록 배치된 제2-1 전극 라인(208_1)과 복수의 발광 소자(150A_1 내지 150A_6) 각각의 제2 측 영역에 위치한 제1 도전형 반도체층(151) 또는 제4 도전형 반도체층(165)을 가로지르도록 배치된 제2-2 전극 라인(208_2)을 포함할 수 있다.
예컨대, 제2-1 전극 라인(208_1)은 제1 배선 라인(201) 상에 위치된 발광 소자(150A_1 내지 150A_6)의 제1 도전형 반도체층(151) 또는 제4 도전형 반도체층(165)과 접하고, 제2-2 전극 라인(208_2)은 제2 배선 라인(202) 상에 위치된 발광 소자(150A_1 내지 150A_6)의 제1 도전형 반도체층(151) 또는 제4 도전형 반도체층(165)과 접할 수 있다.
예컨대, 제1 전극 라인(207)으로 제1 신호가 공급되고, 제2 전극 라인(208)으로 제2 신호가 공급될 수 있다. 이러한 경우, 제1 신호가 제1 전극 라인(207)을 통해 발광 소자(150A_1 내지 150A_6)의 전극층(162)을 통해 제2 도전형 반도체층(153) 및 제3 도전형 반도체층(163)으로 공급될 수 있다.
제2 신호가 제2 전극 라인(208)의 제2-1 전극 라인(208_1)을 통해 발광 소자(150A_1 내지 150A_6)의 제1 도전형 반도체층(151) 또는 제4 도전형 반도체층(165)으로 공급되고, 제2 전극 라인(208)의 제2-2 라인을 통해 발광 소자(150A_1 내지 150A_6)의 제1 도전형 반도체층(151) 또는 제4 도전형 반도체층(165)으로 공급될 수 있다.
이에 따라, 각각 발광 소자(150A_1 내지 150A_6)의 제2 도전형 반도체층(153)에서 제1 도전형 반도체층(151)으로 그리고 제3 도전형 반도체층(163)에서 제4 도전형 반도체층(165)으로 흐르는 전류 통로가 형성되어, 제1 활성층(152) 및 제2 활성층(164) 각각에서 발광되므로, 광량이 증가될 수 있다.
따라서, 제2 실시예에 따른 발광 소자(150A)가 채택된 디스플레이 장치가 제1 실시예에 따른 발광 소자(150)가 채택된 디스플레이 장치보다 더욱 더 향상된 휘도를 얻을 수 있다.
도 19는 제2 실시예에 따른 발광 소자를 구비한 디스플레이 장치의 제2 예를 도시한 평면도이다. 도 20은 도 19의 G-H 라인을 따라 절단한 단면도이다.
도 19 및 도 20에 도시된 디스플레이 장치의 구조는 발광 소자(150A)를 제외하고는 도 14 및 도 15에 도시된 디스플레이 장치의 구조와 동일하다.
도 14 및 도 15에 도시된 디스플레이 장치에는 제1 실시예에 따른 발광 소자(150)가 채택되는데 반해, 도 19 및 도 20에 도시된 디스플레이 장치에는 제2 실시예에 따른 발광 소자(150A)가 채택될 수 있다.
제2 실시예에 따른 발광 소자(150A)의 장축 길이가 제1 실시예에 따른 발광 소자(150)의 장축 길이보다 크므로, 도 19 및 도 20에 도시된 디스플레이 장치에서의 제1 배선 라인(201)과 제2 배선 라인(202) 사이의 이격 거리가 도 14 및 도 15에 도시된 디스플레이 장치의 제1 배선 라인(201)과 제2 배선 라인(202) 사이의 이격 거리보다 클 수 있다.
실시예의 디스플레이 장치는 기판(200), 복수의 제1 배선 라인(201), 복수의 제2 배선 라인(202), 제1 절연 부재(205), 제2 절연 부재(206), 복수의 발광 소자(150A_1 내지 150A_6), 전극 라인(211), 컨택 전극(212, 213)을 포함할 수 있다.
제1 배선 라인(201), 제2 배선 라인(202), 제1 절연 부재(205), 제2 절연 부재(206) 및 발광 소자(150A_1 내지 150A_6)은 상술한 바 있으므로, 상세한 설명은 생략한다.
예컨대, 전극 라인(211)은 복수의 발광 소자(150A_1 내지 150A_6) 각각의 중심 영역에 위치한 전극층(162)을 가로지르도록 배치될 수 있다. 전극 라인(211)은 복수의 발광 소자(150A_1 내지 150A_6) 각각의 전극층(162)과 접할 수 있다. 예컨대, 전극 라인(211)은 복수의 발광 소자(150A_1 내지 150A_6) 각각의 본딩 전극층(162_1)과 접할 수 있다. 예컨대, 전극 라인(211)은 복수의 발광 소자(150A_1 내지 150A_6) 각각의 본딩 전극층(162_1), 제1 자성층(162_2) 및/또는 제2 자성층(162_3)과 접할 수 있다. 예컨대, 전극 라인(211)은 복수의 발광 소자(150A_1 내지 150A_6) 각각의 전극층(162), 제2 도전형 반도체층(153) 및/또는 제3 도전형 반도체층(163)과 접할 수 있다.
예컨대, 컨택 전극(212, 213)은 제1 배선 라인(201)을 따라 배치되는 제1 컨택 전극(212)와 제2 배선 라인(202)을 따라 배치되는 제2 컨택 전극(213)을 포함할 수 있다.
예컨대, 제1 컨택 전극(212)은 제1 컨택홀(215)을 통해 제1 배선 라인(201)을 복수의 발광 소자(150A_1 내지 150A_6) 각각의 제1 도전형 반도체층(151) 또는 제4 도전형 반도체층(165)에 연결시킬 수 있다. 예컨대, 제2 컨택 전극(213)은 제2 컨택홀(216)을 통해 제2 배선 라인(202)을 복수의 발광 소자(150A_1 내지 150A_6) 각각의 제1 도전형 반도체층(151) 또는 제4 도전형 반도체층(165)에 연결시킬 수 있다.
도시되지 안았지만, 제1 배선 라인(201)과 제2 배선 라인(202) 사이의 유전영동힘에 의해 발광 소자(150A_1 내지 150A_6)들이 기판(200)의 조립 홀(203)에 조립된 후에, 제1 배선 라인(201)과 제2 배선 라인(202)은 전기적으로 연결될 수 있다. 예컨대, 제1 배선 라인(201)과 제2 배선 라인(202)의 연결은 스위치의 턴온에 의해 연결될 수 있다. 예컨대, 제1 배선 라인(201)과 제1 배선 라인(201)과 제2 배선 라인(202)이 별도의 연결 전극에 의해 연결될 수 있다.
제1 신호가 전극 라인(211)을 통해 발광 소자(150A_1 내지 150A_6) 각각의 전극층(162)을 통해 제2 도전형 반도체층(153) 또는 제3 도전형 반도체층(163)으로 공급될 수 있다.
제1 배선 라인(201)으로 공급된 제2 신호는 제1 컨택 전극(212)을 통해 제1 배선 라인(201) 상에 위치된 발광 소자(150A_1 내지 150A_6)의 제1 도전형 반도체층(151) 또는 제4 도전형 반도체층(165)으로 공급될 수 있다. 제2 배선 라인(202)으로 공급된 제2 신호는 제2 컨택 전극(213)을 통해 제2 배선 라인(202) 상에 위치된 발광 소자(150A_1 내지 150A_6)의 제1 도전형 반도체층(151) 또는 제4 도전형 반도체층(165)으로 공급될 수 있다.
이에 따라, 각각 발광 소자(150A_1 내지 150A_6)의 제2 도전형 반도체층(153)에서 제1 도전형 반도체층(151)으로 그리고 제3 도전형 반도체층(163)에서 제4 도전형 반도체층(165)으로 흐르는 전류 통로가 형성되어, 제1 활성층(152) 및 제2 활성층(164) 각각에서 발광되므로, 광량이 증가될 수 있다.
따라서, 제2 실시예에 따른 발광 소자(150A)가 채택된 디스플레이 장치가 제1 실시예에 따른 발광 소자(150)가 채택된 디스플레이 장치보다 더욱 더 향상된 휘도를 얻을 수 있다.
상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 실시예의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 실시예의 등가적 범위 내에서의 모든 변경은 실시예의 범위에 포함된다.
실시예는 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다.

Claims (18)

  1. 발광 소자에 있어서,
    제1 도전형 반도체층;
    상기 제1 도전형 반도체층 상에 활성층;
    상기 활성층 상에 제2 도전형 반도체층;
    상기 제2 도전형 반도체층 상에 적어도 하나 이상의 전극층; 및
    상기 전극층 상에 절연층을 포함하고,
    상기 제2 도전형 반도체층과 상기 전극층 중에서 적어도 하나는 상기 발광 소자의 중심 영역에 위치되는 발광 소자.
  2. 제1항에 있어서,
    상기 제2 도전형 반도체층과 상기 전극층 사이의 경계는 상기 발광 소자의 중심 영역에 위치되는 발광 소자.
  3. 제1항에 있어서,
    상기 적어도 하나 이상의 전극층은 자성층을 포함하는 발광 소자.
  4. 기판;
    상기 기판 상에 제1 배선 라인;
    상기 기판 상에 제2 배선 라인;
    상기 제1 배선 라인과 상기 제2 배선 라인 상에 복수의 조립 홀을 포함하는 절연 부재;
    상기 복수의 조립 홀 각각에 배치된 복수의 발광 소자;
    상기 복수의 발광 소자 각각의 중심 영역을 가로지르는 제1 전극 라인; 및
    상기 복수의 발광 소자 각각의 양측 영역을 가로지르는 제2 전극 라인을 포함하고,
    상기 발광 소자는,
    제1 도전형 반도체층;
    상기 제1 도전형 반도체층 상에 활성층;
    상기 활성층 상에 제2 도전형 반도체층;
    상기 제2 도전형 반도체층 상에 적어도 하나 이상의 전극층; 및
    상기 전극층 상에 절연층을 포함하고,
    상기 제2 도전형 반도체층과 상기 전극층 중에서 적어도 하나는 상기 발광 소자의 중심 영역에 위치되는 디스플레이 장치.
  5. 제5항에 있어서,
    상기 제1 전극 라인은 제2 도전형 반도체층과 상기 전극층 중 적어도 하나 이상에 접하는 디스플레이 장치.
  6. 제5항에 있어서,
    상기 제2 전극 라인은,
    상기 복수의 발광 소자 각각의 제1 측 영역에 접하는 제2-1 전극 라인;
    상기 복수의 발광 소자 각각의 제2 측 영역에 접하는 제2-2 전극 라인; 및
    상기 제2-1 전극 라인과 상기 제2-2 전극 라인을 연결하는 연결 전극을 포함하는 디스플레이 장치.
  7. 제6항에 있어서,
    상기 제2-1 전극 라인은 상기 제1 도전형 반도체층 및 상기 절연층 중 하나에 접하는 디스플레이 장치.
  8. 제6항에 있어서,
    상기 제2-2 전극 라인은 상기 제1 도전형 반도체층 및 상기 절연층 중 하나에 접하는 디스플레이 장치.
  9. 기판;
    상기 기판 상에 제1 배선 라인;
    상기 기판 상에 제2 배선 라인;
    상기 제1 배선 라인과 상기 제2 배선 라인 상에 복수의 조립 홀을 포함하는 절연 부재;
    상기 복수의 조립 홀 각각에 배치된 복수의 발광 소자; 및
    상기 복수의 발광 소자 각각의 중심 영역을 가로지르는 전극 라인; 및
    상기 절연 부재 상에 배치되고, 상기 복수의 발광 소자 각각의 양측 영역을 상기 제1 배선 라인 및 상기 제2 배선 라인에 연결되는 컨택 전극을 포함하고,
    상기 발광 소자는,
    제1 도전형 반도체층;
    상기 제1 도전형 반도체층 상에 활성층;
    상기 활성층 상에 제2 도전형 반도체층;
    상기 제2 도전형 반도체층 상에 적어도 하나 이상의 전극층; 및
    상기 전극층 상에 절연층을 포함하고,
    상기 제2 도전형 반도체층과 상기 전극층 중에서 적어도 하나는 상기 발광 소자의 중심 영역에 위치되는 디스플레이 장치.
  10. 제9항에 있어서,
    상기 제1 전극 라인은 제2 도전형 반도체층과 상기 전극층 중 적어도 하나 이상에 접하는 디스플레이 장치.
  11. 제9항에 있어서,
    상기 컨택 전극은,
    상기 복수의 발광 소자 각각의 제1 측 영역을 컨택홀을 통해 상기 제1 배선 라인에 연결되는 제1 컨택 전극; 및
    상기 복수의 발광 소자 각각의 제2 측 영역을 컨택홀을 통해 상기 제2 배선 라인에 연결되는 제2 컨택 전극을 포함하는 디스플레이 장치.
  12. 제11항에 있어서,
    상기 제1 컨택 전극은 상기 제1 도전형 반도체층 및 상기 절연층 중 하나에 접하는 디스플레이 장치.
  13. 제11항에 있어서,
    상기 제2 컨택 전극은 상기 제1 도전형 반도체층 및 상기 절연층 중 하나에 접하는 디스플레이 장치.
  14. 발광 소자에 있어서,
    제1 도전형 반도체층;
    상기 제1 도전형 반도체층 상에 제1 활성층;
    상기 제1 활성층 상에 제2 도전형 반도체층;
    상기 제2 도전형 반도체층 상에 적어도 하나 이상의 전극층;
    상기 적어도 하나 이상의 전극층 상에 제3 도전형 반도체층;
    상기 제3 도전형 반도체층 상에 제2 활성층; 및
    상기 제2 활성층 상에 제4 도전형 반도체층을 포함하고,
    상기 제1 도전형 반도체층과 상기 제4 도전형 반도체층은 동일 도펀트를 포함하고,
    상기 제2 도전형 반도체층과 상기 제3 도전형 반도체층은 동일 도펀트를 포함하며,
    상기 적어도 하나 이상의 전극층은 상기 발광 소자의 중심 영역에 위치되는 발광 소자.
  15. 제14항에 있어서,
    상기 제1 도전형 반도체층과 상기 제4 도전형 반도체층은 n형 도펀트를 포함하고,
    상기 제2 도전형 반도체층과 상기 제3 도전형 반도체층은 p형 도펀트를 포함하는 발광 소자.
  16. 제14항에 있어서,
    상기 적어도 하나 이상의 전극층은 자성층을 포함하는 발광 소자.
  17. 기판;
    상기 기판 상에 제1 배선 라인;
    상기 기판 상에 제2 배선 라인;
    상기 제1 배선 라인과 상기 제2 배선 라인 상에 복수의 조립 홀을 포함하는 절연 부재;
    상기 복수의 조립 홀 각각에 배치된 복수의 발광 소자;
    상기 복수의 발광 소자 각각의 중심 영역을 가로지르는 제1 전극 라인; 및
    상기 복수의 발광 소자 각각의 양측 영역을 가로지르는 제2 전극 라인을 포함하고,
    상기 발광 소자는,
    제1 도전형 반도체층;
    상기 제1 도전형 반도체층 상에 제1 활성층;
    상기 제1 활성층 상에 제2 도전형 반도체층;
    상기 제2 도전형 반도체층 상에 적어도 하나 이상의 전극층;
    상기 적어도 하나 이상의 전극층 상에 제3 도전형 반도체층;
    상기 제3 도전형 반도체층 상에 제2 활성층; 및
    상기 제2 활성층 상에 제4 도전형 반도체층을 포함하고,
    상기 제1 도전형 반도체층과 상기 제4 도전형 반도체층은 동일 도펀트를 포함하고,
    상기 제2 도전형 반도체층과 상기 제3 도전형 반도체층은 동일 도펀트를 포함하며,
    상기 적어도 하나 이상의 전극층은 상기 발광 소자의 중심 영역에 위치되는 디스플레이 장치.
  18. 기판;
    상기 기판 상에 제1 배선 라인;
    상기 기판 상에 제2 배선 라인;
    상기 제1 배선 라인과 상기 제2 배선 라인 상에 복수의 조립 홀을 포함하는 절연 부재;
    상기 복수의 조립 홀 각각에 배치된 복수의 발광 소자; 및
    상기 복수의 발광 소자 각각의 중심 영역을 가로지르는 전극 라인; 및
    상기 절연 부재 상에 배치되고, 상기 복수의 발광 소자 각각의 양측 영역을 상기 제1 배선 라인 및 상기 제2 배선 라인에 연결되는 컨택 전극을 포함하고,
    상기 발광 소자는,
    제1 도전형 반도체층;
    상기 제1 도전형 반도체층 상에 제1 활성층;
    상기 제1 활성층 상에 제2 도전형 반도체층;
    상기 제2 도전형 반도체층 상에 적어도 하나 이상의 전극층;
    상기 적어도 하나 이상의 전극층 상에 제3 도전형 반도체층;
    상기 제3 도전형 반도체층 상에 제2 활성층; 및
    상기 제2 활성층 상에 제4 도전형 반도체층을 포함하고,
    상기 제1 도전형 반도체층과 상기 제4 도전형 반도체층은 동일 도펀트를 포함하고,
    상기 제2 도전형 반도체층과 상기 제3 도전형 반도체층은 동일 도펀트를 포함하며,
    상기 적어도 하나 이상의 전극층은 상기 발광 소자의 중심 영역에 위치되는 디스플레이 장치.
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