KR101877384B1 - 발광소자 - Google Patents

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KR101877384B1 KR1020110129200A KR20110129200A KR101877384B1 KR 101877384 B1 KR101877384 B1 KR 101877384B1 KR 1020110129200 A KR1020110129200 A KR 1020110129200A KR 20110129200 A KR20110129200 A KR 20110129200A KR 101877384 B1 KR101877384 B1 KR 101877384B1
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김재훈
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Abstract

실시 예에 따른 발광소자는, 제1도전형이 도핑된 제1반도체층, 제2도전형이 도핑된 제2반도체층 및 상기 제1, 2반도체층 사이에 형성된 제1활성층을 포함하는 제1발광구조물 및 상기 제1도전형이 도핑된 제3반도체층, 상기 제2도전형이 도핑된 제4반도체층 및 상기 제3, 4반도체층 사이에 형성된 제2활성층을 포함하는 제2발광구조물을 포함하고, 상기 제2발광구조물은 상기 제1발광구조물 상에 플립(flip) 연결되되, 상기 제1반도층과 상기 제4반도체층은, 제1도전성 연결부재에 의해 전기적으로 연결되고, 상기 제2반도체층과 상기 제3반도체층은, 제2도전성 연결부재에 의해 전기적으로 연결될 수 있다.

Description

발광소자{LIGHT EMITTING DEVICE}
실시 예는, 발광소자에 관한 것이다.
LED(Light Emitting Diode; 발광 다이오드)는 화합물 반도체의 특성을 이용해 전기 신호를 적외선, 가시광선 또는 빛의 형태로 변환시키는 소자로, 가정용 가전제품, 리모콘, 전광판, 표시기, 각종 자동화 기기 등에 사용되고, 점차 LED의 사용 영역이 넓어지고 있는 추세이다.
보통, 소형화된 LED는 PCB(Printed Circuit Board) 기판에 직접 장착하기 위해서 표면실장소자(Surface Mount Device)형으로 만들어지고 있고, 이에 따라 표시소자로 사용되고 있는 LED 램프도 표면실장소자 형으로 개발되고 있다. 이러한 표면실장소자는 기존의 단순한 점등 램프를 대체할 수 있으며, 이것은 다양한 칼라를 내는 점등표시기용, 문자표시기 및 영상표시기 등으로 사용된다.
한편, LED는 일반적인 다이오드의 정류 특성을 가지기 때문에 교류(AC) 전원에 연결되는 경우 전류의 방향에 따라 온/오프를 반복하게 되어 연속적으로 빛을 창출하지 못하며, 역방향 전류에 의해 파손될 우려가 있다.
따라서, 최근 들어 LED를 직접 교류 전원에 연결하여 사용하기 위한 다양한 연구가 진행되고 있다.
실시예는 교류 전원에서 순방향 전압 및 역방향 전압 양자에 대해 구동할 수 있는 발광소자를 제공한다.
실시 예에 따른 발광소자는, 제1도전형이 도핑된 제1반도체층, 제2도전형이 도핑된 제2반도체층 및 상기 제1, 2반도체층 사이에 형성된 제1활성층을 포함하는 제1발광구조물 및 상기 제1도전형이 도핑된 제3반도체층, 상기 제2도전형이 도핑된 제4반도체층 및 상기 제3, 4반도체층 사이에 형성된 제2활성층을 포함하는 제2발광구조물을 포함하고, 상기 제2발광구조물은 상기 제1발광구조물 상에 플립(flip) 연결되되, 상기 제1반도층과 상기 제4반도체층은, 제1도전성 연결부재에 의해 전기적으로 연결되고, 상기 제2반도체층과 상기 제3반도체층은, 제2도전성 연결부재에 의해 전기적으로 연결될 수 있다.
실시예에 따른 발광소자는 교류 전원에서 순방향 전압 및 역방향 전압에서 모두 구동할 수 있다. 따라서, 별도의 정류 회로 없이 발광소자의 전원으로 교류 전원을 사용할 수 있다. 따라서, 교류 전원에서 정류 회로, 또는 ESD 소자와 같은 별도의 소자 및 장치가 생략될 수 있다.
또한, 실시예에 따른 발광소자는 교류 전원에서 순방향 전압 구동 및 역방향 전압 구동이 1 chip 에서 이루어질 수 있다. 따라서 단위면적당 발광 효율이 개선될 수 있다.
또한, 실시예에 따른 발광소자는 교류 전원에서 순방향 전압 구동 발광 구조물, 및 역방향 전압 구동 발광 구조물이 1 chip 에 포함되며 하나의 공정으로 성장될 수 있기 때문에, 발광소자 제조 공정이 단순화되고 발광소자의 경제성이 개선될 수 있다.
한편, 실시예에 따른 발광소자는 제1 발광부 상에 제2 발광부가 플립 칩 실장됨으로써, 간단한 구조를 통해 교류 전원에서 순방향 전압 및 역방향 전압 모두에 대해 구동할 수 있다.
도 1은 실시예에 따른 발광소자의 단면도,
도 2는 실시예에 따른 발광소자의 단면도,
도 3은 실시예에 따른 발광소자의 순방향 전압 인가시 구동도,
도 4는 실시예에 따른 발광소자의 역방향 전압 인가시 구동도,
도 5는 실시예에 따른 발광소자의 단면도,
도 6은 실시예에 따른 발광소자의 단면도,
도 7은 실시예에 따른 발광소자를 포함한 조명 시스템의 회로도를 나타낸 개념도,
도 8은 실시예에 따른 발광소자를 포함한 조명 시스템의 회로도를 나타낸 개념도,
도 9는 실시예에 따른 발광소자를 포함한 발광소자 패키지의 사시도,
도 10은 실시예에 따른 발광소자를 포함한 발광소자 패키지의 단면도,
도 11은 실시예에 따른 발광소자를 포함한 발광소자 패키지의 단면도,
도 12는 실시예에 따른 발광소자를 포함하는 조명 시스템을 도시한 사시도,
도 13은 도 12의 조명 시스템의 C ?C’ 단면을 도시한 단면도,
도 14는 실시예에 따른 발광소자를 포함하는 액정표시장치의 분해 사시도, 그리고
도 15는 실시예에 따른 발광소자를 포함하는 액정표시장치의 분해 사시도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)"또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기와 면적은 실제크기나 면적을 전적으로 반영하는 것은 아니다.
또한, 실시예에서 발광소자의 구조를 설명하는 과정에서 언급하는 각도와 방향은 도면에 기재된 것을 기준으로 한다. 명세서에서 발광소자를 이루는 구조에 대한 설명에서, 각도에 대한 기준점과 위치관계를 명확히 언급하지 않은 경우, 관련 도면을 참조하도록 한다.
도 1 및 도 2 는 실시예에 따른 발광소자(100)의 단면도이다.
도 1 및 도 2 를 참조하면, 실시예에 따른 발광소자(100)는, 제1 발광부(110), 및 제1 발광부(110) 상에 플립 칩 실장되는 제2 발광부(150)를 포함하며, 제1 발광부(110)는 제1 기판(112)과, 제1 기판(112) 상에 형성되며 제1 반도체층(122), 제2 반도체층(126), 및 제1 및 제2 반도체층(122, 126) 사이에 형성되는 제1 활성층(124)을 포함하는 제1 발광 구조물(120)과, 제1 반도체층(122)과 연결되는 제1 전극(130)과, 제2 반도체층(126)과 연결되는 제2 전극(132)을 포함하고, 제2 발광부(150)는 제2 기판(152)과, 제2 기판(152) 상에 형성되며 제3 반도체층(162), 제4 반도체층(166), 및 제3 및 제4 반도체층(162, 166) 사이에 형성되는 제2 활성층(164)을 포함하는 제2 발광 구조물(160)과, 제3 반도체층(162)과 연결되는 제3 전극(170)과, 제4 반도체층(166)과 연결되는 제4 전극(172)을 포함하고, 제1 전극(130)은 제4 전극(172)과 연결되며, 제2 전극(132)은 제3 전극(170)과 연결된다.
제1 기판(112)은 광 투과적 성질을 가지는 재질, 예를 들어 사파이어(Al2O3), GaN, ZnO, AlO 중 어느 하나를 포함하여 형성될 수 있으나, 이에 한정하지는 않는다. 또한, 제1 기판(112)은 사파이어(Al2O3)에 비해 열전도성이 큰 SiC 기판일 수 있다.
한편, 제1 기판(112) 상에는 제1 기판(112)과 제1 발광 구조물(120) 사이의 격자 부정합을 완화하고 반도체층이 용이하게 성장될 수 있도록 하는 제1 버퍼층(114)이 위치할 수 있다. 제1 버퍼층(114)은 저온 분위기에서 형성할 수 있으며, 반도체층과 제1 기판(112)과의 격자상수 차이를 완화시켜 줄 수 있는 물질로 이루어 질 수 있다. 예를 들어, GaN, InN, AlN, AlInN, InGaN, AlGaN, 및 InAlGaN 과 같은 재질 중 선택할 수 있으며 이에 한정되지 않는다. .제1 버퍼층(114)은 제1 기판(112)상에 단결정으로 성장할 수 있으며, 단결정으로 성장한 제1 버퍼층(114)은 제1 버퍼층(114)상에 성장하는 제1 발광 구조물(120)의 결정성을 향상시킬 수 있다.
버퍼층(미도시) 상에는 제1 반도체층(122), 제1 활성층(124), 및 제2 반도체층(126)을 포함한 제1 발광 구조물(120)이 형성될 수 있다.
제1 버퍼층(114) 상에는 제1 반도체층(122)이 위치할 수 있다. 제1 반도체층(122)은 제1 도전형으로 도핑될 수 있다. 이때, 제1 도전형은 n 형일 수 있다. 예컨대, 제1 반도체층(122)은 n형 반도체층으로 구현될 수 있으며, 제1 활성층(124)에 전자를 제공할 수 있다. 제1 반도체층(122)은 질화물계 반도체층일 수 있다. 예를 들어, 제1 반도체층(122)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료를 포함할 수 있으며, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN 등을 포함할 수 있다. 한편, 제1 반도체층(122)은 산화아연계 반도체층일 수 있다. 예를 들어 제1 반도체층(122)은 InxAlyZn1 -x- yO (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료를 포함할 수 있으며, 예를 들어 ZnO, AlO, AlZnO, InZnO, InO, InAlZnO. AlInO 등을 포함할 수 있고, 이에 한정하지 아니한다. 또한, 제1 반도체층(122)은 Si, Ge, Sn 등의 n형 도펀트가 도핑될 수 있다.
또한, 제1 반도체층(122)아래에 언도프트 반도체층(미도시)을 더 포함할 수 있으나, 이에 대해 한정하지는 않는다. 언도프트 반도체층(미도시)은 제1 반도체층(122)의 결정성 향상을 위해 형성되는 층으로, n형 도펀트가 도핑되지 않아 제1 반도체층(122)에 비해 낮은 전기전도성을 갖는 것을 제외하고는 제1 반도체층(122)과 같을 수 있다.
상기 제1 반도체층(122) 상에는 제1 활성층(124)이 형성될 수 있다. 제1 활성층(124)은 3족-5족 원소의 화합물 반도체 재료를 이용하여 단일 또는 다중 양자 우물 구조, 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 등으로 형성될 수 있다.
제1 활성층(124)이 양자우물구조로 형성된 경우 제1 활성층(124)은 다중양자우물구조를 가질 수 있다. 또한, 제1 활성층(124)은 질화물계, 또는 산화아연계 반도체층일 수 있다. 예컨데, 제1 활성층(124)은 InxAlyGa1 -x- yN (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 우물층과 InaAlbGa1 -a- bNN (0≤a≤1, 0 ≤b≤1, 0≤a+b≤1)의 조성식을 갖는 장벽층을 갖는 단일 또는 다중 양자우물구조를 가질 수 있다. 한편, 우물층은 InxAlyZn1 -x- yO (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖고, 장벽층은 InaAlbZn1 -a- bO (0≤a≤1, 0≤b≤1, 0≤a+b≤1)의 조성식을 갖게 형성될 수 있으며, 이에 한정하지 아니한다. 한편, 우물층은 장벽층의 밴드 갭보다 작은 밴드 갭을 갖는 물질로 형성될 수 있다.
또한, 제1 활성층(124)이 다중 양자우물구조를 가질 경우, 각각의 우물층(미도시), 장벽층(미도시)은 서로 상이한 조성, 서로 상이한 두께 및 서로 상이한 밴드갭을 가질 수 있으며, 이에 대해서는 후술한다.
제1 활성층(124)의 위 또는/및 아래에는 도전성 클래드층(미도시)이 형성될 수 있다. 도전성 클래드층(미도시)은 예컨대 AlGaN계, 또는 AlZnO계 반도체로 형성될 수 있으며, 상기 제1 활성층(124)의 밴드 갭보다는 큰 밴드 갭을 가질 수 있다.
제2 반도체층(126)은 제2 도전형으로 도핑될 수 있다. 이때, 제2 도전형은 p 형일 수 있다. 예컨대, 제2 반도체층(126)은 제1 활성층(124)에 정공을 주입하도록 p형 반도체층으로 구현될 수 있다. 제2 반도체층(126)은 질화물계 반도체층일 수 있다. 예를 들어, 제2 반도체층(126)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료를 포함할 수 있으며, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN 등을 포함할 수 있다. 한편, 제2 반도체층(126)은 산화아연계 반도체층일 수 있다. 예를 들어 제2 반도체층(126)은 InxAlyZn1 -x- yO (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료를 포함할 수 있고, 예를 들어 ZnO, AlO, AlZnO, InZnO, InO, InAlZnO. AlInO 등을 포함할 수 있으며, 이에 한정하지 아니한다 한편, 제2 반도체층(126)은 Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다.
상술한 제1 반도체층(122), 제1 활성층(124), 및 제2 반도체층(126)은 예를 들어, 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy), 스퍼터링(Sputtering) 등의 방법을 이용하여 형성될 수 있으며, 이에 대해 한정하지는 않는다.
또한, 제1 반도체층(122) 및 제2 반도체층(126) 내의 도전형 도펀트의 도핑 농도는 균일 또는 불균일하게 형성될 수 있다. 즉, 복수의 반도체층은 다양한 도핑 농도 분포를 갖도록 형성될 수 있으며, 이에 대해 한정하지는 않는다.
또한, 제1 반도체층(122)이 p형 반도체층으로 구현되고, 제2 반도체층(126)이 n형 반도체층으로 구현될 수 있으며, 제2 반도체층(126) 상에는 n형 또는 p형 반도체층을 포함하는 반도체층(미도시)이 형성될 수도 있다. 이에 따라, 제1 발광 구조물(120)은 np, pn, npn, pnp 접합 구조 중 적어도 어느 하나를 가질 수 있다.
제1 반도체층(122) 상의 적어도 일 면에는 제1 전극(130)이 형성될 수 있다. 예컨대, 제1 발광 구조물(120)은 일부가 제거되어 제1 반도체층(122)의 일부가 노출될 수 있고, 노출된 제1 반도체층(122) 상에 제1 전극(130)이 형성될 수 있다. 즉, 도 1 에 도시된 바와 같이 제1 반도체층(122)은 제1 활성층(124)을 향하는 상면과 제1 기판(112)을 향하는 하면을 포함하고, 상면은 적어도 일 영역이 노출된 영역을 포함하며, 제1 전극(130)은 상면의 노출된 영역 상에 배치될 수 있다.
한편, 제1 반도체층(122)의 일부가 노출되게 하는 방법은 소정의 식각 방법을 사용할 수 있으며, 이에 한정하지 아니한다. 또한, 식각방법은 습식 식각, 건식 식각방법을 사용할 수 있다.
예컨대, 식각방법은 메사 에칭 방법일 수 있다. 즉, 제1 반도체층(122)의 일 영역이 노출되게 제1 발광 구조물(120)의 일 영역에 대해 제1 메사 에칭이 이루어질 수 있다.
한편, 제2 반도체층(126)의 적어도 일 영역 상에 제2 전극(132)이 형성될 수 있다. 제2 전극(132)은 제2 반도체층(126) 상의 적어도 일 영역에 형성될 수 있으며, 제2 반도체층(126)의 중심, 또는 코너 영역에 형성될 수 있고, 이에 한정하지 아니한다.
한편, 제1 발광부(110) 상에는 제1 발광부(110) 상에 플립 칩 실장되는 제2 발광부(150)가 배치될 수 있다.
이하에서는, 제2 발광부(150)에 관해 설명하되, 설명의 편의를 위해 도면상 상부에서 하부 방향으로 순차적으로 설명한다.
제2 발광부(150)는 제2 기판(152)과, 제2 기판(152) 상에 형성되는 제2 버퍼층(154)과, 제2 버퍼층(154) 상에 형성되며, 제3 반도체층(162), 제4 반도체층(166) 및 제3 반도체층(162)과 제4 반도체층(166) 사이에 형성되는 활성층(164)과, 제3 반도체층(162) 상에 형성되는 제3 전극(170), 및 제4 반도체층(166) 상에 형성되는 제4 전극(172)을 포함할 수 있다.
제2 기판(152)은 광 투과적 성질을 가지는 재질, 예를 들어 사파이어(Al2O3), GaN, ZnO, AlO 중 어느 하나를 포함하여 형성될 수 있으나, 이에 한정하지는 않는다. 또한, 제2 기판(152)은 사파이어(Al2O3)에 비해 열전도성이 큰 SiC 기판일 수 있다.
한편, 제2 기판(152) 상에는 제2 기판(152)과 제2 발광 구조물(120) 사이의 격자 부정합을 완화하고 반도체층이 용이하게 성장될 수 있도록 하는 제2 버퍼층(154)이 위치할 수 있다. 제2 버퍼층(154)은 저온 분위기에서 형성할 수 있으며, 반도체층과 제2 기판(152)과의 격자상수 차이를 완화시켜 줄 수 있는 물질로 이루어 질 수 있다. 예를 들어, GaN, InN, AlN, AlInN, InGaN, AlGaN, 및 InAlGaN 과 같은 재질 중 선택할 수 있으며 이에 한정되지 않는다. .제2 버퍼층(154)은 제2 기판(152)상에 단결정으로 성장할 수 있으며, 단결정으로 성장한 제2 버퍼층(154)은 제2 버퍼층(154)상에 성장하는 제2 발광 구조물(160)의 결정성을 향상시킬 수 있다.
제2 버퍼층(154) 상에는 제3 반도체층(162), 제2 활성층(164), 및 제4 반도체층(166)을 포함한 제2 발광 구조물(120)이 형성될 수 있다.
제2 버퍼층(154) 상에는 제3 반도체층(162)이 위치할 수 있다. 제3 반도체층(162)은 제1 도전형으로 도핑될 수 있다. 이때, 제1 도전형은 n 형일 수 있다. 예컨대, 제3 반도체층(162)은 n형 반도체층으로 구현될 수 있으며, 제2 활성층(164)에 전자를 제공할 수 있다. 제3 반도체층(162)은 질화물계 반도체층일 수 있다. 예를 들어, 제3 반도체층(162)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료를 포함할 수 있으며, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN 등을 포함할 수 있다. 한편, 제3 반도체층(162)은 산화아연계 반도체층일 수 있다. 예를 들어 제3 반도체층(162)은 InxAlyZn1 -x- yO (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료를 포함할 수 있으며, 예를 들어 ZnO, AlO, AlZnO, InZnO, InO, InAlZnO. AlInO 등을 포함할 수 있고, 이에 한정하지 아니한다. 또한, 제3 반도체층(162)은 Si, Ge, Sn 등의 n형 도펀트가 도핑될 수 있다.
또한, 제3 반도체층(162)아래에 언도프트 반도체층(미도시)을 더 포함할 수 있으나, 이에 대해 한정하지는 않는다. 언도프트 반도체층(미도시)은 제3 반도체층(162)의 결정성 향상을 위해 형성되는 층으로, n형 도펀트가 도핑되지 않아 제3 반도체층(162)에 비해 낮은 전기전도성을 갖는 것을 제외하고는 제3 반도체층(162)과 같을 수 있다.
상기 제3 반도체층(162) 상에는 제2 활성층(164)이 형성될 수 있다. 제2 활성층(164)은 3족-5족 원소의 화합물 반도체 재료를 이용하여 단일 또는 다중 양자 우물 구조, 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 등으로 형성될 수 있다.
제2 활성층(164)이 양자우물구조로 형성된 경우 제2 활성층(164)은 다중양자우물구조를 가질 수 있다. 또한, 제2 활성층(164)은 질화물계, 또는 산화아연계 반도체층일 수 있다. 예컨데, 제2 활성층(164)은 InxAlyGa1 -x- yN (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 우물층과 InaAlbGa1 -a- bN (0≤a≤1, 0 ≤b≤1, 0≤a+b≤1)의 조성식을 갖는 장벽층을 갖는 단일 또는 다중 양자우물구조를 가질 수 있다. 한편, 우물층은 InxAlyZn1 -x- yO (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖고, 장벽층은 InaAlbZn1 -a- bO (0≤a≤1, 0≤b≤1, 0≤a+b≤1)의 조성식을 갖게 형성될 수 있으며, 이에 한정하지 아니한다. 한편, 우물층은 장벽층의 밴드 갭보다 작은 밴드 갭을 갖는 물질로 형성될 수 있다.
또한, 제2 활성층(164)이 다중 양자우물구조를 가질 경우, 각각의 우물층(미도시), 장벽층(미도시)은 서로 상이한 조성, 서로 상이한 두께 및 서로 상이한 밴드갭을 가질 수 있으며, 이에 대해서는 후술한다.
제2 활성층(164)의 위 또는/및 아래에는 도전성 클래드층(미도시)이 형성될 수 있다. 도전성 클래드층(미도시)은 예컨대 AlGaN계, 또는 AlZnO계 반도체로 형성될 수 있으며, 상기 제2 활성층(164)의 밴드 갭보다는 큰 밴드 갭을 가질 수 있다.
제4 반도체층(166)은 제2 도전형으로 도핑될 수 있다. 이때, 제2 도전형은 p 형일 수 있다. 예컨대, 제4 반도체층(166)은 제2 활성층(164)에 정공을 주입하도록 p형 반도체층으로 구현될 수 있다. 제4 반도체층(166)은 질화물계 반도체층일 수 있다. 예를 들어, 제4 반도체층(166)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료를 포함할 수 있으며, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN 등을 포함할 수 있다. 한편, 제4 반도체층(166)은 산화아연계 반도체층일 수 있다. 예를 들어 제4 반도체층(166)은 InxAlyZn1 -x- yO (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료를 포함할 수 있고, 예를 들어 ZnO, AlO, AlZnO, InZnO, InO, InAlZnO. AlInO 등을 포함할 수 있으며, 이에 한정하지 아니한다 한편, 제4 반도체층(166)은 Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다.
상술한 제3 반도체층(162), 제2 활성층(164), 및 제4 반도체층(166)은 예를 들어, 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy), 스퍼터링(Sputtering) 등의 방법을 이용하여 형성될 수 있으며, 이에 대해 한정하지는 않는다.
또한, 제3 반도체층(162) 및 제4 반도체층(166) 내의 도전형 도펀트의 도핑 농도는 균일 또는 불균일하게 형성될 수 있다. 즉, 복수의 반도체층은 다양한 도핑 농도 분포를 갖도록 형성될 수 있으며, 이에 대해 한정하지는 않는다.
또한, 제3 반도체층(162)이 p형 반도체층으로 구현되고, 제4 반도체층(166)이 n형 반도체층으로 구현될 수 있으며, 제4 반도체층(166) 상에는 n형 또는 p형 반도체층을 포함하는 반도체층(미도시)이 형성될 수도 있다. 이에 따라, 제1 발광 구조물(120)은 np, pn, npn, pnp 접합 구조 중 적어도 어느 하나를 가질 수 있다.
제3 반도체층(162) 상의 적어도 일 면에는 제3 전극(170)이 형성될 수 있다. 예컨대, 제2 발광 구조물(160)은 일부가 제거되어 제3 반도체층(162)의 일부가 노출될 수 있고, 노출된 제3 반도체층(162) 상에 제3 전극(170)이 형성될 수 있다. 즉, 도 1 에 도시된 바와 같이 제3 반도체층(162)은 제2 활성층(164)을 향하는 하면과 제2 기판(152)을 향하는 하면을 포함하고, 하면은 적어도 일 영역이 노출된 영역을 포함하며, 제3 전극(170)은 하면의 노출된 영역 상에 배치될 수 있다.
한편, 제3 반도체층(162)의 일부가 노출되게 하는 방법은 소정의 식각 방법을 사용할 수 있으며, 이에 한정하지 아니한다. 또한, 식각방법은 습식 식각, 건식 식각방법을 사용할 수 있다.
예컨대, 식각방법은 메사 에칭 방법일 수 있다. 즉, 제3 반도체층(162)의 일 영역이 노출되게 제2 발광 구조물(150)의 일 영역에 대해 제2 메사 에칭이 이루어질 수 있다.
한편, 제4 반도체층(166)의 적어도 일 영역 상에 제4 전극(172)이 형성될 수 있다. 제4 전극(172)은 제4 반도체층(166) 상의 적어도 일 영역에 형성될 수 있으며, 제4 반도체층(166)의 중심, 또는 코너 영역에 형성될 수 있고, 이에 한정하지 아니한다.
한편, 상술한 바와 같이, 제2 발광부(150)는 제1 발광부(110) 상에 플립 칩 실장될 수 있다. 즉, 제2 발광부(150)는 제2 기판(152)이 상방향으로 배치되도록 제1 발광부(110) 상에 배치되며, 제1 발광부(110)와 제2 발광부(150)는 서로 전기적으로 연결될 수 있다.
한편, 제2 발광부(150)는 도 2 에도시된 바와 같이 제1 발광부(110)와 적어도 일 영역이 수평방향으로 중첩되게 형성될 수 있으며, 이에 한정하지 아니한다. 즉, 제2 발광부(150)는 제1 발광부(110) 상의 임의의 위치에 배치될 수 있다.
도 1 에 도시된 바와 같이, 제1 전극(130)은 제4 전극(172)과 전기적으로 연결되며, 제2 전극(132)은 제3 전극(170)과 전기적으로 연결될 수 있다. 이때, 제1 및 제4 전극(130, 172)과, 제2 및 제3 전극(132, 170) 사이의 연결은 제1 및 제2 연결 부재(180, 182)에 의해 이루어질 수 있으며, 이에 한정하지 아니한다.
한편, 제1 및 제2 연결 부재(180, 182)는 예컨대 전도성을 갖는 소정의 전도성 구조물일 수 있고, 이에 한정하지 아니한다. 예컨대, 제1 및 제2 연결 부재(180, 182)는 범프 메탈일 수 있다. 제1 및 제2 연결 부재(180, 182)는 예컨대 Cr, Au, Ti, Ni, Cr 중 어느 하나를 포함할 수 있으며, 이에 한정하지 아니한다. 한편, 액상의 전도성 부재, 예컨대 솔더링 부재를 제1 및 제4 전극(130, 172)과, 제2 및 제3 전극(132, 170)과, 제1 및 제3 연결 부재(180, 182)사이에 형성한 후 경화함으로써 제1 및 제4 전극(130, 172)과, 제2 및 제3 전극(132, 170)과, 제1 및 제3 연결 부재(180, 182)가 연결될 수 있으며, 이에 한정하지 아니한다.
한편, 상술한 바와 같이 제1 및 제3 반도체층(122, 162)은 제1 도전성으로 도핑되고, 제2 및 제4 반도체층(126, 166)은 제2 도전성으로 도핑될 수 있다. 예컨대, 제1 및 제3 반도체층(122, 162)은 n 형 도펀트로 도핑되고, 제2 및 제4 반도체층(126, 166)은 p 형 도펀트로 도핑될 수 있다.
또한, 제1 전극(130)은 제4 전극(172)과 전기적으로 연결되며 제2 전극(132)은 제3 전극(170)과 전기적으로 연결됨에 따라서, 제1 반도체층(122)과 제4 반도체층(166), 및 제2 반도체층(126)과 제3 반도체층(166)에 각각 동일한 극성의 전원이 인가될 수 있다. 즉, 제1 발광부(110)와 제2 발광부(150)는 서로 역병렬 연결된 구조를 가질 수 있다.
이하에서는 도 3 내지 도 5 를 참조하여 실시예에 따른 발광소자(100)의 동작을 설명한다. 한편, 이하에서는 제1 및 제3 반도체층(122, 162)은 n 형 반도체층이고, 제2 및 제4 반도체층(126, 166)은 p 형 반도체층인 것으로 가정하여 설명한다.
도 3 은 순방향 바이어스가 인가된 경우 실시예에 따른 발광소자(100)의 구동을 나타낸 도면이다.
도 3 에 도시된 바와 같이, 교류 전원에 있어서, 제2 및 제3 전극(132, 170)으로 정극성 전압(+) 이 연결되고 제1 및 제4 전극(130, 172)으로 부극성 전압(-)이 연결될 수 있다. 이에 따라서 발광소자(100)에 제1 통전 방향 전원이 인가될 수 있다.
이때, 제1 발광 구조물(120)에는 제2 반도체층(126)으로부터 제1 활성층(124)을 거쳐 제1 반도체층(124)으로 흐르는 제1 전류 패스(A) 가 형성된다. 상술한 바와 같이, 제2 반도체층(126)은 p 형 반도체층이고, 제1 반도체층(122)은 n 형 반도체층으로 형성되므로, 제1 발광 구조물(120)은 턴온되어 제1 활성층(124)에서 광을 생성할 수 있다.
한편, 제2 발광 구조물(160)에는 제3 반도체층(162)에 정극성 전압(+)이 연결되고 제4 반도체층(166)에 부극성 전압(-)이 연결되어 역방향 전압이 인가된다. 따라서, 전류 패스가 형성되지 아니하고 제2 발광 구조물(160)은 턴오프된다.
도 4 는 실시예에 따른 발광소자(100)에 역방향 바이어스가 인가된 경우 발광소자(100)의 구동을 나타낸 도면이다.
도 4 에 도시된 바와 같이, 제1 및 제4 전극(130, 172)으로 부극성 전압(-) 이 공급되고 제2 및 제3 전극(132, 170)으로 정극성 전압(+)이 공급될 수 있다. 이에 따라서, 발광소자(100)에 제2 통전 방향 전원이 인가될 수 있다. 한편, 상술한 제1 통전 방향과 제2 통전 방향은 반대일 수 있다.
이때, 제2 발광 구조물(160)에는 제4 반도체층(166)으로부터 제2 활성층(164)을 거쳐 제3 반도체층(164)으로 흐르는 제2 전류 패스(B)가 형성된다. 상술한 바와같이, 제4 반도체층(166)은 p 형 반도체층이고, 제3 반도체층(162)은 n 형 반도체층으로 형성되므로 제2 발광 구조물(160)은 턴온되어 제2 활성층(164)에서 광을 생성할 수 있다.
한편, 제1 발광 구조물(120)은 제1 반도체층(122)에 정극성 전압(+)이 연결되고 제2 반도체층(126)에 부극성 전압(-)이 연결되어 역방향 전압이 인가된다. 따라서, 전류 패스가 형성되지 아니하고 제1 발광 구조물(120)은 턴오프된다.
도 3 및 도 4 에 도시된 바와 같이, 실시예에 따른 발광소자(100)는 교류 전원에서 순방향 바이어스 및 역방향 바이어스에 대해 모두 발광할 수 있다.
따라서, 교류 전원을 발광소자(100)의 전원으로 사용할 때 별도의 정류 회로, 또는 복수의 발광소자가 필요하지 않으므로 실시예에 따른 발광소자(100), 및 실시예에 따른 발광소자(100)를 이용한 장치의 경제성이 개선될 수 있다.
또한, 단일 칩으로 형성된 발광소자(100)로 정전압 바이어스 및 역전압 바이어스 모두에 대해 발광이 가능하므로 발광소자(100)의 단위 면적당 발광 효율이 개선될 수 있다.
또한, 정전압 및 역전압 모두에 대해 전류 패스가 형성되므로 ESD 에 의한 발광소자(100)의 손상이 방지될 수 있으며, 별도의 ESD 보호 소자가 필요하지 않을 수 있다. 또한, 실시예에 따른 발광소자(100)를 이용한 발광소자 패키지, 또는 조명 장치에 별도의 ESD 소자가 구비되지 않을 수 있으므로 발광소자 패키지, 또는 조명 장치의 부피가 작아질 수 있고 ESD 소자에 의한 광 손실이 방지될 수 있다.
또한, 제2 발광부(160)와 제1 발광부(110)는 서로 동일한 구조를 가질 수 있으며, 제2 발광부(160)가 제1 발광부(110) 상에 플립 칩 실장되는 간단한 구조를 통해 교류 전원에서 양방향 바이어스 모두에 대해서 광을 생성할 수 있으므로, 발광소자(100)의 제조 공정이 간단해지며 경제성이 개선될 수 있다.
도 5 는 실시예에 따른 발광소자(100)의 단면도이다.
도 5 를 참조하면, 실시예에 따른 발광소자(100)는 제1 및 제2 투광성 전극층(134, 174)을 포함할 수 있다.
제2 반도체층(126) 상에는 제1 투광성 전극층(134)이 형성되며, 제4 반도체층(166) 상에는 제2 투광성 전극층(174)이 형성될 수 있다.
제1 및 제2 투광성 전극층(134, 174)은 IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 등의 투광성 전도성 물질을 포함할 수 있으며, 이에 한정하지 아니한다.
제2 및 제4 반도체층(126, 166) 상에 투광성 전극층(170)이 형성됨으로써, 전류 스프레딩이 개선될 수 있다. 따라서, 제1 및 제2 발광 구조물(120, 160)에 제공되는 전류가 고루 확산되어 제1 및 제2 활성층(124, 164)에서 전자와 정공 사이의 재결합율이 증가할 수 있다.
한편, 제1 및 제2 투광성 전극층(126, 166)의 적어도 일 영역이 제거되어 제2 및 제4 반도체층(126, 166)이 노출되고 제2 및 제4 반도체층(126, 166)과 제2 및 제4 전극(130, 172)이 각각 서로 접하게 형성될 수 있으며, 이에 한정하지 아니한다.
이때, 제2 및 제4 반도체층(126, 166)과 제2 및 제4 전극(130, 172)은 각각 쇼트키 접합을 형성할 수 있다. 이때, 제2 및 제4 전극(130, 172)을 형성하는 금속 재질은 제2 및 제4 반도체층(126, 166)보다 높은 일함수를 가질 수 있다. 제2 및 제4 반도체층(126, 166)과 제2 및 제4 전극(130, 172)이 쇼트키 접합을 형성함에 따라서, 제2 및 제4 전극(130, 172)을 통해 공급되는 전류가 제2 및 제4 전극(130, 172) 하부에 집중되지 않고 제1 및 제2 투광성 전극층(134, 174)을 통해 흐르게 되어 전류 스프레딩이 개선될 수 있다.
도 6 은 실시예에 따른 발광소자의 단면도이다.
도 6 을 참조하면, 실시예에 따른 발광소자(100)는 제1 및 제2 절연체(136, 176)를 포함할 수 있다.
제1 절연체(136)는 제1 발광 구조물(120)의 측면의 적어도 일 영역에 형성될 수 있다. 도 6 에서는 제1 절연체(136)가 제1 발광 구조물(120)의 제1 전극(130)과 제2 전극(132) 사이의 노출된 영역에 배치되게, 즉 제1 절연체(136)가 상술한 제1 메사에칭된 제1 발광 구조물(120)의 측면에 형성되게 도시되었으나, 이에 한정하지 아니한다.
제2 절연체(176)는 제2 발광 구조물(160)의 측면의 적어도 일 영역에 형성될 수 있다. 도 8 에서는 제2 절연체(176)가 제2 발광 구조물(160)의 제3 전극(170)과 제4 전극(172) 사이의 노출된 영역에 배치되게 즉 제2 절연체(176)가 상술한 제2 메사에칭된 제2 발광 구조물(170)의 측면에 형성되게 도시되었으나, 도시되었으나, 이에 한정하지 아니한다.
제1 및 제2 절연체(136, 176)는 전기 절연성을 갖는 재질, 예컨대 SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiOx, TiO2, Ti, Al, Cr 중 어느 하나를 포함할 수 있으며, 이에 한정하지 아니한다.
제1 및 제2 발광 구조물(120, 160)의 측면의 적어도 일 영역에 제1 및 제2 절연체(136, 176)가 배치됨으로써, 제1 발광부(110)와 제2 발광부(150) 사이의 불필요한 전기적 쇼트가 방지될 수 있다.
도 7 및 도 8 은 실시예에 따른 발광소자(100)를 포함한 조명 시스템(200)의 회로도를 나타낸 개념도이다.
도 7 및 도 8 을 참조하면, 실시예에 따른 발광소자(100)를 포함한 조명 시스템(200)은 적어도 하나의 발광소자(100)를 포함하며, 각각의 발광소자(100)가 직렬 연결되게 구성될 수 있다.
각각의 발광소자(100)는 기판(미도시) 상에 소정의 회로 패턴을 통해 연결되어 발광소자 어레이를 형성할 수 있다. 이때, 발광소자(100)는 예컨대 후술하는 발광소자 패키지(500)에 실장되고 상기 발광소자 패키지(500)가 기판(미도시) 상에 실장되게 구성되거나, 또는 기판(미도시) 상에 발광소자(100)가 실장되는 (COB : Chip on Board) 형태로 구성될 수 있으며, 이에 한정하지 아니한다.
아울러, 실시예에 따른 발광소자(100)를 포함한 조명 시스템(200)은 예컨대 램프, 가로등, 백라이트 유닛 등과 같은 조명 장치를 포함할 수 있으며, 이에 한정하지 아니한다.
실시예에 따른 발광소자(100)는 AC 전원의 역전압 및 정전압 phase 에서 각각 광을 생성할 수 있는 제1 발광 구조물(120) 및 제2 발광 구조물(130)을 포함하므로, 실시예에 따른 조명 시스템(200)에 AC 전원이 연결된 경우, 발광소자(100)는 역전압 및 정전압 phase 모두에 대해 발광할 수 있으므로, 역전압 인가와 정전압 인가의 phase 전환에 따른 조명 시스템(200)의 깜박임 현상이 방지될 수 있다.
또한, 각각의 발광소자(100)는 역전압 및 정전압 phase 에서 모두 구동할 수 있고, 각각의 경우에 해당하는 전류 패스가 형성되므로, 예컨대 도 7 및 도 8 에 도시된 바와 같이 수개의 발광소자(100)가 AC 전원에 대해 직렬 연결되게 구성될 수 있다. 따라서, 수개의 발광소자(100)의 연결이 용이해지며 조명 시스템(200)의 출력 향상 및 출력 조절이 가능해질 수 있다.
도 9 내지 도 11 은 실시예에 따른 발광소자를 포함한 발광소자 패키지를 나타낸 사시도 및 단면도이다.
도 9 내지 도 11 을 참조하면, 발광소자 패키지(500)는 캐비티(520)가 형성된 몸체(510), 몸체(510)에 실장되는 제1 및 제2 리드 프레임(540, 550)과, 제1 및 제2 리드 프레임(540, 550)과 전기적으로 연결되는 발광소자(530), 및 발광소자(530)를 덮도록 캐비티(520)에 충진되는 수지층(미도시)를 포함할 수 있다.
몸체(510)는 폴리프탈아미드(PPA:Polyphthalamide)와 같은 수지 재질, 실리콘(Si), 알루미늄(Al), 알루미늄 나이트라이드(AlN), 액정폴리머(PSG, photo sensitive glass), 폴리아미드9T(PA9T), 신지오택틱폴리스티렌(SPS), 금속 재질, 사파이어(Al2O3), 베릴륨 옥사이드(BeO), 인쇄회로기판(PCB, Printed Circuit Board) 중 적어도 하나로 형성될 수 있다. 몸체(510)는 사출 성형, 에칭 공정 등에 의해 형성될 수 있으나 이에 대해 한정하지는 않는다.
몸체(510)의 내면은 경사면이 형성될 수 있다. 이러한 경사면의 각도에 따라 발광소자(530)에서 방출되는 광의 반사각이 달라질 수 있으며, 이에 따라 외부로 방출되는 광의 지향각을 조절할 수 있다.
광의 지향각이 줄어들수록 발광소자(530)에서 외부로 방출되는 광의 집중성은 증가하고, 반대로 광의 지향각이 클수록 발광소자(530)에서 외부로 방출되는 광의 집중성은 감소한다.
한편, 몸체(510)에 형성되는 캐비티(520)를 위에서 바라본 형상은 원형, 사각형, 다각형, 타원형 등의 형상일 수 있으며, 모서리가 곡선인 형상일 수도 있으나 이에 한정되는 것은 아니다.
발광소자(530)는 제1 리드 프레임(540) 상에 실장되며, 예를 들어, 적색, 녹색, 청색, 백색 등의 빛을 방출하는 발광소자 또는 자외선을 방출하는 UV(Ultra Violet) 발광소자일 수 있으나, 이에 대해 한정하지는 않는다. 또한, 발광소자(530)는 한 개 이상 실장될 수 있다.
삭제
한편, 실시예에 따른 발광소자(530)는 제1 및 제2 발광 구조물(미도시)을 포함하며, 제1 및 제2 발광 구조물(미도시)는 각각 역방향 바이어스 및 순방향 바이어스에서 구동할 수 있다. 따라서, 실시예에 따른 발광소자 패키지(500)는 교류 전원에서 역방향 바이어스 및 순방향 바이어스에서 모두 발광할 수 있으므로, 발광 효율이 개선될 수 있다.
아울러, 교류 전원에서 별도의 ESD 소자가 필요하지 않으므로, 발광소자 패키지(500) 내에 ESD 소자에 의한 광 손실이 방지될 수 있다.
수지층(미도시)은 발광소자(530)를 덮도록 캐비티(520)에 충진될 수 있다.
수지층(미도시)은 실리콘, 에폭시, 및 기타 수지 재질로 형성될 수 있으며, 캐비티(520) 내에 충진한 후, 이를 자외선 또는 열 경화하는 방식으로 형성될 수 있다.
또한 수지층(미도시)은 형광체를 포함할 수 있으며, 형광체는 발광소자(530)에서 방출되는 광의 파장에 종류가 선택되어 발광소자 패키지(500)가 백색광을 구현하도록 할 수 있다.
이러한 형광체는 발광소자(530)에서 방출되는 광의 파장에 따라 청색 발광 형광체, 청록색 발광 형광체, 녹색 발광 형광체, 황녹색 발광 형광체, 황색 발광 형광체, 황적색 발광 형광체, 오렌지색 발광 형광체, 및 적색 발광 형광체중 하나가 적용될 수 있다.
즉, 형광체는 발광소자(530)에서 방출되는 제1 빛을 가지는 광에 의해 여기 되어 제2 빛을 생성할 수 있다. 예를 들어, 발광소자(530)가 청색 발광 다이오드이고 형광체가 황색 형광체인 경우, 황색 형광체는 청색 빛에 의해 여기되어 황색 빛을 방출할 수 있으며, 청색 발광 다이오드에서 발생한 청색 빛 및 청색 빛에 의해 여기 되어 발생한 황색 빛이 혼색됨에 따라 발광소자 패키지(500)는 백색 빛을 제공할 수 있다.
이와 유사하게, 발광소자(530)가 녹색 발광 다이오드인 경우는 magenta 형광체 또는 청색과 적색의 형광체를 혼용하는 경우, 발광소자(530)가 적색 발광 다이오드인 경우는 Cyan형광체 또는 청색과 녹색 형광체를 혼용하는 경우를 예로 들 수 있다.
이러한 형광체는 YAG계, TAG계, 황화물계, 실리케이트계, 알루미네이트계, 질화물계, 카바이드계, 니트리도실리케이트계, 붕산염계, 불화물계, 인산염계 등의 공지된 형광체일 수 있다.
제1 및 제2 리드 프레임(540, 550)은 금속 재질, 예를 들어, 티타늄(Ti), 구리(Cu), 니켈(Ni), 금(Au), 크롬(Cr), 탄탈늄(Ta), 백금(Pt), 주석(Sn), 은(Ag), 인(P), 알루미늄(Al), 인듐(In), 팔라듐(Pd), 코발트(Co), 실리콘(Si), 게르마늄(Ge), 하프늄(Hf), 루테늄(Ru), 철(Fe) 중에서 하나 이상의 물질 또는 합금을 포함할 수 있다. 또한, 제1 및 제2 리드 프레임(540, 550)은 단층 또는 다층 구조를 가지도록 형성될 수 있으며, 이에 대해 한정하지는 않는다.
제1 제2 리드 프레임(540, 550)은 서로 이격되어 서로 전기적으로 분리된다. 발광소자(530)는 제1 및 제2 리드 프레임(540, 550)상에 실장되며, 제1 및 제2 리드 프레임(540, 550)은 발광소자(530)와 직접 접촉하거나 또는 솔더링 부재(미도시)와 같은 전도성을 갖는 재료를 통해서 전기적으로 연결될 수 있다. 또한, 발광소자(530)는 와이어 본딩을 통해 제1 및 제2 리드 프레임(540, 550)과 전기적으로 연결될 수 있으며, 이에 한정하지 아니한다. 따라서 제1 및 제2 리드 프레임(540, 550)에 전원이 연결되면 발광소자(530)에 전원이 인가될 수 있다. 한편, 수개의 리드 프레임(미도시)이 몸체(510)내에 실장되고 각각의 리드 프레임(미도시)이 발광소자(530)와 전기적으로 연결될 수 있으며, 이에 한정하지 아니한다.
한편, 도 11 을 참조하면, 실시예에 따른 발광소자 패키지(500)는 광학 시트(580)를 포함할 수 있으며, 광학 시트(580)는 베이스부(582) 및 프리즘 패턴(584)을 포함할 수 있다.
베이스부(582)는 프리즘 패턴(584)를 형성하기 위한 지지체로서 열적 안정성이 우수하고 투명한 재질로 이루어진 것으로, 예를 들어 폴리에틸렌테레프탈레이트, 폴리카보네이트, 폴리프로필렌, 폴리에틸렌, 폴리스틸렌, 및 폴리에폭시로 이루어진 군에서 선택된 어느 하나로 이루어질 수 있으나 이에 한정하지 않는다.
또한, 베이스부(582)는 형광체(미도시)를 포함할 수 있다. 일 예로 베이스부(582)를 형성하는 재질에 형광체(미도시)를 골고루 분산시킨 상태에서 이를 경화하여 베이스부(582)를 형성할 수 있다. 이와 같이 베이스부(582)를 형성하는 경우는 형광체(미도시)는 베이스부(582) 전체에 균일하게 분포될 수 있다.
한편, 베이스부(582) 상에는 광을 굴절하고, 집광하는 입체 형상의 프리즘 패턴(584)이 형성될 수 있다. 프리즘 패턴(584)을 구성하는 물질은 아크릴 레진일 수 있으나, 이에 한정되지 않는다.
프리즘 패턴(584)은 베이스부(582)의 일 면에서 일 방향을 따라 상호 인접하여 평행하게 배열된 복수의 선형 프리즘을 포함하며, 선형 프리즘의 축 방향에 대한 수직 단면은 삼각형일 수 있다.
프리즘 패턴(584)은 광을 집광하는 효과가 있기 때문에, 발광소자 패키지(500)에 광학 시트(580)를 부착하는 경우는 광의 직진성이 향상되어 발광소자 패키지(500)의 광의 휘도가 향상될 수 있다.
한편, 프리즘 패턴(584)에는 형광체(미도시)가 포함될 수 있다.
형광체(미도시)는 분산된 상태로 프리즘 패턴(584)을 형성하는, 예를 들면 아크릴 레진과 혼합하여 페이스트 또는 슬러리 상태로 만든 후, 프리즘 패턴(584)을 형성함으로써 프리즘 패턴(584) 내에 균일하게 포함될 수 있다.
이와 같이 프리즘 패턴(584)에 형광체(미도시)가 포함되는 경우는 발광소자 패키지(500)의 광의 균일도 및 분포도가 향상됨은 물론, 프리즘 패턴(584)에 의한 광의 집광효과 외에 형광체(미도시)에 의한 광의 분산효과가 있기 때문에 발광소자 패키지(500)의 지향각을 향상시킬 수 있다.
실시 예에 따른 발광소자 패키지(500)는 복수개가 기판 상에 어레이되며, 발광소자 패키지(500)의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광소자 패키지, 기판, 광학 부재는 라이트 유닛으로 기능할 수 있다. 또 다른 실시 예는 상술한 실시 예들에 기재된 발광소자 또는 발광소자 패키지를 포함하는 표시 장치, 지시 장치, 조명 시스템으로 구현될 수 있으며, 예를 들어, 조명 시스템은 램프, 가로등을 포함할 수 있다.
도 12 는 실시예에 따른 발광소자 패키지를 포함하는 조명장치를 도시한 사시도이며, 도 13 은 도 12 의 조명장치의 C-C' 단면을 도시한 단면도이다.
도 12 및 도 13 을 참조하면, 조명장치(600)는 몸체(610), 몸체(610)와 체결되는 커버(630) 및 몸체(610)의 양단에 위치하는 마감캡(650)을 포함할 수 있다.
몸체(610)의 하부면에는 발광소자 모듈(640)이 체결되며, 몸체(610)는 발광소자 패키지(644)에서 발생된 열이 몸체(610)의 상부면을 통해 외부로 방출할 수 있도록 전도성 및 열발산 효과가 우수한 금속재질로 형성될 수 있다.
발광소자 패키지(644)는 PCB(642) 상에 다색, 다열로 실장되어 어레이를 이룰 수 있으며, 동일한 간격으로 실장되거나 또는 필요에 따라서 다양한 이격 거리를 가지고 실장될 수 있어 밝기 등을 조절할 수 있다. 이러한 PCB(642)로 MPPCB(Metal Core PCB) 또는 FR4 재질의 PCB 등을 사용할 수 있다.
한편, 실시예에 따른 발광소자 패키지(644)는 발광소자(미도시)를 포함하며,발광소자(미도시)는 제1 및 제2 발광 구조물(미도시)을 포함하고, 제1 및 제2 발광 구조물(미도시)은 각각 역방향 바이어스 및 순방향 바이어스에서 구동할 수 있다. 따라서, 실시예에 따른 조명장치(600)는 교류 전원에서 역방향 바이어스 및 순방향 바이어스에서 모두 발광할 수 있으므로, 깜박임 현상이 해소되고 발광 효율이 개선될 수 있다.
발광소자 패키지(644)는 연장된 리드 프레임(미도시)를 포함하여 향상된 방열 기능을 가질 수 있으므로, 발광소자 패키지(644)의 신뢰성과 효율성이 향상될 수 있으며, 발광소자 패키지(622) 및 발광소자 패키지(644)를 포함하는 조명장치(600)의 사용 연한이 연장될 수 있다.
커버(630)는 몸체(610)의 하부면을 감싸도록 원형의 형태로 형성될 수 있으나, 이에 한정되지 않음은 물론이다.
커버(630)는 내부의 발광소자 모듈(640)을 외부의 이물질 등으로부터 보호한다. 또한, 커버(630)는 발광소자 패키지(644)에서 발생한 광의 눈부심을 방지하고, 외부로 광을 균일하게 방출할 수 있도록 확산입자를 포함할 수 있으며, 또한 커버(630)의 내면 및 외면 중 적어도 어느 한 면에는 프리즘 패턴 등이 형성될 수 있다. 또한 커버(630)의 내면 및 외면 중 적어도 어느 한 면에는 형광체가 도포될 수도 있다.
한편, 발광소자 패키지(644)에서 발생한 광은 커버(630)를 통해 외부로 방출되므로 커버(630)는 광 투과율이 우수하여야 하며, 발광소자 패키지(644)에서 발생한 열에 견딜 수 있도록 충분한 내열성을 구비하고 있어야 하는바, 커버(630)는 폴리에틸렌 테레프탈레이트(Polyethylen Terephthalate; PET), 폴리카보네이트(Polycarbonate; PC) 또는 폴리메틸 메타크릴레이트(Polymethyl Methacrylate; PMMA) 등을 포함하는 재질로 형성되는 것이 바람직하다.
마감캡(650)은 몸체(610)의 양단에 위치하며 전원장치(미도시)를 밀폐하는 용도로 사용될 수 있다. 또한 마감캡(650)에는 전원핀(652)이 형성되어 있어, 실시예에 따른 조명장치(600)는 기존의 형광등을 제거한 단자에 별도의 장치 없이 곧바로 사용할 수 있게 된다.
도 14 는 실시예에 따른 발광소자를 포함하는 액정표시장치의 분해 사시도이다.
도 14 는 에지-라이트 방식으로, 액정표시장치(700)는 액정표시패널(710)과 액정표시패널(710)로 빛을 제공하기 위한 백라이트 유닛(770)을 포함할 수 있다.
액정표시패널(710)은 백라이트 유닛(770)으로부터 제공되는 광을 이용하여 화상을 표시할 수 있다. 액정표시패널(710)은 액정을 사이에 두고 서로 대향하는 컬러 필터 기판(712) 및 박막 트랜지스터 기판(714)을 포함할 수 있다.
컬러 필터 기판(712)은 액정표시패널(710)을 통해 디스플레이되는 화상의 색을 구현할 수 있다.
박막 트랜지스터 기판(714)은 구동 필름(717)을 통해 다수의 회로부품이 실장되는 인쇄회로 기판(718)과 전기적으로 접속되어 있다. 박막 트랜지스터 기판(714)은 인쇄회로 기판(718)으로부터 제공되는 구동 신호에 응답하여 인쇄회로 기판(718)으로부터 제공되는 구동 전압을 액정에 인가할 수 있다.
박막 트랜지스터 기판(714)은 유리나 플라스틱 등과 같은 투명한 재질의 다른 기판상에 박막으로 형성된 박막 트랜지스터 및 화소 전극을 포함할 수 있다.
백라이트 유닛(770)은 빛을 출력하는 발광소자 모듈(720), 발광소자 모듈(720)로부터 제공되는 빛을 면광원 형태로 변경시켜 액정표시패널(710)로 제공하는 도광판(730), 도광판(730)으로부터 제공된 빛의 휘도 분포를 균일하게 하고 수직 입사성을 향상시키는 다수의 필름(750, 766, 764) 및 도광판(730)의 후방으로 방출되는 빛을 도광판(730)으로 반사시키는 반사 시트(740)로 구성된다.
발광소자 모듈(720)은 복수의 발광소자 패키지(724)와 복수의 발광소자 패키지(724)가 실장되어 어레이를 이룰 수 있도록 PCB기판(722)을 포함할 수 있다.
한편, 실시예에 따른 백라이트 유닛(770)은 발광소자(미도시)를 포함하며,발광소자(미도시)는 제1 및 제2 발광 구조물(미도시)을 포함하고, 제1 및 제2 발광 구조물(미도시)은 각각 역방향 바이어스 및 순방향 바이어스에서 구동할 수 있다. 따라서, 실시예에 따른 백라이트 유닛(770)는 교류 전원에서 역방향 바이어스 및 순방향 바이어스에서 모두 발광할 수 있으므로, 깜박임 현상이 해소되고 발광 효율이 개선될 수 있다.
한편, 백라이트 유닛(770)은 도광판(730)으로부터 입사되는 빛을 액정 표시 패널(710) 방향으로 확산시키는 확산필름(766)과, 확산된 빛을 집광하여 수직 입사성을 향상시키는 프리즘필름(750)으로 구성될 수 있으며, 프리즘필름(750)를 보호하기 위한 보호필름(764)을 포함할 수 있다.
도 15 는 실시예에 따른 발광소자를 포함하는 액정표시장치의 분해 사시도이다. 다만, 도 14 에서 도시하고 설명한 부분에 대해서는 반복하여 상세히 설명하지 않는다.
도 15 는 직하 방식으로, 액정표시장치(800)는 액정표시패널(810)과 액정표시패널(810)로 빛을 제공하기 위한 백라이트 유닛(870)을 포함할 수 있다.
액정표시패널(810)은 도 14 에서 설명한 바와 동일하므로, 상세한 설명은 생략한다.
백라이트 유닛(870)은 복수의 발광소자 모듈(823), 반사시트(824), 발광소자 모듈(823)과 반사시트(824)가 수납되는 하부 섀시(830), 발광소자 모듈(823)의 상부에 배치되는 확산판(840) 및 다수의 광학필름(860)을 포함할 수 있다.
발광소자 모듈(823) 복수의 발광소자 패키지(822)와 복수의 발광소자 패키지(822)가 실장되어 어레이를 이룰 수 있도록 PCB기판(821)을 포함할 수 있다.
한편, 실시예에 따른 백라이트 유닛(870)은 발광소자(미도시)를 포함하며,발광소자(미도시)는 제1 및 제2 발광 구조물(미도시)을 포함하고, 제1 및 제2 발광 구조물(미도시)은 각각 역방향 바이어스 및 순방향 바이어스에서 구동할 수 있다. 따라서, 실시예에 따른 백라이트 유닛(870)는 교류 전원에서 역방향 바이어스 및 순방향 바이어스에서 모두 발광할 수 있으므로, 깜박임 현상이 해소되고 발광 효율이 개선될 수 있다.
반사 시트(824)는 발광소자 패키지(822)에서 발생한 빛을 액정표시패널(810)이 위치한 방향으로 반사시켜 빛의 이용 효율을 향상시킨다.
한편, 발광소자 모듈(823)에서 발생한 빛은 확산판(840)에 입사하며, 확산판(840)의 상부에는 광학 필름(860)이 배치된다. 광학 필름(860)은 확산 필름(866), 프리즘필름(850) 및 보호필름(864)를 포함하여 구성될 수 있다.
한편, 실시예에 따른 발광소자는 상기한 바와 같이 설명된 실시예들의 구성과 방법이 한정되게 적용될 수 있는 것이 아니라, 상기 실시예들은 다양한 변형이 이루어질 수 있도록 각 실시예들의 전부 또는 일부가 선택적으로 조합되어 구성될 수도 있다.
또한, 이상에서는 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.
100 : 발광소자 120 : 제1 발광 구조물
122: 제1 반도체층 124 : 제1 활성층
126 : 제2 반도체층 130 : 제1 전극
132 : 제2 전극 160 : 제2 발광 구조물
162 : 제3 반도체층 164 : 제2 활성층
166 : 제4 반도체층 170: 제3 전극
172 : 제4 전극 180 : 제1 연결 부재
182 : 제2 연결 부재

Claims (8)

  1. 제1도전형이 도핑된 제1반도체층, 제2도전형이 도핑된 제2반도체층 및 상기 제1, 2반도체층 사이에 형성된 제1활성층을 포함하는 제1발광구조물; 및
    상기 제1도전형이 도핑된 제3반도체층, 상기 제2도전형이 도핑된 제4반도체층 및 상기 제3, 4반도체층 사이에 형성된 제2활성층을 포함하는 제2발광구조물;을 포함하고,
    상기 제2발광구조물은 상기 제1발광구조물 상에 플립(flip) 연결되되,
    상기 제1반도체층과 상기 제4반도체층은,
    제1도전성 연결부재에 의해 전기적으로 연결되고,
    상기 제2반도체층과 상기 제3반도체층은,
    제2도전성 연결부재에 의해 전기적으로 연결되고,
    상기 제1반도체층, 상기 제4반도체층, 상기 제1도전성 연결부재는 수직방향으로 중첩되게 형성되고,
    상기 제2반도체층, 상기 제3반도체층, 상기 제2도전성 연결부재는 수직방향으로 중첩되게 형성되는 발광소자.
  2. 제1항에 있어서,
    상기 제2발광구조물이 성장되는 제2성장기판을 더 포함하고,
    상기 제2성장기판은 광 투광 성질을 갖는 발광소자.
  3. 제1항에 있어서,
    상기 제1, 2 발광구조물은 각각 수평형 발광구조물이고, 상기 제1발광구조물과 상기 제2발광구조물은 수평방향으로 일부 중첩하는 영역을 갖는 발광소자.
  4. 제1항에 있어서,
    상기 제1 및 제2 도전성 연결 부재는,
    범프 메탈이고,
    상기 범프 메탈은,
    Cr, Au, Ti, Ni 중 어느 하나를 포함하는 발광소자.
  5. 삭제
  6. 제1항에 있어서,
    상기 제2 반도체층 상에 형성되는 제1 투광성 전극층; 및
    상기 제4 반도체층 상에 형성되는 제2 투광성 전극층;을 더 포함하는 발광소자.
  7. 제1항에 있어서,
    상기 제1 발광 구조물의 측면의 적어도 일 영역에 형성되며, 상기 제1반도체층과 연결되는 제1 전극과 상기 제2반도체층과 연결되는 제2 전극 사이에 배치되는 제1 절연체; 및
    상기 제2 발광 구조물의 측면의 적어도 일 영역에 형성되며, 상기 제3반도체층과 연결되는 제3 전극과 상기 제4반도체층과 연결되는 제4 전극 사이에 배치되는 제2 절연체;를 더 포함하는 발광소자.
  8. 삭제
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022149627A1 (ko) * 2021-01-06 2022-07-14 엘지전자 주식회사 발광 소자 및 디스플레이 장치

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10693042B2 (en) 2017-11-23 2020-06-23 Lg Display Co., Ltd. Light-emitting device and display device using the same
KR102414237B1 (ko) * 2017-12-07 2022-06-28 엘지디스플레이 주식회사 발광 소자 및 이를 이용한 표시 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050074491A (ko) * 2002-10-22 2005-07-18 크리 인코포레이티드 에이씨 동작용 발광 다이오드 어셈블리 및 그 제조 방법
KR20060054089A (ko) * 2004-10-20 2006-05-22 아리마 옵토일렉트로닉스 코포레이션 다층 코팅으로 형성한 플립칩 전극 발광 소자

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050074491A (ko) * 2002-10-22 2005-07-18 크리 인코포레이티드 에이씨 동작용 발광 다이오드 어셈블리 및 그 제조 방법
KR20060054089A (ko) * 2004-10-20 2006-05-22 아리마 옵토일렉트로닉스 코포레이션 다층 코팅으로 형성한 플립칩 전극 발광 소자

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022149627A1 (ko) * 2021-01-06 2022-07-14 엘지전자 주식회사 발광 소자 및 디스플레이 장치

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