KR20230115408A - 디스플레이 장치 및 그 제조방법 - Google Patents

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KR20230115408A
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Abstract

본 발명은 제조 과정 중 불량 발생률이 낮은 디스플레이 장치 및 그 제조방법을 위하여, 디스플레이영역 및 상기 디스플레이영역 외측의 주변영역을 갖는 기판과, 상기 디스플레이영역에 배치되는 디스플레이소자와, 상기 주변영역에 배치되고 제1금속층과 상기 제1금속층 상에 위치하는 제2금속층과 상기 제2금속층 상에 위치하며 상기 제2금속층과 면접촉하는 제1금속산화물층과 상기 제1금속산화물층 상에 위치하며 상기 제1금속산화물층과 면접촉하는 산화물도전층을 포함하는 패드를 구비하는, 디스플레이 장치 및 그 제조방법을 제공한다.

Description

디스플레이 장치 및 그 제조방법{Display apparatus and method of manufacturing the same}
본 발명의 실시예들은 디스플레이 장치 및 그 제조방법에 관한 것으로서, 더 상세하게는 제조 과정 중 불량 발생률이 낮은 디스플레이 장치 및 그 제조방법에 관한 것이다.
일반적으로 유기발광 디스플레이 장치와 같은 디스플레이 장치는 화소전극, 발광층 및 대향전극을 구비하여, 발광층에서 방출된 광이 외부로 취출되도록 하여 이미지를 표시한다. 이러한 디스플레이 장치는 화소전극에 인가되는 전기적 신호에 따라 이에 대응하는 휘도의 광이 방출된다. 이를 위해, 디스플레이 장치는 패드를 구비하여 패드를 통해 집적회로소자 및/또는 인쇄회로기판으로부터 신호를 인가받을 수 있다.
그러나 이러한 종래의 디스플레이 장치에는 패드 형성 이후의 후속 공정에서 패드가 손상될 수 있다는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 제조 과정 중 불량 발생률이 낮은 디스플레이 장치 및 그 제조방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 디스플레이영역 및 상기 디스플레이영역 외측의 주변영역을 갖는 기판과, 상기 디스플레이영역에 배치되는 디스플레이소자와, 상기 주변영역에 배치되고 제1금속층과 상기 제1금속층 상에 위치하는 제2금속층과 상기 제2금속층 상에 위치하며 상기 제2금속층과 면접촉하는 제1금속산화물층과 상기 제1금속산화물층 상에 위치하며 상기 제1금속산화물층과 면접촉하는 산화물도전층을 포함하는 패드를 구비하는, 디스플레이 장치가 제공된다.
상기 산화물도전층은 ITO를 포함할 수 있다.
상기 산화물도전층은 비정질 ITO를 포함할 수 있다.
상기 제1금속산화물층은 상기 제2금속층이 포함하는 금속의 산화물을 포함할 수 있다.
상기 산화물도전층의 상기 제1금속산화물층 방향의 저면의 면적은 상면의 면적보다 좁고, 상기 산화물도전층의 측면은 상기 제1금속산화물층의 상면에 대해 기울어질 수 있다.
상기 제1금속산화물층의 상면의 면적은 상기 산화물도전층의 상기 제1금속산화물층 방향의 저면의 면적과 같을 수 있다.
상기 제1금속산화물층 외측에 위치하도록 상기 제2금속층 상에 위치하는 제2금속산화물층을 더 구비할 수 있다.
상기 제1금속산화물층과 상기 제2금속산화물층은 일체(一體)일 수 있다.
상기 제1금속산화물층의 두께는 상기 제2금속산화물층의 두께보다 두꺼울 수 있다.
상기 제1금속산화물층과 상기 제2금속산화물층은 동일한 물질을 포함할 수 있다.
상기 제1금속산화물층과 상기 제2금속산화물층은 상기 제2금속층이 포함하는 금속의 산화물을 포함할 수 있다.
상기 제2금속층은 구리를 포함하고, 상기 제1금속산화물층과 상기 제2금속산화물층은 산화구리를 포함할 수 있다.
상기 산화물도전층의 상면의 면적은 상기 제2금속층의 상면의 면적 이하일 수 있다.
상기 산화물도전층의 저면과 측면이 이루는 각도는 90도보다 크고 170도 이하일 수 있다.
상기 제1금속층은 티타늄을 포함할 수 있다.
상기 산화물도전층의 두께는 400ㅕ 이상 850ㅕ 이하일 수 있다.
상기 제2금속층의 저면의 면적은 상면의 면적보다 넓고, 상기 제2금속층의 측면은 저면에 대해 기울어질 수 있다.
상기 제2금속층의 저면과 측면이 이루는 각도는 30도 이상 70도 이하일 수 있다.
상기 디스플레이영역에 배치되어 상기 디스플레이소자에 전기적으로 연결되며 상기 패드와 동일한 층구조를 갖는 전극을 포함하는 박막트랜지스터를 더 구비할 수 있다.
본 발명의 일 관점에 따르면, 제1증착클러스터의 제1챔버 내에서 기판 상에 제1금속층 형성층을 증착하는 단계와, 제1증착클러스터의 제2챔버 내에서 제1금속층 형성층 상에 제2금속층 형성층을 증착하는 단계와, 제1증착클러스터 외부에서 제2금속층 형성층 상면을 세정하는 단계와, 제3챔버 내에서 제2금속층 형성층 상부에 산화물도전층 형성층을 증착하는 단계와, 제1금속층 형성층과 제2금속층 형성층과 산화물도전층 형성층을 동시에 패터닝하여 패드를 형성하는 단계를 포함하는, 디스플레이 장치 제조방법이 제공된다.
상기 패드를 형성하는 단계는, 제1금속층 형성층과 제2금속층 형성층과 산화물도전층을 동시에 패터닝하는 제1패터닝 단계와, 산화물도전층을 패터닝하는 제2패터닝 단계를 포함할 수 있다.
상기 제2패터닝 단계에서 사용하는 식각액에 포함된 금속 억제제(metal inhibitor)의 중량%는 상기 제1패터닝 단계에서 사용하는 식각액에 포함된 금속 억제제의 중량%보다 클 수 있다.
제1금속층 형성층은 티타늄을 포함하고, 제2금속층 형성층은 구리를 포함하며, 산화물도전층 형성층은 ITO를 포함할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 제조 과정 중 불량 발생률이 낮은 디스플레이 장치 및 그 제조방법을 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시하는 평면도이다.
도 2는 도 1의 디스플레이 장치가 포함하는 일 화소의 등가회로도이다.
도 3은 도 1의 A부분을 확대하여 개략적으로 도시하는 평면도이다.
도 4는 도 1의 디스플레이 장치의 일부분을 개략적으로 도시하는 단면도이다.
도 5 내지 도 10은 도 4의 디스플레이 장치를 제조하는 과정을 개략적으로 도시하는 단면도들이다.
도 11은 도 3의 B-B'선을 따라 취한 단면의 단면도이다.
도 12는 ITO 두께에 따른 단위면적 당 핀홀들의 개수를 보여주는 그래프이다.
도 13은 본 발명의 일 실시예에 따른 디스플레이 장치의 일부분을 개략적으로 도시하는 단면도이다.
도 14는 도 13의 C 부분을 확대하여 도시하는 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서 층, 막, 영역, 판 등의 각종 구성요소가 다른 구성요소 "상에" 있다고 할 때, 이는 다른 구성요소 "바로 상에" 있는 경우뿐 아니라 그 사이에 다른 구성요소가 개재된 경우도 포함한다. 또한 설명의 편의를 위하여 도면에서는 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
이하의 실시예에서, x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
도 1에 도시된 것과 같이, 본 실시예에 따른 디스플레이 장치는 디스플레이패널(10)을 포함한다. 이러한 디스플레이 장치는 디스플레이패널(10)을 포함하는 것이라면 어떤 것이든 가능하다. 예컨대 디스플레이 장치는 스마트폰, 태블릿, 랩탑, 텔레비전 또는 광고판 등과 같은 다양한 장치일 수 있다.
디스플레이패널(10)은 디스플레이영역(DA)과 디스플레이영역(DA) 외측에 위치하는 주변영역(PA)을 포함한다. 도 1에서는 디스플레이영역(DA)이 직사각형의 형상을 갖는 것으로 도시하고 있다. 다만, 본 발명은 이에 한정되지 않는다. 디스플레이영역(DA)은 예컨대, 원형, 타원형, 다각형, 특정 도형의 형상 등 다양한 형상을 가질 수 있다.
디스플레이영역(DA)은 이미지를 표시하는 부분으로, 복수의 화소(PX)들이 배치될 수 있다. 각 화소(PX)는 유기발광다이오드와 같은 디스플레이소자를 포함할 수 있다. 각 화소(PX)는 예컨대, 적색, 녹색 또는 청색의 광을 방출할 수 있다. 이러한 화소(PX)는 박막트랜지스터(Thin Film Transistor: TFT), 스토리지커패시터 등을 포함하는 화소회로와 연결될 수 있다. 이러한 화소회로는 스캔 신호를 전달하는 스캔선(SL), 스캔선(SL)과 교차하며 데이터 신호를 전달하는 데이터선(DL) 및 구동전압을 공급하는 구동전압선(PL) 등과 연결될 수 있다. 스캔선(SL)은 x 방향으로 연장되고, 데이터선(DL) 및 구동전압선(PL)은 y 방향으로 연장될 수 있다.
화소(PX)는 전기적으로 연결된 화소회로로부터의 전기적 신호에 대응하는 휘도의 광을 방출할 수 있다. 디스플레이영역(DA)은 화소(PX)에서 방출되는 광을 통해 소정의 이미지를 표시할 수 있다. 참고로 화소(PX)라 함은 전술한 바와 같이 적색, 녹색 및 청색 중 어느 하나의 색상의 광을 방출하는 발광영역으로 정의될 수 있다.
주변영역(PA)은 화소(PX)가 배치되지 않은 영역으로, 이미지를 표시하지 않는 영역일 수 있다. 주변영역(PA)에는 화소(PX)의 구동을 위한 전원공급배선 등이 위치할 수 있다. 또한 주변영역(PA)에는 구동회로부를 포함하는 인쇄회로기판이나 드라이버 IC와 같은 집적회로소자가 전기적으로 연결되는 패드(400) 등이 배치될 수 있다.
참고로 디스플레이패널(10)은 기판(100)을 포함하므로, 기판(100)이 이러한 디스플레이영역(DA) 및 주변영역(PA)을 갖는다고 할 수도 있다.
이하에서는, 본 발명의 일 실시예에 따른 디스플레이 장치로서, 유기 발광 디스플레이 장치에 대해 설명한다. 하지만 본 발명의 디스플레이 장치는 이에 한정되지 않는다. 예컨대 본 발명의 디스플레이 장치는 무기 발광 디스플레이 장치(Inorganic Light Emitting Display 또는 무기 EL 디스플레이 장치)이거나, 양자점 발광 디스플레이 장치(Quantum dot Light Emitting Display)일 수도 있다.
도 2는 도 1의 디스플레이 장치가 포함하는 일 화소(PX)의 등가회로도이다. 도 2에 도시된 것과 같이, 일 화소(PX)는 화소회로(PC) 및 이에 전기적으로 연결된 유기발광소자(OLED)를 포함할 수 있다.
화소회로(PC)는 제1트랜지스터(T1), 제2트랜지스터(T2) 및 스토리지 커패시터(Cst)를 포함할 수 있다. 제2트랜지스터(T2)는 스위칭 트랜지스터로서, 스캔라인(SL) 및 데이터라인(DL)에 연결되며, 스캔라인(SL)으로부터 입력되는 스위칭 신호에 의해 턴-온(turn-on)되어 데이터라인(DL)으로부터 입력된 데이터 신호를 제1트랜지스터(T1)로 전달할 수 있다. 스토리지 커패시터(Cst)는 일단이 제2트랜지스터(T2)에 전기적으로 연결되고 타단이 구동전압선(PL)에 전기적으로 연결되며, 제2트랜지스터(T2)로부터 전달받은 전압과 구동전압선(PL)에 공급되는 구동전원전압(ELVDD)의 차이에 해당하는 전압을 저장할 수 있다.
제1트랜지스터(T1)는 구동 트랜지스터로서, 구동전압선(PL)과 스토리지 커패시터(Cst)에 연결되며, 스토리지 커패시터(Cst)에 저장된 전압 값에 대응하여 구동전압선(PL)으로부터 유기발광소자(OLED)로 흐르는 구동 전류의 크기를 제어할 수 있다. 유기발광소자(OLED)는 구동 전류에 의해 소정의 휘도를 갖는 빛을 방출할 수 있다. 유기발광소자(OLED)의 대향전극(530, 도 4 참조)은 전극전원전압(ELVSS)을 공급받을 수 있다.
도 2는 화소회로(PC)가 2개의 트랜지스터들과 1개의 스토리지 커패시터를 포함하는 것을 설명하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대, 트랜지스터의 개수 또는 스토리지 커패시터의 개수는 화소회로(PC)의 설계에 따라 다양하게 변경될 수 있다.
도 3은 도 1의 A부분을 확대하여 개략적으로 도시하는 평면도이다. 도 3에 도시된 것과 같이, 연결배선(1100)들은 주변영역(PA)에 배치될 수 있다. 연결배선(1100)들은 디스플레이영역(DA)에 배치된 신호선들, 예컨대 데이터라인들과 패드(400)들을 전기적으로 연결할 수 있다. 연결배선(1100)들 각각은 신호선과 패드(400)를 전기적으로 연결하기 위해 일 방향으로 연장된 제1부분(1101) 및 제1부분(1101)의 단부에 배치되는 제2부분(1102)을 포함할 수 있다.
패드(400)는 연결배선(1100)과 중첩할 수 있다. 구체적으로, 패드(400)는 연결배선(1100)의 제2부분(1102) 상부에 위치하여 연결배선(1100)의 제2부분(1102)과 중첩할 수 있다. 패드(400)는 복수개의 층들을 포함하는 다층 구조를 가질 수 있다. 이에 대해서는 후술한다.
도 4는 도 1의 디스플레이 장치의 일부분을 개략적으로 도시하는 단면도이다. 도 4에 도시된 것과 같이, 본 실시예에 따른 디스플레이 장치는 기판(100)을 구비한다. 기판(100)은 플렉서블 또는 벤더블 특성을 갖는 다양한 물질을 포함할 수 있다. 예컨대 기판(100)은 글라스, 금속 또는 고분자 수지를 포함할 수 있다. 또한, 기판(100)은 폴리에테르술폰(polyethersulphone), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate)와 같은 고분자 수지를 포함할 수 있다. 물론 기판(100)은 각각 이와 같은 고분자 수지를 포함하는 두 개의 층들과 그 층들 사이에 개재된 (실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드 등의) 무기물을 포함하는 배리어층을 포함하는 다층구조를 가질 수도 있는 등, 다양한 변형이 가능하다.
기판(100) 상에는 디스플레이소자, 그리고 디스플레이소자와 전기적으로 연결되는 박막트랜지스터(TFT)가 위치할 수 있다. 도 4에서는 디스플레이소자로서 유기발광소자(OLED)가 기판(100) 상에 위치하는 것을 도시하고 있다. 이러한 유기발광소자(OLED)가 박막트랜지스터(TFT)에 전기적으로 연결된다는 것은, 유기발광소자(OLED)가 포함하는 화소전극(510)이 박막트랜지스터(TFT)에 전기적으로 연결되는 것으로 이해될 수 있다.
박막트랜지스터(TFT)는 비정질실리콘, 다결정실리콘, 유기반도체물질 또는 산화물반도체물질을 포함하는 반도체층(221)을 구비한다. 그리고 박막트랜지스터(TFT)는 게이트전극(222), 소스전극(440) 및/또는 드레인전극(430)을 포함할 수 있다. 게이트전극(222)은 다양한 도전성 물질을 포함하며 다양한 층상구조를 가질 수 있는데, 예컨대 Mo층과 Al층을 포함할 수 있다. 또는 게이트전극(222)은 TiNx층, Al층 및/또는 Ti층을 포함할 수도 있다. 소스전극(440)과 드레인전극(430) 역시 다양한 도전성 물질을 포함하며 다양한 층상구조를 가질 수 있는데, 예컨대 Ti층, Al층 및/또는 Cu층을 포함할 수 있다.
반도체층(221)과 게이트전극(222)과의 절연성을 확보하기 위해, 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등의 무기물을 포함하는 게이트절연층(223)이 반도체층(221)과 게이트전극(222) 사이에 개재될 수 있다. 도 4에서는 게이트절연층(223)이 게이트전극(222)과 동일한 형상으로 패터닝된 것으로 도시하고 있지만, 본 발명이 이에 한정되는 것은 아니다. 예컨대 게이트절연층(223)은 기판(100)의 전면(全面)에 대응하는 형성을 가지며, 사전설정된 부분에 컨택홀들이 형성된 구조를 가질 수도 있다.
아울러 게이트전극(222)의 상부에는 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등의 무기물을 포함하는 제2절연층(IL2)이 배치될 수 있으며, 소스전극(440) 및 드레인전극(430)은 그러한 제2절연층(IL2) 상에 배치될 수 있다. 소스전극(440) 및 드레인전극(430)은 복수개의 층들을 포함하는 다층 구조를 가질 수 있다. 이에 대해서는 후술한다.
물론 본 발명이 이에 한정되는 것은 아니다. 예컨대 박막트랜지스터(TFT)는 소스전극(440)과 드레인전극(430) 중 어느 하나만 구비하거나, 이들을 모두 구비하지 않을 수도 있다. 예컨대 일 박막트랜지스터(TFT)가 드레인전극(430)을 갖지 않고, 이 박막트랜지스터(TFT)에 연결되는 타 박막트랜지스터(TFT)는 소스전극(440)을 갖지 않으며, 이 두 박막트랜지스터들의 반도체층(221)이 서로 연결될 수도 있다. 이러한 연결구조는, 일 박막트랜지스터가 소스전극도 갖고 타 박막트랜지스터가 드레인전극도 가지며, 일 박막트랜지스터의 소스전극이 타 박막트랜지스터의 드레인전극에 연결된 것과 동일한 효과를 가져올 수 있다.
이와 같이 무기물을 포함하는 절연막은 CVD(chemical vapor deposition) 또는 ALD(atomic layer deposition)를 통해 형성될 수 있다. 이는 후술하는 실시예들 및 그 변형예들에 있어서도 마찬가지이다.
스토리지 커패시터(Cst)는 제1전극(310) 및 제2전극(420)을 포함할 수 있다. 스토리지 커패시터의 제1전극(310)은 게이트전극(222)과 동일한 공정에 의해 형성될 수 있으며, 게이트전극(222)과 동일한 물질을 포함할 수 있다. 제1전극(310)의 하부에는 게이트절연층(223)과 동일한 물질을 포함하는 절연층(312)이 배치될 수 있다. 게이트전극(222) 하부의 게이트절연층(223)과 제1전극(310) 하부의 절연층(312)은 게이트전극(222) 및 제1전극(310)과 동일한 마스크 공정(패터닝 공정)에서 함께 형성되기에, 평면도에서 게이트절연층(223)의 형상은 게이트전극(222)의 형상과 실질적으로 동일하고, 절연층(312)의 형상은 제1전극(310)의 형상과 실질적으로 동일할 수 있다. 물론 이와 달리 절연층(312)은 게이트절연층(223)과 일체이고, 반도체층(221)을 덮으며 기판(100)의 전면에 대응하는 형상을 가질 수도 있다.
박막트랜지스터(TFT)의 소스전극(440), 드레인전극(430) 및 스토리지 커패시터(Cst)의 제2전극(420)은 패드(400)를 형성하기 위한 패터닝 공정에서 함께 형성될 수 있다. 따라서, 소스전극(440), 드레인전극(430) 및 제2전극(420)은 패드(400)와 같이 다층 구조를 포함할 수 있다. 이러한 다층 구조에 대한 자세한 설명은 후술한다.
한편, 박막트랜지스터(TFT)의 반도체층(221) 하부에는 하부금속층(210)이 배치될 수 있다. 하부금속층(210)은 소스전극(440) 또는 드레인전극(430) 중 하나와 전기적으로 연결될 수 있다. 도 4에서는 하부금속층(210)이 드레인전극(430)과 전기적으로 연결된 것으로 도시하고 있다. 이 경우, 필요하다면 하부금속층(210)은 배선 역할을 할 수 있다. 물론 본 발명이 이에 한정되는 것은 아니다. 예컨대 하부금속층(210)은 박막트랜지스터(TFT)에 연결되지 않을 수도 있다. 이 경우 하부금속층(210)은 고립된(isolated) 형상을 가질 수 있다. 필요에 따라 하부금속층(210)에는 구동전압선(PL)이 전기적으로 연결되어 하부금속층(210)에 정전압인 구동전원전압(ELVDD)이 인가되도록 하거나, 전극전압선이 전기적으로 연결되어 하부금속층(210)에 정전압인 전극전원전압(ELVSS)이 인가되도록 할 수 있다. 이 경우 하부금속층(210)은 박막트랜지스터(TFT)를 차폐하는 역할을 할 수 있다.
이러한 하부금속층(210)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca), 몰리브데늄 (Mo) 및 구리(Cu) 중 하나 이상의 물질을 포함할 수 있다.
하부금속층(210)과 반도체층(221) 사이에는 제1절연층(IL1)이 배치될 수 있다. 예컨대 제1절연층(IL1)은 하부금속층(210)을 덮도록 기판(100)의 전면(全面)에 형성될 수 있다. 이 경우, 제1절연층(IL1)은 스토리지 커패시터(Cst)와 패드(400)의 하부에도 위치할 수 있다. 제1절연층(IL1)은 예컨대 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등과 같은 무기물을 포함할 수 있다. 이러한 제1절연층(IL1)은 기판(100)의 상면의 평활성을 높이거나 기판(100) 등으로부터의 불순물이 박막트랜지스터(TFT)의 반도체층(221)으로 침투하는 것을 방지하거나 최소화하는 역할을 할 수 있다.
게이트전극(222) 상에는 전술한 것과 같이 제2절연층(IL2)이 배치될 수 있다. 제2절연층(IL2)은 게이트전극(222)을 덮도록 기판(100)의 전면(全面)에 형성될 수 있다. 이에 따라, 소스전극(440)과 드레인전극(430)은 제2절연층(IL2) 상에 배치될 수 있다. 물론 제2절연층(IL2)은 스토리지 커패시터(Cst)의 제1전극(310)을 덮으며, 스토리지 커패시터(Cst)의 제2전극(420)과 패드(400)는 이러한 제2절연층(IL2) 상에 배치될 수 있다.
제2절연층(IL2)은 예컨대 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등과 같은 무기물을 포함할 수 있다. 또는, 제2절연층(IL2)은 유기물을 포함하여, 대략 평탄한 상면을 가질 수도 있다. 후자의 경우, 제2절연층(IL2)은 예컨대 아크릴, BCB(Benzocyclobutene) 또는 HMDSO(hexamethyldisiloxane) 등과 같은 유기물을 포함할 수 있다.
소스전극(440)과 드레인전극(430) 상에는 제3절연층(IL3)이 배치될 수 있다. 구체적으로, 제3절연층(IL3)은 소스전극(440), 드레인전극(430) 및 스토리지 커패시터(Cst)의 제2전극(420)을 덮도록 기판(100)의 전면(全面)에 형성될 수 있다. 이러한 제3절연층(IL3)은 패드(400)를 덮을 수 있다. 제3절연층(IL3)은 예컨대 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등과 같은 무기물을 포함할 수 있다.
제3절연층(IL3) 상에는 유기절연층(OL)이 배치될 수 있다. 도 4에 도시된 것과 같이 박막트랜지스터(TFT) 상부에 유기발광소자(OLED)가 배치될 경우, 유기절연층(OL)은 박막트랜지스터(TFT)를 덮는 보호막 상부를 대체로 평탄화하는 역할을 할 수 있다. 유기절연층(OL)은 예컨대 아크릴, BCB(Benzocyclobutene) 또는 HMDSO(hexamethyldisiloxane) 등과 같은 유기물을 포함할 수 있다. 도 4에서는 유기절연층(OL)이 단층으로 도시되어 있으나, 다층일 수도 있는 등 다양한 변형이 가능하다.
기판(100)의 유기절연층(OL) 상에는 디스플레이소자가 위치할 수 있다. 디스플레이소자로는 도 4에 도시된 것과 같은 유기발광소자(OLED)가 이용될 수 있다. 유기발광소자(OLED)는 예컨대 화소전극(510), 대향전극(530) 및 그 사이에 개재되며 발광층을 포함하는 중간층(520)을 가질 수 있다. 화소전극(510)은 도 4에 도시된 것과 같이 유기절연층(OL) 등에 형성된 컨택홀을 통해 소스전극(440) 및 드레인전극(430) 중 어느 하나와 컨택하여 박막트랜지스터(TFT)와 전기적으로 연결될 수 있다. 화소전극(510)은 ITO, In2O3 또는 IZO 등의 투광성 도전성산화물로 형성된 투광성 도전층과, Al 또는 Ag 등과 같은 금속으로 형성된 반사층을 포함한다. 예컨대 화소전극(510) 은 ITO/Ag/ITO의 3층구조를 가질 수 있다.
유기발광소자(OLED)의 중간층(520)은 저분자 또는 고분자 물질을 포함할 수 있다. 저분자 물질을 포함할 경우 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer) 및/또는 전자 주입층(EIL: Electron Injection Layer) 등을 포함할 수 있다. 중간층(520)이 고분자 물질을 포함할 경우에는 대개 홀 수송층(HTL) 및 발광층(EML)을 포함하는 구조를 가질 수 있다. 이러한 층들은 증착법, 잉크젯 프린팅법, 스크린 프린팅법 또는 레이저열전사방법(LITI; Laser induced thermal imaging) 등으로 형성될 수 있다.
물론 중간층(520)은 반드시 이에 한정되는 것은 아니고, 다양한 구조를 가질 수도 있음은 물론이다. 그리고 중간층(520)은 복수개의 화소전극(510)들에 걸쳐서 일체인 층을 포함할 수도 있고, 복수개의 화소전극(510)들 각각에 대응하도록 패터닝된 층을 포함할 수도 있다.
대향전극(530)은 디스플레이영역(DA) 상부에 배치되는데, 도 4에 도시된 것과 같이 디스플레이영역(DA)을 덮도록 배치될 수 있다. 즉, 대향전극(530)은 복수개의 유기발광소자(OLED)들에 있어서 일체로 형성되어 복수개의 화소전극(510)들에 대응할 수 있다. 이러한 대향전극(530)은 ITO, In2O3 또는 IZO으로 형성된 투광성 도전층을 포함할 수 있고, 또한 Al이나 Ag 등과 같은 금속을 포함하는 반투과막을 포함할 수 있다. 예컨대 대향전극(530)은 MgAg를 포함하는 반투과막일 수 있다.
유기절연층(OL) 상부에는 화소정의막(UIL)이 배치될 수 있다. 이 화소정의막(UIL)은 각 화소들에 대응하는 개구, 즉 화소전극(510)의 적어도 중앙부가 노출되도록 하는 개구를 가짐으로써, 화소를 정의하는 역할을 할 수 있다. 또한, 도 4에 도시된 것과 같이, 화소정의막(UIL)은 화소전극(510)의 가장자리와 대향전극(530)과의 거리를 증가시킴으로써, 화소전극(510)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 할 수 있다. 이와 같은 화소정의막(UIL)은 예컨대 폴리이미드 또는 HMDSO(hexamethyldisiloxane) 등과 같은 유기물을 포함할 수 있다.
이러한 유기발광소자(OLED)는 외부로부터의 수분이나 산소 등에 의해 쉽게 손상될 수 있기에, 봉지층(600)이 이러한 유기발광소자(OLED)를 덮어 이들을 보호하도록 할 수 있다. 봉지층(600)은 디스플레이영역(DA)을 덮으며 디스플레이영역(DA) 외측까지 연장될 수 있다. 이러한 봉지층(600)은 도 4에 도시된 것과 같이 제1무기봉지층(610), 유기봉지층(620) 및 제2무기봉지층(630)을 포함할 수 있다.
제1무기봉지층(610)은 대향전극(530)을 덮으며, 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등을 포함할 수 있다. 물론 필요에 따라 제1무기봉지층(610)과 대향전극(530) 사이에 캐핑층 등의 다른 층들이 개재될 수도 있다. 이러한 제1무기봉지층(610)은 그 하부의 구조물을 따라 형성되기에, 도 4에 도시된 것과 같이 그 상면이 평탄하지 않게 된다. 유기봉지층(620)은 이러한 제1무기봉지층(610)을 덮는데, 제1무기봉지층(610)과 달리 대략 평탄한 상면을 가질 수 있다. 이러한 유기봉지층(620)은 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리카보네이트, 폴리이미드, 폴리에틸렌설포네이트, 폴리옥시메틸렌, 폴리아릴레이트, 헥사메틸디실록산으로 이루어지는 군으로부터 선택된 하나 이상의 재료를 포함할 수 있다. 제2무기봉지층(630)은 유기봉지층(620)을 덮으며, 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등을 포함할 수 있다. 이러한 제2무기봉지층(630)은 디스플레이영역(DA) 외측에 위치한 그 자장자리에서 제1무기봉지층(610)과 컨택함으로써, 유기봉지층(620)이 외부로 노출되지 않도록 할 수 있다.
패드(400)는 주변영역(PA)에 배치될 수 있다. 전술한 바와 같이, 패드(400)는 연결배선(1100, 도 3 참조)의 일부와 중첩하게 배치됨으로써, 연결배선(1100)을 통하여 디스플레이영역(DA)에 배치된 신호선들과 전기적으로 연결될 수 있다. 도 4에서는 편의상 연결배선(1100)을 도시하지 않았다. 패드(400)는 복수개의 층들을 포함하는 다층 구조를 가질 수 있다. 예컨대 패드(400)는 제2금속층(403), 제2금속층(403) 하부에 배치된 제1금속층(401), 제2금속층(403)의 상부에 배치된 산화물도전층(407), 제2금속층(403)과 산화물도전층(407) 사이에 개재된 제1금속산화물층(405)을 포함할 수 있다. 패드(400)에 대한 자세한 설명은 후술한다.
도 5 내지 도 10은 도 4의 디스플레이 장치를 제조하는 과정을 개략적으로 도시하는 단면도들이다. 구체적으로 도 5 내지 도 7은 도 4의 표시 장치의 소스전극(440), 드레인전극(430), 스토리지 커패시터(Cst)의 제2전극(420) 및 패드(400)의 형성 과정을 개략적으로 도시하는 단면도들이다.
먼저 도 5에 도시된 것과 같이, 기판(100) 상부에 제1금속층 형성층(460)을 형성하고, 제1금속층 형성층(460) 상에 제2금속층 형성층(470)을 형성한다. 제1금속층 형성층(460)은 제1증착클러스터의 제1챔버 내에서 스퍼터링법 등으로 기판(100)의 전면에 대응하도록 기판(100) 상부에 형성하고, 제2금속층 형성층(470)은 제1증착클러스터의 제2챔버 내에서 스퍼터링법 등으로 기판(100)의 전면에 대응하도록 제1금속층 형성층(460) 상에 형성할 수 있다. 이처럼 제1금속층 형성층(460)과 제2금속층 형성층(470)은 제1증착클러스터 내에서 연속적으로 증착되어 형성될 수 있다. 제1금속층 형성층(460)은 티타늄을 포함할 수 있고, 제2금속층 형성층(470)은 구리를 포함할 수 있다. 물론 본 발명은 이에 한정되지 않는다. 예컨대 제2금속층 형성층(470)은 알루미늄, 은 또는 금을 포함할 수도 있다.
이어, 기판을 제1증착클러스터의 외부로 이동시킨 후, 세정장치를 이용하여 제2금속층 형성층(460)의 상면 등을 세정한다. 예컨대 순수(deionized water)를 스프레이 방식으로 제2금속층 형성층(460) 등으로 분사하며 세정하거나, 이에 더하여 초음파를 인가하며 세정할 수 있다. 이와 같은 세정을 거치면서, 도 6에 도시된 것과 같이 제2금속층 형성층(470)의 상면에는 제1금속산화물층 형성층(480)이 형성된다. 제1금속산화물층 형성층(480)은 제2금속층 형성층(470)의 상면이 산화되어 형성되는 층이다. 이에 따라, 제1금속산화물층 형성층(480)은 제2금속층 형성층(470)이 포함하는 금속의 산화물을 포함할 수 있다. 제2금속층 형성층(470)이 구리를 포함할 경우, 제1금속산화물층 형성층(480)은 산화구리를 포함할 수 있다.
이와 같이 제2금속층 형성층(460)의 상면 등을 세정한 후, 도 7에 도시된 것과 같이 제2금속층 형성층(460) 상부, 즉 제1금속산화물층 형성층(480) 상에 산화물도전층 형성층(490)을 형성한다. 이러한 산화물도전층 형성층(490)은 제3챔버 내에서 형성할 수 있는데, 제3챔버는 제1증착클러스터가 포함하는 챔버일 수도 있고 제1증착클러스터와 상이한 제2증착클러스터가 포함하는 챔버일 수도 있다. 산화물도전층 형성층(490)은 ITO(indium tin oxide)을 포함할 수 있다. 구체적으로, 산화물도전층 형성층(490)은 비정질 ITO를 포함할 수 있다.
제1금속층 형성층(460)과 제2금속층 형성층(470)을 제1증착클러스터의 제1챔버와 제2챔버 내에서 형성할 시, 제1챔버와 제2챔버 내부의 온도는 매우 높은 상태로 유지되고 제2금속층 형성층(470) 표면의 온도 역시 매우 높은 상태로 유지될 수 있다. 그와 같은 상태에서 바로 ITO를 포함하는 산화물도전층 형성층(490)을 형성하게 되면, 고온 하에서 형성되는 산화물도전층 형성층(490)은 결정질 ITO를 포함하게 된다.
하지만 본 실시예에 따른 디스플레이 장치의 제조 과정에서는, 제1금속층 형성층(460)과 제2금속층 형성층(470)을 제1증착클러스터의 제1챔버와 제2챔버 내에서 형성한 후, 기판(100) 등을 제1증착클러스터 외부로 이동시켜, 세정장치를 이용하여 제2금속층 형성층(460)의 상면 등을 세정한다. 그리고 이후 제3챔버 내에서 산화물도전층 형성층(490)을 형성한다. 따라서 제1금속산화물층 형성층(480) 상에 형성된 산화물도전층 형성층(490)이 비정질 ITO를 포함하도록 할 수 있다.
이후, 제1금속층 형성층(460), 제2금속층 형성층(470), 제1금속산화물층 형성층(480) 및 산화물도전층 형성층(490)을 동시에 패터닝하여, 도 8에 도시된 것과 같은 패드(400)를 형성한다. 이에 따라 패드(400)는 제1금속층(401), 제1금속층(401) 상에 위치하는 제2금속층(403), 제2금속층(403)과 면접촉하는 제1금속산화물층(405') 및 제1금속산화물층(405') 상에 위치하며 제1금속산화물층(405')과 면접촉하는 산화물도전층(407')을 구비하게 된다. 제1금속층(401)은 티타늄을 포함하고, 제2금속층(403)은 구리를 포함하며, 제1금속산화물층(405')은 제2금속층(403)이 포함하는 금속의 산화물, 즉 구리산화물을 포함하고, 산화물도전층(407')은 ITO, 구체적으로는 비정질 ITO를 포함할 수 있다.
물론 패드(400)를 형성하는 과정에서, 박막트랜지스터(TFT)의 소스전극(440), 드레인전극(430) 및 스토리지 커패시터(Cst)의 제2전극(420)을 패드(400)와 함께 동시에 형성할 수 있다. 따라서, 트랜지스터(TFT)의 소스전극(440), 드레인전극(430) 및 스토리지 커패시터(Cst)의 제2전극(420)은, 패드(400)와 같이 다층 구조를 포함할 수 있다. 이에 따라 소스전극(440)의 서브층들, 드레인전극(430)의 서브층들(431, 433, 435', 437') 및 스토리지 커패시터(Cst)의 제2전극(420)의 서브층들(421, 423, 425', 427')은, 패드(400)의 서브층들인 제1금속층(401), 제2금속층(403), 제1금속산화물층(405') 및 산화물도전층(407')과 동일한 물질을 포함할 수 있다.
나아가, 도 8에 도시된 것과 같이, 단면도 상에서 나타나는 소스전극(440)의 서브층들의 형상, 드레인전극(430)의 서브층들(431, 433, 435', 437')의 형상 및 스토리지 커패시터(Cst)의 제2전극(420)의 서브층들(421, 423, 425', 427')의 형상은, 패드(400)의 서브층들인 제1금속층(401), 제2금속층(403), 제1금속산화물층(405') 및 산화물도전층(407')의 형상과 동일하거나 유사한 형상을 가질 수 있다. 이는 후술하는 실시예들 및 그 변형예들에 있어서도 마찬가지이다.
전술한 바와 같이 제1금속층 형성층(460), 제2금속층 형성층(470), 제1금속산화물층 형성층(480) 및 산화물도전층 형성층(490)을 동시에 패터닝하여, 도 8에 도시된 것과 같이 패드(400) 등을 형성한다. 이때 패드(400)의 경우, 산화물도전층(407')은 제2금속층(403) 및 제1금속산화물층(405') 외측으로 돌출된 형상을 갖는다. 이는 패드(400)에서 뿐만 아니라, 소스전극(440), 드레인전극(430) 및 스토리지 커패시터(Cst)의 제2전극(420)에서도 마찬가지이다.
비정질 ITO를 포함하는 산화물도전층 형성층(490)의 식각액에 대한 식각률은, 구리를 포함하는 제2금속층 형성층(470)의 식각률 및 구리산화물을 포함하는 제1금속산화물층 형성층(480)의 식각률보다 작다. 이에 따라 제1식각공정인 제1패터닝 단계를 거치면, 비정질 ITO를 포함하는 산화물도전층(407')의 가장자리가 구리를 포함하는 제2금속층(403) 및 제1금속산화물층(405')의 외측으로 돌출되어, 산화물도전층(407')이 그러한 돌출부인 팁(tip)을 갖게 된다. 이러한 팁을 갖는 산화물도전층(407') 상에 추후 제3절연층(IL3, 도 11 참조) 등을 형성할 시, 산화물도전층(407')의 팁에 의해 제3절연층(IL3)이 산화물도전층(407')의 상면과 측면을 완전히 덮지 못하여 패드(400)의 측면의 일부가 노출될 수 있다. 이 경우 추후 상부에 배선이나 전극 등을 형성할 시 그러한 배선이나 전극 등이 의도치 않게 패드(400)의 측면에 컨택하여 패드(400)에 전기적으로 연결되는 불량이 발생할 수 있다. 또는, 산화물도전층(407')의 팁은 제조 과정에서 절단되어 다른 배선들 사이에 컨택하여 배선들 사이의 쇼트를 유발하는 불량을 야기할 수 있다. 이는 패드(400)에서 뿐만 아니라, 소스전극(440), 드레인전극(430) 및 스토리지 커패시터(Cst)의 제2전극(420)에서도 마찬가지이다.
이러한 문제가 발생하는 것을 방지하기 위해, 본 실시예에 따른 디스플레이 장치를 제조할 시, 제2식각공정인 제2패터닝 단계를 거쳐, 도 9에 도시된 것과 같이 팁을 제거한다. 즉, 제2패터닝 단계는 제1패터닝 단계를 통해 형성된 산화물도전층(407') 등을 식각하여 패터닝하는 단계로서, 구체적으로는 산화물도전층(407)의 팁을 제거하는 단계일 수 있다. 물론 드레인전극(430)의 서브층(437'), 스토리지 커패시터(Cst)의 제2전극(420)의 서브층(427') 및 소스전극(440)의 서브층도 동시에 패터닝되어, 그 층들이 팁 역시 동시에 제거될 수 있다.
이러한 제2패터닝 단계에서 사용하는 식각액은 비정질 ITO를 포함하는 산화물도전층(407')을 선택적으로 식각하기에 금속 억제제(metal inhibitor)를 포함한다. 물론 제1패터닝 단계에서 사용하는 식각액의 경우에도 필요에 따라 금속 억제제를 포함할 수 있지만, 그 양은 상대적으로 미량일 수 있다. 즉, 제2패터닝 단계에서 사용하는 식각액에 포함된 금속 억제제의 중량%는, 제1패터닝 단계에서 사용하는 식각액에 포함된 금속 억제제의 중량%보다 클 수 있다.
이와 같은 과정을 거쳐, 도 9에 도시된 것과 같은 패드(400)를 형성한다. 이에 따라 패드(400)는 제1금속층(401), 제1금속층(401) 상에 위치하는 제2금속층(403), 제2금속층(403)과 면접촉하는 제1금속산화물층(405) 및 제1금속산화물층(405) 상에 위치하며 제1금속산화물층(405)과 면접촉하는 산화물도전층(407)을 구비하게 된다. 제1금속층(401)은 티타늄을 포함하고, 제2금속층(403)은 구리를 포함하며, 제1금속산화물층(405)은 제2금속층(403)이 포함하는 금속의 산화물, 즉 구리산화물을 포함하고, 산화물도전층(407)은 ITO, 구체적으로는 비정질 ITO를 포함할 수 있다. 물론 산화물도전층(407)은 제2금속층(403) 외측으로 돌출되는 팁을 갖지 않게 된다.
물론 이 과정을 통해, 트랜지스터(TFT)의 소스전극(440), 드레인전극(430) 및 스토리지 커패시터(Cst)의 제2전극(420)은, 패드(400)와 동일/유사한 다층 구조를 포함할 수 있다. 이에 따라 소스전극(440)의 서브층들, 드레인전극(430)의 서브층들(431, 433, 435, 437) 및 스토리지 커패시터(Cst)의 제2전극(420)의 서브층들(421, 423, 425, 427)은, 패드(400)의 서브층들인 제1금속층(401), 제2금속층(403), 제1금속산화물층(405) 및 산화물도전층(407)과 동일한 물질을 포함하며, 마찬가지로 팁을 갖지 않는 층구조를 가질 수 있다.
한편, 패터닝 공정에 의해 패드(400) 등을 형성한 이후 패드(400) 등의 상면 등을 세정하는 과정, 그리고 이후의 제조 과정 중 제2금속층(403) 등은 산소나 수분 등과 접촉할 수 있다. 이에 따라 제2금속층(403)의 외부로 노출된 표면이 다시 산화되어, 도 10에 도시된 것과 같이, 제1금속산화물층(405) 외측에 위치하도록 제2금속층(403)의 측면 부분 등에 위치하는 제2금속산화물층(406, 도 11 참조)이 형성될 수 있다. 제2금속산화물층(406)에 대한 자세한 설명은 후술한다.
도 11은 도 3의 B-B'선을 따라 취한 단면의 단면도로서, 패드(400)의 단면도 상에서의 구조를 상세히 도시하고 있다. 도 11에 도시된 것과 같이, 산화물도전층(407)의 제1금속산화물층(405) 방향(-z 방향)의 저면(407b)의 면적은 상면(407a)의 면적보다 좁다. 그리고 산화물도전층(407)의 측면(407c)은 제1금속산화물층(405)의 상면(405a)에 대해 기울어진 형상을 갖는다.
전술한 바와 같이 제1금속층 형성층(460), 제2금속층 형성층(470), 제1금속산화물층 형성층(480) 및 산화물도전층 형성층(490)을 동시에 패터닝하는 제1식각공정인 제1패터닝 단계와, 이어 제2식각공정인 제2패터닝 단계를 거쳐, 패드(400) 등을 형성한다. 이때 패터닝에 사용되는 식각액에 대해 구리산화물을 포함하는 제1금속산화물층 형성층(480)의 식각률이 비정질 ITO를 포함하는 산화물도전층 형성층(490)의 식각률보다 크기에, 산화물도전층 형성층(490)의 (-z 방향) 하부가 상부보다 상대적으로 더 식각된다. 따라서 산화물도전층(407)의 제1금속산화물층(405) 방향(-z 방향)의 저면(407b)의 면적은 상면(407a)의 면적보다 좁게 된다. 그리고 산화물도전층(407)의 측면(407c)은 제1금속산화물층(405)의 상면(405a)에 대해 기울어진 형상을 갖게 된다.
이러한 식각 과정에서 산화물도전층(407)의 저면(407b) 외측에서는 제1금속산화물층 형성층(480)이 모두 제거된다. 따라서 제1금속산화물층(405)은 산화물도전층(407)의 저면(407b)과 제2금속층(403) 사이에만 존재하게 된다. 그리고 이에 따라 제1금속산화물층(405)의 상면(405a)의 면적은 산화물도전층(407)의 제1금속산화물층(405) 방향(-z 방향)의 저면(407b)의 면적과 실질적으로 같게 된다. 그리고 전술한 것과 같이 이후 공정에서 제2금속층(403)의 노출된 표면이 다시 산화되어, 제1금속산화물층(405) 외측에 위치하도록 제2금속층(403) 상에 위치하는 제2금속산화물층(406)이 형성된다. 제2금속산화물층(406)은 제1금속산화물층(405)과 마찬가지로 제2금속층(403)이 포함하는 금속의 산화물, 즉 구리산화물을 포함할 수 있다. 즉, 제1금속산화물층(405)과 제2금속산화물층(406)은 동일한 물질을 포함할 수 있다. 그리고 이러한 제2금속산화물층(406)은 제1금속산화물층(405)과 일체(一體)가 될 수 있다. 제2금속산화물층(406)은 제1금속산화물층(405) 외측에 위치하도록 제2금속층(403)의 상면(403a) 상에 위치하는 제2-1금속산화물층(406a)과, 제2금속층(403)의 측면(403c) 상에 위치하는 제2-2금속산화물층(406b)을 포함할 수 있다.
이때, 제1금속산화물층(405)은 전술한 것과 같이 제2금속층 형성층(470)의 상면 등을 세정하는 과정에서 형성되고, 제2금속산화물층(406)은 디스플레이 장치의 제조 과정 중 산소나 수분 등과 접촉하며 형성되는 것이기에, 제1금속산화물층(405)의 두께(t1)는 제2금속산화물층(406)의 두께(t2)보다 두꺼울 수 있다.
한편, 도 8 및 도 9를 참조하여 전술한 것과 같이, 본 실시예에 따른 디스플레이 장치를 제조할 시, 제1식각공정인 제1패터닝 단계와 제2식각공정인 제2패터닝 단계를 거친다. 제2패터닝 단계는 제1패터닝 단계를 통해 형성된 산화물도전층(407) 등을 식각하여 패터닝하는 단계로서, 구체적으로는 산화물도전층(407) 등의 팁을 제거하는 단계일 수 있다. 이에 따라 제2패터닝 단계를 거치기 전에 산화물도전층(407)에 팁이 존재할 시에는 그 상면(407a)의 면적이 제2금속층(403)의 상면(403a)의 면적보다 넓지만, 제2패터닝 단계를 거친 후에는 산화물도전층(407)의 팁이 제거되어 산화물도전층(407)의 상면(407a)의 면적은 제2금속층(403)의 상면(403a)의 면적과 같거나 그보다 작아질 수 있다.
전술한 것과 같이 본 실시예에 따른 디스플레이 장치의 제조 과정에서는, 제1금속층 형성층(460)과 제2금속층 형성층(470)을 제1증착클러스터의 제1챔버와 제2챔버 내에서 형성한 후, 기판(100) 등을 제1증착클러스터 외부로 이동시켜, 세정장치를 이용하여 제2금속층 형성층(460)의 상면 등을 세정한다. 그리고 이후 제3챔버 내에서 산화물도전층 형성층(490)을 형성한다.
제1금속층 형성층(460)과 제2금속층 형성층(470)을 제1증착클러스터의 제1챔버와 제2챔버 내에서 형성할 시, 제1챔버와 제2챔버 내부의 온도는 매우 높은 상태로 유지되고 제2금속층 형성층(470) 표면의 온도 역시 매우 높은 상태로 유지될 수 있다. 그와 같은 상태에서 바로 ITO를 포함하는 산화물도전층 형성층(490)을 형성하게 되면, 고온 하에서 형성되는 산화물도전층 형성층(490)은 결정질 ITO를 포함하게 된다. 결정질 ITO의 경우 식각액에 대한 식각률이, 비정질 ITO의 식각률보다 크다. 따라서 산화물도전층 형성층(490)이 결정질 ITO를 포함한다면, 이를 패터닝하여 형성되는 산화물도전층(407)은 매우 큰 팁을 갖게 되어, 전술한 것과 같은 불량을 야기할 수 있다.
하지만 본 실시예에 따른 디스플레이 장치의 제조 과정에서는, 제1금속층 형성층(460)과 제2금속층 형성층(470)을 제1증착클러스터의 제1챔버와 제2챔버 내에서 형성한 후, 기판(100) 등을 제1증착클러스터 외부로 이동시켜, 세정장치를 이용하여 제2금속층 형성층(460)의 상면 등을 세정한다. 그리고 이후 제3챔버 내에서 산화물도전층 형성층(490)을 형성한다. 이를 통해 산화물도전층 형성층(490)이 비정질 ITO를 갖도록 함으로써, 제조 과정에서 불량이 발생하는 것을 효과적으로 방지하거나 최소화할 수 있다.
전술한 바와 같이 제1금속층 형성층(460), 제2금속층 형성층(470), 제1금속산화물층 형성층(480) 및 산화물도전층 형성층(490)을 동시에 패터닝하여, 패드(400)를 형성한다. 이 패터닝 과정은 제1패터닝 단계와 제2패터닝 단계를 포함할 수 있으며, 제2패터닝 단계는 제1패터닝 단계를 통해 형성된 산화물도전층(407)을 식각하여 패터닝하는 단계로서, 구체적으로는 산화물도전층(407)의 팁을 제거하는 단계일 수 있다. 이러한 제2패터닝 단계에서는 산화물도전층(407)과 제1금속산화물층(405)이 식각될 수 있으며, 제2패터닝 단계에서 사용되는 식각액에 대해 구리산화물을 포함하는 제1금속산화물층(405)의 식각률이 비정질 ITO를 포함하는 산화물도전층(407)의 식각률보다 크기에, 산화물도전층(407)의 (-z 방향) 하부가 상부보다 상대적으로 더 식각된다. 따라서 산화물도전층(407)의 제1금속산화물층(405) 방향(-z 방향)의 저면(407b)의 면적은 상면(407a)의 면적보다 좁게 된다. 그리고 산화물도전층(407)의 측면(407c)은 제1금속산화물층(405)의 상면(405a)에 대해 기울어진 형상을 갖게 된다. 즉, 산화물도전층(407) 내에서 산화물도전층(407)의 저면(407b)과 측면(407c)이 이루는 각도(θ1)는 90도보다 크고 170도 이하일 수 있다.
산화물도전층(407)의 두께(t3)는 400ㅕ 이상 850ㅕ 이하일 수 있다.
비정질 ITO를 포함하는 산화물도전층(407)은 핀홀(pin hole)들을 가질 수 있는바, 산화물도전층(407)의 두께가 얇으면 제조과정에서 이 핀홀들에 의해 그 하부의 제1금속산화물층(405) 및/또는 제2금속층(403)이 노출되어 손상될 수 있다. 도 12는 산화물도전층(407)이 비정질 ITO를 포함할 경우, 산화물도전층(407)의 두께에 따른 핀홀들의 밀도를 보여주는 그래프로서, 가로축은 산화물도전층(107)의 두께를 나타내고 그 단위는 ㅕ 이며, 세로축은 단위면적(1mm2) 당 핀홀들의 개수를 나타낸다. 도 12에서 확인할 수 있는 것과 같이, 산화물도전층(407)의 두께가 800ㅕ일 시 단위면적 당 핀홀들의 개수는 1개, 산화물도전층(407)의 두께가 700ㅕ일 시 단위면적 당 핀홀들의 개수는 2개, 산화물도전층(407)의 두께가 550ㅕ일 시 단위면적 당 핀홀들의 개수는 3개, 그리고 산화물도전층(407)의 두께가 400ㅕ일 시 단위면적 당 핀홀들의 개수는 5개로, 단위면적 당 핀홀들의 개수를 낮게 유지할 수 있었다. 하지만 산화물도전층(407)의 두께가 300ㅕ일 시 단위면적 당 핀홀들의 개수는 16개로 급증하고, 산화물도전층(407)의 두께가 250ㅕ일 시 단위면적 당 핀홀들의 개수는 35개로 더더욱 급증하였다. 따라서 산화물도전층(407)의 두께(t3)는 400ㅕ 이상이 되도록 할 필요가 있다.
여기서 산화물도전층(407)의 두께(t3)라 함은, 도 11에 도시된 것과 같이 산화물도전층(407)의 부분 중 제3절연층(IL3)으로 덮인 부분의 두께이다. 패드(400)에 있어서, 산화물도전층(407)이 최초 그 두께가 400ㅕ 이상이 되도록 형성된다 하더라도, 패드(400)를 덮는 제3절연층(IL3)을 형성하고 이 제3절연층(IL3)의 일부를 제거하여 제3절연층(IL3)이 패드(400)와 중첩하는 제1홀(IL3-H)을 갖도록 하는 패터닝 과정, 그리고 마찬가지로 제3절연층(IL3) 상에 위치하는 유기절연층(OL)을 형성하고 이 유기절연층(OL)의 일부를 제거하여 유기절연층(OL)이 제3절연층(IL3)의 제1홀(IL3-H)과 중첩하는 제2홀(OL-H)을 갖도록 하는 패터닝 과정에서, 산화물도전층(407)의 일부가 함께 제거될 수 있다. 따라서 패드(400)가 포함하는 산화물도전층(407)이 최초 그 두께가 400ㅕ 이상이 되도록 형성된다 하더라도, 최종 디스플레이 장치에 있어서는 패드(400)의 제3절연층(IL3)과 유기절연층(OL) 등에 의해 덮이지 않는 부분에서의 산화물도전층(407)의 두께는 그보다 얇아지기에, 300ㅕ 이상이 될 수 있다.
한편, 산화물도전층(407)의 두께(t3)가 두꺼워지면 제조과정에서 산화물도전층(407)이 비정질 ITO를 포함하는 것이 아니라 결정질 ITO를 포함하게 될 수 있다. ITO층을 형성할 시 그 두께가 두꺼워지면 형성 과정에서 결정질 ITO층이 형성되기 때문이다. 특히 산화물도전층(407)의 두께(t3)가 850ㅕ을 초과할 경우, 결정질 ITO층이 형성되는 것을 확인할 수 있었다. 따라서 산화물도전층(407)의 두께(t3)는 850ㅕ 이하가 되도록 할 필요가 있다.
제2금속층(403)의 (-z 방향) 저면(403b)의 면적은 상면(403a)의 면적보다 넓고, 제2금속층(403)의 측면(403c)은 저면(403b)에 대해 기울어진 형상을 가질 수 있다. 이때, 제2금속층(403) 내에서 제2금속층(403)의 저면(403b)과 측면(403c)이 이루는 각도(θ2)는 30도 이상 70도 이하일 수 있다. 각도(θ2)가 30도 미만인 경우, 제2금속층(403) (+z 방향의) 상면(403a)의 면적이 지나치게 줄어든다. 이에 따라, 패드(400)가 포함하는 층들 사이의 접합력이 낮아져서, 층들 사이에서 박리가 발생할 수 있다. 그리고 각도(θ2)가 70ㅀ를 초과하는 경우, 패드(400)를 덮는 제3절연층(IL3)이 제2금속층(403) 상의 제1금속산화물층(405)의 가장자리를 제대로 덮지 못하게 될 수 있다.
지금까지는 단면도에서의 패드(400)의 구조에 대해 설명하였지만, 이러한 설명은 디스플레이영역(DA) 내에 위치하는 박막트랜지스터(TFT)의 소스전극(440), 드레인전극(430) 및 스토리지 커패시터(Cst)의 제2전극(420)에도 적용될 수 있다. 전술한 것과 같이 박막트랜지스터(TFT)의 소스전극(440), 드레인전극(430) 및 스토리지 커패시터(Cst)의 제2전극(420)은 제조과정에서 패드(400)와 동일 물질로 동시에 형성되기 때문이다. 이는 후술하는 실시예들 및 그 변형예들에 있어서도 마찬가지이다.
참고로 디스플레이영역(DA) 내에 위치하는 박막트랜지스터(TFT)의 소스전극(440), 드레인전극(430) 및 스토리지 커패시터(Cst)의 제2전극(420) 등은 제3절연층(IL3) 및 유기절연층(OL) 등으로 덮이기에, 디스플레이영역(DA) 내에 위치하는 박막트랜지스터(TFT)의 소스전극(440), 드레인전극(430) 및 스토리지 커패시터(Cst)의 제2전극(420) 등은 형성된 이후 제조 과정에서 추가적으로 그 상부가 식각되지 않는다. 따라서, 이들이 포함하는 산화물도전층인 서브층들(437, 427)의 두께는 400ㅕ 이상 850ㅕ 이하일 수 있다.
상술한 것과 같은 패드(400)는 연결배선(1100)과 중첩할 수 있다. 구체적으로, 패드(400)는 연결배선(1100)의 제2부분(1102) 상부에 위치하여 연결배선(1100)의 제2부분(1102)과 중첩할 수 있다. 그리고 패드(400) 하부에 위치하며 연결배선(1100)의 제2부분(1102)을 덮는 제2절연층(IL2)은 컨택홀을 가져, 패드(400)가 연결배선(1100)의 제2부분(1102)에 전기적으로 연결되도록 할 수 있다.
한편, 전술한 것과 같이, 패드(400)를 덮는 제3절연층(IL3)은 패드(400)와 중첩하는 제1홀(IL3-H)을 포함하고, 제3절연층(IL3) 상에 위치하는 유기절연층(OL)은 제3절연층(IL3)의 제1홀(IL3-H)과 중첩하는 제2홀(OL-H)을 포함할 수 있다. 이를 통해 패드(400)의 상면이 외부로 노출되어, 집적회로소자 및/또는 인쇄회로기판에 전기적으로 연결될 수 있다. 이때, 유기절연층(OL)의 제2홀(OL-H)의 폭은 제3절연층(IL3)의 제1홀(IL3-H)의 폭과 상이할 수 있다. 예컨대, 도 11에 도시된 바와 같이 제2홀(OL-H)의 폭은 제1홀(IL3-H)의 폭보다 좁을 수 있다.
도 11에는 패드(400)의 전체 두께가 비교적 균일한 것으로 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 본 발명의 일 실시예에 따른 디스플레이 장치의 일부분을 개략적으로 도시하는 단면도인 도 13 및 도 13의 C 부분을 확대하여 도시하는 단면도인 도 14에 도시된 것과 같이, 패드(400)의 두께는 영역별로 상이할 수 있다.
도 13에 도시된 것과 같이, 패드(400)는 패드(400)의 가장자리 부분인 제1패드부분(400P1)과, 제1패드부분(400P1)보다 패드(400)의 중심에 더 인접한 제2패드부분을 포함할 수 있다. 제2패드부분은 제2-1패드부분(400P2) 및 제2-2패드부분(400P3)을 포함할 수 있다. 제2-1패드부분(400P2)은 제2-2패드부분(400P3)보다 제1패드부분(400P1)에 인접할 수 있다.
패드(400)의 제1패드부분(400P1)은 제3절연층(IL3) 및 유기절연층(OL)과 중첩할 수 있다. 제2-1패드부분(400P2)은 제3절연층(IL3) 및 유기절연층(OL) 중 어느 하나, 예컨대 유기절연층(OL)과 중첩할 수 있다. 제2-2패드부분(400P3)은 제3절연층(IL3) 및 유기절연층(OL) 모두와 중첩하지 않을 수 있다. 즉, 제2-2패드부분(400P3)은 제1홀(IL3-H) 및 제2홀(OL-H)과 중첩하고, 제2-1패드부분(400P2)은 제1홀(IL3-H)과 제2홀(OL-H) 중 어느 하나(예컨대, 제1홀(IL3-H))와 중첩하며, 제1패드부분(400P1)은 제1홀(IL3-H) 및 제2홀(OL-H) 모두와 중첩하지 않을 수 있다.
제1패드부분(400P1)의 두께(tp1)는 제2-1패드부분(400P2)의 두께(tp2)보다 두껍고, 제2-1패드부분(400P2)의 두께(tp2)는 제2-2패드부분(400P3)의 두께(tp3)보다 두꺼울 수 있다. 이러한 패드(400)의 부분별 두께는 산화물도전층(407)의 두께에 의해 결정될 수 있다.
도 14에 도시된 것과 같이, 패드(400)의 최상층에 배치된 산화물도전층(407)은 영역 별로 두께가 다를 수 있다. 산화물도전층(407)은 제1산화물도전층 부분(407P1), 제2-1산화물도전층 부분(407P2) 및 제2-2산화물도전층 부분(407P3)을 포함할 수 있으며, 이들은 전술한 패드(400)의 제1패드부분(400P1), 제2-1패드부분(400P2) 및 제2-2패드부분(400P3)에 각각 대응할 수 있다.
산화물도전층(407)의 제1산화물도전층 부분(407P1)은 제3절연층(IL3) 및 유기절연층(OL)과 중첩할 수 있다. 산화물도전층(407)의 제2-1산화물도전층 부분(407P2)은 제3절연층(IL3) 및 유기절연층(OL) 중 어느 하나, 예컨대 유기절연층(OL)과 중첩할 수 있다. 산화물도전층(407)의 제2-2산화물도전층 부분(407P3)은 제3절연층(IL3) 및 유기절연층(OL) 모두와 중첩하지 않을 수 있다. 즉, 산화물도전층(407)의 제2-2산화물도전층 부분(407P3)은 제1홀(IL3-H) 및 제2홀(OL-H)과 동시에 중첩하고, 산화물도전층(407)의 제2-1산화물도전층 부분(407P2)은 제1홀(IL3-H)과 제2홀(OL-H) 중 어느 하나(예컨대, 제1홀(IL3-H))와 중첩하며, 산화물도전층(407)의 제1산화물도전층 부분(407P1)은 제1홀(IL3-H)과 제2홀(OL-H) 모두와 중첩하지 않을 수 있다.
산화물도전층(407)의 제1산화물도전층 부분(407P1)의 두께(t3)는 도 11을 참조하여 전술한 두께(t3)와 동일할 수 있다. 즉, 산화물도전층(407)의 제1산화물도전층 부분(407P1)의 두께(t3)는 400ㅕ 이상 850ㅕ 이하일 수 있다. 반면, 산화물도전층(407)의 제2-1산화물도전층 부분(407P2)의 두께(t3')는 제1산화물도전층 부분(407P1)의 두께(t3)보다 얇을 수 있다. 제3절연층(IL3)의 제1홀(IL3-H)은 식각을 통해 형성될 수 있는데, 제1홀(IL3-H)을 형성하기 위한 식각 공정시 산화물도전층(407)의 일부가 손실되면서 제2-1산화물도전층 부분(407P2)의 두께(t3')는 제1산화물도전층 부분(407P1)의 두께(t3)보다 얇아질 가질 수 있다.
산화물도전층(407)의 제2-2산화물도전층 부분(407P3)의 두께(t3")는 산화물도전층(407)의 제2-1산화물도전층 부분(407P2)의 두께(t3')보다 얇을 수 있다. 산화물도전층(407)의 제2-2산화물도전층 부분(407P3)은 일차적으로 전술한 제1홀(IL3-H)을 형성하기 위한 식각 공정에서 손실될 수 있으며, 이 후 디스플레이 장치의 화소전극(510) 등을 형성하는 식각 공정에서 이차적으로 손실될 수 있다. 따라서, 제2-2산화물도전층 부분(407P3)의 두께(t3")는 제2-1산화물도전층 부분(407P2)의 두께(t3') 및 제1산화물도전층 부분(407P1)의 두께(t3)보다 얇아질 수 있다. 이에 따라 산화물도전층(407)의 제2-2산화물도전층 부분(407P3)의 두께(t3")는 300ㅕ 이상 850ㅕ 이하일 수 있다.
이와 같이 본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
DA: 디스플레이영역 PA: 주변영역
OLED: 유기발광소자 IL1: 제1절연층
IL2: 제2절연층 IL3: 제3절연층
OL: 유기절연층 100: 기판
221: 반도체층 222: 게이트전극
223: 게이트절연층 400: 패드
401: 제1금속층 403: 제2금속층
405: 제1금속산화물층 406: 제2금속산화물층
407: 산화물도전층 430: 드레인전극
440: 소스전극

Claims (23)

  1. 디스플레이영역 및 상기 디스플레이영역 외측의 주변영역을 갖는 기판;
    상기 디스플레이영역에 배치되는 디스플레이소자; 및
    상기 주변영역에 배치되고, 제1금속층, 상기 제1금속층 상에 위치하는 제2금속층, 상기 제2금속층 상에 위치하며 상기 제2금속층과 면접촉하는 제1금속산화물층 및 상기 제1금속산화물층 상에 위치하며 상기 제1금속산화물층과 면접촉하는 산화물도전층을 포함하는, 패드;
    를 구비하는, 디스플레이 장치.
  2. 제1항에 있어서,
    상기 산화물도전층은 ITO를 포함하는, 디스플레이 장치.
  3. 제1항에 있어서,
    상기 산화물도전층은 비정질 ITO를 포함하는, 디스플레이 장치.
  4. 제1항에 있어서,
    상기 제1금속산화물층은 상기 제2금속층이 포함하는 금속의 산화물을 포함하는, 디스플레이 장치.
  5. 제1항에 있어서,
    상기 산화물도전층의 상기 제1금속산화물층 방향의 저면의 면적은 상면의 면적보다 좁고, 상기 산화물도전층의 측면은 상기 제1금속산화물층의 상면에 대해 기울어진, 디스플레이 장치.
  6. 제5항에 있어서,
    상기 제1금속산화물층의 상면의 면적은 상기 산화물도전층의 상기 제1금속산화물층 방향의 저면의 면적과 같은, 디스플레이 장치.
  7. 제6항에 있어서,
    상기 제1금속산화물층 외측에 위치하도록 상기 제2금속층 상에 위치하는 제2금속산화물층을 더 구비하는, 디스플레이 장치.
  8. 제7항에 있어서,
    상기 제1금속산화물층과 상기 제2금속산화물층은 일체(一體)인, 디스플레이 장치.
  9. 제7항에 있어서,
    상기 제1금속산화물층의 두께는 상기 제2금속산화물층의 두께보다 두꺼운, 디스플레이 장치.
  10. 제7항에 있어서,
    상기 제1금속산화물층과 상기 제2금속산화물층은 동일한 물질을 포함하는, 디스플레이 장치.
  11. 제7항에 있어서,
    상기 제1금속산화물층과 상기 제2금속산화물층은 상기 제2금속층이 포함하는 금속의 산화물을 포함하는, 디스플레이 장치.
  12. 제7항에 있어서,
    상기 제2금속층은 구리를 포함하고, 상기 제1금속산화물층과 상기 제2금속산화물층은 산화구리를 포함하는, 디스플레이 장치.
  13. 제5항에 있어서,
    상기 산화물도전층의 상면의 면적은 상기 제2금속층의 상면의 면적 이하인, 디스플레이 장치.
  14. 제5항에 있어서,
    상기 산화물도전층의 저면과 측면이 이루는 각도는 90도보다 크고 170도 이하인, 디스플레이 장치.
  15. 제1항에 있어서,
    상기 제1금속층은 티타늄을 포함하는, 디스플레이 장치.
  16. 제1항에 있어서,
    상기 산화물도전층의 두께는 400ㅕ 이상 850ㅕ 이하인, 디스플레이 장치.
  17. 제1항에 있어서,
    상기 제2금속층의 저면의 면적은 상면의 면적보다 넓고, 상기 제2금속층의 측면은 저면에 대해 기울어진, 디스플레이 장치.
  18. 제17항에 있어서,
    상기 제2금속층의 저면과 측면이 이루는 각도는 30도 이상 70도 이하인, 디스플레이 장치.
  19. 제1항에 있어서,
    상기 디스플레이영역에 배치되어 상기 디스플레이소자에 전기적으로 연결되며 상기 패드와 동일한 층구조를 갖는 전극을 포함하는 박막트랜지스터를 더 구비하는, 디스플레이 장치.
  20. 제1증착클러스터의 제1챔버 내에서 기판 상에 제1금속층 형성층을 증착하는 단계;
    제1증착클러스터의 제2챔버 내에서 제1금속층 형성층 상에 제2금속층 형성층을 증착하는 단계;
    제1증착클러스터 외부에서 제2금속층 형성층 상면을 세정하는 단계;
    제3챔버 내에서 제2금속층 형성층 상부에 산화물도전층 형성층을 증착하는 단계; 및
    제1금속층 형성층, 제2금속층 형성층 및 산화물도전층 형성층을 동시에 패터닝하여, 패드를 형성하는 단계;
    를 포함하는, 디스플레이 장치 제조방법.
  21. 제20항에 있어서,
    상기 패드를 형성하는 단계는,
    제1금속층 형성층, 제2금속층 형성층 및 산화물도전층을 동시에 패터닝하는 제1패터닝 단계; 및
    산화물도전층을 패터닝하는 제2패터닝 단계;
    를 포함하는, 디스플레이 장치 제조방법.
  22. 제21항에 있어서,
    상기 제2패터닝 단계에서 사용하는 식각액에 포함된 금속 억제제(metal inhibitor)의 중량%는 상기 제1패터닝 단계에서 사용하는 식각액에 포함된 금속 억제제의 중량%보다 큰, 디스플레이 장치 제조방법.
  23. 제20항에 있어서,
    제1금속층 형성층은 티타늄을 포함하고,
    제2금속층 형성층은 구리를 포함하며,
    산화물도전층 형성층은 ITO를 포함하는, 디스플레이 장치 제조방법.
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