KR20230111640A - 표시 패널 및 이의 제조방법 - Google Patents
표시 패널 및 이의 제조방법 Download PDFInfo
- Publication number
- KR20230111640A KR20230111640A KR1020220006565A KR20220006565A KR20230111640A KR 20230111640 A KR20230111640 A KR 20230111640A KR 1020220006565 A KR1020220006565 A KR 1020220006565A KR 20220006565 A KR20220006565 A KR 20220006565A KR 20230111640 A KR20230111640 A KR 20230111640A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- hole
- disposing
- pattern layer
- display area
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 62
- 239000010410 layer Substances 0.000 claims abstract description 910
- 239000011229 interlayer Substances 0.000 claims abstract description 90
- 229910052751 metal Inorganic materials 0.000 claims abstract description 80
- 239000002184 metal Substances 0.000 claims abstract description 80
- 230000000149 penetrating effect Effects 0.000 claims abstract description 61
- 238000005452 bending Methods 0.000 claims description 195
- 238000007789 sealing Methods 0.000 claims description 129
- 238000005538 encapsulation Methods 0.000 claims description 98
- 239000004065 semiconductor Substances 0.000 claims description 65
- 230000008569 process Effects 0.000 claims description 56
- 230000004888 barrier function Effects 0.000 claims description 54
- 238000002161 passivation Methods 0.000 claims description 52
- 238000000059 patterning Methods 0.000 claims description 35
- 239000000758 substrate Substances 0.000 claims description 30
- 239000011810 insulating material Substances 0.000 claims description 25
- 238000004380 ashing Methods 0.000 claims description 13
- 230000001681 protective effect Effects 0.000 claims description 2
- 238000004519 manufacturing process Methods 0.000 abstract description 19
- 239000010408 film Substances 0.000 description 239
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 36
- 239000010936 titanium Substances 0.000 description 36
- 101150059979 DCL2 gene Proteins 0.000 description 33
- 101100266802 Escherichia coli (strain K12) ychF gene Proteins 0.000 description 29
- 101001057156 Homo sapiens Melanoma-associated antigen C2 Proteins 0.000 description 29
- 102100027252 Melanoma-associated antigen C2 Human genes 0.000 description 29
- 101100167281 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CIN4 gene Proteins 0.000 description 29
- 101100016060 Schizosaccharomyces pombe (strain 972 / ATCC 24843) gtp1 gene Proteins 0.000 description 29
- 102100026188 3-hydroxybutyrate dehydrogenase type 2 Human genes 0.000 description 24
- 101000764864 Homo sapiens 3-hydroxybutyrate dehydrogenase type 2 Proteins 0.000 description 24
- 239000011651 chromium Substances 0.000 description 24
- 239000010949 copper Substances 0.000 description 24
- 239000010931 gold Substances 0.000 description 24
- 102100032282 26S proteasome non-ATPase regulatory subunit 14 Human genes 0.000 description 20
- 101000590281 Homo sapiens 26S proteasome non-ATPase regulatory subunit 14 Proteins 0.000 description 20
- 239000000463 material Substances 0.000 description 17
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 16
- 229910052719 titanium Inorganic materials 0.000 description 16
- 229910052782 aluminium Inorganic materials 0.000 description 14
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 14
- 239000012044 organic layer Substances 0.000 description 13
- 239000010409 thin film Substances 0.000 description 13
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 12
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 12
- 229910052779 Neodymium Inorganic materials 0.000 description 12
- 239000003990 capacitor Substances 0.000 description 12
- 229910052804 chromium Inorganic materials 0.000 description 12
- 229910052802 copper Inorganic materials 0.000 description 12
- 238000010586 diagram Methods 0.000 description 12
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 12
- 229910052737 gold Inorganic materials 0.000 description 12
- QEFYFXOXNSNQGX-UHFFFAOYSA-N neodymium atom Chemical compound [Nd] QEFYFXOXNSNQGX-UHFFFAOYSA-N 0.000 description 12
- 229910052759 nickel Inorganic materials 0.000 description 12
- 229910052710 silicon Inorganic materials 0.000 description 12
- 239000010703 silicon Substances 0.000 description 12
- 101150111792 sda1 gene Proteins 0.000 description 11
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 10
- 229910052581 Si3N4 Inorganic materials 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 10
- 229910052750 molybdenum Inorganic materials 0.000 description 10
- 239000011733 molybdenum Substances 0.000 description 10
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 10
- 229910052814 silicon oxide Inorganic materials 0.000 description 10
- 125000006850 spacer group Chemical group 0.000 description 10
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 229910045601 alloy Inorganic materials 0.000 description 8
- 239000000956 alloy Substances 0.000 description 8
- 239000012535 impurity Substances 0.000 description 8
- 150000002500 ions Chemical class 0.000 description 8
- 229920001721 polyimide Polymers 0.000 description 8
- 239000002356 single layer Substances 0.000 description 8
- KXGFMDJXCMQABM-UHFFFAOYSA-N 2-methoxy-6-methylphenol Chemical compound [CH]OC1=CC=CC([CH])=C1O KXGFMDJXCMQABM-UHFFFAOYSA-N 0.000 description 7
- 101150084711 CTH1 gene Proteins 0.000 description 7
- 101100222207 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) TIS11 gene Proteins 0.000 description 7
- 239000003822 epoxy resin Substances 0.000 description 7
- 239000005011 phenolic resin Substances 0.000 description 7
- 229920001568 phenolic resin Polymers 0.000 description 7
- 229920006122 polyamide resin Polymers 0.000 description 7
- 229920000647 polyepoxide Polymers 0.000 description 7
- 239000009719 polyimide resin Substances 0.000 description 7
- 239000004925 Acrylic resin Substances 0.000 description 6
- 229920000178 Acrylic resin Polymers 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- 101100091498 Arabidopsis thaliana ROS1 gene Proteins 0.000 description 5
- 101150064551 DML1 gene Proteins 0.000 description 5
- 239000007788 liquid Substances 0.000 description 5
- 239000007769 metal material Substances 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 101001117317 Homo sapiens Programmed cell death 1 ligand 1 Proteins 0.000 description 4
- 101001117312 Homo sapiens Programmed cell death 1 ligand 2 Proteins 0.000 description 4
- 229920009382 Polyoxymethylene Homopolymer Polymers 0.000 description 4
- 102100024216 Programmed cell death 1 ligand 1 Human genes 0.000 description 4
- 102100024213 Programmed cell death 1 ligand 2 Human genes 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 229910010272 inorganic material Inorganic materials 0.000 description 4
- 239000011147 inorganic material Substances 0.000 description 4
- 239000002096 quantum dot Substances 0.000 description 4
- -1 silicon oxy nitride Chemical class 0.000 description 4
- 101100331657 Arabidopsis thaliana DML2 gene Proteins 0.000 description 3
- 101100408787 Arabidopsis thaliana PNSL1 gene Proteins 0.000 description 3
- 101100191225 Arabidopsis thaliana PPL1 gene Proteins 0.000 description 3
- 239000000853 adhesive Substances 0.000 description 3
- 230000001070 adhesive effect Effects 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 101100332655 Arabidopsis thaliana ECA2 gene Proteins 0.000 description 2
- 102000017703 GABRG2 Human genes 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 229910021645 metal ion Inorganic materials 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 230000035515 penetration Effects 0.000 description 2
- 239000004033 plastic Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 238000005096 rolling process Methods 0.000 description 2
- DRSFVGQMPYTGJY-GNSLJVCWSA-N Deprodone propionate Chemical compound C1CC2=CC(=O)C=C[C@]2(C)[C@@H]2[C@@H]1[C@@H]1CC[C@@](C(C)=O)(OC(=O)CC)[C@@]1(C)C[C@@H]2O DRSFVGQMPYTGJY-GNSLJVCWSA-N 0.000 description 1
- 101000874160 Homo sapiens Succinate dehydrogenase [ubiquinone] iron-sulfur subunit, mitochondrial Proteins 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 102100035726 Succinate dehydrogenase [ubiquinone] iron-sulfur subunit, mitochondrial Human genes 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000002861 polymer material Substances 0.000 description 1
- 239000002952 polymeric resin Substances 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000007781 pre-processing Methods 0.000 description 1
- 230000035939 shock Effects 0.000 description 1
- 239000000779 smoke Substances 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229920003002 synthetic resin Polymers 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K50/00—Organic light-emitting devices
- H10K50/80—Constructional details
- H10K50/84—Passivation; Containers; Encapsulations
- H10K50/844—Encapsulations
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K50/00—Organic light-emitting devices
- H10K50/80—Constructional details
- H10K50/84—Passivation; Containers; Encapsulations
- H10K50/842—Containers
- H10K50/8426—Peripheral sealing arrangements, e.g. adhesives, sealants
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Optics & Photonics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Electroluminescent Light Sources (AREA)
Abstract
표시패널 및 표시패널의 제조 방법이 제공된다. 표시패널은 층간절연막 상에 배치되고 제1 금속층, 제2 금속층 및 제3 금속층이 적층된 구조로 이루어지는 제1 소스드레인 패턴층, 상기 제1 소스드레인 패턴층을 덮는 제1 평탄화막, 복수의 화소영역 각각에 배치되고 상기 제1 소스드레인 패턴층의 일부에 대응하며 상기 제1 평탄화막을 관통하는 적어도 하나의 화소비아홀, 및 상기 적어도 하나의 화소비아홀에 대응하고 상기 제1 소스드레인 패턴층 중 제3 금속층의 적어도 일부를 관통하는 적어도 하나의 바텀홀을 포함하고, 상기 적어도 하나의 바텀홀은 각각에 대응되는 화소비아홀보다 작은 너비로 이루어진다.
Description
본 발명은 표시 패널 및 이의 제조방법에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다.
표시장치는 영상 표시를 위한 광을 방출하는 표시패널과, 표시패널의 구동을 위한 신호 또는 전원을 공급하는 구동부를 포함할 수 있다.
표시패널은 영상 표시를 위한 각각의 광을 방출하는 복수의 서브화소영역이 배열되는 표시영역과, 표시영역의 주변인 비표시영역을 포함할 수 있다.
한편, 표시패널의 용적률 개선을 위해, 비표시영역의 너비를 축소시키는 경우, 구동부와 표시패널 사이를 연결하는 팬 아웃 배선들(fan out lines)이 좁아진 비표시영역에 배치되기 어려울 수 있다. 그로 인해, 표시패널의 해상도 향상에 한계가 있을 수 있다.
본 발명이 해결하고자 하는 과제는 비표시영역 중 팬 아웃 배선이 배치되는 영역의 너비를 감소시킬 수 있는 표시패널 및 이의 제조방법을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제 해결을 위한 일 실시예에 따른 표시패널은 영상 표시를 위한 광을 각각 방출하는 복수의 화소영역을 포함한 표시영역과, 상기 표시영역의 주변인 비표시영역을 포함한 메인영역, 및 상기 메인영역의 일측에서 돌출된 서브영역을 포함하는 기판, 상기 기판 상에 배치되는 배리어막, 상기 배리어막 상에 배치된 반도체 패턴층을 덮는 제1 게이트절연막, 상기 제1 게이트절연막 상에 배치된 제1 게이트 패턴층을 덮는 제2 게이트절연막, 상기 제2 게이트절연막 상에 배치된 제2 게이트 패턴층을 덮는 층간절연막, 상기 복수의 화소영역 각각에 배치되고 상기 제1 게이트절연막, 상기 제2 게이트절연막 및 상기 층간절연막 중 적어도 상기 층간절연막을 관통하는 적어도 하나의 화소콘택홀, 상기 층간절연막 상에 배치되고 제1 금속층, 제2 금속층 및 제3 금속층이 적층된 구조로 이루어지는 제1 소스드레인 패턴층, 상기 제1 소스드레인 패턴층을 덮는 제1 평탄화막, 상기 복수의 화소영역 각각에 배치되고 상기 제1 소스드레인 패턴층의 일부에 대응하며 상기 제1 평탄화막을 관통하는 적어도 하나의 화소비아홀, 및 상기 적어도 하나의 화소비아홀에 대응하고 상기 제1 소스드레인 패턴층 중 상기 제3 금속층의 적어도 일부를 관통하는 적어도 하나의 바텀홀을 포함한다. 여기서, 상기 적어도 하나의 바텀홀은 각각에 대응되는 화소비아홀보다 작은 너비로 이루어진다.
상기 표시패널은 상기 제1 평탄화막 상에 배치된 제2 소스드레인 패턴층을 덮는 제2 평탄화막, 및 상기 제2 평탄화막 상에 배치된 제3 소스드레인 패턴층을 덮는 제3 평탄화막을 더 포함할 수 있다.
상기 제2 소스드레인 패턴층 및 상기 제3 소스드레인 패턴층 중 어느 하나는 상기 표시영역에 배치되고 제1 방향으로 연장되며 제1 구동전원을 공급하는 복수의 제1 전원공급 수평배선을 포함할 수 있다.
상기 제2 소스드레인 패턴층 및 상기 제3 소스드레인 패턴층 중 다른 나머지 하나는 상기 표시영역의 일부에 배치되는 복수의 제1 데이터배선과, 상기 표시영역의 다른 일부에 배치되는 복수의 제2 데이터배선과, 상기 복수의 제2 데이터배선 중 일부와 각각 이웃하는 복수의 제1 데이터 연결배선을 포함할 수 있다. 여기서, 상기 복수의 제1 데이터배선, 상기 복수의 제2 데이터배선 및 상기 복수의 제1 데이터 연결배선은 상기 제1 방향과 교차하는 제2 방향으로 연장될 수 있다.
상기 제2 소스드레인 패턴층 및 상기 제3 소스드레인 패턴층 중 어느 하나는 상기 제2 방향에서 상기 복수의 제1 전원공급 수평배선과 번갈아 배치되고 상기 제1 방향으로 연장되는 복수의 제2 데이터 연결배선을 더 포함할 수 있다. 여기서, 상기 복수의 제1 데이터배선 각각은 상기 복수의 제1 데이터 연결배선 각각과 상기 복수의 제2 데이터 연결배선 각각을 통해 상기 비표시영역에 배치된 각각의 제1 팬 아웃 배선과 연결되며, 상기 복수의 제2 데이터배선 각각은 상기 비표시영역에서 각각의 제2 팬 아웃 배선과 연결될 수 있다.
상기 제2 소스드레인 패턴층 및 상기 제3 소스드레인 패턴층 중 어느 하나는 상기 제1 방향에서 상기 복수의 제2 데이터 연결배선에 각각 나란하게 이격되고 상기 제1 방향으로 연장되는 복수의 수평더미패턴을 더 포함할 수 있다.
상기 제2 소스드레인 패턴층 및 상기 제3 소스드레인 패턴층 중 다른 나머지 하나는 상기 복수의 제1 데이터배선과 각각 이웃하며 상기 제1 구동전원보다 낮은 제2 구동전원을 공급하는 복수의 제2 전원공급배선과, 상기 제2 방향에서 상기 복수의 제1 데이터 연결배선에 각각 나란하게 이격되는 복수의 수직더미패턴을 더 포함할 수 있다.
여기서, 상기 복수의 제2 전원공급배선과 상기 복수의 수직더미패턴은 상기 제2 방향으로 연장되며, 상기 복수의 수직더미패턴 각각은 복수의 수평더미패턴 각각을 통해 상기 복수의 제2 전원공급배선 중 적어도 하나에 연결될 수 있다.
상기 표시패널은 상기 서브영역 중 벤딩형태로 변형되는 벤딩영역에 대응되고 상기 제1 게이트절연막, 상기 제2 게이트절연막 및 상기 층간절연막을 관통하는 제1 벤딩홀, 상기 제1 벤딩홀에 대응되고 상기 제1 평탄화막을 관통하는 제2 벤딩홀, 및 상기 제2 벤딩홀에 대응되고 상기 배리어막을 관통하는 제3 벤딩홀을 더 포함할 수 있다. 여기서, 상기 제3 벤딩홀은 상기 제2 벤딩홀보다 작은 너비로 이루어질 수 있다.
상기 표시패널은 상기 층간절연막 상에 배치되고 상기 제1 소스드레인 패턴층, 상기 적어도 하나의 화소콘택홀 및 상기 제1 벤딩홀을 덮는 패시베이션막, 상기 적어도 하나의 화소비아홀에 각각 대응하고 상기 패시베이션막을 관통하며 상기 적어도 하나의 바텀홀과 각각 이어지는 적어도 하나의 화소미들홀, 및 상기 제3 벤딩홀과 이어지고 상기 패시베이션막을 관통하는 벤딩미들홀을 더 포함할 수 있다. 여기서, 상기 제1 평탄화막은 상기 패시베이션막 상에 배치될 수 있다.
상기 표시패널은 상기 제3 평탄화막 상에 배치되고 상기 복수의 화소영역에 각각 대응한 복수의 발광소자를 포함하는 발광 어레이층, 및 상기 발광 어레이층을 덮는 밀봉 구조물층을 더 포함할 수 있다. 여기서, 상기 밀봉 구조물층은 상기 발광 어레이층 상에 배치되고 적어도 상기 표시영역에 대응하며 무기절연재료로 이루어지는 제1 밀봉막, 상기 제1 밀봉막 상에 배치되고 상기 표시영역에 대응하며 유기절연재료로 이루어지는 제2 밀봉막, 및 상기 제1 밀봉막 상에 배치되고 상기 제2 밀봉막을 덮으며 상기 무기절연재료로 이루어지는 제3 밀봉막을 포함할 수 있다.
상기 표시패널은 상기 비표시영역 중 상기 표시영역의 가장자리를 둘러싸는 형태의 봉지영역에 대응하고 상기 제1 평탄화막을 관통하는 제1 봉지홀을 더 포함할 수 있다. 여기서, 상기 제1 밀봉막은 상기 비표시영역의 상기 봉지영역까지 연장되며 상기 제1 봉지홀을 통해 상기 층간절연막에 접하고, 상기 제3 밀봉막은 상기 비표시영역의 상기 봉지영역까지 연장되며 상기 봉지영역에서 상기 제1 밀봉막과 접할 수 있다.
상기 과제 해결을 위한 일 실시예에 따른 표시패널의 제조방법은 영상 표시를 위한 광을 각각 방출하는 복수의 화소영역을 포함한 표시영역과, 상기 표시영역의 주변인 비표시영역을 포함한 메인영역, 및 상기 메인영역의 일측에서 돌출된 서브영역을 포함하는 기판을 마련하는 단계, 상기 기판 상에 배리어막을 배치하는 단계, 상기 배리어막 상에 반도체 패턴층을 배치하는 단계, 상기 배리어막 상에 상기 반도체 패턴층을 덮는 제1 게이트절연막을 배치하는 단계, 상기 제1 게이트절연막 상에 상기 반도체 패턴층의 일부와 중첩하는 제1 게이트 패턴층을 배치하는 단계, 상기 제1 게이트절연막 상에 상기 제1 게이트 패턴층을 덮는 제2 게이트절연막을 배치하는 단계, 상기 제2 게이트절연막 상에 제2 게이트 패턴층을 배치하는 단계, 상기 제2 게이트절연막 상에 상기 제2 게이트 패턴층을 덮는 층간절연막을 배치하는 단계, 상기 제1 게이트절연막, 상기 제2 게이트절연막 및 상기 층간절연막 중 적어도 상기 층간절연막을 패터닝하여, 상기 복수의 화소영역 각각에 적어도 하나의 화소콘택홀을 배치하고, 상기 서브영역 중 벤딩형태로 변형되는 벤딩영역에 상기 제1 게이트절연막, 상기 제2 게이트절연막 및 상기 층간절연막을 관통하는 제1 벤딩홀을 배치하는 단계, 상기 층간절연막 상에 제1 소스드레인 패턴층을 배치하는 단계, 상기 층간절연막 상에 상기 제1 소스드레인 패턴층을 덮는 제1 평탄화막을 배치하는 단계, 제1 평탄화막을 패터닝하여, 상기 복수의 화소영역 각각에 상기 제1 평탄화막을 관통하는 적어도 하나의 화소프리홀을 배치하며, 상기 서브영역의 상기 벤딩영역에 상기 제1 벤딩홀과 대응하고 상기 제1 평탄화막을 관통하는 벤딩프리홀을 배치하며, 상기 비표시영역 중 상기 표시영역의 가장자리를 둘러싸는 형태의 봉지영역에 상기 제1 평탄화막의 일부를 관통하는 보호홀을 배치하는 단계, 상기 배리어막을 패터닝하여 상기 벤딩프리홀과 대응하고 상기 배리어막을 관통하는 제3 벤딩홀을 배치하는 단계, 및 상기 제1 평탄화막에 대한 애싱 처리를 통해 상기 보호홀에 잔류된 제1 평탄화막을 제거하여, 상기 봉지영역에 상기 제1 평탄화막을 관통하는 제1 봉지홀을 배치하는 단계를 포함한다.
상기 표시패널의 제조방법은 상기 봉지홀을 배치하는 단계 이후에, 상기 제1 평탄화막 상에 제2 소스드레인 패턴층을 배치하는 단계, 상기 제1 평탄화막 상에 상기 제2 소스드레인 패턴층을 덮는 제2 평탄화막을 배치하는 단계, 및 상기 제2 평탄화막 상에 제3 소스드레인 패턴층을 배치하는 단계를 더 포함할 수 있다.
상기 제2 소스드레인 패턴층을 배치하는 단계 및 상기 제3 소스드레인 패턴층을 배치하는 단계 중 어느 하나에 의해, 상기 표시영역에 배치되고 제1 방향으로 연장되며 제1 구동전원을 공급하는 복수의 제1 전원공급 수평배선이 마련될 수 있다.
상기 제2 소스드레인 패턴층을 배치하는 단계 및 상기 제3 소스드레인 패턴층을 배치하는 단계 중 다른 나머지 하나에 의해, 상기 표시영역의 일부에 배치되는 복수의 제1 데이터배선과, 상기 표시영역의 다른 일부에 배치되는 복수의 제2 데이터배선과, 상기 복수의 제2 데이터배선 중 일부와 각각 이웃하는 복수의 제1 데이터 연결배선이 마련될 수 있다. 여기서, 상기 복수의 제1 데이터배선, 상기 복수의 제2 데이터배선 및 상기 복수의 제1 데이터 연결배선은 상기 제1 방향과 교차하는 제2 방향으로 연장될 수 있다.
상기 제2 소스드레인 패턴층을 배치하는 단계 및 상기 제3 소스드레인 패턴층을 배치하는 단계 중 어느 하나에 의해, 상기 제2 방향에서 상기 복수의 제1 전원공급 수평배선과 번갈아 배치되고 상기 제1 방향으로 연장되는 복수의 제2 데이터 연결배선이 더 마련될 수 있다. 여기서, 상기 복수의 제1 데이터 연결배선 각각은 상기 복수의 제2 데이터 연결배선 각각을 통해 상기 복수의 제1 데이터배선과 연결될 수 있다.
상기 제2 소스드레인 패턴층을 배치하는 단계 및 상기 제3 소스드레인 패턴층을 배치하는 단계 중 어느 하나에 의해, 상기 제1 방향에서 상기 복수의 제2 데이터 연결배선에 각각 나란하게 이격되고 상기 제1 방향으로 연장되는 복수의 수평더미패턴이 더 마련될 수 있다.
상기 제2 소스드레인 패턴층을 배치하는 단계 및 상기 제3 소스드레인 패턴층을 배치하는 단계 중 다른 나머지 하나에 의해, 상기 복수의 제1 데이터배선과 각각 이웃하며 상기 제1 구동전원보다 낮은 제2 구동전원을 공급하는 복수의 제2 전원공급배선과, 상기 제2 방향에서 상기 복수의 제1 데이터 연결배선에 각각 나란하게 이격되는 복수의 수직더미패턴이 더 마련될 수 있다. 여기서, 상기 복수의 제2 전원공급배선과 상기 복수의 수직더미패턴은 상기 제2 방향으로 연장될 수 있다.
그리고, 상기 복수의 수직더미패턴 각각은 복수의 수평더미패턴 각각을 통해 상기 복수의 제2 전원공급배선 중 적어도 하나에 연결될 수 있다.
상기 제1 봉지홀을 배치하는 단계에서, 상기 애싱 처리를 통해 상기 벤딩프리홀이 변형되어, 상기 제3 벤딩홀보다 큰 너비로 이루어진 제2 벤딩홀이 마련될 수 있다.
상기 제1 소스드레인 패턴층을 배치하는 단계에서, 상기 제1 소스드레인 패턴층은 제1 금속층, 제2 금속층 및 제3 금속층이 적층된 구조로 이루어질 수 있다.
상기 제3 벤딩홀을 배치하는 단계에서, 상기 적어도 하나의 화소프리홀과 대응하는 상기 제3 금속층의 적어도 일부를 관통하는 적어도 하나의 바텀홀이 마련될 수 있다.
상기 제1 봉지홀을 배치하는 단계에서, 상기 애싱 처리를 통해 상기 적어도 하나의 화소프리홀이 변형되어, 각각의 바텀홀보다 큰 너비로 이루어진 적어도 하나의 화소비아홀이 마련될 수 있다.
상기 표시패널의 제조방법은 상기 제1 평탄화막을 배치하는 단계 이전에, 상기 층간절연막 상에 상기 제1 소스드레인 패턴층 및 상기 제1 밴딩홀을 덮는 패시베이션막을 배치하는 단계를 더 포함할 수 있다.
상기 제1 평탄화막을 배치하는 단계에서, 상기 제1 평탄화막은 상기 패시베이션막 상에 배치될 수 있다.
상기 제3 벤딩홀을 배치하는 단계에서, 상기 배리어막과 함께 상기 패시베이션막이 패터닝되어, 상기 적어도 하나의 화소프리홀에 각각 대응하고 상기 패시베이션막을 관통하는 적어도 하나의 화소미들홀이 마련되며, 상기 벤딩프리홀과 대응하고 상기 패시베이션막을 관통하는 벤딩미들홀이 더 마련될 수 있다.
상기 제3 벤딩홀을 배치하는 단계에서, 상기 적어도 하나의 화소미들홀은 상기 적어도 하나의 바텀홀과 각각 이어질 수 있다.
상기 제3 벤딩홀을 배치하는 단계에서, 상기 벤딩미들홀은 상기 제3 벤딩홀과 이어질 수 있다.
상기 표시패널의 제조방법은 상기 제3 소스드레인 패턴층을 배치하는 단계 이후에, 상기 제2 평탄화막 상에 상기 제3 소스드레인 패턴층을 덮는 제3 평탄화막을 배치하는 단계, 상기 제3 평탄화막 상에 상기 복수의 화소영역에 각각 대응한 복수의 발광소자를 포함하는 발광 어레이층을 배치하는 단계, 및 상기 발광 어레이층을 덮는 밀봉 구조물층을 배치하는 단계를 더 포함할 수 있다.
상기 밀봉 구조물층을 배치하는 단계는 상기 발광 어레이층 상에 적어도 상기 표시영역에 대응하는 무기절연재료의 제1 밀봉막을 배치하는 단계, 상기 제1 밀봉막 상에 상기 표시영역에 대응하는 유기절연재료의 제2 밀봉막을 배치하는 단계, 및 상기 제1 밀봉막 상에 상기 제2 밀봉막을 덮고 상기 무기절연재료로 이루어진 제3 밀봉막을 배치하는 단계를 포함할 수 있다.
상기 제1 밀봉막을 배치하는 단계에서, 상기 제1 밀봉막은 상기 표시영역에 대응하며 상기 비표시영역의 상기 봉지영역까지 연장되고 상기 제1 봉지홀을 통해 상기 층간절연막에 접할 수 있다.
상기 제3 밀봉막을 배치하는 단계에서, 상기 제3 밀봉막은 상기 비표시영역의 상기 봉지영역까지 연장되며 상기 봉지영역에서 상기 제1 밀봉막과 접할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시패널의 제조방법은 제1 평탄화막을 패터닝하여 복수의 화소영역 각각에 적어도 하나의 화소프리홀을 배치하고 서브영역의 벤딩영역에 벤딩프리홀을 배치하며 비표시영역의 봉지영역에 제1 평탄화막의 일부를 관통하는 보호홀을 배치하는 단계와, 배리어막을 패터닝하는 단계 이후에 제1 평탄화막에 대한 애싱 처리를 실시하여 보호홀에 대응하고 제1 평탄화막을 관통하는 봉지홀을 배치하는 단계를 포함한다.
이와 같이 적어도 하나의 화소프리홀과 봉지홀이 하나의 마스크 공정으로 마련됨으로써, 마스크 공정 수가 감소될 수 있으므로, 제조공정의 간소화에 유리해질 수 있다.
더불어, 보호홀의 제1 평탄화막이 봉지영역에 잔류된 상태에서 배리어막을 패터닝하는 단계가 실시된다. 즉, 보호홀의 제1 평탄화막으로 인해, 봉지영역에 배치된 무기절연재료의 층간절연막 등이 배리어막의 패터닝을 위한 식각 재료에 노출되는 것이 방지될 수 있다. 이로써, 봉지영역의 봉지홀에 대응되는 층간절연막이 식각 재료에 의해 패터닝되거나 손상되는 것이 방지될 수 있으므로, 봉지영역에서의 산소 또는 수분의 침투가 저감될 수 있고, 봉지영역에 배치된 밀봉 구조물층의 봉지에 대한 신뢰도가 개선될 수 있다.
그리고, 실시예들에 따른 표시패널은 복수의 화소영역 각각에 배치되고 제1 평탄화막을 관통하는 적어도 하나의 화소비아홀과, 적어도 하나의 화소비아홀에 각각 대응하고 제1 소스드레인 패턴층 중 제3 금속층의 적어도 일부를 관통하며 각각에 대응한 화소비아홀보다 작은 너비로 이루어진 적어도 하나의 바텀홀을 포함한다. 이와 같이, 각 화소비아홀 내에 그보다 작은 너비의 바텀홀이 배치됨에 따라, 각 화소비아홀 내의 단차가 완만해질 수 있다. 이로써, 화소비아홀에 적층되는 도전패턴 또는 절연막이 완만한 단차로 마련될 수 있으므로, 도전패턴 또는 절연막의 크랙 불량 등이 저감될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시장치를 보여주는 도면이다.
도 2는 제2 방향에 대응한 도 1의 표시장치의 단면을 보여주는 도면이다.
도 3은 도 2의 표시영역 중 일부에 대한 개요를 보여주는 도면이다.
도 4는 도 3의 어느 하나의 화소영역에 대응한 등가회로의 일 예시를 보여주는 도면이다.
도 5는 도 3의 어느 하나의 화소영역에 대응한 등가회로의 다른 일 예시를 보여주는 도면이다.
도 6은 도 1의 표시패널의 평면을 보여주는 도면이다.
도 7은 도 6의 A 부분에 대응한 레이아웃을 보여주는 도면이다.
도 8은 도 6의 제1 표시영역 중 일부에 대응한 레이아웃을 보여주는 도면이다.
도 9는 도 6의 제2 표시영역 중 일부에 대응한 레이아웃을 보여주는 도면이다.
도 10은 도 6의 제3 표시영역 중 일부에 대응한 레이아웃을 보여주는 도면이다.
도 11 및 도 12는 도 8의 B 부분에 대응한 확대 레이아웃을 보여주는 도면이다.
도 13은 도 11 및 도 12의 C-C’ 부분의 단면에 대한 일 예시를 보여주는 도면이다.
도 14는 도 13의 D 부분을 상세히 보여주는 도면이다.
도 15는 제1 실시예에 따른 도 6의 Ⅰ-Ⅰ’ 부분의 단면에 대한 일 예시를 보여주는 도면이다.
도 16은 도 15의 E 부분을 상세히 보여주는 도면이다.
도 17은 도 15의 F 부분을 상세히 보여주는 도면이다.
도 18은 제2 실시예에 따른 도 6의 Ⅰ-Ⅰ’ 부분의 단면에 대한 일 예시를 보여주는 도면이다.
도 19는 도 18의 F 부분을 상세히 보여주는 도면이다.
도 20은 도 18의 G 부분을 상세히 보여주는 도면이다.
도 21은 제1 실시예에 따른 표시패널의 제조방법을 나타낸 순서도이다.
도 22 내지 도 42는 도 21의 단계 별 공정도이다.
도 43은 제2 실시예에 따른 표시패널의 제조방법을 나타낸 순서도이다.
도 44 내지 도 47은 도 43의 일부 단계 별 공정도이다.
도 2는 제2 방향에 대응한 도 1의 표시장치의 단면을 보여주는 도면이다.
도 3은 도 2의 표시영역 중 일부에 대한 개요를 보여주는 도면이다.
도 4는 도 3의 어느 하나의 화소영역에 대응한 등가회로의 일 예시를 보여주는 도면이다.
도 5는 도 3의 어느 하나의 화소영역에 대응한 등가회로의 다른 일 예시를 보여주는 도면이다.
도 6은 도 1의 표시패널의 평면을 보여주는 도면이다.
도 7은 도 6의 A 부분에 대응한 레이아웃을 보여주는 도면이다.
도 8은 도 6의 제1 표시영역 중 일부에 대응한 레이아웃을 보여주는 도면이다.
도 9는 도 6의 제2 표시영역 중 일부에 대응한 레이아웃을 보여주는 도면이다.
도 10은 도 6의 제3 표시영역 중 일부에 대응한 레이아웃을 보여주는 도면이다.
도 11 및 도 12는 도 8의 B 부분에 대응한 확대 레이아웃을 보여주는 도면이다.
도 13은 도 11 및 도 12의 C-C’ 부분의 단면에 대한 일 예시를 보여주는 도면이다.
도 14는 도 13의 D 부분을 상세히 보여주는 도면이다.
도 15는 제1 실시예에 따른 도 6의 Ⅰ-Ⅰ’ 부분의 단면에 대한 일 예시를 보여주는 도면이다.
도 16은 도 15의 E 부분을 상세히 보여주는 도면이다.
도 17은 도 15의 F 부분을 상세히 보여주는 도면이다.
도 18은 제2 실시예에 따른 도 6의 Ⅰ-Ⅰ’ 부분의 단면에 대한 일 예시를 보여주는 도면이다.
도 19는 도 18의 F 부분을 상세히 보여주는 도면이다.
도 20은 도 18의 G 부분을 상세히 보여주는 도면이다.
도 21은 제1 실시예에 따른 표시패널의 제조방법을 나타낸 순서도이다.
도 22 내지 도 42는 도 21의 단계 별 공정도이다.
도 43은 제2 실시예에 따른 표시패널의 제조방법을 나타낸 순서도이다.
도 44 내지 도 47은 도 43의 일부 단계 별 공정도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시장치를 보여주는 도면이다.
도 1을 참조하면, 표시장치(10)는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 및 스마트 워치(smart watch), 워치 폰(watch phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
표시장치(10)는 유기 발광 다이오드를 이용하는 유기 발광 표시장치, 양자점 발광층을 포함하는 양자점 발광 표시장치, 무기 반도체를 포함하는 무기 발광 표시장치, 및 초소형 발광 다이오드(micro or nano light emitting diode(micro LED or nano LED))를 이용하는 초소형 발광 표시장치와 같은 발광 표시장치일 수 있다. 이하에서는, 표시장치(10)가 유기 발광 표시장치인 것을 중심으로 설명하였으나, 본 발명은 이에 제한되지 않는다.
표시장치(10)는 표시패널(100), 표시구동회로(200), 및 회로보드(300)를 포함한다.
표시패널(100)은 메인영역(MA: Main Area), 및 메인영역(MA)의 일측에서 돌출된 서브영역(SBA: Sub Area)을 포함한 기판(도 2의 SUB)을 포함할 수 있다.
메인영역(MA)은 영상 표시를 위한 광을 방출하는 표시영역(DA: Display Area)과, 표시영역(DA)의 주변인 비표시영역(NDA: Non-Display Area)을 포함한다.
표시영역(DA)은 메인영역(MA)의 중앙 대부분에 해당될 수 있다.
표시영역(DA)은 사각형 등의 다각형 또는 원형 등의 평면으로 이루어질 수 있다. 일 예로, 표시영역(DA)은 제1 방향(DR1)의 단변과 제1 방향(DR1)에 교차하는 제2 방향(DR2)의 장변을 갖는 직사각형 형태의 평면으로 이루어질 수 있다.
직사각형 형태의 표시영역(DA)에 있어서, 제1 방향(DR1)의 단변과 제2 방향(DR2)의 장변 간의 접점은 직각 형태의 모서리를 이룰 수 있다. 또는, 제1 방향(DR1)의 단변과 제2 방향(DR2)의 장변 간의 접점은 소정 곡률의 곡선 형태의 모서리를 이룰 수도 있다.
비표시영역(NDA)은 표시영역(DA)을 둘러싸는 영역일 수 있다. 비표시영역(NDA)은 표시패널(100)의 가장자리 영역일 수 있다.
표시패널(100)은 평판 형태일 수 있다. 다만, 이는 단지 예시일 뿐이며, 표시패널(100)은 용이하게 변형될 수 있는 연성의 평판으로 마련되고, 소정 곡률로 벤딩된 곡면부를 포함한 형태로 변형될 수 있다. 즉, 표시패널(100)은 연성으로 마련되고 벤딩(bending) 형태, 폴딩(folding) 형태 및 롤링(rolling) 형태 중 적어도 하나로 변형된 적어도 일부를 포함하도록 변형될 수 있다. 일 예로, 표시패널(100)은 가장자리의 적어도 일측이 벤딩된 형태로 변형될 수 있다.
표시구동회로(200)는 표시패널(100)을 구동하기 위한 신호들과 전압들을 생성할 수 있다. 표시구동회로(200)는 집적회로(integrated circuit, IC)로 형성되어 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 표시패널(100) 상에 부착될 수 있다. 또는, 도 1의 도시와 달리, 표시구동회로(200)는 COF(chip on film) 방식으로 회로보드(300)에 부착될 수도 있다.
회로보드(300)는 표시패널(100)의 서브영역(SBA)의 가장자리에 부착될 수 있다.
회로보드(300)는 표시패널(100)의 서브영역(SBA)의 가장자리에 배치된 신호 패드(도 6의 PD)들에 접속됨으로써 표시패널(100) 및 표시구동회로(200)와 전기적으로 연결될 수 있다.
회로보드(300)는 표시패널(100)과 표시구동회로(200)에 디지털 비디오 데이터와, 타이밍 신호들, 및 구동 전압들을 공급할 수 있다. 회로보드(300)는 연성 인쇄 회로보드(flexible printed circuit board), 인쇄 회로보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)으로 마련될 수 있다.
도 2는 제2 방향에 대응한 도 1의 표시장치의 단면을 보여주는 도면이다.
도 2는 메인영역(MA)에 인접한 서브영역(SBA)의 일부가 벤딩되고, 서브영역(SBA)의 다른 일부가 기판(SUB) 아래에 배치되는 표시패널(100)의 변형 형태를 예시적으로 도시한다.
표시패널(100)의 변형 형태에 따르면, 서브영역(SBA)에 실장되는 표시구동회로(200) 및 서브영역(SBA)의 일측에 부착되는 회로보드(300)는 서브영역(SBA)과 함께 표시패널(100) 아래에 배치된다.
도 2를 참조하면, 표시패널(100)은 기판(SUB) 상에 배치되는 박막 트랜지스터층(TFTL: Thin Film Transistor Layer), 박막 트랜지스터층(TFTL) 상에 배치되는 발광 어레이층(EML: light Emitting array Layer), 및 발광 어레이층(EML)을 덮는 밀봉 구조물층(TFEL: Thin Film Encapsulation Layer)을 포함할 수 있다.
그리고, 표시패널(100)은 밀봉 구조물층(TFEL) 상에 배치되는 터치 감지부(TDU: Touch Detecting Unit)을 더 포함할 수 있다.
기판(SUB)은 고분자 수지 등의 절연 물질로 이루어질 수 있다. 예를 들어, 기판(SUB)은 폴리이미드(polyimide)로 이루어질 수 있다. 기판(SUB)은 벤딩(bending), 폴딩(folding), 롤링(rolling) 등의 변형이 가능한 플렉서블(flexible) 기판일 수 있다.
박막 트랜지스터층(TFTL)은 메인영역(MA)과 서브영역(SBA)에 배치될 수 있다. 박막 트랜지스터층(TFTL)은 박막 트랜지스터들을 포함한다.
발광 어레이층(EML)은 메인영역(MA)의 표시영역(DA)에 배치될 수 있다. 발광 어레이층(EML)은 표시영역(DA)에 배치되는 발광 소자들을 포함한다.
밀봉 구조물층(TFEL)은 메인영역(MA) 중 적어도 표시영역(DA)에 대응한다. 밀봉 구조물(TFEL)은 표시영역(DA)에 인접한 비표시영역(NDA)의 일부에 더 대응될 수 있다.
밀봉 구조물층(TFEL)은 발광 어레이층(EML)을 봉지하기 위한 적어도 하나의 무기막과 적어도 하나의 유기막을 포함할 수 있다.
터치 감지부(TDU)는 적어도 메인영역(MA)의 표시영역(DA)에 대응될 수 있다. 터치 감지부(TDU)는 표시영역(DA) 중 사람 또는 물체이 접촉된 지점을 감지하기 위한 센싱신호를 생성할 수 있다.
표시장치(10)는 표시패널(100)의 터치 감지부(TDU) 상에 배치되는 커버 윈도우(미도시)를 포함할 수 있다. 커버 윈도우는 표시패널(100)의 상부를 외부의 물리적, 전기적 충격으로부터 보호하기 위한 것이다. 커버 윈도우는 OCA(optically clear adhesive) 필름 또는 OCR(optically clear resin) 같은 투명 접착 부재에 의해 터치 감지부(TDU) 상에 부착될 수 있다. 커버 윈도우는 유리와 같은 무기물일 수도 있고, 플라스틱 또는 고분자 재료와 같은 유기물일 수도 있다.
그리고, 표시장치(10)는 터치 감지부(TDU)와 커버 윈도우 사이에 배치되는 반사 방지 부재(미도시)를 더 포함할 수 있다. 반사 방지 부재는 표시패널(100)로 입사된 외부광 중 일부가 표시패널(100)에 의해 반사되어 외부로 방출되는 외부광 반사를 저감시키기 위한 것이다. 반사 방지 부재는 편광 필름 또는 컬러 필터일 수 있다.
도 2의 도시와 같이, 터치 감지부(TDU)를 포함하는 경우, 표시장치(10)는 터치 감지부(TDU)의 구동을 위한 터치 구동 회로(400)를 더 포함할 수 있다.
터치 구동 회로(400)는 집적회로(IC)로 마련되고 회로보드(300) 상에 부착될 수 있다.
터치 구동 회로(400)는 회로보드(300) 및 서브영역(SBA)의 신호 패드(PD) 등을 통해 터치 감지부(TDU)의 복수의 구동 전극과 복수의 감지 전극에 전기적으로 연결될 수 있다.
터치 구동 회로(400)는 복수의 구동 전극에 터치 구동 신호를 인가하고, 복수의 감지 전극을 통해 복수의 터치 노드 각각의 터치 감지 신호, 예를 들어 상호 정전 용량의 차지 변화량을 감지할 수 있다. 그리고, 터치 구동 회로(400)는 복수의 터치 노드 각각의 터치 감지 신호에 따라 사용자의 터치 여부와 근접 여부 등을 판단할 수 있다.
여기서, 사용자의 터치는 사용자의 손가락 또는 펜 등과 같은 물체가 터치 감지부(TDU) 상에 배치되는 표시장치(10)의 전면(前面)에 직접 접촉하는 것을 가리킨다. 사용자의 근접은 호버링(hovering)과 같이 사용자의 손가락 또는 펜 등과 같은 물체가 표시장치(10)의 전면(前面) 상에서 떨어져 위치하는 것을 가리킨다.
도 3은 도 2의 표시영역 중 일부에 대한 개요를 보여주는 도면이다.
도 3을 참조하면, 표시패널(100)은 표시영역(DA)에 매트릭스 배열되는 복수의 화소영역(PX: Pixel area)을 포함한다.
표시패널(100)은 표시영역(DA)에 배치되고 제1 방향(DR1)으로 연장되는 스캔배선(SL)과, 표시영역(DA)에 배치되고 제2 방향(DR2)으로 연장되는 데이터배선(DL)을 더 포함할 수 있다.
또한, 표시패널(100)은 표시영역(DA)에 배치되는 제1 전원공급배선(PSL1: Power Supply Line)과 제2 전원공급배선(PSL2)을 더 포함할 수 있다.
제1 전원공급배선(PSL1: Power Supply Line)은 복수의 화소영역(PX)에 소정의 제1 구동전원을 공급할 수 있다.
제2 전원공급배선(PSL2)은 복수의 화소영역(PX)에 제1 구동전원보다 낮은 전압레벨인 제2 구동전원을 공급할 수 있다.
복수의 화소영역(PX) 각각은 스캔배선(SL), 데이터배선(DL), 제1 전원공급배선(PSL1) 및 제2 전원배선공급배선(PSL2) 각각에 연결될 수 있다.
도 4는 도 3의 어느 하나의 화소영역에 대응한 등가회로의 일 예시를 보여주는 도면이다. 도 5는 도 3의 어느 하나의 화소영역에 대응한 등가회로의 다른 일 예시를 보여주는 도면이다.
도 4를 참조하면, 복수의 화소영역(PX) 각각은 발광소자(LEL)와, 발광소자(LEL)에 구동전류를 공급하는 화소 구동부(PDU: Pixel Driving Unit)를 포함할 수 있다.
화소 구동부(PDU)는 구동 트랜지스터(DT)와 적어도 하나의 스위치 소자와, 적어도 하나의 커패시터를 포함할 수 있다. 일 예로, 화소 구동부(PDU)는 제1 트랜지스터(ST1: Switch Transistor), 제2 트랜지스터(ST2), 제3 트랜지스터(ST3), 제4 트랜지스터(ST4), 제5 트랜지스터(ST5) 및 제6 트랜지스터(ST6)의 스위치 소자들을 포함할 수 있다.
구동 트랜지스터(DT)는 게이트 전극, 제1 전극 및 제2 전극을 포함하고, 제1 전원공급배선(PSL1)과 제2 전원공급배선(PSL2) 사이에서 발광소자(LEL)와 직렬로 연결된다.
구동 트랜지스터(DT)는 게이트 전극에 공급되는 데이터신호에 기초하여 제1 전극과 제2 전극 사이의 전류, 즉 드레인-소스 간 전류(Ids)를 발생시킨다.
구동 트랜지스터(DT)의 드레인-소스 간 전류는 발광소자(LEL)의 구동 전류로 공급된다.
발광소자(LEL)은 구동 트랜지스터(DT)에 의한 구동전류에 대응하는 휘도의 광을 방출한다.
발광소자(LEL)는 애노드 전극, 캐소드 전극 및 애노드 전극과 캐소드 전극 사이에 배치되는 발광층을 포함할 수 있다. 일 예로, 발광소자(LEL)는 유기발광재료로 이루어진 발광층을 구비한 유기 발광 다이오드일 수 있다. 또는, 발광소자(LEL)는 무기 반도체로 이루어진 발광층을 구비한 무기 발광 소자일 수 있다. 또는, 발광소자(LEL)은 양자점 발광층을 구비한 양자점 발광 소자일 수 있다. 또는, 발광소자(LEL)는 마이크로 발광 다이오드(micro light emitting diode)일 수 있다.
발광소자(LEL)와 병렬로 연결되는 커패시터(Cel)는 애노드 전극과 캐소드 전극 사이의 기생용량이다.
커패시터(C1)는 제1 전원공급배선(PSL1)과 구동 트랜지스터(DT)의 게이트 전극 사이에 연결된다.
제1 트랜지스터(ST1)는 제2 전원공급배선(PSL2)에 대응한 구동 트랜지스터(DT)의 제2 전극과 구동 트랜지스터(DT)의 게이트 전극 사이에 연결되고, 스캔배선(SL)을 통해 공급되는 스캔신호에 기초하여 턴온된다.
제2 트랜지스터(ST2)는 데이터배선(DL)과 구동 트랜지스터(DT)의 게이트 전극 사이에 연결되고, 스캔배선(SL)을 통해 공급되는 스캔신호에 기초하여 턴온된다.
이에, 스캔배선(SL)으로 스캔신호가 공급되면, 제1 트랜지스터(ST1) 및 제2 트랜지스터(ST2)가 턴온된다. 이때, 턴온된 제2 트랜지스터(ST2)를 통해 데이터배선(DL)의 데이터신호가 구동 트랜지스터(DT)의 게이트 전극과, 커패시터(C1)로 공급된다. 그리고, 턴온된 제1 트랜지스터(ST1)를 통해 구동 트랜지스터(DT)의 게이트 전극과 제2 전극이 동전위가 된다. 또한, 커패시터(C1)는 데이터신호로 충진된다. 이로써, 구동 트랜지스터(DT)의 제1 전극과 제2 전극 사이에 드레인-소스간 전류가 발생되며, 구동 트랜지스터(DT)에 의한 드레인-소스간 전류의 공급은 커패시터(C1)에 충진된 전압에 기초하여 유지될 수 있다.
제3 트랜지스터(ST3)는 게이트 초기화 전압 배선(VGIL)과 구동 트랜지스터(DT)의 게이트 전극 사이에 연결되고, 초기화제어배선(ICL)의 초기화제어신호에 기초하여 턴온된다. 제3 트랜지스터(ST3)가 턴온되면, 구동 트랜지스터(DT)의 게이트 전극의 전위는 게이트 초기화 전압 배선(VIL)에 의한 제1 초기화 전압으로 초기화된다.
제4 트랜지스터(ST4)는 애노드 초기화 전압 배선(VAIL)과 발광소자(LEL)의 애노드 전극 사이에 연결되고, 게이트제어배선(GCL)의 게이트제어신호에 기초하여 턴온된다. 제4 트랜지스터(ST4)가 턴온되면, 발광소자(LEL)의 애노드 전극의 전위는 애노드 초기화 전압 배선(VAIL)에 의한 제2 초기화 전압으로 초기화된다.
제5 트랜지스터(ST5)는 제1 전원공급배선(PSL1)과 구동 트랜지스터(DT) 사이에 연결되고, 제6 트랜지스터(ST6)는 구동 트랜지스터(DT)와 발광소자(LEL) 사이에 연결된다. 제5 트랜지스터(ST5)와 제6 트랜지스터(ST6)는 발광제어배선(ECL)의 발광제어신호에 기초하여 턴온된다. 제5 트랜지스터(ST5)와 제6 트랜지스터(ST6)가 턴온되면, 구동 트랜지스터(DT)에 의한 구동전류가 발광소자(LEL)로 공급되며, 발광소자(LEL)는 구동전류에 기초하여 광을 방출한다.
도 4의 도시와 같이, 화소 구동부(PDU)에 구비되는 구동 트랜지스터(DT), 제1 트랜지스터(ST1), 제2 트랜지스터(ST2), 제3 트랜지스터(ST3), 제4 트랜지스터(ST4), 제5 트랜지스터(ST5) 및 제6 트랜지스터(ST6)는 모두 P 타입 MOSFET으로 마련될 수 있다. 이 경우, 스캔배선(SL)의 스캔신호, 초기화제어배선(ICL)의 초기화제어신호, 게이트제어배선(GCL)의 게이트제어신호 및 발광제어배선(ECL)의 발광제어신호 각각은 P 타입 MOSFET을 턴온시키기 위한 로우레벨의 턴온신호를 공급할 수 있다.
또는, 도 4의 도시와 달리, 화소 구동부(PDU)에 구비되는 스위칭 소자들 중 일부는 P 타입 MOSFET으로 마련되고, 다른 나머지 일부는 N 타입 MOSFET으로 마련될 수 있다. 이와 같이 하면, P 타입 MOSFET으로 마련되는 스위칭 소자들과 N 타입 MOSFET으로 마련되는 스위칭 소자들이 서로 다른 반도체 재료의 액티브층을 포함할 수 있다. 그러므로, 적층 구조를 통해 화소영역(PX)의 용적률이 개선될 수 있으며, 해상도 향상에 유리해질 수 있다.
일 예로, 도 5의 도시와 같이, 다른 일 예시에 따르면, 화소 구동부(PDU')의 스위치 소자들 중 구동 트랜지스터(DT), 제2 트랜지스터(ST2), 제4 트랜지스터(ST4), 제5 트랜지스터(ST5) 및 제6 트랜지스터(ST6)은 폴리 실리콘 반도체 재료의 액티브층을 구비한 P 타입 MOSFET으로 마련되고, 제1 트랜지스터(ST1)와 제3 트랜지스터(ST3)는 산화물 반도체 재료의 액티브층을 구비한 N 타입 MOSFET으로 마련될 수 있다.
이 경우, 제1 트랜지스터(ST1)는 제2 트랜지스터(ST2)와 동일한 신호로 턴온되지 않으므로, 제1 트랜지스터(ST1)의 게이트 전극은 스캔배선(SL)이 아닌 게이트제어배선(GCL)에 연결될 수 있다. 이와 같이 하면, 게이트제어배선(GCL)이 로우레벨의 신호를 공급하는 동안 제4 트랜지스터(ST4)가 턴온되고, 게이트제어배선(GCL)이 하이레벨의 신호를 공급하는 동안 제1 트랜지스터(ST1)가 턴온될 수 있다.
그리고, 초기화제어배선(ICL)이 하이레벨의 신호를 공급하는 동안 제3 트랜지스터(ST)가 턴온될 수 있다.
도 6은 도 1의 표시패널의 평면을 보여주는 도면이다.
도 6을 참조하면, 표시패널(100)은 메인영역(MA)과, 메인영역(MA)의 일측에서 분기된 서브영역(SBA)을 포함한다.
메인영역(MA)은 영상 표시를 위한 광이 방출되는 표시영역(DA)과, 표시영역(DA)의 주변인 비표시영역(NDA)을 포함한다.
표시영역(DA)은 팬 아웃 배선과 데이터배선의 연결 구조 또는 전원공급배선에 대응한 전원홀의 포함 여부에 따라, 제1 표시영역(DA1), 제2 표시영역(DA2), 제3 표시영역(DA3), 제4 표시영역(DA4), 제5 표시영역(DA5) 및 제6 표시영역(DA6)으로 나뉠 수 있다.
제1 표시영역(DA1)과 제4 표시영역(DA4)은 표시영역(DA) 중 제2 방향(DR2)에서 서브영역(SBA)과 인접하고, 제1 방향(DR1)에서 비표시영역(NDA)과 인접한 일부이다.
제1 표시영역(DA1)과 제4 표시영역(DA4) 각각은 제2 방향(DR2)의 제1 데이터 연결배선(도 7의 DCL1)과 제1 방향(DR1)의 제2 데이터 연결배선(도 7의 DCL2)을 통해 제1 팬 아웃 배선(도 7의 FL1)과 연결되는 제1 데이터배선(도 7의 DL1), 및 제2 팬 아웃 배선(도 7의 FL2)과 직접 연결되는 제2 데이터배선(도 7의 DL2)을 포함한다.
제2 표시영역(DA2)과 제6 표시영역(DA6)은 표시영역(DA) 중 제1 방향(DR1)에서 비표시영역(NDA)으로부터 이격된 다른 일부이다.
제2 표시영역(DA2)은 제1 표시영역(DA1)과 제4 표시영역(DA4) 사이에 배치될 수 있다.
제6 표시영역(DA6)은 제3 표시영역(DA3)과 제5 표시영역(DA5) 사이에 배치될 수 있다.
제2 표시영역(DA2)과 제6 표시영역(DA6) 각각은 제1 데이터배선(DL1)을 포함하지 않고, 제2 데이터배선(도 7의 DL2)을 포함한다. 즉, 제2 표시영역(DA2)과 제6 표시영역(DA6) 각각에는 제1 데이터배선(DL1)이 배치되지 않으며, 제2 팬 아웃 배선(도 7의 FL2)과 직접 연결되는 제2 데이터배선(DL2)만이 배치된다.
제3 표시영역(DA3)과 제5 표시영역(DA5)은 표시영역(DA) 중 제2 방향(DR2)에서 서브영역(SBA)으로부터 이격되고, 제1 방향(DR1)에서 비표시영역(NDA)과 인접한 또 다른 일부이다.
제3 표시영역(DA3)과 제5 표시영역(DA5) 각각은 제1 데이터배선(DL1), 제2 데이터배선(DL2), 및 전원홀(PH1, PH2)을 포함한다. 전원홀(PH1, PH2)은 제2 전원공급배선(PSL2)과 수평더미패턴(HDP) 간의 연결을 위한 제1 전원홀(PH1), 및 수평더미패턴(HDP)과 수직더미패턴(VDP) 간의 연결을 위한 제2 전원홀(PH2)을 포함할 수 있다.
제1 표시영역(DA1)과 제3 표시영역(DA3)은 실질적으로 상호 동일한 제1 방향(DR1)의 길이로 이루어질 수 있다.
제2 표시영역(DA2)과 제6 표시영역(DA6)은 실질적으로 상호 동일한 제1 방향(DR1)의 길이로 이루어질 수 있다.
제4 표시영역(DA4)과 제5 표시영역(DA5)은 실질적으로 상호 동일한 제1 방향(DR1)의 길이로 이루어질 수 있다.
제2 표시영역(DA2)의 제1 방향(DR1)의 길이는 제1 표시영역(DA1)의 제1 방향(DR1)의 길이 및 제4 표시영역(DR4)의 제1 방향(DR1)의 길이 각각보다 작을 수 있다.
제6 표시영역(DA6)의 제1 방향(DR1)의 길이는 제3 표시영역(DA3)의 제1 방향(DR1)의 길이 및 제5 표시영역(DR5)의 제1 방향(DR1)의 길이 각각보다 작을 수 있다.
제1 표시영역(DA1), 제2 표시영역(DA2) 및 제4 표시영역(DA4) 각각은 실질적으로 상호 동일한 제2 방향(DR2)의 길이로 이루어질 수 있다.
제3 표시영역(DA3), 제5 표시영역(DA5) 및 제6 표시영역(DA6) 각각은 실질적으로 동일한 제2 방향(DR2)의 길이로 이루어질 수 있다.
제1 표시영역(DA1)의 제2 방향(DR2)의 길이는 제3 표시영역(DA3)의 제2 방향(DR2)의 길이 이하일 수 있다.
제2 표시영역(DA2)의 제2 방향(DR2)의 길이는 제6 표시영역(DA6)의 제2 방향(DR2)의 길이 이하일 수 있다.
제4 표시영역(DA4)의 제2 방향(DR2)의 길이는 제5 표시영역(DA5)의 제2 방향(DR2)의 길이 이하일 수 있다.
비표시영역(NDA)은 표시영역(DA)의 테두리에 이웃한 표시영역(DA)의 주변 영역이며, 표시패널(100)의 메인영역(MA)의 가장자리에 대응될 수 있다.
비표시영역(NDA)은 표시영역(DA)의 가장자리를 둘러싸는 형태의 봉지영역(ENA)을 포함한다.
봉지영역(ENA)은 메인영역(MA)의 가장자리에 인접하게 배치될 수 있다.
봉지영역(ENA)은 발광 어레이층(EML)의 밀봉을 위한 밀봉 구조물층(TFEL) 중 유기막을 사이에 둔 무기막들이 적층되는 영역이다. 이와 같이, 봉지영역(ENA)에서 적층되는 무기막들에 의해, 산소 또는 수분의 침투 방지에 대한 신뢰도가 향상될 수 있다.
서브영역(SBA)은 메인영역(MA)의 일측에서 제2 방향(DR2)으로 돌출된 형태로 이루어질 수 있다.
서브영역(SBA)의 제2 방향(DR2)의 길이는 메인영역(MA)의 제2 방향(DR2)의 길이보다 작을 수 있다.
서브영역(SBA)의 제1 방향(DR1)의 길이는 메인영역(MA)의 제1 방향(DR1)의 길이 이하일 수 있다.
서브영역(SBA)은 연결영역(A1), 패드영역(A2) 및 벤딩영역(BA)을 포함할 수 있다.
벤딩영역(BA)은 벤딩형태로 변형되는 영역이다. 벤딩영역(BA)의 제2 방향(DR2)의 일측은 연결영역(A1)에 이어지고, 벤딩영역(BA)의 제2 방향(DR2)의 다른 일측은 패드영역(A2)에 이어진다.
연결영역(A1)은 메인영역(MA)에 연결되는 영역으로서, 메인영역(MA)의 비표시영역(NDA)과 벤딩영역(BA) 사이에 배치된다.
패드영역(A2)은 회로보드(300)가 본딩되는 패드(PD)들과 표시구동회로(200)가 배치되는 영역이다.
패드(PD)들은 패드영역(A2) 중 기판(SUB)의 가장자리에 대응되는 일부에 배치될 수 있다.
회로보드(300)는 이방성 도전 필름(anisotropic conductive film)과 같은 도전성 접착 부재를 이용하여 패드영역(A2)의 패드(PD)들에 접속 및 본딩될 수 있다.
표시구동회로(200)는 집적회로 칩으로 마련되고 패드영역(A2) 중 패드(PD)보다 벤딩영역(BA)에 인접한 일부영역에 실장될 수 있다.
도 7은 도 6의 A 부분에 대응한 레이아웃을 보여주는 도면이다.
도 7은 메인영역(MA)에 이어지는 서브영역(SBA)의 일부, 비표시영역(NDA)의 일부, 및 표시영역(DA) 중 제1 표시영역(DA1), 제2 표시영역(DA2) 및 제4 표시영역(DA4) 각각의 일부에 대응한 데이터배선, 팬 아웃 배선, 및 전원배선 등을 도시한다.
도 7을 참조하면, 표시패널(100)은 제1 표시영역(DA1)과 제4 표시영역(DA4) 각각 중 비표시영역(NDA)에 인접한 제1 서브표시영역(도 8의 SDA1)에 배치되는 복수의 제1 데이터배선(DL1)과 복수의 제2 전원공급배선(PSL2), 및 제1 표시영역(DA1)과 제4 표시영역(DA4) 각각 중 제2 표시영역(DA2)에 인접한 제2 서브표시영역(도 8의 SDA2)에 배치되는 복수의 제2 데이터배선(DL2)과 복수의 제1 데이터 연결배선(DCL1)을 포함할 수 있다.
표시패널(100)은 제1 표시영역(DA1)과 제4 표시영역(DA4) 각각에 배치되고 제1 방향(DR1)으로 연장되는 복수의 제2 데이터 연결배선(DCL2)을 더 포함할 수 있다.
표시패널(100)은 서브영역(SBA)의 연결영역(A1)과 비표시영역(NDA)에 걸쳐서 배치되는 복수의 제1 팬 아웃 배선(FL1)과 복수의 제2 팬 아웃 배선(FL2), 서브영역(SBA)의 연결영역(A1)과 비표시영역(NDA)에 걸쳐서 배치되는 제1 전원배선(PL1)과 제2 전원배선(PL2), 서브영역(SBA)의 벤딩영역(BA)에 배치되는 제1 벤딩 배선(BL1)과 제2 벤딩 배선(BL2)과 제3 벤딩 배선(BL3)과 제4 벤딩 배선(BL4), 서브영역(SBA)의 패드영역(A2)에 배치되는 제1 패드 배선(PDL1)과 제2 패드 배선(PDL2)과 제1 전원 패드 배선(PPL1)과 제2 전원 패드 배선(PPL2)을 더 포함할 수 있다.
복수의 제1 데이터배선(DL1)과 복수의 제2 전원공급배선(PSL2), 및 복수의 제2 데이터배선(DL2)과 복수의 제1 데이터 연결배선(DCL1) 각각은 제2 방향(DR2)으로 연장된다.
제1 서브표시영역(SDA1)에 배치되는 복수의 제1 데이터배선(DL1)은 제1 방향(DR1)으로 상호 이격될 수 있다.
제1 서브표시영역(SDA1)에서, 복수의 제1 데이터배선(DL1)은 복수의 제2 전원공급배선(PSL2)과 각각 이웃한다. 여기서, 복수의 제2 전원공급배선(PSL2)은 제1 구동전원보다 낮은 전압레벨의 제2 구동전원을 복수의 화소영역(PX)에 공급하기 위한 배선이다.
이에, 제1 표시영역(DA1)과 제4 표시영역(DA4) 각각의 제1 서브표시영역(SDA1)에서, 각 화소영역(PX)의 제1 방향(DR1)의 어느 일측은 제1 데이터배선(DL1)과 이웃하고 다른 일측은 제2 전원공급배선(PSL2)과 이웃할 수 있다.
제2 서브표시영역(SDA2)에 배치되는 복수의 제2 데이터배선(DL2)은 제1 방향(DR1)으로 상호 이격될 수 있다.
제2 서브표시영역(SDA2)에서, 복수의 제2 데이터배선(DL2)은 복수의 제1 데이터 연결배선(DCL1)과 각각 이웃한다.
이에, 제1 표시영역(DA1)과 제4 표시영역(DA4) 각각의 제2 서브표시영역(SDA2)에서, 각 화소영역(PX)의 제1 방향(DR1)의 어느 일측은 제2 데이터배선(DL2)과 이웃하고, 다른 일측은 제1 데이터 연결배선(DCL1)과 이웃할 수 있다.
제1 표시영역(DA1)과 제4 표시영역(DA4) 각각에서 제1 방향(DR1)으로 연장되는 복수의 제2 데이터 연결배선(DCL2)은 복수의 제1 데이터 연결배선(DCL1)과 복수의 제1 데이터배선(DL1) 사이를 각각 연결하기 위한 배선이다.
복수의 제1 데이터 연결배선(DCL1)은 복수의 제1 연결홀(CTH1) 각각을 통해 복수의 제2 데이터 연결배선(DCL2)과 각각 연결된다.
복수의 제2 데이터 연결배선(DCL2)은 복수의 제2 연결홀(CTH2) 각각을 통해 복수의 제1 데이터배선(DL1)과 각각 연결된다.
복수의 제1 데이터 연결배선(DCL1)은 복수의 제3 연결홀(CTH3) 각각을 통해 복수의 제1 팬 아웃 배선(FL1)과 각각 연결된다.
이로써, 복수의 제1 데이터배선(DL1)은 제1 데이터 연결배선(DCL1) 및 제2 데이터 연결배선(DCL2)을 통해 각각에 대응한 제1 팬 아웃 배선(FL1)에 연결될 수 있다.
복수의 제2 데이터배선(DL2)은 복수의 제4 연결홀(CTH4) 각각을 통해 복수의 제2 팬 아웃 배선(FL2)에 각각 연결된다.
서브영역(SBA)의 연결영역(A1)에서, 복수의 제1 팬 아웃 배선(FL1)은 복수의 제5 연결홀(CTH5) 각각을 통해 복수의 제1 벤딩 배선(BL1)과 각각 연결된다.
서브영역(SBA)의 연결영역(A1)에서, 복수의 제2 팬 아웃 배선(FL2)은 복수의 제6 연결홀(CTH6) 각각을 통해 복수의 제2 벤딩 배선(BL2)과 각각 연결된다.
표시영역(DA)의 제1 전원공급배선(PSL1)과 연결되는 제1 전원배선(PL1)은 비표시영역(NDA)에 표시영역(DA)을 둘러싸는 형태로 배치될 수 있다.
표시영역(DA)의 제2 전원공급배선(PSL2)과 연결되는 제2 전원배선(PL2)은 비표시영역(NDA)에 배치되며 제1 전원배선(PL1)보다 표시영역(DA)으로부터 이격될 수 있다.
서브영역(SBA)의 연결영역(A1)과 벤딩영역(BA) 사이의 경계에서, 제1 전원배선(PL1)은 제3 벤딩 배선(BL3)에 연결될 수 있다.
서브영역(SBA)의 연결영역(A1)과 벤딩영역(BA) 사이의 경계에서, 제2 전원배선(PL2)은 제4 벤딩 배선(BL4)에 연결될 수 있다.
패드영역(A2)에 배치되는 복수의 제1 패드 배선(PDL1)과 복수의 제2 패드 배선(PDL2)은 표시구동회로(200)에 연결된다.
복수의 제1 벤딩 배선(BL1)은 복수의 제7 연결홀(CTH7) 각각을 통해 복수의 제1 패드 배선(PDL1)과 각각 연결된다.
복수의 제2 벤딩 배선(BL2)은 복수의 제8 연결홀(CTH8) 각각을 통해 복수의 제2 패드 배선(PDL2)과 각각 연결된다.
제1 전원 패드 배선(PPL1)과 제2 전원 패드 배선(PPL2)은 각각의 패드(도 6의 PD)를 통해 회로보드(300)에 연결될 수 있다.
이상과 같이, 일 실시예에 따른 표시패널(100)은 제1 데이터배선(DL1)과 제1 팬 아웃 배선(FL1) 사이를 연결시키는 제1 데이터 연결배선(DCL1)과 제2 데이터 연결배선(DCL2)을 포함한다. 이에 따라, 제1 팬 아웃 배선(FL1)은 제1 방향(DR1)에서 제2 팬 아웃 배선(FL2)과 나란하게 배치될 필요가 없으며, 제3 방향(DR3)에서 제2 팬 아웃 배선(FL2)과 중첩되도록 배치될 수 있다. 그로 인해 비표시영역(NDA)의 너비가 감소되더라도, 제1 팬 아웃 배선(FL1)과 제2 팬 아웃 배선(FL2)이 배치될 영역의 너비가 충분히 확보될 수 있다. 따라서, 표시패널(100)의 용적률 향상 및 해상도 향상에 유리해질 수 있다.
도 8은 도 6의 제1 표시영역 중 일부에 대응한 레이아웃을 보여주는 도면이다.
도 8을 참조하면, 제1 표시영역(DA1)은 제1 방향(DR1)에서 비표시영역(NDA)에 인접한 제1 서브표시영역(SDA1)과, 제1 방향(DR1)에서 제2 표시영역(DA2)과 인접한 제2 서브표시영역(SDA2)을 포함할 수 있다.
표시패널(100)은 표시영역(DA)에 배치되고 제1 방향(DR1)으로 연장되는 복수의 제1 전원공급배선(PSL1)을 포함한다.
표시패널(100)은 제1 표시영역(DA1)의 제1 서브표시영역(SDA1)에 배치되고 제2 방향(DR2)으로 연장되는 복수의 제1 데이터배선(DL1)과, 복수의 제1 데이터배선(DL1)에 각각 이웃하고 제2 방향(DR2)으로 연장되는 복수의 제2 전원공급배선(PSL2)을 더 포함한다.
표시패널(100)은 제1 표시영역(DA1)의 제2 서브표시영역(SDA2)에 배치되고 제2 방향(DR2)으로 연장되는 복수의 제2 데이터배선(DL2)과 복수의 제2 데이터배선(DL2)에 각각 이웃하고 제2 방향(DR2)으로 연장되는 복수의 제1 데이터 연결배선(DCL1)을 더 포함한다.
표시패널(100)은 표시영역(DA)에 배치되고 제2 방향(DR2)에서 복수의 제1 전원공급배선(PSL1)과 교번하며 제1 방향(DR1)으로 연장되는 복수의 제2 데이터 연결배선(DSL2)과, 표시영역(DA)에 배치되고 제1 방향(DR1)에서 복수의 제2 데이터 연결배선(DSL2)에 각각 나란하게 이격되며 제1 방향(DR1)으로 연장되는 복수의 수평더미패턴(HDP)을 더 포함한다.
표시패널(100)은 제1 표시영역(DA1)의 제2 서브표시영역(SDA2)에 배치되고 제2 방향(DR2)에서 복수의 제1 데이터 연결배선(DCL1)에 각각 나란하게 이격되며 제2 방향(DR2)으로 연장되는 복수의 수직더미패턴(VDP)을 더 포함한다.
제1 표시영역(DA1)의 제2 서브표시영역(SDA2)에서, 복수의 제1 데이터 연결배선(DCL1)은 복수의 제1 연결홀(CTH1) 각각을 통해 복수의 제2 데이터 연결배선(DCL2)에 각각 연결된다.
여기서, 복수의 제1 연결홀(CTH1)은 제1 대각방향(DD1)으로 상호 나란하게 배치될 수 있다.
제1 표시영역(DA1)의 제1 서브표시영역(SDA1)에서, 복수의 제1 데이터 연결배선(DCL2)은 복수의 제2 연결홀(CTH2)을 통해 복수의 제1 데이터배선(DL1)에 각각 연결된다.
여기서, 복수의 제2 연결홀(CTH2)은 제2 대각방향(DD2)으로 상호 나란하게 배치될 수 있다.
제1 서브표시영역(SDA1)에서, 복수의 수평더미패턴(HDP) 각각은 복수의 제1 전원홀(PH1) 각각을 통해 복수의 제2 전원공급배선(PSL2) 중 어느 하나에 연결될 수 있다.
복수의 제1 전원홀(PH1)은 제2 대각방향(DD2)으로 상호 나란하게 배치될 수 있다. 즉, 제1 서브표시영역(SDA1)에서, 복수의 제1 전원홀(PH1)의 배열 방향은 복수의 제2 연결홀(CTH2)의 배열 방향에 평행할 수 있다.
이와 같이 하면, 복수의 제1 전원홀(PH1), 복수의 제1 연결홀(CTH1) 및 복수의 제2 연결홀(CTH2)의 배치에 관한 정상 여부가 복수의 제1 전원홀(PH1), 복수의 제1 연결홀(CTH1) 및 복수의 제2 연결홀(CTH2) 각각의 배열 형태에 의해 비교적 용이하게 검출될 수 있다.
한편, 제4 표시영역(DA4)은 제2 표시영역(DA2)을 기준으로 제1 표시영역(DA1)을 반전시킨 구조와 유사하므로, 중복되는 설명을 생략한다.
도 9는 도 6의 제2 표시영역 중 일부에 대응한 레이아웃을 보여주는 도면이다.
도 9를 참조하면, 표시패널(100)은 제2 표시영역(DA2)에 배치되고 제2 방향(DR2)으로 연장되는 복수의 제2 데이터배선(DL2)과, 복수의 제2 데이터배선(DL2)에 각각 이웃하고 제2 방향(DR2)으로 연장되는 복수의 제2 전원공급배선(PSL2)을 더 포함한다.
즉, 제1 표시영역(DA1) 및 제4 표시영역(DA4)과 달리, 제2 표시영역(DA2)에는 제1 데이터배선(DL1)이 배치되지 않는다. 이에, 제2 표시영역(DA2)에는 제1 데이터배선(DL1)과 제1 팬 아웃 배선(FL1) 사이를 연결하기 위한 제1 데이터 연결배선(DCL1)과 제2 데이터 연결배선(DCL2) 또한 배치되지 않는다.
이에, 제2 표시영역(DA2)에서, 제2 팬 아웃 배선(FL2)에 직접 연결되는 제2 데이터배선(DL2)은 제1 데이터 연결배선(DCL1)이 아니라 제2 전원공급배선(PSL2)과 이웃한다.
그리고, 제1 표시영역(DA1)과 마찬가지로, 제2 표시영역(DA2)에도, 제1 방향(DR1)으로 연장되는 복수의 제1 전원공급배선(PSL1)과, 복수의 제1 전원공급배선(PSL1)에 교번하는 복수의 수평더미패턴(HDP)이 배치된다.
복수의 수평더미패턴(HDP) 각각은 복수의 제1 전원홀(PH1) 각각을 통해 어느 하나의 제2 전원공급배선(PSL2)에 연결될 수 있다.
제2 표시영역(DA)에서 복수의 제1 전원홀(PH1)은 제1 대각방향(DD1)으로 상호 나란하게 배열될 수 있다.
한편, 제6 표시영역(DA6)은 제2 표시영역(DA2)과 유사하므로, 중복되는 설명을 생략한다.
도 10은 도 6의 제3 표시영역 중 일부에 대응한 레이아웃을 보여주는 도면이다.
도 10을 참조하면, 제3 표시영역(DA3)은 제1 방향(DR1)에서 비표시영역(NDA)에 인접한 제3 서브표시영역(SDA3)과, 제1 방향(DR1)에서 제6 표시영역(DA6)에 인접한 제4 서브표시영역(SDA4)을 포함할 수 있다.
제1 표시영역(DA1)과 마찬가지로, 제3 표시영역(DA3)에서, 복수의 제1 전원공급배선(PSL1)과 복수의 수평더미패턴(HDP)은 제1 방향(DR1)으로 연장되고, 제2 방향(DR2)에서 교번하여 각각 서로 이웃하도록 배치될 수 있다.
제3 표시영역(DA3)의 제3 서브표시영역(SDA3)에서, 복수의 제1 데이터배선(DL1)과 복수의 제2 전원공급배선(PSL2)은 제2 방향(DR2)으로 연장되고, 제1 방향(DR1)에서 교번하여 각각 서로 이웃하도록 배치될 수 있다.
제3 서브표시영역(SDA3)에서, 복수의 수평더미패턴(HDP) 각각은 복수의 제1 전원홀(PH1) 각각을 통해 어느 하나의 제2 전원공급배선(PSL2)에 연결될 수 있다.
제3 서브표시영역(SDA3)에서, 복수의 제1 전원홀(PH1)은 제2 대각방향(DD2)으로 상호 나란하게 배치될 수 있다.
일 예로, 제3 서브표시영역(SDA3)에서, 복수의 제1 전원홀(PH1)의 배열 방향은 제2 대각방향(DD2)의 직선이 제2 방향(DR2)으로 나열되는 형태를 이룰 수 있다. 다만, 이는 단지 예시일 뿐이며, 일 실시예에 따른 제3 서브표시영역(SDA3)에서의 제1 전원홀(PH1)의 배열 방향은 제2 대각방향(DD2)의 직선과 제1 대각방향(DD1)의 직선이 제2 방향(DR2)에서 교번되는 형태(">" 또는 "<")를 이룰 수도 있다.
제3 표시영역(DA3)의 제4 서브표시영역(SDA4)에서, 복수의 제2 데이터배선(DL2)과 복수의 수직더미패턴(VDP)은 제2 방향(DR2)으로 연장되고, 제1 방향(DR1)에서 상호 교번하여 각각 서로 이웃하도록 배치될 수 있다.
제4 서브표시영역(SDA4)에서, 복수의 수평더미패턴(HDP)은 복수의 제2 전원홀(PH2) 각각을 통해 복수의 수직더미패턴(VDP)과 각각 연결될 수 있다.
제4 서브표시영역(SDA4)에서, 복수의 제2 전원홀(PH2)은 제1 대각방향(DD1)으로 상호 나란하게 배치될 수 있다.
일 예로, 제4 서브표시영역(SDA4)에서, 복수의 제2 전원홀(PH2)의 배열 방향은 제3 서브표시영역(SDA3)에서의 제1 전원홀(PH1)의 배열 방향과 대칭되도록, 제2 대각방향(DD2)의 직선이 제2 방향(DR2)으로 나열되는 형태를 이룰 수 있다. 다만, 이는 단지 예시일 뿐이며, 일 실시예에 따른 제4 서브표시영역(SDA4)에서의 제2 전원홀(PH2)의 배열 방향은 제3 서브표시영역(SDA3)에서의 제1 전원홀(PH1)의 배열 방향과 대칭되는 조건을 만족하는 범위 내에서, 다양하게 변형될 수 있다.
이와 같이 하면, 제1 전원홀(PH1) 및 제2 전원홀(PH2)의 배치에 관한 정상 여부가 제1 전원홀(PH1) 및 제2 전원홀(PH2) 각각의 배열 형태를 통해 비교적 용이하게 검출될 수 있다.
한편, 제5 표시영역(DA5)는 제6 표시영역(DA6)을 기준으로 제3 표시영역(DA3)을 반전시킨 구조와 유사하므로, 중복되는 설명을 생략한다.
도 11 및 도 12는 도 8의 B 부분에 대응한 확대 레이아웃을 보여주는 도면이다. 도 13은 도 11 및 도 12의 C-C’ 부분의 단면에 대한 일 예시를 보여주는 도면이다. 도 14는 도 13의 D 부분을 상세히 보여주는 도면이다.
도 11 및 도 12는 도 4의 화소 구동부(PDU)에 대응하며, 상호 이웃한 제2 데이터배선(DL2)과 수직더미패턴(VDP), 및 이들의 양측에 배치되는 어느 두 개의 화소영역의 평면 형태에 대한 예시를 도시한다.
도 11 및 도 12를 참조하면, 표시패널(100)은 반도체 패턴층(SEP), 제1 게이트 패턴층(GTP1), 제2 게이트 패턴층(GTP2), 제1 소스드레인 패턴층(SDP1), 제2 소스드레인 패턴층(SDP2) 및 제3 소스드레인 패턴층(SDP3)를 포함한다.
앞서 도 4의 도시를 참조하여 설명한 바와 같이, 복수의 화소영역(PX) 각각의 화소 구동부(도 4의 PDU)는 스캔배선(SL), 게이트제어배선(GCL), 초기화제어배선(ICL), 발광제어배선(ECL), 제1 전원공급배선(PSL1), 데이터배선(DL), 게이트 초기화 전압 배선(VGIL) 및 애노드 초기화 전압 배선(VAIL)에 연결되고, 구동 트랜지스터(DT), 제1 내지 제6 트랜지스터(ST1~ST6) 및 커패시터(C1)를 포함할 수 있다.
앞서 도 7 내지 도 10의 도시를 참조하여 설명한 바와 같이, 데이터배선(DL)은 제1 데이터 연결배선(DCL1) 및 제2 데이터 연결배선(DCL2)을 통해 비표시영역(NDA)의 제1 팬 아웃 배선(FL1)과 연결되는 제1 데이터배선(DL1), 및 비표시영역(NDA)의 제2 팬 아웃 배선(FL2)과 직접 연결되는 제2 데이터배선(DL2) 중 어느 하나로 마련될 수 있다.
제2 서브표시영역(SDA2)에서, 데이터배선(DL)은 제2 데이터배선(DL2)으로 마련된다.
표시패널(100)은 제1 데이터 연결배선(DCL1)과 동일한 방향으로 연장되고 제1 데이터 연결배선(DCL1)과 나란하며 제1 데이터 연결배선(DCL1)으로부터 분리된 수평더미패턴(HDP), 및 제2 데이터 연결배선(DCL2)과 동일한 방향으로 연장되고 제2 데이터 연결배선(DCL2)과 나란하며 제2 데이터 연결배선(DCL2)으로부터 분리된 수직더미패턴(VDP)을 더 포함한다. 이러한 수평더미패턴(HDP) 및 수직더미패턴(VDP)에 의해, 제1 데이터 연결배선(DCL1) 및 제2 데이터 연결배선(DCL2)의 시인성이 낮아질 수 있다.
수평더미패턴(HDP)은 제1 전원홀(PH1)을 통해 수직더미패턴(VDP)과 연결되고, 제2 전원홀(PH2)을 통해 제2 전원공급배선(PSL2)에 연결된다.
도 11을 참조하면, 스캔배선(SL), 게이트제어배선(GCL), 초기화제어배선(ICL) 및 발광제어배선(ECL) 각각은 제1 방향(DR1)으로 연장되고, 제2 방향(DR2)에서 상호 이격된다.
스캔배선(SL), 게이트제어배선(GCL), 초기화제어배선(ICL) 및 발광제어배선(ECL)은 상호 이격되므로, 동일층으로 마련될 수 있다. 일 예로, 스캔배선(SL), 게이트제어배선(GCL), 초기화제어배선(ICL) 및 발광제어배선(ECL)은 제1 게이트 패턴층(GTP1)으로 이루어질 수 있다.
게이트 초기화 전압 배선(VGIL)은 제1 방향(DR1)으로 연장되는 게이트 초기화 수평배선(HVGIL)과, 제2 방향(DR2)으로 연장되는 게이트 초기화 수직배선(VVGIL)으로 마련될 수 있다.
일 예로, 제1 방향(DR1)의 게이트 초기화 수평배선(HVGIL)은 제2 게이트 패턴층(GTP2)으로 이루어지고, 제2 방향(DR2)의 게이트 초기화 수평배선(HVGIL)은 제1 소스드레인 패턴층(SDP1)으로 이루어질 수 있다.
게이트 초기화 수직배선(VVGIL)은 제1 초기화 콘택홀(VICH1)을 통해 게이트 초기화 수평배선(HVGIL)과 연결될 수 있다.
애노드 초기화 전압 배선(VAIL)은 제1 방향(DR1)으로 연장되는 애노드 초기화 수평배선(HVAIL)과, 제2 방향(DR2)으로 연장되는 애노드 초기화 수직배선(VVAIL)으로 마련될 수 있다.
일 예로, 제1 방향(DR1)의 애노드 초기화 수평배선(HVAIL)은 제2 게이트 패턴층(GTP2)으로 이루어지고, 제2 방향(DR2)의 애노드 초기화 수직배선(VVAIL)은 제1 소스드레인 패턴층(SDP1)으로 이루어질 수 있다.
애노드 초기화 수직배선(VVAIL)은 제3 초기화 콘택홀(VACH1)을 통해 애노드 초기화 수평배선(HVAIL)과 연결될 수 있다.
제1 전원공급배선(PSL1)은 제1 방향(DR1)으로 연장되는 제1 전원공급 수평배선(도 12의 HPSL1)과 제1 전원공급 보조배선(도 11의 HPSL1'), 및 제2 방향(DR2)으로 연장되는 제1 전원공급 수직배선(도 11의 VPSL1)으로 마련될 수 있다.
일 예로, 제1 방향(DR1)의 제1 전원공급 보조배선(도 11의 HPSL1')은 제2 게이트 패턴층(GTP2)으로 이루어지며, 제2 방향(DR2)의 제1 전원공급 수직배선(도 11의 VPSL1)은 제1 소스드레인 패턴층(SDP1)으로 이루어지고, 제1 방향(DR1)의 제1 전원공급 수평배선(도 12의 HPSL1)은 제2 소스드레인 패턴층(SDP2)으로 이루어질 수 있다.
제1 전원공급 수직배선(VPSL1)은 제5 콘택홀(도 11의 CT5)을 통해 제1 전원공급 보조배선(HPSL1')과 연결될 수 있다.
제1 전원공급 수평배선(HPSL1)은 제12 콘택홀(도 12의 CT12)을 통해 제1 전원공급 수직배선(VPSL1)과 연결될 수 있다.
제2 서브표시영역(SDA2)에서, 제1 방향(DR1)의 제1 전원공급 수평배선(HPSL1)은 제1 방향(DR1)으로 연장되는 제2 데이터 연결배선(DCL2)과 제2 방향(DR2)에서 교번하여 배치된다.
제1 데이터 연결배선(DCL2)의 제1 방향(DR1)의 양측은 제1 방향(DR1)의 수평더미패턴(HDP)과 이웃한다.
즉, 제1 방향(DR1)의 제2 데이터 연결배선(DCL2)과 수평더미패턴(HDP)은 제1 방향(DR1)의 제1 전원공급 수평배선(HPSL1)과 제2 방향(DR2)에서 교번하여 배치된다.
일 예로, 제1 방향(DR1)의 제2 데이터 연결배선(DCL2)과 수평더미패턴(HDP)은 제2 소스드레인 패턴층(SDP2)으로 이루어질 수 있다.
제2 서브표시영역(SDA2)에서, 제2 방향(DR2)의 제2 데이터배선(DL2)은 제2 방향(DR2)의 제1 데이터 연결배선(DCL1)과 제1 방향(DR1)에서 교번하여 배치된다.
제1 데이터 연결배선(DCL1)의 제2 방향(DR2)의 양측은 제2 방향(DR2)의 수직더미패턴(VDP)과 이웃한다.
즉, 제2 방향(DR2)의 제1 데이터 연결배선(DCL1)과 수직더미패턴(VDP)은 제2 방향(DR2)의 제2 데이터배선(DL2)과 제1 방향(DR1)에서 교번하여 배치된다.
일 예로, 제2 방향(DR2)의 제2 데이터배선(DL2), 제1 데이터 연결배선(DCL1) 및 수직더미패턴(VDP)은 제3 소스드레인 패턴층(SDP3)으로 이루어질 수 있다.
도 11의 도시와 같이, 구동 트랜지스터(DT)는 채널부(CHDT), 채널부(CHDT)의 양측에 이어지는 소스전극(SDT)과 드레인전극(DDT), 및 채널부(CHDT)에 중첩되는 게이트전극(DTG)을 포함할 수 있다.
구동 트랜지스터(DT)의 소스전극(SDT)은 제2 트랜지스터(ST2)의 드레인전극(D2)과 제5 트랜지스터(ST5)의 드레인전극(D5)에 이어질 수 있다.
구동 트랜지스터(DT)의 드레인전극(DDT)은 제1-1 트랜지스터(ST1-1)의 소스전극(S1-1)과 제6 트랜지스터(ST6)의 소스전극(S6)에 이어질 수 있다.
구동 트랜지스터(DT)의 채널부(CHDT), 소스전극(SDT) 및 드레인전극(DDT)은 반도체 패턴층(SEP)으로 이루어질 수 있다. 소스전극(SDT) 및 드레인전극(DDT)은 반도체 패턴층(SEP) 중 반도체 재료에 이온 또는 불순물을 도핑하여 도전화시킨 부분으로 이루어질 수 있다.
구동 트랜지스터(DT)의 게이트전극(GDT)은 제1 게이트 패턴층(GTP1)으로 이루어질 수 있다.
제1 트랜지스터(ST1)는 상호 연결되는 제1-1 트랜지스터(ST1-1)와 제1-2 트랜지스터(ST1-2)로 마련될 수 있다.
제1-1 트랜지스터(ST1-1)는 채널부(CH1-1), 채널부(CH1-1)의 양측에 이어지는 소스전극(S1-1)과 드레인전극(D1-1), 및 채널부(CH1-1)와 중첩되고 스캔배선(SL)의 일부로 이루어진 게이트전극(G1-1)을 포함할 수 있다.
제1-1 트랜지스터(ST1-1)의 소스전극(S1-1)은 구동 트랜지스터(DT)의 드레인전극(DDT)에 이어질 수 있다.
제1-1 트랜지스터(ST1-1)의 드레인전극(D1-1)은 제1-2 트랜지스터(ST1-2)의 소스전극(S1-2)에 이어질 수 있다.
제1-2 트랜지스터(ST1-2)는 채널부(CH1-2), 채널부(CH1-2)의 양측에 연결되는 소스전극(S1-2)과 드레인전극(D1-2), 및 채널부(CH1-2)와 중첩되고 스캔배선(SL)의 돌출부로 이루어진 게이트전극(G1-2)을 포함할 수 있다.
제1-2 트랜지스터(ST1-2)의 소스전극(S1-2)은 제1-1 트랜지스터(ST1-1)의 드레인전극(D1-1)에 이어질 수 있다.
제1-2 트랜지스터(ST1-2)의 드레인전극(D1-2)은 제3-1 트랜지스터(ST3-1)의 소스전극(S3-1)에 이어질 수 있다.
제1-1 트랜지스터(ST1-1)의 채널부(CH1-1), 소스전극(S1-1) 및 드레인전극(D1-1)과, 제1-2 트랜지스터(ST1-2)의 채널부(CH1-2), 소스전극(S1-2) 및 드레인전극(D1-2)은 반도체 패턴층(SEP)으로 이루어질 수 있다. 제1-1 트랜지스터(ST1-1) 및 제1-2 트랜지스터(ST1-2) 각각의 소스전극(S1-1, S1-2) 및 드레인전극(D1-1, D1-2)은 반도체 패턴층(SEP) 중 반도체 재료에 이온 또는 불순물을 도핑하여 도전화시킨 부분으로 이루어질 수 있다.
제1-1 트랜지스터(ST1-1) 및 제1-2 트랜지스터(ST1-2) 각각의 게이트전극(G1-1, G1-2)은 제1 게이트 패턴층(GTP1)으로 이루어질 수 있다.
구동 트랜지스터(DT)의 게이트전극(DTG)은 제1 콘택홀(CT1)을 통해 제1 연결전극(CE1)에 연결되고, 제1 연결전극(CE1)은 제2 콘택홀(CT2)을 통해 제1-2 트랜지스터(ST1-2)의 드레인전극(D1-2)에 연결될 수 있다.
제1 연결전극(CE1)은 제1 소스드레인 패턴층(SDP1)으로 이루어질 수 있다.
제2 트랜지스터(ST2)는 채널부(CH2), 채널부(CH2)의 양측에 연결되는 소스전극(S2)과 드레인전극(D2), 및 채널부(CH2)와 중첩되고 스캔배선(SL)의 다른 일부로 이루어진 게이트전극(G2)을 포함할 수 있다.
제2 트랜지스터(ST2)의 소스전극(S2)은 제4 콘택홀(CT4)을 통해 제2 연결전극(CE2)에 연결될 수 있다.
제2 트랜지스터(ST2)의 드레인전극(D2)은 구동 트랜지스터(DT)의 소스전극(SDT) 및 제5 트랜지스터(ST5)의 드레인전극(D5)에 이어질 수 있다.
제2 트랜지스터(ST2)의 채널부(CH2), 소스전극(S2) 및 드레인전극(D2)은 반도체 패턴층(SEP)으로 이루어질 수 있다. 소스전극(S2) 및 드레인전극(D2)은 반도체 패턴층(SEP) 중 반도체 재료에 이온 또는 불순물을 도핑하여 도전화시킨 부분으로 이루어질 수 있다.
제2 트랜지스터(ST2)의 게이트전극(G2)은 제1 게이트 패턴층(GTP1)으로 이루어질 수 있다.
제2 연결전극(CE2)은 제1 소스드레인 패턴층(SDP1)으로 이루어질 수 있다.
제3 트랜지스터(ST3)는 상호 연결되는 제3-1 트랜지스터(ST3-1)와 제3-2 트랜지스터(ST3-2)로 마련될 수 있다.
제3-1 트랜지스터(ST3)는 채널부(CH3-1), 채널부(CH3-1)의 양측에 이어지는 소스전극(S3-1)과 드레인전극(D3-1), 및 채널부(CH3-1)와 중첩되는 게이트전극(G3-1)을 포함할 수 있다.
제3-1 트랜지스터(ST3-1)의 게이트전극(G3-1)은 초기화제어배선(ICL)의 일부로 이루어질 수 있다.
제3-1 트랜지스터(ST3-1)의 소스전극(S3-1)은 제1-2 트랜지스터(ST1-2)의 드레인전극(D1-2)에 이어질 수 있다.
제3-1 트랜지스터(ST3-1)의 드레인전극(D3-1)은 제3-2 트랜지스터(ST3-2)의 소스전극(S3-2)에 이어질 수 있다.
제3-2 트랜지스터(ST3-2)는 채널부(CH3-2), 채널부(CH3-2)의 양측에 연결되는 소스전극(S3-2)과 드레인전극(D3-2), 및 채널부(CH3-2)와 중첩되는 게이트전극(G3-2)을 포함할 수 있다.
제3-2 트랜지스터(ST3-2)의 게이트전극(G3-2)은 초기화제어배선(ICL)의 다른 일부로 이루어질 수 있다.
제3-2 트랜지스터(ST3-2)의 소스전극(S3-2)은 제3-1 트랜지스터(ST3)의 드레인전극(D3-1)에 이어질 수 있다.
제3-2 트랜지스터(ST3-2)의 드레인전극(D3-2)은 제2 초기화 콘택홀(VICH2)을 통해 게이트 초기화 수직배선(VVGIL)에 연결될 수 있다.
제3-1 트랜지스터(ST3-1)의 채널부(CH3-1), 소스전극(S3-1) 및 드레인전극(D3-1)과, 제3-2 트랜지스터(ST3-2)의 채널부(CH3-2), 소스전극(S3-2) 및 드레인전극(D3-2)은 반도체 패턴층(SEP)으로 이루어질 수 있다. 제3-1 트랜지스터(ST3-1) 및 제3-2 트랜지스터(ST3-2) 각각의 소스전극(S3-1, S3-2) 및 드레인전극(D3-1, D3-2)은 반도체 패턴층(SEP) 중 반도체 재료에 이온 또는 불순물을 도핑하여 도전화시킨 부분으로 이루어질 수 있다.
제3-1 트랜지스터(ST3-1) 및 제3-2 트랜지스터(ST3-2) 각각의 게이트전극(G3-1, G3-2)은 제1 게이트 패턴층(GTP1)으로 이루어질 수 있다.
제3-2 트랜지스터(ST3-2)의 소스전극(S3-2) 중 적어도 일부는 제1 전원 공급 수직배선(VPSL1)과 중첩될 수 있다.
표시패널(100)은 제3-2 트랜지스터(ST3-2)의 소스전극(S3-1)의 적어도 일부와 중첩하는 차폐전극(SHE)을 더 포함할 수 있다.
차폐전극(SHE)은 제3 콘택홀(CT3)을 통해 제1 전원 공급 수직배선(VPSL1)에 연결될 수 있다.
차폐전극(SHE)은 제1-1 트랜지스터(ST1-1)의 드레인전극(D1-1)의 일부와 더 중첩될 수 있다.
차폐전극(SHE)은 제2 게이트 패턴층(GTP2)으로 이루어질 수 있다.
제1 전원공급 수직배선(VPSL1)은 제5 콘택홀(CT5)을 통해 제1 전원공급 보조배선(HPSL1')에 연결될 수 있다.
제4 트랜지스터(ST4)는 채널부(CH4), 채널부(CH4)의 양측에 연결되는 소스전극(S4)과 드레인전극(D4), 및 채널부(CH4)와 중첩되고 게이트제어배선(GCL)의 일부로 이루어진 게이트전극(G4)을 포함할 수 있다.
제4 트랜지스터(ST4)의 소스전극(S4)은 제6 트랜지스터(ST6)의 드레인전극(D6)과 이어질 수 있다.
제4 트랜지스터(ST4)의 드레인전극(D4)은 제4 초기화 콘택홀(VACH2)을 통해 애노드 초기화 수직배선(VVAIL)에 연결될 수 있다.
제4 트랜지스터(ST4)의 채널부(CH4), 소스전극(S4) 및 드레인전극(D4)은 반도체 패턴층(SEP)으로 이루어질 수 있다. 소스전극(S4) 및 드레인전극(D4)은 반도체 패턴층(SEP) 중 반도체 재료에 이온 또는 불순물을 도핑하여 도전화시킨 부분으로 이루어질 수 있다.
제4 트랜지스터(ST4)의 게이트전극(G4)은 제1 게이트 패턴층(GTP1)으로 이루어질 수 있다.
제5 트랜지스터(ST5)는 채널부(CH5), 채널부(CH5)의 양측에 연결되는 소스전극(S5)과 드레인전극(D5), 및 채널부(CH5)와 중첩되고 발광제어배선(ECL)의 일부로 이루어진 게이트전극(G5)을 포함할 수 있다.
제5 트랜지스터(ST5)의 소스전극(S5)은 제6 콘택홀(CT6)을 통해 제1 전원공급 수직배선(VPSL1)에 연결될 수 있다.
제5 트랜지스터(ST5)의 드레인전극(D5)은 구동 트랜지스터(DT)의 소스전극(SDT)에 이어질 수 있다.
제5 트랜지스터(ST4)의 채널부(CH5), 소스전극(S5) 및 드레인전극(D5)은 반도체 패턴층(SEP)으로 이루어질 수 있다. 소스전극(S5) 및 드레인전극(D5)은 반도체 패턴층(SEP) 중 반도체 재료에 이온 또는 불순물을 도핑하여 도전화시킨 부분으로 이루어질 수 있다.
제5 트랜지스터(ST5)의 게이트전극(G5)은 제1 게이트 패턴층(GTP1)으로 이루어질 수 있다.
제6 트랜지스터(ST6)는 채널부(CH6), 채널부(CH6)의 양측에 연결되는 소스전극(S6)과 드레인전극(D6), 및 채널부(CH6)와 중첩되고 발광제어배선(ECL)의 다른 일부로 이루어진 게이트전극(G6)을 포함할 수 있다.
제6 트랜지스터(ST6)의 소스전극(S6)은 구동 트랜지스터(DT)의 드레인전극(DDT)에 연결될 수 있다.
제6 트랜지스터(ST6)의 드레인전극(D6)은 제4 트랜지스터(ST4)의 소스전극(S4)에 이어지고, 제7 콘택홀(CT7)을 통해 제3 연결전극(CE3)에 연결될 수 있다.
제6 트랜지스터(ST6)의 채널부(CH6), 소스전극(S6) 및 드레인전극(D6)은 반도체 패턴층(SEP)으로 이루어질 수 있다. 소스전극(S6) 및 드레인전극(D6)은 반도체 패턴층(SEP) 중 반도체 재료에 이온 또는 불순물을 도핑하여 도전화시킨 부분으로 이루어질 수 있다.
제6 트랜지스터(ST6)의 게이트전극(G6)은 제1 게이트 패턴층(GTP1)으로 이루어질 수 있다.
제3 연결전극(CE3)은 제1 소스드레인 패턴층(SDP1)으로 이루어질 수 있다.
커패시터(C1)는 제1 커패시터 전극(CAE1)과 제2 커패시터 전극(CAE2) 간의 중첩으로 마련될 수 있다. 여기서, 제1 커패시터 전극(CAE1)은 구동 트랜지스터(DT)의 게이트전극(DTG)의 일부로 이루어질 수 있다. 제2 커패시터 전극(CAE2)은 제1 전원공급 보조배선(HPSL1')의 일부로 이루어질 수 있다.
앞서 도 11의 도시를 참조로 설명한 바와 같이, 제2 연결전극(CE2)은 제4 콘택홀(CT4)을 통해 제2 트랜지스터(ST2)의 소스전극(S2)에 연결된다.
도 12의 도시와 같이, 제4 연결전극(CE4)은 제10 콘택홀(CT10)을 통해 제2 연결전극(CE2)에 연결될 수 있다.
제2 데이터배선(DL2)은 제11 콘택홀(CT11)을 통해 제4 연결전극(CE4)에 연결될 수 있다.
이로써, 제2 트랜지스터(ST2)의 소스전극(S2)은 제2 연결전극(CE2) 및 제4 연결전극(CE4)을 통해 제2 데이터배선(DL2)에 연결될 수 있다.
제4 연결전극(CE4)은 제2 소스드레인 패턴층(SDP2)으로 이루어질 수 있고, 제2 데이터배선(DL2)은 제3 소스드레인 패턴층(SDP3)으로 이루어질 수 있다.
제1 방향(DR1)의 제1 전원공급 수평배선(HPSL1)은 제12 콘택홀(CT12)을 통해 제2 방향(DR2)의 제1 전원공급 수직배선(VPSL1)에 연결될 수 있다.
제1 전원공급 수평배선(HPSL1)은 제2 소스드레인 패턴층(SDP2)으로 이루어질 수 있고, 제1 전원공급 수직배선(VPSL1)은 제1 소스드레인 패턴층(SDP1)으로 이루어질 수 있다.
앞서 도 11의 도시를 참조로 설명한 바와 같이, 제3 연결전극(CE3)은 제7 콘택홀(CT7)을 통해 제4 트랜지스터(ST4)의 소스전극(S4) 및 제6 트랜지스터(ST6)의 드레인전극(D6)에 연결된다.
도 12의 도시와 같이, 제5 연결전극(CE5)은 제8 콘택홀(CT8)을 통해 제3 연결전극(CE3)과 연결될 수 있다.
제6 연결전극(CE6)은 제9 콘택홀(CT9)을 통해 제5 연결전극(CE5)에 연결될 수 있다.
제5 연결전극(CE5)은 제2 소스드레인 패턴층(SDP2)으로 이루어질 수 있고, 제6 연결전극(CE6)은 제3 소스드레인 패턴층(SDP3)으로 이루어질 수 있다.
이로써, 제6 연결전극(CE6)은 제3 연결전극(CE5) 및 제5 연결전극(CE5)을 통해 제4 트랜지스터(ST4)의 소스전극(S4) 및 제6 트랜지스터(ST6)의 드레인전극(D6)에 연결될 수 있다.
이러한 제6 연결전극(CE6)은 발광소자(LEL)의 애노드전극과 연결될 수 있다.
제2 방향(DR2)의 제1 데이터 연결배선(DCL1)은 제1 연결홀(CTH1)을 통해 제1 방향(DR1)의 제2 데이터 연결배선(DCL2)에 연결될 수 있다.
제2 데이터 연결배선(DCL2)은 제2 소스드레인 패턴층(SDP2)으로 이루어질 수 있고, 제1 데이터 연결배선(DCL1)은 제3 소스드레인 패턴층(SDP3)으로 이루어질 수 있다.
도 13을 참조하면, 표시패널(100)은 기판(SUB) 상에 배치되고 복수의 화소영역(PX)에 대응한 복수의 화소 구동부(PDU)를 포함하는 박막 트랜지스터층(TFTL)을 포함한다.
박막 트랜지스터층(TFTL)은 기판(SUB)을 덮는 배리어막(110), 배리어막(110) 상에 배치되는 반도체 패턴층(SEP), 반도체 패턴층(SEP)을 덮는 제1 게이트절연막(121), 제1 게이트절연막(121) 상에 배치되고 반도체 패턴층(SEP)의 일부와 중첩하는 제1 게이트 패턴층(GTP1), 제1 게이트 패턴층(GTP1)을 덮는 제2 게이트절연막(122), 제2 게이트절연막(122)을 덮는 층간절연막(130), 층간절연막(130) 상에 배치되는 제1 소스드레인 패턴층(SDP1), 제1 소스드레인 패턴층(SDP1)을 덮는 제1 평탄화막(141), 제1 평탄화막(141) 상에 배치되는 제2 소스드레인 패턴층(SDP2), 제2 소스드레인 패턴층(SDP2)을 덮는 제2 평탄화막(142), 제2 평탄화막(142) 상에 배치되는 제3 소스드레인 패턴층(SDP3), 및 제3 소스드레인 패턴층(SDP3)을 덮는 제3 평탄화막(143)을 포함한다.
표시패널(100)은 제3 평탄화막(143) 상에 배치되는 발광 어레이층(EML) 및 발광 어레이층(EML)을 덮는 밀봉 구조물층(TFEL)을 더 포함할 수 있다.
발광 어레이층(EML)은 복수의 화소영역(PX)에 대응한 복수의 발광소자(LEL)를 포함한다.
밀봉 구조물층(TFEL)은 발광 어레이층(EML)을 덮는다.
배리어막(110)은 기판(SUB)을 통해 침투되는 수분으로부터 박막 트랜지스터층(TFTL)과 발광 어레이층(EML)을 보호하기 위한 것으로, 적어도 하나의 무기막으로 이루어질 수 있다.
일 예로, 배리어막(110)은 실리콘 나이트라이드, 실리콘 옥시 나이트라이드, 실리콘 옥사이드, 티타늄옥사이드, 및 알루미늄옥사이드 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 이루어질 수 있다.
반도체 패턴층(SEP)은 배리어막(110) 상에 배치되고, 다결정 실리콘, 단결정 실리콘, 저온 다결정 실리콘, 및 비정질 실리콘과 같은 실리콘 반도체로 이루어질 수 있다.
반도체 패턴층(SEP)은 화소 구동부(PDU)에 구비된 구동 트랜지스터(DT) 및 스위치 소자들(ST1~ST6) 각각의 채널부(도 11의 CHDT, CH1-1, CH1-2, CH2, CH3-1, CH3-2, CH4, CH5, CH6)를 포함할 수 있다.
그리고, 반도체 패턴층(SEP)은 구동 트랜지스터(DT) 및 스위치 소자들(ST1~ST6) 각각의 소스전극(도 11의 SDT, S1-1, S1-2, S2, S3-1, S3-2, S4, S5, S6)과 드레인전극(도 11의 DDT, D1-1, D1-2, D2, D3-1, D3-2, D4, D5, D6)을 더 포함할 수 있다.
반도체 패턴층(SEP) 중 구동 트랜지스터(DT) 및 스위치 소자들(ST1~ST6) 각각의 소스전극(도 11의 SDT, S1-1, S1-2, S2, S3-1, S3-2, S4, S5, S6)과 드레인전극(도 11의 DDT, D1-1, D1-2, D2, D3-1, D3-2, D4, D5, D6)에 대응한 다른 일부는 이온 또는 불순물이 도핑되어 도전성을 가질 수 있다.
반면, 반도체 패턴층(SEP) 중 구동 트랜지스터(DT) 및 스위치 소자들(ST1~ST6) 각각의 채널부(도 11의 CHDT, CH1-1, CH1-2, CH2, CH3-1, CH3-2, CH4, CH5, CH6)에 대응한 일부는 게이트전극(GDT, G1-1, G1-2, G2, G3-1, G3-2, G4, G5, G6)에 의해 도핑되지 않고, 전위차에 따라 캐리어의 이동 통로가 되는 채널을 발생시키는 반도체 특성을 유지할 수 있다.
제1 게이트절연막(121)은 배리어막(110) 상에 배치되고 반도체 패턴층(SEP)을 덮는 무기막으로 이루어질 수 있다.
일 예로, 제1 게이트절연막(121)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층의 무기막으로 이루어질 수 있다.
제1 게이트 패턴층(GTP1)은 제1 게이트절연막(121) 상에 배치된다.
제1 게이트 패턴층(GTP1)은 화소 구동부(PDU)에 구비된 구동 트랜지스터(DT) 및 스위치 소자들(ST1~ST6) 각각의 게이트전극(GDT, G1-1, G1-2, G2, G3-1, G3-2, G4, G5, G6)을 포함할 수 있다.
그리고, 제1 게이트 패턴층(GTP1)은 화소 구동부(PDU)에 구비된 제1 내지 제6 트랜지스터(ST1~ST6) 각각의 게이트전극(G1-1, G1-2, G2, G3-1, G3-2, G4, G5, G6)에 연결되고 제1 방향(DR1)으로 연장되는 스캔배선(SL), 초기화제어배선(ICL), 게이트제어배선(GCL) 및 발광제어배선(ECL)을 더 포함할 수 있다.
제1 게이트 패턴층(GTP1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 게이트절연막(122)은 제1 게이트절연막(121) 상에 배치되고 제1 게이트 패턴층(GTP1)을 덮는 무기막으로 이루어질 수 있다.
일 예로, 제2 게이트절연막(122)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층의 무기막으로 이루어질 수 있다.
제2 게이트 패턴층(GTP2)은 제2 게이트절연막(122) 상에 배치된다.
제2 게이트 패턴층(GTP2)은 차폐전극(SHE), 제1 전원공급 보조배선(HPSL1'), 게이트 초기화 수평배선(HVGIL) 및 애노드 초기화 수평배선(HVAGIL)을 포함할 수 있다.
제2 게이트 패턴층(GTP2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
층간절연막(130)은 제2 게이트절연막(122) 상에 배치되고 제2 게이트 패턴층(GTP2)을 덮는 무기막으로 이루어질 수 있다.
일 예로, 층간절연막(130)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층의 무기막으로 이루어질 수 있다.
제1 소스드레인 패턴층(SDP1)은 층간절연막(130) 상에 배치된다.
제1 소스드레인 패턴층(SDP1)은 제1 연결전극(CE1), 제2 연결전극(CE2), 제3 연결전극(CE3), 제1 전원공급 수직배선(VPSL1), 게이트 초기화 수직배선(VVGIL) 및 애노드 초기화 수직배선(VVAGIL)을 포함할 수 있다.
제1 소스드레인 패턴층(SDP1) 중 일부는 층간절연막(130), 제2 게이트절연막(122) 및 제1 게이트절연막(121) 중 적어도 층간절연막(130)을 관통하는 적어도 하나의 화소콘택홀을 덮을 수 있다.
도 11 및 도 13의 도시를 참조하면, 적어도 하나의 화소콘택홀은 제1 콘택홀(CT1), 제2 콘택홀(CT2), 제3 콘택홀(CT3), 제4 콘택홀(CT4), 제5 콘택홀(CT5), 제6 콘택홀(CT6) 및 제7 콘택홀(CT7)을 포함할 수 있다.
제1 콘택홀(CT1)은 제1 연결전극(CE1)과 구동 트랜지스터(DT)의 게이트전극(DTG) 사이를 연결시키기 위한 것이다.
제1 콘택홀(CT1)은 구동 트랜지스터(DT)의 게이트전극(DTG)의 일부에 대응하고, 제2 게이트절연막(122) 및 층간절연막(130)을 관통할 수 있다. 이로써, 제1 소스드레인 패턴층(SDP1)으로 이루어진 제1 연결전극(CE1)은 제1 콘택홀(CT1)을 통해 제1 게이트 패턴층(GTP1)으로 이루어진 구동 트랜지스터(DT)의 게이트전극(DTG)과 전기적으로 연결될 수 있다.
제2 콘택홀(CT2)은 제1-2 트랜지스터(ST1-2)의 드레인전극(D1-2) 및 제3-1 트랜지스터(ST3-1)의 소스전극(S3-1)과 제1 연결전극(CE1) 사이를 연결시키기 위한 것이다.
제2 콘택홀(CT2)은 제1-2 트랜지스터(ST1-2)의 드레인전극(D1-2) 및 제3-1 트랜지스터(ST3-1)의 소스전극(S3-1) 중 어느 하나의 일부에 대응하고, 제1 게이트절연막(121), 제2 게이트절연막(122) 및 층간절연막(130)을 관통할 수 있다. 이로써, 제1 소스드레인 패턴층(SDP1)으로 이루어진 제1 연결전극(CE1)은 제2 콘택홀(CT2)을 통해 반도체 패턴층(SEP)으로 이루어진 제1-2 트랜지스터(ST1-2)의 드레인전극(D1-2) 및 제3-1 트랜지스터(ST3-1)의 소스전극(S3-1)과 전기적으로 연결될 수 있다.
그리고, 구동 트랜지스터(DT)의 게이트전극(DTG)은 제1 콘택홀(CT1), 제2 콘택홀(CT2) 및 제1 연결전극(CE1)을 통해, 제1-2 트랜지스터(ST1-2)의 드레인전극(D1-2) 및 제3-1 트랜지스터(ST3-1)의 소스전극(S3-1)과 전기적으로 연결될 수 있다.
제3 콘택홀(CT3)은 차폐전극(SHE)과 제1 전원공급 수직배선(VPSL1) 사이를 연결시키기 위한 것이다.
제3 콘택홀(CT3)은 제1 전원공급 수직배선(VPSL1)의 일부에 대응하고, 층간절연막(130)을 관통할 수 있다. 이로써, 제1 소스드레인 패턴층(SDP1)으로 이루어진 차폐전극(SHE)은 제3 콘택홀(CT3)을 통해 제2 게이트 패턴층(GTP2)으로 이루어진 제1 전원공급 수직배선(VPSL1)과 전기적으로 연결될 수 있다.
제4 콘택홀(CT4)은 제2 연결전극(CE2)과 제2 트랜지스터(ST2)의 소스전극(S2) 사이를 연결시키기 위한 것이다.
제4 콘택홀(CT4)은 제2 트랜지스터(ST2)의 소스전극(S2)의 일부에 대응하고, 제1 게이트절연막(121), 제2 게이트절연막(122) 및 층간절연막(130)을 관통할 수 있다. 이로써, 제1 소스드레인 패턴층(SDP1)으로 이루어진 제2 연결전극(CE2)은 제4 콘택홀(CT4)을 통해 반도체 패턴층(SEP)으로 이루어진 제2 트랜지스터(ST2)의 소스전극(S2)과 전기적으로 연결될 수 있다.
제5 콘택홀(CT5)은 제1 전원공급 보조배선(HPSL1')과 제1 전원공급 수직배선(VPSL1) 사이를 연결시키기 위한 것이다.
제5 콘택홀(CT5)은 제1 전원공급 보조배선(HPSL1')의 일부에 대응하고 층간절연막(130)을 관통할 수 있다. 이로써, 제1 소스드레인 패턴층(SDP1)으로 이루어진 제1 전원공급 수직배선(VPSL1)은 제5 콘택홀(CT5)을 통해 제2 게이트 패턴층(GTP2)으로 이루어진 제1 전원공급 보조배선(HPSL1')과 전기적으로 연결될 수 있다.
제6 콘택홀(CT6)은 제1 전원공급 수직배선(VPSL1)과 제5 트랜지스터(ST5)의 소스전극(S5) 사이를 연결시키기 위한 것이다.
제6 콘택홀(CT6)은 제5 트랜지스터(ST5)의 소스전극(S5)의 일부에 대응하고 제1 게이트절연막(121), 제2 게이트절연막(122) 및 층간절연막(130)을 관통할 수 있다. 이로써, 제2 게이트 패턴층(GTP2)으로 이루어진 제1 전원공급 수직배선(VPSL1)은 제6 콘택홀(CT6)을 통해 반도체 패턴층(SEP)으로 이루어진 제5 트랜지스터(ST5)의 소스전극(S5)과 전기적으로 연결될 수 있다.
제7 콘택홀(CT7)은 제3 연결전극(CE3)과 제6 트랜지스터(ST6)의 드레인전극(D5) 사이를 연결시키기 위한 것이다.
제7 콘택홀(CT7)은 제6 트랜지스터(ST6)의 드레인전극(D5)의 일부에 대응하고 제1 게이트절연막(121), 제2 게이트절연막(122) 및 층간절연막(130)을 관통할 수 있다. 이로써, 제1 소스드레인 패턴층(SDP1)으로 이루어진 제3 연결전극(CE3)은 제7 콘택홀(CT7)을 통해 반도체 패턴층(SEP)으로 이루어진 제6 트랜지스터(ST6)의 드레인전극(D5)과 전기적으로 연결될 수 있다.
도 14를 참조하면, 제1 소스드레인 패턴층(SDP1)은 제1 금속층(ML1: Metal Layer), 제2 금속층(ML2) 및 제3 금속층(ML3)이 적층된 구조로 이루어진다. 즉, 제1 금속층(ML1)은 층간절연막(130) 상에 배치되고, 제2 금속층(ML2)은 제1 금속층(ML2) 상에 배치되며, 제3 금속층(ML3)은 제2 금속층(ML2) 상에 배치된다.
제1 금속층(ML1), 제2 금속층(ML2) 및 제3 금속층(ML3) 각각은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나로 이루어질 수 있다.
여기서, 제1 금속층(ML1) 및 제3 금속층(ML3) 각각은 무기막과의 접착이 용이하고 무기막을 통한 금속 이온의 확산을 방해하며 식각에 대한 저항도가 비교적 높은 금속재료로 각각 이루어질 수 있다. 제1 금속층(ML1) 및 제3 금속층(ML3)은 서로 동일한 금속재료로 이루어질 수 있다. 일 예로, 제1 금속층(ML1) 및 제3 금속층(ML3)은 티타늄(Ti)으로 이루어질 수 있다.
제1 금속층(ML1) 및 제3 금속층(ML3) 사이에 개재되는 제2 금속층(ML2)은 제1 소스드레인 패턴층(SDP1)의 저항 감소를 위해 비교적 저항이 낮은 금속재료로 이루어질 수 있다. 일 예로, 제2 금속층(ML2)은 알루미늄(Al), 크롬(Cr), 금(Au), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나로 이루어질 수 있다.
일 예로, 제1 소스드레인 패턴층(SDP1)은 티타늄(Ti)의 제1 금속층(ML1), 알루미늄(Al)의 제2 금속층(ML2) 및 티타늄(Ti)의 제3 금속층(ML3)이 적층된 구조(Ti/Al/Ti)로 마련될 수 있다.
제1 소스드레인 패턴층(SDP1)을 덮는 제1 평탄화막(141)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 이루어질 수 있다.
도 13의 도시와 같이, 제2 소스드레인 패턴층(SDP2)은 제1 평탄화막(141) 상에 배치된다.
제2 소스드레인 패턴층(SDP2)은 제1 전원공급 수평배선(HPSL1), 제2 데이터연결배선(DCL2), 수평더미패턴(HDP), 제4 연결전극(CE4) 및 제5 연결전극(CE5)을 포함할 수 있다.
도 7, 도 8, 도 9 및 도 10의 도시와 같이, 제1 내지 제6 표시영역(DA1-6) 각각에서 수평더미패턴(HDP)은 제1 방향(DR1)으로 제2 데이터 연결배선(DCL2)과 이웃한다. 이러한 수평더미패턴(HDP) 또한 제2 소스드레인 패턴층(SDP2)에 포함될 수 있다.
제2 소스드레인 패턴층(SDP2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 이루어질 수 있다.
제2 소스드레인 패턴층(SDP2) 중 일부는 제1 평탄화막(141)을 관통하는 적어도 하나의 화소비아홀을 덮을 수 있다.
도 12 및 도 13의 도시를 참조하면, 적어도 하나의 화소비아홀은 제8 콘택홀(CT8), 제10 콘택홀(CT10) 및 제12 콘택홀(CT12)을 포함할 수 있다.
제8 콘택홀(CT8)은 제5 연결전극(CE5)과 제3 연결전극(CE3) 사이를 연결시키기 위한 것이다.
제8 콘택홀(CT8)은 제3 연결전극(CE3)의 일부에 대응하고, 제1 평탄화막(141)을 관통할 수 있다. 이로써, 제2 소스드레인 패턴층(SDP2)으로 이루어진 제5 연결전극(CE5)은 제8 콘택홀(CT8)을 통해 제1 소스드레인 패턴층(SDP1)으로 이루어진 제3 연결전극(CE3)과 전기적으로 연결될 수 있다.
제10 콘택홀(CT10)은 제4 연결전극(CE4)과 제2 연결전극(CE2) 사이를 연결시키기 위한 것이다.
제10 콘택홀(CT10)은 제2 연결전극(CE2)의 일부에 대응하고, 제1 평탄화막(141)을 관통할 수 있다. 이로써, 제2 소스드레인 패턴층(SDP2)으로 이루어진 제4 연결전극(CE4)은 제10 콘택홀(CT10)을 통해 제1 소스드레인 패턴층(SDP1)으로 이루어진 제2 연결전극(CE2)에 전기적으로 연결될 수 있다.
제12 콘택홀(CT12)은 제1 전원공급 수평배선(HPSL1)과 제1 전원공급 수직배선(VPSL1) 사이를 연결시키기 위한 것이다.
제12 콘택홀(CT12)은 제1 전원공급 수직배선(VPSL1)의 일부에 대응하고 제1 평탄화막(141)을 관통할 수 있다. 이로써, 제2 소스드레인 패턴층(SDP2)으로 이루어진 제1 전원공급 수평배선(HPSL1)은 제12 콘택홀(CT12)을 통해 제1 소스드레인 패턴층(SDP1)으로 이루어진 제1 전원공급 수직배선(VPSL1)과 전기적으로 연결될 수 있다.
일 실시예에 따르면, 제1 평탄화막(141)을 관통하는 적어도 하나의 화소비아홀(CT8, CT10, CT12)은 마스크를 이용한 패터닝공정과, 배리어막(110)에 대한 패터닝공정과, 제1 평탄화막(141)에 대한 애싱공정에 노출됨에 따른 단차 구조를 포함한다.
즉, 도 14의 도시와 같이, 일 실시예에 따른 표시패널(100)은 적어도 하나의 화소비아홀(CT8, CT10, CT12)에 대응하고 제1 소스드레인 패턴층(SDP1) 중 제3 금속층(ML3)의 적어도 일부를 관통하며 각각에 대응한 화소비아홀(CT8, CT10, CT12)보다 작은 너비로 이루어지는 적어도 하나의 바텀홀(BH: Bottom Hole)을 더 포함한다.
적어도 하나의 화소비아홀(CT8, CT10, CT12) 중 제3 연결전극(CE3)의 일부에 대응한 제8 콘택홀(CT8)을 예로 들어보면, 제8 콘택홀(CT8)에 대응한 제3 연결전극(CE3)의 일부에는 제3 금속층(ML3)의 적어도 일부를 관통하는 바텀홀(BH)이 배치된다. 제8 콘택홀(CT8)의 바텀홀(BH)의 너비(BHW)는 제8 콘택홀(CT8)의 너비(PHW)보다 작다. 즉, 제8 콘택홀(CT8)에 대응한 제3 연결전극(CE3)의 일부 중 바텀홀(BH)의 주변(BOA: Bottom hole Outer Area)에서는 제3 금속층(ML3)의 표면이 제1 평탄화막(141) 상의 제5 연결전극(CE5)과 접한다.
도 13에 상세히 도시되지 않았으나, 제8 콘택홀(CT8)에 대응한 제3 연결전극(CE3)의 일부와 마찬가지로, 적어도 하나의 화소비아홀(CT8, CT10, CT12) 중 제10 콘택홀(CT10)에 대응한 제2 연결전극(CE2)의 일부에는 제10 콘택홀(CT10)보다 작은 너비이고 제2 연결전극(CE2)의 제3 금속층(ML3)의 적어도 일부를 관통하는 바텀홀이 배치된다. 제10 콘택홀(CT10)에 대응한 제2 연결전극(CE2)의 일부 중 제10 콘택홀(CT8)의 바텀홀의 주변에서는 제2 연결전극(CE2)의 제3 금속층(ML3)의 표면이 제1 평탄화막(141) 상의 제4 연결전극(CE4)과 접한다.
그리고, 제8 콘택홀(CT8)에 대응한 제3 연결전극(CE3)의 일부와 마찬가지로, 적어도 하나의 화소비아홀(CT8, CT10, CT12) 중 제12 콘택홀(CT12)에 대응한 제1 전원공급 수직배선(VPSL1)의 일부에는 제12 콘택홀(CT12)보다 작은 너비이고 제1 전원공급수직배선(VPSL1)의 제3 금속층(ML3)의 적어도 일부를 관통하는 바텀홀이 배치된다. 제12 콘택홀(CT12)에 대응한 제1 전원공급수직배선(VPSL1)의 일부 중 제12 콘택홀(CT12)의 바텀홀과 제12 콘택홀(CT12) 사이에서는 제1 전원공급수직배선(VPSL1)의 제3 금속층(ML3)의 표면이 제1 전원공급수평배선(HPSL1)과 접한다.
도 13의 도시와 같이, 제2 소스드레인 패턴층(SDP2)을 덮는 제2 평탄화막(142)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 이루어질 수 있다.
제3 소스드레인 패턴층(SDP3)은 제2 평탄화막(142) 상에 배치된다.
제3 소스드레인 패턴층(SDP3)은 제1 데이터배선(DL1), 제2 데이터배선(DL2), 제1 데이터 연결배선(DCL1), 수직더미패턴(VDP) 및 제6 연결전극(CE6)을 포함할 수 있다.
더불어, 도 7, 도 8, 도 9 및 도 10의 도시와 같이, 제2 전원공급배선(PSL2)은 제1 서브표시영역(SDA1) 및 제3 서브표시영역(SDA3)에서 제1 데이터배선(DL1)과 나란하게 이웃하고, 제2 표시영역(DA2) 및 제6 표시영역(DA6)에서 제1 데이터배선(DL2)과 나란하게 이웃한다. 이러한 제2 전원공급배선(PSL2) 또한 제3 소스드레인 패턴층(SDP3)에 포함될 수 있다.
그리고, 제2 서브표시영역(SDA2) 및 제4 서브표시영역(SDA4)에서, 수직더미패턴(VDP)은 제2 방향(DR2)으로 제1 데이터 연결배선(DCL1)과 이웃한다. 이러한 수직더미패턴(VDP) 또한 제3 소스드레인 패턴층(SDP3)에 포함될 수 있다.
제3 소스드레인 패턴층(SDP3)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 이루어질 수 있다.
제3 소스드레인 패턴층(SDP3) 중 일부는 제2 평탄화막(142)을 관통하는 적어도 하나의 어퍼비아화소홀을 덮을 수 있다.
도 12 및 도 13의 도시를 참조하면, 적어도 하나의 어퍼비아화소홀은 제9 콘택홀(CT9) 및 제11 콘택홀(CT11)을 포함할 수 있다.
제9 콘택홀(CT9)은 제5 연결전극(CE5)과 제6 연결전극(CE6) 사이를 연결시키기 위한 것이다.
제9 콘택홀(CT9)은 제5 연결전극(CE5)의 일부에 대응하고 제2 평탄화막(142)을 관통할 수 있다. 이로써, 제3 소스드레인 패턴층(SDP3)으로 이루어진 제6 연결전극(CE6)은 제9 콘택홀(CT9)을 통해 제2 소스드레인 패턴층(SDP2)으로 이루어진 제5 연결전극(CE5)과 전기적으로 연결될 수 있다.
제11 콘택홀(CT11)은 제1 데이터배선(DL1) 및 제2 데이터배선(DL2) 중 어느 하나와 제4 연결전극(CE4) 사이를 연결시키기 위한 것이다.
제11 콘택홀(CT11)은 제4 연결전극(CE4)의 일부에 대응하고 제2 평탄화막(142)을 관통할 수 있다. 이로써, 제3 소스드레인 패턴층(SDP3)으로 이루어진 제1 데이터배선(DL1) 및 제2 데이터배선(DL2) 중 어느 하나는 제11 콘택홀(CT11)을 통해 제2 소스드레인 패턴층(SDP2)으로 이루어진 제4 연결전극(CE4)과 전기적으로 연결될 수 있다.
제3 소스드레인 패턴층(SDP3)을 덮는 제3 평탄화막(143)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 이루어질 수 있다.
발광 어레이층(EML)은 박막 트랜지스터층(TFTL)의 제3 평탄화막(143) 상에 배치된다.
일 예로, 발광 어레이층(EML)은 제3 평탄화막(143) 상에 배치되고 복수의 화소영역(PX)에 대응한 복수의 애노드전극(151), 제3 평탄화막(143) 상에 배치되고 복수의 화소영역(PX) 간의 경계에 대응하며 복수의 애노드전극(151) 각각의 가장자리를 덮는 화소정의막(152), 복수의 화소영역(PX)에 각각 대응하고 복수의 애노드전극(151) 상에 각각 배치되는 복수의 발광층(153), 및 화소정의막(152)과 복수의 발광층(153) 상에 배치되고 복수의 화소영역(PX)에 대응하는 캐소드전극(154)을 포함할 수 있다.
애노드전극(151)은 제3 평탄화막(143)을 관통하는 애노트콘택홀(ANCT)을 통해 제6 연결전극(CE6)에 연결될 수 있다. 이로써, 애노드전극(151)은 제7 콘택홀(CT7), 제3 연결전극(CE3), 제8 콘택홀(CT8), 제5 연결전극(CE5), 제9 콘택홀(CT9), 제6 연결전극(CE6) 및 애노드콘택홀(ANCT)을 통해 구동 트랜지스터(DT)의 드레인전극(DDT)과 전기적으로 연결될 수 있다.
화소정의막(152)은 유기막으로 이루어질 수 있다.
발광층(153)은 유기발광재료를 포함할 수 있다.
캐소드전극(154)은 표시영역(DA)의 전면에 대응되고 비표시영역(NDA)에서 제2 전원배선(PL2)과 연결될 수 있다.
이로써, 발광 어레이층(EML)은 복수의 화소영역(PX)에 각각 대응하고, 상호 대향하는 애노드전극(151)과 캐소드전극(154) 및 이들 사이에 개재된 발광층(153)을 포함한 구조로 각각 이루어진 복수의 발광소자(LEL)를 포함할 수 있다.
밀봉 구조물층(TFEL)은 발광 어레이층(EML)을 덮고 적어도 하나의 무기막과 적어도 하나의 유기막이 교차 적층된 구조로 이루어질 수 있다. 이러한 밀봉 구조물층(TFEL)으로 인해, 발광 어레이층(EML)으로의 수분 또는 산소의 침투가 방지될 수 있다.
도 15는 제1 실시예에 따른 도 6의 Ⅰ-Ⅰ’ 부분의 단면에 대한 일 예시를 보여주는 도면이다. 도 16은 도 15의 E 부분을 상세히 보여주는 도면이다. 도 17은 도 15의 F 부분을 상세히 보여주는 도면이다.
도 15를 참조하면, 제1 실시예에 따른 표시패널(100A)은 영상 표시를 위한 광을 각각 방출하는 복수의 화소영역(PX)을 포함한 표시영역(DA)과 표시영역(DA)의 주변인 비표시영역(NDA)을 포함한 메인영역(MA), 및 메인영역(MA)의 일측에서 돌출된 서브영역(SBA)을 포함하는 기판(SUB), 기판(SUB) 상에 배치되는 배리어막(110), 배리어막(110) 상에 배치된 반도체 패턴층(DTD, 도 13의 SEP)을 덮는 제1 게이트절연막(121), 제1 게이트절연막(121) 상에 배치된 제1 게이트 패턴층(도 13의 GTP1)을 덮는 제2 게이트절연막(122), 제2 게이트절연막(122) 상에 배치된 제2 게이트 패턴층(도 13의 GTP2)을 덮는 층간절연막(130), 복수의 화소영역(PX) 각각에 배치되고 제1 게이트절연막(121), 제2 게이트절연막(122) 및 층간절연막(130) 중 적어도 층간절연막(130)을 관통하는 적어도 하나의 화소콘택홀(CT7, 도 11의 CT1, CT2, CT3, CT4, CT5, CT6), 층간절연막(130) 상에 배치되고 제1 금속층(ML1), 제2 금속층(ML2) 및 제3 금속층(ML3)이 적층된 구조로 이루어지는 제1 소스드레인 패턴층(CE3, 도 13의 SDP1), 제1 소스드레인 패턴층(SDP1)을 덮는 제1 평탄화막(141), 복수의 화소영역(PX) 각각에 배치되고 제1 소스드레인 패턴층(SDP1)의 일부에 대응하며 제1 평탄화막(141)을 관통하는 적어도 하나의 화소비아홀(CT8, 도 11의 CT10, CT12), 및 적어도 하나의 화소비아홀(CT8, CT10, CT12)에 대응하고 제1 소스드레인 패턴층(SDP1) 중 제3 금속층(ML3)의 적어도 일부를 관통하는 적어도 하나의 바텀홀(BH)을 포함한다.
제1 실시예에 따른 표시패널(100A)은 제1 평탄화막(141) 상에 배치된 제2 소스드레인 패턴층(CE5, 도 13의 SDP2)을 덮는 제2 평탄화막(142), 제2 평탄화막(142) 상에 배치된 제3 소스드레인 패턴층(CE6, 도 13의 SDP3)을 덮는 제3 평탄화막(143)을 더 포함할 수 있다.
여기서, 제2 소스드레인 패턴층(SDP2) 및 제3 소스드레인 패턴층(SDP3) 중 어느 하나는 제1 방향(DR1)의 배선을 포함하고, 다른 나머지 하나는 제2 방향(DR2)의 배선을 포함할 수 있다.
즉, 제2 소스드레인 패턴층(SDP2) 및 제3 소스드레인 패턴층(SDP3) 중 어느 하나는 표시영역(DA)에 배치되는 제1 방향(DR1)으로 연장되며 제1 구동전원을 공급하는 제1 전원공급 수평배선(HPSL1)을 포함할 수 있다. 그리고, 제2 소스드레인 패턴층(SDP2) 및 제3 소스드레인 패턴층(SDP3) 중 다른 나머지 하나는 표시영역(DA)의 일부에 배치되고 제2 방향(DR2)으로 연장되는 복수의 제1 데이터배선(DL1)과, 표시영역(DA)의 다른 일부에 배치되고 제2 방향(DR2)으로 연장되는 복수의 제2 데이터배선(DL2)과, 복수의 제2 데이터배선(DL2) 중 일부와 각각 이웃하고 제2 방향(DR2)으로 연장되는 복수의 제1 데이터 연결배선(DCL1)을 포함할 수 있다.
일 예로, 도 13 등의 도시로 예시된 바와 같이, 제2 소스드레인 패턴층(SDP2)은 제1 방향(DR1)의 제1 전원공급 수평배선(HPSL1)을 포함하고, 제3 소스드레인 패턴층(SDP3)은 제2 방향(DR2)으로 연장되는 제1 데이터배선(DL1), 제2 데이터배선(DL2) 및 제1 데이터 연결배선(DCL1)을 포함할 수 있다. 다만 이는 단지 예시일 뿐이며, 제2 소스드레인 패턴층(SDP2)이 제2 방향(DR2)의 배선을 포함하고, 제3 소스드레인 패턴층(SDP3)이 제1 방향(DR1)의 배선을 포함할 수도 있다.
그리고, 제2 소스드레인 패턴층(SDP2) 및 제3 소스드레인 패턴층(SDP3) 중 어느 하나는 복수의 제1 전원공급 수평배선(HPSL1)과 함께, 제2 방향(DR2)에서 복수의 제1 전원공급 수평배선(HPSL1)과 번갈아 배치되고 제1 방향(DR1)으로 연장되는 복수의 제2 데이터 연결배선(DCL2)을 더 포함할 수 있다.
여기서, 복수의 제1 데이터배선(DL1)은 복수의 제1 연결홀(도 8의 CH1)을 통해 제1 방향(DR1)으로 연장된 복수의 제2 데이터 연결배선(DCL2)의 일단에 각각 연결될 수 있다. 복수의 제2 데이터 연결배선(DCL2)의 다른 일단은 복수의 제2 연결홀(도 8의 CH2)을 통해 복수의 제2 데이터배선(DL2)에 각각 이웃한 복수의 제1 데이터 연결배선(DCL1)과 각각 연결될 수 있다. 복수의 제1 데이터 연결배선(DCL1)은 비표시영역(NDA)에서 복수의 제3 연결홀(도 7의 CH3)을 통해 복수의 제1 팬 아웃 배선(도 7의 FL1)과 각각 연결될 수 있다. 이로써, 복수의 제1 데이터배선(DL1)은 복수의 제1 데이터 연결배선(DCL1) 및 복수의 제2 데이터 연결배선(DCL2)을 통해 복수의 제1 팬 아웃 배선(FL1)에 각각 연결될 수 있다.
그리고, 복수의 제2 데이터배선(DL2)은 비표시영역(NDA)에서 복수의 제4 연결홀(도 7의 CH4)을 통해 복수의 제2 팬 아웃 배선(도 7의 FL2)과 각각 연결될 수 있다.
제2 소스드레인 패턴층(SDP2) 및 제3 소스드레인 패턴층(SDP3) 중 어느 하나는 복수의 제1 전원공급 수평배선(HPSL1) 및 복수의 제2 데이터 연결배선(DCL2)과 함께, 제1 방향(DR1)에서 복수의 제2 데이터 연결배선(DCL2)에 각각 나란하게 이격되고 제1 방향(DR1)으로 연장되는 복수의 수평더미패턴(도 8의 VDP)을 더 포함할 수 있다.
제2 소스드레인 패턴층(SDP2) 및 제3 소스드레인 패턴층(SDP3) 중 다른 나머지 하나는 제1 데이터배선(DL1), 제2 데이터배선(DL2) 및 제1 데이터 연결배선(DCL1)과 함께, 복수의 제1 데이터배선(DL1)과 각각 이웃하고 제1 구동전원보다 낮은 제2 구동전원을 공급하는 복수의 제2 전원공급배선(PSL2)과, 제2 방향(DR2)에서 복수의 제1 데이터 연결배선(DCL1)에 각각 나란하게 이격되는 복수의 수직더미패턴(VDP)을 더 포함할 수 있다. 제1 데이터배선(DL1), 제2 데이터배선(DL2) 및 제1 데이터 연결배선(DCL1)과 마찬가지로, 복수의 제2 전원공급배선(PSL2)과 복수의 수직더미패턴(VDP) 또한 제2 방향(DR2)으로 연장된다.
비표시영역(NDA)은 메인영역(MA)의 가장자리에 인접하게 배치되고 표시영역(DA)의 가장자리를 둘러싸는 형태의 봉지영역(ENA)을 포함한다.
제1 실시예에 따른 표시패널(100A)은 봉지영역(ENA)에 대응하고 제1 평탄화막(141)을 관통하는 제1 봉지홀(ENH1)을 더 포함할 수 있다. 이러한 제1 봉지홀(ENH1)에 의해, 봉지영역(ENA)에 대응한 층간절연막(130)이 노출될 수 있다.
제1 실시예에 따른 표시패널(100A)은 봉지영역(ENA)에 대응한 층간절연막(130)을 노출시키기 위해, 봉지영역(ENA)에 대응하고 제1 봉지홀(ENH1)과 이어지며 제2 평탄화막(142)을 관통하는 제2 봉지홀(ENH2), 및 봉지영역(ENA)에 대응하고 제2 봉지홀(ENH2)과 이어지며 제3 평탄화막(143)을 관통하는 제3 봉지홀(ENH3)을 더 포함할 수 있다.
다만, 도 15의 도시는 단지 예시일 뿐이며, 비표시영역(NDA)에 대응한 제2 평탄화막(142) 및 제3 평탄화막(143)의 형태는 도 15의 도시와 상이하고 다양하게 변형될 수 있다. 일 예로, 제2 평탄화막(142) 및 제3 평탄화막(143)은 봉지영역(ENA)에서 제거될 수도 있다.
제1 실시예에 따른 표시패널(100A)은 제3 평탄화막(143) 상에 배치되고 복수의 화소영역(PX)에 각각 대응한 복수의 발광소자(LEL)를 포함하는 발광 어레이층(EML), 및 발광 어레이층(EML)을 덮는 밀봉 구조물층(TFEL)을 더 포함할 수 있다.
발광 어레이층(EML)은 제3 평탄화막(143) 상에 배치되고 복수의 화소영역(PX)에 각각 대응한 복수의 애노드전극(151), 제3 평탄화막(143) 상에 배치되고 복수의 화소영역(PX) 간의 경계에 대응하며 복수의 애노드전극(151) 각각의 가장자리를 덮는 화소정의막(152), 복수의 화소영역(PX)에 각각 대응하고 복수의 애노드전극(151) 상에 각각 배치되는 복수의 발광층(153), 및 화소정의막(152)과 복수의 발광층(153) 상에 배치되고 복수의 화소영역(PX)에 전체적으로 대응하는 캐소드전극(154)을 포함할 수 있다.
이로써, 복수의 화소영역(PX)에 대응한 복수의 발광소자(LEL) 각각은 애노드전극(151)과 캐소드전극(154) 사이에 발광층(153)이 개재된 구조로 마련될 수 있다.
밀봉 구조물층(TFEL)은 발광 어레이층(EML)을 덮는 적어도 하나의 무기막과 적어도 하나의 유기막이 번갈아 적층된 구조로 이루어질 수 있다.
일 예로, 밀봉 구조물층(TFLE)은 발광 어레이층(EML) 상에 배치되고 적어도 표시영역(DA)에 대응하며 무기절연재료로 이루어진 제1 밀봉막(161), 제1 밀봉막(161) 상에 배치되고 유기절연재료로 이루어지는 제2 밀봉막(162), 및 제1 밀봉막(161) 상에 배치되고 제2 밀봉막(162)을 덮으며 무기절연재료로 이루어지는 제3 밀봉막(163)을 포함할 수 있다.
제1 밀봉막(161)은 비표시영역(NDA)의 봉지영역(ENA)까지 연장될 수 있다. 이러한 제1 밀봉막(161)은 봉지영역(ENA)에서 제1 봉지홀(ENH1)을 통해 노출된 층간절연막(130)과 접한다.
제3 밀봉막(163)은 제1 밀봉막(161)과 마찬가지로 비표시영역(NDA)의 봉지영역(ENA)까지 연장될 수 있다.
제1 밀봉막(161)과 제3 밀봉막(163) 사이의 제2 밀봉막(162)은 표시영역(DA)에 대응되므로, 제3 밀봉막(163)은 봉지영역(ENA)에서 제1 밀봉막(161)과 접한다.
즉, 봉지영역(ENA)에서 발광 어레이층(EML)을 덮는 제1 밀봉막(161)과 제2 밀봉막(162)을 덮는 제3 밀봉막(163)이 층간절연막(130) 상에 적층된다. 이에 따라, 봉지영역(ENA)에서 소수성을 갖는 무기막들이 적층되는 구조에 의해 밀봉 효율이 향상될 수 있다.
제1 밀봉막(161) 및 제3 밀봉막(163) 각각은 실리콘 나이트라이드, 실리콘 옥시 나이트라이드, 실리콘 옥사이드, 티타늄옥사이드, 및 알루미늄옥사이드 중 하나 이상의 무기막이 적층된 구조로 이루어질 수 있다.
제2 밀봉막(162)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 이루어질 수 있다. 이와 같이, 밀봉 구조물(TFEL)이 유기막으로 이루어진 제2 밀봉막(162)을 포함함에 따라, 이물질 등에 의한 발광 어레이층(EML)의 찍힘 불량이 방지될 수 있다.
제1 실시예에 따른 표시패널(100A)은 비표시영역(NDA) 중 봉지영역(ENA)에 인접하고 표시영역(DA)의 가장자리를 둘러싸는 형태로 배치되는 적어도 하나의 댐구조물(DM)을 더 포함할 수 있다.
적어도 하나의 댐구조물(DM)은 상호 이격되는 두 개 이상으로 마련될 수 있다.
적어도 하나의 댐구조물(DM)은 밀봉 구조물층(TFEL) 아래에 배치되고 밀봉 구조물층(TFEL)으로 덮일 수 있다.
일 예로, 적어도 하나의 댐구조물(DM)은 제3 평탄화막(143) 상에 배치될 수 있다. 다만 이는 단지 예시일 뿐이며, 비표시영역(NDA)에 대응한 제2 평탄화막(142) 및 제3 평탄화막(143)의 형태에 따라, 적어도 하나의 댐구조물(DM)은 제1 평탄화막(141) 또는 제2 평탄화막(142) 상에 배치될 수 있다. 또는, 적어도 하나의 댐구조물(DM) 중 일부는 제1 평탄화막(141) 또는 제2 평탄화막(142) 상에 배치되고 다른 일부는 제3 평탄화막(143) 상에 배치될 수도 있다.
이러한 적어도 하나의 댐구조물(DM)은 밀봉 구조물(TFEL) 중 봉지영역(ENA)까지 연장되는 제1 밀봉막(161) 및 제3 밀봉막(163)으로 덮일 수 있다.
적어도 하나의 댐구조물(DM) 사이에서 비교적 오목한 밸리가 발생되므로, 적어도 하나의 댐구조물(DM)은 유기절연재료로 이루어진 제2 밀봉막(162)의 배치 범위를 한정하기 위한 배리어로 기능할 수 있다. 즉, 제2 밀봉막(162)은 액상의 유기절연재료를 도포하는 과정으로 마련되는데, 이때 적어도 하나의 댐구조물(DM)에 의해 액상의 유기절연재료의 확산이 한정될 수 있다.
달리 설명하면, 제2 밀봉막(162)의 가장자리는 적어도 하나의 댐구조물(DM)에 대응한다.
적어도 하나의 댐구조물(DM)은 화소정의막(152)과 동일층으로 이루어진 제1 댐층(DML1)을 포함할 수 있다.
적어도 하나의 댐구조물(DM)은 제1 댐층(DML1) 상에 배치되고 스페이서(미도시)와 동일층으로 이루어진 제2 댐층(DML2)을 더 포함할 수 있다.
상세히 도시되지 않았으나, 스페이서(미도시)는 화소정의막(152) 상에 배치되고, 표시영역(DA) 중 복수의 화소영역(PX) 사이의 경계 중 일부에 대응될 수 있다. 이러한 스페이서는 발광층(153)의 배치를 위한 마스크(미도시)를 지지함으로써, 마스크에 의한 애노드전극(151)의 손상을 방지하기 위해 마련될 수 있다.
제1 실시예에 따른 표시패널(100A)은 비표시영역(NDA)에 배치되는 제1 전원배선(PL1) 및 제2 전원배선(PL2)을 포함한다.
일 예로, 도 7의 도시와 같이, 제1 전원배선(PL1) 및 제2 전원배선(PL2) 중 어느 하나는 표시영역(DA)을 둘러싸는 형태로 배치될 수 있고, 다른 나머지 하나는 표시영역(DA)과 서브영역(SBA) 사이에 배치될 수 있다.
제1 전원배선(PL1) 및 제2 전원배선(PL2)은 상호 이격되고, 층간절연막(130) 상의 제1 소스드레인 패턴층(SDP1)으로 이루어질 수 있다.
제1 실시예에 따른 표시패널(100A)은 제2 전원배선(PL2)의 일부에 대응하는 제1 전원개구홀(POH1), 제1 브릿지패턴(BP1), 제2 전원개구홀(POH2), 제2 브릿지패턴(BP2), 제3 전원개구홀(POH3) 및 제3 브릿지패턴(BP3)을 더 포함할 수 있다.
제1 전원개구홀(POH1)은 제2 전원배선(PL2)의 일부에 대응하고 제1 평탄화막(141)을 관통한다.
도 16을 참조하면, 제2 전원배선(PL2)은 제1 금속층(ML1), 제2 금속층(ML2) 및 제3 금속층(ML3)이 적층된 구조의 제1 소스드레인 패턴층(SDP1)으로 이루어진다.
제1 전원개구홀(POH1)은 제1 평탄화막(141)을 관통한다.
제1 실시예에 따른 표시패널(100A)은 제1 평탄화막(141)을 관통하는 제1 전원개구홀(POH1)에 대응하고 제1 소스드레인 패턴층(SDP1)으로 이루어진 제2 전원배선(PL2) 중 제3 금속층(ML3)의 적어도 일부를 관통하는 전원개구바텀홀(POBH)을 더 포함할 수 있다.
전원개구바텀홀(POBH)은 제1 전원개구홀(POH1)보다 작은 너비로 이루어진다.
도 15의 도시와 같이, 제1 브릿지패턴(BP1)은 제1 평탄화막(141) 상에 배치되고 제1 전원개구홀(POH1)을 통해 제2 전원배선(PL2)에 연결될 수 있다.
제2 전원개구홀(POH2)은 제1 전원개구홀(POH1)에 대응하고 제2 평탄화막(142)을 관통한다.
제2 브릿지패턴(BP2)은 제2 평탄화막(142) 상에 배치되고 제2 전원개구홀(POH2)을 통해 제1 브릿지패턴(BP1)에 연결될 수 있다.
제3 전원개구홀(POH3)은 제2 전원개구홀(POH2)에 대응하고 제3 평탄화막(143)을 관통한다.
제3 브릿지패턴(BP3)은 제3 전원개구홀(POH3)을 통해 제2 브릿지패턴(BP2)에 연결될 수 있다.
발광 어레이층(EML)의 캐소드전극(154)은 제3 브릿지패턴(BP3)까지 연장되고, 제3 브릿지패턴(BP3) 상에 접할 수 있다. 이로써, 제3 평탄화막(143) 상의 캐소드전극(154)은 제1 전원개구홀(POH1), 제1 브릿지패턴(BP1), 제2 전원개구홀(POH2), 제2 브릿지패턴(BP2), 제3 전원개구홀(POH3) 및 제3 브릿지패턴(BP3)을 통해 층간절연막(130) 상의 제2 전원배선(PL2)과 연결될 수 있다.
제1 실시예에 따른 표시패널(100A)은 서브영역(SBA) 중 벤딩형태로 변형되는 벤딩영역(BA)에 대응되는 제1 벤딩홀(BDH1), 제2 벤딩홀(BDH2) 및 제3 벤딩홀(BDH3)을 더 포함할 수 있다.
도 17을 참조하면, 제1 벤딩홀(BDH1)은 벤딩영역(BA)에 대응되고, 제1 게이트절연막(121), 제2 게이트절연막(122) 및 층간절연막(130)을 관통한다.
제2 벤딩홀(BDH2)은 제1 벤딩홀(BDH1)에 대응되고 제1 평탄화막(141)을 관통한다.
제3 벤딩홀(BDH3)은 제2 벤딩홀(BDH2)에 대응되고 배리어막(110)을 관통한다.
이러한 제1 벤딩홀(BDH1) 및 제3 벤딩홀(BDH3)에 의해, 벤딩영역(BA)에서 무기막인 배리어막(110), 제1 게이트절연막(121), 제2 게이트절연막(122) 및 층간절연막(130)이 제거될 수 있다. 이로써, 벤딩영역(BA)의 벤딩 스트레스로 인한 크랙이 경감될 수 있으므로, 표시패널(100A)의 품질 신뢰도가 향상될 수 있다.
마스크 공정 수를 감소시키면서도, 제1 벤딩홀(BDH1) 및 제3 벤딩홀(BDH3)에 대응한 기판(SUB)의 표면을 무기재료의 식각 공정에 최소한으로 노출시키기 위해, 제2 벤딩홀(BDH2)은 제1 벤딩홀(BDH1) 및 제3 벤딩홀(BDH3)의 배치 공정 시에 부수적으로 발생된다.
여기서, 제3 벤딩홀의 너비(W_BDH3)는 제2 벤딩홀의 너비(W_BDH2)보다 작다.
일 예로, 제2 벤딩홀의 너비(W_BDH2)는 제1 벤딩홀의 너비(W_BDH1)보다 작고 제3 벤딩홀의 너비(W_BDH3)보다 클 수 있다. 이와 같이 하면, 제1 벤딩홀(BDH1)의 내벽이 제1 평탄화막(141)으로 커버됨으로써, 벤딩 스트레스에 따른 크랙이 저감될 수 있다.
제2 평탄화막(142), 제3 평탄화막(145), 화소정의막(152) 및 스페이서막(155) 중 적어도 하나는 서브영역(SBA)으로 연장되고 제1 벤딩홀(BDH1), 제2 벤딩홀(BDH2) 및 제3 벤딩홀(BDH3)을 덮을 수 있다.
제2 평탄화막(142), 제3 평탄화막(145), 화소정의막(152) 및 스페이서막(155)은 유기막으로 이루어짐에 따라, 벤딩 스트레스의 영향을 비교적 적게 받으므로, 벤딩영역(BA)의 기판(SUB)을 보호하면서도 크랙 발생을 방지할 수 있다.
도 18은 제2 실시예에 따른 도 6의 Ⅰ-Ⅰ’ 부분의 단면에 대한 일 예시를 보여주는 도면이다. 도 19는 도 18의 F 부분을 상세히 보여주는 도면이다. 도 20은 도 18의 G 부분을 상세히 보여주는 도면이다.
도 18을 참조하면, 제2 실시예에 따른 표시패널(100B)은 박막트랜지스터층(TFTL')이 층간절연막(130) 상에 배치되고 제1 소스드레인 패턴층(SDP1), 적어도 하나의 화소콘택홀(CT1, CT2, CT3, CT4, CT5, CT6, CT7) 및 제1 벤딩홀(BDH1)을 덮는 패시베이션막(131)을 더 포함하는 점을 제외하면, 제1 실시예의 표시패널(100A)과 동일하므로, 중복 설명을 생략한다.
제2 실시예에 따르면, 제1 평탄화막(141)은 제1 소스드레인 패턴층(SDP1)을 덮는 패시베이션막(131) 상에 배치된다.
제2 실시예의 표시패널(100B)은 패시베이션막(131)을 더 포함함에 따라, 패시베이션막(131)을 관통하는 벤딩미들홀(BDMH) 및 적어도 하나의 화소미들홀(PMH)을 더 포함할 수 있다.
벤딩미들홀(BDMH)은 제3 벤딩홀(BDH3)과 이어지고 패시베이션막(131)을 관통한다.
적어도 하나의 화소미들홀(PMH)은 적어도 하나의 화소비아홀(CT8, CT10, CT12)에 각각 대응하고 패시베이션막(131)을 관통한다.
도 19를 참조하면, 제2 실시예의 표시패널(100B)은 벤딩영역(BA)에 대응하는 제1 벤딩홀(BDH1), 제2 벤딩홀(BDH2), 제3 벤딩홀(BDH3)과 더불어, 패시베이션막(131)을 관통하는 벤딩미들홀(BDMH)을 포함할 수 있다.
제1 벤딩홀(BDH1)은 제1 게이트절연막(121), 제2 게이트절연막(122) 및 층간절연막(130)을 관통하고, 패시베이션막(131)으로 덮인다.
제2 벤딩홀(BDH2)은 제1 벤딩홀(BDH1)에 대응하고 제1 평탄화막(141)을 관통한다.
제3 벤딩홀(BDH3)은 제2 벤딩홀(BDH2)에 대응하고 배리어막(110)을 관통한다.
벤딩미들홀(BDMH)은 제3 벤딩홀(BDH3)과 동일한 패터닝 과정으로 마련됨에 따라, 제3 벤딩홀(BDH3)과 이어지며, 패시베이션막(131)을 관통한다.
즉, 벤딩미들홀(BDMH)의 너비는 제3 벤딩홀의 너비(W_BDH3)와 동등 범위 이내일 수 있다. 여기서, 동등 범위는 동일하다고 간주될 수 있는 오차를 포함할 수 있다.
제2 벤딩홀의 너비(W_BDH2)는 제1 벤딩홀의 너비(W_BDH1)보다 작고 제3 벤딩홀의 너비(W_BDH3)보다 크며, 벤딩미들홀(BDMH)의 너비는 제3 벤딩홀의 너비(W_BDH3)와 동등 범위일 수 있다.
이로써, 제1 벤딩홀(BDH1)의 내벽은 패시베이션막(131) 및 제1 평탄화막(141)으로 덮일 수 있다.
도 20을 참조하면, 제2 실시예의 표시패널(100B)은 패시베이션막(131)을 더 포함하고, 패시베이션막(131)은 층간절연막(130) 상의 제1 소스드레인 패턴층(SDP1)을 덮는다.
이에, 제2 실시예의 표시패널(100B)은 제1 평탄화막(141)을 관통하는 적어도 하나의 화소비아홀(CT8, CT10, CT12), 및 적어도 하나의 화소비아홀(CT8, CT10, CT12)에 각각 대응하고 제1 소스드레인 패턴층(SDP1)의 제3 금속층(ML3)의 적어도 일부를 관통하는 적어도 하나의 바텀홀(BH)과 더불어, 적어도 하나의 바텀홀(BH)과 각각 이어지고 패시베이션막(131)을 관통하는 적어도 하나의 화소미들홀(PMH)을 포함할 수 있다.
화소미들홀(PMH)은 바텀홀(BH)과 동일한 패터닝과정으로 마련됨에 따라, 화소미들홀(PMH)은 바텀홀(BH)은 이어질 수 있다.
화소미들홀(PMH)의 너비는 바텀홀(BH)의 너비와 동등 범위일 수 있다.
더불어, 도 18의 도시와 같이, 제2 실시예에 따른 표시패널(100B)은 층간절연막(130) 상의 제1 소스드레인 패턴층(SDP1)을 덮는 패시베이션막(131)을 더 포함한다. 그러므로, 제1 소스드레인 패턴층(SDP1)으로 배치되는 비표시영역(NDA)의 제1 전원배선(PL1) 및 제2 전원배선(PL2) 또한 패시베이션막(131)으로 덮인다.
이에 따라, 제2 실시예의 표시패널(100B)은 제2 전원배선(PL2)에 대응하고 제1 전원개구홀(POH1)과 이어지며 패시베이션막(131)을 관통하는 전원개구미들홀(POMH)을 더 포함할 수 있다.
이와 같이, 제2 실시예에 따른 표시패널(100B)은 패시베이션막(131)을 포함함에 따라, 제1 평탄화막(141)을 관통하는 적어도 하나의 화소비아홀(CT8, CT10, CT12) 및 제1 전원개구홀(POH1)을 마련하는 공정 이후에 실시되는 무기재료의 패터닝 공정에 의한 제1 소스드레인 패턴층(SDP1)의 손상을 저감시킬 수 있다.
다음, 각 실시예의 표시패널을 제조하는 방법에 대해 설명한다.
도 21은 제1 실시예에 따른 표시패널의 제조방법을 나타낸 순서도이다. 도 22 내지 도 42는 도 21의 단계 별 공정도이다.
도 21을 참조하면, 제1 실시예에 따른 표시패널(100A)의 제조방법은 표시영역(DA)과 비표시영역(MDA)을 포함한 메인영역(MA) 및 서브영역(SBA)을 포함하는 기판(SUB)을 마련하는 단계(S10), 기판(SUB) 상에 배리어막(110)을 배치하는 단계(S21), 배리어막(110) 상에 반도체 패턴층(SEP)을 배치하는 단계(S22), 배리어막(110) 상에 반도체 패턴층(SEP)을 덮는 제1 게이트절연막(121)을 배치하는 단계(S23), 제1 게이트절연막(121) 상에 제1 게이트 패턴층(GTP1)을 배치하는 단계(S24), 제1 게이트절연막(121) 상에 제1 게이트 패턴층(GTP1)을 덮는 제2 게이트절연막(122)을 배치하는 단계(S25), 제2 게이트절연막(122) 상에 제2 게이트 패턴층(GTP2)을 배치하는 단계(S26), 제2 게이트절연막(122) 상에 제2 게이트 패턴층(GTP2)을 덮는 층간절연막(130)을 배치하는 단계(S27), 제1 게이트절연막(121), 제2 게이트절연막(122) 및 층간절연막(130) 중 적어도 층간절연막(130)을 패터닝하여, 복수의 화소영역(PX) 각각에 적어도 하나의 화소콘택홀(CT1, CT2, CT3, CT4, CT5, CT6, CT7)을 배치하고, 서브영역(SBA) 중 벤딩형태로 변형되는 벤딩영역(BA)에 제1 게이트절연막(121), 제2 게이트절연막(122) 및 층간절연막(130)을 관통하는 제1 벤딩홀(BDH1)을 배치하는 단계(S28), 층간절연막(130) 상에 제1 소스드레인 패턴층(SDP1)을 배치하는 단계(S31), 층간절연막(130) 상에 제1 소스드레인 패턴층(SDP1)을 덮는 제1 평탄화막(141)을 배치하는 단계(S32), 제1 평탄화막(141)을 패터닝하여, 복수의 화소영역(PX) 각각에 제1 평탄화막(141)을 관통하는 적어도 하나의 화소프리홀을 배치하며, 서브영역(SBA)의 벤딩영역(BA)에 제1 벤딩홀(BDH1)과 대응하고 제1 평탄화막(141)을 관통하는 벤딩프리홀을 배치하며, 비표시영역(NDA) 중 표시영역(DA)의 가장자리를 둘러싸는 형태의 봉지영역(ENA)에 제1 평탄화막(141)의 일부를 관통하는 보호홀(PRH)을 배치하는 단계(S41), 배리어막(110)을 패터닝하여 벤딩프리홀과 대응하고 배리어막(110)을 관통하는 제3 벤딩홀(BDH3)을 배치하는 단계(S42), 및 제1 평탄화막(141)에 대한 애싱 처리를 통해 보호홀(PRH)에 잔류된 제1 평탄화막(141)을 제거하여, 봉지영역(ENA)에 제1 평탄화막(141)을 관통하는 제1 봉지홀(ENH1)을 배치하는 단계(S43)를 포함한다.
그리고, 제1 실시예에 따른 표시패널(100A)의 제조방법은 제1 봉지홀(ENH1)을 배치하는 단계(S43) 이후에, 제1 평탄화막(141) 상에 제2 소스드레인 패턴층(SDP2)을 배치하는 단계(S51), 제1 평탄화막(141) 상에 제2 소스드레인 패턴층(SDP2)을 덮는 제2 평탄화막(142)을 배치하는 단계(S52), 및 제2 평탄화막(142) 상에 제3 소스드레인 패턴층(SDP3)을 배치하는 단계(S53)를 더 포함할 수 있다.
여기서, 제2 소스드레인 패턴층(SDP2)을 배치하는 단계(S51) 및 제3 소스드레인 패턴층(SDP3)을 배치하는 단계(S54) 중 어느 하나에 의해, 제1 방향(DR1)으로 연장되는 복수의 제1 전원공급 수평배선(HPSL1)이 마련될 수 있다. 그리고, 제2 소스드레인 패턴층(SDP2)을 배치하는 단계(S51) 및 제3 소스드레인 패턴층(SDP3)을 배치하는 단계(S54) 중 다른 나머지 하나에 의해, 제2 방향(DR2)으로 연장되는 복수의 제1 데이터배선(DL1), 복수의 제2 데이터배선(DL2) 및 복수의 제1 데이터 연결배선(DCL1)이 마련될 수 있다.
또한, 제2 소스드레인 패턴층(SDP2)을 배치하는 단계(S51) 및 제3 소스드레인 패턴층(SDP3)을 배치하는 단계(S54) 중 어느 하나에 의해, 복수의 제1 전원공급 수평배선(HPSL1)과 함께, 제1 방향(DR1)으로 연장되는 복수의 제2 데이터 연결배선(DCL2)이 더 마련될 수 있다.
더불어, 제2 소스드레인 패턴층(SDP2)을 배치하는 단계(S51) 및 제3 소스드레인 패턴층(SDP3)을 배치하는 단계(S54) 중 어느 하나에 의해, 복수의 제1 전원공급 수평배선(HPSL1)과 함께, 제1 방향(DR1)으로 연장되는 복수의 수평더미패턴(HDP)이 더 마련될 수 있다.
제2 소스드레인 패턴층(SDP2)을 배치하는 단계(S51) 및 제3 소스드레인 패턴층(SDP3)을 배치하는 단계(S54) 중 다른 나머지 하나에 의해, 복수의 제1 데이터배선(DL1), 복수의 제2 데이터배선(DL2), 복수의 제1 데이터 연결배선(DCL1)과 함께, 제2 방향(DR2)으로 연장되는 복수의 제2 전원공급배선(PSL2) 및 복수의 수직더미패턴(VDP)이 더 마련될 수 있다.
또한, 제1 실시예에 따른 표시패널(100A)의 제조방법은 제3 소스드레인 패턴층(SDP3)을 배치하는 단계(S53) 이후에, 제2 평탄화막(142) 상에 제3 소스드레인 패턴층(SDP3)을 덮는 제3 평탄화막(143)을 배치하는 단계(S54), 제3 평탄화막(143) 상에 복수의 화소영역(PX)에 각각 대응한 복수의 발광소자(LEL)를 포함하는 발광 어레이층(EML)을 배치하는 단계(S60) 및 발광 어레이층(EML)을 덮는 밀봉 구조물층(TFEL)을 배치하는 단계(S70)를 더 포함할 수 있다.
도 1, 도 2 및 도 6 등의 도시와 같이, 기판(SUB)을 마련하는 단계(S10)에서, 기판(SUB)은 복수의 화소영역(PX)이 매트릭스 배열된 표시영역(DA)과 표시영역(DA)의 주변인 비표시영역(NDA)을 포함하는 메인영역(MA), 및 메인영역(MA)의 일측에서 돌출된 서브영역(SBA)을 포함한다.
서브영역(SBA)은 벤딩형태로 변형되는 벤딩영역(BA), 벤딩영역(BA)의 일측과 메인영역(MA) 사이의 연결영역(A1), 및 벤딩영역(BA)의 다른 일측에 이어지는 패드영역(A2)을 포함할 수 있다.
도 22 및 도 23을 참조하면, 배리어막(110)을 배치하는 단계(S21)에서, 기판(SUB) 상에 전체적으로 무기막을 적층하는 과정을 통해, 기판(SUB)을 덮는 배리어막(110)이 배치될 수 있다.
배리어막(110)은 실리콘 나이트라이드, 실리콘 옥시 나이트라이드, 실리콘 옥사이드, 티타늄옥사이드, 및 알루미늄옥사이드 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 이루어질 수 있다.
반도체 패턴층(SEP)을 배치하는 단계(S22)에서, 배리어막(110) 상의 반도체 재료막(미도시)을 패터닝하는 과정을 통해, 반도체 패턴층(SEP)이 배치될 수 있다.
반도체 패턴층(SEP)은 다결정 실리콘, 단결정 실리콘, 저온 다결정 실리콘, 및 비정질 실리콘과 같은 실리콘 반도체로 이루어질 수 있다. 또는, 반도체 패턴층(SEP)은 산화물 반도체로 이루어질 수도 있다.
도 22의 도시와 같이, 복수의 화소영역(PX) 각각에서, 반도체 패턴층(SEP)은 구동 트랜지스터(DT)의 채널부(CHDT)와 소스전극(SDT)과 드레인전극(DDT), 및 제1 내지 제6 트랜지스터(ST1~ST6) 각각의 채널부(CH1-1, CH1-2, CH2, CH3-1, CH3-2, CH4, CH5, CH6)와 소스전극(S1-1, S1-2, S2, S3-1, S3-2, S4, S5, S6)과 드레인전극(D1-1, D1-2, D2, D3-1, D3-2, D4, D5, D6)을 포함할 수 있다.
제1 게이트절연막(121)을 배치하는 단계(S23)에서, 배리어막(110) 상에 전체적으로 무기막을 적층하는 과정을 통해, 반도체 패턴층(SEP)을 덮는 제1 게이트절연막(121)이 배치될 수 있다.
제1 게이트절연막(121)은 실리콘 나이트라이드, 실리콘 옥시 나이트라이드, 실리콘 옥사이드, 티타늄옥사이드, 및 알루미늄옥사이드 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 이루어질 수 있다.
도 24 및 도 25를 참조하면, 제1 게이트패턴층(GTP1)을 배치하는 단계(S24)에서, 제1 게이트절연막(121) 상의 도전재료막(미도시)을 패터닝하는 과정을 통해, 제1 게이트 패턴층(GTP1)이 배치될 수 있다.
제1 게이트 패턴층(GTP1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 이루어질 수 있다.
도 24의 도시와 같이, 복수의 화소영역(PX) 각각에서, 제1 게이트 패턴층(GTP1)은 구동 트랜지스터(DT)의 게이트전극(GDT), 및 제1 내지 제6 트랜지스터(ST1~ST6) 각각의 게이트전극(G1-1, G1-2, G2, G3-1, G3-2, G4, G5, G6)을 포함할 수 있다.
그리고, 제1 게이트 패턴층(GTP1)은 제1 방향(DR1)으로 연장되는 스캔배선(SL), 초기화제어배선(ICL), 게이트제어배선(GCL) 및 발광제어배선(ECL)을 더 포함할 수 있다.
제1-1 트랜지스터의 게이트전극(G1-1), 제1-2 트랜지스터의 게이트전극(G1-2) 및 제2 트랜지스터의 게이트전극(G2) 각각은 스캔배선(SL)의 일부일 수 있다.
제3-1 트랜지스터의 게이트전극(G3-1) 및 제3-2 트랜지스터의 게이트전극(G3-2) 각각은 초기화제어배선(ICL)의 일부일 수 있다.
제4 트랜지스터의 게이트전극(G4)은 게이트제어배선(GCL)의 일부일 수 있다.
제5 트랜지스터의 게이트전극(G5) 및 제6 트랜지스터의 게이트전극(G6) 각각은 발광제어배선(ECL)의 일부일 수 있다.
그리고, 구동 트랜지스터의 게이트전극(GDT)은 스캔배선(SL), 초기화제어배선(ICL), 게이트제어배선(GCL) 및 발광제어배선(ECL) 각각으로부터 이격된 섬 형태의 패턴으로 마련될 수 있다.
제2 게이트절연막(122)을 배치하는 단계(S25)에서, 제1 게이트절연막(121) 상에 전체적으로 무기막을 적층하는 과정을 통해, 제1 게이트 패턴층(GTP1)을 덮는 제2 게이트절연막(122)이 배치될 수 있다.
제2 게이트절연막(122)은 실리콘 나이트라이드, 실리콘 옥시 나이트라이드, 실리콘 옥사이드, 티타늄옥사이드, 및 알루미늄옥사이드 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 이루어질 수 있다.
도 26 및 도 27을 참조하면, 제2 게이트 패턴층(GTP2)을 배치하는 단계(S26)에서, 제2 게이트절연막(122) 상의 도전재료막(미도시)을 패터닝하는 과정을 통해, 제2 게이트 패턴층(GTP2)이 배치될 수 있다.
제2 게이트 패턴층(GTP2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 이루어질 수 있다.
도 26의 도시와 같이, 제2 게이트 패턴층(GTP2)은 제1 방향(DR1)으로 연장되는 제1 전원공급 보조배선(HPSL1'), 게이트 초기화 수평배선(HVGIL) 및 애노드 초기화 수평배선(HVAGIL)과, 이들로부터 이격된 섬 형태의 차폐전극(SHE)을 포함할 수 있다.
층간절연막(130)을 배치하는 단계(S27)에서, 제2 게이트절연막(122) 상에 전체적으로 무기막을 적층하는 과정을 통해, 제2 게이트 패턴층(GTP2)을 덮는 층간절연막(130)이 배치될 수 있다.
층간절연막(130)은 실리콘 나이트라이드, 실리콘 옥시 나이트라이드, 실리콘 옥사이드, 티타늄옥사이드, 및 알루미늄옥사이드 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 이루어질 수 있다.
도 28, 도 29 및 도 30을 참조하면, 적어도 하나의 화소콘택홀(CT1, CT2, CT3, CT4, CT5, CT6, CT7) 및 제1 벤딩홀(BDH1)을 배치하는 단계(S28)에서, 층간절연막(130) 상의 마스크층(미도시)을 이용한 패터닝 과정을 통해, 복수의 화소영역(PX) 각각에 적어도 하나의 화소콘택홀(CT1, CT2, CT3, CT4, CT5, CT6, CT7)이 배치되고, 벤딩영역(BA)에 제1 벤딩홀(BDH1)이 배치될 수 있다.
도 28 및 도 29의 도시를 참조하면, 적어도 하나의 화소콘택홀(CT1, CT2, CT3, CT4, CT5, CT6, CT7) 중 반도체 패턴층(SEP)에 대응하는 일부(CT2, CT4, CT6, CT7)는 제1 게이트절연막(121), 제2 게이트절연막(122) 및 층간절연막(130)을 관통하고, 제1 게이트 패턴층(GTP1)에 대응하는 다른 일부(CT1)는 제2 게이트절연막(122) 및 층간절연막(130)을 관통하며, 제2 게이트 패턴층(GTP2)에 대응하는 또 다른 일부(CT3, CT5)는 층간절연막(130)을 관통한다.
반도체 패턴층(SEP)에 대응하는 일부의 화소콘택홀(CT2, CT4, CT6, CT7) 중 제2 콘택홀(CT2)은 제1-2 트랜지스터(ST1-2)의 드레인전극(D1-2) 및 제3-1 트랜지스터(ST3-1)의 소스전극(S3-1) 중 어느 하나의 일부에 대응하고, 제4 콘택홀(CT4)은 제2 트랜지스터(ST2)의 소스전극(S2)의 일부에 대응한다. 그리고, 제6 콘택홀(CT6)은 제5 트랜지스터(ST5)의 소스전극(S5)에 대응하며, 제7 콘택홀(CT7)은 제6 트랜지스터(ST6)의 드레인전극(D5)의 일부에 대응한다.
제1 콘택홀(CT1)은 제1 게이트 패턴층(GTP1)으로 이루어진 구동 트랜지스터(DT)의 게이트전극(GDT)의 일부에 대응한다.
제3 콘택홀(CT3)은 제2 게이트 패턴층(GTP2)으로 이루어진 차폐전극(SHE)의 일부에 대응한다.
제5 콘택홀(CT5)은 제2 게이트 패턴층(GTP2)으로 이루어진 제1 전원공급 보조배선(HPSL1')의 일부에 대응한다.
도 30을 참조하면, 제1 벤딩홀(BDH1)은 서브영역(SBA)의 벤딩영역(BA)에 대응하고 제1 게이트절연막(121), 제2 게이트절연막(122) 및 층간절연막(130)을 관통한다.
제1 소스드레인 패턴층(SDP1)을 배치하는 단계(S31)는 적어도 하나의 화소콘택홀(CT1, CT2, CT3, CT4, CT5, CT6, CT7) 및 제1 벤딩홀(BDH1)이 배치된 후, 층간절연막(130) 상에 순차적으로 적층된 제1 금속층(ML1), 제2 금속층(ML2) 및 제3 금속층(ML3)을 일괄적으로 패터닝하는 과정을 통해, 제1 소스드레인 패턴층(SDP1)이 배치될 수 있다.
제1 금속층(ML1), 제2 금속층(ML2) 및 제3 금속층(ML3) 각각은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나로 이루어질 수 있다.
더불어, 제1 금속층(ML1) 및 제3 금속층(ML3) 각각은 무기막과의 접착이 용이하고 무기막을 통한 금속 이온의 확산을 방해하며 식각에 대한 저항도가 비교적 높은 금속재료로 각각 이루어질 수 있다. 일 예로, 제1 금속층(ML1) 및 제3 금속층(ML3)은 티타늄(Ti)으로 이루어질 수 있다.
제2 금속층(ML2)은 제1 소스드레인 패턴층(SDP1)의 저항 감소를 위해 비교적 저항이 낮은 금속재료로 이루어질 수 있다. 일 예로, 제2 금속층(ML2)은 알루미늄(Al), 크롬(Cr), 금(Au), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나로 이루어질 수 있다.
예를 들어, 제1 소스드레인 패턴층(SDP1)은 티타늄(Ti)의 제1 금속층(ML1), 알루미늄(Al)의 제2 금속층(ML2) 및 티타늄(Ti)의 제3 금속층(ML3)이 적층된 구조(Ti/Al/Ti)로 마련될 수 있다.
도 28의 도시와 같이, 제1 소스드레인 패턴층(SDP1)은 제2 방향(DR2)으로 연장되는 제1 전원공급 수직배선(VPSL1), 게이트 초기화 수직배선(VVGIL) 및 애노드 초기화 수직배선(VVAGIL)과, 이들로부터 이격되고 섬 형태로 각각 이루어진 제1 연결전극(CE1), 제2 연결전극(CE2) 및 제3 연결전극(CE3)을 포함할 수 있다.
도 29의 도시와 같이, 제1 평탄화막(141)을 배치하는 단계(S32)에서, 층간절연막(130) 상에 전체적으로 유기막을 적층하는 과정을 통해 제1 소스드레인 패턴층(SDP1)을 덮는 제1 평탄화막(141)이 배치될 수 있다.
제1 평탄화막(141)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin) 및 폴리이미드 수지(polyimide resin) 중 어느 하나로 이루어질 수 있다.
도 31 및 도 32를 참조하면, 화소프리홀(CT8'), 벤딩프리홀(BDH2') 및 보호홀(PRH)을 배치하는 단계(S41)에서, 제1 평탄화막(141)의 적어도 일부를 패터닝하는 과정을 통해, 화소프리홀(CT8'), 벤딩프리홀(BDH2') 및 보호홀(PRH)이 배치될 수 있다. 즉, 화소프리홀(CT8'), 벤딩프리홀(BDH2') 및 보호홀(PRH)은 하프톤 마스크 등을 이용한 제1 평탄화막(141)의 차등 식각으로 마련될 수 있다.
도 31의 도시와 같이, 제1 평탄화막(141)의 패터닝 과정에 의해 복수의 화소영역(PX) 각각에 배치되는 적어도 하나의 화소프리홀은 적어도 하나의 화소비아홀(CT8, CT10, CT12)에 각각 대응된다. 즉, 적어도 하나의 화소프리홀은 적어도 하나의 화소비아홀(CT8, CT10, CT12)의 배치를 위한 전처리 과정의 소산물일 수 있다. 달리 설명하면, 차후 제1 평탄화막(141)에 대한 애싱 공정을 실시하는 단계(S43)에 의해, 적어도 하나의 화소프리홀(CT8')은 더 넓은 너비로 변형됨으로써, 적어도 하나의 화소비아홀(CT8, CT10, CT12)로 마련될 수 있다.
적어도 하나의 화소프리홀(CT8') 중 제8 콘택홀(CT8)에 대응한 어느 하나(CT8')는 제1 소스드레인 패턴층(SDP1)으로 이루어진 제3 연결전극(CE3)의 일부를 노출시킨다.
적어도 하나의 화소프리홀 중 제10 콘택홀(CT10)에 대응한 다른 하나(미도시)는 제1 소스드레인 패턴층(SDP1)으로 이루어진 제2 연결전극(CE2)의 일부를 노출시킨다.
적어도 하나의 화소프리홀 중 제12 콘택홀(CT12)에 대응한 또 다른 하나(미도시)는 제1 소스드레인 패턴층(SDP1)으로 이루어진 제1 전원공급 수직배선(VPSL1)의 일부를 노출시킨다.
또한, 적어도 하나의 화소프리홀 및 벤딩프리홀(BDH2')과 함께, 봉지영역(ENA)에 대응하고 제1 평탄화막(141)의 일부를 관통하는 보호홀(PRH)이 마련될 수 있다.
보호홀(PRH)은 제1 평탄화막(141)을 완전히 관통하지 않고, 봉지영역(ENA)에 배치된 제1 평탄화막(141) 중 일부만을 관통한다. 이에, 제1 평탄화막(141)의 다른 나머지 일부는 보호홀(PRH)에 잔류된다.
도 33을 참조하면, 제3 벤딩홀(BDH3)을 배치하는 단계(S42)에서, 배리어막(110)을 패터닝하는 과정을 통해, 제1 벤딩홀(BDH1) 및 벤딩프리홀(BDH2)에 대응한 배리어막(110)의 일부가 제거됨으로써, 제3 벤딩홀(BDH3)이 배치될 수 있다.
이때, 제1 소스드레인 패턴층(SDP1)은 배리어막(110)과 같이 무기재료로 이루어지므로, 적어도 하나의 화소프리홀에 의해 노출된 제1 소스드레인 패턴층(SDP1)의 일부는 배리어막(110)과 함께 패터닝될 수 있다. 이로써, 적어도 하나의 화소프리홀에 각각 대응되는 바텀홀(BH)이 배치될 수 있다.
또한, 제1 전원개구프리홀(POH1')에 노출된 제2 전원배선(PL2)의 일부 또한 배리어막(110)과 함께 패터닝됨으로써, 전원개구바텀홀(POBH)이 더 배치될 수 있다.
바텀홀(BH) 및 전원개구바텀홀(POBH) 각각은 제1 소스드레인 패턴층(SDH1) 중 제3 금속층(ML3)의 적어도 일부를 관통할 수 있다.
도 34를 참조하면, 제1 봉지홀(ENH1)을 배치하는 단계(S43)에서, 제1 평탄화막(141)에 대한 애싱 처리를 통해 보호홀(PRH)에 잔류된 제1 평탄화막(141)이 제거됨으로써, 보호홀(PRH)의 변형으로 제1 봉지홀(ENH1)이 배치될 수 있다.
이때, 제1 평탄화막(141)을 관통하는 적어도 하나의 화소프리홀, 벤딩프리홀(BDH2') 및 제1 전원개구프리홀(POH1') 또한 제1 평탄화막(141)에 대한 애싱 처리의 영향으로, 개구 너비가 더 넓어질 수 있다.
이로써, 적어도 하나의 화소프리홀의 변형으로 적어도 하나의 화소비아홀(CT8, CT10, CT12)이 각각 마련될 수 있다.
그리고, 벤딩프리홀(BDH2')의 변형으로 제2 벤딩홀(BDH2)이 마련될 수 있다.
또한, 제1 전원개구프리홀(POH1')의 변형으로 제1 전원개구홀(POH1)이 마련될 수 있다.
이와 같이 하면, 제1 봉지홀(ENH1)이 적어도 하나의 화소비아홀(CT8, CT10, CT12) 및 제2 벤딩홀(BDH2)과 동일한 마스크 공정으로 마련될 수 있으면서도, 제1 봉지홀(ENH1)에 대응한 층간절연막(130)의 일부가 배리어막(110)의 패터닝 재료에 노출되지 않을 수 있다. 그러므로, 봉지영역(ENA)에 대응하는 층간절연막(130)의 표면 손상이 경감될 수 있다. 이로써, 봉지영역(ENA)에서, 층간절연막(130)과 제1 밀봉막(161) 간의 접착에 대한 신뢰도가 증가될 수 있으며, 그로 인해 표시패널의 밀봉 신뢰도 및 수명 개선에 유리해질 수 있다.
도 35 및 도 36을 참조하면, 제2 소스드레인 패턴층(SDP2)을 배치하는 단계(S51)에서, 제1 평탄화막(141) 상에 배치되고 적어도 하나의 화소비아홀(CT8, CT10, CT12), 제1 전원개구홀(POH1)을 덮는 도전재료막(미도시)을 패터닝하는 과정을 통해, 제2 소스드레인 패턴층(SDP2)이 배치될 수 있다.
제2 소스드레인 패턴층(SDP2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 이루어질 수 있다.
도 35의 도시와 같이, 제2 소스드레인 패턴층(SDP2)은 제1 방향(DR1)으로 연장되는 제1 전원공급 수평배선(HPSL1), 제2 데이터 연결배선(DCL2) 및 수평더미패턴(HDP)과, 이들로부터 이격되고 섬 형태로 이루어진 제4 연결전극(CE4) 및 제5 연결전극(CE5)을 포함할 수 있다.
그리고, 제2 소스드레인 패턴층(SDP2)은 제1 전원개구홀(POH1)을 통해 제2 전원배선(PL2)에 연결되는 제1 브릿지패턴(BP1)을 더 포함할 수 있다.
다음, 제2 평탄화막(142)을 배치하는 단계(S52)에서, 제1 평탄화막(141) 상에 전체적으로 유기막을 적층하는 과정을 통해, 제2 소스드레인 패턴층(SDP2)을 덮는 제2 평탄화막(142)이 배치될 수 있다.
제2 평탄화막(142)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin) 및 폴리이미드 수지(polyimide resin) 중 어느 하나로 이루어질 수 있다.
도 37을 참조하면, 제2 평탄화막(142)을 패터닝하는 과정을 통해, 복수의 화소영역(PX) 각각에 대응하는 적어도 하나의 어퍼비아화소홀(CT9, CT11), 제1 봉지홀(ENH1)에 대응하는 제2 봉지홀(ENH2), 및 제1 브릿지패턴(BP1)의 일부에 대응하는 제2 전원개구홀(POH2)이 마련될 수 있다.
또한, 제2 평탄화막(142)을 패터닝하는 과정에서, 제1 데이터 배선(DL1)과 제2 데이터 연결배선(DCL2)을 연결하기 위한 제1 연결홀(CTH1), 및 제1 데이터 연결배선(DCL1)과 제2 데이터 연결배선(DCL2)을 연결하기 위한 제2 연결홀(CTH2)이 더 마련될 수 있다.
도 35의 도시와 같이, 적어도 하나의 어퍼비아화소홀(CT9, CT11) 중 제9 콘택홀(CT9)은 제2 소스드레인 패턴층(SDP2)으로 이루어진 제5 연결전극(CE5)의 일부에 대응한다.
적어도 하나의 어퍼비아화소홀(CT9, CT11) 중 제11 콘택홀(CT11)은 제2 소스드레인 패턴층(SDP2)으로 이루어진 제4 연결전극(CE4)의 일부에 대응한다.
도 38 및 도 39를 참조하면, 제3 소스드레인 패턴층(SDP3)을 배치하는 단계(S53)에서, 제2 평탄화막(142) 상에 배치되고 적어도 하나의 어퍼비아화소홀(CT9, CT11) 및 제2 전원개구홀(POH2)을 덮는 도전재료막(미도시)을 패터닝하는 과정을 통해, 제3 소스드레인 패턴층(SDP3)이 배치될 수 있다.
제3 소스드레인 패턴층(SDP3)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 이루어질 수 있다.
도 38의 도시와 같이, 제3 소스드레인 패턴층(SDP3)은 제2 방향(DR2)으로 연장되는 제1 데이터배선(DL1), 제2 데이터배선(DL2), 제1 데이터 연결배선(DCL1) 및 수직더미패턴(VDP)과, 이들로부터 이격된 섬 형태의 제6 연결전극(CE6)을 포함할 수 있다.
그리고, 제3 소스드레인 패턴층(SDP3)은 제2 전원개구홀(POH2)을 통해 제1 브릿지패턴(BP1)에 연결되는 제2 브릿지패턴(BP2)을 더 포함할 수 있다.
도 39의 도시와 같이, 제3 평탄화막(143)을 배치하는 단계(S54)에서, 제2 평탄화막(142) 상에 전체적으로 유기막을 적층하는 과정을 통해, 제3 소스드레인 패턴층(SDP3)을 덮는 제3 평탄화막(143)이 배치될 수 있다.
제3 평탄화막(143)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin) 및 폴리이미드 수지(polyimide resin) 중 어느 하나로 이루어질 수 있다.
이로써, 박막 트랜지스터층(TFTL)이 마련될 수 있다.
도 40을 참조하면, 제3 평탄화막(143)을 패터닝하는 과정을 통해, 애노드콘택홀(ANCT), 제3 봉지홀(ENH3) 및 제3 전원개구홀(POH3)이 배치될 수 있다.
애노드콘택홀(ANCT)은 제6 연결전극(CE6)의 일부를 노출시킨다.
제3 봉지홀(ENH3)은 제2 봉지홀(ENH2)에 대응한다.
이에, 층간절연막(130) 중 봉지영역(ENA)에 대응한 일부는 제1 봉지홀(ENH1), 제2 봉지홀(ENH2) 및 제3 봉지홀(ENH3)에 의해 노출될 수 있다.
제3 전원개구홀(POH3)은 제2 브릿지패턴(BP2)의 일부에 대응한다.
도 41을 참조하면, 발광 어레이층(EML)을 배치하는 단계(S60)에서, 복수의 화소영역(PX)에 각각 대응한 복수의 발광소자(LEL)를 포함하는 발광 어레이층(EML)이 제3 평탄화막(143) 상에 배치될 수 있다.
발광 어레이층(EML)을 배치하는 단계(S60)는 복수의 화소영역(PX)에 각각 대응한 복수의 애노드전극(151)을 제3 평탄화막(143) 상에 배치하는 단계, 복수의 화소영역(PX) 간의 경계에 대응한 화소정의막(152)을 제3 평탄화막(143) 상에 배치하는 단계, 복수의 애노드전극(151)에 복수의 발광층(153)을 각각 배치하는 단계, 및 복수의 발광층(153) 및 화소정의막(152) 상에 캐소드전극(154)을 배치하는 단계를 포함할 수 있다.
복수의 화소영역(PX) 각각에서, 애노드전극(151)은 애노드콘택홀(ANCT)을 통해 제6 연결전극(CE6)과 연결될 수 있다.
애노드전극(151)을 배치하는 단계에서, 제3 평탄화막(143) 상에 배치되고 제3 전원개구홀(POH3)을 통해 제2 브릿지패턴(BP2)과 연결되는 제3 브릿지패턴(BP3)이 마련될 수 있다.
화소정의막(152)은 애노드전극(151)의 가장자리를 덮을 수 있다.
복수의 발광층(153)은 유기발광재료로 이루어질 수 있다.
캐소드전극(154)은 비표시영역(NDA)에서 제3 브릿지패턴(BP3)과 접하여, 제2 전원배선(PL2)과 전기적으로 연결될 수 있다.
그리고, 발광 어레이층(EML)을 배치하는 단계(S60)는 발광층(153)을 배치하는 단계 이전에, 화소정의막(152) 상에 스페이서(미도시)를 배치하는 단계를 더 포함할 수 있다. 스페이서는 복수의 화소영역(PX) 간의 경계 중 일부에 대응할 수 있다. 스페이서는 발광층(153)의 배치를 위한 증착마스크를 지지함으로써 증착마스크에 의한 애노드전극(151)의 손상을 방지하기 위한 것일 수 있다.
화소정의막(152)을 배치하는 단계에서, 비표시영역(NDA) 중 봉지영역(ENA)과 인접한 일부에 대응하는 제1 댐층(DML1)이 함께 배치될 수 있다.
그리고, 스페이서를 배치하는 단계에서, 제1 댐층(DML1) 상에 제2 댐층(DML2)이 함께 배치될 수 있다.
화소정의막(152) 및 스페이서막(155)은 서브영역(SBA)에도 배치될 수 있다.
도 42를 참조하면, 밀봉 구조물층(TFEL)을 배치하는 단계(S70)에서, 제1 밀봉막(161), 제2 밀봉막(162) 및 제3 밀봉막(163)이 적층된 구조의 밀봉 구조물층(TFEL)이 발광 어레이층(EML) 상에 배치될 수 있다.
밀봉 구조물층(TFEL)을 배치하는 단계(S70)는 적어도 표시영역(DA)에 대응하는 무기절연재료의 제1 밀봉막(161)을 배치하는 단계, 제1 밀봉막(161) 상에 표시영역(DA)에 대응하는 유기절연재료의 제2 밀봉막(162)을 배치하는 단계, 및 제1 밀봉막(161) 상에 제2 밀봉막(162)을 덮는 제3 밀봉막(163)을 배치하는 단계를 포함할 수 있다.
제1 밀봉막(161)을 배치하는 단계에서, 제1 밀봉막(161)은 표시영역(DA)에 대응하며 비표시영역(NDA)의 봉지영역(ENA)까지 연장되고, 봉지영역(ENA)에서 제1 봉지홀(ENH1) 등을 통해 층간절연막(130)과 접할 수 있다.
제2 밀봉막(162)을 배치하는 단계에서, 제1 밀봉막(161) 상에 투하된 액상의 유기절연재료를 넓게 퍼트리는 과정과, 펼쳐진 액상의 유기절연재료를 경화시키는 과정으로, 제2 밀봉막(162)이 배치될 수 있다. 이때, 액상의 유기절연재료가 펼쳐지는 범위는 제1 댐층(DML1) 및 제2 댐층(DML2)의 적층으로 각각 이루어진 적어도 하나의 댐구조물(DM)로 한정될 수 있다.
제3 밀봉막(163)을 배치하는 단계에서, 제3 밀봉막(163)은 비표시영역(NDA)의 봉지영역(ENA)까지 연장되며 봉지영역(ENA)에서 제1 밀봉막(161)과 접할 수 있다.
이상과 같이, 제1 실시예에 따른 표시패널(100A)의 제조방법은 제1 평탄화막(141)을 관통하는 적어도 하나의 화소프리홀 및 벤딩프리홀(BDH2')과 동일한 마스크 공정으로, 제1 평탄화막(141)의 일부만을 관통하는 보호홀(PRH)을 배치하는 단계(S41)와, 배리어막(110)을 관통하는 제3 벤딩홀(BDH3)을 배치하는 단계(S42) 이후에 보호홀(PRH)을 변형하여 봉지홀(ENH1)을 배치하는 단계(S43)를 포함한다. 이에 따라, 마스크 공정 수를 감소시키면서도, 봉지영역(ENA)에 대응한 층간절연막(130)의 표면 손상을 방지할 수 있다. 그러므로, 밀봉에 대한 신뢰도 저하가 방지될 수 있으므로, 표시패널(100A)의 수명 및 표시 품질 개선에 유리해질 수 있다.
도 43은 제2 실시예에 따른 표시패널의 제조방법을 나타낸 순서도이다. 도 44 내지 도 47은 도 43의 일부 단계 별 공정도이다.
도 43을 참조하면, 제2 실시예에 따른 표시패널(100B)의 제조방법은 제1 평탄화막을 배치하는 단계(S32) 이전에, 층간절연막(130) 상에 제1 소스드레인 패턴층(SDP1) 및 제1 벤딩홀(BDH1)을 덮는 패시베이션막(131)을 배치하는 단계(S33)를 더 포함하고, 제3 벤딩홀(BDH3)을 배치하는 단계(S42)에서 패시베이션막(131)을 관통하는 적어도 하나의 화소미들홀 및 벤딩미들홀이 더 배치되는 점을 제외하면, 도 21 내지 도 42에 따른 제1 실시예와 동일하므로, 이하에서 중복 설명을 생략한다.
도 44를 참조하면, 패시베이션막(131)을 배치하는 단계(S33)에서, 층간절연막(130) 상에 전체적으로 무기막을 적층하는 과정을 통해, 제1 소스드레인 패턴층(SDP1) 및 제1 벤딩홀(BDH1)을 덮는 패시베이션막(131)이 배치될 수 있다.
패시베이션막(131)은 실리콘 나이트라이드, 실리콘 옥시 나이트라이드, 실리콘 옥사이드, 티타늄옥사이드, 및 알루미늄옥사이드 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 이루어질 수 있다.
제2 실시예에 따르면, 제1 평탄화막(141)을 배치하는 단계(S32)는 패시베이션막(131)을 배치하는 단계(S33) 이후에 실시되므로, 제1 평탄화막(141)은 패시베이션막(131) 상에 배치된다.
도 45를 참조하면, 제1 평탄화막(141)을 배치한 후, 적어도 하나의 화소프리홀, 벤딩프리홀(BDH2') 및 보호홀(PRH)을 배치하는 단계(S41)에서, 제1 평탄화막(141)에 대한 패터닝 공정을 통해, 복수의 화소영역(PX) 각각에 제1 평탄화막(141)을 관통하는 적어도 하나의 화소프리홀(CT8'), 벤딩영역(BA)에 대응하고 제1 평탄화막(141)을 관통하는 벤딩프리홀(BDH2'), 및 봉지영역(ENA)에 대응하고 제1 평탄화막(141)의 일부를 관통하는 보호홀(PRH)이 배치된다.
제2 실시예에 따르면, 제1 평탄화막(141) 아래에 패시베이션막(131)이 배치되므로, 공정 오차로 인해 보호홀(PRH)에서 제1 평탄화막(141)이 비교적 작은 두께로 잔류되더라도, 봉지영역(ENA)의 층간절연막(130)이 패시베이션막(131)으로 보호될 수 있다. 그러므로, 봉지영역(ENA)의 층간절연막(130)의 표면 손상이 더욱 방지될 수 있다.
도 46을 참조하면, 제3 벤딩홀(BDH3)을 배치하는 단계(S42')에서, 패시베이션막(131) 및 배리어막(110)을 패터닝하는 공정을 통해, 복수의 화소영역(PX) 각각에 적어도 하나의 화소프리홀(CT8')에 각각 대응하고 패시베이션막(131)을 관통하는 적어도 하나의 화소미들홀(PMH)이 배치되고, 벤딩영역(BA)에 패시베이션막(131)을 관통하는 벤딩미들홀(BDMH) 및 배리어막(110)을 관통하는 제3 벤딩홀(BDH3)이 배치될 수 있다.
이때, 벤딩미들홀(BDMH)은 제3 벤딩홀(BDH3)과 이어지는 형태로 마련될 수 있다.
더불어, 패시베이션막(131) 및 배리어막(110)을 패터닝하는 공정을 실시하는 동안, 적어도 하나의 화소미들홀(PMH)을 통해 제1 소스드레인 패턴층(SDP1)의 일부가 노출되어, 함께 패터닝될 수 있다. 그로 인해, 적어도 하나의 화소미들홀(PMH)에 각각 대응되는 적어도 하나의 바텀홀(BH)이 배치될 수 있다. 이때, 적어도 하나의 바텀홀(BH)은 적어도 하나의 화소미들홀(PMH)과 각각 이어지는 형태로 마련될 수 있다.
그리고, 제3 벤딩홀(BDH3)을 배치하는 단계(S42')에서, 제1 전원개구프리홀(POH1')에 대응하고 패시베이션막(131)을 관통하는 전원개구미들홀(POMH) 및 전원개구미들홀(POMH)에 대응되고 제2 전원배선(PL2) 중 제3 금속층(ML3)의 적어도 일부를 관통하는 전원개구바텀홀(POBH)이 더 배치될 수 있다.
제3 벤딩홀(BDH3)을 배치하는 단계(S42')에서, 패시베이션막(131)을 관통하는 적어도 하나의 화소미들홀(PMH)이 배치된 후, 적어도 하나의 화소미들홀(PMH)에 대응되는 적어도 하나의 바텀홀(BH)이 배치된다. 이에 따라, 적어도 하나의 바텀홀(BH)이 제2 금속층(ML2)의 일부를 관통하기까지 깊게 연장되는 것이 방지될 수 있다.
도 47을 참조하면, 제1 봉지홀(ENH1)을 배치하는 단계(S43)에서, 제1 평탄화막(141)에 대한 애싱 처리를 통해 보호홀(PRH)에 잔류된 제1 평탄화막(141)이 제거됨으로써, 보호홀(PRH)의 변형으로 제1 봉지홀(ENH1)이 배치될 수 있다.
제1 봉지홀(ENH1)과 함께, 적어도 하나의 화소프리홀의 변형으로 인한 적어도 하나의 화소비아홀(CT8, CT10, CT12), 및 벤딩프리홀(BDH2')의 변형으로 인한 제2 벤딩홀(BDH2)이 더 배치될 수 있다.
또한, 제1 봉지홀(ENH1)과 함께, 제1 전원개구프리홀(POH1')의 변형으로 인한 제1 전원개구홀(POH1)이 더 배치될 수 있다.
이상과 같이, 제2 실시예에 따르면, 패시베이션막(131)을 더 포함함에 따라, 봉지영역(ENA)의 층간절연막(130)의 표면 손상이 더욱 감소될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시장치
100: 표시 패널
MA: 메인영역 SBA: 서브영역
DA: 표시영역 NDA: 비표시영역
200: 표시구동회로 300: 회로보드
SUB: 기판 TFTL: 박막 트랜지스터층
EML: 발광 어레이층 TFEL: 밀봉 구조물층
TDU: 터치 감지부 PX: 화소영역
SL: 스캔배선 DL: 데이터배선
PSL1: 제1 전원공급배선 PSL2: 제2 전원공급배선
PDU: 화소 구동부 ICL: 초기화제어배선
ECL: 발광제어배선 GCL: 게이트제어배선
VGIL: 게이트 초기화 전압 배선 VAIL: 애노드 초기화 전압 배선
DT: 구동 트랜지스터 LEL: 발광소자
ST1, ST2, ST3: 제1, 제2, 제3 트랜지스터
ST4, ST5, ST6: 제4, 제5, 제6 트랜지스터
ENA: 봉지영역
A1: 연결영역 A2: 패드영역
DA1, DA2, DA3: 제1, 제2, 제3 표시영역
DA4, DA5, DA6: 제4, 제5, 제6 표시영역
DL1, DL2: 제1, 제2 데이터배선
DCL1, DCL2: 제1, 제2 데이터 연결배선
CH1, CH2, CH3, CH4: 제1, 제2, 제3, 제4 연결홀
CH5, CH6, CH7, CH8: 제5, 제6, 제7, 제8 연결홀
FL1, FL2: 제1, 제2 팬 아웃 배선
BL1, BL2, BL3, BL4: 제1, 제2, 제3, 제4 벤딩 배선
PDL1, PDL2: 제1, 제2 패드 배선
PL1, PL2: 제1, 제2 전원배선
PPL1, PPL2: 제1, 제2 전원 패드 배선
SDA1, SDA2, SDA3, SDA4: 제1, 제2, 제3, 제4 서브표시영역
VDP: 수직더미패턴 HDP: 수평더미패턴
PH1, PH2: 제1, 제2 전원홀
CH: 채널부 G: 게이트전극
S: 소스전극 D: 드레인전극
VPSL1: 제1 전원공급 수직배선 HPSL1': 제1 전원공급 보조배선
VVGIL: 게이트 초기화 수직배선 HVGIL: 게이트 초기화 수평배선
VVAIL: 애노드 초기화 수직배선 HVAIL: 애노드 초기화 수평배선
SHE: 차폐전극
CE1, CE2, CE3: 제1, 제2, 제3 연결전극
CE4, CE5, CE6: 제4, 제5, 제6 연결전극
CT1, CT2, CT3, CT4, CT5, CT6, CT7: 적어도 하나의 화소콘택홀
CT8, CT10, CT12: 적어도 하나의 화소비아홀
CT9, CT11: 적어도 하나의 어퍼비아화소홀
VICH1, VICH2: 제1, 제2 초기화 콘택홀
VACH1, VACH2: 제3, 제4 초기화 콘택홀
HPSL1: 제1 전원공급 수평배선
SEP: 반도체 패턴층 GTP1: 제1 게이트 패턴층
GTP2: 제2 게이트 패턴층 SDP1: 제1 소스드레인 패턴층
SDP2: 제2 소스드레인 패턴층 SDP3: 제3 소스드레인 패턴층
110: 배리어막 121, 122: 제1, 제2 게이트절연막
130: 층간절연막 141: 제1 평탄화막
142: 제2 평탄화막 143: 제3 평탄화막
151: 애노드전극 152: 화소정의막
153: 발광층 154: 캐소드전극
ANCT: 애노드 콘택홀 BH: 바텀홀
ML1, ML2, ML3: 제1, 제2, 제3 금속층
161, 162, 163: 제1, 제2, 제3 밀봉막
BDH1, BDH2, BDH3: 제1, 제2, 제3 벤딩홀
ENH1, ENH2, ENH3: 제1, 제2, 제3 봉지홀
POH1, POH2, POH3: 제1, 제2, 제3 전원개구홀
BP1, BP2, BP3: 제1, 제2, 제3 브릿지패턴
131: 패시베이션막 PMH: 화소미들홀
BDMH: 벤딩미들홀 POMH: 전원개구미들홀
CT8': 화소프리홀 BDH2': 벤딩프리홀
PRH: 보호홀
MA: 메인영역 SBA: 서브영역
DA: 표시영역 NDA: 비표시영역
200: 표시구동회로 300: 회로보드
SUB: 기판 TFTL: 박막 트랜지스터층
EML: 발광 어레이층 TFEL: 밀봉 구조물층
TDU: 터치 감지부 PX: 화소영역
SL: 스캔배선 DL: 데이터배선
PSL1: 제1 전원공급배선 PSL2: 제2 전원공급배선
PDU: 화소 구동부 ICL: 초기화제어배선
ECL: 발광제어배선 GCL: 게이트제어배선
VGIL: 게이트 초기화 전압 배선 VAIL: 애노드 초기화 전압 배선
DT: 구동 트랜지스터 LEL: 발광소자
ST1, ST2, ST3: 제1, 제2, 제3 트랜지스터
ST4, ST5, ST6: 제4, 제5, 제6 트랜지스터
ENA: 봉지영역
A1: 연결영역 A2: 패드영역
DA1, DA2, DA3: 제1, 제2, 제3 표시영역
DA4, DA5, DA6: 제4, 제5, 제6 표시영역
DL1, DL2: 제1, 제2 데이터배선
DCL1, DCL2: 제1, 제2 데이터 연결배선
CH1, CH2, CH3, CH4: 제1, 제2, 제3, 제4 연결홀
CH5, CH6, CH7, CH8: 제5, 제6, 제7, 제8 연결홀
FL1, FL2: 제1, 제2 팬 아웃 배선
BL1, BL2, BL3, BL4: 제1, 제2, 제3, 제4 벤딩 배선
PDL1, PDL2: 제1, 제2 패드 배선
PL1, PL2: 제1, 제2 전원배선
PPL1, PPL2: 제1, 제2 전원 패드 배선
SDA1, SDA2, SDA3, SDA4: 제1, 제2, 제3, 제4 서브표시영역
VDP: 수직더미패턴 HDP: 수평더미패턴
PH1, PH2: 제1, 제2 전원홀
CH: 채널부 G: 게이트전극
S: 소스전극 D: 드레인전극
VPSL1: 제1 전원공급 수직배선 HPSL1': 제1 전원공급 보조배선
VVGIL: 게이트 초기화 수직배선 HVGIL: 게이트 초기화 수평배선
VVAIL: 애노드 초기화 수직배선 HVAIL: 애노드 초기화 수평배선
SHE: 차폐전극
CE1, CE2, CE3: 제1, 제2, 제3 연결전극
CE4, CE5, CE6: 제4, 제5, 제6 연결전극
CT1, CT2, CT3, CT4, CT5, CT6, CT7: 적어도 하나의 화소콘택홀
CT8, CT10, CT12: 적어도 하나의 화소비아홀
CT9, CT11: 적어도 하나의 어퍼비아화소홀
VICH1, VICH2: 제1, 제2 초기화 콘택홀
VACH1, VACH2: 제3, 제4 초기화 콘택홀
HPSL1: 제1 전원공급 수평배선
SEP: 반도체 패턴층 GTP1: 제1 게이트 패턴층
GTP2: 제2 게이트 패턴층 SDP1: 제1 소스드레인 패턴층
SDP2: 제2 소스드레인 패턴층 SDP3: 제3 소스드레인 패턴층
110: 배리어막 121, 122: 제1, 제2 게이트절연막
130: 층간절연막 141: 제1 평탄화막
142: 제2 평탄화막 143: 제3 평탄화막
151: 애노드전극 152: 화소정의막
153: 발광층 154: 캐소드전극
ANCT: 애노드 콘택홀 BH: 바텀홀
ML1, ML2, ML3: 제1, 제2, 제3 금속층
161, 162, 163: 제1, 제2, 제3 밀봉막
BDH1, BDH2, BDH3: 제1, 제2, 제3 벤딩홀
ENH1, ENH2, ENH3: 제1, 제2, 제3 봉지홀
POH1, POH2, POH3: 제1, 제2, 제3 전원개구홀
BP1, BP2, BP3: 제1, 제2, 제3 브릿지패턴
131: 패시베이션막 PMH: 화소미들홀
BDMH: 벤딩미들홀 POMH: 전원개구미들홀
CT8': 화소프리홀 BDH2': 벤딩프리홀
PRH: 보호홀
Claims (20)
- 영상 표시를 위한 광을 각각 방출하는 복수의 화소영역을 포함한 표시영역과, 상기 표시영역의 주변인 비표시영역을 포함한 메인영역, 및 상기 메인영역의 일측에서 돌출된 서브영역을 포함하는 기판;
상기 기판 상에 배치되는 배리어막;
상기 배리어막 상에 배치된 반도체 패턴층을 덮는 제1 게이트절연막;
상기 제1 게이트절연막 상에 배치된 제1 게이트 패턴층을 덮는 제2 게이트절연막;
상기 제2 게이트절연막 상에 배치된 제2 게이트 패턴층을 덮는 층간절연막;
상기 복수의 화소영역 각각에 배치되고 상기 제1 게이트절연막, 상기 제2 게이트절연막 및 상기 층간절연막 중 적어도 상기 층간절연막을 관통하는 적어도 하나의 화소콘택홀;
상기 층간절연막 상에 배치되고 제1 금속층, 제2 금속층 및 제3 금속층이 적층된 구조로 이루어지는 제1 소스드레인 패턴층;
상기 제1 소스드레인 패턴층을 덮는 제1 평탄화막;
상기 복수의 화소영역 각각에 배치되고 상기 제1 소스드레인 패턴층의 일부에 대응하며 상기 제1 평탄화막을 관통하는 적어도 하나의 화소비아홀; 및
상기 적어도 하나의 화소비아홀에 대응하고 상기 제1 소스드레인 패턴층 중 상기 제3 금속층의 적어도 일부를 관통하는 적어도 하나의 바텀홀을 포함하며,
상기 적어도 하나의 바텀홀은 각각에 대응되는 화소비아홀보다 작은 너비로 이루어지는 표시패널. - 제1 항에 있어서,
상기 제1 평탄화막 상에 배치된 제2 소스드레인 패턴층을 덮는 제2 평탄화막; 및
상기 제2 평탄화막 상에 배치된 제3 소스드레인 패턴층을 덮는 제3 평탄화막을 더 포함하며,
상기 제2 소스드레인 패턴층 및 상기 제3 소스드레인 패턴층 중 어느 하나는 상기 표시영역에 배치되고 제1 방향으로 연장되며 제1 구동전원을 공급하는 복수의 제1 전원공급 수평배선을 포함하고,
상기 제2 소스드레인 패턴층 및 상기 제3 소스드레인 패턴층 중 다른 나머지 하나는 상기 표시영역의 일부에 배치되는 복수의 제1 데이터배선과, 상기 표시영역의 다른 일부에 배치되는 복수의 제2 데이터배선과, 상기 복수의 제2 데이터배선 중 일부와 각각 이웃하는 복수의 제1 데이터 연결배선을 포함하며,
상기 복수의 제1 데이터배선, 상기 복수의 제2 데이터배선 및 상기 복수의 제1 데이터 연결배선은 상기 제1 방향과 교차하는 제2 방향으로 연장되는 표시패널. - 제2 항에 있어서,
상기 제2 소스드레인 패턴층 및 상기 제3 소스드레인 패턴층 중 어느 하나는 상기 제2 방향에서 상기 복수의 제1 전원공급 수평배선과 번갈아 배치되고 상기 제1 방향으로 연장되는 복수의 제2 데이터 연결배선을 더 포함하고,
상기 복수의 제1 데이터배선 각각은 상기 복수의 제1 데이터 연결배선 각각과 상기 복수의 제2 데이터 연결배선 각각을 통해 상기 비표시영역에 배치된 각각의 제1 팬 아웃 배선과 연결되며,
상기 복수의 제2 데이터배선 각각은 상기 비표시영역에서 각각의 제2 팬 아웃 배선과 연결되는 표시패널. - 제3 항에 있어서,
상기 제2 소스드레인 패턴층 및 상기 제3 소스드레인 패턴층 중 어느 하나는 상기 제1 방향에서 상기 복수의 제2 데이터 연결배선에 각각 나란하게 이격되고 상기 제1 방향으로 연장되는 복수의 수평더미패턴을 더 포함하고,
상기 제2 소스드레인 패턴층 및 상기 제3 소스드레인 패턴층 중 다른 나머지 하나는 상기 복수의 제1 데이터배선과 각각 이웃하며 상기 제1 구동전원보다 낮은 제2 구동전원을 공급하는 복수의 제2 전원공급배선과, 상기 제2 방향에서 상기 복수의 제1 데이터 연결배선에 각각 나란하게 이격되는 복수의 수직더미패턴을 더 포함하며,
상기 복수의 제2 전원공급배선과 상기 복수의 수직더미패턴은 상기 제2 방향으로 연장되며,
상기 복수의 수직더미패턴 각각은 복수의 수평더미패턴 각각을 통해 상기 복수의 제2 전원공급배선 중 적어도 하나에 연결되는 표시패널. - 제3 항에 있어서,
상기 서브영역 중 벤딩형태로 변형되는 벤딩영역에 대응되고 상기 제1 게이트절연막, 상기 제2 게이트절연막 및 상기 층간절연막을 관통하는 제1 벤딩홀;
상기 제1 벤딩홀에 대응되고 상기 제1 평탄화막을 관통하는 제2 벤딩홀; 및
상기 제2 벤딩홀에 대응되고 상기 배리어막을 관통하는 제3 벤딩홀을 더 포함하고,
상기 제3 벤딩홀은 상기 제2 벤딩홀보다 작은 너비로 이루어지는 표시패널. - 제5 항에 있어서,
상기 층간절연막 상에 배치되고 상기 제1 소스드레인 패턴층, 상기 적어도 하나의 화소콘택홀 및 상기 제1 벤딩홀을 덮는 패시베이션막;
상기 적어도 하나의 화소비아홀에 각각 대응하고 상기 패시베이션막을 관통하며 상기 적어도 하나의 바텀홀과 각각 이어지는 적어도 하나의 화소미들홀; 및
상기 제3 벤딩홀과 이어지고 상기 패시베이션막을 관통하는 벤딩미들홀을 더 포함하고,
상기 제1 평탄화막은 상기 패시베이션막 상에 배치되는 표시패널. - 제3 항에 있어서,
상기 제3 평탄화막 상에 배치되고 상기 복수의 화소영역에 각각 대응한 복수의 발광소자를 포함하는 발광 어레이층; 및
상기 발광 어레이층을 덮는 밀봉 구조물층을 더 포함하고,
상기 밀봉 구조물층은
상기 발광 어레이층 상에 배치되고 적어도 상기 표시영역에 대응하며 무기절연재료로 이루어지는 제1 밀봉막;
상기 제1 밀봉막 상에 배치되고 상기 표시영역에 대응하며 유기절연재료로 이루어지는 제2 밀봉막; 및
상기 제1 밀봉막 상에 배치되고 상기 제2 밀봉막을 덮으며 상기 무기절연재료로 이루어지는 제3 밀봉막을 포함하는 표시패널. - 제7 항에 있어서,
상기 비표시영역 중 상기 표시영역의 가장자리를 둘러싸는 형태의 봉지영역에 대응하고 상기 제1 평탄화막을 관통하는 제1 봉지홀을 더 포함하고,
상기 제1 밀봉막은 상기 비표시영역의 상기 봉지영역까지 연장되며 상기 제1 봉지홀을 통해 상기 층간절연막에 접하고,
상기 제3 밀봉막은 상기 비표시영역의 상기 봉지영역까지 연장되며 상기 봉지영역에서 상기 제1 밀봉막과 접하는 표시패널. - 영상 표시를 위한 광을 각각 방출하는 복수의 화소영역을 포함한 표시영역과, 상기 표시영역의 주변인 비표시영역을 포함한 메인영역, 및 상기 메인영역의 일측에서 돌출된 서브영역을 포함하는 기판을 마련하는 단계;
상기 기판 상에 배리어막을 배치하는 단계;
상기 배리어막 상에 반도체 패턴층을 배치하는 단계;
상기 배리어막 상에 상기 반도체 패턴층을 덮는 제1 게이트절연막을 배치하는 단계;
상기 제1 게이트절연막 상에 상기 반도체 패턴층의 일부와 중첩하는 제1 게이트 패턴층을 배치하는 단계;
상기 제1 게이트절연막 상에 상기 제1 게이트 패턴층을 덮는 제2 게이트절연막을 배치하는 단계;
상기 제2 게이트절연막 상에 제2 게이트 패턴층을 배치하는 단계;
상기 제2 게이트절연막 상에 상기 제2 게이트 패턴층을 덮는 층간절연막을 배치하는 단계;
상기 제1 게이트절연막, 상기 제2 게이트절연막 및 상기 층간절연막 중 적어도 상기 층간절연막을 패터닝하여, 상기 복수의 화소영역 각각에 적어도 하나의 화소콘택홀을 배치하고, 상기 서브영역 중 벤딩형태로 변형되는 벤딩영역에 상기 제1 게이트절연막, 상기 제2 게이트절연막 및 상기 층간절연막을 관통하는 제1 벤딩홀을 배치하는 단계;
상기 층간절연막 상에 제1 소스드레인 패턴층을 배치하는 단계;
상기 층간절연막 상에 상기 제1 소스드레인 패턴층을 덮는 제1 평탄화막을 배치하는 단계;
제1 평탄화막을 패터닝하여, 상기 복수의 화소영역 각각에 상기 제1 평탄화막을 관통하는 적어도 하나의 화소프리홀을 배치하며, 상기 서브영역의 상기 벤딩영역에 상기 제1 벤딩홀과 대응하고 상기 제1 평탄화막을 관통하는 벤딩프리홀을 배치하며, 상기 비표시영역 중 상기 표시영역의 가장자리를 둘러싸는 형태의 봉지영역에 상기 제1 평탄화막의 일부를 관통하는 보호홀을 배치하는 단계;
상기 배리어막을 패터닝하여 상기 벤딩프리홀과 대응하고 상기 배리어막을 관통하는 제3 벤딩홀을 배치하는 단계; 및
상기 제1 평탄화막에 대한 애싱 처리를 통해 상기 보호홀에 잔류된 제1 평탄화막을 제거하여, 상기 봉지영역에 상기 제1 평탄화막을 관통하는 제1 봉지홀을 배치하는 단계를 포함하는 표시패널의 제조방법. - 제9 항에 있어서,
상기 봉지홀을 배치하는 단계 이후에,
상기 제1 평탄화막 상에 제2 소스드레인 패턴층을 배치하는 단계;
상기 제1 평탄화막 상에 상기 제2 소스드레인 패턴층을 덮는 제2 평탄화막을 배치하는 단계; 및
상기 제2 평탄화막 상에 제3 소스드레인 패턴층을 배치하는 단계를 더 포함하며,
상기 제2 소스드레인 패턴층을 배치하는 단계 및 상기 제3 소스드레인 패턴층을 배치하는 단계 중 어느 하나에 의해, 상기 표시영역에 배치되고 제1 방향으로 연장되며 제1 구동전원을 공급하는 복수의 제1 전원공급 수평배선이 마련되고,
상기 제2 소스드레인 패턴층을 배치하는 단계 및 상기 제3 소스드레인 패턴층을 배치하는 단계 중 다른 나머지 하나에 의해, 상기 표시영역의 일부에 배치되는 복수의 제1 데이터배선과, 상기 표시영역의 다른 일부에 배치되는 복수의 제2 데이터배선과, 상기 복수의 제2 데이터배선 중 일부와 각각 이웃하는 복수의 제1 데이터 연결배선이 마련되며,
상기 복수의 제1 데이터배선, 상기 복수의 제2 데이터배선 및 상기 복수의 제1 데이터 연결배선은 상기 제1 방향과 교차하는 제2 방향으로 연장되는 표시패널의 제조방법. - 제10 항에 있어서,
상기 제2 소스드레인 패턴층을 배치하는 단계 및 상기 제3 소스드레인 패턴층을 배치하는 단계 중 어느 하나에 의해, 상기 제2 방향에서 상기 복수의 제1 전원공급 수평배선과 번갈아 배치되고 상기 제1 방향으로 연장되는 복수의 제2 데이터 연결배선이 더 마련되며,
상기 복수의 제1 데이터 연결배선 각각은 상기 복수의 제2 데이터 연결배선 각각을 통해 상기 복수의 제1 데이터배선과 연결되는 표시패널의 제조방법. - 제11 항에 있어서,
상기 제2 소스드레인 패턴층을 배치하는 단계 및 상기 제3 소스드레인 패턴층을 배치하는 단계 중 어느 하나에 의해, 상기 제1 방향에서 상기 복수의 제2 데이터 연결배선에 각각 나란하게 이격되고 상기 제1 방향으로 연장되는 복수의 수평더미패턴이 더 마련되고,
상기 제2 소스드레인 패턴층을 배치하는 단계 및 상기 제3 소스드레인 패턴층을 배치하는 단계 중 다른 나머지 하나에 의해, 상기 복수의 제1 데이터배선과 각각 이웃하며 상기 제1 구동전원보다 낮은 제2 구동전원을 공급하는 복수의 제2 전원공급배선과, 상기 제2 방향에서 상기 복수의 제1 데이터 연결배선에 각각 나란하게 이격되는 복수의 수직더미패턴이 더 마련되며,
상기 복수의 제2 전원공급배선과 상기 복수의 수직더미패턴은 상기 제2 방향으로 연장되며,
상기 복수의 수직더미패턴 각각은 복수의 수평더미패턴 각각을 통해 상기 복수의 제2 전원공급배선 중 적어도 하나에 연결되는 표시패널의 제조방법. - 제11 항에 있어서,
상기 제1 봉지홀을 배치하는 단계에서, 상기 애싱 처리를 통해 상기 벤딩프리홀이 변형되어, 상기 제3 벤딩홀보다 큰 너비로 이루어진 제2 벤딩홀이 마련되는 표시패널의 제조방법. - 제11 항에 있어서,
상기 제1 소스드레인 패턴층을 배치하는 단계에서, 상기 제1 소스드레인 패턴층은 제1 금속층, 제2 금속층 및 제3 금속층이 적층된 구조로 이루어지고,
상기 제3 벤딩홀을 배치하는 단계에서, 상기 적어도 하나의 화소프리홀과 대응하는 상기 제3 금속층의 적어도 일부를 관통하는 적어도 하나의 바텀홀이 마련되는 표시패널의 제조방법. - 제14 항에 있어서,
상기 제1 봉지홀을 배치하는 단계에서, 상기 애싱 처리를 통해 상기 적어도 하나의 화소프리홀이 변형되어, 각각의 바텀홀보다 큰 너비로 이루어진 적어도 하나의 화소비아홀이 마련되는 표시패널의 제조방법. - 제14 항에 있어서,
상기 제1 평탄화막을 배치하는 단계 이전에, 상기 층간절연막 상에 상기 제1 소스드레인 패턴층 및 상기 제1 밴딩홀을 덮는 패시베이션막을 배치하는 단계를 더 포함하고,
상기 제1 평탄화막을 배치하는 단계에서, 상기 제1 평탄화막은 상기 패시베이션막 상에 배치되는 표시패널의 제조방법. - 제16 항에 있어서,
상기 제3 벤딩홀을 배치하는 단계에서, 상기 배리어막과 함께 상기 패시베이션막이 패터닝되어, 상기 적어도 하나의 화소프리홀에 각각 대응하고 상기 패시베이션막을 관통하는 적어도 하나의 화소미들홀이 마련되며, 상기 벤딩프리홀과 대응하고 상기 패시베이션막을 관통하는 벤딩미들홀이 더 마련되는 표시패널의 제조방법. - 제17 항에 있어서,
상기 제3 벤딩홀을 배치하는 단계에서, 상기 적어도 하나의 화소미들홀은 상기 적어도 하나의 바텀홀과 각각 이어지는 표시패널의 제조방법. - 제17 항에 있어서,
상기 제3 벤딩홀을 배치하는 단계에서, 상기 벤딩미들홀은 상기 제3 벤딩홀과 이어지는 표시패널의 제조방법. - 제11 항에 있어서,
상기 제3 소스드레인 패턴층을 배치하는 단계 이후에,
상기 제2 평탄화막 상에 상기 제3 소스드레인 패턴층을 덮는 제3 평탄화막을 배치하는 단계;
상기 제3 평탄화막 상에 상기 복수의 화소영역에 각각 대응한 복수의 발광소자를 포함하는 발광 어레이층을 배치하는 단계; 및
상기 발광 어레이층을 덮는 밀봉 구조물층을 배치하는 단계를 더 포함하고,
상기 밀봉 구조물층을 배치하는 단계는
상기 발광 어레이층 상에 적어도 상기 표시영역에 대응하는 무기절연재료의 제1 밀봉막을 배치하는 단계;
상기 제1 밀봉막 상에 상기 표시영역에 대응하는 유기절연재료의 제2 밀봉막을 배치하는 단계; 및
상기 제1 밀봉막 상에 상기 제2 밀봉막을 덮고 상기 무기절연재료로 이루어진 제3 밀봉막을 배치하는 단계를 포함하고,
상기 제1 밀봉막을 배치하는 단계에서, 상기 제1 밀봉막은 상기 표시영역에 대응하며 상기 비표시영역의 상기 봉지영역까지 연장되고 상기 제1 봉지홀을 통해 상기 층간절연막에 접하며,
상기 제3 밀봉막을 배치하는 단계에서, 상기 제3 밀봉막은 상기 비표시영역의 상기 봉지영역까지 연장되며 상기 봉지영역에서 상기 제1 밀봉막과 접하는 표시패널의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220006565A KR20230111640A (ko) | 2022-01-17 | 2022-01-17 | 표시 패널 및 이의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220006565A KR20230111640A (ko) | 2022-01-17 | 2022-01-17 | 표시 패널 및 이의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20230111640A true KR20230111640A (ko) | 2023-07-26 |
Family
ID=87427821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020220006565A KR20230111640A (ko) | 2022-01-17 | 2022-01-17 | 표시 패널 및 이의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20230111640A (ko) |
-
2022
- 2022-01-17 KR KR1020220006565A patent/KR20230111640A/ko unknown
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11334206B2 (en) | Touch panel and touch-panel-integrated organic light-emitting display device having touch electrodes with floating units | |
| KR20210101347A (ko) | 표시 장치 | |
| US11237683B2 (en) | Display device | |
| KR20210010686A (ko) | 표시 장치 | |
| KR20210011545A (ko) | 표시 장치 | |
| EP4109225A1 (en) | Display device | |
| CN115705108A (zh) | 触摸感测装置和显示装置 | |
| US12075672B2 (en) | Display panel and display device | |
| CN116507163A (zh) | 显示面板 | |
| CN115707297A (zh) | 显示装置和感测系统 | |
| KR20230111640A (ko) | 표시 패널 및 이의 제조방법 | |
| CN114256310A (zh) | 显示装置 | |
| KR102538361B1 (ko) | 유기발광 표시장치 | |
| KR20220007756A (ko) | 표시 장치와 그의 제조 방법 | |
| EP4220344A1 (en) | Display device | |
| CN220274185U (zh) | 显示装置 | |
| CN220342752U (zh) | 显示装置 | |
| CN218456645U (zh) | 显示装置 | |
| CN218959391U (zh) | 显示装置 | |
| EP4287814A1 (en) | Display device | |
| EP4149236A1 (en) | Display device and method of providing the same | |
| EP4447638A1 (en) | Display device and method for manufacturing the same | |
| US20220352485A1 (en) | Display device | |
| KR20230168257A (ko) | 표시 장치 | |
| KR20220043572A (ko) | 플렉서블 표시장치 |