KR20230111122A

KR20230111122A - Compound semiconductor device and method of fabricating the same

Info

Publication number: KR20230111122A
Application number: KR1020220035828A
Authority: KR
Inventors: 장성재; 김성일; 김해천; 노윤섭; 안호균; 이상흥; 임종원; 정현욱; 최일규
Original assignee: 한국전자통신연구원
Priority date: 2022-01-17
Filing date: 2022-03-23
Publication date: 2023-07-25

Abstract

화합물 반도체 소자는 유전층의 상부면 상에 순차적으로 적층된 제1 내지 제4 반도체층; 상기 제3 반도체층과 제4반도체층 내부에 형성된 제1 고농도 도핑영역들; 상기 제1 고농도 도핑영역들 상에 각각 형성된 제1 메탈 접합 전극들; 상기 제1 메탈 접합 전극들 사이의 상기 제4 반도체층 상에 형성된 전하 저장층들; 상기 제1 메탈 접합 전극들 상에 형성된 제1 금속 배선; 상기 전하 저장층들 사이의 상기 제4 반도체층 및 상기 전하 저장층들 상에 형성되는 상부 게이트 전극; 상기 제1 금속 배선과 상기 상부 게이트 전극 상에 형성된 제2 금속 배선; 상기 제1 고농도 도핑영역들 하부에 형성되고, 상기 제1 반도체층 및 제2 반도체층 내부에 형성된 제2 고농도 도핑 영역들; 상기 제2 고농도 도핑 영역들 상에 각각 형성된 제2 메탈 접합 전극들; 상기 제1 유전층의 하부면 상에 형성된 하부 게이트 전극; 상기 제2 메탈 접합 전극들 상에 형성된 제3 금속배선; 및 상기 제3 금속배선 및 하부 게이트 전극 상에 형성된 제4 금속 배선을 포함한다.The compound semiconductor device includes first to fourth semiconductor layers sequentially stacked on a top surface of a dielectric layer; first heavily doped regions formed inside the third semiconductor layer and the fourth semiconductor layer; first metal junction electrodes respectively formed on the first heavily doped regions; charge storage layers formed on the fourth semiconductor layer between the first metal junction electrodes; first metal wires formed on the first metal junction electrodes; an upper gate electrode formed on the fourth semiconductor layer between the charge storage layers and the charge storage layers; a second metal wire formed on the first metal wire and the upper gate electrode; second heavily doped regions formed below the first heavily doped regions and inside the first semiconductor layer and the second semiconductor layer; second metal junction electrodes respectively formed on the second heavily doped regions; a lower gate electrode formed on a lower surface of the first dielectric layer; third metal wires formed on the second metal junction electrodes; and a fourth metal wire formed on the third metal wire and the lower gate electrode.

Description

Compound semiconductor device and method of fabricating the same {Compound semiconductor device and method of fabricating the same}

본 발명은 다기능(multi-function) 화합물 반도체 소자 및 이의 제조 방법에 관한 것으로, 고 전자이동도 트랜지스터(High Electron Mobility Transistor: HEMT)의 동작과 멀티비트(Multi-Bit) 비휘발성 메모리의 동작을 동시에 수행할 수 있는 화합물 반도체 소자 및 이의 제조 방법에 관한 것이다.The present invention relates to a multi-function compound semiconductor device and a method for manufacturing the same, and relates to a compound semiconductor device capable of simultaneously operating a high electron mobility transistor (HEMT) and a multi-bit nonvolatile memory, and a method for manufacturing the same.

고 전자이동도 트랜지스터(HEMT: High Electron Mobility Transistor)는 서로 다른 에너지 밴드갭(bandgap)을 가지는 반도체가 이종접합을 형성할 때, 그 이종접합 계면에서 발생하는 분극(polarization)과 밴드-단절(band-discontinuity)에 의해서 2차원 전자가스(Two-Dimensional Electron Gas: 2DEG)층이 형성된다. 2DEG층에 존재하는 전자는 농도가 높고, 이동도가 빠르다. HEMT는 2DEG층을 반도체 소자의 채널층(소스 전극에서 드레인 전극으로 전자가 이동하는 통로)으로 사용하는 반도체 소자이다. 이러한 HEMT는 MOSFET에 비해 저전압, 고속 동작이 가능하고, 소비전력이 낮으며, 초고속 LSI를 실형할 수 있는 소자이다. When semiconductors having different energy bandgap form a heterojunction, a high electron mobility transistor (HEMT) generates a polarization and band-discontinuity at the heterojunction interface. A two-dimensional electron gas (2DEG) layer is formed. Electrons present in the 2DEG layer have high concentration and high mobility. HEMT is a semiconductor device that uses a 2DEG layer as a channel layer (a passage through which electrons move from a source electrode to a drain electrode) of a semiconductor device. These HEMTs are capable of low-voltage, high-speed operation, low power consumption, and realization of ultra-high-speed LSIs compared to MOSFETs.

비휘발성 메모리는 오랜시간 동안 전하를 저장할 수 있는 전하 저장층을 가진다. 그리고 전하 저장층에 저장된 전하에 따라서 메모리 소자의 문턱전압 및 드레인 전류가 결정되며, '0' 또는 '1'의 상태를 유지한다. 또한 비휘발성 메모리는 외부에서 인가되는 전압에 의해서 전하저장층에 저장되는 전하를 바꾸어, '0' 또는 '1'의 상태를 변경시킨다. 또한, 2개 이상의 전하 저장층들을 형성하고, 각 전하 저장층에 저장되는 전하의 조합을 통하여 멀티비트 비휘발성 메모리 소자로 동작한다.Non-volatile memory has a charge storage layer that can store charge for a long time. Also, the threshold voltage and drain current of the memory device are determined according to the charge stored in the charge storage layer, and a state of '0' or '1' is maintained. In addition, the non-volatile memory changes the state of '0' or '1' by changing the charge stored in the charge storage layer by an externally applied voltage. In addition, two or more charge storage layers are formed, and a multi-bit nonvolatile memory device operates through a combination of charges stored in each charge storage layer.

이러한 멀티비트(Multi-Bit) 비휘발성 메모리 소자는 기존 '0'과 '1'의 디지털 신호를 저장하는 비휘발성 메모리 동작을 하는 반도체 소자에 비해 훨씬 높은 데이터 저장 능력을 갖는다.These multi-bit non-volatile memory devices have a much higher data storage capacity than conventional semiconductor devices that perform non-volatile memory operations for storing digital signals of '0' and '1'.

반도체 소자가 HEMT의 장점과 멀티비트 비휘발성 메모리 소자의 장점을 모두 갖도록 설계될 수 있다면, 저전압, 고속 동작이 가능하고, 소비전력이 낮으며, 높은 데이터 저장 능력을 가질 수 있다. 그러나, 아직까지 이러한 반도체 소자의 개발은 미비한 실정이다.If a semiconductor device can be designed to have both the advantages of HEMT and the advantages of a multi-bit nonvolatile memory device, it can operate at low voltage and high speed, consume low power, and have high data storage capability. However, the development of such a semiconductor device is still incomplete.

본 발명에서 해결하고자 하는 과제(목적)는 고 전자이동도 트랜지스터의 동작과 멀티비트 비휘발성 메모리의 동작을 동시에 수행할 수 있는 화합물 반도체 소자 및 이의 제조 방법을 제공하는 데 있다.An object (object) to be solved by the present invention is to provide a compound semiconductor device capable of simultaneously operating a high electron mobility transistor and an operation of a multi-bit nonvolatile memory, and a manufacturing method thereof.

상술한 과제(목적)을 해결하기 위한 본 발명의 일면에 따른 화합물 반도체 소자는, 유전층의 상부면 상에 순차적으로 적층된 제1 내지 제4 반도체층; 상기 제3 반도체층과 제4반도체층 내부에 형성된 제1 고농도 도핑영역들; 상기 제1 고농도 도핑영역들 상에 각각 형성된 제1 메탈 접합 전극들; 상기 제1 메탈 접합 전극들 사이의 상기 제4 반도체층 상에 형성된 전하 저장층들; 상기 제1 메탈 접합 전극들 상에 형성된 제1 금속 배선; 상기 전하 저장층들 사이의 상기 제4 반도체층 및 상기 전하 저장층들 상에 형성되는 상부 게이트 전극; 상기 제1 금속 배선과 상기 상부 게이트 전극 상에 형성된 제2 금속 배선; 상기 제1 고농도 도핑영역들 하부에 형성되고, 상기 제1 반도체층 및 제2 반도체층 내부에 형성된 제2 고농도 도핑 영역들; 상기 제2 고농도 도핑 영역들 상에 각각 형성된 제2 메탈 접합 전극들; 상기 제1 유전층의 하부면 상에 형성된 하부 게이트 전극; 상기 제2 메탈 접합 전극들 상에 형성된 제3 금속배선; 및 상기 제3 금속배선 및 하부 게이트 전극 상에 형성된 제4 금속 배선을 포함한다.A compound semiconductor device according to an aspect of the present invention for solving the above problems (objects) includes first to fourth semiconductor layers sequentially stacked on an upper surface of a dielectric layer; first heavily doped regions formed inside the third semiconductor layer and the fourth semiconductor layer; first metal junction electrodes respectively formed on the first heavily doped regions; charge storage layers formed on the fourth semiconductor layer between the first metal junction electrodes; first metal wires formed on the first metal junction electrodes; an upper gate electrode formed on the fourth semiconductor layer between the charge storage layers and the charge storage layers; a second metal wire formed on the first metal wire and the upper gate electrode; second heavily doped regions formed below the first heavily doped regions and inside the first semiconductor layer and the second semiconductor layer; second metal junction electrodes respectively formed on the second heavily doped regions; a lower gate electrode formed on a lower surface of the first dielectric layer; third metal wires formed on the second metal junction electrodes; and a fourth metal wire formed on the third metal wire and the lower gate electrode.

본 발명에 따르면, '00', '01', '10', 그리고 '11'의 디지털 신호를 저장할 수 있는 멀티비트 메모리 소자는 기존 '0'과 '1'의 디지털 신호를 저장하는 비휘발성 메모리 동작을 하는 반도체 소자에 비해 훨씬 높은 데이터 저장 능력을 가질 수 있다. 또한, 하나의 반도체 소자가 멀티비트 메모리로의 동작과, 고 전자이동도 트랜지스터로의 동작, 즉 2가지 서로 다른 기능(function)을 동시에 수행함으로써, 저전압, 고속 동작이 가능하고, 소비전력이 낮으며, 동시에 높은 데이터 저장 능력을 가질 수 있으며, 반도체 소자의 집적도를 향상시킬 수 있다.According to the present invention, a multi-bit memory device capable of storing digital signals of '00', '01', '10', and '11' can have a much higher data storage capacity than a semiconductor device that operates as a non-volatile memory that stores digital signals of '0' and '1'. In addition, by simultaneously performing two different functions, i.e., an operation as a multi-bit memory and an operation as a high electron mobility transistor, one semiconductor device can operate at a low voltage and high speed, consume low power, have high data storage capability, and improve the degree of integration of the semiconductor device.

도 1은 본 발명의 실시 예에 따른 본 발명의 실시 예에 따른 멀티비트 비휘발성 메모리 소자의 동작 및 HEMT의 동작을 동시에 수행할 수 있는 화합물 반도체 소자의 단면도이다.
도 2 내지 도 27은 본 발명의 실시 예에 따른 멀티비트 비휘발성 메모리 소자의 동작 및 HEMT의 동작을 동시에 수행할 수 있는 화합물 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.1 is a cross-sectional view of a compound semiconductor device capable of simultaneously performing a multi-bit nonvolatile memory device operation and a HEMT operation according to an embodiment of the present invention.
2 to 27 are cross-sectional views for explaining a method of manufacturing a compound semiconductor device capable of simultaneously performing a multi-bit nonvolatile memory device operation and a HEMT operation according to an embodiment of the present invention.

본 명세서에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.Terms used in this specification are only used to describe specific embodiments, and are not intended to limit the present invention. Singular expressions include plural expressions unless the context clearly dictates otherwise. In this application, the terms "comprise" or "have" are intended to designate that the features, numbers, steps, operations, components, parts, or combinations thereof described in the specification exist, but it should be understood that the presence or addition of one or more other features or numbers, steps, operations, components, parts, or combinations thereof is not excluded in advance.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 본 발명을 설명함에 있어 전체적인 이해를 용이하게 하기 위하여 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.Hereinafter, with reference to the accompanying drawings, preferred embodiments of the present invention will be described in more detail. In order to facilitate overall understanding in the description of the present invention, the same reference numerals are used for the same components in the drawings, and redundant descriptions of the same components are omitted.

도 1은 본 발명의 실시 예에 따른 본 발명의 실시 예에 따른 멀티비트 비휘발성 메모리 소자의 동작 및 HEMT의 동작을 동시에 수행할 수 있는 화합물 반도체 소자의 단면도이다.1 is a cross-sectional view of a compound semiconductor device capable of simultaneously performing a multi-bit nonvolatile memory device operation and a HEMT operation according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 실시 예에 따른 화합물 반도체 소자는 멀티비트 비휘발성 메모리 소자의 동작 및 HEMT의 동작을 동시에 수행한다. 이를 위해, 본 발명의 실시 예에 따른 화합물 반도체 소자는 유전층(102, 이하, 제1 유전층이라 함), 상기 제1 유전층(102) 상에 순차적으로 적층된 제1 내지 제4 반도체층(103~106), 상기 제3 반도체층(105)과 제4 반도체층(106) 내부에 형성된 제1 고농도 도핑영역(201)들, 상기 제1 고농도 도핑영역(201)들 상에 각각 형성된 제1 메탈 접합 전극(202)들, 상기 제1 메탈 접합 전극(202)들 사이의 상기 제4 반도체층(106) 상에 형성된 전하 저장층(402)들, 상기 제1 메탈 접합 전극(202)들 상에 형성된 제1 금속 배선(203), 상기 전하 저장층(402)들 사이의 상기 제4 반도체층(106) 및 상기 전하 저장층(402)들 상에 형성되는 상부 게이트 전극(204), 상기 제1 금속 배선(204)과 상기 상부 게이트 전극(204) 상에 형성된 제2 금속 배선(205), 상기 제1 고농도 도핑영역(201)들 하부에 형성되고, 상기 제1 반도체층(103) 및 제2 반도체층(104) 내부에 형성된 제2 고농도 도핑 영역(206)들, 상기 제2 고농도 도핑 영역(206)들 상에 각각 형성된 제2 메탈 접합 전극(207)들, 상기 제1 유전층(102)의 하부면 상에 형성된 하부 게이트 전극(209), 상기 제2 메탈 접합 전극(207)들 상에 형성된 제3 금속배선(208) 및 상기 제3 금속배선(208) 및 하부 게이트 전극(209) 상에 형성된 제4 금속 배선(210)을 포함한다. Referring to FIG. 1 , a compound semiconductor device according to an embodiment of the present invention simultaneously performs operations of a multi-bit nonvolatile memory device and HEMT. To this end, the compound semiconductor device according to an embodiment of the present invention includes a dielectric layer 102 (hereinafter, referred to as a first dielectric layer), first to fourth semiconductor layers 103 to 106 sequentially stacked on the first dielectric layer 102, first heavily doped regions 201 formed inside the third semiconductor layer 105 and fourth semiconductor layer 106, and a first metal formed on the first heavily doped regions 201, respectively. junction electrodes 202, charge storage layers 402 formed on the fourth semiconductor layer 106 between the first metal junction electrodes 202, a first metal wiring 203 formed on the first metal junction electrodes 202, an upper gate electrode 204 formed on the fourth semiconductor layer 106 between the charge storage layers 402 and the charge storage layers 402, the first metal wiring ( 204) and a second metal wiring 205 formed on the upper gate electrode 204, second heavily doped regions 206 formed under the first heavily doped regions 201 and formed inside the first semiconductor layer 103 and the second semiconductor layer 104, second metal junction electrodes 207 respectively formed on the second heavily doped regions 206, and the first dielectric layer 102 ), a lower gate electrode 209 formed on the lower surface, a third metal wire 208 formed on the second metal junction electrodes 207, and a fourth metal wire 210 formed on the third metal wire 208 and the lower gate electrode 209.

그 밖에 본 발명의 실시 예에 따른 화합물 반도체 소자는 제1 및 제4 반도체층(103 ~ 106)의 내부에 형성된 격리 영역(301), 제2 유전층(401), 상기 전하 저장층(402)과 상기 상부 게이트 전극(204) 사이에 형성된 제3 유전층(403), 상기 제3 유전층(403) 상에 형성된 제4 유전층(404) 및 상기 제1 유전층(102)의 하부면 상에 형성된 제5 유전층(405)을 더 포함할 수 있다.In addition, the compound semiconductor device according to an embodiment of the present invention includes an isolation region 301 formed inside the first and fourth semiconductor layers 103 to 106, a second dielectric layer 401, a third dielectric layer 403 formed between the charge storage layer 402 and the upper gate electrode 204, a fourth dielectric layer 404 formed on the third dielectric layer 403, and formed on a lower surface of the first dielectric layer 102. A fifth dielectric layer 405 may be further included.

이하, 본 발명의 실시 예에 따른 화합물 반도체 소자의 제조 방법에 대해 상세히 설명하기로 한다. Hereinafter, a method of manufacturing a compound semiconductor device according to an embodiment of the present invention will be described in detail.

도 2 내지 도 27은 본 발명의 실시 예에 따른 멀티비트 비휘발성 메모리 소자의 동작과 HEMT의 동작을 동시에 수행할 수 있는 화합물 반도체 소자(이하, '반도체 소자'라 함.)의 제조방법을 설명하기 위한 단면도들이다.2 to 27 are cross-sectional views for explaining a manufacturing method of a compound semiconductor device (hereinafter, referred to as a 'semiconductor device') capable of simultaneously performing the operation of a multi-bit nonvolatile memory device and the operation of a HEMT according to an embodiment of the present invention.

먼저, 도 2를 참조하면, 먼저 기판(101)이 준비된다. 상기 기판(101)은 규소(Si), 탄화규소(SiC), 질화갈륨(GaN), 사파이어(sapphire), 다이아몬드(diamond) 등의 물질로 제작된 기판일 수 있다. 그러나, 이에 한정되지 않고, 후술할 제1 유전층(102), 제1 반도체층(103), 제2 반도체층(104), 제3 반도체층(105) 및 제4 반도체층(106)을 형성할 수 있는 물질로 제작된 기판이라면 그 종류의 제한은 없다. First, referring to FIG. 2 , first, a substrate 101 is prepared. The substrate 101 may be a substrate made of a material such as silicon (Si), silicon carbide (SiC), gallium nitride (GaN), sapphire, or diamond. However, it is not limited thereto, and the first dielectric layer 102, the first semiconductor layer 103, the second semiconductor layer 104, the third semiconductor layer 105, and the fourth semiconductor layer 106 to be described later are formed. As long as the substrate is made of a material, there is no limitation in its kind.

기판(101) 상에는 제1 유전층(102)이 선택적으로 형성될 수 있다. 제1 유전층(102)은 기판(101)과 후술할 제1 반도체층(103) 사이의 열팽창 계수 및 격자 상수 차이를 완화시켜주기 위한 일종의 버퍼층으로 역할 수 있다. A first dielectric layer 102 may be selectively formed on the substrate 101 . The first dielectric layer 102 may serve as a kind of buffer layer for mitigating a difference in thermal expansion coefficient and lattice constant between the substrate 101 and the first semiconductor layer 103 to be described later.

제1 유전층(102)의 물질은 육방정 질화붕소(Hexagonal Boron Nitride)와 같은 물질일 수 있으나, 기판(101)과 후술할 제1 반도체층(103) 사이의 버퍼층으로 역할을 할 수 있는 물질이라면, 그 종류의 제한은 없다. The material of the first dielectric layer 102 may be a material such as hexagonal boron nitride, but as long as the material can serve as a buffer layer between the substrate 101 and the first semiconductor layer 103 to be described later, the type is not limited.

제1 유전층(102)은 화학 기상 증착(CVD: Chemical Vapor Deposition), 분자빔 에피 택시(MBE: molecular beam epitaxy) 및/또는 기술 분야에서 알려진 다른 적당한 방법으로 기판(101) 상에 형성될 수 있다. The first dielectric layer 102 may be formed on the substrate 101 by chemical vapor deposition (CVD), molecular beam epitaxy (MBE), and/or other suitable methods known in the art.

제1 유전층(102) 상에는 제1 반도체층(103)이 형성될 수 있다. 상기 제1 반도체층(103) 내에는 2DEG층(103A, 이하, '하부 2DEG층'라 함)이 형성될 수 있으며, 상기 하부 2DEG층(103A)은 양측 단부에 형성된 후술할 제2 고농도 도핑 영역(도 17-18의 206)을 서로 전기적으로 연결할 수 있다. 도 1에서 하부 2DEG층(103A)은 점선으로 표시된다. A first semiconductor layer 103 may be formed on the first dielectric layer 102 . A 2DEG layer 103A (hereinafter, referred to as a 'lower 2DEG layer') may be formed in the first semiconductor layer 103, and the lower 2DEG layer 103A may electrically connect second highly-concentrated doped regions (206 in FIGS. In FIG. 1, the lower 2DEG layer 103A is indicated by a dotted line.

제1 반도체층(103)은 AlN, InN, GaN, AlGaN, InGaN, AlInN, AlGaInN, GaAs 등을 포함하는 III-V족 반도체 화합물일 수 있다. 그러나, 이에 한정되는 것은 아니며, 내부에 하부 2DEG층(103A)이 형성될 수 있는 물질이라면 그 종류에 제한이 없다. 제1 반도체층(103)은 도핑되지 않는 층일 수 있지만, 경우에 따라서는 소량의 불순물이 첨가된 층일 수도 있다. The first semiconductor layer 103 may be a group III-V semiconductor compound including AlN, InN, GaN, AlGaN, InGaN, AlInN, AlGaInN, GaAs, and the like. However, it is not limited thereto, and there is no limit to the type as long as it is a material capable of forming the lower 2DEG layer 103A therein. The first semiconductor layer 103 may be an undoped layer, but may also be a layer to which a small amount of impurities are added in some cases.

제1 반도체층(103)은 화학 기상 증착(CVD: Chemical Vapor Deposition), 분자빔 에피 택시(MBE: molecular beam epitaxy) 및/또는 기술 분야에서 알려진 다른 적당한 방법으로 상기 제1 유전층(102) 상에 형성될 수 있다.The first semiconductor layer 103 may be formed on the first dielectric layer 102 by chemical vapor deposition (CVD), molecular beam epitaxy (MBE), and/or other suitable methods known in the art.

제1 반도체층(103) 상에 제2 반도체층(104)이 형성될 수 있다. 이때, 제2 반도체층(104)은 제1 반도체층(103)에 직접적으로 접촉되도록 배치되어, 제1 반도체층(103)과 이종 접합(hetero junction)을 형성한다. A second semiconductor layer 104 may be formed on the first semiconductor layer 103 . At this time, the second semiconductor layer 104 is disposed to directly contact the first semiconductor layer 103 to form a heterojunction with the first semiconductor layer 103 .

제2 반도체층(104)은 질화물들 중에서 Al, Ga, In 및 B 중 적어도 하나를 포함하며 하부 2DEG(103A)의 농도를 높이기 위한 단층 또는 다층 구조를 가질 수 있다. 제2 반도체층(104)의 두께는 수십 나노미터 이하일 수 있다. The second semiconductor layer 104 includes at least one of Al, Ga, In, and B among nitrides and may have a single-layer or multi-layer structure for increasing the concentration of the lower 2DEG 103A. The thickness of the second semiconductor layer 104 may be tens of nanometers or less.

제2 반도체층(104)은 경우에 따라서 소량의 불순물이 첨가된 층이거나, 첨가되지 않은 층일 수도 있다. 제1 반도체층(103)과 제2 반도체층(104)은 격자상수가 다른 반도체 물질을 포함할 수 있으며, 제2 반도체층(104)은 제1 반도체층(103) 보다 넓은 밴드갭(bandgap)을 가질 수 있다. The second semiconductor layer 104 may be a layer to which a small amount of impurities are added or not, depending on circumstances. The first semiconductor layer 103 and the second semiconductor layer 104 may include semiconductor materials having different lattice constants, and the second semiconductor layer 104 may have a wider bandgap than the first semiconductor layer 103.

제1 반도체층(103)과 제2 반도체층(104)의 이종 접합 계면에서 발생하는 분극 및 밴드-단절에 의해서 제1 반도체층(103) 내에 하부 2DEG층(103A)가 형성될 수 있다. 상기 하부 2DEG층(103A)은 화합물 반도체 소자에서 소스 전극과 드레인 전극을 전기적으로 연결하고, 전자가 이동하는 채널로 사용될 수 있다. 도면에 도시되지는 않았지만, 제1 반도체층(103)과 제2 반도체층(104) 사이에 계면층(interfacial layer)이 형성될 수 있다. The lower 2DEG layer 103A may be formed in the first semiconductor layer 103 by polarization and band-breaking occurring at the heterojunction interface between the first semiconductor layer 103 and the second semiconductor layer 104 . The lower 2DEG layer 103A electrically connects a source electrode and a drain electrode in a compound semiconductor device and may be used as a channel through which electrons move. Although not shown in the drawings, an interfacial layer may be formed between the first semiconductor layer 103 and the second semiconductor layer 104 .

이 계면층은 제1 반도체층(103)과 제2 반도체층(104)의 계면 특성을 향상시켜 상기 하부 2DEG층(103A)의 농도를 증가시키고, 전자 이동도를 향상시킬 수 있다. 이 계면층은 수나노미터 이하의 AlN 등과 같은 물질일 수 있다. This interface layer can improve interface characteristics between the first semiconductor layer 103 and the second semiconductor layer 104 to increase the concentration of the lower 2DEG layer 103A and improve electron mobility. This interfacial layer may be a material such as AlN, which is less than a few nanometers in size.

제2 반도체층(104)은 화학 기상 증착(CVD: Chemical Vapor Deposition), 분자빔 에피 택시(MBE: Molecular Beam Epitaxy) 및/또는 기술 분야에서 알려진 다른 적당한 방법으로 상기 제1 반도체층(103) 상에 형성될 수 있다.The second semiconductor layer 104 may be formed on the first semiconductor layer 103 by chemical vapor deposition (CVD), molecular beam epitaxy (MBE), and/or other suitable methods known in the art.

상기 제2 반도체층(104) 상에 제3 반도체층(105)이 형성될 수 있다. 상기 제3 반도체층(105)의 내부에는 2DEG층(105A, 이하, '상부 2DEG층'이라 함)이 형성되어 후술할 제1 고농도 도핑 영역(도 2의 201)을 서로 전기적으로 연결하는 층일 수 있다. 도면에서 상부 2DEG층(105A)은 점선으로 표시된다.A third semiconductor layer 105 may be formed on the second semiconductor layer 104 . A 2DEG layer 105A (hereinafter, referred to as an 'upper 2DEG layer') may be formed inside the third semiconductor layer 105 to electrically connect first highly-concentrated doped regions (201 in FIG. 2 ) to each other. In the figure, the upper 2DEG layer 105A is indicated by a dotted line.

제3 반도체층(105)은 AlN, InN, GaN, AlGaN, InGaN, AlInN, AlGaInN, GaAs 등을 포함하는 III-V족 반도체 화합물일 수 있다. 하지만, 제3 반도체층(105)은 여기에 한정되는 것은 아니며, 내부에 상부 2DEG(105A)가 형성될 수 있는 물질이라면 그 종류에 제한이 없다. 제3 반도체층(105)은 도핑되지 않는 층일 수 있지만, 경우에 따라서는 소량의 불순물이 첨가된 층일 수 있다.The third semiconductor layer 105 may be a group III-V semiconductor compound including AlN, InN, GaN, AlGaN, InGaN, AlInN, AlGaInN, GaAs, and the like. However, the third semiconductor layer 105 is not limited thereto, and the type is not limited as long as it is a material capable of forming the upper 2DEG 105A therein. The third semiconductor layer 105 may be an undoped layer, but may be a layer to which a small amount of impurities are added in some cases.

제3 반도체층(105) 상에는 제4 반도체층(106)이 형성될 수 있다. 이때, 제4 반도체층(106)은 제3 반도체층(105)에 직접적으로 접촉되도록 배치되어, 제3 반도체층(105)과 이종 접합(hetero junction)을 형성한다. A fourth semiconductor layer 106 may be formed on the third semiconductor layer 105 . At this time, the fourth semiconductor layer 106 is disposed to directly contact the third semiconductor layer 105 to form a heterojunction with the third semiconductor layer 105 .

경우에 따라서 제4 반도체층(106)은 질화물들 중에서 Al, Ga, In 및 B 중 적어도 하나를 포함하며 상부 2DEG층(105A)의 농도를 높이기 위한 단층 또는 다층 구조를 가질 수 있다.In some cases, the fourth semiconductor layer 106 may include at least one of Al, Ga, In, and B among nitrides and may have a single-layer or multi-layer structure for increasing the concentration of the upper 2DEG layer 105A.

제4 반도체층(106)의 두께는 수십 나노미터 이하일 수 있다. 제4 반도체층(106)은 경우에 따라서 소량의 불순물이 첨가되거나, 첨가되지 않은 층일 수도 있다. The thickness of the fourth semiconductor layer 106 may be tens of nanometers or less. The fourth semiconductor layer 106 may be a layer with or without a small amount of impurities added, depending on circumstances.

제3 반도체층(105)과 제4 반도체층(106)은 격자상수가 다른 반도체 물질을 포함할 수 있으며, 제4 반도체층(106)이 제3 반도체층(105) 보다 넓은 밴드갭을 가질 수 있다.The third semiconductor layer 105 and the fourth semiconductor layer 106 may include semiconductor materials having different lattice constants, and the fourth semiconductor layer 106 may have a wider bandgap than the third semiconductor layer 105 .

제3 반도체층(105)과 제4 반도체층(106)의 이종접합 계면에서 발생하는 분극 및 밴드-단절에 의해서 제3 반도체층(105)에 상부 2DEG층(105A)이 형성될 수 있다. 상기 상부 2DEG층(105A)은 화합물 반도체 소자에서 소스 전극과 드레인 전극을 전기적으로 연결하고, 전자가 이동하는 채널로 사용될 수 있다.The upper 2DEG layer 105A may be formed on the third semiconductor layer 105 by polarization and band-breaking occurring at the heterojunction interface between the third semiconductor layer 105 and the fourth semiconductor layer 106 . The upper 2DEG layer 105A electrically connects a source electrode and a drain electrode in a compound semiconductor device and may be used as a channel through which electrons move.

도면에 도시하지는 않았으나, 제3 반도체층(105)과 제4 반도체층(106) 사이에 계면층(interfacial layer)이 형성될 수 있다. 이 계면층은 제3 반도체층(105)과 제4 반도체층(106)의 계면 특성을 향상시켜 상부 2DEG층(105A)의 농도를 증가시키고, 전자 이동도를 향상시킬 수 있다. 이 계면층은 수 나노미터 이하의 AlN 등과 같은 물질일 수 있다.Although not shown in the drawing, an interfacial layer may be formed between the third semiconductor layer 105 and the fourth semiconductor layer 106 . This interface layer can improve interface characteristics between the third semiconductor layer 105 and the fourth semiconductor layer 106 to increase the concentration of the upper 2DEG layer 105A and improve electron mobility. This interfacial layer may be a material such as AlN or the like of a few nanometers or less.

이어, 도 3를 참조하면, 상기 제3 반도체층(105)과 제4 반도체층(106) 내부에 일정 거리를 두고 제1 고농도 도핑 영역들(201 및 201')이 이온 주입 공정(Ion Implantation)에 의해 형성될 수 있다. 예를 들면, Si과 같은 IV족 원소를 이온 주입하여 10¹⁸ cm^-2이상의 고농도 도핑 영역을 형성한다. 고농도 도핑 영역을 형성하고, 상부 2DEG층(105A)를 통해서 전자가 이동할 수 있는 물질이면, Si과 같은 IV족 원소 이외의 원소도 이온주입을 통한 제1 고농도 도핑 영역(201)의 형성에 사용될 수 있다.Next, referring to FIG. 3 , first high-concentration doped regions 201 and 201′ are formed at a predetermined distance from the third semiconductor layer 105 and the fourth semiconductor layer 106 by an ion implantation process. For example, a high-concentration doped region of 10 ¹⁸ cm ^-2 or more is formed by ion implantation of a group IV element such as Si. If a material forms a heavily doped region and allows electrons to move through the upper 2DEG layer 105A, an element other than a group IV element such as Si may also be used to form the first highly-doped region 201 through ion implantation.

이온주입으로 인한 제1 고농도 도핑 영역들(201 및 201')은 제2 반도체층(104)과는 수 나노미터 이상의 거리를 두고 형성된다. 이온주입을 통한 제1 고농도 도핑 영역(201) 형성 후 상부 2DEG층(105A)과 제1 고농도 도핑 영역(201) 간의 전자 이동을 보다 용이하게 하기 위해서 수백도 이하의 온도에서 열처리될 수 있다.The first heavily doped regions 201 and 201' by ion implantation are formed at a distance of several nanometers or more from the second semiconductor layer 104 . After forming the first heavily doped region 201 through ion implantation, heat treatment may be performed at a temperature of several hundred degrees or less to facilitate electron transfer between the upper 2DEG layer 105A and the first heavily doped region 201 .

이어, 도 4를 참조하면, 상기 제1 고농도 도핑 영역들(201 및 201') 상에 제1 메탈 접합 전극들(202 및 202')이 각각 형성될 수 있다. 제1 메탈 접합 전극들(202 및 202')은 제1 고농도 도핑 영역들(201 및 201')과 후술할 금속 배선들 간의 전자의 이동을 용이하게 하기 위해서 형성되며, 하나 이상의 Ti, Al, Ni, Au, Pd, Cu, Co, Pt 또는 이들의 합금일 수 있다.Subsequently, referring to FIG. 4 , first metal junction electrodes 202 and 202' may be respectively formed on the first heavily doped regions 201 and 201'. The first metal junction electrodes 202 and 202' are formed to facilitate the movement of electrons between the first heavily doped regions 201 and 201' and metal wires to be described later, and may be one or more of Ti, Al, Ni, Au, Pd, Cu, Co, Pt, or an alloy thereof.

제1 메탈 접합 전극들(202 및 202')의 두께는 수 나노미터에서 수 마이크로 미터 이하일 수 있다. 제1 메탈 접합 전극(202)은 그 위치에 따라서 멀티비트 비휘발성 메모리 소자의 소스 및 드레인 전극으로 사용된다.The thickness of the first metal junction electrodes 202 and 202' may be several nanometers to several micrometers or less. The first metal junction electrode 202 is used as a source and drain electrode of a multi-bit non-volatile memory device according to its location.

이어, 도 5를 참조하면, 일정 간격을 두고 이격된 상기 제1 메탈 접합 전극(202)과 제1 메탈 접합 전극(202') 사이의 영역을 제외한 나머지 부분에 격리 영역들(301 및 301')이 이온 주입 공정에 의해 형성될 수 있다. 이는 제작된 소자들 간의 간섭 및 누설 전류를 최소화하기 위한 것으로, 고에너지의 P 또는 Ar 이온을 주입하여 격리 영역(301 및 301')을 형성한다.Subsequently, referring to FIG. 5 , isolation regions 301 and 301′ may be formed in the remaining portions except for the region between the first metal junction electrode 202 and the first metal junction electrode 202′ spaced at a predetermined interval by an ion implantation process. This is to minimize interference and leakage current between fabricated devices, and high-energy P or Ar ions are implanted to form the isolation regions 301 and 301'.

이어, 도 6을 참조하면, 상기 제4 반도체층(106), 제1 메탈 접합 전극들(202 및 202'), 그리고 격리 영역들(301 및 301') 상에 제2 유전층(401)과 전하 저장층(402)이 순차적으로 형성될 수 있다.Subsequently, referring to FIG. 6 , a second dielectric layer 401 and a charge storage layer 402 may be sequentially formed on the fourth semiconductor layer 106, the first metal junction electrodes 202 and 202′, and the isolation regions 301 and 301′.

제2 유전층(401)은 후술할 전하 저장층(402)에 저장된 전하가 쉽게 이동하지 못하고 오랜 시간 저장될 수 있도록 한다. 제2 유전층(401)은 SiO, SiO 보다 높은 유전율을 가지는 산화물 등의 유전체 중 하나 이상을 포함하는 단층 또는 다층 구조일 수 있으며, 그 두께는 수 나노미터 이하이다.The second dielectric layer 401 prevents charges stored in the charge storage layer 402, which will be described later, from moving easily and can be stored for a long time. The second dielectric layer 401 may have a single layer or multilayer structure including at least one of SiO, an oxide having a higher permittivity than SiO, and the like, and has a thickness of several nanometers or less.

전하 저장층(402)은 멀티비트 비휘발성 메모리로 동작하기 위한 전하의 저장을 위한 층으로 역할을 한다. 전하 저장층(402)은 SiN, SiNO와 같은 물질이 사용되어질 수 있으나, 이에 한정되는 것은 아니며, 전하의 저장이 용이하고, 저장된 전하를 오랜 시간 유지할 수 있는 물질이면 그 종류에 제한이 없다. 전하저장층(402)의 두께는 수십 나노미터 이하이다. 상기 제2 유전층(401)과 전하 저장층(402)은 화학 기상 증착(CVD: Chemical Vapor Deposition), 분자빔 에피 택시(MBE: molecular beam epitaxy) 및/또는 기술 분야에서 알려진 다른 적당한 방법으로 형성될 수 있다.The charge storage layer 402 serves as a layer for storing charge to operate as a multi-bit non-volatile memory. A material such as SiN or SiNO may be used for the charge storage layer 402, but is not limited thereto, and the type is not limited as long as the material can easily store charge and maintain the stored charge for a long time. The thickness of the charge storage layer 402 is less than several tens of nanometers. The second dielectric layer 401 and the charge storage layer 402 may be formed by chemical vapor deposition (CVD), molecular beam epitaxy (MBE), and/or other suitable methods known in the art.

이어, 도 7을 참조하면, 비휘발성 메모리 동작을 위해, 상기 제1 메탈 접합 전극(202)과 상기 제1 메탈 접합 전극(202') 사이에 형성된 상기 제2 유전층(401)과 상기 전하 저장층(402)의 일부를 제외한 나머지 상기 제2 유전층(401)과 상기 전하 저장층(402)의 나머지 부분이 제거될 수 있다.Subsequently, referring to FIG. 7 , for a non-volatile memory operation, the second dielectric layer 401 formed between the first metal junction electrode 202 and the first metal junction electrode 202′, and the remaining parts of the second dielectric layer 401 and the charge storage layer 402 other than a part of the charge storage layer 402 may be removed.

상기 제2 유전층(401)과 상기 전하 저장층(402)의 나머지 부분의 제거에 따라, 격리 영역(301)의 표면, 제1 메탈 접합 전극(202), 제4 반도체층(106)이 일부 표면이 상부로 노출될 수 있다. 상기 제2 유전층(401)의 나머지 부분과 상기 전하 저장층(402)의 나머지 부분의 제거를 위해, 건식 식각, 습식 식각 또는 이들의 조합된 식각 방식이 이용될 수 있다.As the remaining portions of the second dielectric layer 401 and the charge storage layer 402 are removed, portions of the surface of the isolation region 301, the first metal junction electrode 202, and the fourth semiconductor layer 106 may be exposed upward. Dry etching, wet etching, or a combination thereof may be used to remove the remaining portion of the second dielectric layer 401 and the remaining portion of the charge storage layer 402 .

남아있는 제2 유전층(401 및 401')과 전하 저장층(402 및 402')이 적층된 2개의 구조물들([401 및 402] 및 [401' 및 402'])은 후술할 상부 게이트 전극(204)을 기준으로 대칭일 수도 그렇지 않을 수도 있다. 이는 멀티비트 비휘발성 메모리 동작에 있어서 메모리의 리텐션 타임(retention time)과 메모리 윈도우(memory window)를 최대화할 수 있도록 남겨질 수 있다.The two structures ([401 and 402] and [401' and 402'] in which the remaining second dielectric layers 401 and 401' and the charge storage layers 402 and 402' are stacked may or may not be symmetrical with respect to the upper gate electrode 204, which will be described later. This can be left to maximize the memory's retention time and memory window for multi-bit non-volatile memory operations.

이어, 도 8을 참조하면, 상기 제2 유전층(401 및 401')과 상기 전하 저장층(402 및 402')의 나머지 부분의 제거에 따라 상부로 노출되는 상기 제4 반도체층(106), 제1 메탈 접합 전극(202) 및 격리 영역(301)과 남아 있는 제2 유전층(401 및 401')과 전하 저장층(402 및 402') 상에 제3 유전층(403)이 형성될 수 있다.Next, referring to FIG. 8, the fourth semiconductor layer 106, the first metal junction electrode 202, and the isolation region 301 exposed upward by removal of the remaining portions of the second dielectric layers 401 and 401' and the charge storage layers 402 and 402' and a third dielectric layer on the remaining second dielectric layers 401 and 401' and the charge storage layers 402 and 402' ( 403) may be formed.

제3 유전층(403)은 남아 있는 전하 저장층(402 및 402')에 저장된 전하가 상부 게이트 전극으로 빠져나가는 것을 방지하여, 전하가 오랜 시간 동안 전하 저장층(402 및 402')에 머물 수 있게 하는 역할을 한다. 제3 유전층(403)은 SiO, SiO 보다 높은 유전율을 가지는 산화물 등의 유전체 중 하나 이상을 포함하는 단층 또는 다층 구조일 수 있으며, 그 두께는 수 나노미터 이하이다. 제3 유전층(403)은 화학 기상 증착(CVD: Chemical Vapor Deposition), 분자빔 에피 택시(MBE: molecular beam epitaxy) 및/또는 기술 분야에서 알려진 다른 적당한 방법으로 형성될 수 있다.The third dielectric layer 403 prevents the remaining charges stored in the charge storage layers 402 and 402' from escaping to the upper gate electrode, allowing the charges to stay in the charge storage layers 402 and 402' for a long time. The third dielectric layer 403 may have a single layer or multilayer structure including at least one of SiO, an oxide having a higher permittivity than SiO, and the like, and has a thickness of several nanometers or less. The third dielectric layer 403 may be formed by chemical vapor deposition (CVD), molecular beam epitaxy (MBE), and/or other suitable methods known in the art.

이어, 도 9를 참조하면, 후술할 제1 금속 배선(203)이 형성될 영역(91)과 상부 게이트 전극(204)가 형성될 영역(92)을 상부로 노출시키기 위해, 제3 유전층(403)의 일부가 제거될 수 있다. 상기 제1 금속 배선(203)이 형성될 영역(91)을 형성하기 위해 제거되는 제3 유전층(403)의 일부는 제1 메탈 접합 전극(202) 및 격리 영역(301) 상에 형성된 제3 유전층(403)이고, 상부 게이트 전극(204)이 형성될 영역(92)을 형성하기 위해 제거되는 제3 유전층(403)의 일부는 전하 저장층(402)들 사이의 제4 반도체층(106) 상에 형성된 제3 유전층(403)의 일부이다. 제3 유전층(403)의 일부를 제거하기 위해, 건식 식각, 습식 식각 또는 이들이 조합된 식각 방식이 이용될 수 있다.Subsequently, referring to FIG. 9 , a portion of the third dielectric layer 403 may be removed to expose an upper portion of a region 91 where a first metal wire 203 is to be formed and a region 92 where an upper gate electrode 204 is to be formed, which will be described later. A portion of the third dielectric layer 403 removed to form the region 91 where the first metal wire 203 is to be formed is the third dielectric layer 403 formed on the first metal junction electrode 202 and the isolation region 301, and a portion of the third dielectric layer 403 removed to form the region 92 where the upper gate electrode 204 is to be formed is the fourth semiconductor layer 106 between the charge storage layers 402 It is part of the third dielectric layer 403 formed thereon. To remove a portion of the third dielectric layer 403, dry etching, wet etching, or a combination thereof may be used.

이어, 도 10을 참조하면, 상기 제3 유전층(403)의 일부를 제거함에 따라 상부로 노출되는 격리 영역들(301 및 301')과 제1 메탈 접합 전극들(202 및 202') 상에 제1 금속 배선(203)이 형성될 수 있다. 제1 금속 배선(203)은 하나 이상의 Ti, Al, Ni, Au, Pd, Cu, Co, Pt 또는 이들의 합금일 수 있다. 상기 제1 금속 배선(203)의 두께는 수 나노미터에서 수 마이크로 미터 이하일 수 있다. 상기 제1 금속 배선(203)은 화학 기상 증착(CVD: Chemical Vapor Deposition), 분자빔 에피 택시(MBE: molecular beam epitaxy) 및/또는 기술 분야에서 알려진 다른 적당한 방법으로 형성될 수 있다.Next, referring to FIG. 10 , by removing a portion of the third dielectric layer 403, a first metal wire 203 may be formed on the upper exposed isolation regions 301 and 301′ and the first metal junction electrodes 202 and 202′. The first metal wire 203 may be one or more of Ti, Al, Ni, Au, Pd, Cu, Co, Pt, or an alloy thereof. The thickness of the first metal wire 203 may be several nanometers to several micrometers or less. The first metal wire 203 may be formed by chemical vapor deposition (CVD), molecular beam epitaxy (MBE), and/or other appropriate methods known in the art.

이어, 도 11을 참조하면, 제3 유전층(403)의 제거에 따라 상부로 노출되는 제4 반도체층(106)과 제3 유전층(403)을 사이에 두고 전하 저장층(402 및 402') 상에 형성된 상부 게이트 전극들(204 및 204')이 형성될 수 있다. 상부 게이트 전극(204 및 204')들은 하나 이상의 Ti, Al, Ni, Au, Pd, Cu, Co, Pt 또는 이들의 합금일 수 있다. 상부 게이트 전극들(204 및 204')의 두께는 수 나노미터에서 수 마이크로 미터 이하일 수 있다. 상기 상부 게이트 전극(204)은 화학 기상 증착(CVD: Chemical Vapor Deposition), 분자빔 에피 택시(MBE: molecular beam epitaxy) 및/또는 기술 분야에서 알려진 다른 적당한 방법으로 형성될 수 있다.Subsequently, referring to FIG. 11 , as the third dielectric layer 403 is removed, upper gate electrodes 204 and 204′ may be formed on the charge storage layers 402 and 402′ with the fourth semiconductor layer 106 and the third dielectric layer 403 exposed therebetween. The upper gate electrodes 204 and 204' may be one or more of Ti, Al, Ni, Au, Pd, Cu, Co, Pt or alloys thereof. The upper gate electrodes 204 and 204' may have a thickness of several nanometers to several micrometers or less. The upper gate electrode 204 may be formed by chemical vapor deposition (CVD), molecular beam epitaxy (MBE), and/or other suitable methods known in the art.

상기 상부 게이트 전극들(204 및 204')은 멀티비트 비휘발성 메모리 소자의 주된 전극으로 메모리의 동작을 위한 전류의 흐름을 제어하는 역할을 하며, 상기 제3 유전층(403)을 사이에 두고 상기 전하 저장층들(402 및 402') 상에 형성된 상부 게이트 전극들(204 및 204')은 상기 전하 저장층들(402 및 402')에 전하를 저장하거나 제거하는 용도로 사용된다. 또한, 상부 게이트 전극(204)은 모두 물리적으로 분리되어 서로 독립적으로 동작될 수 있다.The upper gate electrodes 204 and 204' are main electrodes of a multi-bit nonvolatile memory device and serve to control the flow of current for memory operation, and the upper gate electrodes 204 and 204' formed on the charge storage layers 402 and 402' with the third dielectric layer 403 interposed therebetween are used to store or remove charges from the charge storage layers 402 and 402'. In addition, all of the upper gate electrodes 204 may be physically separated and operated independently of each other.

이어, 도 12를 참조하면, 상기 제1 금속 배선(203), 상부 게이트 전극(204 및 204'), 그리고 제3 유전층(403) 상에 제4 유전층(404)이 형성될 수 있다. 제4 유전층(404)은 비휘발성 메모리 소자를 보호하기 위한 용도로 사용된다. 제4 유전층(404)은 SiO, SiO 보다 높은 유전율을 가지는 산화물 등의 유전체 중 하나 이상을 포함하는 단층 또는 다층 구조일 수 있으며, 그 두께는 수백 나노미터 이하이다. 상기 제4 유전층(404)은 화학 기상 증착(CVD: Chemical Vapor Deposition), 분자빔 에피 택시(MBE: molecular beam epitaxy) 및/또는 기술 분야에서 알려진 다른 적당한 방법으로 형성될 수 있다.Next, referring to FIG. 12 , a fourth dielectric layer 404 may be formed on the first metal wire 203 , the upper gate electrodes 204 and 204 ′, and the third dielectric layer 403 . The fourth dielectric layer 404 is used to protect non-volatile memory devices. The fourth dielectric layer 404 may have a single-layer or multi-layer structure including at least one of SiO, an oxide having a higher permittivity than SiO, and the like, and has a thickness of several hundred nanometers or less. The fourth dielectric layer 404 may be formed by chemical vapor deposition (CVD), molecular beam epitaxy (MBE), and/or other suitable methods known in the art.

이어, 도 13을 참조하면, 상기 제1 금속배선(203) 및 상부 게이트 전극(204 및 204') 상에 형성된 제4 유전층(404)이 제거될 수 있다. 제4 유전층(404)의 식각을 위해, 건식 식각, 습식 식각 또는 이들이 조합된 식각 방식이 사용될 수 있다. Subsequently, referring to FIG. 13 , the fourth dielectric layer 404 formed on the first metal wire 203 and the upper gate electrodes 204 and 204' may be removed. For etching the fourth dielectric layer 404 , dry etching, wet etching, or a combination thereof may be used.

도 14를 참조하면, 상기 제4 유전층(404)의 제거에 따라 상부로 노출되는 상기 제1 금속배선(203)과 상부 게이트 전극(204) 상에 제2 금속 배선(205)이 선택적으로 형성될 수 있다. 제2 금속 배선(205)은 하나 이상의 Ti, Al, Ni, Au, Pd, Cu, Co, Pt 또는 이들의 합금일 수 있다. 제2 금속 배선(205)과 상부 게이트 전극(204)의 두께는 수 나노미터에서 수 마이크로 미터 이하일 수 있다. 상기 제2금속 배선(205)은 화학 기상 증착(CVD: Chemical Vapor Deposition), 분자빔 에피 택시(MBE: molecular beam epitaxy) 및/또는 기술 분야에서 알려진 다른 적당한 방법으로 형성될 수 있다.Referring to FIG. 14 , as the fourth dielectric layer 404 is removed, a second metal wire 205 may be selectively formed on the first metal wire 203 and the upper gate electrode 204 exposed upward. The second metal wire 205 may be one or more of Ti, Al, Ni, Au, Pd, Cu, Co, Pt, or an alloy thereof. Thicknesses of the second metal wire 205 and the upper gate electrode 204 may range from several nanometers to several micrometers. The second metal wire 205 may be formed by chemical vapor deposition (CVD), molecular beam epitaxy (MBE), and/or other appropriate methods known in the art.

이어, 도 15를 참조하면, 상기 제4 유전층(404)와 상기 제2 금속 배선(205) 상에 접합 물질(501)이 형성될 수 있다. 접합 물질(501)은 후술할 보호 기판(601)을 접합하기 위한 용도로 사용될 수 있다. 접합 물질(501)은 후속 화합물 반도체 소자 제작 공정 시 발생하는 열에 견딜 수 있는 고온 왁스(200도 이상에서 액화됨)와 같은 물질을 사용할 수 있다. 접합 물질(501)은 후속 공정에서 비휘발성 메모리 소자를 보호하고, 보호 기판(601)을 접합할 수 있는 물질이면 그 종류에 제한이 없다.Subsequently, referring to FIG. 15 , a bonding material 501 may be formed on the fourth dielectric layer 404 and the second metal wire 205 . The bonding material 501 may be used for bonding a protective substrate 601 to be described later. The bonding material 501 may use a material such as high-temperature wax (liquefied at 200 degrees or higher) that can withstand heat generated in a subsequent compound semiconductor device manufacturing process. The type of the bonding material 501 is not limited as long as it can protect the non-volatile memory device and bond the protective substrate 601 in a subsequent process.

이어, 도 16을 참조하면, 상기 접합 물질(501) 상에 보호 기판(601)이 형성(접합)될 수 있다. 보호 기판(601)은 규소(Si), 탄화규소(SiC), 질화갈륨(GaN), 사파이어(sapphire), 다이아몬드(diamond) 등으로 제작된 기판일 수 있으나, 이에 한정되지는 않는다. Subsequently, referring to FIG. 16 , a protective substrate 601 may be formed (bonded) on the bonding material 501 . The protective substrate 601 may be a substrate made of silicon (Si), silicon carbide (SiC), gallium nitride (GaN), sapphire, diamond, or the like, but is not limited thereto.

이어, 도 17을 참조하면, 맨 하부에 배치된 상기 기판(101)이 제거된다. 예를 들면, 기판(101)을 백 그라인딩(back grinding) 공정을 통하여 수십 마이크로 이하의 두께로 갈아낸 후, 남은 부분은 건식 식각, 습식 식각 이들을 조합한 식각 방식을 이용하여 제거될 수 있다.Subsequently, referring to FIG. 17 , the substrate 101 disposed at the bottom is removed. For example, after the substrate 101 is ground to a thickness of tens of microns or less through a back grinding process, the remaining portion may be removed using an etching method combining dry etching and wet etching.

이어, 도 18을 참조하면, 상기 제1 유전층(102), 상기 제1 반도체층(103) 및 제2 반도체층(104) 내부에 제2 고농도 도핑 영역(206)이 이온주입 방식으로 형성될 수 있다. 이때, 제2 고농도 도핑 영역(206)은 제1 고농도 도핑 영역(201)의 하부에 형성될 수 있다.Next, referring to FIG. 18 , a second heavily doped region 206 may be formed inside the first dielectric layer 102, the first semiconductor layer 103, and the second semiconductor layer 104 by ion implantation. In this case, the second highly-concentrated doped region 206 may be formed below the first highly-concentrated doped region 201 .

Si과 같은 IV족 원소를 이온 주입하여 10¹⁸ cm^-2이상의 고농도 도핑 영역이 형성될 수 있다. 제2 고농도 도핑 영역(206)은 하부 2DEG층(103A)를 통해서 전자가 이동할 수 있는 물질이면, Si과 같은 IV족 원소 이외의 원소를 이온 주입하여 형성될 수 있다. 이온주입으로 인한 제2 고농도 도핑 영역(206)은 제3 반도체층(105)과는 수 나노미터 이상의 거리를 두고 형성된다. 이온주입을 통한 제2 고농도 도핑 영역(206) 형성 후 하부 2DEG층(103A)과 제2 고농도 도핑 영역(206)간의 전자 이동을 보다 용이하게 하기 위해서 수백도 이하의 온도에서 열처리될 수 있다. A high-concentration doped region of 10 ¹⁸ cm ⁻² or more may be formed by ion-implanting a group IV element such as Si. The second highly-doped region 206 may be formed by ion implanting an element other than a group IV element such as Si, as long as it is a material through which electrons can move through the lower 2DEG layer 103A. The second heavily doped region 206 due to ion implantation is formed at a distance of several nanometers or more from the third semiconductor layer 105 . After forming the second heavily doped region 206 through ion implantation, heat treatment may be performed at a temperature of several hundred degrees or less to facilitate electron transfer between the lower 2DEG layer 103A and the second heavily doped region 206 .

이어, 도 19를 참조하면, 상기 제2 고농도 도핑 영역(206) 상에 제2 메탈 접합 전극들(207 및 207')이 형성될 수 있다. 제2 메탈 접합 전극들(207 및 207')은 제2 고농도 도핑 영역(206)과 후술할 금속배선들 간의 전자의 이동을 용이하게 하기 위해서 형성되며, 하나 이상의 Ti, Al, Ni, Au, Pd, Cu, Co, Pt 또는 이들의 합금일 수 있다. 제2 메탈 접합 전극들(207 및 207')의 두께는 수 나노미터에서 수 마이크로 미터 이하일 수 있다. 제2 메탈 접합 전극들(207 및 207')은 그 위치에 따라서 고 전자이동도 트랜지스터의 소스 및 드레인 전극으로 사용된다.Subsequently, referring to FIG. 19 , second metal junction electrodes 207 and 207 ′ may be formed on the second heavily doped region 206 . The second metal junction electrodes 207 and 207′ are formed to facilitate the movement of electrons between the second heavily doped region 206 and metal wires to be described later, and may be one or more of Ti, Al, Ni, Au, Pd, Cu, Co, Pt, or an alloy thereof. The second metal junction electrodes 207 and 207' may have a thickness of several nanometers to several micrometers or less. The second metal junction electrodes 207 and 207' are used as source and drain electrodes of the high electron mobility transistor according to their positions.

이어, 도 20을 참조하면, 상기 격리 영역(301)의 상에 접합된(형성된) 제1 유전층(102)이 제거될 수 있다. 제1 유전층(102)의 식각을 위해, 건식 식각, 습식 식각 및 이들을 조합한 식각 방식이 사용될 수 있다.Subsequently, referring to FIG. 20 , the first dielectric layer 102 bonded (formed) on the isolation region 301 may be removed. For etching the first dielectric layer 102 , dry etching, wet etching, or a combination thereof may be used.

이어, 도 21을 참조하면, 제2 메탈 접합 전극(207)과 상기 제1 유전층(102)의 식각에 따라 하부 방향으로 노출되는 상기 격리 영역(301) 상에 제3 금속배선(208)이 형성될 수 있다. 제3 금속배선(208)은 하나 이상의 Ti, Al, Ni, Au, Pd, Cu, Co, Pt 또는 이들의 합금일 수 있다. 제3 금속배선(208)의 두께는 수 나노미터에서 수 마이크로 미터 이하일 수 있다. 제3 금속 배선(208)은 화학 기상 증착(CVD: Chemical Vapor Deposition), 분자빔 에피 택시(MBE: molecular beam epitaxy) 및/또는 기술 분야에서 알려진 다른 적당한 방법으로 형성될 수 있다.Subsequently, referring to FIG. 21 , a third metal wire 208 may be formed on the isolation region 301 exposed in a downward direction by etching the second metal junction electrode 207 and the first dielectric layer 102 . The third metal wire 208 may be one or more of Ti, Al, Ni, Au, Pd, Cu, Co, Pt, or an alloy thereof. The thickness of the third metal wire 208 may be several nanometers to several micrometers or less. The third metal wiring 208 may be formed by chemical vapor deposition (CVD), molecular beam epitaxy (MBE), and/or other suitable methods known in the art.

이어, 도 22를 참조하면, 제2 메탈 접합 전극(207)과 제2 메탈 접합 전극(207') 사이의 제1 유전층(102) 상에 하부 게이트 전극(209)이 형성될 수 있다. 하부 게이트 전극(209)은 하나 이상의 Ti, Al, Ni, Au, Pd, Cu, Co, Pt 또는 이들의 합금일 수 있다. 하부 게이트 전극(209)의 두께는 수 나노미터에서 수 마이크로 미터 이하일 수 있다. 하부 게이트 전극(209)은 고 전자이동도 트랜지스터의 게이트 전극으로 이용될 수 있다. 하부 게이트 전극(209)은 화학 기상 증착(CVD: Chemical Vapor Deposition), 분자빔 에피 택시(MBE: molecular beam epitaxy) 및/또는 기술 분야에서 알려진 다른 적당한 방법으로 형성될 수 있다.Next, referring to FIG. 22 , a lower gate electrode 209 may be formed on the first dielectric layer 102 between the second metal junction electrode 207 and the second metal junction electrode 207'. The lower gate electrode 209 may be one or more of Ti, Al, Ni, Au, Pd, Cu, Co, Pt, or an alloy thereof. The thickness of the lower gate electrode 209 may be several nanometers to several micrometers or less. The lower gate electrode 209 may be used as a gate electrode of a high electron mobility transistor. The lower gate electrode 209 may be formed by chemical vapor deposition (CVD), molecular beam epitaxy (MBE), and/or other suitable methods known in the art.

이어, 도 23을 참조하면, 상기 제3 금속 배선(208), 하부 게이트 전극(209), 그리고 제1 유전층(102) 상에 제5 유전층(405)이 형성될 수 있다. 제5 유전층(405)은 고 전자이동도 트랜지스터를 보호하기 위한 용도로 사용될 수 있다. 제5 유전층(405)은 SiO, SiO 보다 높은 유전율을 가지는 산화물 등의 유전체 중 하나 이상을 포함하는 단층 또는 다층 구조일 수 있으며, 그 두께는 수백 나노미터 이하이다. 제5 유전층(405)은 화학 기상 증착(CVD: Chemical Vapor Deposition), 분자빔 에피 택시(MBE: molecular beam epitaxy) 및/또는 기술 분야에서 알려진 다른 적당한 방법으로 형성될 수 있다.Next, referring to FIG. 23 , a fifth dielectric layer 405 may be formed on the third metal wire 208 , the lower gate electrode 209 , and the first dielectric layer 102 . The fifth dielectric layer 405 may be used to protect the high electron mobility transistor. The fifth dielectric layer 405 may have a single layer or multilayer structure including at least one of SiO, an oxide having a higher permittivity than SiO, and the like, and has a thickness of several hundred nanometers or less. The fifth dielectric layer 405 may be formed by chemical vapor deposition (CVD), molecular beam epitaxy (MBE), and/or other suitable methods known in the art.

이어, 도 24를 참조하면, 상기 제3 금속 배선(208)과 하부 게이트 전극(209)이 하부로 노출되도록 제5 유전층(405)이 제거될 수 있다. 제5 유전층(405)의 식각을 위해, 건식 식각, 습식 식각 또는 이들 조합한 식각 방식이 이용될 수 있다.Next, referring to FIG. 24 , the fifth dielectric layer 405 may be removed so that the third metal wire 208 and the lower gate electrode 209 are exposed downward. For etching the fifth dielectric layer 405 , dry etching, wet etching, or a combination thereof may be used.

이어, 도 25를 참조하면, 제5 유전층(405)의 제거에 따라, 하부 방향으로 노출된 상기 제3 금속배선(208)과 하부 게이트 전극(209) 상에 제4 금속 배선(210)이 형성될 수 있다. 제4 금속 배선(210)은 화학 기상 증착(CVD: Chemical Vapor Deposition), 분자빔 에피 택시(MBE: molecular beam epitaxy) 및/또는 기술 분야에서 알려진 다른 적당한 방법으로 형성될 수 있다. 제4 금속배선(210)은 하나 이상의 Ti, Al, Ni, Au, Pd, Cu, Co, Pt 또는 이들의 합금일 수 있다. 하부 게이트 전극(209)의 두께는 수 나노미터에서 수 마이크로 미터 이하일 수 있다. Next, referring to FIG. 25 , as the fifth dielectric layer 405 is removed, a fourth metal wire 210 may be formed on the third metal wire 208 and the lower gate electrode 209 exposed downward. The fourth metal wire 210 may be formed by chemical vapor deposition (CVD), molecular beam epitaxy (MBE), and/or other appropriate methods known in the art. The fourth metal wire 210 may be one or more of Ti, Al, Ni, Au, Pd, Cu, Co, Pt, or an alloy thereof. The thickness of the lower gate electrode 209 may be several nanometers to several micrometers or less.

이어, 도 26을 참조하면, 접합 물질(501) 상에 접합된(형성된) 상기 보호 기판(601)이 제거될 수 있다. 보호 기판(601)의 제거를 위해, 건식 식각, 습식 식각 또는 이들 조합한 식각 방식이 이용될 수 있다.Subsequently, referring to FIG. 26 , the protective substrate 601 bonded (formed) on the bonding material 501 may be removed. To remove the protective substrate 601, dry etching, wet etching, or a combination thereof may be used.

이어, 도 27을 참조하면, 상기 접합 물질(501)을 제거하여, 멀티비트 비휘발성 메모리와 고 전자이동도 트랜지스터로 동작하는 다기능(multi-function) 화합물 반도체 소자의 제작을 완료한다. 접합 물질(501)의 제거를 위해, 세척 공정 및/또는 기술 분야에서 알려진 다른 적당한 방법이 이용될 수 있다.Subsequently, referring to FIG. 27 , the bonding material 501 is removed to complete the fabrication of a multi-function compound semiconductor device that operates as a multi-bit nonvolatile memory and a high electron mobility transistor. For removal of bonding material 501, cleaning processes and/or other suitable methods known in the art may be used.

이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리 범위에 속하는 것이다.Although the embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also within the scope of the present invention.

Claims

first to fourth semiconductor layers sequentially stacked on an upper surface of the dielectric layer;
first heavily doped regions formed inside the third semiconductor layer and the fourth semiconductor layer;
first metal junction electrodes respectively formed on the first heavily doped regions;
charge storage layers formed on the fourth semiconductor layer between the first metal junction electrodes;
first metal wires formed on the first metal junction electrodes;
an upper gate electrode formed on the fourth semiconductor layer between the charge storage layers and the charge storage layers;
a second metal wire formed on the first metal wire and the upper gate electrode;
second heavily doped regions formed below the first heavily doped regions and inside the first semiconductor layer and the second semiconductor layer;
second metal junction electrodes respectively formed on the second heavily doped regions;
a lower gate electrode formed on a lower surface of the first dielectric layer;
third metal wires formed on the second metal junction electrodes; and
A fourth metal wire formed on the third metal wire and the lower gate electrode
A compound semiconductor device comprising a.