KR20230099113A

KR20230099113A - Display device and method of driving display device

Info

Publication number: KR20230099113A
Application number: KR1020210188209A
Authority: KR
Inventors: 김진훈; 김동심; 임병재
Original assignee: 엘지디스플레이 주식회사
Priority date: 2021-12-27
Filing date: 2021-12-27
Publication date: 2023-07-04

Abstract

본 명세서의 실시예들은, 표시장치 및 표시장치의 구동 방법에 관한 것으로서, 더욱 상세하게는, 표시패널이 제2 리프레시 프레임 레이트로 영상을 표시하는 기간 동안 발광 소자의 제1 전극에 인가되는 리셋 전압을 두 가지 이상의 전압 레벨을 공급하는 표시장치를 제공함으로써, 표시되는 영상의 균일함 특성(Uniformity)을 개선할 수 있는 표시장치 및 표시장치의 구동 방법을 제공할 수 있다. Embodiments of the present specification relate to a display device and a method of driving the display device, and more particularly, a reset voltage applied to a first electrode of a light emitting device during a period in which a display panel displays an image at a second refresh frame rate By providing a display device that supplies two or more voltage levels, it is possible to provide a display device capable of improving the uniformity of a displayed image and a method for driving the display device.

Description

Display device and method of driving the display device {DISPLAY DEVICE AND METHOD OF DRIVING DISPLAY DEVICE}

본 명세서의 실시예들은 표시장치 및 표시장치의 구동 방법에 관한 것이다.Embodiments of the present specification relate to a display device and a method for driving the display device.

정보화 사회가 발전함에 따라 화상을 표시하는 표시장치에 대한 다양한 요구가 증가하고 있으며, 액정표시장치(LCD: Liquid Crystal Display), OLED(Organic Light Emitting Diode) 표시장치 등과 같은 다양한 유형의 표시장치가 활용되고 있다. As the information society develops, various demands for display devices that display images are increasing, and various types of display devices such as LCD (Liquid Crystal Display) and OLED (Organic Light Emitting Diode) display devices are being utilized. It is becoming.

이러한 표시장치는 다양한 유형의 영상을 표시하면서 전력 효율을 높이기 위한 방안이 요구된다. Such a display device requires a method for increasing power efficiency while displaying various types of images.

표시장치가 전력 효율을 높이기 위한 하나의 방법으로, 표시장치는 다양한 리프레시 프레임 레이트로 영상을 표시할 수 있다. As one method for improving power efficiency of the display device, the display device may display images at various refresh frame rates.

최근에는 다양한 리프레시 프레임 레이트로 영상을 표시하면서도 균일함 특성(Uniformity)과 같은 표시품질의 특성치가 우수한 수준인 표시장치를 제공하는 것이 기술적 과제가 되고 있는 실정이다. Recently, it has become a technical challenge to provide a display device that displays images at various refresh frame rates and has excellent display quality characteristics such as uniformity.

본 명세서의 실시예들은 표시되는 영상의 균일함 특성(Uniformity)을 개선할 수 있는 표시장치 및 표시장치의 구동 방법을 제공할 수 있다. Embodiments of the present specification may provide a display device capable of improving the uniformity of a displayed image and a method for driving the display device.

본 명세서의 실시예들은 발광 소자 및 발광 소자와 전기적으로 연결되는 구동 트랜지스터를 포함하는 하나 이상의 서브픽셀이 배치되고, 하나 이상의 서브픽셀과 전기적으로 연결되는 복수의 데이터 라인들이 배치되며, 제1 리프레시 프레임 레이트에서 제2 리프레시 프레임 레이트까지의 리프레시 프레임 레이트로 영상을 표시하는 표시패널, 입력된 영상 데이터에 기초하여 복수의 데이터 라인들에 영상 표시를 위한 데이터 전압을 리프레시 프레임 기간에 출력하는 데이터 구동 회로, 및 표시패널이 제2 리프레시 프레임 레이트로 영상을 표시하는 기간 동안 발광 소자의 제1 전극에 인가되는 리셋 전압을 두 가지 이상의 전압 레벨로 공급하는 파워 관리 회로를 포함하고, 제2 리프레시 프레임 레이트는 제1 리프레시 프레임 레이트보다 큰 표시장치를 제공할 수 있다.In embodiments of the present specification, one or more subpixels including a light emitting element and a driving transistor electrically connected to the light emitting element are disposed, a plurality of data lines electrically connected to the one or more subpixels are disposed, and a first refresh frame is disposed. a display panel for displaying an image at a refresh frame rate from the second refresh frame rate to a second refresh frame rate; a data driving circuit that outputs data voltages for displaying images to a plurality of data lines in a refresh frame period based on input image data; and a power management circuit supplying a reset voltage applied to a first electrode of a light emitting device at two or more voltage levels during a period in which the display panel displays an image at the second refresh frame rate, wherein the second refresh frame rate is It is possible to provide a display device with a higher refresh frame rate than 1.

본 명세서의 실시예들은 제1 리프레시 프레임 레이트 이상이고, 제2 리프레시 프레임 레이트 미만인 n(n은 양수) Hz의 리프레시 프레임 레이트로 영상을 표시하도록 설정하는 단계, 영상에서 어느 하나의 프레임에 표시되는 이미지를 표시하기 위하여 발광하는 픽셀들의 비율이, 미리 설정된 비율 이상인지 여부를 판단하는 단계, 및 발광하는 픽셀들의 비율이 미리 설정된 비율 이상이면, 제2 리프레시 프레임 레이트로 이미지를 표시하는 단계를 포함하는 표시장치의 구동 방법을 제공할 수 있다.Embodiments of the present specification set to display an image at a refresh frame rate of n (n is a positive number) Hz that is greater than or equal to the first refresh frame rate and less than the second refresh frame rate, an image displayed in any one frame of the image Determining whether the ratio of light-emitting pixels is greater than or equal to a preset ratio in order to display a display comprising the step of displaying an image at a second refresh frame rate if the ratio of light-emitting pixels is greater than or equal to a preset ratio. A driving method of the device may be provided.

본 명세서의 실시예들에 의하면, 표시되는 영상의 균일함 특성을 개선할 수 있는 표시장치 및 표시장치의 구동 방법을 제공할 수 있다. According to the embodiments of the present specification, a display device capable of improving the uniformity of a displayed image and a method for driving the display device may be provided.

도 1은 본 명세서의 실시예들에 따른 표시장치를 개략적으로 나타낸 도면이다.
도 2는 본 명세서의 실시예들에 따른 표시장치에서 서브픽셀 구조의 일 예시를 나타낸 도면이다.
도 3은 본 명세서의 실시예들에 따른 표시장치에서 샘플링 기간을 설명하기 위한 도면이다.
도 4는 본 명세서의 실시예들에 따른 표시장치에서 애노드 리셋 프레임을 설명하기 위한 도면이다.
도 5는 본 명세서의 실시예들에 따른 표시장치에서 고속 구동과 저속 구동을 예시적으로 설명하는 도면이다.
도 6과 도 7은 본 명세서의 실시예들에 따른 표시장치에서 애노드 리셋 전압의 레벨과 리프레시 프레임 레이트에 따른 표시품질의 특성치를 도시한 도면이다.
도 8은 본 명세서의 실시예들에 따른 표시장치에서 높은 균일함 특성이 요구되는 영상 패턴의 예시이다.
도 9는 본 명세서의 실시예들에 따른 표시장치에서 균일함 특성을 개선하기 위한 표시장치의 구동 방법의 예시이다.
도 10은 본 명세서의 실시예들에 따른 표시장치의 구동 방법에서 현재 상태의 값을 0 또는 1로 적용하는 단계를 구체적으로 설명하기 위한 도면이다.
도 11은 본 명세서의 실시예들에 따른 표시장치에서 이미지의 휘도에 따른 UCSL 적용 전압 값이 기재된 룩업 테이블의 일 예시이다.
도 12는 본 명세서의 실시예들에 따른 표시장치에서 휘도에 따라 애노드 리셋 전압 레벨을 바꾸어주기 위한 구성을 나타낸 도면이다. 1 is a diagram schematically illustrating a display device according to embodiments of the present specification.
2 is a diagram illustrating an example of a subpixel structure in a display device according to embodiments of the present specification.
3 is a diagram for explaining a sampling period in a display device according to embodiments of the present specification.
4 is a diagram for explaining an anode reset frame in a display device according to embodiments of the present specification.
5 is a diagram illustrating high-speed driving and low-speed driving in a display device according to example embodiments of the present specification.
6 and 7 are diagrams illustrating characteristic values of display quality according to a level of an anode reset voltage and a refresh frame rate in a display device according to embodiments of the present specification.
8 is an example of an image pattern requiring high uniformity characteristics in a display device according to embodiments of the present specification.
9 is an example of a method of driving a display device for improving a uniformity characteristic of a display device according to embodiments of the present specification.
10 is a diagram for specifically explaining a step of applying a value of 0 or 1 in a current state in a method of driving a display device according to embodiments of the present specification.
11 is an example of a lookup table in which UCSL applied voltage values according to luminance of an image are described in a display device according to embodiments of the present specification.
12 is a diagram illustrating a configuration for changing an anode reset voltage level according to luminance in a display device according to embodiments of the present specification.

이하, 본 개시의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 개시를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 개시의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.DETAILED DESCRIPTION Some embodiments of the present disclosure are described in detail below with reference to exemplary drawings. In adding reference numerals to components of each drawing, the same components may have the same numerals as much as possible even if they are displayed on different drawings. In addition, in describing the present disclosure, when it is determined that a detailed description of a related known configuration or function may obscure the gist of the present disclosure, the detailed description may be omitted. When "comprises", "has", "consists of", etc. mentioned in this specification is used, other parts may be added unless "only" is used. In the case where a component is expressed in the singular, it may include the case of including the plural unless otherwise explicitly stated.

또한, 본 개시의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. Also, terms such as first, second, A, B, (a), and (b) may be used in describing the components of the present disclosure. These terms are only used to distinguish the component from other components, and the nature, sequence, order, or number of the corresponding component is not limited by the term.

구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다. In the description of the positional relationship of components, when it is described that two or more components are "connected", "coupled" or "connected", the two or more components are directly "connected", "coupled" or "connected". ", but it will be understood that two or more components and other components may be further "interposed" and "connected", "coupled" or "connected". Here, other components may be included in one or more of two or more components that are “connected”, “coupled” or “connected” to each other.

구성 요소들이나, 동작 방법이나 제작 방법 등과 관련한 시간적 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.In the description of the temporal flow relationship related to components, operation methods, production methods, etc., for example, "after", "continued to", "after", "before", etc. Alternatively, when a flow sequence relationship is described, it may also include non-continuous cases unless “immediately” or “directly” is used.

한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.On the other hand, when a numerical value or corresponding information (eg, level, etc.) for a component is mentioned, even if there is no separate explicit description, the numerical value or its corresponding information is not indicated by various factors (eg, process factors, internal or external shocks, noise, etc.) may be interpreted as including an error range that may occur.

이하, 첨부된 도면을 참조하여 본 개시의 다양한 실시예들을 상세히 설명한다. Hereinafter, various embodiments of the present disclosure will be described in detail with reference to the accompanying drawings.

도 1은 본 명세서의 실시예들에 따른 표시장치를 개략적으로 나타낸 도면이다. 1 is a diagram schematically illustrating a display device according to embodiments of the present specification.

도 1을 참조하면, 본 명세서의 실시예들에 따른 표시장치(100)는 표시패널(110)과, 표시패널(110)을 구동하기 위한 데이터 구동 회로(120) 및 게이트 구동 회로(130)와, 데이터 구동 회로(120) 및 게이트 구동 회로(130)를 제어하기 위해 구성되는 디스플레이 컨트롤러(140)를 더 포함할 수 있다. Referring to FIG. 1 , a display device 100 according to embodiments of the present specification includes a display panel 110, a data driving circuit 120 and a gate driving circuit 130 for driving the display panel 110, and , a display controller 140 configured to control the data driving circuit 120 and the gate driving circuit 130 may be further included.

표시패널(110)에는 기판 상에 다수의 데이터 라인(DL)들 및 다수의 게이트 라인(GL)들 등의 신호 배선들이 배치될 수 있다. 표시패널(110)에는 다수의 데이터 라인(DL)들 및 다수의 게이트 라인(GL)들과 전기적으로 연결되는 다수의 서브픽셀(SP)들이 배치될 수 있다. Signal wires such as a plurality of data lines DL and a plurality of gate lines GL may be disposed on the substrate of the display panel 110 . A plurality of subpixels SP electrically connected to a plurality of data lines DL and a plurality of gate lines GL may be disposed on the display panel 110 .

표시패널(110)은 영상이 표시되는 표시 영역(AA)과, 영상이 표시되지 않는 비표시 영역(NA)을 포함할 수 있다. 표시 영역(AA)에는 영상을 표시하기 위한 다수의 서브픽셀(SP)들이 배치된다. 비표시 영역(NA)에는 데이터 구동 회로(120), 게이트 구동 회로(130)가 실장되거나, 데이터 구동 회로(120) 또는 게이트 구동 회로(130)와 연결되는 패드부가 배치될 수 있다. The display panel 110 may include a display area AA where an image is displayed and a non-display area NA where an image is not displayed. In the display area AA, a plurality of subpixels SP for displaying an image are disposed. The data driving circuit 120 and the gate driving circuit 130 may be mounted in the non-display area NA, or a pad portion connected to the data driving circuit 120 or the gate driving circuit 130 may be disposed.

데이터 구동 회로(120)는 다수의 데이터 라인(DL)들을 구동하기 위해 구성되는 회로로서, 다수의 데이터 라인(DL)들로 데이터 전압을 공급할 수 있다. 게이트 구동 회로(130)는 다수의 게이트 라인(GL)들을 구동하기 위해 구성되는 회로로서, 다수의 게이트 라인(GL)들로 게이트 신호들을 공급할 수 있다. 디스플레이 컨트롤러(140)는 데이터 구동 회로(120)의 동작을 제어하기 위해 데이터 구동 타이밍 제어 신호(DCS)를 데이터 구동 회로(120)에 공급할 수 있다. 디스플레이 컨트롤러(140)는 게이트 구동 회로(130)의 동작 타이밍을 제어하기 위한 게이트 구동 타이밍 제어 신호(GCS)를 게이트 구동 회로(130)에 공급할 수 있다. The data driving circuit 120 is a circuit configured to drive a plurality of data lines DL, and may supply data voltages to the plurality of data lines DL. The gate driving circuit 130 is a circuit configured to drive a plurality of gate lines GL, and may supply gate signals to the plurality of gate lines GL. The display controller 140 may supply the data driving timing control signal DCS to the data driving circuit 120 to control the operation of the data driving circuit 120 . The display controller 140 may supply a gate driving timing control signal GCS for controlling the operation timing of the gate driving circuit 130 to the gate driving circuit 130 .

디스플레이 컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 외부에서 입력되는 입력 영상 데이터를 데이터 구동 회로(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여, 전환된 영상 데이터(DATA)를 데이터 구동 회로(120)에 공급하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 제어할 수 있다. The display controller 140 starts scanning according to the timing implemented in each frame, converts input image data input from the outside to suit the data signal format used by the data driving circuit 120, and converts the converted image data ( DATA) may be supplied to the data driving circuit 120, and data driving may be controlled at an appropriate time according to the scan.

디스플레이 컨트롤러(140)는, 입력 영상 데이터와 함께, 수직 동기화 신호(Vsync), 수평 동기화 신호(Hsync), 입력 영상 데이터 인에이블 신호(DE: Data Enable), 클럭 신호(CLK) 등을 포함하는 각종 타이밍 신호들을 외부(예: 호스트 시스템)로부터 수신할 수 있다. The display controller 140 includes various types of input image data, including a vertical synchronization signal (Vsync), a horizontal synchronization signal (Hsync), an input image data enable signal (DE: Data Enable), a clock signal (CLK), and the like. Timing signals may be received from outside (eg host system).

디스플레이 컨트롤러(140)는, 데이터 구동 회로(120) 및 게이트 구동 회로(130)를 제어하기 위하여, 수직 동기화 신호(Vsync), 수평 동기화 신호(Hsync), 입력 데이터 인에이블 신호(DE), 클럭 신호(CLK) 등의 타이밍 신호를 입력 받아, 각종 제어 신호들(예: DCS, GCS)을 생성하여 데이터 구동 회로(120) 및 게이트 구동 회로(130)로 출력한다. The display controller 140 includes a vertical synchronization signal Vsync, a horizontal synchronization signal Hsync, an input data enable signal DE, and a clock signal to control the data driving circuit 120 and the gate driving circuit 130. A timing signal such as (CLK) is input, and various control signals (eg, DCS, GCS) are generated and output to the data driving circuit 120 and the gate driving circuit 130 .

디스플레이 컨트롤러(140)는, 데이터 구동 회로(120)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock) 등을 포함하는 각종 데이터 구동 타이밍 제어 신호(DCS: Data driving timing Control Signal)를 출력한다. In order to control the data driving circuit 120, the display controller 140 includes various data driving timing control signals (including a source start pulse (SSP) and a source sampling clock (SSC)). DCS: Data driving timing control signal) is output.

디스플레이 컨트롤러(140)는, 게이트 구동 회로(130)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 쉬프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable signal) 등을 포함하는 각종 게이트 구동 타이밍 제어 신호(GCS: Gate driving timing Control Signal)를 출력한다. To control the gate driving circuit 130, the display controller 140 includes a gate start pulse (GSP), a gate shift clock (GSC), and a gate output enable signal (GOE). It outputs various gate driving timing control signals (GCS) including an enable signal and the like.

데이터 구동 회로(120)는 디스플레이 컨트롤러(140)로부터 영상 데이터(DATA)를 입력 받아 다수의 데이터 라인(DL)들을 구동한다. The data driving circuit 120 receives image data DATA from the display controller 140 and drives a plurality of data lines DL.

데이터 구동 회로(120)는 하나 이상의 소스 드라이버 집적 회로(SDIC: Source Driver Integrated Circuit)를 포함할 수 있다. The data driving circuit 120 may include one or more Source Driver Integrated Circuits (SDICs).

각 소스 드라이버 집적회로(SDIC)는 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식으로 표시패널(110)과 연결되거나, 칩 온 글래스(COG: Chip On Glass) 방식으로 표시패널(110)의 본딩 패드에 연결되거나, 칩 온 필름(COF: Chip On Film) 방식으로 구현되어 표시패널(110)과 전기적으로 연결될 수 있다. Each source driver integrated circuit (SDIC) is connected to the display panel 110 using a Tape Automated Bonding (TAB) method or bonding the display panel 110 using a Chip On Glass (COG) method. It may be connected to a pad or implemented in a chip on film (COF) method to be electrically connected to the display panel 110 .

게이트 구동 회로(130)는 디스플레이 컨트롤러(140)의 제어에 따라, 턴-온 레벨 전압의 게이트 신호를 출력하거나, 턴-오프 레벨 전압의 게이트 신호를 출력할 수 있다. 게이트 구동 회로(130)는 다수의 게이트 라인(GL)들로 턴-온 레벨 전압의 게이트 신호를 공급함으로써, 다수의 게이트 라인(GL)들을 구동할 수 있다. The gate driving circuit 130 may output a turn-on level voltage gate signal or a turn-off level voltage gate signal according to the control of the display controller 140 . The gate driving circuit 130 may drive the plurality of gate lines GL by supplying a gate signal having a turn-on level voltage to the plurality of gate lines GL.

게이트 구동 회로(130)는 테이프 오토메티드 본딩(TAB) 방식으로 표시패널(110)과 연결되거나, 칩 온 글래스(COG) 방식 또는 칩 온 패널(COP) 방식으로 표시패널(110)의 본딩 패드에 연결되거나, 칩 온 필름(COF) 방식에 따라 표시패널(110)과 전기적으로 연결될 수 있다. The gate driving circuit 130 is connected to the display panel 110 using a tape automated bonding (TAB) method or to a bonding pad of the display panel 110 using a chip on glass (COG) method or a chip on panel (COP) method. or electrically connected to the display panel 110 according to a chip on film (COF) method.

게이트 구동 회로(130)는 게이트 인 패널(GIP: Gate In Panel) 타입으로 표시패널(110)의 비표시 영역(NA)에 형성될 수 있다. 게이트 구동 회로(130)는 표시패널(110)의 기판 상에 배치되거나, 기판에 연결될 수 있다. 게이트 구동 회로(130)는 게이트 인 패널(GIP) 타입인 경우, 기판의 비표시 영역(NA)에 배치될 수 있다. 게이트 구동 회로(130)는 칩 온 글래스(COG) 방식 또는 칩 온 필름(COF) 방식인 경우, 표시패널(110)의 기판에 연결될 수 있다. The gate driving circuit 130 may be formed in the non-display area NA of the display panel 110 in a gate-in-panel (GIP) type. The gate driving circuit 130 may be disposed on or connected to the substrate of the display panel 110 . When the gate driving circuit 130 is a gate-in-panel (GIP) type, it may be disposed in the non-display area NA of the substrate. The gate driving circuit 130 may be connected to the substrate of the display panel 110 in the case of a chip on glass (COG) method or a chip on film (COF) method.

데이터 구동 회로(120)는, 게이트 구동 회로(130)에 의해 특정 게이트 라인(GL)이 열리면, 디스플레이 컨트롤러(140)로부터 수신한 영상 데이터(DATA)를 아날로그 형태의 데이터 전압으로 변환하여 다수의 데이터 라인(DL)들로 공급할 수 있다. When a specific gate line GL is opened by the gate driving circuit 130, the data driving circuit 120 converts the image data DATA received from the display controller 140 into an analog data voltage to generate a plurality of data It can be supplied through lines DL.

데이터 구동 회로(120)는 표시패널(110)의 일 측(예: 상측 또는 하측)에 연결될 수 있다. 구동 방식, 패널 설계 방식 등에 따라, 데이터 구동 회로(120)는 표시패널(110)의 양측(예: 상측과 하측)에 모두 연결되거나, 표시패널(110)의 4 측면 중 2 이상의 측면에 연결될 수도 있다. The data driving circuit 120 may be connected to one side (eg, upper or lower side) of the display panel 110 . Depending on the driving method and the panel design method, the data driving circuit 120 may be connected to both sides (eg, upper and lower sides) of the display panel 110 or may be connected to two or more of the four side surfaces of the display panel 110. there is.

게이트 구동 회로(130)는 표시패널(110)의 일측(예: 좌측 또는 우측)에 연결될 수 있다. 구동 방식, 패널 설계 방식 등에 따라, 게이트 구동 회로(130)는 표시패널(110)의 양측(예: 좌측과 우측)에 모두 연결되거나, 표시패널(110)의 4 측면 중 2 이상의 측면에 연결될 수도 있다. The gate driving circuit 130 may be connected to one side (eg, the left or right side) of the display panel 110 . Depending on the driving method and the panel design method, the gate driving circuit 130 may be connected to both sides (eg, left and right) of the display panel 110 or may be connected to two or more of the four side surfaces of the display panel 110. there is.

디스플레이 컨트롤러(140)는 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨트롤러를 포함하여 다른 제어 기능도 더 수행할 수 있는 제어장치일 수도 있으며, 타이밍 컨트롤러와는 다른 제어장치일 수 있고, 제어장치 내 회로일 수도 있다. 디스플레이 컨트롤러(140)는 IC(Integrated Circuit), FPGA(Field Programmable Gate Array), ASIC(Application Specific Integrated Circuit), 또는 프로세서(Processor) 등의 다양한 회로나 전자 부품으로 구현될 수 있다. The display controller 140 may be a timing controller used in a typical display technology, a control device capable of further performing other control functions including a timing controller, or a control device different from the timing controller. Yes, it may be a circuit in the control device. The display controller 140 may be implemented with various circuits or electronic components such as an Integrated Circuit (IC), a Field Programmable Gate Array (FPGA), an Application Specific Integrated Circuit (ASIC), or a processor.

디스플레이 컨트롤러(140)는 인쇄회로기판(PCB: Printed Circuit Board), 가요성 인쇄회로기판(FPCB: Flexible Printed Circuit Board) 등에 실장되고, 인쇄회로기판(PCB), 가요성 인쇄회로기판(FPCB) 등을 통해 데이터 구동 회로(120) 및 게이트 구동 회로(130)와 전기적으로 연결될 수 있다. The display controller 140 is mounted on a printed circuit board (PCB), flexible printed circuit board (FPCB), etc. It can be electrically connected to the data driving circuit 120 and the gate driving circuit 130 through .

디스플레이 컨트롤러(140)는, 미리 정해진 하나 이상의 인터페이스에 따라 데이터 구동 회로(120)와 신호를 송수신할 수 있다. 여기서, 예를 들어, 인터페이스는 LVDS(Low Voltage Differential Signaling) 인터페이스, EPI 인터페이스, SPI(Serial Peripheral Interface) 등을 포함할 수 있다. The display controller 140 may transmit and receive signals to and from the data driving circuit 120 according to one or more predetermined interfaces. Here, for example, the interface may include a Low Voltage Differential Signaling (LVDS) interface, an EPI interface, or a Serial Peripheral Interface (SPI).

디스플레이 컨트롤러(140)는 하나 이상의 레지스터 등의 기억매체를 포함할 수 있다. The display controller 140 may include a storage medium such as one or more registers.

본 명세서의 실시예들에 따른 표시장치(100)는 액정표시장치 등의 백라이트 유닛을 포함하는 표시장치일 수도 있고, OLED(Organic Light Emitting Diode) 디스플레이, 퀀텀 닷(Quantum Dot) 디스플레이, 마이크로 LED(Micro Light Emitting Diode) 디스플레이 등의 자발광 표시장치일 수도 있다. The display device 100 according to the embodiments of the present specification may be a display device including a backlight unit such as a liquid crystal display device, organic light emitting diode (OLED) display, quantum dot display, micro LED ( It may also be a self-luminous display device such as a Micro Light Emitting Diode display.

본 명세서의 실시예들에 따른 표시장치(100)가 OLED 디스플레이인 경우, 각 서브픽셀(SP)은 스스로 빛을 내는 유기발광 소자(OLED)를 발광 소자로서 포함할 수 있다. 본 명세서의 실시예들에 따른 표시장치(100)가 퀀텀 닷 디스플레이인 경우, 각 서브픽셀(SP)은 스스로 빛을 내는 반도체 결정인 퀀텀 닷으로 만들어진 발광 소자를 포함할 수 있다. 본 명세서의 실시예들에 따른 표시장치가 마이크로 LED 디스플레이인 경우, 각 서브픽셀(SP)은 스스로 빛을 내고 무기물을 기반으로 만들어진 마이크로 LED를 발광 소자로서 포함할 수 있다. 아래에서는 설명의 편의를 위해 본 명세서의 실시예들에 따른 표시장치(100)는 OLED 디스플레이인 경우를 예로 들어 설명하지만, 본 발명이 OLED 디스플레이인 경우에 한정되는 것은 아니다. When the display device 100 according to the embodiments of the present specification is an OLED display, each sub-pixel SP may include an organic light emitting diode (OLED) that emits light by itself as a light emitting element. When the display device 100 according to embodiments of the present specification is a quantum dot display, each subpixel SP may include a light emitting element made of quantum dots, which are semiconductor crystals that emit light themselves. When the display device according to the exemplary embodiments of the present specification is a micro LED display, each subpixel SP may emit light by itself and may include a micro LED made based on an inorganic material as a light emitting device. For convenience of explanation, the display device 100 according to the embodiments of the present specification is an OLED display as an example, but the present invention is not limited to the OLED display.

도 2는 본 명세서의 실시예들에 따른 표시장치에서 서브픽셀(SP) 구조의 일 예시를 나타낸 도면이다. 2 is a diagram illustrating an example of a structure of a subpixel (SP) in a display device according to embodiments of the present specification.

도 2를 참조하면, 서브픽셀(SP)은 유기발광 소자(OLED)와, 유기발광 소자(OLED)를 구동하기 위해 구성되는 구동 트랜지스터(D-TFT)를 포함할 수 있다. Referring to FIG. 2 , the subpixel SP may include an organic light emitting device OLED and a driving transistor D-TFT configured to drive the organic light emitting device OLED.

서브픽셀(SP)은 구동 트랜지스터(D-TFT) 이외에 하나 이상의 트랜지스터를 더 포함할 수 있다. 각 서브픽셀(SP)은 하나 이상의 산화물 반도체 트랜지스터(Oxide TFT)를 포함할 수 있다. The subpixel SP may further include one or more transistors in addition to the driving transistor D-TFT. Each subpixel SP may include one or more oxide semiconductor transistors (Oxide TFT).

각 서브픽셀(SP)은 구동 트랜지스터(D-TFT)와 제1 내지 제6 트랜지스터(T1~T6)를 포함할 수 있다. 각각의 트랜지스터들은 P형 트랜지스터 또는 N형 트랜지스터일 수 있다. Each subpixel SP may include a driving transistor D-TFT and first to sixth transistors T1 to T6. Each of the transistors may be a P-type transistor or an N-type transistor.

N형 트랜지스터는 반도체성 산화물을 이용하여 형성되는 산화물 트랜지스터(예를 들어, 인듐, 갈륨, 아연 산화물 또는 IGZO와 같은 반도체성 산화물로부터 형성된 채널을 갖는 트랜지스터)로 이루어질 수 있다. P형 트랜지스터는 실리콘과 같은 반도체로부터 형성된 실리콘 트랜지스터(예를 들어, LTPS 또는 저온 폴리 실리콘으로 지칭되는 저온 프로세스를 이용하여 형성된 폴리 실리콘 채널을 갖는 트랜지스터)일 수 있다. The N-type transistor may be formed of an oxide transistor formed using a semiconductor oxide (eg, a transistor having a channel formed from an oxide of indium, gallium, zinc, or a semiconductor oxide such as IGZO). A P-type transistor may be a silicon transistor formed from a semiconductor such as silicon (eg, a transistor having a poly-silicon channel formed using a low-temperature process referred to as LTPS or low-temperature poly-silicon).

산화물 트랜지스터는 실리콘 트랜지스터보다 상대적으로 누설 전류가 적은 특징을 갖는다. 이에 따라, 낮은 리프레시 프레임 레이트를 구현하는 것이 상대적으로 유리할 수 있다. Oxide transistors have relatively less leakage current than silicon transistors. Accordingly, it may be relatively advantageous to implement a low refresh frame rate.

서브픽셀(SP)은 데이터 전압(Vdata)에 대응하는 전압을 구동 트랜지스터(D-TFT)의 게이트 노드에 하나의 프레임 기간 동안 인가하기 위해 구성되는 스토리지 캐패시터(Cstg)를 더 포함할 수 있다. The subpixel SP may further include a storage capacitor Cstg configured to apply a voltage corresponding to the data voltage Vdata to the gate node of the driving transistor D-TFT for one frame period.

7개의 트랜지스터와 1개의 캐패시터를 포함하는 서브픽셀(SP)의 구조는 7T(Transistor) 1C(Capacitor) 구조라고도 한다. The structure of the subpixel (SP) including 7 transistors and 1 capacitor is also referred to as a 7T (transistor) 1C (capacitor) structure.

아래에서는, 설명의 편의룰 위해 본 명세서의 실시예들에 따른 표시장치에서 서브픽셀(SP)의 구조가 7T1C인 구조를 예로 들어 설명한다. 다만, 본 명세서의 실시예들에 따른 표시장치에서 서브픽셀(SP)의 구조가 7T1C 구조로 한정되는 것은 아니며, 서브픽셀(SP)은 두 개 이상의 트랜지스터와 하나 이상의 캐패시터를 포함할 수 있다. 또한, 서브픽셀(SP)의 구조는 7T1C 구조를 가지더라도 트랜지스터와 캐패시터의 배치에 따라 다양하게 설계 변경될 수 있으며, 도 2에 개시된 구조로 제한되는 것은 아니다. 또한, 서브픽셀(SP)이 포함하는 트랜지스터들 중 하나 이상의 트랜지스터는 산화물 트랜지스터로 형성될 수 있다. 아래에서는, 설명의 편의를 위해 서브픽셀(SP)의 구조가 7T1C 구조인 것으로 예를 들어 설명한다. Hereinafter, for convenience of explanation, a structure of a 7T1C structure of a subpixel SP in a display device according to embodiments of the present specification will be described as an example. However, the structure of the subpixel SP in the display device according to the exemplary embodiments of the present specification is not limited to the 7T1C structure, and the subpixel SP may include two or more transistors and one or more capacitors. In addition, the structure of the subpixel SP may be variously designed depending on the arrangement of transistors and capacitors even if it has a 7T1C structure, and is not limited to the structure shown in FIG. 2 . Also, one or more of the transistors included in the subpixel SP may be formed as an oxide transistor. In the following, for convenience of description, the structure of the subpixel SP is described as an example of a 7T1C structure.

제1 트랜지스터(T1)는 구동 트랜지스터(D-TFT)의 제1 노드(N1)와 데이터 라인(DL) 사이의 전기적 연결을 스위칭하기 위해 구성될 수 있다. 구동 트랜지스터(D-TFT)의 제1 노드(N1)는 구동 트랜지스터(D-TFT)의 소스 노드 또는 드레인 노드 중 어느 하나일 수 있다. 제1 트랜지스터(T1)는 제2 스캔 신호(Scan2[n])에 의해 동작 타이밍이 제어될 수 있다. 제1 트랜지스터(T1)에 턴-온 레벨 전압의 제2 스캔 신호(Scan2[n])가 인가되면, 구동 트랜지스터(D-TFT)의 제1 노드(N1)에는 데이터 전압(Vdata)이 인가된다. The first transistor T1 may be configured to switch an electrical connection between the first node N1 of the driving transistor D-TFT and the data line DL. The first node N1 of the driving transistor D-TFT may be either a source node or a drain node of the driving transistor D-TFT. An operation timing of the first transistor T1 may be controlled by the second scan signal Scan2[n]. When the second scan signal Scan2[n] of the turn-on level voltage is applied to the first transistor T1, the data voltage Vdata is applied to the first node N1 of the driving transistor D-TFT. .

제2 트랜지스터(T2)는 구동 트랜지스터(D-TFT)의 제1 노드(N1)와 고전위 구동 전압(VDDEL) 라인 사이의 전기적 연결을 스위칭하기 위해 구성될 수 있다. 제2 트랜지스터(T2)는 발광 신호(EM[n])에 의해 동작 타이밍이 제어될 수 있다. 제2 트랜지스터(T2)에 턴-온 레벨 전압의 발광 신호(EM[n])가 인가되면, 구동 트랜지스터(D-TFT)의 제1 노드(N1)에는 고전위 구동 전압(VDDEL)이 인가된다. The second transistor T2 may be configured to switch an electrical connection between the first node N1 of the driving transistor D-TFT and the high potential driving voltage VDDEL line. An operation timing of the second transistor T2 may be controlled by the emission signal EM[n]. When the light emitting signal EM[n] of the turn-on level voltage is applied to the second transistor T2, the high potential driving voltage VDDEL is applied to the first node N1 of the driving transistor D-TFT. .

도 2를 참조하면, 스토리지 캐패시터(Cstg)는 구동 트랜지스터(D-TFT)의 제2 노드(N2)에 전기적으로 연결되는 일단과, 고전위 구동 전압(VDDEL) 라인에 전기적으로 연결되는 타단을 포함할 수 있다. 스토리지 캐패시터(Cstg)의 타단은 제2 트랜지스터(T2)의 소스 노드 또는 드레인 노드 중 어느 하나의 노드와 전기적으로 연결될 수 있다. 구동 트랜지스터(D-TFT)의 제2 노드(N2)는 구동 트랜지스터(D-TFT)의 게이트 노드일 수 있다. Referring to FIG. 2 , the storage capacitor Cstg includes one end electrically connected to the second node N2 of the driving transistor D-TFT and the other end electrically connected to the high potential driving voltage VDDEL line. can do. The other end of the storage capacitor Cstg may be electrically connected to either a source node or a drain node of the second transistor T2. The second node N2 of the driving transistor D-TFT may be a gate node of the driving transistor D-TFT.

제3 트랜지스터(T3)는 구동 트랜지스터(D-TFT)의 제2 노드(N2)와 제3 노드(N3) 사이에 전기적으로 연결된다. 제3 트랜지스터(T3)는 제1 스캔 신호(Scan1[n])에 의해 동작 타이밍이 제어될 수 있다. 구동 트랜지스터(D-TFT)의 제3 노드(N3)는, 구동 트랜지스터(D-TFT)의 소스 노드 또는 드레인 노드 중 다른 하나일 수 있다. The third transistor T3 is electrically connected between the second node N2 and the third node N3 of the driving transistor D-TFT. An operation timing of the third transistor T3 may be controlled by the first scan signal Scan1[n]. The third node N3 of the driving transistor D-TFT may be another one of a source node or a drain node of the driving transistor D-TFT.

제3 트랜지스터(T3)는 산화물 트랜지스터일 수 있다. 산화물 트랜지스터의 누설 전류가 낮은 특징으로 인해, 구동 트랜지스터(D-TFT)의 제2 노드(N2)의 전압 레벨은 일정하게 유지될 수 있다. 이에 따라, 매 프레임마다 영상 표시를 위한 데이터 전압(Vdata)이 인가되지 않더라도, 서브픽셀(SP)은 이전 프레임에 입력된 데이터 전압(Vdata)에 기초하여 영상을 표시할 수 있다. The third transistor T3 may be an oxide transistor. Due to the low leakage current characteristic of the oxide transistor, the voltage level of the second node N2 of the driving transistor D-TFT may be maintained constant. Accordingly, even if the data voltage Vdata for image display is not applied for each frame, the sub-pixel SP can display an image based on the data voltage Vdata input in the previous frame.

제4 트랜지스터(T4)는 구동 트랜지스터(D-TFT)의 제3 노드(N3)와 초기화 전압(Vini) 라인 사이의 전기적 연결을 스위칭하기 위해 구성될 수 있다. 제4 트랜지스터(T4)의 구동 타이밍은 제3 스캔 신호(Scan3[n])에 의해 제어될 수 있다. 턴-온 레벨 전압의 제3 스캔 신호(Scan3[n])가 인가되면 구동 트랜지스터(D-TFT)의 제3 노드(N3)에는 초기화 전압(Vini)이 인가된다. The fourth transistor T4 may be configured to switch an electrical connection between the third node N3 of the driving transistor D-TFT and the initialization voltage Vini line. The driving timing of the fourth transistor T4 may be controlled by the third scan signal Scan3[n]. When the third scan signal Scan3[n] of the turn-on level voltage is applied, the initialization voltage Vini is applied to the third node N3 of the driving transistor D-TFT.

제5 트랜지스터(T5)는 구동 트랜지스터(D-TFT)의 제3 노드(N3)와 발광 소자(ED)의 제1 전극 사이의 전기적 연결을 스위칭하기 위해 구성될 수 있다. 제5 트랜지스터(T5)는 제4 노드(N4)를 포함하며, 제5 트랜지스터(T5)의 제4 노드(N4)에서 발광 소자(ED)의 제1 전극과 전기적으로 연결된다. 제5 트랜지스터(T5)의 제4 노드(N4)는 제5 트랜지스터(T5)의 소스 노드 또는 드레인 노드일 수 있다. 발광 소자(ED)의 제1 전극은 애노드 전극 또는 캐소드 전극일 수 있다. 아래에서는, 발광 소자(ED)의 제1 전극은 애노드 전극인 것으로 가정하고 설명한다. The fifth transistor T5 may be configured to switch an electrical connection between the third node N3 of the driving transistor D-TFT and the first electrode of the light emitting element ED. The fifth transistor T5 includes a fourth node N4 and is electrically connected to the first electrode of the light emitting element ED at the fourth node N4 of the fifth transistor T5. The fourth node N4 of the fifth transistor T5 may be a source node or a drain node of the fifth transistor T5. The first electrode of the light emitting device ED may be an anode electrode or a cathode electrode. In the following description, it is assumed that the first electrode of the light emitting element ED is an anode electrode.

제5 트랜지스터(T5)는 발광 신호(EM[n])에 의해 동작 타이밍이 제어된다. 제5 트랜지스터(T5)의 동작 타이밍을 제어하는 발광 신호(EM[n])는, 제2 트랜지스터(T2)의 동작 타이밍을 제어하는 발광 신호(EM[n])와 동일할 수 있다. 제5 트랜지스터(T5)의 게이트 노드와 제2 트랜지스터(T2)의 게이트 노드는 하나의 발광 신호(EM[n]) 라인에 전기적으로 연결될 수 있다. The operation timing of the fifth transistor T5 is controlled by the emission signal EM[n]. The emission signal EM[n] for controlling the operation timing of the fifth transistor T5 may be the same as the emission signal EM[n] for controlling the operation timing of the second transistor T2. The gate node of the fifth transistor T5 and the gate node of the second transistor T2 may be electrically connected to one emission signal EM[n] line.

제6 트랜지스터(T6)는 발광 소자(ED)의 제1 전극과 리셋 전압(VAR) 라인 사이의 전기적 연결을 스위칭하기 위해 구성될 수 있다. 발광 소자(ED)의 제1 전극이 애노드 전극인 경우, 리셋 전압(VAR)은 애노드 리셋 전압(VAR: Anode Reset Voltage)일 수 있다. The sixth transistor T6 may be configured to switch an electrical connection between the first electrode of the light emitting element ED and the reset voltage VAR line. When the first electrode of the light emitting device ED is an anode electrode, the reset voltage VAR may be an anode reset voltage (VAR).

제6 트랜지스터(T6)는 제3 스캔 신호(Scan3[n+1])에 의해 동작 타이밍이 제어될 수 있다. 제6 트랜지스터(T6)의 동작 타이밍을 제어하는 제3 스캔 신호(Scan3[n+1])는, 다른 서브픽셀(SP)에 포함된 제4 트랜지스터(T4)의 동작 타이밍을 제어하는 제3 스캔 신호(Scan3)와 동일한 신호일 수 있다. An operation timing of the sixth transistor T6 may be controlled by the third scan signal Scan3[n+1]. The third scan signal Scan3[n+1], which controls the operating timing of the sixth transistor T6, controls the operating timing of the fourth transistor T4 included in the other subpixel SP. It may be the same signal as the signal Scan3.

예를 들어, n(n은 1 이상의 정수) 번째 게이트 라인과 전기적으로 연결된 서브픽셀(SP)에 포함되는 제6 트랜지스터(T6)에는 제3 스캔 신호(Scan3[n+1])가 인가될 수 있다. 상기 서브픽셀(SP)에 인가되는 제3 스캔 신호(Scan3[n+1])는, n+1번째 게이트 라인에 위치하는 서브픽셀(SP)에 포함된 제4 트랜지스터(T4)에 인가되는 제3 스캔 신호(Scan3[n+1])와 동일한 신호일 수 있다. For example, the third scan signal Scan3[n+1] may be applied to the sixth transistor T6 included in the subpixel SP electrically connected to the nth gate line (n is an integer greater than or equal to 1). there is. The third scan signal Scan3[n+1] applied to the subpixel SP is applied to the fourth transistor T4 included in the subpixel SP positioned on the n+1th gate line. It may be the same signal as the 3-scan signal (Scan3[n+1]).

유기발광 소자(OLED)의 제1 전극은 제5 트랜지스터(T5)의 제4 노드(N4)와 전기적으로 연결된다. 유기발광 소자(OLED)의 제2 전극은 저전위 구동 전압(VSSEL) 라인에 전기적으로 연결된다. 유기발광 소자(OLED)의 제1 전극은 애노드 전극 또는 캐소드 전극 중 어느 하나일 수 있고, 유기발광 소자(OLED)의 제2 전극은 애노드 전극 또는 캐소드 전극 중 다른 하나일 수 있다. A first electrode of the organic light emitting diode OLED is electrically connected to the fourth node N4 of the fifth transistor T5. The second electrode of the organic light emitting diode OLED is electrically connected to the low potential driving voltage VSSEL line. The first electrode of the organic light emitting diode OLED may be either an anode electrode or a cathode electrode, and the second electrode of the organic light emitting diode OLED may be the other one of the anode electrode or the cathode electrode.

고전위 구동 전압(VDDEL) 라인과 저전위 구동 전압(VSSEL) 라인은 표시패널에 배치되는 다수의 서브픽셀(SP)들과 공통으로 연결되는 공통 전압 라인일 수 있다. The high potential driving voltage (VDDEL) line and the low potential driving voltage (VSSEL) line may be a common voltage line commonly connected to a plurality of subpixels (SP) disposed on the display panel.

도 2를 참조하면, 제3 트랜지스터(T3)는 N형 트랜지스터일 수 있다. 제3 트랜지스터(T3)를 제외한 나머지 트랜지스터들은 P형 트랜지스터일 수 있다. 구동 트랜지스터(D-TFT), 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6)는 P형 트랜지스터일 수 있으나, 전술한 트랜지스터들 중 하나 이상의 트랜지스터는 N형 트랜지스터로 형성될 수도 있다. Referring to FIG. 2 , the third transistor T3 may be an N-type transistor. Other transistors other than the third transistor T3 may be P-type transistors. The driving transistor D-TFT, the first transistor T1, the second transistor T2, the fourth transistor T4, the fifth transistor T5, and the sixth transistor T6 may be P-type transistors. One or more of the transistors described above may be formed as N-type transistors.

도 3은 본 명세서의 실시예들에 따른 표시장치에서 샘플링 기간(Sampling)을 설명하기 위한 도면이다. 3 is a diagram for explaining a sampling period in a display device according to embodiments of the present specification.

도 3에는 7T1C 구조의 서브픽셀(SP)과, 영상 표시를 위한 데이터 전압(Vdata)이 서브픽셀(SP)에 입력되는 리프레시 프레임 기간에 대한 타이밍도가 도시되어 있다. 3 shows a timing diagram for a subpixel SP having a 7T1C structure and a refresh frame period in which a data voltage Vdata for displaying an image is input to the subpixel SP.

리프레시 프레임은, 구동 트랜지스터(D-TFT)의 제3 노드(N3)에 하이 레벨 전압의 초기화 전압(Vini_H)을 인가하기 위해 구성되는 제1 온-바이어스 기간(OBS1) 및 제2 온-바이어스 기간(OBS2)과, 구동 트랜지스터(D-TFT)의 제2 노드(N2)에 데이터 전압(Vdata)에 대응하는 전압을 인가하기 위해 구성되는 샘플링 기간(Sampling)을 포함할 수 있다. The refresh frame includes a first on-bias period OBS1 and a second on-bias period configured to apply the high-level initialization voltage Vini_H to the third node N3 of the driving transistor D-TFT. (OBS2) and a sampling period (Sampling) configured to apply a voltage corresponding to the data voltage (Vdata) to the second node (N2) of the driving transistor (D-TFT).

온-바이어스 기간(OBS1, OBS2)은 구동 트랜지스터(D-TFT)에서 발생할 수 있는 히스테리시스 효과를 완화시키고, 응답 특성을 개선하기 위해 마련된 기간일 수 있다. The on-bias periods OBS1 and OBS2 may be provided to mitigate a hysteresis effect that may occur in the driving transistor D-TFT and improve response characteristics.

샘플링 기간(Sampling) 동안, 제2 트랜지스터(T2)와 제5 트랜지스터(T5)에는 턴-오프 레벨 전압의 발광 신호(EM[n])가 인가된다. 제3 트랜지스터(T3)에는 턴-온 레벨 전압의 제1 스캔 신호(Scan1[n])가 인가된다. 제1 트랜지스터(T1)에는 턴-온 레벨 전압의 제2 스캔 신호(Scan2[n])가 인가된다. 제4 트랜지스터(T4)와 제6 트랜지스터(T6)에는 턴-오프 레벨 전압의 제3 스캔 신호(Scan3[n] 및 Scan3[n+1])가 각각 인가된다. During the sampling period Sampling, the turn-off level voltage of the emission signal EM[n] is applied to the second transistor T2 and the fifth transistor T5. The first scan signal Scan1[n] of the turn-on level voltage is applied to the third transistor T3. The second scan signal Scan2[n] of the turn-on level voltage is applied to the first transistor T1. Third scan signals Scan3[n] and Scan3[n+1] having turn-off level voltages are applied to the fourth transistor T4 and the sixth transistor T6, respectively.

도 3을 참조하면, 샘플링 기간(Sampling) 이전에, 구동 트랜지스터(D-TFT)의 제3 노드(N3)에는 로우 레벨 전압의 초기화 전압(Vini_L)이 인가된다. 샘플링 기간(Sampling)에서 제3 트랜지스터(T3)가 턴-온 되면, 구동 트랜지스터(D-TFT)의 제3 노드(N3)와 제2 노드(N2)는 전기적으로 연결되고, 구동 트랜지스터(D-TFT)의 제2 노드(N2)에는 턴-온 레벨 전압이 인가된다. Referring to FIG. 3 , before the sampling period (Sampling), the low-level initialization voltage Vini_L is applied to the third node N3 of the driving transistor D-TFT. When the third transistor T3 is turned on during the sampling period Sampling, the third node N3 and the second node N2 of the driving transistor D-TFT are electrically connected, and the driving transistor D-TFT is electrically connected. A turn-on level voltage is applied to the second node N2 of the TFT.

샘플링 기간(Sampling)에, 구동 트랜지스터(D-TFT)와 제1 트랜지스터(T1) 및 제3 트랜지스터(T3)가 턴-온 되면, 구동 트랜지스터(D-TFT)의 제2 노드(N2)에는 데이터 전압(Vdata)에 대응하는 전압이 인가된다. 이에 따라, 스토리지 캐패시터(Cstg)의 일단에는 데이터 전압(Vdata)에 대응하는 전압이 인가된다. During the sampling period, when the driving transistor D-TFT, the first transistor T1, and the third transistor T3 are turned on, data is stored in the second node N2 of the driving transistor D-TFT. A voltage corresponding to the voltage Vdata is applied. Accordingly, a voltage corresponding to the data voltage Vdata is applied to one end of the storage capacitor Cstg.

도 4는 본 명세서의 실시예들에 따른 표시장치에서 애노드 리셋 프레임(Anode Reset Frame)을 설명하기 위한 도면이다. 4 is a diagram for explaining an anode reset frame in a display device according to embodiments of the present specification.

도 4를 참조하면, 제2 트랜지스터(T2)와 제5 트랜지스터(T5)에는 턴-오프 레벨 전압의 발광 신호(EM[n])가 인가된다. 제3 트랜지스터(T3)에는 턴-오프 레벨 전압의 제1 스캔 신호(Scan1[n])가 인가된다. 제1 트랜지스터(T1)에는 턴-오프 레벨 전압의 제2 스캔 신호(Scan2[n])가 인가된다. 제4 트랜지스터(T4) 및 제6 트랜지스터(T6)에는 제3 스캔 신호(Scan3[n] 및 Scan3[n+1])가 각각 인가된다. 제3 스캔 신호(Scan3[n] 및 Scan3[n+1])는 애노드 리셋 프레임(Anode Reset Frame) 기간 동안, 턴-온 레벨 전압과 턴-오프 레벨 전압을 적어도 한 번씩 가질 수 있다. Referring to FIG. 4 , the light emitting signal EM[n] of the turn-off level voltage is applied to the second transistor T2 and the fifth transistor T5. The first scan signal Scan1[n] of the turn-off level voltage is applied to the third transistor T3. The second scan signal Scan2[n] of the turn-off level voltage is applied to the first transistor T1. The third scan signals Scan3[n] and Scan3[n+1] are applied to the fourth transistor T4 and the sixth transistor T6, respectively. The third scan signals Scan3[n] and Scan3[n+1] may have turn-on level voltages and turn-off level voltages at least once during the anode reset frame period.

제3 스캔 신호(Scan3[n])가 턴-온 레벨 전압일 때, 제4 트랜지스터(T4)는 턴-온 된다. 구동 트랜지스터(D-TFT)의 제3 노드(N3)에는 하이 레벨 전압의 초기화 전압(Vini_H)이 인가된다. When the third scan signal Scan3[n] is at the turn-on level voltage, the fourth transistor T4 is turned on. A high-level initialization voltage Vini_H is applied to the third node N3 of the driving transistor D-TFT.

애노드 리셋 프레임 기간 동안, 구동 트랜지스터(D-TFT)의 제3 노드(N3)에 하이 레벨 전압의 초기화 전압(Vini_H)이 인가되는 기간은 제3 온-바이어스 기간(OBS3) 및 제4 온-바이어스 기간(OBS4)일 수 있다. During the anode reset frame period, the period during which the high-level initialization voltage Vini_H is applied to the third node N3 of the driving transistor D-TFT is the third on-bias period OBS3 and the fourth on-bias period. It can be a period (OBS4).

제3 스캔 신호(Scan3[n+1])가 턴-온 레벨 전압일 때, 제6 트랜지스터(T6)는 턴-온 된다. 유기발광 소자(OLED)의 제1 전극에는 애노드 리셋 전압(VAR)이 인가된다. When the third scan signal Scan3[n+1] is at the turn-on level voltage, the sixth transistor T6 is turned on. An anode reset voltage VAR is applied to the first electrode of the organic light emitting diode OLED.

한편, 애노드 리셋 프레임 기간 동안 유기발광 소자(OLED)의 제1 전극에 인가되는 애노드 리셋 전압(VAR)의 전압 레벨은, 전술한 리프레시 프레임 기간 동안 유기발광 소자(OLED)의 제1 전극에 인가되는 애노드 리셋 전압(VAR)의 전압 레벨과 다를 수 있다. Meanwhile, the voltage level of the anode reset voltage VAR applied to the first electrode of the organic light emitting diode OLED during the anode reset frame period is applied to the first electrode of the organic light emitting diode OLED during the aforementioned refresh frame period. It may be different from the voltage level of the anode reset voltage VAR.

상기 두 기간 동안 유기발광 소자(OLED)의 제1 전극에 인가되는 애노드 리셋 전압(VAR)의 전압 레벨을 구분하기 위하여, 리프레시 프레임 기간에 애노드 리셋 전압(VAR)의 전압 레벨을 “VAR_a” 라고 하고, 애노드 리셋 프레임 기간에 애노드 리셋 전압(VAR)의 전압 레벨을 “VAR_b” 라고 한다. 애노드 리셋 프레임은 스킵 프레임이라고도 한다. In order to distinguish the voltage level of the anode reset voltage VAR applied to the first electrode of the organic light emitting diode OLED during the two periods, the voltage level of the anode reset voltage VAR during the refresh frame period is referred to as “VAR_a” , the voltage level of the anode reset voltage (VAR) in the anode reset frame period is referred to as “VAR_b”. An anode reset frame is also referred to as a skip frame.

도 4를 참조하면, 애노드 리셋 프레임 기간에 다수의 데이터 라인(DL)에는 미리 설정된 레벨 전압의 데이터 전압(Vdata)이 인가된다. Referring to FIG. 4 , a data voltage Vdata having a preset level voltage is applied to the plurality of data lines DL in the anode reset frame period.

구동 트랜지스터(D-TFT)의 제2 노드(N2)와, 해당 구동 트랜지스터(D-TFT)의 데이터 전압(Vdata)을 인가하는 데이터 라인(DL) 사이에는 기생 캐패시턴스(Cpara)가 형성될 수 있다. 경우에 따라, 해당 데이터 라인(DL)에 전기적으로 연결되는 일단과 구동 트랜지스터(D-TFT)의 제2 노드(N2)에 전기적으로 연결되는 타단을 갖는 캐패시터 소자가 더 배치될 수도 있다. 아래에서는 구동 트랜지스터(D-TFT)의 제2 노드(N2)와 데이터 라인(DL) 사이에 기생 캐패시턴스(Cpara)가 형성된 경우를 예로 들어 설명한다. A parasitic capacitance Cpara may be formed between the second node N2 of the driving transistor D-TFT and the data line DL to which the data voltage Vdata of the corresponding driving transistor D-TFT is applied. . In some cases, a capacitor element having one end electrically connected to the corresponding data line DL and the other end electrically connected to the second node N2 of the driving transistor D-TFT may be further disposed. Hereinafter, a case in which parasitic capacitance Cpara is formed between the second node N2 of the driving transistor D-TFT and the data line DL will be described as an example.

구동 트랜지스터(D-TFT)의 제2 노드(N2)와 데이터 라인(DL) 사이에 기생 캐패시턴스(Cpara)가 형성됨에 따라, 데이터 라인(DL)에 미리 설정된 레벨의 전압을 인가함으로써, 구동 트랜지스터(D-TFT)의 제2 노드(N2)의 전압 레벨이 변동하는 정도가 최소화될 수 있다. As the parasitic capacitance Cpara is formed between the second node N2 of the driving transistor D-TFT and the data line DL, by applying a voltage of a preset level to the data line DL, the driving transistor ( The degree to which the voltage level of the second node N2 of the D-TFT varies can be minimized.

애노드 리셋 프레임 기간에 구동 트랜지스터(D-TFT)의 제2 노드(N2)의 전압 레벨이 변동하는 것을 방지하기 위하여 데이터 라인(DL)에 인가하는 데이터 신호(Vdata)는 “파크 전압(Vpark)”이라고도 한다. 파크 전압(Vpark)의 전압 레벨은, 블랙 계조의 영상, 또는 저계조의 영상을 표시하기 위한 데이터 신호(Vdata)의 전압 레벨과 같거나, 또는 유사할 수 있다. In order to prevent the voltage level of the second node N2 of the driving transistor D-TFT from fluctuating during the anode reset frame period, the data signal Vdata applied to the data line DL is “park voltage Vpark”. Also called The voltage level of the park voltage Vpark may be the same as or similar to the voltage level of the data signal Vdata for displaying a black grayscale image or a low grayscale image.

도 5는 본 명세서의 실시예들에 따른 표시장치에서 리프레시 프레임 레이트를 설명하기 위한 도면이다. 5 is a diagram for explaining a refresh frame rate in a display device according to embodiments of the present specification.

도 5를 참조하면, 본 명세서의 실시예들에 따른 표시장치는 모든 프레임이 리프레시 프레임인 고속 구동을 수행할 수 있다. 그리고, 본 명세서의 실시예들에 따른 표시장치는, 서로 다른 리프레시 프레임 사이에 적어도 하나의 애노드 리셋 프레임이 존재하는 저속 구동을 수행할 수 있다. Referring to FIG. 5 , the display device according to the exemplary embodiments of the present specification may perform high-speed driving in which all frames are refresh frames. Also, the display device according to the exemplary embodiments of the present specification may perform low-speed driving in which at least one anode reset frame exists between different refresh frames.

이에 따르면, 본 명세서의 실시예들에 따른 표시패널은 제1 리프레시 프레임 레이트 내지 제2 리프레시 프레임 레이트의 리프레시 프레임 레이트로 영상을 표시할 수 있다. 여기서, 제2 리프레시 프레임 레이트는 제1 리프레시 프레임 레이트보다 클 수 있다. 제2 리프레시 프레임 레이트는, 일례로, 120Hz일 수 있다. According to this, the display panel according to the exemplary embodiments of the present specification may display an image at a refresh frame rate between the first refresh frame rate and the second refresh frame rate. Here, the second refresh frame rate may be greater than the first refresh frame rate. The second refresh frame rate may be, for example, 120 Hz.

제2 리프레시 프레임 레이트는 120Hz인 경우에, 본 명세서의 실시예들에 따른 표시장치는 1초 동안 120개의 리프레시 프레임을 표시할 수 있다. When the second refresh frame rate is 120 Hz, the display device according to the embodiments of the present specification may display 120 refresh frames for 1 second.

제1 리프레시 프레임 레이트는 1Hz인 경우에, 본 명세서의 실시예들에 따른 표시장치는 1초 동안 1개의 리프레시 프레임을 표시하고, 연속하여 119개의 애노드 리셋 프레임을 표시할 수 있다. When the first refresh frame rate is 1 Hz, the display device according to the embodiments of the present specification may display one refresh frame for one second and continuously display 119 anode reset frames.

본 명세서의 실시예들에 따른 표시장치가 24Hz의 리프레시 프레임 레이트로 구동하는 경우, 1초 동안 표시되는 120개의 프레임 중 24개의 프레임은 리프레시 프레임(Refresh Frame)이고, 나머지 96개의 프레임은 애노드 리셋 프레임(Anode Reset Frame)이다. 즉, 하나의 리프레시 프레임을 표시한 이후, 네 개의 애노드 리셋 프레임이 연속적으로 표시된다. When the display device according to the embodiments of the present specification is driven at a refresh frame rate of 24 Hz, 24 frames among 120 frames displayed for 1 second are refresh frames, and the remaining 96 frames are anode reset frames (Anode Reset Frame). That is, after displaying one refresh frame, four anode reset frames are displayed consecutively.

이를 통해, 본 명세서의 실시예들에 따른 표시장치는 제1 리프레시 프레임 레이트부터 제2 리프레시 프레임 레이트까지, 다양한 리프레시 프레임 레이트로 영상을 표시할 수 있다. Through this, the display device according to the embodiments of the present specification may display images at various refresh frame rates from the first refresh frame rate to the second refresh frame rate.

도 6과 도 7은 본 명세서의 실시예들에 따른 표시장치에서 애노드 리셋 전압(VAR)의 레벨과 리프레시 프레임 레이트에 따른 표시품질의 특성치를 도시한 도면이다. 6 and 7 are diagrams illustrating characteristic values of display quality according to a level of an anode reset voltage (VAR) and a refresh frame rate in a display device according to embodiments of the present specification.

도 6을 참조하면, 리프레시 프레임 레이트가 60Hz, 10Hz 및 1Hz인 경우에, 애노드 리셋 프레임 기간에 인가되는 애노드 리셋 전압(VAR_b)의 레벨과 이에 따른 표시품질의 특성치가 도시된다. Referring to FIG. 6, when the refresh frame rates are 60 Hz, 10 Hz, and 1 Hz, the level of the anode reset voltage VAR_b applied in the anode reset frame period and the corresponding display quality characteristic value are shown.

도 6의 (a)는 표시품질의 특성치로서, 각각의 리프레시 프레임 레이트에서 VAR_b 전압 레벨에 따른 균일함의 정도(Uniformity)를 나타낸다. 아래에서, 균일함의 정도는 “균일함 특성”으로도 사용한다. FIG. 6(a) is a characteristic value of display quality, and shows the degree of uniformity (Uniformity) according to the VAR_b voltage level at each refresh frame rate. Below, the degree of uniformity is also used as “uniformity characteristic”.

균일함 특성(Uniformity)을 측정하는 하나의 방법으로서, 단색 패턴(예: 적색, 청색, 녹색 등)의 영상 또는 미리 설정된 영상을 표시장치에 입력하고, 각각의 픽셀이 오차 범위 이내의 휘도로 영상을 표시하는지 여부를 검사할 수 있다. As one method of measuring uniformity, an image of a monochromatic pattern (eg, red, blue, green, etc.) or a preset image is input to a display device, and each pixel displays an image with a luminance within the error range. can be checked to see if it is displayed.

이에 따르면, 상대적으로 낮은 VAR_b 전압 범위에서 균일함 특성이 높으므로 우수하고, 상대적으로 높은 VAR_b 전압 범위에서 균일함 특성이 낮으므로 좋지 않다. According to this, the uniformity characteristic is high in a relatively low VAR_b voltage range, so it is excellent, and the uniformity characteristic is low in a relatively high VAR_b voltage range, so it is not good.

리프레시 프레임 레이트 별로는, 낮은 VAR_b 전압 범위에서 리프레시 프레임 레이트가 1Hz인 경우에 균일함 특성이 가장 우수하지만, 높은 VAR_b 전압 범위에서는 리프레시 프레임 레이트가 60Hz인 경우에 균일함 특성이 비교적 우수하다. For each refresh frame rate, the uniformity characteristic is the best when the refresh frame rate is 1 Hz in the low VAR_b voltage range, but the uniformity characteristic is relatively excellent when the refresh frame rate is 60 Hz in the high VAR_b voltage range.

도 6의 (b)는 표시품질의 특성치로서, 각각의 리프레시 프레임 레이트에서 VAR_b 전압 레벨에 따른 색감차의 정도를 나타낸다. 6(b) shows the degree of color difference according to the VAR_b voltage level at each refresh frame rate as a characteristic value of display quality.

색감차의 정도를 측정하기 위한 하나의 방법으로서, 다음과 같은 방법을 사용하여 색감차를 정의할 수 있다. 예를 들어, 미리 설정된 패턴의 영상을 표시장치에 입력하고, 미리 설정된 시야각으로 표시 영역을 바라보았을 때, 보여지는 이미지의 색공간(예: CIE 1931 색공간 등)에서의 색좌표와, 미리 설정된 패턴의 색좌표 사이의 거리로서 색감차가 정의될 수 있다. 즉, 보여지는 이미지에서 발생하는 색감의 차이는, 보여지는 이미지의 색좌표가 미리 설정된 색좌표로부터 틀어진 정도로 수치화 될 수 있다. As one method for measuring the degree of color difference, the color difference can be defined using the following method. For example, when an image of a preset pattern is input to a display device and the display area is viewed at a preset viewing angle, the color coordinates in the color space (eg CIE 1931 color space, etc.) of the displayed image and the preset pattern A color difference may be defined as a distance between color coordinates of . That is, the difference in color that occurs in the displayed image can be digitized to the extent that the color coordinates of the displayed image are distorted from the preset color coordinates.

이에 따르면, 상대적으로 낮은 VAR_b 전압 범위에서 색감차 특성이 낮으므로 우수하고, 상대적으로 높은 VAR_b 전압 범위에서 색감차 특성이 높으므로 좋지 않다. According to this, the color difference characteristic is excellent in a relatively low VAR_b voltage range because it is low, and the color difference characteristic is high in a relatively high VAR_b voltage range, so it is not good.

리프레시 프레임 레이트 별로는, 낮은 VAR_b 전압 범위에서 리프레시 프레임 레이트가 1Hz인 경우에 색감차 특성이 가장 우수하지만, 높은 VAR_b 전압 범위에서 리프레시 프레임 레이트가 60Hz인 경우에 색감차 특성이 가장 우수하다. For each refresh frame rate, color difference characteristics are the best when the refresh frame rate is 1 Hz in the low VAR_b voltage range, but color difference characteristics are the best when the refresh frame rate is 60 Hz in the high VAR_b voltage range.

따라서, 도 6을 참조하면, 애노드 리셋 프레임에 인가되는 애노드 리셋 전압(VAR_b)의 레벨은 낮게 설정되는 것이 유리할 수 있다. Therefore, referring to FIG. 6 , it may be advantageous to set the level of the anode reset voltage VAR_b applied to the anode reset frame low.

그러나, 도 7에서 후술할 바와 같이, 리프레시 프레임 레이트에 인가되는 애노드 리셋 전압(VAR_a)의 레벨은 높게 설정되는 것이 유리하다. 또한, 발광 소자의 제1 전극의 전압이 변경된 전압 레벨(예: VAR_a 전압 레벨에서 VAR_b 전압 레벨로 변경, 또는 VAR_b 전압 레벨에서 VAR_a 전압 레벨로 변경)로 포화(saturation) 되기까지 필요한 시간으로 인해, VAR_b 전압은 일정 수준 이상으로 낮게 설정되기 어렵고, VAR_a 전압은 일정 수준 이상으로 높게 설정되기 어렵다. However, as will be described later with reference to FIG. 7 , it is advantageous to set the level of the anode reset voltage VAR_a applied to the refresh frame rate high. In addition, due to the time required for the voltage of the first electrode of the light emitting element to be saturated with the changed voltage level (eg, from the VAR_a voltage level to the VAR_b voltage level, or from the VAR_b voltage level to the VAR_a voltage level), It is difficult to set the VAR_b voltage lower than a certain level, and the VAR_a voltage difficult to set higher than a certain level.

이를 참조하여, 애노드 리셋 프레임 기간에 인가되는 애노드 리셋 전압(VAR_b)의 레벨은, 일례로, 리프레시 프레임 레이트가 1Hz, 10Hz, 60Hz일 때 균일함 특성의 편차가 가장 작은 전압(예: 도 6의 V1)으로 선택될 수 있다. Referring to this, the level of the anode reset voltage VAR_b applied in the anode reset frame period is, for example, the voltage with the smallest deviation in uniformity characteristics when the refresh frame rate is 1 Hz, 10 Hz, and 60 Hz (eg, in FIG. 6). V1) can be selected.

리프레시 프레임 레이트 기간에 인가되는 애노드 리셋 전압(VAR_a)의 레벨은, 상기 V1보다 미리 설정된 레벨만큼 높은 전압 레벨의 V2로 선택될 수 있다. The level of the anode reset voltage VAR_a applied during the refresh frame rate period may be selected as a voltage level V2 higher than the level V1 by a preset level.

도 7을 참조하면, 리프레시 프레임 레이트가 120Hz인 경우에 애노드 리셋 전압(VAR_a)의 레벨과 이에 따른 표시품질의 특성치가 도시된다. Referring to FIG. 7 , when the refresh frame rate is 120 Hz, the level of the anode reset voltage VAR_a and corresponding display quality characteristic values are shown.

균일함 특성과 색감차의 의미와 측정 방법에 대한 예시는 도 6에서 전술한 바와 같으므로 생략한다. Examples of the meaning and measurement method of the uniformity characteristics and color difference are the same as those described above with reference to FIG. 6, and thus are omitted.

도 7의 (a)를 참조하면, 리프레시 프레임 레이트가 120Hz인 경우에 애노드 리셋 전압(VAR_a)은 높은 전압 범위에서 균일함 특성 및 색감차의 특성이 우수하다. Referring to (a) of FIG. 7 , when the refresh frame rate is 120 Hz, the anode reset voltage VAR_a has excellent uniformity characteristics and color difference characteristics in a high voltage range.

따라서, 리프레시 프레임에 인가되는 애노드 리셋 전압(VAR_a)의 전압 레벨은 그 값이 높을수록 우수하다. Accordingly, the higher the voltage level of the anode reset voltage VAR_a applied to the refresh frame, the better.

앞서 도 6에서 전술한 바와 같은 이유로, 애노드 리셋 프레임 기간에 인가되는 애노드 리셋 전압의 전압 레벨(V1)을 고려하여, 리프레시 프레임 기간에 인가되는 애노드 리셋 전압의 전압 레벨(V2)을 선택할 수 있다. For the reason described above with reference to FIG. 6 , the voltage level V2 of the anode reset voltage applied in the refresh frame period may be selected in consideration of the voltage level V1 of the anode reset voltage applied in the anode reset frame period.

이에 따르면, 다양한 리프레시 프레임 레이트로 영상을 표시할 수 있고, 120Hz의 고속 구동 시에도 표시품질이 우수한 표시장치를 제공할 수 있다. According to this, it is possible to provide a display device capable of displaying images at various refresh frame rates and having excellent display quality even when driven at a high speed of 120 Hz.

도 8은 본 명세서의 실시예들에 따른 표시장치에서 높은 균일함 특성이 요구되는 영상 패턴(PTN)의 예시이다. 8 is an example of an image pattern PTN requiring high uniformity characteristics in a display device according to embodiments of the present specification.

도 8을 참조하면, 표시 영역(AA)에 표시되는 영상 패턴(PTN)은 표시 영역(AA)의 모든 픽셀(Pixel)이 발광하는 패턴일 수 있다. 여기서 하나의 픽셀(Pixel)은 둘 이상의 서브픽셀들을 포함한다. Referring to FIG. 8 , the image pattern PTN displayed in the display area AA may be a pattern in which all pixels in the display area AA emit light. Here, one pixel (Pixel) includes two or more sub-pixels.

표시 영역(AA)에 표시되는 영상 패턴(PTN)이 모든 픽셀(Pixel)이 발광하는 패턴인 경우, 표시장치는 높은 균일함 특성이 요구된다. When the image pattern PTN displayed on the display area AA is a pattern in which all pixels emit light, the display device requires high uniformity characteristics.

특히, 표시패널이 낮은 리프레시 프레임 레이트로 영상을 표시하는 경우(예: 60Hz, 10Hz, 1Hz 등)에는 균일함 특성이 더욱 낮아지기 때문에, 표시품질을 높이기 위한 방안이 요구되는 실정이다. In particular, when the display panel displays an image at a low refresh frame rate (eg, 60Hz, 10Hz, 1Hz, etc.), since the uniformity characteristic is further lowered, a method for improving display quality is required.

도 9는 본 명세서의 실시예들에 따른 표시장치에서 균일함 특성을 개선하기 위한 표시장치의 구동 방법(900)의 예시이다. 9 is an example of a method 900 of driving a display device for improving a uniformity characteristic of a display device according to embodiments of the present specification.

도 9를 참조하면, 본 명세서의 실시예들에 따른 표시장치의 구동 방법(900)을 개략적으로 나타낸 순서도가 도시된다. Referring to FIG. 9 , a flowchart schematically illustrating a method 900 of driving a display device according to embodiments of the present specification is shown.

본 명세서의 실시예들에 따른 표시장치의 구동 방법은 리프레시 프레임 레이트에 따라 현재 상태(CS: Current State)의 값이 0 또는 1로 정의된다. In the method of driving a display device according to embodiments of the present specification, a value of a current state (CS) is defined as 0 or 1 according to a refresh frame rate.

현재 상태(CS)의 값이 0이라면, 리프레시 프레임 레이트는 n(n은 양수) Hz 이고, n의 값은 전술한 제1 리프레시 프레임 레이트보다 크거나 같고, 제2 리프레시 프레임 레이트보다 작다. If the value of the current state CS is 0, the refresh frame rate is n (n is a positive number) Hz, and the value of n is greater than or equal to the aforementioned first refresh frame rate and less than the second refresh frame rate.

현재 상태(CS)의 값이 0이라면, 리프레시 프레임 기간에 애노드 리셋 전압(VAR_a)의 전압 레벨은 V2이고, 애노드 리셋 프레임 기간에 애노드 리셋 전압(VAR_b)의 전압 레벨은 V1이다. If the value of the current state CS is 0, the voltage level of the anode reset voltage VAR_a during the refresh frame period is V2, and the voltage level of the anode reset voltage VAR_b during the anode reset frame period is V1.

현재 상태(CS)의 값이 1이라면, 리프레시 프레임 레이트는 전술한 제2 리프레시 프레임 레이트이다. 일례로, 제2 리프레시 프레임 레이트는 120Hz일 수 있다. If the value of the current state (CS) is 1, the refresh frame rate is the aforementioned second refresh frame rate. As an example, the second refresh frame rate may be 120 Hz.

현재 상태(CS)의 값이 1이라면, 애노드 리셋 프레임은 존재하지 않는다. 현재 상태(CS)의 값이 1이라면 리프레시 프레임 기간에 애노드 리셋 전압(VAR_a)의 레벨은 V2 또는 이보다 큰 V2+ΔV이다. ΔV에 대해서는 도 11에서 구체적으로 설명한다. If the value of the current state (CS) is 1, there is no anode reset frame. If the value of the current state CS is 1, the level of the anode reset voltage VAR_a in the refresh frame period is V2 or greater than V2+ΔV. ΔV is specifically described in FIG. 11 .

따라서, 현재 상태(CS)의 값이 0에서 1로 달라지거나, 1에서 0으로 달라지면, 리프레시 프레임 레이트가 달라진다. 또, 경우에 따라, 현재 상태(CS)의 값이 0에서 1로 달라지면 리프레시 프레임에 애노드 리셋 전압(VAR_a)의 레벨이 V2보다 높아질 수 있다. Accordingly, when the value of the current state CS changes from 0 to 1 or from 1 to 0, the refresh frame rate changes. In some cases, when the value of the current state CS changes from 0 to 1, the level of the anode reset voltage VAR_a may be higher than V2 in the refresh frame.

도 9를 참조하면, 본 명세서의 실시예들에 따른 표시장치의 구동 방법(900)은 현재 상태(CS)의 값이 0인 단계(S901)를 포함할 수 있다. 즉, 표시장치가 저속 구동을 하는 기간으로도 정의될 수 있다. Referring to FIG. 9 , a method 900 of driving a display device according to embodiments of the present specification may include a step S901 in which the value of the current state CS is 0. That is, it may also be defined as a period during which the display device is driven at a low speed.

도 9를 참조하면, 본 명세서의 실시예들에 따른 표시장치의 구동 방법(900)은 해당 프레임에서 발광하는 픽셀의 비율(PEP: Proportion of Emitting Pixels)의 비율이 미리 설정된 비율(x %)보다 크거나 같은지 판단하는 단계(S902)를 포함할 수 있다. Referring to FIG. 9 , in a method 900 of driving a display device according to embodiments of the present specification, a proportion of emitting pixels (PEP) in a corresponding frame is greater than a preset ratio (x%). It may include determining whether it is greater than or equal to (S902).

예를 들어, 본 명세서의 실시예들에 따른 표시장치의 구동 방법(900)은, 미리 설정된 비율이 50%라면, 해당 프레임에서 발광하는 픽셀의 비율(PEP)이 50% 이상인지 여부를 판단하는 단계를 포함할 수 있다. For example, in the method 900 of driving a display device according to embodiments of the present specification, if the preset ratio is 50%, determining whether the ratio (PEP) of pixels emitting light in a corresponding frame is 50% or more. steps may be included.

미리 설정된 비율(x %)의 값은 고정된 값일 수도 있고, 리프레시 프레임 레이트(n)에 따라 다르게 설정되는 것일 수도 있다. 미리 설정된 비율(x %)은 리프레시 프레임 레이트(n)와 균일함 특성(Uniformity)을 고려하여 설정되는 값일 수 있다. The value of the preset ratio (x%) may be a fixed value or set differently according to the refresh frame rate (n). The preset ratio (x %) may be a value set in consideration of the refresh frame rate (n) and uniformity.

본 명세서의 실시예들에 따른 표시장치의 구동 방법(900)은 발광하는 픽셀의 비율(PEP)이 미리 설정된 비율(x %)의 값보다 크거나 같으면, 현재 상태(CS)의 값을 1로 적용하는 단계(S903)를 포함할 수 있다. 현재 상태(CS)의 값을 1로 적용하는 단계(S903)는, 현재 상태(CS)의 값을 0에서 1로 전환하는 단계이거나, 현재 상태(CS)의 값을 1로 유지하는 단계일 수 있다. In the method 900 of driving a display device according to embodiments of the present specification, if the ratio (PEP) of pixels that emit light is greater than or equal to the value of the preset ratio (x%), the value of the current state (CS) is set to 1. An applying step (S903) may be included. Applying the value of the current state (CS) as 1 (S903) may be a step of converting the value of the current state (CS) from 0 to 1, or a step of maintaining the value of the current state (CS) as 1. there is.

즉, 해당 프레임에서 발광하는 픽셀의 비율(PEP)이 미리 설정된 비율보다 크거나 같으면, 표시장치는 높은 수준의 균일함 특성이 요구되는 영상을 표시하는 상황으로 판단하고, 리프레시 프레임 레이트를 가장 높은 수준까지 높여 영상을 표시할 수 있다. That is, if the ratio (PEP) of pixels emitting light in the corresponding frame is greater than or equal to the preset ratio, the display device determines that an image requiring a high level of uniformity is displayed, and sets the refresh frame rate to the highest level. You can display images up to .

리프레시 프레임 레이트를 10Hz에서 120Hz까지 높여 이미지를 표시하는 경우의 예를 들면, 다음과 같다. An example of displaying an image by increasing the refresh frame rate from 10 Hz to 120 Hz is as follows.

리프레시 프레임 레이트를 10Hz로 구동하다가, 어느 하나의 프레임의 이미지를 표시하기 위해 발광하는 픽셀들의 비율이 미리 설정된 비율 이상으로 판단되면, 리프레시 프레임 레이트를 120Hz로 높여 해당 프레임의 이미지를 표시한다. 이에 따르면, 리프레시 프레임 레이트가 12배로 높아지는 결과가 된다. 따라서, 연속된 12 번의 리프레시 프레임 레이트 기간 동안 해당 이미지를 연속하여 표시함으로써 높은 리프레시 프레임 레이트를 구현한다. While the refresh frame rate is driven at 10Hz, if the ratio of pixels emitting light to display an image of one frame is determined to be higher than a preset ratio, the refresh frame rate is increased to 120Hz and the image of the corresponding frame is displayed. According to this, the result is that the refresh frame rate is increased by 12 times. Accordingly, a high refresh frame rate is realized by continuously displaying corresponding images for 12 consecutive refresh frame rate periods.

본 명세서의 실시예들에 따른 표시장치의 구동 방법(900)은, 현재 상태(CS)의 값을 1로 적용하는 단계(S903)가 종료되면, 해당 프레임에서 발광하는 픽셀의 비율(PEP)이 미리 설정된 비율(x %)보다 크거나 같은지 여부를 판단하는 단계(S902)로 복귀한다. In the display device driving method 900 according to embodiments of the present specification, when the step of applying the value of the current state CS to 1 (S903) is completed, the ratio of pixels emitting light in the corresponding frame (PEP) It returns to step S902 of determining whether it is greater than or equal to a preset ratio (x%).

즉, 해당 프레임에서 발광하는 픽셀의 비율(PEP)이 미리 설정된 비율(x %)보다 작아질 때까지 상기 단계들(S902, S903)을 반복하여 수행할 수 있다. That is, the above steps S902 and S903 may be repeatedly performed until the ratio (PEP) of pixels emitting light in the corresponding frame becomes smaller than the preset ratio (x %).

본 명세서의 실시예들에 따른 표시장치의 구동 방법(900)은, 해당 프레임에 발광하는 픽셀의 비율(PEP)이 미리 설정된 비율(x %)보다 작다고 판단되면, 현재 상태(CS)의 값이 1인지 여부를 판단하는 단계(S904)를 수행할 수 있다. In the display device driving method 900 according to embodiments of the present specification, when it is determined that the ratio (PEP) of pixels emitting light in a corresponding frame is smaller than a preset ratio (x%), the value of the current state (CS) A step of determining whether it is 1 (S904) may be performed.

현재 상태(CS)의 값이 1인지 여부를 판단하는 단계(S904)에서, 현재 상태(CS)의 값이 0이라고 판단되면, 현재 상태(CS)의 값이 0인 단계(S901)로 복귀한다. In the step of determining whether the value of the current state (CS) is 1 (S904), if it is determined that the value of the current state (CS) is 0, it returns to the step (S901) in which the value of the current state (CS) is 0. .

현재 상태(CS)의 값이 1인지 여부를 판단하는 단계(S904)에서, 현재 상태(CS)의 값이 1이라고 판단되면, 현재 상태(CS)의 값을 0으로 적용하는 단계(S905)에 진입한다. In the step of determining whether the value of the current state (CS) is 1 (S904), if it is determined that the value of the current state (CS) is 1, in the step of applying the value of the current state (CS) as 0 (S905) enter

현재 상태(CS)의 값을 0으로 적용하는 단계(S905)는, 리프레시 프레임 기간에 인가되는 애노드 리셋 전압(VAR_a)의 레벨을 V2로 변환하는 단계를 포함할 수 있다. 현재 상태(CS)의 값을 0으로 적용하는 단계(S905)에, 리프레시 프레임 레이트는 제2 리프레시 프레임 레이트(예: 120Hz)에서 n Hz로 변경된다. Applying the value of the current state CS to 0 (S905) may include converting the level of the anode reset voltage VAR_a applied in the refresh frame period to V2. In the step of applying the value of the current state (CS) as 0 (S905), the refresh frame rate is changed from the second refresh frame rate (eg, 120 Hz) to n Hz.

본 명세서의 실시예들에 따른 표시장치의 구동 방법(900)은, 현재 상태(CS)의 값을 0으로 적용하는 단계(S905)가 종료되면, 현재 상태(CS)의 값이 0인 단계(S901)로 진입한다. In the display device driving method 900 according to embodiments of the present specification, when the step of applying the value of the current state CS as 0 (S905) is finished, the value of the current state CS is 0 (step S905). S901) is entered.

본 명세서의 실시예들에 따른 표시장치의 구동 방법(900)은, 현재 상태(CS)의 값이 0인 단계(S901)에서 발광하는 픽셀의 비율(PEP)이 미리 설정된 비율(x %)보다 크거나 같은지 여부를 판단하는 단계(S902)에 진입함으로써, 전술한 단계를 반복하여 수행할 수 있다. In the method 900 of driving a display device according to embodiments of the present specification, in step S901 when the value of the current state CS is 0, the ratio of pixels emitting light (PEP) is greater than a preset ratio (x%). By entering the step (S902) of determining whether it is greater than or equal to, the above steps can be repeatedly performed.

이에 따라, 본 명세서의 실시예들에 따른 표시장치의 구동 방법(900)은, 높은 수준의 균일함 특성이 요구되는 영상을 표시하는 기간에, 리프레시 프레임 레이트를 높여 영상을 표시할 수 있다. Accordingly, the display device driving method 900 according to embodiments of the present specification may display an image by increasing the refresh frame rate during a display period of an image requiring a high level of uniformity.

또한, 본 명세서의 실시예들에 따른 표시장치의 구동 방법(900)은, 높은 수존의 균일함 특성이 요구되는 영상을 표시하는 기간에, 리프레시 프레임 기간의 애노드 리셋 전압(VAR_a)의 전압 레벨을 높임으로써, 높은 수준의 균일함 특성을 구현할 수 있다. In addition, the display device driving method 900 according to embodiments of the present specification sets the voltage level of the anode reset voltage VAR_a in the refresh frame period in a period of displaying an image requiring a high persistence uniformity characteristic. By increasing it, it is possible to implement a high level of uniformity characteristics.

도 9에 개시된 바와 같은 표시장치의 구동 방법(900)은 균일함 특성 보상 순서(UCS: Uniformity Compensation Sequence)로 정의된다. A method 900 of driving a display device as disclosed in FIG. 9 is defined as a Uniformity Compensation Sequence (UCS).

본 명세서의 실시예들에 따른 표시장치의 구동 방법(900)은, 상기 균일함 특성 보상 순서(UCS)에 더하여, 저계조 이미지에 대한 균일함 특성의 보상을 강화하기 위한 하나의 방법으로서, 저계조 이미지의 균일함 특성 보상 순서(UCSL: UCS for Low gray image)를 제공할 수 있다. The method 900 of driving a display device according to embodiments of the present specification is a method for enhancing compensation of a uniformity characteristic for a low grayscale image, in addition to the uniformity characteristic compensation sequence (UCS), A uniformity characteristic compensation sequence (UCSL: UCS for Low Gray Image) may be provided.

저계조 이미지의 균일함 특성 보상 순서(이하, “UCSL”로 지칭함)에 대해서는 아래에서 도 10과 도 11을 참조하여 보다 구체적으로 설명한다. A sequence for compensating the uniformity characteristic of a low grayscale image (hereinafter, referred to as “UCSL”) will be described in more detail with reference to FIGS. 10 and 11 below.

도 10은 본 명세서의 실시예들에 따른 표시장치의 구동 방법에서 현재 상태(CS)의 값을 0 또는 1로 적용하는 단계를 구체적으로 설명하기 위한 도면이다. 10 is a diagram for specifically explaining a step of applying a value of 0 or 1 to a value of a current state (CS) in a method of driving a display device according to embodiments of the present specification.

도 10을 참조하면, 현재 상태(CS)의 값을 1로 적용하는 단계(S903)는, 리프레시 프레임 레이트를 제2 리프레시 프레임 레이트(예: 120Hz)까지 높이는 제1 단계(S1011)와, 리프레시 프레임 기간의 애노드 리셋 전압(VAR_a)을 UCSL 적용 전압(VAR_UCSL)으로 인가하는 제2 단계(S1012)를 포함할 수 있다. Referring to FIG. 10, the step of applying the value of the current state (CS) as 1 (S903) includes the first step (S1011) of increasing the refresh frame rate to the second refresh frame rate (eg, 120Hz), and the refresh frame rate. A second step ( S1012 ) of applying the periodic anode reset voltage VAR_a as the UCSL application voltage VAR_UCSL may be included.

상기 제2 단계(S1012)는 해당 프레임에서 표시하는 이미지의 휘도 값에 따라, 서로 다른 전압 레벨의 애노드 리셋 전압(VAR_a)을 인가하는 단계이다. The second step (S1012) is a step of applying an anode reset voltage (VAR_a) of different voltage levels according to the luminance value of the image displayed in the corresponding frame.

예를 들어, 상기 제2 단계(S1012)에는 다수의 픽셀들 각각이 표시하는 이미지의 휘도 값에 기초하여, 픽셀들 각각마다 서로 다른 전압 레벨의 애노드 리셋 전압(VAR_a)이 인가될 수도 있다. For example, in the second step ( S1012 ), an anode reset voltage VAR_a having a different voltage level may be applied to each of the pixels based on the luminance value of the image displayed by each of the plurality of pixels.

예를 들어, 상기 제2 단계(S1012)에는 해당 프레임에 표시되는 이미지의 평균 휘도에 따라, 복수의 픽셀들에 같은 전압 레벨의 애노드 리셋 전압(VAR_a)이 인가될 수도 있다. For example, in the second step ( S1012 ), the anode reset voltage VAR_a of the same voltage level may be applied to a plurality of pixels according to the average luminance of the image displayed in the corresponding frame.

예를 들어, 상기 제2 단계(S1012)에는 하나 이상의 픽셀을 포함하는 미리 설정된 영역을 기준으로, 해당 영역에서 표시하는 이미지의 평균 휘도에 기초하여, 하나의 영역에 포함되는 하나 이상의 픽셀들에 같은 전압 레벨의 애노드 리셋 전압(VAR_a)이 인가될 수 있다. For example, in the second step (S1012), based on the preset area including one or more pixels, based on the average luminance of the image displayed in the area, one or more pixels included in one area are displayed as the same. An anode reset voltage VAR_a of a voltage level may be applied.

한편, 해당 프레임에서 표시하는 이미지의 휘도 값에 따라 서로 다른 전압 레벨의 애노드 리셋 전압을 인가할 수 있으며, 이미지의 휘도 값이 낮을수록 더 높은 전압 레벨의 애노드 리셋 전압(VAR_a)을 인가할 수 있다. 이는 발광 소자의 구조와 관련이 있다. Meanwhile, anode reset voltages of different voltage levels may be applied according to the luminance value of an image displayed in a corresponding frame, and a higher voltage level of the anode reset voltage VAR_a may be applied as the luminance value of the image is lower. . This is related to the structure of the light emitting element.

도 2에 개시된 서브픽셀의 구조를 참조하여 설명하면, 발광 소자는 제1 전극(예: 제4 노드(N4))과 제2 전극(예: VSSEL 전압이 인가되는 전극)을 포함할 수 있으며, 발광 소자(ED)에서는 제1 전극과 제2 전극을 양단으로 하는 캐패시터 성분(“Ced”라고도 함)이 정의될 수 있다. 발광 소자(ED)가 낮은 휘도로 발광하는 경우에, 발광 소자(ED)의 캐패시터 성분이 충전되는데 상대적으로 오랜 시간이 걸리고, 이에 따라, 낮은 휘도의 이미지를 표시하는 픽셀들 간에 발광하는 휘도가 고르지 못해 균일함 특성(Uniformity)이 낮아지는 문제가 발생한다. Referring to the structure of the subpixel disclosed in FIG. 2, the light emitting element may include a first electrode (eg, a fourth node N4) and a second electrode (eg, an electrode to which a VSSEL voltage is applied), In the light emitting element ED, a capacitor component (also referred to as “Ced”) having both ends of the first electrode and the second electrode may be defined. When the light emitting element ED emits light with low luminance, it takes a relatively long time to charge the capacitor component of the light emitting element ED, and accordingly, the luminance emitting light between pixels displaying a low luminance image is uneven. This causes a problem in that the uniformity is lowered.

이에, 낮은 휘도의 이미지를 표시하는 픽셀에 인가되는 애노드 리셋 전압(VAR_a)의 전압 레벨을 높임으로써, 발광 소자(ED)의 양단에 인가되는 전압 차를 높일 수 있다. 이에 따라, 발광 소자(ED)의 캐패시터 성분이 충전되기까지 시간이 오래 걸리는 문제를 보상할 수 있고, 낮은 휘도의 이미지를 표시하더라도 표시 영역 전체에서 균일한 휘도로 표시할 수 있다. 이에 따라, 표시품질이 향상된다. Accordingly, a voltage difference applied to both ends of the light emitting element ED may be increased by increasing the voltage level of the anode reset voltage VAR_a applied to a pixel displaying a low-luminance image. Accordingly, it is possible to compensate for the problem that it takes a long time for the capacitor component of the light emitting element ED to be charged, and even if an image with low luminance is displayed, it is possible to display it with uniform luminance throughout the display area. Accordingly, the display quality is improved.

한편, 현재 상태(CS)의 값을 1로 적용하는 단계(S903)에서는 리프레시 프레임 레이트가 제2 리프레시 프레임 레이트(예: 120Hz)보다 낮아지지 않는다. 따라서, 해당 단계(S903)에서는 리프레시 프레임의 애노드 리셋 전압(VAR_a)의 레벨을 V2보다 높일 수 있다. Meanwhile, in the step of applying a value of 1 to the current state CS (S903), the refresh frame rate does not become lower than the second refresh frame rate (eg, 120 Hz). Accordingly, in step S903, the level of the anode reset voltage VAR_a of the refresh frame may be higher than V2.

이에 따르면, 리프레시 프레임 기간에 표시되는 영상은, 균일함 특성 및 색감차가 개선될 수 있다. According to this, the image displayed in the refresh frame period can be improved in uniformity and color difference.

도 10을 참조하면, 현재 상태(CS)의 값을 0으로 적용하는 단계(S905)는, 현재 상태(CS)의 값을 1로 적용하는 단계(S903)의 역순으로 수행된다. Referring to FIG. 10 , the step of applying the value of the current state (CS) as 0 (S905) is performed in the reverse order of the step of applying the value of the current state (CS) as 1 (S903).

도 10을 참조하면, 리프레시 프레임의 애노드 리셋 전압(VAR_a)을 V2로 적용하는 제1 단계(S1021)와, 리프레시 프레임을 n Hz까지 낮추는 제2 단계(S1022)를 포함할 수 있다. Referring to FIG. 10 , a first step of applying the anode reset voltage VAR_a of the refresh frame to V2 (S1021) and a second step of lowering the refresh frame to n Hz (S1022) may be included.

상기 제1 단계(S1021)에서, 리프레시 프레임의 애노드 리셋 전압(VAR_a)을 UCSL 적용 전압(VAR_UCSL)에서 V2로 전환한다. In the first step (S1021), the anode reset voltage (VAR_a) of the refresh frame is converted from the UCSL applied voltage (VAR_UCSL) to V2.

이후, 제2 단계(S1022)에서 리프레시 프레임 레이트를 n Hz까지 낮춤으로써, 애노드 리셋 전압은 리프레시 프레임에서 V2의 값을 갖고, 리프레시 프레임에서 V1의 값을 가진다. Thereafter, by lowering the refresh frame rate to n Hz in the second step ( S1022 ), the anode reset voltage has a value of V2 in the refresh frame and a value of V1 in the refresh frame.

이에 따라, 균일함 특성의 중요도가 상대적으로 낮은 상황(즉, CS=0인 상황)에서는 리프레시 프레임 레이트를 낮추어 영상을 표시함으로써, 표시장치 전체의 소비 전력을 낮출 수 있다. Accordingly, in a situation in which the importance of the uniformity characteristic is relatively low (that is, a situation in which CS = 0), the refresh frame rate is lowered to display the image, thereby reducing the overall power consumption of the display device.

도 11은 본 명세서의 실시예들에 따른 표시장치에서 이미지의 휘도에 따른 UCSL 적용 전압(VAR_UCSL) 값이 기재된 룩업 테이블(1100)의 일 예시이다. 11 is an example of a lookup table 1100 in which a value of a UCSL applied voltage (VAR_UCSL) according to luminance of an image is described in a display device according to embodiments of the present specification.

도 11을 참조하면, 표시되는 이미지의 휘도 값이 0보다 큰 범위에서 감소함에 따라, UCSL 적용 전압(VAR_UCSL) 값은 증가할 수 있다. Referring to FIG. 11 , as the luminance value of the displayed image decreases in a range greater than 0, the value of the UCSL applied voltage VAR_UCSL may increase.

룩업 테이블(1100)을 참조하면, 이미지의 휘도가 0.5 nit를 초과하는 경우, UCSL 적용 전압(VAR_UCSL) 값은 V2일 수 있다. Referring to the lookup table 1100, when the luminance of the image exceeds 0.5 nit, the value of the UCSL applied voltage VAR_UCSL may be V2.

이미지의 휘도가 0.2 nit를 초과하고 0.5 nit 이하인 경우, UCSL 적용 전압(VAR_UCSL) 값은 V2+a 일 수 있다. 여기서, a는 0보다 큰 값이다. When the luminance of the image exceeds 0.2 nit and is less than or equal to 0.5 nit, the value of the UCSL applied voltage (VAR_UCSL) may be V2+a. Here, a is a value greater than 0.

이미지의 휘도가 0.1 nit를 초과하고 0.2 nit 이하인 경우, UCSL 적용 전압(VAR_UCSL) 값은 V2+b 일 수 있다. 여기서, b는 a보다 큰 값이다. When the luminance of the image exceeds 0.1 nit and is less than or equal to 0.2 nit, the value of the UCSL applied voltage (VAR_UCSL) may be V2+b. Here, b is a value greater than a.

이미지의 휘도가 0보다 크고 0.1 nit 이하인 경우, UCSL 적용 전압(VAR_UCSL) 값은 V2+c 일 수 있다. 여기서, c는 b보다 큰 값이다. When the luminance of the image is greater than 0 and less than or equal to 0.1 nit, the value of the UCSL applied voltage (VAR_UCSL) may be V2+c. Here, c is a value greater than b.

이에 따르면, UCSL 적용 전압(VAR_UCSL) 값은 미리 설정된 전압 레벨 중, 휘도에 따라 이산적으로(discretely) 가변되는 것일 수 있다. According to this, the value of the UCSL applied voltage VAR_UCSL may vary discretely according to luminance among preset voltage levels.

여기서, 이미지의 휘도는, 표시 영역 전체에서 표시되는 이미지의 평균 휘도를 가리킬 수도 있고, 표시 영역의 적어도 일부 영역에서 표시되는 이미지의 평균 휘도를 가리킬 수도 있으며, 하나의 픽셀이 표시하는 이미지의 휘도를 가리킬 수도 있다. Here, the luminance of the image may refer to the average luminance of the image displayed in the entire display area, the average luminance of the image displayed in at least a part of the display area, or the luminance of the image displayed by one pixel. can also point

또는, 이미지의 휘도는, 표시 영역 전체에서 표시되는 이미지의 최고 휘도를 가리킬 수도 있고, 표시 영역의 적어도 일부 영역에서 표시되는 이미지의 최고 휘도를 가리킬 수도 있다. Alternatively, the luminance of the image may indicate the highest luminance of an image displayed in the entire display area or the highest luminance of an image displayed in at least a partial area of the display area.

또는, 이미지의 휘도는, 표시 영역 전체에서 표시되는 이미지에서 미리 설정된 규칙에 따라 선택된 휘도를 가리킬 수도 있고, 표시 영역의 적어도 일부 영역에서 표시되는 이미지에서 미리 설정된 규칙에 따라 선택된 휘도를 가리킬 수도 있다. Alternatively, the luminance of the image may indicate luminance selected according to a preset rule from images displayed in the entire display area, or luminance selected according to a preset rule from images displayed in at least a portion of the display area.

본 명세서의 실시예들은 균일함 특성(Uniformity)이 향상되어 표시품질이 개선된 표시장치 및 표시장치의 구동 방법을 제공할 수 있다. Embodiments of the present specification may provide a display device and a method of driving the display device having improved display quality due to improved uniformity.

본 명세서의 실시예들은 색감차가 향상되어 표시품질이 개선된 표시장치 및 표시장치의 구동 방법을 제공할 수 있다. (도 7을 참조)Embodiments of the present specification may provide a display device and a method of driving the display device having improved display quality due to improved color difference. (See Fig. 7)

한편, 본 명세서의 실시예들에 따른 표시장치는, 조도 등의 주변 환경에 따라 각각의 계조들을 미리 설정된 여러 개의 대역들(Bands) 중 선택된 대역에 따라 설정되는 휘도 값으로 이미지를 표시할 수 있다. Meanwhile, the display device according to the embodiments of the present specification may display an image with a luminance value set according to a band selected from among several pre-set bands for each gray level according to the surrounding environment such as illuminance. .

예를 들어, 미리 설정된 여러 개의 대역들 중 어느 하나의 대역은, 표시장치가 직사광선이 내리쬐는 환경에서 사용되는 경우를 가정한 것으로, 각각의 계조에 대응하는 휘도가 가장 높은 대역일 수 있다. 미리 설정된 여러 개의 대역들 중 다른 하나의 대역은, 표시장치가 어두운 암실 환경에서 사용되는 경우를 가정한 것으로, 각각의 계조에 대응하는 휘도가 가장 낮은 대역일 수 있다. For example, assuming that the display device is used in an environment exposed to direct sunlight, one of several preset bands may be a band having the highest luminance corresponding to each gray level. Another band among a plurality of preset bands assumes a case in which the display device is used in a dark darkroom environment, and may be a band having the lowest luminance corresponding to each gray level.

미리 설정된 대역들의 계조 값과 휘도 값의 대응 관계는, 감마 값에 따라 정해질 수 있다. 이에 따르면, 휘도 0.5 nit에 대응하는 계조 값은, 여러 개의 대역들 각각에 대해 상이할 수 있다. 이에 따라, 여러 개의 대역들(Bands)마다 V2, V2+a, V2+b, V2+c 등이 적용되는 계조 값은 달라질 수 있다. A correspondence relationship between grayscale values and luminance values of preset bands may be determined according to a gamma value. According to this, a grayscale value corresponding to a luminance of 0.5 nit may be different for each of several bands. Accordingly, grayscale values to which V2, V2+a, V2+b, V2+c, etc. are applied may vary for each of several bands.

도 12는 본 명세서의 실시예들에 따른 표시장치에서 휘도에 따라 애노드 리셋 전압(VAR_a) 레벨을 바꾸어주기 위한 구성을 나타낸 도면이다. 12 is a diagram illustrating a configuration for changing the level of an anode reset voltage VAR_a according to luminance in a display device according to embodiments of the present specification.

도 12를 참조하면, 본 명세서의 실시예들에 따른 표시장치는, 데이터 구동 회로(120)와, 데이터 구동 회로(120)로 영상 데이터(DATA)를 출력하는 디스플레이 컨트롤러(140)와, 데이터 구동 회로(120)에서 입력된 전압 레벨 제어 신호(VCS: Voltage level Control Signal)에 기초하여 UCSL 적용 전압(VAR_UCSL)을 출력하는 파워 관리 회로(1240)를 포함할 수 있다. Referring to FIG. 12 , a display device according to embodiments of the present specification includes a data driving circuit 120, a display controller 140 outputting image data DATA to the data driving circuit 120, and data driving. The power management circuit 1240 may include a power management circuit 1240 outputting a UCSL applied voltage VAR_UCSL based on a voltage level control signal (VCS) input from the circuit 120 .

데이터 구동 회로(120)는 메모리(1210), 이미지 휘도 산출 회로(1220) 및 애노드 리셋 전압 레벨 제어 회로(1230)를 포함할 수 있다. The data driving circuit 120 may include a memory 1210 , an image luminance calculation circuit 1220 and an anode reset voltage level control circuit 1230 .

메모리(1210)에는 이미지의 휘도와, 이에 대응하는 UCSL 적용 전압(VAR_UCSL) 값이 저장된 룩업 테이블이 저장될 수 있다. 이러한 룩업 테이블은, 일례로, 도 11에서 전술한 룩업 테이블(1110)일 수 있다. The memory 1210 may store a look-up table in which luminance of an image and a corresponding UCSL applied voltage (VAR_UCSL) value are stored. Such a lookup table may be, for example, the lookup table 1110 described above in FIG. 11 .

이미지 휘도 산출 회로(1220)는 해당 프레임에 발광하는 픽셀의 비율(PEP)을 산출할 수 있다. 이미지 휘도 산출 회로(1220)는, 해당 프레임에 표시되는 이미지의 휘도를 산출할 수 있다. 이미지의 휘도는 해당 프레임에 표시되는 이미지의 적어도 일부만을 가리킬 수도 있다. The image luminance calculation circuit 1220 may calculate a ratio (PEP) of pixels emitting light in a corresponding frame. The image luminance calculation circuit 1220 may calculate luminance of an image displayed in a corresponding frame. The luminance of an image may indicate only at least a part of an image displayed in a corresponding frame.

애노드 리셋 전압 레벨 제어 회로(1230)는 메모리(1210)에 저장된 룩업 테이블과 이미지 휘도 산출 회로(1220)에서 산출된 이미지의 휘도에 기초하여, 애노드 리셋 전압의 레벨을 제어하기 위한 전압 레벨 제어 신호(VCS)를 출력할 수 있다. A voltage level control signal ( VCS) can be output.

파워 관리 회로(1240)는 둘 이상의 전압 레벨의 UCSL 적용 전압(VAR_UCSL)들을 생성할 수 있다. 파워 관리 회로(1240)는 입력된 전압 레벨 제어 신호(VCS)에 기초하여, 생성된 UCSL 적용 전압 중 어느 하나의 전압을 애노드 리셋 전압(VAR)으로 출력할 수 있다. 파워 관리 회로(1240)는, 일례로, PMIC(Power Management Integrated Circuit)일 수 있다. 파워 관리 회로(1240)는, 인쇄회로기판(PCB)에 실장되거나, 가요성 인쇄회로기판(FPCB)에 실장되어 배치될 수 있다. The power management circuit 1240 may generate UCSL applied voltages VAR_UCSL of two or more voltage levels. The power management circuit 1240 may output one of the generated UCSL applied voltages as the anode reset voltage VAR based on the input voltage level control signal VCS. The power management circuit 1240 may be, for example, a Power Management Integrated Circuit (PMIC). The power management circuit 1240 may be mounted on a printed circuit board (PCB) or mounted on a flexible printed circuit board (FPCB).

이에 따라, 본 명세서의 실시예들에 따른 표시장치는 표시되는 영상의 균일함 특성 및 색편차를 개선할 수 있는 표시장치 및 표시장치의 구동 방법을 제공할 수 있다. Accordingly, the display device according to the embodiments of the present specification can provide a display device capable of improving uniformity and color deviation of a displayed image and a method for driving the display device.

이상에서 설명한 본 명세서의 실시예들을 간략하게 설명하면 아래와 같다. A brief description of the embodiments of the present specification described above is as follows.

본 명세서의 실시예들은, 발광 소자(ED) 및 발광 소자(ED)와 전기적으로 연결되는 구동 트랜지스터(D-TFT)를 포함하는 하나 이상의 서브픽셀(SP)이 배치되고, 하나 이상의 서브픽셀(SP)과 전기적으로 연결되는 복수의 데이터 라인(DL)들이 배치되며, 제1 리프레시 프레임 레이트에서 제2 리프레시 프레임 레이트까지의 리프레시 프레임 레이트로 영상(Video)을 표시하는 표시패널(110), 입력된 영상 데이터(DATA)에 기초하여 복수의 데이터 라인(DL)들로 영상 표시를 위한 데이터 전압(Vdata)을 리프레시 프레임 기간(Refresh Frame)에 출력하는 데이터 구동 회로(120), 및 표시패널(110)이 제2 리프레시 프레임 레이트(예: 120Hz)로 영상을 표시하는 기간 동안 발광 소자(ED)의 제1 전극(예: 애노드 전극)에 인가되는 리셋 전압(VAR_a)을 두 가지 이상의 전압 레벨로 공급하는 파워 관리 회로(1240)를 포함하고, 상기 제2 리프레시 프레임 레이트는 상기 제1 리프레시 프레임 레이트보다 큰 표시장치(100)를 제공할 수 있다. In the embodiments of the present specification, one or more subpixels SP including a light emitting element ED and a driving transistor D-TFT electrically connected to the light emitting element ED are disposed, and one or more subpixels SP ) and a plurality of data lines (DL) electrically connected to the display panel 110 for displaying an image (Video) at a refresh frame rate ranging from a first refresh frame rate to a second refresh frame rate, input image A data driving circuit 120 outputting a data voltage Vdata for image display through a plurality of data lines DL based on the data DATA in a refresh frame period and a display panel 110 Power supplying the reset voltage VAR_a applied to the first electrode (eg, anode electrode) of the light emitting device ED at two or more voltage levels during a period of displaying an image at a second refresh frame rate (eg, 120 Hz) A management circuit 1240 may be included, and the second refresh frame rate may be greater than the first refresh frame rate.

본 명세서의 실시예들은, 표시패널(110)이 제2 리프레시 프레임 레이트로 영상을 표시하는 기간에, 하나 이상의 서브픽셀(SP)에는 매 프레임마다 영상 표시를 위한 데이터 전압(Vdata)이 인가되는 표시장치(100)를 제공할 수 있다. In the embodiments of the present specification, in a period in which the display panel 110 displays an image at the second refresh frame rate, a data voltage Vdata for displaying an image is applied to one or more sub-pixels (SP) every frame. Apparatus 100 may be provided.

본 명세서의 실시예들은, 데이터 구동 회로(120)는, 입력된 영상 데이터(DATA)에 기초하여 해당 프레임 기간 동안 발광하는 픽셀들의 비율(PEP)을 산출하고, 산출된 상기 비율에 기초하여 리프레시 프레임 레이트를 제2 리프레시 프레임 레이트로 변경하는 표시장치(100)를 제공할 수 있다. In the embodiments of the present specification, the data driving circuit 120 calculates a ratio (PEP) of pixels emitting light during a corresponding frame period based on the input image data (DATA), and refresh frames based on the calculated ratio. The display device 100 changing the rate to the second refresh frame rate may be provided.

본 명세서의 실시예들은, 데이터 구동 회로(120)는, 발광하는 픽셀들의 비율(PEP)이 미리 설정된 비율(예: x %) 이상이면 리프레시 프레임 레이트를 제2 리프레시 프레임 레이트로 변경하는 표시장치(100)를 제공할 수 있다. In the embodiments of the present specification, the data driving circuit 120 is a display device that changes the refresh frame rate to the second refresh frame rate when the ratio (PEP) of pixels that emit light is equal to or greater than a preset ratio (eg, x%) ( 100) can be provided.

본 명세서의 실시예들은, 데이터 구동 회로(120)는, 표시패널(110)의 적어도 일부 영역에 표시되는 이미지(Image)의 휘도를 산출하고, 산출된 상기 표시되는 이미지의 휘도에 기초하여 리셋 전압(VAR_a)의 전압 레벨을 변경하기 위한 전압 레벨 제어 신호(VCS)를 파워 관리 회로(1240)로 출력하는 표시장치(100)를 제공할 수 있다. In the embodiments of the present specification, the data driving circuit 120 calculates the luminance of an image displayed on at least a partial region of the display panel 110, and calculates a reset voltage based on the calculated luminance of the displayed image. The display device 100 may provide a voltage level control signal VCS for changing the voltage level of VAR_a to the power management circuit 1240 .

본 명세서의 실시예들은, 데이터 구동 회로(120)는 표시되는 이미지의 평균 휘도에 기초하여 전압 레벨 제어 신호(VCS)를 출력하는 표시장치(100)를 제공할 수 있다. In embodiments of the present specification, the data driving circuit 120 may provide the display device 100 outputting the voltage level control signal VCS based on the average luminance of the displayed image.

본 명세서의 실시예들은, 데이터 구동 회로(120)는 표시되는 이미지의 최고 휘도에 기초하여 전압 레벨 제어 신호(VCS)를 출력하는 표시장치(100)를 제공할 수 있다. In embodiments of the present specification, the data driving circuit 120 may provide the display device 100 outputting the voltage level control signal VCS based on the highest luminance of a displayed image.

본 명세서의 실시예들은, 데이터 구동 회로(120)는 표시되는 이미지의 휘도가 낮아지면 리셋 전압(VAR_a)의 전압 레벨을 높이기 위한 전압 레벨 제어 신호(VCS)를 출력하는 표시장치(100)를 제공할 수 있다. Embodiments of the present specification provide a display device 100 in which the data driving circuit 120 outputs a voltage level control signal VCS for increasing the voltage level of the reset voltage VAR_a when the luminance of a displayed image decreases. can do.

본 명세서의 실시예들은, 파워 관리 회로(1240)는 전압 레벨 제어 신호(VCS)에 따라 서로 다른 전압 레벨의 리셋 전압(예: VAR_UCSL)을 출력하는 표시장치(100)를 제공할 수 있다. In embodiments of the present specification, the power management circuit 1240 may provide the display device 100 outputting reset voltages (eg, VAR_UCSL) of different voltage levels according to the voltage level control signal VCS.

본 명세서의 실시예들은, 데이터 구동 회로(120)는, 이미지의 휘도 구간과, 이미지의 휘도 구간에 따라 다르게 대응되는 전압 값 정보를 포함하는 룩업 테이블(1100)이 저장된 메모리(1210)를 포함하는 표시장치(100)를 제공할 수 있다. In embodiments of the present specification, the data driving circuit 120 includes a memory 1210 in which a lookup table 1100 including information about a luminance range of an image and a voltage value corresponding differently according to the luminance range of the image is stored. The display device 100 may be provided.

본 명세서의 실시예들은, 제1 리프레시 프레임 레이트 이상이고, 제2 리프레시 프레임 레이트 미만인 n(n은 양수) Hz의 리프레시 프레임 레이트로 영상(Video)을 표시하도록 설정하는 단계(S901), 영상(Video)에서 어느 하나의 프레임에 표시되는 이미지(Image)를 표시하기 위하여 발광하는 픽셀들의 비율(PEP)이, 미리 설정된 비율(예: x %) 이상인지 여부를 판단하는 단계(S902), 및 발광하는 픽셀들의 비율(PEP)이 미리 설정된 비율 이상이면, 제2 리프레시 프레임 레이트로 상기 이미지(Image)를 표시하는 단계(S1011)를 포함하는 표시장치의 구동 방법(900)을 제공할 수 있다. Embodiments of the present specification set to display a video at a refresh frame rate of n (n is a positive number) Hz that is greater than or equal to the first refresh frame rate and less than the second refresh frame rate (S901), the video (Video ) in order to display an image displayed in any one frame (S902) determining whether the ratio (PEP) of pixels emitting light is equal to or greater than a preset ratio (eg x%), and If the ratio of pixels (PEP) is equal to or greater than the preset ratio, the display device driving method 900 may include displaying the image at the second refresh frame rate (S1011).

본 명세서의 실시예들은, 상기 표시장치(100)는 발광 소자(ED)를 포함하는 하나 이상의 서브픽셀(SP)이 배치되는 표시패널(110)을 포함하고, 이미지를 표시하는 표시패널(110)의 적어도 일부 영역에서의 휘도에 기초하여, 발광 소자(ED)의 제1 전극(예: 애노드 전극)에 인가되는 리셋 전압(VAR_a)의 전압 레벨을 변경(예: VAR_UCSL로 변경)하는 단계(S1012)를 더 포함하는 표시장치의 구동 방법(900)을 제공할 수 있다. In the embodiments of the present specification, the display device 100 includes a display panel 110 on which one or more sub-pixels (SP) including light emitting elements (ED) are disposed, and the display panel 110 for displaying an image Changing the voltage level of the reset voltage VAR_a applied to the first electrode (eg, anode electrode) of the light emitting device ED (eg, changing to VAR_UCSL) based on the luminance of at least a part of the region (S1012 ) may be provided.

본 명세서의 실시예들은, 제2 리프레시 프레임 레이트로 이미지를 표시하는 단계(S1011) 이후에, 발광하는 픽셀들의 비율(PEP)이 미리 설정된 비율(x %) 이상인지 여부를 판단하는 단계(S902)로 복귀하는 표시장치의 구동 방법(900)을 제공할 수 있다. In the embodiments of the present specification, after the step of displaying an image at the second refresh frame rate (S1011), the step of determining whether the ratio (PEP) of emitting pixels is equal to or greater than a preset ratio (x%) (S902) A method 900 of driving a display device that returns to can be provided.

본 명세서의 실시예들은, 발광하는 픽셀들의 비율(PEP)이 미리 설정된 비율(x %) 미만이면, 리프레시 프레임 레이트가 상기 제2 리프레시 프레임 레이트인지 여부를 판단하는 단계(S904)를 더 포함하는 표시장치의 구동 방법(900)을 제공할 수 있다. Embodiments of the present specification further include determining whether the refresh frame rate is the second refresh frame rate (S904) if the percentage of pixels that emit light (PEP) is less than a preset percentage (x %). A driving method 900 of the device may be provided.

본 명세서의 실시예들은, 리프레시 프레임 레이트가 제2 리프레시 프레임 레이트이면, 리프레시 프레임 레이트를 n Hz로 낮추는 단계(S1022)를 더 포함하는 표시장치의 구동 방법(900)을 제공할 수 있다. In embodiments of the present specification, when the refresh frame rate is the second refresh frame rate, the method 900 of driving a display device may further include lowering the refresh frame rate to n Hz ( S1022 ).

본 명세서의 실시예들은, 리프레시 프레임 레이트가 제2 리프레시 프레임 레이트이면, 변경된 리셋 전압(VAR_UCSL)의 전압 레벨을 미리 설정된 제1 전압 레벨(예: 도 7의 V2)로 설정하는 단계(S1021)를 더 포함하는 표시장치의 구동 방법(900)을 제공할 수 있다. In the embodiments of the present specification, if the refresh frame rate is the second refresh frame rate, setting the voltage level of the changed reset voltage VAR_UCSL to a preset first voltage level (eg, V2 in FIG. 7) (S1021) A driving method 900 of a display device further comprising the above may be provided.

이상의 설명은 본 개시의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 개시의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 개시에 개시된 실시예들은 본 개시의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 개시의 기술 사상의 범위가 한정되는 것은 아니다. 본 개시의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 개시의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.The above description is merely an example of the technical idea of the present disclosure, and various modifications and variations may be made to those skilled in the art without departing from the essential characteristics of the present disclosure. In addition, the embodiments disclosed in this disclosure are not intended to limit the technical idea of the present disclosure, but rather to explain the scope of the technical idea of the present disclosure by these embodiments. The scope of protection of the present disclosure should be construed by the following claims, and all technical ideas within the scope equivalent thereto should be construed as being included in the scope of rights of the present disclosure.

100: 표시장치 110: 표시패널
120: 데이터 구동 회로 130: 게이트 구동 회로
140: 디스플레이 컨트롤러 900: 표시장치의 구동 방법
1100: 룩업 테이블 1210: 메모리
1220: 이미지 휘도 산출 회로
1230: 애노드 리셋 전압 레벨 제어 회로
1240: 파워 관리 회로100: display device 110: display panel
120: data driving circuit 130: gate driving circuit
140: display controller 900: driving method of display device
1100: lookup table 1210: memory
1220: image luminance calculation circuit
1230: anode reset voltage level control circuit
1240: power management circuit

Claims

One or more subpixels including a light emitting element and a driving transistor electrically connected to the light emitting element are disposed, a plurality of data lines electrically connected to the one or more subpixels are disposed, and a second refresh frame rate at a first refresh frame rate is disposed. a display panel displaying an image at a refresh frame rate up to the refresh frame rate;
a data driving circuit outputting data voltages for image display through the plurality of data lines in a refresh frame period based on input image data; and
A power management circuit supplying a reset voltage applied to a first electrode of the light emitting device at two or more voltage levels during a period in which the display panel displays an image at the second refresh frame rate;
The second refresh frame rate is greater than the first refresh frame rate.

According to claim 1,
During a period in which the display panel displays an image at the second refresh frame rate,
A display device in which a data voltage for displaying an image is applied to the at least one subpixel every frame.

According to claim 1,
The data driving circuit,
and calculating a ratio of pixels emitting light during a corresponding frame period based on the input image data, and changing a refresh frame rate to the second refresh frame rate based on the calculated ratio.

According to claim 3,
wherein the data driving circuit changes the refresh frame rate to the second refresh frame rate when the ratio of the pixels that emit light is greater than or equal to a preset ratio.

According to claim 1,
The data driving circuit,
Calculating luminance of an image displayed on at least a partial region of the display panel;
and outputting a voltage level control signal for changing a voltage level of the reset voltage to the power management circuit based on the calculated luminance of the displayed image.

According to claim 5,
wherein the data driving circuit outputs the voltage level control signal based on the average luminance of the displayed image.

According to claim 5,
wherein the data driving circuit outputs the voltage level control signal based on the highest luminance of the displayed image.

According to claim 5,
The data driving circuit outputs the voltage level control signal for increasing the voltage level of the reset voltage when the luminance of the displayed image decreases.

According to claim 8,
The power management circuit outputs reset voltages having different voltage levels according to the voltage level control signal.

According to claim 5,
wherein the data driving circuit includes a memory storing a look-up table including luminance ranges of the image and voltage value information differently corresponding to the luminance ranges of the image.

setting an image to be displayed at a refresh frame rate of n (n is a positive number) Hz that is greater than or equal to the first refresh frame rate and less than the second refresh frame rate;
determining whether a ratio of pixels emitting light to display an image displayed in any one frame in the image is greater than or equal to a preset ratio; and
and displaying the image at the second refresh frame rate when the ratio of the light-emitting pixels is greater than or equal to a preset ratio.

According to claim 11,
The display device includes a display panel on which one or more subpixels including light emitting elements are disposed;
and changing a voltage level of a reset voltage applied to a first electrode of the light emitting element based on luminance of at least a partial region of the display panel displaying the image.

According to claim 12,
After the step of displaying the image at the second refresh frame rate, returning to the step of determining whether the ratio of the light-emitting pixels is greater than or equal to a preset ratio.

According to claim 13,
and determining whether a refresh frame rate is the second refresh frame rate when the ratio of the light-emitting pixels is less than a preset ratio.

According to claim 13,
and lowering the refresh frame rate to the n Hz when the refresh frame rate is the second refresh frame rate.

According to claim 15,
and setting a voltage level of the changed reset voltage to a preset first voltage level when the refresh frame rate is the second refresh frame rate.