KR20230095215A - 표시장치 - Google Patents

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KR20230095215A
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planarization
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이종원
홍기상
남경진
이영욱
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엘지디스플레이 주식회사
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Abstract

본 발명의 일 예시에 따른 표시장치는, 광차단막이 배치된 기판; 기판 상에 위치하는 버퍼층; 버퍼층 상에 위치하고, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터; 게이트 전극 상에 위치하는 층간 절연막 및 평탄화막; 층간 절연막 및 평탄화막을 관통하면서, 드레인 전극, 게이트 전극의 일부 및 버퍼층의 일부를 각각 노출시키는 복수의 컨택홀; 평탄화막 상에 위치하고, 복수의 컨택홀 가운데 적어도 하나의 컨택홀을 통해 드레인 전극과 전기적으로 접속하는 제1 화소 전극; 및 평탄화막 상에 위치하고, 복수의 컨택홀 가운데 적어도 하나의 컨택홀을 통해 게이트 전극과 접속하는 제2 화소 전극을 포함하되, 제2 화소 전극은 복수의 컨택홀 가운데 버퍼층의 일부를 노출시키는 컨택홀을 통해 버퍼층을 사이에 두고 광차단층과 중첩하는 것을 특징으로 한다.

Description

표시장치{DISPLAY APPARATUS}
본 명세서는 개구율을 향상시킬 수 있는 표시장치에 관한 것이다.
표시장치는 TV, 휴대폰, 노트북 및 태블릿 등과 같은 다양한 전자기기에 적용된다. 이를 위해, 표시장치의 박형화, 경량화 및 저소비전력화 등을 개발시키기 위한 연구가 계속되고 있다.
표시장치는 액정표시장치(Liquid Crystal Display device: LCD), 플라즈마표시장치(Plasma Display Panel device: PDP), 전계방출표시장치(Field Emission Display device: FED), 전기습윤표시장치(Electro-Wetting Display device: EWD) 및 유기발광표시장치(Organic Light Emitting Display Device: OLED) 등을 예로 들 수 있다.
이 가운데 유기발광표시장치(OLED)는 영상이 표시되는 표시영역에 배열되는 복수의 화소영역과 복수의 화소영역에 대응한 복수의 유기발광소자를 포함한다. 유기발광소자는 스스로 발광하는 자발광소자이므로, 유기발광표시장치는 액정표시장치에 비해 응답속도가 빠르고, 발광효율, 휘도 및 시야각이 크며, 명암비 및 색재현율이 우수한 장점이 있다.
유기발광 표시장치는 발광부와, 발광부를 구동시키기 위한 회로부를 포함하고 있다. 회로부는 박막 트랜지스터 및 스토리지 캐패시터를 포함한다. 이러한 유기발광 표시장치는 발광층에서 발생된 광이 기판의 반대 방향, 즉, 기판의 배면 방향으로 방출되는 배면 발광(bottom emission) 방식인 경우, 상기 회로부가 배치된 영역에서는 광을 외부로 방출시키지 못한다. 이에 따라, 회로부가 배치되어 있는 영역만큼 개구율이 감소하게 된다.
본 명세서의 일 실시예에 따른 해결 과제는 유기발광 표시장치에서 발광 영역의 면적을 증가시켜 개구율을 향상시킬 수 있는 표시장치를 제공하기 위한 것이다.
또한, 본 명세서의 실시예들에 따른 발명은 발광 영역의 면적을 증가시켜 개개의 화소에서 동일한 휘도로 구현하기 위한 전류의 소비는 감소시킴으로써 유기발광소자의 수명을 증가시키는 것을 목적으로 한다.
또한, 스토리지 캐패시터가 차지하는 면적을 축소시켜 발광 영역의 면적을 증가시키면서 스토리지 캐패시터의 전체 정전용량 또한 증가시킬 수 있는 표시장치를 제공하기 위한 것이다.
아울러, 스토리지 캐패시터를 구성하는 유전체의 구조를 개선하여 스토리지 캐패시터의 정전용량을 증가시키는 것을 목적으로 한다.
더불어, 절연막들 사이에 발생하는 언더컷에 의해 화소 전극의 단선이 발생하는 것을 방지하는 것을 목적으로 한다.
본 명세서의 일 실시예에 따른 해결과제들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있고, 본 명세서의 실시예에 의해 보다 분명하게 이해될 것이다. 또한, 본 명세서의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.
본 명세서의 일 실시예에 따른 표시장치는, 광차단막이 배치된 기판; 상기 기판 상에 위치하는 버퍼층; 상기 버퍼층 상에 위치하고, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터; 상기 게이트 전극 상에 위치하는 층간 절연막 및 평탄화막; 상기 층간 절연막 및 상기 평탄화막을 관통하면서, 상기 드레인 전극, 게이트 전극의 일부 및 상기 버퍼층의 일부를 각각 노출시키는 복수의 컨택홀; 상기 평탄화막 상에 위치하고, 상기 복수의 컨택홀 가운데 적어도 하나의 컨택홀을 통해 상기 드레인 전극과 전기적으로 접속하는 제1 화소 전극; 및 상기 평탄화막 상에 위치하고, 상기 복수의 컨택홀 가운데 적어도 하나의 컨택홀을 통해 상기 게이트 전극과 접속하는 제2 화소 전극을 포함하되, 상기 제2 화소 전극은 상기 복수의 컨택홀 가운데 상기 버퍼층의 일부를 노출시키는 컨택홀을 통해 상기 버퍼층을 사이에 두고 상기 광차단층과 중첩하는 것을 특징으로 한다.
본 명세서의 다른 실시예에 따른 표시장치는, 기판 상에 배치된 제1 광차단막 및 제2 광차단막; 상기 버퍼층 상에 위치하고 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터; 상기 게이트 전극 상에 위치하는 층간 절연막 및 평탄화막; 상기 층간 절연막 및 상기 평탄화막을 관통하면서, 상기 드레인 전극 및 상기 버퍼층의 일부를 각각 노출시키는 복수의 컨택홀; 및 상기 평탄화막 상에 위치하고, 상기 복수의 컨택홀 가운데 적어도 하나의 컨택홀을 통해 상기 드레인 전극 및 상기 제1 광차단층과 전기적으로 접속하는 제1 화소 전극을 포함하되, 상기 제1 화소 전극은 상기 복수의 컨택홀 가운데 상기 버퍼층의 일부를 노출시키는 컨택홀을 통해 상기 버퍼층을 사이에 두고 상기 제2 광차단층과 중첩하는 것을 특징으로 한다.
본 명세서의 일 실시예에 따르면, 화소 전극을 제1 화소 전극 및 제2 화소 전극으로 분리하여 형성하면서 제2 화소 전극을 스토리지 상부 전극으로 이용함으로써, 회로부에서 스토리지 캐패시터가 차지하는 면적을 감소시킬 수 있는 효과가 있다.
또한, 광차단층을 제1 광차단층 및 제2 광차단층으로 분리하고, 분리된 제2 광차단층 상에 캐패시터 컨택홀을 형성하여 화소 전극을 스토리지 상부 전극으로 이용함으로써 회로부에서 스토리지 캐패시터가 차지하는 면적을 감소시킬 수 있는 효과가 있다.
이에 따라, 스토리지 캐패시터가 차지하는 면적을 축소시켜 발광 영역의 면적을 증가시켜 개구율을 향상시킬 수 있는 효과가 있다.
또한, 스토리지 캐패시터가 차지하는 면적은 축소시키면서 스토리지 캐패시터를 구성하는 유전체의 두께를 감소시킴으로써 스토리지 캐패시터의 정전용량을 증가시키는 것을 이점으로 제공한다.
또한, 발광 영역의 면적을 증가시켜 개개의 화소에서 동일한 휘도로 구현하기 위한 전류의 소비를 감소시켜 유기발광소자의 수명을 증가시킴으로써 표시장치의 신뢰성을 향상시킬 수 있는 것을 이점으로 제공한다.
또한, 스토리지 캐패시터가 배치되는 캐패시터 컨택홀에서 층간 절연막 및 버퍼층의 노출된 측면부를 평탄화막으로 소정 두께만큼 덮어 매끈한 표면을 구현함으로써 화소 전극의 단선이 발생하는 것을 방지할 수 있는 효과가 있다.
본 명세서의 효과는 이상에서 언급한 효과에 제한되지 않으며, 언급되지 않은 또 다른 효과는 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1a 및 도 1b는 본 명세서의 제1 실시예에 따른 표시장치를 설명하기 위해 나타낸 도면들이다.
도 2a 및 도 2b는 본 명세서의 제2 실시예에 따른 표시장치를 설명하기 위해 나타낸 도면들이다.
도 3 내지 도 13은 본 명세서의 제2 실시예에 따른 표시장치의 제조방법을 설명하기 위해 나타낸 단면도들이다.
도 14a 및 도 14b는 본 명세서의 제3 실시예에 따른 표시장치를 설명하기 위해 나타낸 도면들이다.
도 15 내지 도 26은 본 명세서의 제3 실시예에 따른 표시장치의 제조방법을 설명하기 위해 나타낸 단면도들이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 명세서는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간 적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 명세서의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 본 발명의 각 실시예에 따른 표시장치에 대하여 첨부한 도면을 참고로 하여 설명한다.
도 1a 및 도 1b는 본 명세서의 제1 실시예에 따른 표시장치를 설명하기 위해 나타낸 도면들이다. 여기서 도 1a는 본 명세서의 제1 실시예에 따른 표시장치의 평면도이다. 그리고 도 1b는 도 1a의 I-I', II-II', III-III', IV-IV', V-V' 및 VI-VI'방향을 따라 잘라내어 나타낸 단면도이다.
도 1a 및 도 1b를 참조하면, 본 명세서의 제1 실시예에 따른 표시장치(10)는 광을 방출하는 유기발광소자가 배치되는 발광 영역(192)과, 유기발광소자에 구동전류를 공급하기 위한 구동 회로 소자들이 구비된 회로부를 포함한다. 발광 영역(192) 및 구동 회로 소자들은 복수의 서브 화소들이 매트릭스 형태로 배열되어 영상이 표시되는 표시 영역에 배치된다.
구동 회로 소자는 박막 트랜지스터(T), 스토리지 캐패시터(Cst)를 포함한다. 회로부를 구성하는 구동 회로 소자들은 발광 영역(194)을 제외한 나머지 영역에 배치된다. 박막트랜지스터(T)는 게이트 전극(164), 소스 전극(166), 드레인 전극(168) 및 액티브층(125)을 포함한다.
게이트 전극(164)은 액티브층(125)의 채널 영역(CH)과 중첩하여 위치한다. 게이트 전극(164)과 액티브층(125)의 채널 영역(CH) 사이에는 게이트 절연막(130)이 배치된다. 게이트 전극(164)은 게1 게이트 금속(161) 및 제2 게이트 금속(163)이 적층된 구조로 구성할 수 있다. 소스 전극(166), 드레인 전극(168) 및 패드 전극(174)은 게이트 전극(164)과 동일한 재료로 구성되며, 동일한 평면 상에 위치할 수 있다.
액티브층(125)은 채널 영역(CH)을 사이에 두고 마주보는 소스 영역(SA) 및 드레인 영역(DA)을 구비한다. 채널 영역(CH)은 게이트 절연막(130)을 사이에 두고 게이트 전극(164)과 중첩하게 배치된다.
소스 전극(166)은 액티브층(125)의 소스 영역(SA)과 전기적으로 접속되고, 드레인 전극(168)은 액티브층(125)의 드레인 영역(DA)과 전기적으로 접속된다. 드레인 전극(168)은 평탄화막(182) 및 층간 절연막(176)을 관통하여 형성된 화소 컨택홀(184)을 통해 제1 전극(186)과 접촉하여 전기적으로 연결된다. 또한, 드레인 전극(168)은 제1 버퍼층(120) 및 제2 버퍼층(122)을 관통하는 차광 컨택홀(154)을 통해 광차단층(105)과 전기적으로 접속될 수 있다.
액티브층(125)과 기판(100) 사이에는 광차단층(105)이 형성된다. 광차단층(105)은 액티브층(125)과 중첩하는 위치에 형성되며, 적어도 액티브층(125)의 채널 영역(CH)과 중첩되도록 한다. 광차단층(105)은 차광 컨택홀(154)을 통해 표면이 일부 노출되어 드레인 전극(168)을 통해 액티브층(125)과 전기적으로 접속될 수 있다.
광차단층(105)은 제1 금속층(102) 및 제2 금속층(104)이 적층된 구조로 이루어질 수 있다. 스토리지 하부 전극(110) 및 배선 전극(115)은 광차단층(105)과 동일한 평면 상에 동일한 재질로 형성될 수 있다. 여기서 배선 전극(115)은 구동전원 공급 라인(VDD), 데이터 라인(DL) 및 기준전원 공급 라인(Vref) 가운데 하나를 포함한다. 배선 전극(115)은 평면에서 바라볼 때, 기판(100)의 제1 방향(X), 예를 들어 수평 라인으로 배열되어 있다.
버퍼층(120, 122)이 광차단층(105), 스토리지 하부 전극(110), 배선 전극(115) 상에 배치된다. 버퍼층(120, 122)은 제1 버퍼층(120) 및 제2 버퍼층(122)의 이중층 구조로 형성할 수 있다.
스토리지 캐패시터(Cst)는 제1 버퍼층(120) 및 제2 버퍼층(122)을 사이에 두고 스토리지 하부 전극(110) 및 스토리지 상부 전극(125a)을 중첩하게 배치하여 구성할 수 있다. 즉, 스토리지 하부 전극(110) 및 스토리지 상부 전극(172) 사이에 제1 버퍼층(120) 및 제2 버퍼층(122)이 적층된 다층 구조가 유전체로써 배치된다. 이 때, 스토리지 상부 전극(125a)은 액티브층(125)과 동일한 재질로 이루어지며 동일한 평면 상에 평판(plate) 형태로 배치된다.
제1 버퍼층(120)은 제1 두께의 실리콘질화물(SiNx)로 형성하고, 제2 버퍼층(122)은 제1 버퍼층(120)보다 두꺼운 제2 두께의 실리콘산화물(SiOx)로 형성한다. 예를 들어, 제1 버퍼층(120)은 1000Å 내지 1500Å의 제1 두께로 형성하고, 제2 버퍼층(122)은 2700Å 내지 3300Å의 제2 두께로 형성한다. 이에 따라, 스토리지 캐패시터(Cst)에서 유전체는 적어도 3000Å의 두께를 가진다.
제1 버퍼층(120)의 유전율은 약 6.9이고, 제2 버퍼층(122)의 유전율은 약 3.9임에 따라, 스토리지 캐패시터(Cst)의 정전용량 값은 0.0011*상수인 값을 가진다. 스토리지 캐패시터(Cst)의 정전용량은 유전체의 두께가 두꺼울수록 반비례하여 감소하며, 유전체의 두께가 얇을수록 정전용량이 증가한다. 스토리지 캐패시터(Cst)의 정전용량을 증가시키는 방법 가운데 하나로 스토리지 하부 전극(110) 및 스토리지 상부 전극(172) 사이의 거리를 짧게 하는 방법이 있다. 그러나, 본 명세서의 제1 실시예에서 유전체는 적어도 3000Å의 두께를 가지고 있음에 따라, 스토리지 하부 전극(110) 및 스토리지 상부 전극(172) 사이의 거리를 감소시키는데 한계가 있다. 또한, 정전 용량을 향상시키기 위해 스토리지 캐패시터(Cst)가 차지하는 면적을 증가시키는 경우에는 발광 영역(192)의 면적이 줄어들게 됨에 따라 개구율이 감소할 수 있다.
패드 전극(174)은 게이트 전극(164), 데이터 라인(DL), 구동전원 공급 라인(VDD) 및 기준전원 공급 라인(Vref) 각각에 구동 신호를 공급하는 역할을 한다. 수평라인인 제1 방향(X)으로 배열된 구동전원 공급 라인(VDD), 데이터 라인(DL) 및 기준전원 공급 라인(Vref)에 대응하여 수직라인인 제2 방향(Y)으로 스캔라인(SCAN1, SCAN2)이 배치된다.
층간 절연막(176) 및 평탄화막(182)이 게이트 전극(164), 소스 전극(166), 드레인 전극(168) 및 스토리지 상부 전극(125a)이 형성된 기판(100) 상에 배치된다. 층간 절연막(176) 상에는 컬러 필터(180)가 배치된다. 컬러 필터(180)는 적색(R), 녹색(G) 및 청색(B) 가운데 하나일 수 있다. 평탄화막(182)은 드레인 전극(168)의 표면 일부를 노출시키는 화소 컨택홀(184)을 더 포함한다.
평탄화막(182) 및 화소 컨택홀(184) 상에 제1 전극(186)이 배치되어 드레인 전극(168)과 접속한다. 제1 전극(186)은 뱅크(190)에 구비된 뱅크 홀(194)의한 발광 영역(192) 및 박막 트랜지스터(T), 스토리지 캐패시터(Cst)를 포함하는 구동 회로 소자와 중첩하게 배치된다. 발광 영역(192)의 폭(EAW1)은 뱅크 홀(194)의 크기에 의해 정의될 수 있다. 제1 전극(186)은 애노드 전극 또는 화소 전극으로도 지칭할 수 있다.
유기 발광층(198)은 제1 전극(186)과 접속하면서 뱅크(190)의 상부면으로 연장하여 배치된다. 유기 발광층(198)은 정공수송층(HTL), 발광층(EML) 및 전자수송층(ETL)의 적층 구조로 이루어진다. 유기 발광층(198)은 백색광을 방출하는 유기물질로 이루어지며, 컬러 필터(180)에 의해 색상이 나타낼 수 있다.
유기 발광층(198) 상에는 제2 전극(199)이 배치된다. 이에 따라, 제1 전극(186), 유기 발광층(198) 및 제2 전극(199)으로 구성된 유기발광소자(OLED)가 형성된다. 제2 전극(199)은 공통전극 또는 캐소드 전극으로도 지칭될 수 있다.
상술한 바와 같이, 유전체로 제1 버퍼층(120) 및 제2 버퍼층(122)의 이중층으로 적층된 구조를 도입함에 따라, 스토리지 캐패시터(Cst)의 정전용량을 향상시키는데 한계가 있다. 또한, 한정된 공간 내에서 발광 영역의 면적을 증가시켜 개구율을 개선하기 위해서는 스토리지 캐패시터(Cst)가 차지하는 면적을 감소시켜야 한다.
이에 따라, 본 명세서의 다른 실시예에서는 스토리지 캐패시터의 정전용량을 증가시키면서 표시장치의 한정된 공간 내에서 회로부가 차지하는 면적을 감소시키고, 회로부의 감소되는 면적 크기만큼 발광영역의 면적을 증가시켜 개구율을 개선시킬 수 있는 표시장치 구조 및 그 제조방법을 설명하기로 한다. 이하 도면을 참조하여 설명하기로 한다.
도 2a 및 도 2b는 본 명세서의 제2 실시예에 따른 표시장치를 설명하기 위해 나타낸 도면들이다. 여기서 도 2a는 제2 실시예에 따른 표시장치의 평면도이다. 그리고 도 2b는 도 2a의 I-I', II-II', III-III', IV-IV' 및 V-V' 방향을 따라 잘라내어 나타낸 단면도이다.
도 2a 및 도 2b를 참조하면, 본 명세서의 제2 실시예에 따른 표시장치(20)는 광을 방출하는 유기발광소자가 배치되는 발광 영역(272)과, 유기발광소자에 구동전류를 공급하기 위한 구동 회로 소자들이 구비된 회로부를 포함한다. 구동 회로 소자는 박막 트랜지스터, 스토리지 캐패시터를 포함한다. 회로부를 구성하는 구동 회로 소자들은 발광 영역(272)을 제외한 나머지 영역에 배치된다.
박막 트랜지스터는 게이트 전극(GE), 소스 전극(SE), 드레인 전극(DE) 및 액티브층(220)을 포함한다. 게이트 전극(GE)은 액티브층(220)의 채널 영역(CH)과 중첩하여 위치할 수 있다. 게이트 전극(GE)과 액티브층(220)의 채널 영역(CH) 사이에는 게이트 절연막(230)이 배치될 수 있다. 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 또는 구리(Cu)로 이루어진 그룹에서 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있다.
소스 전극(SE)은 액티브층(220)의 소스 영역(SA)과 전기적으로 접속되고, 드레인 전극(DE)은 액티브층(220)의 드레인 영역(DA)과 전기적으로 접속된다. 또한, 드레인 전극(DE)은 평탄화막(245) 및 층간 절연막(240)을 관통하는 화소 컨택홀(256)을 통해 제1 화소 전극(260)과 접촉하여 전기적으로 연결된다. 또한, 드레인 전극(DE)은 제1 버퍼층(212) 및 제2 버퍼층(214)을 관통하는 차광 컨택홀(222)을 통해 광차단층(205)과 전기적으로 접속될 수 있다. 소스 전극(SE) 및 드레인 전극(DE)은 게이트 전극(GE)과 동일한 평면에 위치한다.
액티브층(220)은 채널 영역(CH)을 사이에 두고 마주게 위치하는 소스 영역(SA) 및 드레인 영역(DA)을 구비한다. 일 예에서, 액티브층(220)은 비정질 실리콘, 다결정 실리콘 또는 산화물 반도체 중 적어도 하나를 포함하여 형성할 수 있다. 예를 들어, 액티브층(220)은 인듐 갈륨 징크 옥사이드(IGZO)계 및 인듐 징크 옥사이드(IZO)계 등의 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다.
액티브층(220)과 기판(200) 사이에는 광차단층(205)이 형성된다. 광차단층(205)은 액티브층(220)과 중첩하는 위치에 형성되며, 적어도 액티브층(220)의 채널 영역(CH)과 중첩되도록 배치한다. 광차단층(205)의 일부는 캐패시터 영역(IV-IV')에서 스토리지 하부 전극으로 동작할 수 있다. 광차단층(205)은 제1 금속층(202) 및 제2 금속층(204)이 적층된 구조로 이루어질 수 있다.
배선 전극(210)이 광차단층(205)과 동일한 평면 상에 동일한 재질로 형성될 수 있다. 배선 전극(210)은 구동전원 공급 라인(VDD), 데이터 라인(DL) 및 기준전원 공급 라인(Vref)을 포함하며, 제1 방향(X), 예를 들어 수평라인으로 배열되어 있다. 광차단층(205) 및 배선 전극(210) 상에 제1 버퍼층(212) 및 제2 버퍼층(214)이 배치된다. 제1 버퍼층(212)은 제1 두께의 실리콘질화물(SiNx)로 형성하고, 제2 버퍼층(214)은 제1 버퍼층(212)보다 두꺼운 제2 두께의 실리콘산화물(SiOx)로 이루어질 수 있다.
스토리지 캐패시터는 제1 버퍼층(212)을 사이에 두고 스토리지 하부 전극으로써 광차단층(205)이 배치되고, 스토리지 상부 전극으로써 제2 화소 전극(262)이 배치된 구성으로 이루어진다. 제2 화소 전극(262)은 평탄화막(245), 층간 절연막(240) 및 제2 버퍼층(214)을 관통하는 캐패시터 컨택홀(258)의 노출면 상에 형성되면서 평탄화막(245)의 상부면까지 연장하여 배치될 수 있다. 다른 예에서, 캐패시터 컨택홀(258)과 층간 절연막(240) 및 제2 버퍼층(214) 사이에 평탄화막(245)이 배치될 수 있다. 다시 말해, 층간 절연막(240) 및 제2 버퍼층(214)의 측면부를 평탄화막(245)이 소정 두께만큼 덮게 형성할 수 있다.
이와 같이, 제2 화소 전극(262)을 캐패시터 컨택홀(258)의 노출면을 따라 형성함으로써, 동일한 정전 용량을 구현하기 위해 평탄화막 상에 스토리지 상부 전극(125a, 도 1b 참조)을 평판 형태로 형성하는 경우보다 스토리지 캐패시터가 회로부 내에서 차지하는 면적을 감소시킬 수 있다. 그리고 적어도 감소된 스토리지 캐패시터의 면적만큼 발광 영역의 폭(EAW2)이 증가(△EA1)하여 발광 영역의 면적이 증가할 수 있다. 또한, 제1 버퍼층(220)의 단일층을 유전체로 도입함으로써 정전 용량이 증가될 수 있다. 이에 대한 구체적인 설명은 추후 설명하기로 한다.
게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)과 동일한 평면에 패드 전극(PE)이 배치되어 있다. 패드 전극(PE)은 게이트 전극(GE), 데이터 라인(DL), 구동전원 공급 라인(VDD) 및 기준전원 공급 라인(Vref) 각각에 구동 신호를 공급하는 역할을 한다. 본 명세서의 실시예들에서는 패드 전극(PE)이 구동전원 공급 라인(VDD)에 연결되어 있는 구성을 실시예로 제시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 패드 전극(PE)은 데이터 라인(DL) 및 기준전원 공급 라인(Vref) 각각에 연결되는 복수 개로 구성될 수 있다. 패드 전극(PE) 상에는 패드 커버 전극(263)이 배치된다.
수평라인인 제1 방향(X)으로 배열된 구동전원 공급 라인(VDD), 데이터 라인(DL) 및 기준전원 공급 라인(Vref)에 대응하여 수직라인인 제2 방향(Y)으로 스캔라인(SCAN1, SCAN2)이 배치된다. 스캔라인(SCAN1, SCAN2)은 서브 화소 상에 데이터 신호를 공급하는 동안 각 수평라인을 선택하기 위한 스캔신호를 공급하는 제 1 스캔라인(SCAN1) 및 서브 화소 상에 공급하는 데이터 신호를 초기화하는 동안 각 수평라인을 선택하기 위한 신호를 공급하는 제 2 스캔라인(SCAN2)을 포함할 수 있다. 여기서 구동전원 공급 라인(VDD) 및 기준전원 공급라인(Vref) 각각은 둘 이상의 수직라인, 즉, 스캔라인(SCAN1, SCAN2)에 대응될 수 있다.
층간 절연막(240) 및 평탄화막(245)이 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)이 형성된 기판(200) 상에 배치된다. 층간 절연막(240) 상에 컬러 필터(242)가 배치된다. 컬러 필터(242)는 발광 영역(272)과 중첩하는 위치에 배치한다. 컬러 필터(242)는 각 서브 화소에 배정된 색상을 나타낼 수 있다. 예를 들어, 컬러 필터(242)는 적색(R), 녹색(G) 및 청색(B) 가운데 하나일 수 있다.
평탄화막(245)은 평탄한 표면을 구성하기 위해 형성하며, 포토 아크릴 수지등으로 구성될 수 있다. 평탄화막(245)은 드레인 전극(DE)의 표면 일부를 노출시키는 화소 컨택홀(256)을 포함한다.
제1 화소 전극(260)이 평탄화막(245) 및 화소 컨택홀(256) 상에 배치되어 드레인 전극(DE)과 전기적으로 접속한다. 제1 화소 전극(260)은 뱅크(265)에 구비된 뱅크 홀(270)에 의해 형성된 발광 영역(272) 및 박막 트랜지스터, 스토리지 캐패시터를 포함하는 구동 회로 소자와 중첩되도록 평탄화막(245) 상에 배치된다.
제2 화소 전극(262)은 게이트 전극(GE)과 직접 접촉하며 게이트 컨택홀(257)의 노출면을 따라 평탄화막(245) 상부면으로 연장하여 캐패시터 컨택홀(258)의 노출면을 모두 덮는다. 이에 따라, 제2 화소 전극(262)은 제1 버퍼층(212)을 사이에 두고 스토리지 하부 전극 역할을 하는 광차단층(205)과 중첩하게 배치되어 스토리지 상부 전극이 될 수 있다. 따라서, 광차단층(205), 제1 버퍼층(212) 및 제2 화소 전극(262)으로 구성되는 스토리지 캐패시터를 구성할 수 있다. 도 2a를 참조하면, 제1 화소 전극(260) 및 제2 화소 전극(262)은 평면에서 바라볼 때, 소정 거리만큼 상호 이격하여 위치할 수 있다. 제1 화소 전극(260) 및 제2 화소 전극(262)은 인듐-주석-산화물(ITO; Indium Tin Oxide) 또는 인듐-아연-산화물(IZO; Indium Zinc Oxide)와 같은 투명한 금속 산화물을 포함할 수 있다.
본 명세서에 따른 제2 실시예에서는 화소 전극을 제1 화소 전극(260) 및 제2 화소 전극(262)으로 분리하면서 제1 화소 전극(260)은 화소 컨택홀(256) 및 차광 컨택홀(222)을 통해 광차단층(205)과 연결되고, 제2 화소 전극(262)은 캐패시터 컨택홀(258)로 연장되어 광차단층(205)과 중첩하여 스토리지 캐패시터를 구성할 수 있다. 여기서 제1 화소 전극(260) 및 제2 화소 전극(262)으로 분리하고, 게이트 컨택홀(257) 및 캐패시터 컨택홀(258)을 도입함으로써, 제1 화소 전극(260)과 연결되는 광차단층(205)과, 제2 화소 전극(262)과 연결되는 광차단층(205) 사이에 서로 상이한 전위를 인가할 수 있게 되어 스토리지 캐패시터를 구성할 수 있다.
한편, 발광 영역(272)의 폭(EAW2)은 뱅크 홀(270)의 크기에 의해 정의될 수 있다. 본 명세서의 제2 실시예에 따르면 캐패시터 컨택홀(258)이 평탄화막(245), 층간 절연막(240) 및 제2 버퍼층(214)을 관통하여 형성되고, 제2 화소 전극(262)이 캐패시터 컨택홀(258)의 노출면 상에 형성되어 스토리지 상부 전극으로 형성됨에 따라, 스토리지 상부 전극의 면적은 평탄화막(245), 층간 절연막(240) 및 제2 버퍼층(214)의 노출면을 포함하여 평탄화막(245)까지 연장하여 이루어질 수 있다. 이와 같이, 스토리지 상부 전극을 캐패시터 컨택홀(258)의 노출면을 따라 형성함으로써, 스토리지 캐패시터가 회로부 내에서 차지하는 면적을 감소시킬 수 있다. 그리고 적어도 감소된 스토리지 캐패시터의 면적만큼 발광 영역에서의 폭(EAW2)이 증가하여 발광 영역의 면적이 증가한다. 즉, 본 명세서의 제2 실시예에 따른 발광 영역(272)의 폭(EAW2)은 적어도 제1 실시예에 따른 발광 영역의 폭(EAW1) 및 증가된 폭(△EA1)만큼 증가하여 전체 발광 영역(272)의 면적이 증가한다. 발광 영역(272)의 면적이 증가함에 따라 개구율을 향상시킬 수 있다.
유기 발광층(275)은 뱅크 홀(270)에 의해 노출된 제1 화소 전극(260)과 접속하면서 뱅크(265)의 상부면으로 연장하여 배치된다. 유기 발광층(275)은 백색광을 방출하는 유기물질로 이루어지며, 컬러 필터(242)에 의해 색상을 나타낼 수 있으나, 이에 한정되는 것은 아니다.
유기 발광층(275) 상에는 제2 전극(280)이 배치된다. 이에 따라, 제1 화소 전극(260), 유기 발광층(275) 및 제2 전극(280)으로 구성된 유기발광소자(OLED)가 형성된다.
이하 도 2a 및 도 2b의 표시장치의 제조방법을 도면을 참조하여 설명하기로 한다. 도 3 내지 도 13은 본 명세서의 제2 실시예에 따른 표시장치의 제조방법을 설명하기 위해 나타내보인 단면도들이다. 여기서 도 2a 및 도 2b와 동일 또는 유사한 구성요소에 대해서는 간략하게 설명하기로 한다.
도 3을 참조하면, 기판(200) 상에 광차단층(205) 및 배선 전극(210)을 형성한다. 구체적으로, 기판(200) 상에 제1 금속층(202) 및 제2 금속층(204)을 형성한다. 다음에 제1 금속층(202) 및 제2 금속층(204) 상에 마스크를 이용한 포토리소그래피 공정 및 식각 공정을 진행하여 광차단층(205) 및 배선 전극(210)을 형성한다. 여기서 광차단층(205)은 이후 형성될 박막 트랜지스터의 액티브층과 중첩하는 위치에 형성하는 것이 바람직하다. 광차단층(205)은 외부로부터 입사되는 광으로부터 박막 트랜지스터를 보호하는 역할을 한다. 일 예에서, 광차단층(205)은 캐패시터 영역(IV-IV')영역에서 스토리지 하부 전극 역할을 할 수 있다. 배선 전극(210)은 구동전원 공급 라인(VDD), 데이터 라인(DL) 또는 기준전원 공급 라인(Vref) 가운데 어느 하나일 수 있다.
기판(200)은 평판의 절연재료로 이루어질 수 있다. 일 예로, 기판(200)은 투광성 기판일 수 있다. 기판(200)은 유리 또는 강화 유리와 같은 단단한 물질로 구성하거나 플라스틱 재질의 플렉서블(flexible)한 재료로 구성될 수도 있으나, 이에 한정되는 것은 아니다.
광차단층(205) 및 배선 전극(210)은 동일한 재료를 이용하여 형성할 수 있다. 예를 들어, 제1 금속층(202) 및 제2 금속층(204)은 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti) 또는 구리(Cu) 등의 불투명한 금속 재료의 그룹에서 선택된 어느 하나 또는 이들의 합금을 포함하여 이루어질 수 있다.
도 4를 참조하면, 기판(200) 상에 버퍼층(215)을 형성한다. 버퍼층(215)은 광차단층(205) 및 배선 전극(210)의 노출면을 덮도록 형성할 수 있다. 버퍼층(215)은 광차단층(205) 및 배선 전극(210)을 이후 형성될 상부 구성 요소와 절연시키는 역할을 한다. 또한, 버퍼층(215)은 기판(200)으로부터 상부에 형성될 유기발광소자 방향으로 수분, 산소 또는 불순물이 침투하는 것을 차단하고, 박막 트랜지스터를 보호한다.
버퍼층(215)은 다층 구조로 형성할 수 있다. 일 예에서, 버퍼층(215)은 제1 버퍼층(212) 및 제2 버퍼층(214)을 포함할 수 있다. 제1 버퍼층(212) 및 제2 버퍼층(214)은 실리콘산화물(SiOx) 또는 실리콘질화물(SiNx) 등과 같은 무기 절연 물질을 포함하여 구성할 수 있다. 여기서 제1 버퍼층(212)은 제1 두께의 실리콘질화물(SiNx)로 형성하고, 제2 버퍼층(214)은 제1 버퍼층(220)보다 두꺼운 제2 두께의 실리콘산화물(SiOx)로 형성할 수 있다. 예를 들어, 제1 버퍼층(212)은 1000Å 내지 1500Å의 제1 두께로 형성하고, 제2 버퍼층(214)은 2700Å 내지 3300Å의 제2 두께로 형성할 수 있다.
도 5를 참조하면, 버퍼층(215) 상에 액티브층(220)을 형성한다. 액티브층(220)은 비정질 실리콘, 다결정 실리콘 또는 산화물 반도체 중 적어도 하나를 포함하여 형성할 수 있다. 예를 들어, 액티브층(220)은 인듐 갈륨 징크 옥사이드(IGZO)계 및 인듐 징크 옥사이드(IZO)계 등의 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. 또한, 당업계에 알려진 다른 산화물 반도체 물질로 액티브층(220)을 형성할 수 있다. 액티브층(220)은 이후 게이트 전극이 형성될 영역과 중첩하는 위치에 형성할 수 있다.
계속해서 액티브층(220)을 포함하는 버퍼층(215) 전면에 게이트 절연막(230)을 형성하고, 게이트 절연막(230) 상에 패터닝 공정을 진행하여 게이트 절연막(230) 내에 복수의 GI홀(222, 224, 226, 228)을 형성한다.
패터닝 공정은 게이트 절연막(230) 상에 복수의 오픈 영역이 포함된 포토레지스트 패턴(미도시함)을 형성하고, 오픈 영역에 의해 노출된 게이트 절연막(230)을 제거하는 방식으로 진행할 수 있다. 이러한 패터닝 공정을 통해 게이트 절연막(230) 내에 복수의 GI홀(222, 224, 226, 228)이 형성된다.
복수의 GI홀(222, 224, 226, 228)은 버퍼층(215)이 제거되어 광차단층(205)의 표면을 노출시키게 형성된 차광 컨택홀(222)을 포함할 수 있다. 또한 복수의 GI홀(222, 224, 226, 228)은 액티브층(220)의 표면을 노출시키는 소스 컨택홀(224) 및 드레인 컨택홀(226)을 포함할 수 있다. 그리고 스트립(strip) 공정으로 포토레지스트 패턴을 제거하여 게이트 절연막(230)을 노출시킨다.
도 6을 참조하면, 기판(200) 상에 게이트 전극(GE), 소스 전극(SE), 드레인 전극(DE) 및 패드 전극(PE)을 형성한다.
이를 위해, 복수의 GI홀(222, 224, 226, 228)이 구비된 게이트 절연막(230) 상에 게이트 금속층(232, 234)을 형성한다. 게이트 금속층(232, 234)은 제1 게이트 금속층(232) 및 제2 게이트 금속층(234)이 적층된 구조로 형성할 수 있다. 일 예에서, 제1 게이트 금속층(232) 및 제2 게이트 금속층(234)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 또는 구리(Cu)로 이루어진 그룹에서 어느 하나 또는 이들의 합금을 포함하여 구성할 수 있으나, 이에 한정되지는 않는다.
다음에 포토 마스크를 이용한 포토리소그래피 공정 및 식각 공정을 통해 게이트 금속층(232, 234) 및 게이트 절연막(230)을 패터닝함으로써, 게이트 전극(GE)을 형성한다. 식각 공정은 건식 식각 방식으로 진행할 수 있다. 게이트 전극(GE)을 형성하는 과정에서 소스 전극(SE), 드레인 전극(DE), 및 패드 전극(PE)을 함께 형성할 수 있다. 소스 전극(SE), 드레인 전극(DE) 및 패드 전극(PE)은 동일한 게이트 금속층(232, 234)을 패터닝하여 형성함에 따라, 게이트 전극(GE)과 동일한 평면 상에 형성될 수 있다. 드레인 전극(DE)은 차광 컨택홀(222)을 채우면서 광차단층(205)의 노출면과 접촉할 수 있다.
한편, 게이트 전극(GE)을 형성하기 위해 건식 식각을 진행하는 과정에서 액티브층(220) 상에 도체화가 이루어질 수 있다. 액티브층(220)을 산화물 반도체로 형성하는 경우, 산소의 함유량에 따라 전도 특성이 달라지게 된다. 예를 들어, 산화물 반도체 내에 산소 함유량이 감소되면 산화물 반도체의 저항이 낮아지면서 산화물 반도체가 도체의 성질을 가지는 도체화가 이루어질 수 있다. 건식 식각에서 적용하는 식각 가스에 액티브층(220)의 노출면이 접촉하여 산화물 반도체 내의 산소 함유량을 감소시킴으로써 도체화가 이루어져 도체화 영역을 형성할 수 있다.
도체화 영역은 소스 영역(SA) 및 드레인 영역(DA)을 포함할 수 있다. 그리고 도체화 영역이 형성되지 않은 게이트 전극(GE) 하부의 액티브층(220)에는 채널 영역(CH)이 배치될 수 있다.
도 7을 참조하면, 게이트 전극(GE)이 형성된 기판(200) 상에 층간 절연막(240)을 형성한다. 층간절연막(240)은 게이트 전극(GE), 소스 전극(SE), 드레인 전극(DE) 및 패드 전극(PE)의 표면을 모두 덮을 수 있는 충분한 두께로 형성한다. 층간 절연막(240)은 실리콘질화물(SiNx), 실리콘산화물(SiOx)등과 같은 무기 절연물질로 형성할 수 있다.
다음에 층간 절연막(240) 상에 컬러 필터(242)를 형성한다. 이를 위해 층간 절연막(240) 상에 적색(R), 녹색(G) 및 청색(B)의 안료를 도포하고 마스크 공정을 진행하여 발광 영역에 대응하도록 컬러 필터(242)를 형성한다. 컬러 필터(242)가 적색(R), 녹색(G) 및 청색(B)으로 이루어지는 경우에는 마스크 공정은 3회의 마스크 공정이 필요할 수 있다.
계속해서 컬러 필터(242)가 배치된 층간 절연막(240) 상에 평탄화막(245)을 형성한다. 평탄화막(245)은 하부의 소자들을 보호하는 역할을 하면서 기판(200) 상의 표면을 평탄화시킬 수 있도록 충분한 두께를 가지게 형성할 수 있다. 평탄화막(245)은 포토 특성을 가지는 유기계 절연물질을 포함할 수 있다. 일 예에서, 평탄화막(245)은 포토 아크릴 물질을 포함할 수 있다.
다음에 평탄화막(245)의 표면을 선택적으로 노출시키는 복수의 오픈 영역(a)을 포함하는 포토레지스트 패턴(247)을 형성한다. 복수의 오픈 영역(a)은 드레인 전극(DE), 게이트 전극(GE) 및 이후 스토리지 캐패시터가 형성될 영역과 중첩하게 위치한다. 포토레지스트 패턴(247)은 포지티브 타입의 레지스트 물질을 이용하여 형성할 수 있다.
도 8을 참조하면, 평탄화막(245) 상에 포토레지스트 패턴(247)을 이용한 제1 패터닝 공정을 진행한다. 제1 패터닝 공정은 건식 식각 방식으로 진행할 수 있다. 그러면 포토레지스트 패턴(247)의 복수의 오픈 영역(a)에 의해 노출된 평탄화막(245)이 식각되어 평탄화막(245) 내에 복수의 상부 컨택홀(250, 252, 254)을 형성할 수 있다. 복수의 상부 컨택홀(250, 252, 254)은 게이트 전극(GE)이 배치된 위치에 중첩하는 제1 상부 컨택홀(250), 드레인 전극(DE)이 배치된 위치에 중첩하는 제2 상부 컨택홀(252) 및 캐패시터 영역(IV-IV')에서 스토리지 하부 전극 역할을 하는 광차단층(205)이 배치된 위치에 중첩하는 제3 상부 컨택홀(254)을 포함할 수 있다.
복수의 상부 컨택홀(250, 252, 254)에 의해 평탄화막(245) 하부의 층간 절연막(240)의 표면이 노출될 수 있다.
제1 패터닝 공정은 포토레지스트 패턴(247)을 이용하여 평탄화막(245)을 건식 식각 방식을 이용하여 진행함에 따라, 평탄화막(245) 상에 직접 노광 및 현상 공정을 진행하여 패터닝을 하는 방식보다 복수의 상부 컨택홀(250, 252, 254)이 미세한 선폭을 가질 수 있도록 제어할 수 있다. 그리고 스트립 공정을 진행하여 포토레지스트 패턴(247)을 제거한다.
도 9를 참조하면, 복수의 상부 컨택홀(250, 252, 254)이 형성된 평탄화막(245) 상에 제2 패터닝 공정을 진행한다. 제2 패터닝 공정은 습식 식각 방식으로 진행할 수 있다. 일 예에서, 습식 식각 방식은 습식 식각 방식은 불화암모늄(NH4F) 용액 및 불화수소(HF) 용액을 혼합한 BOE(buffered oxide etchant) 용액을 이용하여 진행할 수 있다.
습식 식각 방식을 이용한 제2 패터닝 공정을 진행하면 표면이 노출된 층간 절연막(240)이 제거되면서 제1 하부 컨택홀(251), 제2 하부 컨택홀(253) 및 제3 하부 컨택홀(255)을 형성할 수 있다. 이에 따라, 평탄화막(245) 및 층간 절연막(240)내에는 게이트 컨택홀(257), 화소 컨택홀(256) 및 캐패시터 컨택홀(258)이 형성될 수 있다. 여기서 게이트 컨택홀(257)은 제1 하부 컨택홀(251) 및 제1 상부 컨택홀(250)로 이루어지고, 화소 컨택홀(256)은 제2 하부 컨택홀(253) 및 제2 상부 컨택홀(252)로 이루어지며, 캐패시터 컨택홀(258)은 제3 하부 컨택홀(255) 및 제3 상부 컨택홀(254)로 이루어질 수 있다.
BOE 용액은 실리콘 산화물을 선택적으로 식각할 수 있다. 이에 따라, 캐패시터 영역(IV-IV')에 형성된 캐패시터 컨택홀(258)은 실리콘 산화물로 이루어진 제2 버퍼층(214)이 제거되어 제1 버퍼층(212)의 표면이 노출될 수 있다. 제1 버퍼층(212)은 제2 버퍼층(214)과 식각 선택비가 상이한 물질, 예를 들어, 실리콘질화물을 포함하여 구성된다. 이에 따라, 제2 패터닝 공정 과정에서 하부막으로 과도하게 식각되는 것을 방지하는 식각 정지막 역할을 할 수 있다.
한편, 습식 식각의 등방성 식각 특성에 의해 층간 절연막(240) 내에 형성된 제1 하부 컨택홀(251), 제2 하부 컨택홀(253) 및 제3 하부 컨택홀(255)은 제1 상부 컨택홀(250), 제2 상부 컨택홀(252) 및 제3 상부 컨택홀(254)보다 상대적으로 넓은 폭을 가지게 형성할 수 있다. 이에 따라, 평탄화막(245)과 층간 절연막(240) 사이에 언더컷(undercut, UC)이 발생할 수 있다. 언더컷은 평탄화막(245)의 끝단부로부터 내측 방향으로 층간 절연막(240)이 추가적으로 제거되는 현상으로 이해될 수 있다. 언더컷(UC)이 발생된 상태에서 후속 공정을 진행하는 경우 이후 공정에서 단선과 같은 문제가 발생할 수 있다.
이에 따라, 도 10에서 도시한 바와 같이, 평탄화막(245)의 두께 일부를 제거하는 애싱(ashing) 공정을 진행한다. 애싱 공정은 산소(O2) 플라즈마를 이용한 건식 식각 방식으로 진행할 수 있다. 애싱 공정을 진행하면 층간 절연막(245)의 측면부보다 돌출되어 언더컷(UC)을 이루고 있는 부분의 평탄화막(245)을 제거하여 층간 절연막(240)의 일 측면부와 정렬시킬 수 있다. 이에 따라, 화소 컨택홀(256), 게이트 컨택홀(257)은 평탄화막(245) 및 층간 절연막(240)의 끝단부가 일렬로 정렬하게 형성할 수 있다. 또한, 캐패시터 컨택홀(258)은 평탄화막(245), 층간 절연막(240) 및 제2 버퍼층(214)의 끝단부가 일렬로 정렬하게 형성할 수 있다.
도 11을 참조하면, 화소 컨택홀(256), 게이트 컨택홀(257) 및 캐패시터 컨택홀(258)이 형성된 평탄화막(245) 상에 제1 화소 전극(260) 및 제2 화소 전극(262)을 형성한다.
제1 화소 전극(260)은 화소 컨택홀(256)에 노출된 드레인 전극(DE)을 통해 게이트 전극(GE)과 전기적으로 연결될 수 있다. 제2 화소 전극(262)은 게이트 컨택홀(257)에 의해 노출된 게이트 전극(GE)과 직접 접촉하여 연결될 수 있다. 제2 화소 전극(262)은 게이트 전극(GE)과 직접 접촉하며 게이트 컨택홀(257)의 노출면을 따라 평탄화막(245) 상부면으로 연장하여 캐패시터 컨택홀(258)의 노출면을 모두 덮도록 형성할 수 있다. 이에 따라, 제2 화소 전극(262)은 제1 버퍼층(212)을 사이에 두고 스토리지 하부 전극 역할을 하는 광차단층(205)과 중첩하게 배치되어 스토리지 상부 전극이 될 수 있다. 따라서, 광차단층(205), 제1 버퍼층(212) 및 제2 화소 전극(262)으로 구성되는 스토리지 캐패시터가 형성될 수 있다.
본 명세서의 제1 실시예에 따른 스토리지 캐패시터는 유전체로 제1 버퍼층(120) 및 제2 버퍼층(122)의 이중층을 도입하고 있다. 제1 버퍼층(120)은 실리콘질화물로 이루어지고 제2 버퍼층(122)은 실리콘산화물로 이루어진다. 리콘질화물의 유전율은 약 6.9인 반면, 실리콘산화물의 유전율은 약 3.9이다. 또한, 제1 버퍼층(120)은 1000Å 내지 1500Å의 제1 두께를 가지게 형성하고, 제2 버퍼층(12)은 2700Å 내지 3300Å의 제2 두께를 가지게 형성하고 있다. 이에 따라, 제1 실시예에 따른 스토리지 캐패시터(Cst)의 캐패시터 용량은 0.0011*상수 값을 가지게 된다.
이에 대해, 본 명세서의 제2 실시예에 따른 스토리지 캐패시터의 유전체는 실리콘질화물을 포함하는 제1 버퍼층(212)의 단일층으로 이루어진다. 실리콘질화물의 유전율이 약 6.9임에 따라, 스토리지 캐패시터(Cst)의 정전용량 값은 0.0069*상수 값을 가지게 된다. 이에 따라, 제1 버퍼층(220)의 단일층을 유전체로 도입한 제2 실시예에 따른 스토리지 캐패시터의 캐패시터 용량이 제1 실시예에 따른 스토리지 캐패시터(Cst)보다 약 6배 이상 증가된 캐패시터 용량을 확보할 수 있다. 다시 말해, 유전체로 제1 버퍼층(220)의 단일층으로 도입함으로써, 제1 버퍼층 및 제2 버퍼층의 이중층으로 도입하는 경우보다 발광 소자의 발광을 상대적으로 오래 유지할 수 있다.
또한, 도 1a 및 도 1b에서 도시한 바와 같이, 본 명세서의 제1 실시예에 따른 스토리지 캐패시터는 액티브층(125)과 동일한 물질을 스토리지 상부 전극(125a)으로 적용하고 있다. 이에 따라, 스토리지 상부 전극(125a)은 액티브층(125)과 동일한 평면 상에 형성되므로 회로부에서 스토리지 캐패시터가 차지하는 면적을 확보해두어야 한다.
이에 대하여 본 명세서의 제2 실시예에 따르면, 캐패시터 컨택홀(258)은 평탄화막(245), 층간 절연막(240) 및 제2 버퍼층(214)을 관통하여 형성되고, 제2 화소 전극(262)이 캐패시터 컨택홀(258)의 노출면 상에 형성되어 스토리지 상부 전극으로 형성됨에 따라, 스토리지 상부 전극의 면적은 평탄화막(245), 층간 절연막(240) 및 제2 버퍼층(214)의 노출면을 포함하여 평탄화막(245)까지 연장하여 이루어질 수 있다. 이와 같이, 스토리지 상부 전극을 캐패시터 컨택홀(258)의 노출면을 따라 형성함으로써, 동일한 정전 용량을 구현하기 위해 평탄화막 상에 스토리지 상부 전극(125a, 도 1b 참조)을 평판 형태로 형성하는 경우보다 스토리지 캐패시터가 회로부 내에서 차지하는 면적을 감소시킬 수 있다. 그리고 적어도 감소된 스토리지 캐패시터의 면적만큼 발광 영역에서의 폭이 증가하여 발광 영역의 면적이 증가할 수 있다.
발광 영역의 면적이 증가됨에 따라, 개개의 화소에서 동일한 휘도로 구현하기 위한 전류의 소비를 감소시킬 수 있어 유기발광소자의 수명을 증가시켜 표시장치의 신뢰도를 향상시킬 수 있다.
제1 화소 전극(260) 및 제2 화소 전극(262)은 동일한 물질을 이용하여 형성할 수 있다. 예를 들어, 제1 화소 전극(260) 및 제2 화소 전극(262)은 인듐-주석-산화물(ITO) 또는 인듐-아연-산화물(IZO)와 같은 투명한 금속 산화물로 구성될 수 있다. 제1 화소 전극(260)은 애노드 전극으로도 지칭할 수 있다. 여기서 제1 화소 전극(260) 또는 제2 화소 전극(262)을 형성하는 과정에서 패드 전극(PE)의 노출면을 덮어 패드 전극(PE)의 부식을 방지하는 패드 커버 전극(263)을 형성할 수 있다.
도 12를 참조하면, 제1 화소 전극(260) 및 제2 화소 전극(262)이 형성된 평탄화막(245) 상에 뱅크 홀(270)이 구비된 뱅크(265)를 형성한다. 뱅크(265)는 뱅크 홀(270)을 통해 제1 화소 전극(260)의 일부 영역을 노출시키면서 나머지 부분을 덮도록 형성할 수 있다.
이를 위해, 평탄화막(245) 상에 절연막을 형성하고, 절연막 상에 패터닝 공정을 진행하여 뱅크 홀(265)을 형성한다. 뱅크(265)는 화소가 형성될 영역의 발광 영역을 정의하는 경계 영역으로 각각의 서브 화소들을 구분한다. 뱅크(265)는 실리콘질화물(SiNx), 실리콘산화물(SiOx)등과 같은 무기 절연물질 또는 폴리이미드 등과 같은 유기 절연물질을 이용하여 형성할 수 있다. 뱅크(265)는 패드 커버 전극(263)으로 덮여 있는 패드 전극(PE)을 노출하게 패드 영역(I-I')을 제외한 영역에 형성될 수 있다.
도 13을 참조하면, 뱅크(265)에 의해 정의된 발광 영역 상에 유기 발광층(275) 및 제2 전극(280)을 형성한다. 이에 따라, 제1 화소 전극(260), 유기 발광층(275) 및 제2 전극(280)으로 구성된 유기발광소자(OLED)가 구성될 수 있다. 유기 발광층(275) 및 제2 전극(280)은 패드 영역(I-I')을 제외한 나머지 영역에 형성할 수 있다.
유기 발광층(275)은 뱅크 홀(270)에 의해 노출된 제1 화소 전극(260)과 직접 접속하게 형성한다. 일 예에서, 유기 발광층(275)은 제1 화소 전극(260)의 노출면을 따라 뱅크(265)의 상부면으로 연장하여 형성할 수 있다. 일 예에서, 유기 발광층(275)은 백색광을 방출하는 유기물질로 이루어지며, 컬러 필터(242)에 의해 색상을 나타낼 수 있다.
제2 전극(280)은 유기 발광층(275)의 노출면을 모두 덮게 형성할 수 있다. 제2 전극(280)은 표시영역 상에서 인접하는 화소들과 공통적으로 접촉하여 전압을 인가하는 공통전극으로 형성할 수 있다. 제2 전극(280)은 캐소드 전극으로도 지칭될 수 있다. 일 예에서, 제2 전극(280)은 인듐-주석-산화물(ITO) 또는 인듐-아연-산화물(IZO)와 같은 투명한 금속 산화물로 구성될 수 있다. 또는 제2 전극(280)은 몰리브덴(Mo), 텅스텐(W), 은(Ag) 또는 알루미늄(Al) 및 이를 적어도 하나 이상 포함하는 합금으로 구성된 반투과 금속 물질로 형성할 수도 있다.
본 명세서의 제2 실시예에 따른 표시장치는 화소 전극을 제1 화소 전극 및 제2 화소 전극으로 분리하여 형성하고, 제1 화소 전극은 게이트 전극과 광차단막을 전기적으로 연결하면서 발광부로 연결되고, 제2 화소 전극은 게이트 컨택홀을 통해 게이트 전극과 직접 연결하면서 스토리지 상부 전극으로 이용함으로써, 회로부에서 스토리지 캐패시터가 차지하는 면적을 감소시켜 발광 영역의 면적을 증가시킬 수 있다. 또한, 유전체 두께를 감소시키는 구성을 적용하여 스토리지 캐패시터의 정전 용량을 증가시킬 수 있다.
도 14a 및 도 14b는 본 명세서의 제3 실시예에 따른 표시장치를 설명하기 위해 나타낸 도면들이다. 여기서 도 14a는 제3 실시예에 따른 표시장치의 평면도이다. 그리고 도 14b는 도 14a의 I-I', II-II', III-III', IV-IV' 및 V-V' 방향을 따라 잘라내어 나타내보인 단면도이다.
도 14a 및 도 14b를 참조하면, 본 명세서의 제3 실시예에 따른 표시장치(30)는 광을 방출하는 유기발광소자가 배치되는 발광 영역(372)과, 유기발광소자에 구동전류를 공급하기 위한 구동 회로 소자들이 구비된 회로부를 포함한다. 구동 회로 소자는 박막 트랜지스터, 스토리지 캐패시터를 포함한다. 회로부를 구성하는 구동 회로 소자들은 발광 영역(372)을 제외한 나머지 영역에 배치된다.
박막 트랜지스터는 게이트 전극(GE), 소스 전극(SE), 드레인 전극(DE) 및 액티브층(320)을 포함한다. 게이트 전극(GE)은 액티브층(320)의 채널 영역(CH)과 중첩하여 위치할 수 있다. 게이트 전극(GE)과 액티브층(320)의 채널 영역(CH) 사이에는 게이트 절연막(330)이 배치된다. 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)은 동일한 물질로 동일한 평면 상에 위치한다. 소스 전극(SE)은 액티브층(320)의 소스 영역(SA)과 전기적으로 접속되고, 드레인 전극(DE)은 액티브층(320)의 드레인 영역(DA)과 전기적으로 접속된다. 또한, 드레인 전극(DE)은 평탄화막(345) 및 층간 절연막(340)을 관통하는 화소 컨택홀(351)을 통해 제1 화소 전극(360)과 접촉하여 전기적으로 연결된다. 또한, 드레인 전극(DE)은 버퍼층(315)을 관통하는 차광 컨택홀(322)을 통해 제1 광차단층(305)과 전기적으로 접속될 수 있다.
액티브층(320)과 기판(300) 사이에는 제1 광차단층(305) 및 제2 광차단층(311)이 위치한다. 제1 광차단층(305) 및 제2 광차단층(311)은 평면에서 바라볼 때, 소정 거리만큼 상호 이격하여 배치된다.
배선 전극(310)이 제1 광차단층(305) 및 제2 광차단층(311)과 동일한 평면 상에 위치할 수 있다. 배선 전극(310)은 구동전원 공급 라인(VDD) 또는 데이터 라인(DL)을 포함한다. 여기서 배선 전극(310)은 기판(300)의 제1 방향(X), 예를 들어 수평라인으로 배열되어 있다. 수평라인인 제1 방향(X)으로 배열된 구동전원 공급 라인(VDD) 또는 데이터 라인(DL)에 대응하여 수직라인인 제2 방향(Y)으로 스캔라인(SCAN1) 및 기준전원 공급 라인(Vref)이 배치된다. 여기서 구동전원 공급 라인(VDD)은 하나의 스캔라인(SCAN1)에 대응될 수 있다.
층간 절연막(340) 및 평탄화막(345)이 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)이 형성된 기판(300) 상에 배치된다. 층간 절연막(340) 상에는 컬러 필터(342)가 배치된다. 컬러 필터(342)는 발광 영역(372)과 중첩하는 위치에 배치한다. 평탄화막(345)은 평탄한 표면을 구성하기 위해 형성하며, 포토 아크릴 수지등으로 구성될 수 있다. 평탄화막(345)은 드레인 전극(DE)의 표면 일부를 노출시키는 화소 컨택홀(351) 및 제2 광차단층(311)의 표면 일부를 노출시키는 캐패시터 컨택홀(355)을 포함한다.
평탄화막(345)은 층간 절연막(340) 및 제2 버퍼층(314)의 노출된 측면부를 소정 두께만큼 덮을 수 있다.
스토리지 캐패시터는 제1 버퍼층(312)을 사이에 두고 제2 광차단층(311) 및 제1 화소 전극(360)이 중첩하여 위치하는 구성으로 이루어진다. 제1 화소 전극(360)은 화소 컨택홀(351)의 노출면으로부터 평탄화막(345) 상부로 연장하여 캐패시터 영역(IV-IV') 상에 형성된 캐패시터 컨택홀(355)의 노출면을 덮도록 위치할 수 있다. 캐패시터 컨택홀(355)은 평탄화막(345), 층간 절연막(340) 및 제2 버퍼층(314)을 관통하여 배치될 수 있다.
제1 화소 전극(360)이 평탄화막(345) 및 화소 컨택홀(31) 상에 배치되어 드레인 전극(DE)과 전기적으로 접속한다. 제1 화소 전극(360)은 뱅크(365)에 구비된 뱅크 홀(370)에 의해 형성된 발광 영역(372) 및 박막 트랜지스터, 스토리지 캐패시터를 포함하는 구동 회로 소자와 중첩되도록 평탄화막(345) 상에 배치된다.
유기 발광층(375)은 제1 화소 전극(360)과 접속하면서 뱅크(365)의 상부면으로 연장하여 배치된다. 유기 발광층(375) 상에는 제2 전극(380)이 배치된다. 이에 따라, 제1 화소 전극(360), 유기 발광층(375) 및 제2 전극(380)으로 구성된 유기발광소자(OLED)가 형성된다.
한편, 발광 영역(372)의 폭(EAW3)은 뱅크 홀(370)의 크기에 의해 정의될 수 있다. 본 명세서의 제3 실시예에 따르면 캐패시터 컨택홀(355)이 평탄화막(345), 층간 절연막(340) 및 제2 버퍼층(314)을 관통하여 형성되고, 제1 화소 전극(360)이 캐패시터 컨택홀(355)의 노출면 상에 형성되어 스토리지 상부 전극으로 형성됨에 따라, 스토리지 상부 전극의 면적은 평탄화막(345), 층간 절연막(340) 및 제2 버퍼층(314)의 노출면을 포함하여 평탄화막(345)까지 연장하여 이루어질 수 있다. 이와 같이, 스토리지 상부 전극을 캐패시터 컨택홀(355)의 노출면을 따라 형성함으로써, 스토리지 캐패시터가 회로부 내에서 차지하는 면적을 감소시킬 수 있다. 그리고 적어도 감소된 스토리지 캐패시터의 면적만큼 발광 영역에서의 폭(EAW3)이 증가하여 발광 영역의 면적이 증가한다. 즉, 본 명세서의 제3 실시예에 따른 발광 영역(372)의 폭(EAW3)은 적어도 제1 실시예에 따른 발광 영역의 폭(EAW1) 및 증가된 폭(△EA2)만큼 증가하여 전체 발광 영역(372)의 면적이 증가한다. 발광 영역(372)의 면적이 증가함에 따라 개구율을 향상시킬 수 있다.
이하 도 14a 및 도 14b의 표시장치의 제조방법을 도면을 참조하여 설명하기로 한다. 도 15 내지 도 26은 제3 실시예에 따른 표시장치의 제조방법을 설명하기 위해 나타내보인 단면도들이다. 여기서 도 14a 및 도 14b와 동일 또는 유사한 구성요소에 대해서는 간략하게 설명하기로 한다.
도 15를 참조하면, 기판(300) 상에 광차단층(305, 311) 및 배선 전극(310)을 형성한다. 구체적으로, 기판(300) 상에 제1 금속층(302) 및 제2 금속층(304)을 형성한다. 다음에 제1 금속층(302) 및 제2 금속층(304) 상에 마스크를 이용한 포토리소그래피 공정 및 식각 공정을 진행하여 광차단층(305, 311) 및 배선 전극(310)을 형성한다.
광차단층(305, 311)은 제1 광차단층(305) 및 제2 광차단층(311)을 포함하여 형성할 수 있다. 여기서 제1 광차단층(305)은 이후 형성될 박막 트랜지스터의 액티브층과 중첩하는 위치에 형성하는 것이 바람직하다. 제1 광차단층(305)은 외부로부터 입사되는 광으로부터 박막 트랜지스터를 보호하는 역할을 한다. 제2 광차단층(311)은 캐패시터 영역에서 스토리지 하부 전극 역할을 할 수 있다. 도 14a에서 도시한 바와 같이, 제1 광차단층(305) 및 제2 광차단층(311)은 소정 거리만큼 상호 이격하여 배치될 수 있다.
배선 전극(310)은 구동전원 공급 라인(VDD), 데이터 라인(DL) 또는 기준전원 공급 라인(Vref) 가운데 어느 하나일 수 있다. 제1 광차단층(305), 제2 광차단층(311) 및 배선 전극(310)은 동일한 재료를 이용하여 형성할 수 있다.
도 16을 참조하면, 기판(300) 상에 버퍼층(315)을 형성한다. 버퍼층(315)은 광차단층(305, 311) 및 배선 전극(310)의 노출면을 덮도록 형성할 수 있다. 버퍼층(315)은 광차단층(305, 311) 및 배선 전극(310)을 절연시키고, 수분 또는 불순물의 침투를 방지하는 보호막 역할을 한다.
버퍼층(315)은 제1 버퍼층(312) 및 제2 버퍼층(314)을 포함하는 다층 구조로 형성할 수 있으나, 이에 한정되는 것은 아니다. 일 예에서, 제1 버퍼층(312) 및 제2 버퍼층(314)은 실리콘산화물(SiOx) 또는 실리콘질화물(SiNx) 등과 같은 무기 절연 물질을 포함하여 구성할 수 있다. 제1 버퍼층(312)은 1000Å 내지 1500Å의 제1 두께로 형성하고, 제2 버퍼층(314)은 제1 버퍼층(312)의 제1 두께보다 두꺼운 2700Å 내지 3300Å의 제2 두께로 형성할 수 있다.
도 17을 참조하면, 버퍼층(315) 상에 액티브층(320)을 형성한다. 그리고 액티브층(320) 상에 복수의 GI홀(322, 324, 326, 328)이 구비된 게이트 절연막(330)을 형성한다.
액티브층(320)은 비정질 실리콘, 다결정 실리콘 또는 산화물 반도체 중 적어도 하나를 포함하여 형성할 수 있다. 예를 들어, 액티브층(320)은 인듐 갈륨 징크 옥사이드(IGZO)계 및 인듐 징크 옥사이드(IZO)계 등의 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. 액티브층(320)은 이후 게이트 전극이 형성될 영역과 중첩하는 위치에 형성할 수 있다. 복수의 GI홀(322, 324, 326, 328)은 버퍼층(315)이 제거되어 제1 광차단층(305)의 표면을 노출시키는 차광 컨택홀(322)을 포함할 수 있다. 또한 복수의 GI홀(322, 324, 326, 328)은 액티브층(320)의 표면을 노출시키는 소스 컨택홀(324) 및 드레인 컨택홀(326)을 포함할 수 있다.
도 18을 참조하면, 기판(300) 상에 게이트 전극(GE), 소스 전극(SE), 드레인 전극(DE) 및 패드 전극(PE)을 형성한다. 이를 위해 복수의 GI홀(322, 324, 326, 328)이 구비된 게이트 절연막(330) 상에 게이트 금속층(332, 334)을 형성하고, 게이트 금속층(332, 334) 상에 패터닝 공정을 진행한다. 패터닝 공정은 건식 식각 방식으로 진행할 수 있다.
게이트 금속층(332, 334)은 제1 게이트 금속층(332) 및 제2 게이트 금속층(334)이 적층된 구조로 형성할 수 있다. 일 예에서, 제1 게이트 금속층(332) 및 제2 게이트 금속층(334)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 또는 구리(Cu)로 이루어진 그룹에서 어느 하나 또는 이들의 합금을 포함하여 구성할 수 있다.
게이트 전극(GE), 소스 전극(SE), 드레인 전극(DE), 및 패드 전극(PE)은 동일한 게이트 금속층(332, 334)을 패터닝하여 형성할 수 있다. 이에 따라, 동일한 평면 상에 형성될 수 있다. 드레인 전극(DE)은 차광 컨택홀(322)을 채우면서 제1 광차단층(305)의 노출면과 접촉할 수 있다. 여기서 제2 광차단층(310)의 표면은 버퍼층(315)으로 덮여 있다.
한편, 게이트 전극(GE)을 형성하기 위해 건식 식각을 진행하는 과정에서 액티브층(320) 상에 도체화가 이루어져 도체화 영역이 형성될 수 있다. 도체화 영역은 소스 영역(SA) 및 드레인 영역(DA)을 포함할 수 있다. 그리고 도체화 영역이 형성되지 않은 게이트 전극(GE) 하부의 액티브층(320)에는 채널 영역(CH)이 배치될 수 있다.
도 19를 참조하면, 게이트 전극(GE)이 형성된 기판(300) 상에 층간 절연막(340)을 형성한다. 층간 절연막(340)은 게이트 전극(GE), 소스 전극(SE), 드레인 전극(DE) 및 패드 전극(PE)의 표면을 모두 덮을 수 있는 충분한 두께로 형성한다. 층간 절연막(340)은 실리콘질화물(SiNx), 실리콘산화물(SiOx)등과 같은 무기 절연물질로 형성할 수 있다. 다음에 층간 절연막(340) 상에 컬러 필터(342)를 형성한다. 이를 위해 층간 절연막(340) 상에 적색(R), 녹색(G) 및 청색(B)의 안료를 도포하고 마스크 공정을 진행하여 발광 영역에 대응하도록 컬러 필터(342)를 형성할 수 있다.
계속해서 층간 절연막(340) 상에 평탄화막(345)을 형성한다. 평탄화막(345)은 기판(300) 상의 표면을 평탄화시킬 수 있도록 충분한 두께를 가지게 형성할 수 있다. 평탄화막(345)은 포토 특성을 가지는 유기계열의 절연물질을 포함할 수 있다. 일 예에서, 평탄화막(345)은 포토 아크릴 물질을 포함할 수 있다.
다음에 평탄화막(345) 상에 제1 패터닝 공정을 진행하여 평탄화막(345) 내에 복수의 상부 컨택홀(346, 348)을 형성한다. 이를 위해, 포토 특성을 가지는 평탄화막(345) 상부에 개구부가 배치된 마스크를 배치하고, 개구부에 의해 노출된 평탄화막(345) 상에 노광 공정을 진행하여 노출된 부분을 변성시킨 다음, 현상제를 이용하여 변성된 평탄화막(345) 부분을 제거하는 현상 공정을 진행하여 복수의 상부 컨택홀(346, 348)을 형성할 수 있다.
복수의 상부 컨택홀(346, 348)은 드레인 전극(DE)이 배치된 위치에 중첩하는 제1 상부 컨택홀(346) 및 캐패시터 영역(IV-IV')에서 스토리지 하부 전극 역할을 하는 제2 광차단층(311)이 배치된 위치에 중첩하는 제2 상부 컨택홀(348)을 포함할 수 있다. 제1 상부 컨택홀(346) 및 제2 상부 컨택홀(348)은 각각 층간 절연막(340)의 표면을 노출시킬 수 있다.
도 20을 참조하면, 제1 상부 컨택홀(346) 및 제2 상부 컨택홀(348)이 형성된 평탄화막(345) 상에 제2 패터닝 공정을 진행하여 층간 절연막(340) 내에 제1 하부 컨택홀(350) 및 제2 하부 컨택홀(354)을 형성한다. 이에 따라, 평탄화막(45) 및 층간 절연막(340)내에는 화소 컨택홀(351) 및 캐패시터 컨택홀(355)이 형성될 수 있다. 여기서 화소 컨택홀(351)은 제1 하부 컨택홀(350) 및 제1 상부 컨택홀(346)로 이루어지며, 캐패시터 컨택홀(355)은 제2 하부 컨택홀(354) 및 제2 상부 컨택홀(348)로 이루어질 수 있다. 캐패시터 컨택홀(355)의 제2 하부 컨택홀(354)은 제2 버퍼층(314)이 제거되어 제1 버퍼층(312)의 표면을 노출시킬 수 있다.
이를 위해 먼저, 제1 상부 컨택홀(346) 및 제2 상부 컨택홀(348) 상에 건식 식각 방식을 진행하여 층간 절연막(340)을 식각한다. 건식 식각을 진행하는 과정에서 스토리지 캐패시터가 형성될 영역(IV-IV')에서는 층간 절연막(340)이 모두 식각되고 제2 버퍼층(314)이 표면으로부터 소정 깊이만큼 추가 식각될 수 있다. 이에 따라, 스토리지 캐패시터가 형성될 영역(IV-IV')에서 제2 버퍼층(314)은 제1 버퍼층(312) 상부에 소정 두께만큼 잔류할 수 있다.
다음에 스토리지 캐패시터가 형성될 영역(IV-IV')에서 제1 버퍼층(312) 상부에 잔류하는 제2 버퍼층(314)을 제거하기 위한 공정을 진행한다. 잔류 제2 버퍼층(314)을 제거하기 위한 공정은 습식 식각 방식으로 진행할 수 있다. 일 예에서, 습식 식각 방식은 습식 식각 방식은 불화암모늄(NH4F) 용액 및 불화수소(HF) 용액을 혼합한 BOE(buffered oxide etchant) 용액을 이용하여 진행할 수 있다. BOE 용액을 이용함에 따라, 스토리지 캐패시터 영역(IV-IV')에서는 실리콘 산화물로 이루어진 잔류 제2 버퍼층(314)이 제거되어 제1 버퍼층(312)의 표면이 노출될 수 있다. 제1 버퍼층(312)은 실리콘 질화물을 포함하여 구성됨에 따라, BOE 용액에 의해 식각되지 않고 식각 정지막 역할을 할 수 있다.
한편, 습식 식각의 등방성 특성에 의해 층간 절연막(340) 내에 형성된 제1 하부 컨택홀(350) 및 제2 하부 컨택홀(354)은 제1 상부 컨택홀(346) 및 제2 상부 컨택홀(348)보다 넓은 폭을 가지게 형성되어 평탄화막(345)과 층간 절연막(340) 사이에 언더컷(UC)이 발생할 수 있다.
도 21을 참조하면, 평탄화막(345) 상에 리플로우(reflow) 공정을 진행한다. 리플로우 공정은 평탄화막(345) 상에 열을 가하여 유동성을 가지게 하고, 유동성을 가지는 평탄화막(345)이 층간 절연막(340) 및 제2 버퍼층(314)의 노출된 측면부를 소정 두께만큼 덮도록 할 수 있다. 이에 따라, 화소 컨택홀(351) 및 캐패시터 컨택홀(355)의 노출면은 언더컷(UC, 도 20 참조)이 제거되어 매끈한 표면을 가질 수 있다. 한편, 리플로우 공정을 진행하는 과정에서 화소 컨택홀(351) 및 캐패시터 컨택홀(355)의 폭은 리플로우된 두께만큼 감소할 수 있다. 그리고 리플로우된 평탄화막(345)을 경화시키기 위한 큐어링 공정을 진행한다.
상술한 바와 같이, 스토리지 캐패시터 영역(IV-IV') 에서 제1 버퍼층(312) 상부에 잔류하는 제2 버퍼층(314)을 제거하기 위해 습식 식각을 진행하는 과정에서 평탄화막(345) 및 층간 절연막(340) 사이에 언더컷(UC)이 발생할 수 있다. 언더컷(UC)이 발생된 상태에서 후속의 제1 전극을 형성하는 경우 단선과 같은 문제가 발생할 수 있다.
도 22는 언더컷이 발생된 상태에서 유발되는 단선 현상을 예시로 들고 있다. 도 22를 참조하면, 언더컷(UC)은 평탄화막(OC)의 모양 아래쪽으로 층간 절연막(PAS)이 추가적으로 제거되는 현상으로 이해될 수 있다. 다시 말해, 언더컷(UC)은 층간 절연막(PAS)이 평탄화막(OC)의 끝단부와 정렬되어 수직으로 제거되지 않고, 평탄화막(OC)의 끝단부로부터 내측 방향으로 층간 절연막(PAS)이 제거되어 형성될 수 있다.
이와 같이, 언더컷(UC)이 발생된 상태에서 화소 전극(PXL)이 형성되면, 화소 전극(PXL)은 평탄화막(OC)의 끝단부와 층간 절연막(PAS) 사이의 언더컷(UC) 부분에서 단선되어 드레인 전극(DE)과 전기적으로 연결되지 않고, 이에 따라, 기판(SUB) 상의 광차단층(LSD)와 전기적으로 연결되지 않는 소자의 불량으로 작용할 수 있다. 여기서 도 22에서 미설명된 부분은 버퍼층(BUF)이다.
이에 대해, 본 명세서의 제3 실시예에서는 도 21에서 도시한 바와 같이, 평탄화막(345) 상에 리플로우(reflow)공정을 진행하여 층간 절연막(240) 및 버퍼층(314)의 측면부를 평탄화막(345)으로 덮음으로써 평탄화막(345)과 층간 절연막(340) 및 버퍼층(314) 사이에 언더컷에 의해 단선이 발생하는 것을 방지할 수 있다. 또한, 평탄화막(345) 상에 리플로우 공정을 진행하는 과정에서 화소 컨택홀(351) 및 캐패시터 컨택홀(355)의 폭은 리플로우된 두께만큼 감소할 수 있다. 이와 같이, 화소 컨택홀(351) 및 캐패시터 컨택홀(355)의 크기가 감소됨에 따라, 회로부에서 컨택홀들이 차지하는 면적을 감소시킬 수 있다. 회로부에서 컨택홀들이 차지하는 면적이 감소되는 만큼 발광 영역(372)의 면적을 확보할 수 있다.
도 23을 참조하면, 화소 컨택홀(351) 및 캐패시터 컨택홀(355)이 형성된 평탄화막(345) 상에 제1 화소 전극(360)을 형성한다.
제1 화소 전극(360)은 화소 컨택홀(351)에 노출된 드레인 전극(DE)을 통해 게이트 전극(GE)과 전기적으로 연결될 수 있다. 제1 화소 전극(360)은 애노드 전극으로도 지칭할 수 있다. 여기서 제1 화소 전극(360)을 형성하는 과정에서 제1 화소 전극(360)과 동일한 물질로 패드 전극(PE)의 노출면을 덮어 패드 커버 전극(362)을 형성할 수 있다.
도 24를 참조하면, 제1 화소 전극(360)이 형성된 평탄화막(345) 상에 뱅크 홀(370)이 구비된 뱅크(365)를 형성한다. 뱅크(365)는 뱅크 홀(370)을 통해 제1 화소 전극(360)의 일부 영역을 노출시키면서 나머지 부분을 덮도록 형성할 수 있다. 여기서 캐패시터 영역(IV-IV')에서는 제1 버퍼층(312)을 사이에 두고 제2 광차단층(311)과 제1 화소 전극(360)이 중첩하여 위치하여 스토리지 캐패시터를 구성할 수 있다.
뱅크(365)는 화소가 형성될 영역의 발광 영역(372, 도 14a 참조)을 정의하는 경계 영역으로 각각의 서브 화소들을 구분한다. 뱅크(365)는 패드 커버 전극(362)으로 덮여 있는 패드 전극(PE)을 노출하게 패드 영역(I-I')을 제외한 영역에 형성될 수 있다.
계속해서, 뱅크(365)에 의해 정의된 발광 영역(372) 상에 유기 발광층(375) 및 제2 전극(380)을 형성한다. 이에 따라, 제1 화소 전극(360), 유기 발광층(375) 및 제2 전극(380)으로 구성된 유기발광소자(OLED)가 구성될 수 있다. 유기 발광층(375) 및 제2 전극(380)은 패드 영역(I-I')을 제외한 나머지 영역에 형성할 수 있다.
유기 발광층(375)은 뱅크 홀(370)에 의해 노출된 제1 화소 전극(360)과 직접 접속하게 형성한다. 일 예에서, 유기 발광층(375)은 제1 화소 전극(360)의 노출면을 따라 뱅크(365)의 상부면으로 연장하여 형성할 수 있다. 일 예에서, 유기 발광층(375)은 백색광을 방출하는 유기물질로 이루어지며, 컬러 필터(342)에 의해 색상을 나타낼 수 있다.
유기 발광층(375)은 비록 도면에 도시하지는 않았지만, 정공수송층(HTL), 발광층(EML) 및 전자수송층(ETL)의 적층 구조를 포함할 수 있다. 유기 발광층(375)은 정공수송층(HTL), 발광층(EML) 및 전자수송층(ETL)과 함께, 정공차단층(HBL), 정공주입층(HIL), 전자 차단층(EBL) 및 전자 주입층(EIL)을 더 포함하여 구성할 수도 있다.
제2 전극(380)은 유기 발광층(375)의 노출면을 모두 덮게 형성할 수 있다. 제2 전극(380)은 표시영역 상에서 인접하는 화소들과 공통적으로 접촉하여 전압을 인가하는 공통전극으로 형성할 수 있다. 제2 전극(380)은 캐소드 전극으로도 지칭될 수 있다.
한편, 본 명세서의 제3 실시예에서는 바람직한 실시예의 설명을 위해 평탄화막(345) 상에 직접 노광 및 현상 공정을 진행하고, 리플로우 공정을 진행하는 방법을 설명하였으나, 이에 한정되는 것은 아니다. 예를 들어, 본 명세서의 제2 실시예에서 설명하고 있는 평탄화막 상에 오픈 영역을 포함하는 포토레지스트 패턴을 형성하고, 포토레지스트 패턴을 이용한 식각 방식을 이용하여 복수의 컨택홀을 형성하는 방법을 이용할 수 있다. 또한, 본 명세서의 제2 실시예에서 복수의 컨택홀을 형성하기 위해 평탄화막 상에 직접 노광 및 현상 공정을 진행하고, 리플로우 공정을 진행하는 방법을 적용할 수도 있다.
본 명세서의 제3 실시예에 따른 표시장치는 광차단층을 제1 광차단층 및 제2 광차단층으로 분리하여 형성하고, 제2 광차단층을 스토리지 하부 전극으로 적용하고, 제2 광차단층과 중첩하게 캐패시터 컨택홀을 형성한 다음, 캐패시터 컨택홀의 노출면 상에 스토리지 상부 전극으로서 제1 화소 전극을 배치함으로써 스토리지 캐패시터가 회로부 내에서 차지하는 면적을 감소시킬 수 있다. 스토리지 캐패시터가 회로부 내에서 차지하는 면적을 감소시킴으로써 발광 영역에서의 면적을 증가시켜 개구율을 향상시킬 수 있다.
100, 200, 300: 기판 105, 205, 305, 311: 광차단층
215, 315: 버퍼층 220, 320: 액티브층
230, 330: 게이트 절연막 GE: 게이트 전극
SE: 소스 전극 DE: 드레인 전극
240, 340: 층간 절연막 242, 342: 컬러 필터
245, 345: 평탄화막 260: 제1 화소 전극
262: 제2 화소 전극 360: 제1 전극
275, 375: 유기 발광층 280, 380: 제2 전극

Claims (13)

  1. 광차단막이 배치된 기판;
    상기 기판 상에 위치하는 버퍼층;
    상기 버퍼층 상에 위치하고, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터;
    상기 게이트 전극 상에 위치하는 층간 절연막 및 평탄화막;
    상기 층간 절연막 및 상기 평탄화막을 관통하면서, 상기 드레인 전극, 게이트 전극의 일부 및 상기 버퍼층의 일부를 각각 노출시키는 복수의 컨택홀;
    상기 평탄화막 상에 위치하고, 상기 복수의 컨택홀 가운데 적어도 하나의 컨택홀을 통해 상기 드레인 전극과 전기적으로 접속하는 제1 화소 전극; 및
    상기 평탄화막 상에 위치하고, 상기 복수의 컨택홀 가운데 적어도 하나의 컨택홀을 통해 상기 게이트 전극과 접속하는 제2 화소 전극을 포함하되,
    상기 제2 화소 전극은 상기 복수의 컨택홀 가운데 상기 버퍼층의 일부를 노출시키는 컨택홀을 통해 상기 버퍼층을 사이에 두고 상기 광차단층과 중첩하는 표시장치.
  2. 제1항에 있어서,
    상기 버퍼층은 제1 두께의 제1 유전율을 가지는 제1 버퍼층; 및
    상기 제1 버퍼층 상에 위치하고 상기 제1 버퍼층보다 두꺼운 제2 두께를 가지면서 상기 제1 유전율보다 낮은 제2 유전율을 가지는 표시장치.
  3. 제1항 또는 제2항에 있어서,
    상기 복수의 컨택홀은 드레인 전극의 일부를 노출시키는 드레인 컨택홀, 상기 게이트 전극의 일부를 노출시키는 게이트 컨택홀; 및 상기 평탄화막, 상기 층간 절연막 및 상기 제2 버퍼층을 관통하여 상기 제1 버퍼층의 표면 일부를 노출시키는 캐패시터 컨택홀을 포함하는 표시장치.
  4. 제3항에 있어서,
    상기 제2 화소 전극은 상기 게이트 컨택홀의 노출면을 따라 형성되어 상기 노출된 게이트 전극과 접속하고, 상기 캐패시터 컨택홀의 노출면을 따라 형성하여 상기 제1 버퍼층을 사이에 두고 상기 광차단층과 중첩되어 스토리지 캐패시터를 구성하는 표시장치.
  5. 제1항에 있어서,
    상기 제1 화소 전극 및 상기 제2 화소 전극은 평면에서 바라볼 때, 상호 이격하여 위치하는 표시장치.
  6. 제3항에 있어서,
    상기 캐패시터 컨택홀과 상기 층간 절연막 및 상기 제2 버퍼층 사이에 상기 평탄화막이 위치하는 표시장치.
  7. 기판 상에 배치된 제1 광차단층 및 제2 광차단층;
    상기 버퍼층 상에 위치하고 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터;
    상기 게이트 전극 상에 위치하는 층간 절연막 및 평탄화막;
    상기 층간 절연막 및 상기 평탄화막을 관통하면서, 상기 드레인 전극 및 상기 버퍼층의 일부를 각각 노출시키는 복수의 컨택홀; 및
    상기 평탄화막 상에 위치하고, 상기 복수의 컨택홀 가운데 적어도 하나의 컨택홀을 통해 상기 드레인 전극 및 상기 제1 광차단층과 전기적으로 접속하는 제1 화소 전극을 포함하되,
    상기 제1 화소 전극은 상기 복수의 컨택홀 가운데 상기 버퍼층의 일부를 노출시키는 컨택홀을 통해 상기 버퍼층을 사이에 두고 상기 제2 광차단층과 중첩하는 표시장치.
  8. 제7항에 있어서,
    상기 제1 광차단층 및 상기 제2 광차단층은 평면에서 바라볼 때, 상호 이격하여 위치하는 표시장치.
  9. 제7항에 있어서,
    상기 버퍼층은 제1 두께의 제1 유전율을 가지는 제1 버퍼층; 및
    상기 제1 버퍼층 상에 위치하고 상기 제1 버퍼층보다 두꺼운 제2 두께를 가지면서 상기 제1 유전율보다 낮은 제2 유전율을 가지는 표시장치.
  10. 제7항 또는 제9항에 있어서,
    상기 복수의 컨택홀은 드레인 전극의 일부를 노출시키는 드레인 컨택홀 및, 상기 평탄화막, 상기 층간 절연막과 상기 제2 버퍼층을 관통하여 상기 제1 버퍼층의 표면 일부를 노출시키는 캐패시터 컨택홀을 포함하는 표시장치.
  11. 제10항에 있어서,
    상기 캐패시터 컨택홀과 상기 층간 절연막 및 상기 제2 버퍼층 사이에 상기 평탄화막이 위치하는 표시장치.
  12. 제10항에 있어서,
    상기 평탄화막은 상기 드레인 컨택홀에서 상기 층간 절연막의 노출된 측면부를 덮으면서 상기 드레인 전극의 일부를 노출시키고,
    상기 제1 화소 전극은 상기 평탄화막의 노출면을 따라 연장하면서 상기 노출된 드레인 전극과 접속하는 표시장치.
  13. 제10항에 있어서,
    상기 평탄화막은 상기 캐패시터 컨택홀에서 상기 층간 절연막 및 상기 제2 버퍼층의 노출된 측면부를 덮으면서 상기 제1 버퍼층의 표면 일부를 노출시키고,
    상기 제1 화소 전극은 상기 평탄화막의 노출면을 따라 연장하면서 상기 제1 버퍼층을 사이에 두고 상기 제2 광차단층과 중첩하게 위치하여 스토리지 캐패시터를 구성하는 표시장치.
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