KR20230094129A - 적층형 트랜지스터용 랩 어라운드 컨택트 - Google Patents

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KR20230094129A
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drain region
conductive contact
contact
integrated circuit
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KR1020220154263A
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English (en)
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쳉-잉 후앙
패트릭 모로우
길버트 드웨이
윌리 라츠마디
니콜 케이 토마스
마르코 라도사블제빅
잭 티 카발리에로스
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인텔 코포레이션
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Abstract

적층형 트랜지스터 구조에서 랩 어라운드 컨택트를 형성하는 기술이다. 일례는 제 1 소스 또는 드레인 영역, 및 제 1 소스 또는 드레인 영역으로부터 이격된 및 그 위의 제 2 소스 또는 드레인 영역을 포함한다. 전도성 컨택트는, 전도성 컨택트가 제 2 소스 또는 드레인 영역의 하면에 측방향으로 인접하도록, 제 2 소스 또는 드레인 영역의 상면 상에 있고 제 2 소스 또는 드레인 영역의 하나 이상의 측면 아래로 연장된다. 일부의 경우에, 전도성 컨택트는 또한 제 1 소스 또는 드레인 영역의 상면 상에 있고, 또한/또는 제 1 소스 또는 드레인 영역의 측면 아래로 연장된다. 일부의 경우에, 제 2 전도성 컨택트는 제 1 소스 또는 드레인 영역의 하면 상에 있고, 제 1 소스 또는 드레인 영역의 측면 위로 연장될 수 있다.

Description

적층형 트랜지스터용 랩 어라운드 컨택트{WRAP-AROUND CONTACTS FOR STACKED TRANSISTORS}
본 개시는 집적 회로에 관한 것으로, 보다 상세하게는 적층형 트랜지스터용 랩 어라운드 컨택트에 관한 것이다.
집적 회로는 더 작은 피처 치수 및 더 높은 트랜지스터 밀도로 계속해서 확장된다. 증가하는 트랜지스터 밀도와 관련된 보다 최근의 개발은 일반적으로 3차원(3D) 통합이라고 하며, 이는 z차원(x 및 y 차원에서 측방향이 아닌 위쪽으로 세워짐)을 이용하여 트랜지스터 밀도를 확장한다. 이러한 3D 집적 회로 중 일부는 레이어 전송으로 알려진 기술을 사용하여 형성된다. 이러한 레이어 전송은, 예를 들어 결합 및 수소 기반 또는 수소/헬륨 기반 클리브(cleave) 기술을 포함할 수 있다. 다른 3D 집적 회로는 2개의 개별 웨이퍼(때로는 호스트 및 도너 웨이퍼 또는 기판이라고도 함)에 트랜지스터를 개별적으로 형성함으로써 형성되며, 2개의 웨이퍼는 산화물 결합층을 통해 결합된다. 과도한 웨이퍼 물질은 화학적 기계적 폴리싱(chemical-mechanical polish, CMP) 작업으로 제거된다. 또 다른 3D 집적 회로는 동일한 핀 구조의 상부 및 하부 영역에 트랜지스터를 형성함으로써 달성된다. 이러한 임의의 경우에, 이러한 3D 통합 방식은 적층형 트랜지스터 구조를 제공하고 다수의 중요한 문제를 일으킨다.
도 1a 내지 도 1c는, 각각 본 개시의 일 실시예에 따른, 랩 어라운드 컨택트로 구성된 적층형 트랜지스터 구조를 포함하는 예시적인 집적 회로의 측단면도이다.
도 2a 내지 도 2g는, 본 개시의 일부 실시예에 따른, 적층형 트랜지스터 구조에서 소스 또는 드레인 영역의 양 측면 아래로 연장되는 예시적인 랩 어라운드 컨택트의 측단면도이다.
도 3a 및 도 3b는, 본 개시의 일부 실시예에 따른, 적층형 트랜지스터 구조에서 비대칭인 크기의 소스 또는 드레인 영역 상의 예시적인 랩 어라운드 컨택트의 측단면도이다.
도 4a 내지 도 4g는, 본 개시의 일부 실시예에 따른, 적층형 트랜지스터 구조에서 소스 또는 드레인 영역의 한 측면 아래로 연장되는 예시적인 랩 어라운드 컨택트의 측단면도이다.
도 5a 및 도 5b는, 본 개시의 일부 실시예에 따른, 적층형 트랜지스터 구조에서 다양한 형상의 소스 또는 드레인 영역의 상면 및 측면 상의 예시적인 랩 어라운드 컨택트의 측단면도이다.
도 6은, 본 개시의 일 실시예에 따른, 랩 어라운드 컨택트로 구성된 적층형 트랜지스터 구조를 포함하는 집적 회로에 대한 제조 프로세스의 흐름도이다.
도 7a 내지 도 7j는, 본 개시의 일 실시예에 따른, 랩 어라운드 컨택트로 구성된 적층형 트랜지스터 구조를 포함하는 집적 회로의 소스 및 드레인 영역을 형성하기 위한 예시적인 프로세스를 집합적으로 예시하는 측단면도이다.
도 8a-1 내지 도 8d-4 및 도 9a-1 내지 도 9c-4는, 본 개시의 일부 실시예에 따른, 적층형 트랜지스터 구조를 포함하는 집적 회로에서 랩 어라운드 컨택트를 형성하기 위한 예시적인 프로세스를 집합적으로 도시하는 측단면도이다.
도 10은 본 개시의 일 실시예에 따른, 여기에서 다양하게 설명되는 바와 같은, 하나 이상의 집적 회로를 포함하는 컴퓨팅 시스템을 나타낸다.
다음의 상세한 설명이 예시적인 실시예를 참조하여 진행될 것이지만, 본 개시에 비추어 본 개시의 많은 대안, 수정 및 변형이 명백할 것이다. 더 이해되는 바와 같이, 도면은 반드시 축척에 따라 그려지거나 도시된 특정 구성으로 본 개시를 제한하도록 의도되는 것은 아니다. 예를 들어, 일부 도면은 일반적으로 완벽한 직선, 직각 및 매끄러운 표면을 나타내지만, 집적 회로 구조의 실제 구현은 완벽한 직선, 직각이 아닐 수 있고(예컨대, 일부 피처는 테이퍼링되고 또한/또는 모서리가 둥글게 될 수 있음), 일부 피처는 사용되는 처리 장비 및 기술의 실제 제한 사항을 고려할 때 표면 토폴로지를 갖거나 매끄럽지 않을 수 있다.
적층형 트랜지스터 구조에서 랩 어라운드 컨택트를 형성하기 위한 기술이 여기에 제공된다. 일례는 제 1 소스 또는 드레인 영역, 및 제 1 소스 또는 드레인 영역으로부터 이격된 및 그 위의 제 2 소스 또는 드레인 영역을 포함한다. 전도성 컨택트가 제 2 소스 또는 드레인 영역의 하면에 측방향으로 인접하도록, 전도성 컨택트는 제 2 소스 또는 드레인 영역의 상면 상에 있고 제 2 소스 또는 드레인 영역의 하나 이상의 측면 아래로 연장된다. 일부의 경우에, 전도성 컨택트는 또한 제 1 소스 또는 드레인 영역의 상면 상에 있고, 또한/또는 제 1 소스 또는 드레인 영역의 측면 아래로 연장된다. 일부의 경우에, 제 2 전도성 컨택트는 제 1 소스 또는 드레인 영역의 하면 상에 있고, 제 1 소스 또는 드레인 영역의 측면 위로 연장될 수 있다. 기술은 예를 들어, 랩 어라운드 컨택트가 공통 드레인 출력을 제공하는 적층형 트랜지스터 쌍을 제공하기 위해 사용될 수 있다. 다수의 랩 어라운드 컨택트 구성이 본 개시에 비추어 이해될 것이다.
일반 개요
상술한 바와 같이, 적층형 트랜지스터 구조와 관련하여 다수의 중요한 과제가 남아 있다. 예를 들어, 하부 p형 금속 산화물 반도체(PMOS) 및 상부 n형 금속 산화물 반도체(NMOS) 트랜지스터의 드레인이 인버터의 공통 드레인 출력을 제공하기 위해 셀 내의 수직 인터커넥트에 의해 접속되는, 인버터 등의 상보형 금속 산화물 반도체(CMOS) 로직 셀을 제공하기 위한 적층형 구조의 예시적인 경우를 생각해본다. 그러나 게이트 피치 및 적층형 트랜지스터의 지속적인 확장은 이러한 수직 인터커넥트의 종횡비를 증가하게 하고(더 커지고 좁아짐), 이는 차례로 이들 인터커넥트의 접촉 면적을 감소시키고, 결국 이들 인터커넥트의 저항을 증가시키고, 트랜지스터 성능에 영향을 미쳐 로직 회로를 느리게 한다. 인터커넥트의 표면적을 증가시켜 접촉 저항을 감소시키는 한 가지 가능한 접근 방식은, 컨택트 금속 증착 전에 상부 드레인을 펀치스루(punch-through)하기 위해 건식 에칭을 사용하는 것과, 그 후, 상부 및 하부 드레인을 접속하기 위해 펀치스루 영역 내에 컨택트 금속을 증착하는 것을 포함한다. 또 다른 가능한 옵션은, 드레인 리세스의 동일한 쪽에 있는 에피택셜(에피) 결절이 수직으로 병합되고, 따라서 그 쪽에 있는 다수의 나노리본을 접속하도록 허용하는 것이지만, 이들 에피 결절은 드레인 리세스의 다른 쪽에 인접한 채널 영역의 다수의 나노리본으로부터 성장하는 에피 결절과 측방향으로 병합하도록 허용되지 않는다. 이 병합되지 않은 에피 결절은 컨택트 금속 증착을 위한 공간을 남긴다(펀치스루 방식과 유사). 이러한 접근 방식은 표준 기술에 비해 더 큰 접촉 면적을 제공하여 접촉 저항을 낮출 수 있지만, 여전히 문제가 있다. 예를 들어, 펀치스루 방식의 건식 에칭은 잠재적으로 상부 드레인 및 접촉 품질을 손상시킬 수 있으며, 병합되지 않은 에피 방식은 에피(드레인) 결절 형태의 변화를 일으켜 접촉 저항의 변동성을 증가시킬 수 있다.
따라서, 적층형 트랜지스터를 위한 랩 어라운드 컨택트 구조를 형성하기 위한 기술이 여기에 제공된다. 일 실시예에서, 랩 어라운드 컨택트 구조는, (1) 상부 소스 또는 드레인 영역에 대한 접촉 면적을 증가시킴으로써 접촉 저항을 감소시키고, (2) 하부 소스 또는 드레인 영역에 대한 수직 상호접속을 형성하기 위해 제공된다. 기술은 또한 집적 회로의 후면에서 도입된 랩 어라운드 컨택트를 제공하여, (1) 하부 소스 또는 드레인 영역에 대한 접촉 면적을 증가시켜 접촉 저항을 감소시키고, (2) 상부 소스 또는 드레인 영역에 대한 수직 인터커넥트를 형성하는 데 사용될 수 있다. 따라서, 기술은 주어진 셀 또는 다른 적층형 트랜지스터 배열의 상부 및 하부 트랜지스터를 접속하기 위해 수직 인터커넥트를 제공하고, 그 인터커넥트의 접촉 면적을 증가시켜 적층형 트랜지스터에 대한 접촉 저항을 감소시키고, 트랜지스터 온 상태의 성능을 개선하는 데 사용될 수 있다. 부가하여, 기술은 펀치스루 방식보다 프로세스 손상이 적고 병합되지 않은 에피 방식보다 에피 변형이 적게 할 수 있다. 부가하여, 그 결과의 랩 어라운드 컨택트 저항과 수직 인터커넥트 저항은 게이트 피치 확장에 덜 민감할 수 있으며, 이는 지속적인 확장을 허용한다.
랩 어라운드 컨택트는 그것이 전면 컨택트인지 후면 컨택트인지, 그리고 상부 및 하부 에피 영역과 어떻게 접촉하는지와 같은 요인에 따라 다수의 구성을 가질 수 있다. p형 에피택셜 소스 및 드레인 영역(p-에피)으로 구성된 PMOS 트랜지스터 위의 n형 에피택셜 소스 및 드레인 영역(n-에피)으로 구성된 NMOS 트랜지스터의 예를 고려한다. 이러한 경우에 전면 랩 어라운드 컨택트(또는 전극)는 n-에피의 상면 및 측면과 접촉한다. n-에피의 접촉된 측면은 채널 영역(게이트에 직교함)과 동일한 측방향으로 이어지는 것을 주의한다. 이러한 의미에서 전면 랩 어라운드 컨택트는 효과적으로 n-에피에 걸쳐 있다. 일부 그러한 실시예에서, 전면 랩 어라운드 컨택트는 하부 트랜지스터의 p-에피의 상면과 접촉하도록 아래로 연장된다. 이런 식으로, n-에피 및 p-에피는, 예를 들어, 공통 드레인 출력을 형성하기 위해 접속된다. 이러한 경우에 전면 랩 어라운드 컨택트는 또한 n-에피의 측면과 마찬가지로 p-에피의 측면 아래로 연장된다. 이러한 경우 전면 랩 어라운드 컨택트는 n-에피를 완전히 둘러싸고 p-에피에 효과적으로 걸쳐 있다. 다른 예에서, n-에피의 하면과 p-에피의 상면이 분리 구조(isolation structure)에 의해 덮이도록 n-에피와 p-에피 사이에 유전체 분리 구조가 있다. 이러한 경우 전면 랩 어라운드 컨택트는 n-에피의 상면 및 측면에 있을 수 있지만 p-에피에는 측면에만 있을 수 있다.
그러한 다른 경우에, 후면 랩 어라운드 컨택트(또는 전극)는, 전면 랩 어라운드 컨택트와 관련하여 위에서 설명한 것과 유사한 방식으로, p-에피의 하면 및 측면과 접촉하고, 위쪽으로 연장하여 n-에피의 하면 및/또는 측면과 접촉할 수 있다. 상기한 모든 변형이 여기에 동일하게 적용되지만, 후면 랩 어라운드 컨택트와 관련하여 적용된다. 또한 p-에피 위의 n-에피를 사용하는 것이 몇 가지 이점이 있지만(예컨대, 온도 및 결정 손상에 더 민감한 n-에피 물질은 p-에피의 열 예산에 영향을 받지 않음), 현재 명세서는 이러한 구성으로 제한되지 않고, 오히려, 다른 실시예는 n-에피 위의 p-에피를 가질 수 있다. 이를 위해, 예시적인 실시예들은 n-에피 또는 p-에피가 아닌 상부 에피 및 하부 에피로 말할 수 있고, 상부 에피 및 하부 에피는 반대로 도핑되거나(예를 들어, 하부 에피는 p-도핑되고 상부 에피는 n-도핑되거나, 또는 그 반대임) 또는 비대칭으로 도핑되거나(예컨대, 하부 에피는 제 1 농도로 p-도핑되고 상부 에피는 제 2 농도로 p-도핑되거나, 또는 하부 에피는 비소로 n-도핑되고 상부 에피는 인으로 n-도핑됨) 또는 대칭으로 도핑(예컨대, 하부 에피 및 상부 에피가 모두 동일한 농도로 p-도핑 또는 n-도핑됨)될 수 있다.
또 다른 예에서, 상부 에피와 하부 에피 사이에 유전체 분리 구조가 존재하고, 하부 에피와 상부 에피 각각이 개별적으로 접촉되어, 공통 컨택트가 존재하지 않는다. 하나의 그러한 예시의 경우에, 전면 랩 어라운드 컨택트는 상부 에피의 상면 및 측면뿐만 아니라 유전체 분리 구조의 상면 상에 있을 수 있고, 후면 랩 어라운드 컨택트는 하부 에피의 하면 및 측면 상에 있을 수 있고, 유전체 분리 구조의 하면에 접해 있는 상면을 갖는다. 그러한 예시적인 경우에, 전면 또는 후면 랩 어라운드 컨택트는 유전체 분리 구조를 지나 연장되지 않는다.
또 다른 예에서, n-에피와 p-에피 사이에는 유전체 분리 구조가 없고, p-에피와 n-에피 각각은 개별적으로 접촉되지만 컨택트가 접촉한다(따라서 효과적으로 공통 컨택트가 존재함). 하나의 그러한 예시의 경우에, 전면 랩 어라운드 컨택트는 상부 에피의 상면 및 측면 상에 있을 수 있고, 후면 랩 어라운드 컨택트는 하부 에피의 하면 및 측면 상에 있을 수 있고 전면 랩 어라운드 컨택트의 하부에 인접한 상면을 가질 수 있다. 이러한 경우, 상부 에피의 하면은 전면 랩 어라운드 컨택트 또는 후면 랩 어라운드 컨택트에 의해 접촉될 수 있고, 마찬가지로, 하부 에피의 상면은 전면 랩 어라운드 컨택트 또는 후면 랩 어라운드 컨택트에 의해 접촉될 수 있다. 그러한 일부의 경우에, 상부 에피의 하면은 전면 랩 어라운드 컨택트에 의해 접촉되고, 하부 에피의 상면은 후면 랩 어라운드 컨택트에 의해 접촉된다. 다른 그러한 경우에, 상부 에피의 하면과 하부 에피의 상면은 모두 전면 랩 어라운드 컨택트에 의해 접촉된다. 또 다른 그러한 경우에, 상부 에피의 하면 및 하부 에피의 상면은 모두 후면 랩 어라운드 컨택트에 의해 접촉된다. 임의의 이러한 경우 전면 및 후면 랩 어라운드 컨택트는 서로 직접 접촉한다.
또 다른 예에서, 하부 에피와 상부 에피 사이에 유전체 절연층이 있거나 또는 없이, 전면 및/또는 후면 랩 어라운드 컨택트는 하부 에피 및/또는 상부 에피의 한 면에만 존재한다. 예를 들어, 하나의 그러한 경우에 전면 랩 어라운드 컨택트는 상부 에피의 상면 및 하나 이상의 왼쪽 표면에 있고, 유전체 물질은 상부 에피의 하나 이상의 오른쪽 표면에 있다. 하나의 그러한 경우에, 유전체 물질은 하부 에피의 상면, 왼쪽 및 오른쪽 표면에 있고, 하부 에피는 그 하면에서 접촉되지 않거나 또는 후면 접촉된다. 다른 그러한 경우에, 전면 랩 어라운드 컨택트는 또한 하부 에피의 하나 이상의 왼쪽 표면과 접촉하도록 아래로 연장되고, 여기서 이들 표면이 차단되지 않은 경우(예를 들어, 유전체 분리 구조에 의해), 전면 컨택트는 또한 상부 에피 및 하부 에피의 하면 및 상면과 각각 접촉할 수 있다. 또 다른 그러한 경우에, 전면 랩 어라운드 컨택트는 분리 구조 또는 에칭 스톱에 위치하고, 후면 랩 어라운드 컨택트는 하부 에피의 하면 및 하나 이상의 오른쪽 표면에 있으며, 유전체 물질은 하부 에피의 하나 이상의 왼쪽 표면에 있다. 또 다른 그러한 경우에, 전면 랩 어라운드 컨택트는 하부 에피의 하면 및 하나 이상의 왼쪽 표면에 있는 후면 랩 어라운드 컨택트의 일부에 위치하고, 유전체 물질은 또한 하부 에피의 하나 이상의 오른쪽 표면에 있다.
일부 실시예에 따르면, 상부 에피에서 하부 에피로의 전면 수직 인터커넥트의 경우, 상부 에피는 하부 에피 스팬에 비해 그 스팬이 더 작을 수 있다는 점에 유의한다. 마찬가지로, 일부 실시예에 따르면, 하부 에피로부터 상부 에피로의 후면 수직 인터커넥트의 경우에, 하부 에피는 상부 에피 스팬(span)에 비해 그 스팬이 더 작을 수 있다. 그러한 실시예는 비대칭 상부 및 하부 에피 스팬을 갖는 랩 어라운드 컨택트 구성을 갖는 것으로 설명될 수 있다. 에피 스팬은 주어진 에피 영역의 대향하는 측면 사이의 가장 긴 수평 거리를 말하며, 측면은 채널 영역(게이트에 직교함)과 동일한 일반적인 방향으로 이어지는 측면이며 랩 어라운드 컨택트에 의해 접촉될 수 있다.
또한, 에피 영역의 형상은 실시예에 따라 다를 수 있음을 유의해야 한다. 예를 들어, 나노리본 채널 영역을 갖는 일부의 경우에, 각 나노리본에서 성장한 에피는 타원체를 형성할 수 있다. 상부 에피의 여러 타원체는 함께 병합되어 물결 모양의 에피 스팬을 형성할 수 있고, 하부 에피에 대해서도 마찬가지이다. 다른 예에서, 주어진 에피 영역은 다이아몬드 또는 피라미드 형상, 또는 다른 면 형상(faceted shape)을 가질 수 있다. 다른 예에서, 주어진 에피 영역은 에피 성장이 제한된 성장(리세스 또는 이웃하는 층의 측벽에 의해 제약되는 성장 등)인 경우, 직사각형 형상 또는 상당히 수직인 측면을 가질 수 있다. 또한 상부 및 하부 에피는 매우 다르게 보일 수 있음을 유의한다.
주어진 하부 에피에 대한 후면 컨택트는, 후면 라우팅이 사용되는지 여부에 따라, 그리고 전면 랩 어라운드 컨택트가 그 하부 에피와 접촉하는지 여부에 관계없이, 특정 구조에 존재할 수도 있고 존재하지 않을 수도 있다. 마찬가지로, 주어진 상부 에피에 대한 전면 컨택트는, 전면 라우팅이 사용되는지 여부에 따라, 그리고 후면 랩 어라운드 컨택트가 그 상부 에피와 접촉하는지 여부에 관계없이, 특정 구조에 존재할 수도 있고 존재하지 않을 수도 있다.
여기에서 제공된 기술 및 구조의 사용은 주사/투과 전자 현미경(SEM/TEM), 주사 투과 전자 현미경(STEM), 나노빔 전자 회절(NBD 또는 NBED) 및 반사 전자 현미경(REM)을 포함하는 전자 현미경, 복합 매핑, X선 결정학 또는 회절(XRD), 에너지 분산 X선 분광법(EDX), 전자 에너지 손실 분광법(EELS), 2차 이온 질량 분석(SIMS), 비행 시간 SIMS(ToF-SIMS), 원자 프로브 이미징 또는 단층 촬영, 국소 전극 원자 프로브(LEAP) 기술, 3D 단층 촬영, 또는 고해상도 물리적 또는 화학적 분석 등의, 몇 가지 적절한 예시 분석 툴과 같은 툴을 사용하여 검출될 수 있다. 예를 들어, 일부 예시적인 실시예에서, 이러한 툴(예를 들어, SEM 또는 TEM)은, 여기에서 다양하게 설명되는 바와 같이 하나 이상의 속성 또는 특징을 갖는 랩 어라운드 컨택트를 이미지화하는 데 사용될 수 있다.
본 개시에서 "위에" 및 "위로"의 의미는 "위에" 및 "위로"가 무언가의 "바로 위"를 의미할 뿐만 아니라 그 사이에 중간 피처 또는 층을 갖는 무언가의 위라는 의미도 포함하도록 가장 넓은 방식으로 해석되어야 함이 쉽게 이해될 것이다. 또한, "밑에", "아래", "하측", "위에", "상측", "상부", "하부" 등과 같은 공간적으로 상대적인 용어는 설명의 편의를 위해 도면에 도시된 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하기 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 묘사된 방향에 추가하여 사용 또는 작동 중인 집적 회로 구조의 다른 방향을 포함하도록 의도된다. 구조는 이와 달리 (90도 회전되거나 또는 다른 방향으로) 배향될 수 있고 본 명세서에서 사용된 공간적으로 상대적인 기술어도 그에 따라 마찬가지로 해석될 수 있다.
여기서 사용되는 바와 같이, 용어 "층"은 두께를 갖는 영역을 포함하는 물질 부분을 지칭한다. 단층은 주어진 물질의 단일 원자층으로 구성되는 층이다. 층은 아래에 있는 또는 위에 있는 구조 전체에 걸쳐 확장될 수 있거나, 또는 아래에 있는 또는 위에 있는 구조의 규모보다 작은 규모를 가질 수 있다. 또한, 층은 균질 또는 비균질 연속 구조(예컨대, 디바이스층 또는 인터커넥트층)의 영역일 수 있고, 층은 연속 구조의 두께보다 얇은 두께를 갖는다. 예를 들어, 층은 연속 구조의 상면과 하면에 또는 그 사이에 있는 임의의 쌍의 수평면 사이에 위치할 수 있다. 층은 수평으로, 수직으로 및/또는 테이퍼링된 표면을 따라 확장될 수 있다. 층은 전체 층에 걸쳐 비교적 균일한 두께로 주어진 표면(평면이든 곡선이든)에 등각일 수 있다.
여기에 사용된 "조성적으로 상이한" 또는 "조성적으로 구별되는" 물질은 상이한 화학적 조성을 갖는 2개의 물질을 가리킨다. 이 조성 차이는, 예를 들어 한 물질에는 있지만 다른 물질에는 없는 성분(예컨대, 실리콘 게르마늄은 실리콘과 조성적으로 다름) 때문이거나, 또는 하나의 물질은 또 다른 물질과 성분이 모두 동일하지만, 하나의 물질에서 이들 성분 중 적어도 하나의 성분의 농도가 다른 물질에 비해 의도적으로 상이하게 제공되기 때문이다(예를 들어, 70 원자 퍼센트 게르마늄을 갖는 실리콘 게르마늄은 25 원자 퍼센트 게르마늄을 갖는 실리콘 게르마늄과 조성적으로 상이함). 이러한 화학적 조성의 다양성에 더하여, 물질은 또한 별개의 도펀트(예를 들어, 갈륨 및 마그네슘)를 가질 수 있고, 또는 동일한 도펀트를 갖지만 농도는 다를 수 있다. 또 다른 실시예에서, 조성적으로 구별되는 물질은 상이한 결정학적 배향을 갖는 2개의 물질을 더 지칭할 수 있다. 예를 들어, (110) 실리콘은 (100) 실리콘과 조성적으로 구별되거나 상이하다. 예를 들어, 블랭킷 웨이퍼층 전사를 사용하여 다양한 방향의 스택을 생성할 수 있다. 두 물질이 기본적으로 다른 경우, 그 물질 중 하나는 다른 물질에 없는 성분을 갖는다.
아키텍쳐
도 1a는, 본 개시의 실시예에 따른, 랩 어라운드 컨택트로 구성된 적층형 트랜지스터 구조를 포함하는 예시적인 집적 회로의 측단면도이다. 적층형 구성은 동일한 핀 구조 상에 형성된 상부 디바이스 및 하부 디바이스를 포함하고, 각각의 디바이스는 소스 및 드레인 영역(103)(하부) 및 (107)(상부) 사이에 하나 이상의 반도체 바디(101)를 포함한다. 핀 구조는, 예를 들어, 실리콘 및 실리콘 게르마늄(SiGe) 등의 에칭 선택적 반도체 물질의 교번층(alternating layer)을 포함하는 다층 기판으로 형성될 수 있지만, 임의의 수의 물질 시스템이 사용될 수 있다. 이러한 경우에, 반도체 바디(101)는, 예를 들어 실리콘층으로 형성될 수 있고 SiGe층은 게이트 및 소스/드레인 처리 동안 선택적으로 에칭된다. 알 수 있는 바와 같이, 채널, 소스 및 드레인 영역이 표시되도록 단면은 핀 구조에 평행하고 핀 구조를 통해 취해진다. 이해되는 바와 같이, 이 특정 단면은 상부 및 하부 디바이스 영역의 각각에서 소스 영역 및 드레인 영역과 함께 3개의 채널 영역을 포함하지만, 임의의 수의 채널 영역 및 대응하는 소스 및 드레인 영역이 포함될 수 있다. 또한 이 예에 도시된 모든 트랜지스터는 접촉되지만, 다른 예는 전체 회로에 접속되지 않은 더미 디바이스 또는 디바이스를 포함할 수 있고, 마찬가지로, 다른 예는 상부 및 하부 디바이스 모두가 전면에서만, 또는 후면에서만, 또는 전면과 후면의 혼합으로부터 접촉되는 구성을 포함할 수 있다. 상부 및 하부 트랜지스터의 채널 영역에 포함된 반도체 바디(101)는 그 형태가 다양할 수 있지만, 본 예시적인 실시예에서는 나노 리본의 형태이다. 특히, 이 예시적인 경우에, 하부 디바이스의 채널 영역은 각각 2개의 나노리본(101)의 제 1 세트를 포함하고, 상부 디바이스의 채널 영역은 각각 대응하는 제 1 세트 위에 2개의 나노리본(101)의 제 2 세트를 포함한다. 다른 예는 채널 영역당 더 적은 나노리본(101)(예를 들어, 1개) 또는 채널 영역당 더 많은 나노리본(101)(예를 들어, 3개 또는 4개)을 포함할 수 있다. 또 다른 실시예는 핀(도 1c에 도시된 것과 같은) 또는 다른 반도체 바디 등의 다른 채널 구성을 포함할 수 있다. 이 때문에, 본 개시는 임의의 특정 채널 구성 또는 토폴로지에 제한되도록 의도되지 않는다.
도 1a를 더 참조하면, 하부 디바이스 영역은 소스 및 드레인 영역(103)(예를 들어, 소스 영역이 왼쪽에 있고 드레인 영역이 오른쪽에 있거나 또는 그 반대임)을 포함하며, 각각은 양쪽의 채널 영역(나노리본(101))에 인접하여 접촉한다. 다른 실시예는, 소스 및 드레인 영역(103) 사이의 채널 영역만이 존재하는 예시적인 경우와 같이, 각 측면에 채널 영역을 갖지 않을 수 있다. 더 알 수 있는 바와 같이, 이 예시적인 실시예에서 고유전율 금속 게이트(HKMG) 구조(106)는 나노리본(101) 주위에 랩핑된다. 스페이서(102)는 반도체 게이트 구조(106)를 소스 및 드레인 영역(103)의 접촉으로부터 분리한다. 다른 실시예에서, 스페이서(102)에 추가하여 또는 스페이서(102) 대신에, 이러한 접촉을 방지하는 다른 절연체층(예를 들어, 층간 유전체)이 있을 수 있다. 부가하여, 컨택트(113)는 소스 및 드레인 영역(103)에 후면 컨택트를 제공하고, 인터커넥트(115)는 컨택트(113)와 집적 회로의 다른 부분 사이의 상호접속을 제공할 수 있다. 추가로 또는 대안으로, 컨택트(109)는 소스 및 드레인 영역(103)에 전면 컨택트를 제공하기 위해 아래로 연장될 수 있다.
상부 디바이스 영역은 소스 및 드레인 영역(107)(예를 들어, 소스 영역이 왼쪽에 있고 드레인 영역이 오른쪽에 있거나, 또는 그 반대임)을 포함하며, 각각은 양쪽의 채널 영역(나노리본(101))에 인접하고 이와 접촉한다. 또, 다른 실시예는 소스 및 드레인 영역(107) 사이의 채널 영역만이 존재하는 예시적인 경우와 같이 각 측면에 채널 영역을 갖지 않을 수 있다. 더 알 수 있는 바와 같이, 이 예시적인 실시예에서 고유전율 금속 게이트(HKMG) 구조(108)는 나노리본(101) 주위에 랩핑된다. 스페이서(102)는 반도체 게이트 구조(108)를 소스 및 드레인 영역(103)과의 접촉으로부터 분리한다. 또한, 컨택트(109)는 소스 및 드레인 영역(107)에 전면 컨택트를 제공하고, 인터커넥트(111)는 컨택트(109)와 집적 회로의 다른 부분 사이의 상호접속을 제공할 수 있다. 추가로, 또는 대안적으로, 컨택트(113)는 소스 및 드레인 영역(107)에 후면 컨택트를 제공하도록 연장될 수 있다. 본 개시에 비추어 인식되는 바와 같이, 임의의 수의 인터커넥트 방식이 사용될 수 있다.
설명의 편의를 위해, 소스 또는 드레인 영역(103, 107)은 하부 및 상부 확산 영역으로도 지칭될 수 있다. 도 1a의 예시적인 구조에서 더 볼 수 있는 바와 같이, 유전체층(105)은 하부 확산 영역(103)이 상부 확산 영역(107)과 접촉하는 것을 방지하고, 드레인 영역(103b)이 드레인 영역(107b)과 접촉하는 것을 방지한다. 특히, 유전체층(105)은 유전체 물질을 포함하고, 각각의 확산 영역(103)의 상면 상에 있다. 또한, 각각의 확산 영역(107)의 하면은 유전체층(105)의 대응하는 상면 상에 있다. 차례로 설명하는 바와 같이, 전도성 컨택트 물질에 의해 그 공간이 점유되는 예시적인 경우 등의 다른 실시예는 유전체층(105)을 포함하지 않을 수 있다. 도 3a-b 및 5a-b의 예를 참조하여 더 논의되는 바와 같이 소스 및 드레인 영역이 비대칭적으로 성형될 수 있음을 기억해야 한다. 예를 들어, 일부 실시예에 따르면, 상부 확산 영역(107)에서 하부 확산 영역(103)으로의 전면 수직 인터커넥트의 경우, 상부 확산 영역(107)은 하부 확산 영역(103)에 비해 그 스팬이 더 작을 수 있다. 마찬가지로, 일부 실시예에 따르면, 하부 확산 영역(103)으로부터 상부 확산 영역(107)으로의 후면 수직 인터커넥트의 경우에, 하부 확산 영역(103)은 상부 확산 영역(107)에 비해 그 스팬이 더 작을 수 있다.
게이트 구조(106, 108) 각각은 게이트 퍼스트 또는 게이트 라스트 프로세싱을 통해 형성될 수 있고, 임의의 수의 적절한 게이트 물질 및 구성을 포함할 수 있다. 이 예에서 하부 게이트 구조(106) 및 상부 게이트 구조(108)가 접속된다는 점을 유의한다. 다른 실시예에서, 도 1b 및 도 1c에 도시된 바와 같이 게이트의 적어도 일부는 유전체층에 의해 분리될 수 있다. 일 실시예에서, 게이트 구조(106, 108) 각각은 게이트 전극 및 게이트 전극과 반도체 바디(101) 사이의 게이트 유전체를 포함한다. 스페이서(102)는 또한 게이트 구조의 일부로 간주될 수 있다. 스페이서(102)는, 예를 들어, 실리콘 질화물 또는 산질화물 또는 산탄질화물일 수 있다. 이 예의 게이트 유전체는 고유전율(high-k) 게이트 유전체 물질을 포함하지만, 실리콘 이산화물 등의 임의의 적절한 게이트 유전체 물질(들)이 사용될 수 있다. 고유전율 게이트 유전체 물질의 예는, 예를 들어, 하프늄 산화물, 하프늄 실리콘 산화물, 란타늄 산화물, 란타늄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈륨 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물 및 납 아연 니오브산염을 포함한다. 일부 예시적인 실시예에 있어서, 고유전율 물질이 사용될 때 게이트 유전체 품질을 향상시키기 위해 어닐링 프로세스가 수행될 수 있다. 또한, 게이트 전극은 예를 들어 알루미늄, 텅스텐, 코발트, 루테늄, 몰리브덴, 티타늄, 탄탈륨, 구리, 티타늄 질화물 또는 탄탈륨 질화물 등의 광범위한 적합한 금속 또는 금속 합금을 포함할 수 있다.
일부 실시예에서, 게이트 유전체 및/또는 게이트 전극은 2개 이상의 물질층 또는 구성요소의 다층 구조를 포함할 수 있다. 예를 들어, 하나의 그러한 실시예에서, 게이트 유전체는 반도체 바디(101)와 접촉하는 제 1 유전체 물질(예를 들어, 실리콘 이산화물) 및 제 1 유전체 물질과 접촉하는 제 2 고유전율 유전체 물질(예를 들어, 하프늄 산화물)을 갖는 이층 구조일 수 있다. 마찬가지로, 게이트 전극은, 하나 이상의 외부 일함수층(예를 들어, PMOS 일함수를 위한 티타늄 질화물, 또는 NMOS 일함수를 위한 티타늄 알루미늄 탄화물과 같은 알루미늄 함유 합금) 및/또는 장벽층(예컨대, 탄탈륨 질화물) 및/또는 저항 감소 캡층(예컨대, 코발트)을 갖는 중앙 금속 플러그 또는 충전 금속 부분(예를 들어, 텅스텐, 코발트, 몰리브덴, 루테늄)을 포함할 수 있다. 일부 실시예에서, 게이트 유전체 및/또는 게이트 전극은 내부에 하나 이상의 물질의 농도 등급(증가 또는 감소)을 포함할 수 있다. 다수의 게이트 구조의 구성이 여기에 제공된 기술과 함께 사용될 수 있고, 본 개시는 임의의 특정의 그러한 구성으로 제한되도록 의도되지 않는다.
마찬가지로, 다수의 소스 및 드레인 구성이 사용될 수 있으며, 본 개시내용은 임의의 특정 구성으로 제한되는 것으로 의도되지 않는다. 일부 예시적인 실시예에서, 소스 및 드레인 영역(103, 107)은 핀의 관련 부분이 분리되고 에칭 제거되거나 또는 제거된 후에 제공되는 에피택셜 소스 및 드레인 영역이다. 다른 실시예에서, 소스/드레인 영역은 에피 영역이 아니라 핀 또는 기판의 도핑된 부분일 수 있다. 소스 및 드레인 영역(103, 107)은 임의의 적절한 반도체 물질일 수 있고 임의의 도펀트 구성을 포함할 수 있다. 예를 들어, 소스 및 드레인 영역(103)은, 예를 들어, 실리콘, 게르마늄, SiGe, 게르마늄 주석(GeSn), 탄소와 합금된 SiGe(SiGe:C) 등의 IV족 반도체 물질을 포함하는 PMOS 소스 및 드레인 영역일 수 있다. 예시적인 p형 도펀트는 붕소, 갈륨, 인듐 및 알루미늄이 포함된다. 소스 및 드레인 영역(107)은, 예를 들어, 실리콘, 또는 인듐, 알루미늄, 비소, 인, 갈륨 및 안티몬 중 2 이상 등의 Ⅲ-V족 반도체 물질을 포함하는 NMOS 소스 및 드레인 영역일 수 있으며, 일부 예시적인 화합물은, 인듐 알루미늄 비화물, 인듐 비소 인화물, 인듐 갈륨 비화물, 인듐 갈륨 비소 인화물, 갈륨 안티몬화물, 갈륨 알루미늄 안티몬화물, 인듐 갈륨 안티몬화물, 또는 인듐 갈륨 인 안티몬화물을 포함하지만 이에 제한되지는 않는다. 하나의 특정 실시예에서, 소스 및 드레인 영역(103)은 붕소 도핑된 SiGe이고 소스 및 드레인 영역(107)은 인 도핑된 실리콘이다. 보다 일반적인 의미에서, 소스 및 드레인 영역(103, 107)은 주어진 애플리케이션에 적합한 임의의 반도체 물질일 수 있다.
일부의 경우에, 소스 및 드레인 영역(103 및 107)은 SiGe 바디의 게르마늄 캡, 또는 게르마늄 바디 및 대응하는 채널 영역과 그 게르마늄 바디 사이의 탄소 함유 SiGe 스페이서 또는 라이너 등의 다층 구조를 포함할 수 있다. 임의의 그러한 경우에, 에피 소스 및 드레인 영역의 일부는 격자 정합을 용이하게 하는 차등 게르마늄 농도, 또는 낮은 접촉 저항을 용이하게 하는 차등 도펀트 농도 등의 농도가 차등화된 구성요소를 가질 수 있다. 이해되는 바와 같이 임의의 수의 소스 및 드레인 구성이 사용될 수 있고, 본 개시는 임의의 특정적인 그러한 구성으로 제한되도록 의도되지 않는다.
이 경우에 나노리본인 반도체 바디(101)는 Ⅳ족 물질(예를 들어, 실리콘, 게르마늄, 또는 SiGe) 또는 Ⅲ-V족 물질(예를 들어, 인듐 갈륨 비화물) 등의 임의의 수의 반도체 물질일 수도 있다. 다른 실시예에서, 반도체 바디(101)는 도 1c에 도시된 바와 같이 (나노리본 또는 와이어가 있는 게이트 올어라운드 구성과 대조적으로) 이중 게이트 또는 삼중 게이트 구성을 제공하도록 대응하는 게이트 구조가 형성되는 핀일 수 있다. 일부 실시예에 따르면, 반도체 바디(101)는 도핑되거나, 부분적으로 도핑되거나, 또는 도핑되지 않을 수 있으며, 게이트 형성 프로세스 동안 성형 또는 조각될 수 있다. 일부의 경우에, 반도체 바디(101)는 게르마늄으로 피복된 SiGe 바디 또는 SiGe로 피복된 실리콘 바디 등의 다층 구조일 수 있다. 임의의 수의 채널 구성이 사용될 수 있다.
컨택트(109, 113)는 도 2a-g, 3a-b, 및 4a-g와 관련하여 더 상세히 논의되는 바와 같이 임의의 수의 랩 어라운드 구성을 가질 수 있다. 랩 어라운드 컨택트의 세부사항은 도 1a에 도시된 도면에 직교하는 단면도에서 더 쉽게 볼 수 있음을 주의한다. 컨택트(109, 113)는 컨택트 금속을 포함하며, 금속은 텅스텐, 루테늄, 몰리브덴, 코발트, 티타늄, 티타늄 규화물, 텅스텐 규화물, 코발트 규화물, 구리 또는 이들의 합금 등의 임의의 적합한 플러그/코어 물질일 수 있다. 컨택트(109, 113)는 소스 및 드레인 영역(103, 107) 위에 그리고 그 주위에 형성된 컨택트 트렌치에 증착된 전도성 라이너 또는 장벽층을 더 포함할 수 있다. 라이너는, 예를 들어, 탄탈륨 또는 탄탈륨 질화물일 수 있다. 일부의 경우에, 컨택트(109, 113)는 p형 및 n형 게이트 전극과 유사하게 p형 및 n형으로 최적화될 수 있다. 예를 들어, 일부 그러한 실시예에 따르면, 라이너는 NMOS 소스/드레인 컨택트를 위한 티타늄, 또는 PMOS 소스/드레인 컨택트를 위한 니켈 또는 백금일 수 있다. 또 다른 실시예에서, 컨택트 금속 및 임의의 라이너에 부가하여, 컨택트(109, 113)는 저항 감소 물질(예를 들어, 니켈, 백금, 니켈 백금, 코발트, 티타늄, 게르마늄, 니켈, 금, 또는 게르마늄-금 합금과 같은 이들의 합금, 또는 티타늄 및 티타늄 질화물의 다층 구조는 모두 접촉 저항이 우수함)을 포함할 수 있다. 다른 실시예는 다르게 구성될 수 있다. 또한, 후면 기판 물질(예를 들어, 실리콘)을 제거하는 것을 포함하는 후면 컨택트 프로세스 동안, 컨택트(113)는 유전체층(112)에 형성될 수 있고, 다른 실시예에서, 컨택트(113)는 후면 기판 물질에 형성될 수 있다(예를 들어, 컨택트(113)가 실리콘 서브핀 층(112)에 형성되는 경우)는 것을 더 유의한다. 임의의 그러한 경우에, 컨택트(109, 113) 중 하나 또는 둘 모두는 본 개시의 실시예에 따라 랩 어라운드 컨택트로서 형성될 수 있다. 103/112/113의 상대적 위치와 기하학적 구조는 형성 프로세스에 따라 달라질 수 있으며, 도시된 특정 예시 구조에 제한될 필요는 없다. 일부 실시예에서, 예를 들어, 층(112)은 (유전체 물질이 아닌) 서브핀의 반도체 물질이고, 확산 영역(103)은 아래쪽으로 그리고 층(112) 내로 연장될 수 있으며, 트렌치의 측벽 상의 확산 영역(103)의 에피택셜 성장은 층(112)으로 연장된다.
인터커넥트(111, 115)는 또한 많은 구성을 가질 수 있지만, 일반적으로 내부에 형성된 전도성 피처(예를 들어, 구리 또는 알루미늄 비아, 전도성 런 등)를 갖는 하나 이상의 유전체층(예를 들어, 실리콘 이산화물)을 포함할 수 있다.
도 1b는 본 개시의 일부 실시예에 따른 랩 어라운드 컨택트로 구성된 다른 예시적인 집적 회로를 예시하는 단면도이다. 알 수 있는 바와 같이, 이 예는, 유전체층(104)이 상부 게이트 구조(108)로부터 하부 게이트 구조(106)를 분리하는데 사용된다는 점을 제외하고는, 도 1a의 예와 유사하다. 이전의 관련 논의는 여기에서도 동일하게 적용 가능하다. 따라서, 주어진 디바이스의 하부 및 상부 확산 영역(103, 107)은 랩 어라운드 컨택트에 의해 접속될 수 있지만, 하부 게이트 구조(106) 및 상부 게이트 구조(108)는 또한 서로 접속될 필요가 없다.
도 1c는 본 개시의 일부 실시예에 따른 랩 어라운드 컨택트로 구성된 다른 예시적인 집적 회로를 예시하는 단면도이다. 알 수 있는 바와 같이, 이 예는, 반도체 바디(101)가 나노리본이 아니라 핀이고, 유전체층(104)이 2개의 가장 왼쪽 상부 게이트 구조(108)로부터 2개의 가장 왼쪽 하부 게이트 구조(106)를 분리하는 데 사용되고, 가장 오른쪽 하부 게이트 구조(106)가 상부 게이트 구조(108)에 접속된다는 점을 제외하면, 1a의 예와 유사하다. 도 1a 및 도 3a 사이의 다른 차이점 및 변형이 차례로 논의될 것이다. 이전의 관련 논의는 여기에서도 동일하게 적용될 수 있다. 게이트 구조(106 및 108)는 도 1a-b에서와 같이 게이트 올어라운드 구조가 아니라 핀(101)의 상면 및 측면에 있는 삼중 게이트(또는 이중 게이트) 구조일 수 있다는 점을 유의해야 한다. 추가로, 다른 실시예는 유전체(104)에 의해 상부 게이트 구조(108)로부터 분리된 가장 오른쪽 하부 게이트 구조(106)를 가질 수 있고, 이와 달리, 2개의 가장 왼쪽 하부 게이트 구조(106)는 2개의 가장 왼쪽 상부 게이트 구조(108)와 접촉될 수 있다는 점을 유의한다. 이해되는 바와 같이, 보다 일반적인 의미에서, 임의의 수의 트랜지스터 회로가 형성될 수 있다.
도 2a 내지 도 2g는, 본 개시의 일부 실시예에 따른, 적층형 트랜지스터 구조에서 소스 또는 드레인 영역의 양측 아래로 연장하는 예시적인 랩 어라운드 컨택트의 측단면도이다. 이들 단면도는 도 1a-c의 단면에 직교하며 A-A로 표시된 점선을 따라 취해진다. 도 2a의 예는 전면 랩 어라운드 컨택트(109)가 소스 또는 드레인 영역(107)의 상면 및 측면 상에 있고 유전체층(105)의 상부에 위치하는 것을 나타낸다. 더 알 수 있는 바와 같이, 후면 컨택트(113)는 그것이 소스 또는 드레인 영역(103)의 하부에만 있고 유전체층(105)에도 접한다는 점에서 랩 어라운드 컨택트가 아니다.
도 2b는, 전면 랩 어라운드 컨택트(109)가 소스 또는 드레인 영역(107)의 상면 및 측면 상에 있고 또한 소스 또는 드레인 영역(103)의 측면을 따라 아래로 연장되고 유전체층(105)의 상부에 위치하는 다른 예를 도시한다. 더 알 수 있는 바와 같이, 후면 컨택트(113)는 그것이 소스 또는 드레인 영역(103)의 하부에만 있고 유전체층(105)에도 접한다는 점에서 랩 어라운드 컨택트가 아니다. 또한, 이 예에서 유전체(105)는 소스 또는 드레인 영역(107)과 소스 또는 드레인 영역(103) 사이에 남아 있음을 유의한다. 도 2c의 예는, 소스 또는 드레인 영역(107)과 소스 또는 드레인 영역(103) 사이에 유전체(105)가 없다는 점을 제외하고, 도 2b의 예와 유사하다. 대신, 그 공간은 랩 어라운드 컨택트(109)의 전도성 물질로 채워진다. 또 다른 실시예에서 그 공간은 에칭 스톱 물질, 또는 유전체(105)에 대해 선택적으로 에칭될 수 있는 다른 유전체 물질에 의해 점유될 수 있다. 도 2d의 예는 후면 컨택트(113)가 없다는 점을 제외하고는 도 2c의 예와 유사하다. 대신, 그 공간은 유전체(112)로 채워진다.
도 2e는 전면 랩 어라운드 컨택트(109)가 소스 또는 드레인 영역(107)의 상면 및 측면 상에 있고 유전체층(105)의 상부에 위치하고, 후면 랩 어라운드 컨택트(113)가 소스 또는 드레인 영역(103)의 하면 및 측면 상에 있고 유전체층(105)의 하부에 접하는 다른 예를 도시한다. 또한, 유전체(105)는 이 예에서 컨택트(109)와 컨택트(113) 사이뿐만 아니라 소스 또는 드레인 영역(103)과 소스 또는 드레인 영역(107) 사이에도 남아 있음을 주의한다. 도 2f의 예는, 유전체(105)가 컨택트(109) 및 컨택트(113) 사이에 없다는 점을 제외하고 도 2e의 예와 유사하다. 대신, 컨택트(109)와 컨택트(113)가 서로 접촉하고 있다. 도 2g의 예는, 소스 또는 드레인 영역(107)과 소스 또는 드레인 영역(103) 사이에 유전체(105)가 없다는 점을 제외하고, 도 2f의 예와 유사하다. 대신에, 그 공간은 컨택트(113)의 전도성 물질로 채워진다.
도 3a 및 도 3b는, 본 개시의 일부 실시예에 따른, 적층형 트랜지스터 구조에서 비대칭인 크기의 소스 또는 드레인 영역 상의 예시적인 랩 어라운드 컨택트의 측단면도이다. 다시 말하지만, 이들 단면도는 도 1a-c의 단면에 직교하며 A-A로 표시된 점선을 통해 취해진다. 도 3a는 전면 랩 어라운드 컨택트(109)가 소스 또는 드레인 영역(107)의 상면 및 측면 상에 있고, 또한 소스 또는 드레인 영역(103)의 측면을 따라 아래로 연장되고, 유전체층(105)의 상부에 위치하는 예를 도시한다. 더 알 수 있는 바와 같이, 후면 컨택트(113)는 그것이 소스 또는 드레인 영역(103)의 하부에만 있고 유전체층(105)에도 접한다는 점에서 랩 어라운드 컨택트가 아니다. 그러한 다른 예에서, 후면 컨택트(113)는 존재하지 않을 수 있다(예를 들어, 그것은 단순히 유전체 물질일 수 있음). 또한, 이 예에서 소스 또는 드레인 영역(107)과 소스 또는 드레인 영역(103) 사이에 유전체(105)가 남아 있을 수 있고, 다른 예에서 그것은 공간이 컨택트(109)의 전도성 물질로 채워질 수 있도록 제거될 수 있다. 소스 또는 드레인 영역(103)의 에피택셜 스팬은 거리 D1이고, 소스 또는 드레인 영역(107)의 에피택셜 스팬은 더 작은 거리 D2인 점에 유의한다. 이러한 비대칭 배열은 전면 랩 어라운드 컨택트에 도움이 될 수 있다.
유사하지만 반대인 비대칭 배열이 도 3b에 도시되어 있으며, 이는 후면 랩 어라운드 컨택트에 도움이 된다. 특히, 도 3b는 후면 랩 어라운드 컨택트(113)가 소스 또는 드레인 영역(103)의 하면 및 측면에 있고, 또한 소스 또는 드레인 영역(107)의 측면을 따라 위로 연장되며, 유전체층(114)의 하부에 접하는 예를 나타낸다. 이러한 비대칭 소스 또는 드레인 배열의 한 가지 유용한 측면은 전도성 컨택트 물질의 증착 전에 유전체 충전 물질을 제거할 때 에칭 경로의 높이 대 폭 종횡비를 개선할(낮출) 수 있다는 것이다. 거리 D1과 D2 사이의 차이는 실시예마다 다를 수 있지만, 일부 예시적인 경우에 거리 D1은 거리 D2보다 5나노미터(nm) 내지 25nm 더 큰 범위에 있거나 또는 거리 D1은 거리 D2보다 10% 내지 50% 더 큰 범위에 있다. D1과 D2의 차이는, 예를 들어 에피택셜 증착의 타이밍을 통해 달성될 수 있다. 증착이 길수록 증착된 물질의 에피택셜 스팬이 커진다. 따라서, D1의 스팬을 갖는 소스 및 드레인 영역을 제공하기 위한 에피택셜 증착은 D2의 스팬을 갖는 소스 및 드레인 영역을 제공하기 위한 에피택셜 증착보다 더 길게 이어진다.
도 4a 내지 도 4g는, 본 개시의 일부 실시예에 따른, 적층형 트랜지스터 구조에서 소스 또는 드레인 영역의 한쪽 아래로 연장되는 예시적인 랩 어라운드 컨택트의 측단면도이다. 다시 말하지만, 이들 단면도는 도 1a-c의 단면에 직교하며 A-A로 표시된 점선을 통해 취해진다. 도 4a는 전면 랩 어라운드 컨택트(109)가 소스 또는 드레인 영역(107)의 상면 및 왼쪽 표면 상에 있고 유전체층(105)의 상부에 위치하는 예를 도시한다. 더 알 수 있는 바와 같이, 후면 컨택트(113)는 그것이 소스 또는 드레인 영역(103)의 바닥에만 있고 소스 또는 드레인 영역(103)은 유전체층(105) 내에 효과적으로 위치한다는 점에서 랩 어라운드 컨택트가 아니다. 이 예에서 유전체(105)는 소스 또는 드레인 영역(107)과 소스 또는 드레인 영역(103) 사이에 남아 있고, 소스 또는 드레인 영역(107) 및 컨택트(109)의 오른쪽 표면을 따라 위로 연장된다. 도 4b의 예는, 전면 랩 어라운드 컨택트(109)가 유전체(105) 및 소스 또는 드레인 영역(107)의 왼쪽 표면 아래로 더 연장되고 후면 컨택트(113)의 상에 위치한다는 점을 제외하고, 도 4a의 예와 유사하다. 도 4c의 예는, 소스 또는 드레인 영역(107)과 소스 또는 드레인 영역(103) 사이에 유전체(105)가 없다는 점을 제외하고는, 도 4b의 예와 유사하다. 대신, 그 공간은 랩 어라운드 컨택트(109)의 전도성 물질로 충전된다.
도 4d는 전면 랩 어라운드 컨택트(109)가 소스 또는 드레인 영역(107)의 상면 및 왼쪽 표면 상에 있고 유전체층(105)의 상부에 위치하는 예를 도시한다. 더 알 수 있는 바와 같이, 후면 컨택트(113)가 소스 또는 드레인 영역(103)의 하면 및 오른쪽 표면 상에 있다. 이 예에서 유전체(105)는 소스 또는 드레인 영역(107)과 소스 또는 드레인 영역(103) 사이에 남아 있고, (1) 소스 또는 드레인 영역(107) 및 컨택트(109)의 오른쪽 표면을 따라 위로 연장되고, (2) 소스 또는 드레인 영역(103) 및 컨택트(113)의 왼쪽 표면을 따라 아래로 연장된다는 점을 더 유의해야 한다.
도 4e는 소스 또는 드레인 영역(103)과 소스 또는 드레인 영역(107)이 에칭 스톱(117)에 의해 분리되는 예를 도시한다. 또한, 전면 랩 어라운드 컨택트(109)는 소스 또는 드레인 영역(107)의 상면 및 왼쪽 표면 상에 있고, 에칭 스톱(117)의 상부에 있다. 더 알 수 있는 바와 같이, 후면 컨택트(113)는 소스 또는 드레인 영역(103)의 상면, 하면 및 오른쪽 표면에 있다. 이 예에서 유전체(105)가 소스 또는 드레인 영역(107) 및 컨택트(109)의 오른쪽 표면을 따라 위로 연장되고, 소스 또는 드레인 영역(103) 및 컨택트(113)의 왼쪽 표면을 따라 아래로 연장된다는 점을 더 유의해야 한다.
도 4f는 전면 랩 어라운드 컨택트(109)가 소스 또는 드레인 영역(107)의 상면 및 왼쪽 표면 상에 있는 예를 도시한다. 더 알 수 있는 바와 같이, 후면 컨택트(113)는 소스 또는 드레인 영역(103)의 하면 및 왼쪽 표면 상에 있고, 위로 연장되어 컨택트(109)에 접한다. 이 예에서 유전체(105)는 소스 또는 드레인 영역(107)과 소스 또는 드레인 영역(103) 사이에 남아 있고, (1) 소스 또는 드레인 영역(107) 및 컨택트(109)의 오른쪽 표면을 따라 위로 연장되고, (2) 소스 또는 드레인 영역(103) 및 컨택트(113)의 오른쪽 표면을 따라 아래로 연장된다는 점을 더 유의해야 한다.
도 4g는 전면 랩 어라운드 컨택트(109)가 소스 또는 드레인 영역(107)의 상면 및 왼쪽 표면 상에 있는 예를 도시한다. 더 알 수 있는 바와 같이, 후면 컨택트(113)는 소스 또는 드레인 영역(103)의 상면, 하면 및 왼쪽 표면 상에 있고, 위로 연장되어 컨택트(109)에 접한다. 이 예에는 유전체(105)가 없고, 그 대신 그 공간은 후면 컨택트(113)의 전도성 물질에 의해 채워진다. 유전체(105)는 소스 또는 드레인 영역(107) 및 컨택트(109)의 오른쪽 표면을 따라 위쪽으로 연장되고, 소스 또는 드레인 영역(103) 및 컨택트(113)의 오른쪽 표면을 따라 아래쪽으로 연장된다.
도 5a-5b는, 본 개시의 일부 실시예에 따른, 적층형 트랜지스터 구조에서 다양한 형상의 소스 또는 드레인 영역의 상면 및 측면 상의 예시적인 랩 어라운드 컨택트의 측단면도이다. 도 5a에서 볼 수 있는 바와 같이, 전면 컨택트(109)는 소스 또는 드레인 영역(107)의 상면, 하면 및 측면뿐만 아니라, 소스 또는 드레인 영역(103)의 상면 및 측면 위에 있다. 각각의 확산 영역(103, 107)은 소스 드레인 리세스가 형성될 때 노출되는 채널 영역의 나노리본(101)의 단부로부터 에피택셜 성장되었다. 나노리본(101)은 단면에 실제로 나타나지 않을 수 있으므로 점선으로 표시된다. 더 알 수 있는 바와 같이, 상부 디바이스 영역에서 각각의 나노리본의 에피택셜 성장은 물결 모양의 측벽을 갖는 단일의 상부 에피택셜 영역을 형성하도록 병합되었고, 마찬가지로, 하부 디바이스 영역에서 각각의 나노리본의 에피택셜 성장은 물결 모양의 측벽을 갖는 단일의 하부 에피택셜 영역을 형성하도록 병합되었다. 컨택트는 물결 모양의 측벽을 따를 수 있다.
도 5b의 예는, 에피택셜 소스 또는 드레인 영역이 더 각진 모양이 되고 또한 측방향 스팬에 대해 비대칭이라는 점을 제외하고는, 도 5a의 예와 유사하다. 구체적으로, 상부 소스 또는 드레인 영역(107)은 하부 소스 또는 드레인 영역(103)에 비해 더 작게 성장되었으며, 이는, 예를 들어 소스 또는 드레인 영역(103)이 성장된 소스/드레인 리세스의 측벽으로 인해 제약된 상황에서 성장했을 수 있다. 이미 설명한 바와 같이, 일부 실시예에 따르면, 이러한 비대칭 배열은 하부 소스 또는 드레인 영역까지 아래로 연장되는 전면 랩 어라운드 컨택트, 또는 상부 소스 또는 드레인 영역까지 위로 연장되는 후면 랩 어라운드 컨택트에 도움이 될 수 있다.
또한, 도 5a 및 도 5b의 예 중 하나에서, 전면 컨택트가 소스 또는 드레인 영역(103)의 상면 및 측면 상에 있다는 점을 고려할 때, 후면 컨택트(113)가 존재하거나 존재하지 않을 수 있다는 점을 유의한다.
방법론
도 6은, 본 개시의 실시예에 따른, 랩 어라운드 컨택트로 구성된 적층형 트랜지스터 구조를 포함하는 집적 회로를 위한 제조 프로세스의 흐름도이다. 이 방법은, 예를 들어, 도 1a-c, 2a-g, 3a-b, 4a-g, 및 5a-b에 도시된 예시적인 구조를 형성하기 위해 사용될 수 있지만, 다른 구조가 본 개시에 비추어 명백할 것이다. 방법은 다수의 다층 핀을 형성하는 단계(602)를 포함하며, 이는, 예를 들어 다층 기판을 패터닝하고 이를 에칭하여 다층 핀을 형성하는 것에 의해 달성될 수 있다. 다층 핀은 나노리본 디바이스 또는 다른 게이트 올어라운드 디바이스를 형성할 때 특히 유용하다. 다른 실시예는 삼중 게이트 또는 다른 핀 기반 채널 영역을 갖는 디바이스를 제공하기 위해 단일층 핀을 포함할 수 있다. 방법은 핀 위에 다수의 더미 게이트 구조를 형성하는 단계(604)로 계속된다. 표준 더미 게이트 처리가 사용될 수 있다. 일부의 경우에, 더미 게이트 구조(들)는 다층 핀(들)의 측벽에도 증착되는 게이트 스페이서를 포함할 수 있으며, 게이트 스페이서는 확산 영역의 에피택셜 성장을 제한하는 데 사용될 수 있다(612에서)는 것을 유의한다. 방법은 소스 및 드레인 영역(여기서 확산 영역으로도 지칭됨)을 주어진 게이트 구조의 각 측면에 대해 리세스하는 단계(606)로 계속된다. 소스/드레인 리세스를 형성하기 위해 표준 리소그래피 마스킹 및 에칭이 사용될 수 있다.
방법은 다층 핀의 채널 층에 선택적인 에칭으로 다층 핀의 희생층(반도체 바디(101)를 형성하는 데 사용되는 층에 인접한 층)을 측방향으로 리세스하는 단계(608)로 계속된다. 다층 핀이 실리콘과 SiGe의 교번층을 포함하는 일례의 경우, 실리콘층에 선택적인 에칭이 SiGe 층을 리세스하는 데 사용된다. 리세스의 깊이는 실시예마다 다를 수 있지만, 일부의 경우에는 2 내지 10nm 범위이다. 일 실시예에서, 리세스는 등방성 습식 에칭을 통해 실행된다. 방법은 다층 핀의 채널 층 사이에 스페이서 물질을 제공하기 위해 리세스에 스페이서 물질을 형성하는 단계(610)로 계속된다. 이 스페이서 물질은, 예를 들어, 단계(604)에서 더미 게이트 구조를 형성할 때 사용되는 게이트 스페이서와 동일한 스페이서 물질(예컨대, 실리콘 질화물, 실리콘 산질화물 또는 실리콘 산탄질화물 등의 질화물)일 수 있음을 주의한다. 화학 기상 증착(CVD) 또는 ALD 등의 등각 증착 프로세스는 스페이서를 증착하는 데 사용될 수 있다.
방법은 하부 및 상부 소스 및 드레인 영역을 형성하는 단계(612)로 계속된다. 이러한 형성은, 예를 들어, 필요한 경우 선택적 에피택셜 증착 및 에치백 프로세스에 의해 달성될 수 있다. 차단 마스크는 또한 도 7a-j를 참조하여 더 논의되는 바와 같이 증착의 선택성을 증가시키기 위해 사용될 수 있다. 또한 소스 및 드레인 영역은 비대칭 방식으로 성장할 수 있음을 기억해야 한다(여기서 상부 확산 영역은 전면 랩 어라운드 컨택트를 수용하기 위해 하부 확산 영역보다 더 작은 측방향 스팬을 가지거나, 또는 후면 랩 어라운드를 수용하기 위해 그 반대임). 방법은 소스 및 드레인 리세스의 임의의 나머지 부분을 충전하기 위해 유전체(예를 들어, 실리콘 이산화물 등의 산화물)를 증착하는 단계(614)로 계속된다. 일부의 경우에, 리세스 충전 산화물의 증착 이전에, 상부 확산 영역과 하부 확산 영역 사이에 에칭 스톱이 증착될 수 있다. 하나의 그러한 예시의 경우에, 에칭 스톱 물질(들)(예를 들어, 질화물, 탄화물, 및/또는 리세스 충전 물질(예를 들어, 실리콘 이산화물))에 대해 에칭 선택적인 다른 물질의 등각층 또는 이중층은, 상부 및 하부 확산 영역 사이의 공간이 닫힐 때까지 ALD를 통해 증착된다(따라서 산화물 충전의 임의의 후속 증착을 차단한다). 이러한 에칭 스톱은, 예를 들어, (도 2c-d, 2g, 4c, 4g 및 5a-b의 예에 도시된 바와 같이) 상부 및 하부 확산 영역 사이에 충전 산화물을 갖지 않는 것이 바람직한 경우에 유용할 수 있다. 이것은 산화물 충전 물질이 에칭 스톱 물질(들)에 대해 선택적인 이방성(방향성) 에칭으로 제거될 수 있고, 에칭 스톱은 산화물 충전 물질에 대해 선택적인 등방성 에칭으로 제거될 수 있기 때문이다. 화학적 기계적 연마(CMP) 프로세싱은 그 결과의 구조를 평탄화하고 그 구조의 상부에서 관련없는 물질을 제거하는 데 사용될 수 있다.
방법은 더미 게이트 구조(들)를 제거하고 최종 게이트 구조를 형성하는 단계(616)로 계속된다. 예를 들어, 폴리실리콘 더미 게이트 물질은 밑에 있는 채널 영역을 노출시키기 위해 실리콘 질화물 게이트 스페이서 사이에서 제거될 수 있다. 이 시점에서, 일부 실시예는 선택적 에칭에 의해 노출된 채널 영역 내에서 다수의 나노리본 또는 다른 반도체 바디를 방출하는 것을 포함할 수 있다. 채널 형성 및 개체수 감소(예컨대, 하나 이상의 나노와이어 또는 리본의 제거)도 수행될 수 있다. 어떤 경우에도, 최종 게이트 구조는 게이트 구조의 표준 피처(예컨대, 하프늄 산화물과 같은 고유전율 게이트 유전체, p형 게이트용 티타늄 질화물 또는 n형 게이트용 티타늄 알루미늄 탄화물과 같은 일함수층, 및 텅스텐, 몰리브덴, 또는 루테늄과 같은 게이트 충전 금속)를 포함할 수 있다. 하부 게이트 구조가 먼저 형성될 수 있지만, 이들 하부 게이트 물질도 상부 채널 영역에 증착될 수 있다. 따라서, 상부 채널 영역 상의 그 게이트 물질이 리세스되거나 또는 제거될 수 있고, 그 후에 상부 게이트 구조가 형성될 수 있다.
방법은 전면 컨택트 및 인터커넥트를 형성하는 단계(618)와, 후면 컨택트 및 인터커넥트를 형성하는 단계(620)로 계속된다. 도 2a 내지 5b에 도시된 것 등의, 임의의 수의 전면 및/또는 후면 컨택트가 사용될 수 있다. 이러한 랩 어라운드 컨택트를 형성하는 것에 관한 추가의 예시적인 세부사항 및 실시예는 도 8a-1 내지 9c-4와 관련하여 차례로 논의될 것이다.
도 7a-j는, 본 개시의 실시예에 따른, 랩 어라운드 컨택트로 구성된 적층형 트랜지스터 구조를 포함하는 집적 회로에서 소스 및 드레인 영역을 형성하기 위한 예시적인 프로세스를 집합적으로 도시하는 측단면도이다. 이 프로세스는, 예를 들어 도 6에 도시된 방법의 단계(612)에서 사용될 수 있다. 알 수 있는 바와 같이, 단면은 핀 구조에 평행하게, 그리고 이를 통과하여 취해진다. 알 수 있는 바와 같이, 더미 게이트 구조(728)는 각각의 채널 영역 위에 형성되었고(단계(604)에서), 채널 영역의 반도체 바디(이 예에서는 나노리본)는 아직 방출되지 않았다(비스듬한 크로스 해칭으로 표시된 희생 물질은 여전히 온전하지만, 단계(616)에서 후속 게이트 처리 중에 선택적으로 에칭될 수 있음). 또한, 소스 및 드레인 영역을 위한 리세스가 (단계(606)에서) 형성되었고, 게이트 스페이서(102)가 (단계(608 및 610)에서) 형성되었다.
이 시점에서, 일부 실시예에 따른 프로세스는 소스 및 드레인 리세스의 상부(인접한 더미 게이트 및 상부 채널 영역)의 차단 마스크를 패터닝하는 것을 포함한다. 이것은, 예를 들어, 도 7a-d의 예에 도시된 바와 같이 달성될 수 있다. 특히, 도 7a는 하드마스크(730)가 리세스에 형성된 후의 구조를 도시한다. 하드마스크(730)는, 예를 들어, 트렌치 내로 증착되고 그 후 원하는 높이로 다시 에칭되는 탄소 하드마스크일 수 있다. 그 다음에, 도 7b에 도시된 바와 같이, 차단 마스크(732)가 (예를 들어, CVD 또는 ALD를 통해) 리세스 내에 등각으로 증착된다. 차단 마스크(732)는, 예를 들어, 에피택셜 소스/드레인 물질이 성장하지 않을 산화물 또는 다른 물질일 수 있다. 마스크(732)의 두께는 실시예에 따라 다양할 수 있지만, 일부 예에서는 0.5nm 내지 5nm의 범위에 있다. 방향성 에칭(예를 들어, 이방성 건식 에칭)은 도 7c에 도시된 바와 같이 하드마스크(730)의 상면을 포함하여 그것이 증착된 수평 표면으로부터 마스크(732)를 제거하는 데 사용된다. 그 다음에, 도 7d에 도시된 바와 같이, 하드마스크(730)가 제거된다. 임의의 표준 마스크 제거 프로세스가 사용될 수 있다(예컨대, 애쉬 기반 에칭). 따라서, 리세스의 상부에 차단 마스크(732)를 사용하는 것에 의해, 프로세스는 하부 소스 및 드레인 영역(103)을 에피택셜 증착하는 것으로 계속된다. 에피택셜 증착은 차단 마스크(732)에 증착되지 않고 하부 채널 영역의 노출된 반도체 바디(101)에서만 성장하는 것을 주의한다. 그 결과의 구조가 도 7e에 도시된다. 후면 랩 어라운드 컨택트에 대해, 하부 소스 및 드레인 영역(103)은 상부 소스 및 드레인 영역(107)보다 더 작게(측방향으로, 이 단면에서 페이지 안팎으로) 성장될 수 있어, 에피택셜 성장은 그에 따라 맞춰질 수 있음을 기억해야 한다. 프로세스는 차단 마스크(732)를 제거하는 것(예를 들어, 등방성 에칭)으로 계속된다.
프로세스는 이제 형성된 하부 소스 및 드레인 영역의 상부에 차단 마스크를 패터닝하는 것으로 계속된다. 이러한 프로세스의 예는 도 7f-g에 도시된다. 도 7f에서 볼 수 있는 바와 같이, 차단 마스크(734)가 리세스 내에 등각으로 증착된다. 그 다음에, 도 7f에 더 도시된 바와 같이, 하드마스크(736)가 마스크(734) 상에 증착되고 원하는 높이로 리세스된다. 이 높이는 하부 확산 영역(103)과 상부 확산 영역(107) 사이의 간격의 높이에 대응하는 것을 유의해야 한다. 그 간격의 높이는 하부 확산 영역(103)과 상부 확산 영역(107) 사이에 원하는 정도의 수직 비대칭을 제공하도록 조정될 수 있고, 이는 측면 비대칭에 추가될 수 있다는 점을 더 유의해야 한다. 일부 예시적인 실시예에 따르면, 이 공간은 후속적으로 유전체 물질(예를 들어, 105) 또는 전도성 컨택트 물질(예를 들어, 109 및/또는 113) 또는 에칭 스톱(예를 들어, 117)으로 충전될 수 있음을 더 기억해야 한다. 도 7g에 도시된 바와 같이, 차단 마스크(734)의 과도한(마스킹되지 않은) 부분이 제거된다. 차단 마스크(734)는 차단 마스크(732)와 유사할 수 있고, 하드마스크(736)는 하드마스크(730)와 유사할 수 있으며, 이들 마스크에 대한 이전의 관련 논의가 여기에서도 동일하게 적용될 수 있다는 점에 유의해야 한다.
프로세스는 도 7h에 도시된 바와 같이, 소스 및 드레인 리세스의 상부 부분(인접한 더미 게이트)에 또 다른 차단 마스크를 패터닝하는 것으로 계속된다. 특히, 하드마스크(738)는 이전에 형성된 마스킹 구조 상에 형성된 후 적절한 높이(예를 들어, 바람직한 상부 확산 영역의 높이)로 리세스된다. 그 다음에, 차단 마스크(740)는 리세스에 등각으로 증착되고, 방향성 에칭되어, 도 7h에 도시된 결과의 구조를 제공한다. 그 다음에, 하드마스크(738)가 제거된다. 또, 차단 마스크(740)는 차단 마스크(732)와 유사할 수 있고, 하드마스크(738)는 하드마스크(730)와 유사할 수 있으며, 이들 마스크에 대한 이전의 관련 논의가 여기에서도 동일하게 적용될 수 있다. 리세스의 최상부가 차단된 상태에서, 도 7i에 도시된 바와 같이, 프로세스는 상부 소스 및 드레인 영역(107)을 에피택셜 증착하는 것으로 계속된다. 에피택셜 성장은 노출된 반도체층(101)에서만 발생한다는 것을 기억해야 한다(따라서, 일부 실시예에서, 에피택셜 성장이 스페이서(102) 상에서 성장하지 않으면, 마스크(740)는 생략될 수 있음). 또한, 전면 랩 어라운드 컨택트에 대해, 상부 소스 및 드레인 영역(107)이 하부 소스 및 드레인 영역(103)보다 작게 성장될 수 있어, 에피택셜 증착은 그에 따라 맞춰질 수 있음을 기억해야 한다. 상부 소스 및 드레인 영역이 형성된 상태에서, 프로세스는 차단 마스크(734, 740) 뿐만 아니라 임의의 남아 있는 하드마스크(736)를 제거하는 것으로 계속된다. 그 다음에, 유전체 충전 물질(105)이 증착될 수 있다(단계(614)에서). CMP는 과도한 물질을 제거하고 그 결과의 구조를 평탄화하는 데 사용할 수 있고, 이에 따라 도 7j의 구조를 제공한다.
도 8a-1 내지 8d-4 및 9a-1 내지 9c-4는, 본 개시의 일부 실시예에 따른, 적층형 트랜지스터 구조를 포함하는 집적 회로에서 랩 어라운드 컨택트를 형성하기 위한 예시적인 프로세스를 집합적으로 도시하는 측단면도이다. 이러한 프로세스는, 예를 들어, 전면 및 후면 컨택트를 형성할 때 도 6에 도시된 방법의 단계(618 및 620)에서 사용될 수 있다. 알 수 있는 바와 같이, 접촉 방식의 추가 세부사항을 나타내도록, 단면은 게이트 구조에 평행하고 소스 또는 드레인 영역을 통과하여 취해진다.
도 8a-1 및 8a-2에서 볼 수 있는 바와 같이, 이전에 형성된 소스 또는 드레인 영역은 유전체 물질(105)(예를 들어, 실리콘 이산화물)로 둘러싸여 있다. 도 8a-1은, 일부 실시예에 따른, 하부 및 상부 확산 영역(103, 107) 사이에 유전체 물질이 증착되도록 허용되는 예를 도시한다. 도 8a-2는, 일부 실시예에 따른, 등각 컨택트 에칭 스톱 구조(851)(예컨대, 실리콘 질화물 또는 알루미늄 산화물)가 하부 및 상부 확산 영역(103, 107)에 등각으로 증착되어 하부 및 상부 확산 영역(103, 107) 사이의 공간을 효과적으로 충전하고, 이에 따라 하부 및 상부 확산 영역(103, 107) 사이에 유전체 물질이 증착되는 것을 방지하는 예를 나타낸다. 다른 실시예에서, 하부 및 상부 확산 영역(103, 107) 사이에서 측방향으로 연장되는 에칭 스톱층(예를 들어, 851과 유사한 물질)이 있을 수 있다. 이러한 경우에, 단계(614)에서의 유전체 충전 프로세스는, 예를 들어, (1) 유전체 물질로 리세스를 적어도 부분적으로 충전하는 것, (2) 하부 및 상부 확산 영역(103, 107) 사이의 적절한 레벨로 유전체 충전 물질을 리세스하는 것, (3) 에칭 스톱층을 증착하는 것, 및 (4) 리세스의 나머지 부분을 유전체 충전 물질로 충전하는 것을 포함할 수 있다.
도 8b-1 내지 8b-4에서 볼 수 있는 바와 같이, 에칭이 얼마나 깊이 허용되는지에 따라, 마스크(853)는 상부 확산 영역(107) 및 가능하게는 하부 확산 영역(103)을 노출시키기 위해 유전체(105)를 선택적으로 에칭하도록 패터닝될 수 있다. 마스크(853)는, 예를 들어, 탄소 하드마스크 또는 포토레지스트일 수 있다. 도 8b-1 및 도 8b-2에서, 마스크(853)는 확산 영역(들)의 왼쪽 및 오른쪽 모두에 있는 유전체 물질(105)이 방향성(이방성) 에칭을 통해 제거되는 것을 허용하도록 구성되는 반면, 도 8b-3 및 도 8b-4는, 마스크(853)가 확산 영역(들)의 왼쪽에서만 유전체 물질(105)이 이방성 에칭을 통해 제거되는 것을 허용하도록 구성된다. 다른 실시예는, 인식되는 바와 같이, 확산 영역(들)의 오른쪽에서만 유전체 물질(105)이 이방성 에칭을 통해 제거되는 것을 허용하도록 구성된 마스크를 사용할 수 있다.
도 8c-1 내지 도 8c-4에서 볼 수 있는 바와 같이, 유전체 물질(105)은 방향성 에칭(직선 화살표로 표시됨)을 통해 제거되었다. 도 8c-1 및 도 8c-2는 방향성 에칭이 상부 및 하부 확산 영역(107 및 103)의 양쪽에서 유전체 물질(105)을 제거하는 예를 나타낸다. 도 8c-3 및 도 8c-4는 방향성 에칭이 상부 및 하부 확산 영역(107 및 103)의 왼쪽 표면에서 유전체 물질(105)을 제거하는 예를 나타낸다. 도 8c-1 및 도 8c-3에서, 방향성 에칭의 특성을 고려하여, 상부 확산 영역(107)의 섀도우 효과가 상부 확산 영역(107)과 하부 확산 영역(103)의 바로 그 사이의 유전체 물질의 바디를 효과적으로 마스킹하는 방식에 주의해야 한다(따라서, 확산 영역(103)의 상면 및 확산 영역(107)의 하면은 유전체(105)로 덮인 채로 유지된다). 또한, 도 8c-2 및 도 8c-4에 도시된 바와 같이, 컨택트 에칭 스톱 구조(851)는 등방성 에칭(곡선 화살표로 표시됨)을 통해 제거되었다. 유전체(105)(예를 들어, 실리콘 이산화물)를 제거하기 위한 방향성 에칭은 에칭 스톱 구조(851)(예를 들어, 실리콘 질화물)의 물질(들)에 대해 선택적이고, 마찬가지로, 에칭 스톱 구조(851)를 제거하기 위한 등방성 에칭은 유전체(105)에 대해 선택적이다. 이와 같이, 유전체(105)에 의해 차단되는 에칭 스톱 구조(851)의 일부분은 도 8c-2 및 도 8c-4의 확산 영역(103)의 하부에 도시된 바와 같이 손상되지 않은 채로 남을 수 있다. 또한 방향성 에칭의 깊이는, 상부 확산 영역(107)과 하부 확산 영역(103)(예를 들어, 도 2b-d, 3a, 4b-c, 5a-b에 도시된 것 등) 모두의 측면, 또는 상부 확산 영역(107)의 양 측면(예를 들어, 도시된 2a, 2e, 2g, 4a 및 4d-g)을 노출시키도록 맞추어지거나 모니터링될 수 있다는 점을 주의해야 한다. 또 다른 예에서, 방향성 에칭은 확산 영역(103, 107) 사이(예를 들어, 도 2f)에서 또는 에칭 스톱층(예를 들어, 도 4e) 상에서 멈출 수 있다.
도 8d-1 내지 8d-4에서 알 수 있는 바와 같이, 전면 랩 어라운드 컨택트(109)가 형성되었다. 도 8d-1에서, 랩 어라운드 컨택트(109)는 상부 확산 영역(107)의 상면 및 측면뿐만 아니라 하부 확산 영역(103)의 측면에도 있다. 도 8d-2의 예는, 전면 랩 어라운드 컨택트(109)가 하부 확산 영역(103)과 상부 확산 영역(107) 사이의 공간을 채우고 따라서 확산 영역(107)의 하부와 확산 영역(103)의 상부에 있다는 점을 제외하고는, 도 8d-1의 예와 유사하다. 도 8d-3에서, 랩 어라운드 컨택트(109)는 상부 확산 영역(107) 및 하부 확산 영역(103)의 상면 및 왼쪽 표면 상에 있다. 도 8d-4의 예는, 전면 랩 어라운드 컨택트(109)가 또한 하부 확산 영역(103)과 상부 확산 영역(107) 사이의 공간을 채우고 따라서 확산 영역(107)의 하부와 확산 영역(103)의 상부에 있다는 점을 제외하고는, 도 8d-3의 예와 유사하다. 도 8d-2 및 도 8d-4에서 확산 영역(103)의 하부의 컨택트 에칭 스톱(851)의 잔여물을 유의한다. 또한, 이 잔여물(851)의 일부 또는 전부가 후면 프로세스에서 제거될 수 있지만, 다른 실시예는 이 잔여물을 온전하게 남길 수 있다(예를 들어, 후면 컨택트가 없기 때문임)는 점을 주의해야 한다.
도 9a-1 내지 9a-4에서 볼 수 있는 바와 같이, 후면에 대한 더 나은 액세스를 제공하기 위해 구조가 뒤집혔고, 에칭이 허용되는 깊이에 따라, 하부 확산 영역(103) 및 가능하게는 상부 확산 영역(107)을 노출시키기 위해 유전체(105)를 선택적으로 에칭하기 위해 마스크(954)가 패터닝되었다. 마스크(954)는, 예를 들어, 탄소 하드마스크 또는 포토레지스트(예를 들어, 마스크(853)와 유사함)일 수 있다. 도 9b-1 및 9b-2에서, 마스크(954)는 확산 영역(들)의 왼쪽 및 오른쪽 모두에 있는 유전체 물질(105)이 방향성(이방성) 에칭을 통해 제거되는 것을 허용하도록 구성되는 반면, 도 9b-3 및 9b-4에서, 마스크는 확산 영역(들)의 오른쪽에서만 유전체 물질(105)이 이방성 에칭을 통해 제거되는 것을 허용하도록 구성된다. 다른 실시예는 확산 영역(들)의 왼쪽에서만 유전체 물질(105)이 이방성 에칭을 통해 제거되는 것을 허용하도록 구성된 마스크를 사용할 수 있다.
도 9b-1 내지 9b-4에서 볼 수 있는 바와 같이, 유전체 물질(105)은 방향성 에칭(직선 화살표로 표시됨)을 통해 제거되었다. 도 9b-1은 방향성 에칭이 확산 영역(103)의 양쪽에 있는 유전체 물질(105)을 제거하고 유전체(105)에서 정지하는 예를 나타낸다. 도 9b-2는 방향성 에칭이 확산 영역(103)의 위쪽을 향하는 표면을 노출시키는 예를 나타낸다. 여기서 에칭은 유전체(105)와 에칭 스톱(851)의 잔여물을 모두 제거하도록 수정될 수 있다는 점에 유의해야 한다. 도 9b-3은 방향성 에칭이 상부 확산 영역(103)의 상면 및 오른쪽 표면에서만 유전체 물질(105)을 제거하고 영역(103)의 하부에서 멈추는 예를 나타낸다. 도 9b-4는 어떻게 유전체(105)가 확산 영역(107)의 위쪽을 향하는 표면 아래로 방향성 에칭에 의해 제거되었는지, 및 어떻게 컨택트 에칭 스톱 구조(851)가 등방성 에칭(곡선 화살표로 표시됨)을 통해 제거되었는지를 나타낸다. 확산 영역(107)의 오른쪽을 따르는 에칭 스톱 구조(851)의 잔여물을 주의해야 한다. 이러한 잔여물에 대한 이전의 관련 논의는 물론, 이방성 및 등방성 에칭의 선택성과 관련된 논의는 여기서도 동일하게 적용할 수 있다.
도 9c-1 내지 8d-4에서 알 수 있는 바와 같이, 후면 랩 어라운드 컨택트(113)가 형성되었다. 도 9c-1에서, 랩 어라운드 컨택트(113)는 하부 확산 영역(103)의 상면 및 측면에 있으며 유전체층(105) 위에 위치한다. 이 예시의 경우, 상부 확산 영역(107) 및 하부 확산 영역(103) 사이에는 공통 컨택트가 없다. 도 9c-2의 예는, 후면 컨택트(113)가 대부분 확산 영역(103)의 위쪽을 향하는 표면에 있고 컨택트(109)에 더 위치하여, 공통 컨택트 구조를 제공하는 예시적인 경우를 나타낸다. 도 9c-3에서, 랩 어라운드 컨택트(113)는 확산 영역(103)의 상면 및 오른쪽 표면에 있다. 도 9c-4에서, 공통 컨택트 구조의 다른 예를 제공하도록, 랩 어라운드 컨택트(113)는 확산 영역(103)의 상면, 하면 및 측면 뿐 아니라, 확산 영역(107)의 위쪽을 향하는 표면 및 컨택트(109)의 비교적 작은 부분에도 위치한다. 최종 집적 회로 구조에서 온전하게 남아 있을 수 있는 확산 영역(103)의 측면을 따른 컨택트 에칭 스톱(851)의 잔여물을 주의해야 한다.
예시 시스템
도 10은 본 개시의 실시예에 따라, 여기에서 다양하게 설명되는 바와 같은, 하나 이상의 집적 회로를 포함하는 컴퓨팅 시스템을 예시한다. 알 수 있는 바와 같이, 컴퓨팅 시스템(1000)은 마더보드(1002)를 수용한다. 마더보드(1002)는, 이에 제한되지 않지만, 프로세서(1004) 및 적어도 하나의 통신 칩(1006)을 포함하는 다수의 구성요소를 포함할 수 있고, 이들 각각은 물리적으로 및 전기적으로 마더보드(1002)에 연결되거나 또는 내부에 통합될 수 있다. 일부 예에 따르면, 마더보드(402)는, 예를 들어, 메인 보드, 메인 보드에 장착된 도터보드, 또는 시스템(1000)의 유일한 기판 중 어느 것이든, 임의의 인쇄 회로 기판(PCB)일 수 있다.
그 응용예에 따라, 컴퓨팅 시스템(1000)은 마더보드(1002)에 물리적 및 전기적으로 연결되거나 또는 연결되지 않을 수 있는 하나 이상의 다른 구성요소를 포함할 수 있다. 이들 다른 구성요소는 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예컨대, ROM), 그래픽 프로세서, 디지털 신호 프로세서, 암호화 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 컨트롤러, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(Global Positioning System) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라 및 대용량 저장 장치(예컨대, 하드 디스크 드라이브, 컴팩트 디스크(CD), 디지털 다용도 디스크(DVD) 등)를 포함할 수 있지만, 이에 제한되지 않는다. 컴퓨팅 시스템(1000)에 포함된 임의의 구성요소는 예시적인 실시예에 따라 구성된 하나 이상의 집적 회로 구조 또는 디바이스(예를 들어, 여기서 다양하게 제공되는 전면 및/또는 후면 랩 어라운드 컨택트를 갖는 집적 회로 디바이스를 포함하는 모듈)를 포함할 수 있다. 일부 실시예에서, 다수의 기능이 하나 이상의 칩에 통합될 수 있다(예를 들어, 통신 칩(1006)이 프로세서(1004)의 일부이거나 또는 프로세서(1004)에 통합될 수 있음을 유의한다).
통신 칩(1006)은 컴퓨팅 시스템(1000)으로 및 그로부터의 데이터 전송을 위한 무선 통신을 가능하게 한다. 용어 "무선" 및 그 파생어는, 비고체 매체를 통해 변조된 전자기 복사를 사용하여 데이터를 전달할 수 있는, 회로, 디바이스, 시스템, 방법, 기술, 통신 채널 등을 설명하는 데 사용될 수 있다. 이 용어는 연관된 디바이스가 어떤 와이어도 포함하지 않는 것을 의미하지는 않지만, 일부 실시예에서는 그렇지 않을 수 있다. 통신 칩(406)은 Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, 롱텀 에볼루션(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 그 파생 제품, 및 3G, 4G, 5G 및 그 이상으로 지정되는 임의의 다른 무선 프로토콜을 포함하지만 이에 제한되지 않는 임의의 다수의 무선 표준 또는 프로토콜을 구현할 수 있다. 컴퓨팅 시스템(1000)은 복수의 통신 칩(1006)을 포함할 수 있다. 예를 들어, 제 1 통신 칩(1006)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신 전용일 수 있고, 제 2 통신 칩(1006)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신 전용일 수 있다.
컴퓨팅 시스템(1000)의 프로세서(1004)는 프로세서(1004) 내에 패키징된 집적 회로 다이를 포함한다. 일부 실시예에서, 프로세서의 집적 회로 다이는 여기에서 다양하게 설명되는 바와 같은 하나 이상의 반도체 디바이스로 구현되는 온보드 회로를 포함한다. "프로세서"라는 용어는, 예를 들어, 레지스터 및/또는 메모리로부터의 전자 데이터를 처리하여 그 전자 데이터를 레지스터 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 가리킬 수 있다.
통신 칩(1006)은 또한 통신 칩(1006) 내에 패키징된 집적 회로 다이를 포함할 수 있다. 일부의 그러한 예시적인 실시예에 따르면, 통신 칩의 집적 회로 다이는 여기에서 다양하게 설명되는 바와 같은 하나 이상의 반도체 디바이스를 포함한다. 본 개시내용에 비추어 이해되는 바와 같이, 다중 표준 무선 능력이 프로세서(1004)에 직접 통합될 수 있다는 점(예를 들어, 임의의 칩(406)의 기능이 별도의 통신 칩을 갖는 것이 아니라 프로세서(1004)에 통합되는 경우)을 유의한다. 프로세서(1004)는 그러한 무선 능력을 갖는 칩셋일 수 있음을 더 유의한다. 요컨대, 임의의 수의 프로세서(1004) 및/또는 통신 칩(1006)이 사용될 수 있다. 마찬가지로, 임의의 하나의 칩 또는 칩셋은 내부에 통합된 여러 기능을 가질 수 있다.
다양한 구현에서, 컴퓨팅 시스템(1000)은, 여기에서 다양하게 설명되는 바와 같이, 랩탑, 넷북, 노트북, 스마트폰, 태블릿, 개인 휴대용 단말기(PDA), 울트라 모바일 PC, 모바일폰, 데스크탑 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 장치, 디지털 카메라, 휴대용 음악 플레이어, 디지털 비디오 레코더, 또는 데이터를 처리하거나 개시된 기술을 사용하여 형성된 하나 이상의 집적 회로 구조 또는 디바이스를 사용하는 임의의 다른 전자 디바이스일 수 있다.
일부 실시예에서, 컴퓨팅 시스템(1000)의 다양한 구성요소는 시스템 온 칩(SoC) 아키텍처에 결합되거나 통합될 수 있다는 것이 이해될 것이다. 일부 실시예에서, 구성요소는 하드웨어 구성요소, 펌웨어 구성요소, 소프트웨어 구성요소 또는 하드웨어, 펌웨어 또는 소프트웨어의 임의의 적절한 조합일 수 있다.
추가의 예시적인 실시예
다음의 예는 추가의 실시예에 관한 것이며, 이로부터 수많은 치환 및 구성이 명백해질 것이다.
예 1은, 제 1 소스 또는 드레인 영역, 제 1 소스 또는 드레인 영역으로부터 이격된 및 그 위의 제 2 소스 또는 드레인 영역, 및 제 2 소스 또는 드레인 영역의 상면 상에 있고 전도성 컨택트가 제 2 소스 또는 드레인 영역의 하면에 측방향으로 인접하도록 제 2 소스 또는 드레인 영역의 측면 아래로 연장되는 전도성 컨택트를 포함하는 집적 회로이다.
예 2는 예 1의 집적 회로를 포함하고, 전도성 컨택트는 또한 제 1 소스 또는 드레인 영역의 상면 상에 있다.
예 3은 예 1 또는 예 2의 집적 회로를 포함하고, 전도성 컨택트는 또한 제 1 소스 또는 드레인 영역의 측면 아래로 연장된다.
예 4는 예 1 내지 예 3 중 어느 하나의 집적 회로를 포함하고, 제 2 소스 또는 드레인 영역의 측면은 제 2 소스 또는 드레인 영역의 제 1 측면이고, 전도성 컨택트는, 또한 전도성 컨택트가 제 2 소스 또는 드레인 영역의 제 1 측면 및 제 2 측면 모두에서 제 2 소스 또는 드레인 영역의 하면에 측방향으로 인접하도록, 제 2 소스 또는 드레인 영역의 제 2 측면 아래로 연장된다.
예 5는 예 1 내지 예 4 중 어느 하나의 집적 회로를 포함하고, 전도성 컨택트는 제 1 전도성 컨택트이고, 집적 회로는 제 1 소스 또는 드레인 영역의 하면 상의 제 2 전도성 컨택트를 포함한다.
예 6은 예 5의 집적 회로를 포함하고, 제 1 전도성 컨택트는 제 2 전도성 컨택트로부터 전기적으로 분리된다.
예 7은 예 5 또는 예 6의 집적 회로를 포함하고, 제 2 전도성 컨택트는, 또한 제 2 전도성 컨택트가 제 1 소스 또는 드레인 영역의 상면에 측방향으로 인접하도록, 제 1 소스 또는 드레인 영역의 측면 위로 연장된다.
예 8은 예 7의 집적 회로를 포함하고, 제 2 전도성 컨택트는 또한 제 2 소스 또는 드레인 영역의 하면 상에 있다.
예 9는 예 7 또는 예 8의 집적 회로를 포함하고, 제 1 소스 또는 드레인 영역의 측면은 제 1 소스 또는 드레인 영역의 제 1 측면이고, 제 2 전도성 컨택트는, 또한 제 2 전도성 컨택트가 제 1 소스 또는 드레인 영역의 제 1 측면 및 제 2 측면 모두에서 제 1 소스 또는 드레인 영역의 상면에 측방향으로 인접하도록, 제 1 소스 또는 드레인 영역의 제 2 측면 위로 연장된다.
예 10은 예 1 내지 예 9 중 어느 하나의 집적 회로를 포함하고, 제 1 소스 또는 드레인 영역과 제 2 소스 또는 드레인 영역 사이의 분리 구조를 포함한다.
예 11은, 제 1 나노리본, 제 2 나노리본, 제 1 나노리본 주위에 랩핑되는 제 1 게이트 구조, 제 2 나노리본 주위에 랩핑되는 제 2 게이트 구조, 제 1 게이트 구조에 측방향으로 인접하고 제 1 나노리본과 접촉하는 제 1 소스 또는 드레인 영역, 제 1 소스 또는 드레인 영역으로부터 이격된 및 그 위의 제 2 소스 또는 드레인 영역 - 제 2 소스 또는 드레인 영역은 제 2 게이트 구조에 측방향으로 인접하고 제 2 나노리본과 접촉함 -, 및 전도성 컨택트가 제 2 소스 또는 드레인 영역의 하면에 측방향으로 인접하도록 제 2 소스 또는 드레인 영역의 상면 상에 있고 제 2 소스 또는 드레인 영역의 측면 아래로 연장되는 전도성 컨택트를 포함하는 적층형 트랜지스터 구조이다.
예 12는 예 11의 적층형 트랜지스터 구조를 포함하고, 전도성 컨택트는 또한 제 1 소스 또는 드레인 영역의 상면 상에 있다.
예 13은 예 11 또는 예 12의 적층형 트랜지스터 구조를 포함하고, 전도성 컨택트는 또한 제 1 소스 또는 드레인 영역의 측면 아래로 연장된다.
예 14는 예 11 내지 예 13 중 어느 하나의 적층형 트랜지스터 구조를 포함하고, 제 2 소스 또는 드레인 영역의 측면은 제 2 소스 또는 드레인 영역의 제 1 측면이고, 전도성 컨택트가 제 2 소스 또는 드레인 영역의 제 1 측면 및 제 2 측면 모두에서 제 2 소스 또는 드레인 영역의 하면에 측방향으로 인접하도록 전도성 컨택트는 제 2 소스 또는 드레인 영역의 제 2 측면 아래로 연장된다.
예 15는 예 11 내지 예 14 중 어느 하나의 적층형 트랜지스터 구조를 포함하고, 전도성 컨택트는 제 1 전도성 컨택트이고, 적층형 트랜지스터 구조는 제 1 소스 또는 드레인 영역의 하면 상의 제 2 전도성 컨택트를 포함한다.
예 16은 예 15의 적층형 트랜지스터 구조를 포함하고, 제 1 전도성 컨택트는 제 2 전도성 컨택트로부터 전기적으로 분리된다.
예 17은 예 15 또는 예 16의 적층형 트랜지스터 구조를 포함하고, 제 2 전도성 컨택트는 또한 제 2 전도성 컨택트가 제 1 소스 또는 드레인 영역의 상면에 측방향으로 인접하도록 제 1 소스 또는 드레인 영역의 측면 위로 연장된다.
예 18은 예 17의 적층형 트랜지스터 구조를 포함하고, 제 2 전도성 컨택트는 또한 제 2 소스 또는 드레인 영역의 하면 상에 있다.
예 19는 예 17 또는 예 18의 적층형 트랜지스터 구조를 포함하고, 제 1 소스 또는 드레인 영역의 측면은 제 1 소스 또는 드레인 영역의 제 1 측면이고, 제 2 전도성 컨택트는 또한 제 2 전도성 컨택트가 제 1 소스 또는 드레인 영역의 제 1 측면 및 제 2 측면 모두에서 제 1 소스 또는 드레인 영역의 상면에 측방향으로 인접하도록 제 1 소스 또는 드레인 영역의 제 2 측면 위로 연장된다.
예 20은 예 11 내지 예 19 중 어느 하나의 적층형 트랜지스터 구조를 포함하고, 제 1 소스 또는 드레인 영역과 제 2 소스 또는 드레인 영역 사이의 분리 구조를 포함한다.
예 21은, 제 1 최대 스팬을 갖는 제 1 에피택셜 소스 또는 드레인 영역 - 제 1 최대 스팬은 제 1 에피택셜 소스 또는 드레인 영역의 대향하는 측면 사이의 가장 긴 수평 거리임 -, 제 1 에피택셜 소스 또는 드레인 영역으로부터 이격된 및 그 위의 제 2 에피택셜 소스 또는 드레인 영역 - 제 2 스팬은 제 2 에피택셜 소스 또는 드레인 영역의 대향하는 측면 사이의 가장 긴 수평 거리인 제 2 최대 스팬을 가짐 -, 및 전도성 컨택트가 상기 제 2 에피택셜 소스 또는 드레인 영역의 하면에 측방향으로 인접하도록 제 2 에피택셜 소스 또는 드레인 영역의 상면 상에 있고 제 2 에피택셜 소스 또는 드레인 영역의 측면 아래로 연장되는 전도성 컨택트를 포함하고, 제 1 최대 스팬은 제 2 최대 스팬보다 5nm 이상 더 큰 집적 회로이다.
예 22는 예 21의 집적 회로를 포함하고, 전도성 컨택트는 또한 제 1 소스 또는 드레인 영역의 상면 상에 있다.
예 23은 예 21 또는 예 22의 집적 회로를 포함하고, 전도성 컨택트는 또한 제 1 소스 또는 드레인 영역의 측면 아래로 연장된다.
예 24는 예 21 내지 예 23 중 어느 하나의 집적 회로를 포함하고, 제 2 소스 또는 드레인 영역의 측면은 제 2 소스 또는 드레인 영역의 제 1 측면이고, 전도성 컨택트는, 전도성 컨택트가 제 2 소스 또는 드레인 영역의 제 1 측면 및 제 2 측면 모두에서 제 2 소스 또는 드레인 영역의 하면에 측방향으로 인접하도록, 제 2 소스 또는 드레인 영역의 제 2 측면 아래로 또한 연장된다.
예 25는 예 21 내지 예 24 중 어느 하나의 집적 회로를 포함하고, 전도성 컨택트는 제 1 전도성 컨택트이고, 집적 회로는 제 1 소스 또는 드레인 영역의 하면 상의 제 2 전도성 컨택트를 포함한다.
예 26은 예 25의 집적 회로를 포함하고, 제 1 전도성 컨택트는 제 2 전도성 컨택트로부터 전기적으로 분리된다.
예 27은 예 25 또는 예 26의 집적 회로를 포함하고, 제 2 전도성 컨택트는 또한 제 2 전도성 컨택트가 제 1 소스 또는 드레인 영역의 상면에 측방향으로 인접하도록 제 1 소스 또는 드레인 영역의 측면 위로 연장된다.
예 28은 예 27의 집적 회로를 포함하고, 제 2 전도성 컨택트는 또한 제 2 소스 또는 드레인 영역의 하면 상에 있다.
예 29는 예 27 또는 예 28의 집적 회로를 포함하고, 제 1 소스 또는 드레인 영역의 측면은 제 1 소스 또는 드레인 영역의 제 1 측면이고, 제 2 전도성 컨택트는 또한 제 2 전도성 컨택트가 제 1 소스 또는 드레인 영역의 제 1 측면 및 제 2 측면 모두에서 제 1 소스 또는 드레인 영역의 상면에 측방향으로 인접하도록 제 1 소스 또는 드레인 영역의 제 2 측면 위로 연장된다.
예 30은 예 21 내지 예 29 중 어느 하나의 집적 회로를 포함하고, 제 1 소스 또는 드레인 영역과 제 2 소스 또는 드레인 영역 사이의 분리 구조를 포함한다.
예 31은 예 1 내지 예 10 및 예 21 내지 예 30 중 어느 하나의 집적 회로, 또는 예 11 내지 예 20 중 어느 하나의 적층형 트랜지스터 구조를 포함하는 전자 시스템이다.
예 32는 예 1 내지 예 10 및 예 21 내지 예 30 중 어느 하나의 집적 회로, 또는 예 11 내지 예 20 중 어느 하나의 적층형 트랜지스터 구조를 포함하는 메모리 칩이다.
예 33은 예 1 내지 예 10 및 예 21 내지 예 30 중 어느 하나의 집적 회로, 또는 예 11 내지 예 20 중 어느 하나의 적층형 트랜지스터 구조를 포함하는 마이크로프로세서이다.
본 개시의 실시예에 대한 상술한 설명은 예시 및 설명의 목적으로 제시되었다. 이것은 총 망라한다거나 개시 내용을 개시된 정확한 형태로 제한하려는 것이 아니다. 본 개시 내용에 비추어 많은 수정 및 변형이 가능하다. 본 개시 내용의 범위는 이러한 상세한 설명이 아니라 여기에 첨부된 청구범위에 의해 제한되는 것으로 의도된다.

Claims (25)

  1. 집적 회로로서,
    제 1 소스 또는 드레인 영역,
    상기 제 1 소스 또는 드레인 영역으로부터 이격되어 그 위에 있는 제 2 소스 또는 드레인 영역, 및
    상기 제 2 소스 또는 드레인 영역의 하면에 측방향으로 인접하도록, 상기 제 2 소스 또는 드레인 영역의 상면 상에 있고 상기 제 2 소스 또는 드레인 영역의 측면 아래로 연장되는 전도성 컨택트를 포함하는
    집적 회로.
  2. 제 1 항에 있어서,
    상기 전도성 컨택트는 또한 상기 제 1 소스 또는 드레인 영역의 상면 상에 있는
    집적 회로.
  3. 제 1 항에 있어서,
    상기 전도성 컨택트는 또한 상기 제 1 소스 또는 드레인 영역의 측면 아래로 연장되는
    집적 회로.
  4. 제 1 항에 있어서,
    상기 제 2 소스 또는 드레인 영역의 상기 측면은 상기 제 2 소스 또는 드레인 영역의 제 1 측면이고, 상기 전도성 컨택트는, 또한 상기 전도성 컨택트가 상기 제 2 소스 또는 드레인 영역의 제 1 측면 및 제 2 측면 모두에서 상기 제 2 소스 또는 드레인 영역의 상기 하면에 측방향으로 인접하도록, 상기 제 2 소스 또는 드레인 영역의 제 2 측면 아래로 연장되는
    집적 회로.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 전도성 컨택트는 제 1 전도성 컨택트이고, 상기 집적 회로는 상기 제 1 소스 또는 드레인 영역의 하면 상의 제 2 전도성 컨택트를 포함하는
    집적 회로.
  6. 제 5 항에 있어서,
    상기 제 1 전도성 컨택트는 상기 제 2 전도성 컨택트로부터 전기적으로 분리되는
    집적 회로.
  7. 제 5 항에 있어서,
    상기 제 2 전도성 컨택트는, 또한 상기 제 2 전도성 컨택트가 상기 제 1 소스 또는 드레인 영역의 상면에 측방향으로 인접하도록, 상기 제 1 소스 또는 드레인 영역의 측면 위로 연장되는
    집적 회로.
  8. 제 7 항에 있어서,
    상기 제 2 전도성 컨택트는 또한 상기 제 2 소스 또는 드레인 영역의 하면 상에 있는
    집적 회로.
  9. 제 7 항에 있어서,
    상기 제 1 소스 또는 드레인 영역의 상기 측면은 상기 제 1 소스 또는 드레인 영역의 제 1 측면이고, 상기 제 2 전도성 컨택트는, 또한 상기 제 2 전도성 컨택트가 상기 제 1 소스 또는 드레인 영역의 제 1 측면 및 제 2 측면 모두에서 상기 제 1 소스 또는 드레인 영역의 상기 상면에 측방향으로 인접하도록, 상기 제 1 소스 또는 드레인 영역의 제 2 측면 위로 연장되는
    집적 회로.
  10. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 소스 또는 드레인 영역과 상기 제 2 소스 또는 드레인 영역 사이의 분리 구조를 포함하는
    집적 회로.
  11. 적층형 트랜지스터 구조(stacked transistor structure)로서,
    제 1 나노리본,
    제 2 나노리본,
    상기 제 1 나노리본 주위에 랩핑되는 제 1 게이트 구조,
    상기 제 2 나노리본 주위에 랩핑되는 제 2 게이트 구조,
    상기 제 1 게이트 구조에 측방향으로 인접하고 상기 제 1 나노리본과 접촉하는 제 1 소스 또는 드레인 영역,
    상기 제 1 소스 또는 드레인 영역으로부터 이격되어 그 위에 있는 제 2 소스 또는 드레인 영역 - 상기 제 2 소스 또는 드레인 영역은 상기 제 2 게이트 구조에 측방향으로 인접하고 상기 제 2 나노리본과 접촉함 -, 및
    상기 제 2 소스 또는 드레인 영역의 하면에 측방향으로 인접하도록, 상기 제 2 소스 또는 드레인의 상면 상에 있고 상기 제 2 소스 또는 드레인 영역의 측면 아래로 연장되는 전도성 컨택트를 포함하는
    집적 회로.
  12. 제 11 항에 있어서,
    상기 전도성 컨택트는 또한 상기 제 1 소스 또는 드레인 영역의 상면 상에 있는
    적층형 트랜지스터 구조.
  13. 제 11 항에 있어서,
    상기 전도성 컨택트는 또한 상기 제 1 소스 또는 드레인 영역의 측면 아래로 연장되는
    적층형 트랜지스터 구조.
  14. 제 11 항에 있어서,
    상기 제 2 소스 또는 드레인 영역의 상기 측면은 상기 제 2 소스 또는 드레인 영역의 제 1 측면이고, 상기 전도성 컨택트는 또한, 상기 전도성 컨택트가 상기 제 2 소스 또는 드레인 영역의 제 1 측면 및 제 2 측면 모두에서 상기 제 2 소스 또는 드레인 영역의 상기 하면에 측방향으로 인접하도록, 상기 제 2 소스 또는 드레인 영역의 제 2 측면 아래로 연장되는
    적층형 트랜지스터 구조.
  15. 제 11 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 전도성 컨택트는 제 1 전도성 컨택트이고, 상기 적층형 트랜지스터 구조는 상기 제 1 소스 또는 드레인 영역의 하면 상의 제 2 전도성 컨택트를 포함하는
    적층형 트랜지스터 구조.
  16. 제 15 항에 있어서,
    상기 제 1 전도성 컨택트는 상기 제 2 전도성 컨택트와 전기적으로 분리되는
    적층형 트랜지스터 구조.
  17. 제 15 항에 있어서,
    상기 제 2 전도성 컨택트는 또한, 상기 제 2 전도성 컨택트가 상기 제 1 소스 또는 드레인 영역의 상면에 측방향으로 인접하도록, 상기 제 1 소스 또는 드레인 영역의 측면 위로 연장되는
    적층형 트랜지스터 구조.
  18. 제 17 항에 있어서,
    상기 제 2 전도성 컨택트는 또한 상기 제 2 소스 또는 드레인 영역의 하면 상에 있는
    적층형 트랜지스터 구조.
  19. 제 17 항에 있어서,
    상기 제 1 소스 또는 드레인 영역의 상기 측면은 상기 제 1 소스 또는 드레인 영역의 제 1 측면이고, 상기 제 2 전도성 컨택트는, 또한 상기 제 2 전도성 컨택트가 상기 제 1 소스 또는 드레인 영역의 제 1 측면 및 제 2 측면 모두에서 상기 제 1 소스 또는 드레인 영역의 상기 상면에 측방향으로 인접하도록, 상기 제 1 소스 또는 드레인 영역의 제 2 측면 위로 연장되는
    적층형 트랜지스터 구조.
  20. 제 11 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 제 1 소스 또는 드레인 영역과 상기 제 2 소스 또는 드레인 영역 사이의 분리 구조를 포함하는
    적층형 트랜지스터 구조.
  21. 집적 회로로서,
    제 1 최대 스팬을 갖는 제 1 에피택셜 소스 또는 드레인 영역 - 상기 제 1 최대 스팬은 상기 제 1 에피택셜 소스 또는 드레인 영역의 대향하는 측면 사이의 가장 긴 수평 거리임 -,
    상기 제 1 에피택셜 소스 또는 드레인 영역으로부터 이격되어 그 위에 있는 제 2 에피택셜 소스 또는 드레인 영역 - 상기 제 2 스팬은 상기 제 2 에피택셜 소스 또는 드레인 영역의 대향하는 측면 사이의 가장 긴 수평 거리인 제 2 최대 스팬을 가짐 -, 및
    상기 제 2 에피택셜 소스 또는 드레인 영역의 하면에 측방향으로 인접하도록, 상기 제 2 에피택셜 소스 또는 드레인 영역의 상면에 있고 상기 제 2 에피택셜 소스 또는 드레인 영역의 측면 아래로 연장되는 전도성 컨택트를 포함하고,
    상기 제 1 최대 스팬은 상기 제 2 최대 스팬보다 5nm 이상 더 큰
    집적 회로.
  22. 제 21 항에 있어서,
    상기 전도성 컨택트는 또한 상기 제 1 소스 또는 드레인 영역의 상면 상에 있는
    집적 회로.
  23. 제 21 항에 있어서,
    상기 전도성 컨택트는 또한 상기 제 1 소스 또는 드레인 영역의 측면 아래로 연장되는
    집적 회로.
  24. 제 21 항에 있어서,
    상기 제 2 소스 또는 드레인 영역의 상기 측면은 상기 제 2 소스 또는 드레인 영역의 제 1 측면이고, 상기 전도성 컨택트는, 또한 상기 전도성 컨택트가 상기 제 2 소스 또는 드레인 영역의 제 1 측면 및 제 2 측면 모두에서 상기 제 2 소스 또는 드레인 영역의 상기 하면에 측방향으로 인접하도록, 상기 제 2 소스 또는 드레인 영역의 제 2 측면 아래로 연장되는
    집적 회로.
  25. 제 21 항 내지 제 24 항 중 어느 한 항에 있어서,
    상기 전도성 컨택트는 제 1 전도성 컨택트이고, 상기 집적 회로는 상기 제 1 소스 또는 드레인 영역의 하면 상의 제 2 전도성 컨택트를 포함하는
    집적 회로.
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