KR20230087976A - 노이즈 필터링 회로, 이를 포함하는 디지털 아날로그 컨버터와 전자 장치 - Google Patents

노이즈 필터링 회로, 이를 포함하는 디지털 아날로그 컨버터와 전자 장치 Download PDF

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윤영현
심현선
이명진
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Abstract

노이즈 필터링 회로, 이를 포함하는 디지털 아날로그 컨버터와 전자 장치가 제공된다. 노이즈 필터링 회로는, 제1 입력단으로 바이어스 전압을 제공받고, 제2 입력단으로 바이어스 출력 전압을 제공받고, 바이어스 전압과 바이어스 출력 전압의 차이를 보상하는 제1 증폭기, 제1 증폭기의 출력에 연결되고, 게이트 단에 오프 전압이 인가되는 제1 트랜지스터, 제1 트랜지스터에 연결되는 제1 캐패시터, 제1 증폭기의 출력에 연결되는 제2 캐패시터, 제2 캐패시터에 연결되고, 게이트 단에 오프 전압이 인가되는 제2 트랜지스터, 및 제1 입력단이 제1 캐패시터에 연결되고, 제2 입력단이 제2 트랜지스터에 연결되는 제2 증폭기를 포함한다.

Description

노이즈 필터링 회로, 이를 포함하는 디지털 아날로그 컨버터와 전자 장치{Noise filtering circuit, digital analog converter and electronic device including the same}
본 발명은 노이즈 필터링 회로, 이를 포함하는 디지털 아날로그 컨버터와 전자 장치에 관한 것이다.
전자 장치는 그 구동을 위해 바이어스 전압을 생성하는 바이어스 전압 생성회로를 포함할 수 있다. 그런데, 바이어스 전압 생성회로가 생성한 바이어스 전압에는 전자 장치의 구동 환경에 따라 발생되는 다양한 노이즈가 포함될 수 있다.
이렇게 바이어스 전압에 노이즈가 포함되면 높은 분해능(resolution)이 요구되는 전자 장치의 경우, 바이어스 전압에 포함된 노이즈가 전자 장치의 전체 성능을 크게 악화시킬 수 있다. 따라서, 이를 개선하기 위한 연구가 필요하다.
본 발명이 해결하고자 하는 기술적 과제는 좋은 노이즈 제거 성능을 갖는 노이즈 필터링 회로를 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제는 노이즈가 제거된 바이어스 전압으로 디지털-아날로그 변환을 수행할 수 있는 디지털 아날로그 컨버터를 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제는 노이즈가 제거된 바이어스 전압으로 구동이 가능한 전자 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 노이즈 필터링 회로는, 제1 입력단으로 바이어스 전압을 제공받고, 제2 입력단으로 바이어스 출력 전압을 제공받고, 바이어스 전압과 바이어스 출력 전압의 차이를 보상하는 제1 증폭기, 제1 증폭기의 출력에 연결되고, 게이트 단에 오프 전압이 인가되는 제1 트랜지스터, 제1 트랜지스터에 연결되는 제1 캐패시터, 제1 증폭기의 출력에 연결되는 제2 캐패시터, 제2 캐패시터에 연결되고, 게이트 단에 오프 전압이 인가되는 제2 트랜지스터, 및 제1 입력단이 제1 캐패시터에 연결되고, 제2 입력단이 제2 트랜지스터에 연결되는 제2 증폭기를 포함한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 디지털 아날로그 컨버터는, 바이어스 전압을 생성하는 바이어스 전압 생성 회로, 바이어스 전압의 노이즈를 필터링하여 바이어스 출력 전압을 생성하는 노이즈 필터링 회로, 및 바이어스 출력 전압을 이용하여 디지털 신호에 대응하는 아날로그 신호를 생성하는 신호 생성 회로를 포함하되, 노이즈 필터링 회로는, 바이어스 전압과 바이어스 출력 전압의 차이를 보상하는 제1 증폭기와, 제1 증폭기의 출력에 연결되고, 게이트 단에 오프 전압이 인가되는 제1 트랜지스터와, 제1 트랜지스터에 연결되는 제1 캐패시터와, 제1 증폭기의 출력에 연결되는 제2 캐패시터와, 제2 캐패시터에 연결되고, 게이트 단에 오프 전압이 인가되는 제2 트랜지스터와, 바이어스 출력 전압을 제공받고 이를 기초로 제2 트랜지스터에 출력을 제공하는 제2 증폭기를 포함한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 전장 장치는, 바이어스 전압을 생성하는 바이어스 전압 생성 회로, 바이어스 전압의 노이즈를 필터링하여 바이어스 출력 전압을 생성하는 노이즈 필터링 회로, 및 바이어스 출력 전압을 수신하는 바이어스 전압 수신 회로를 포함하되, 노이즈 필터링 회로는, 바이어스 전압과 바이어스 출력 전압의 차이를 보상하는 제1 증폭기와, 제1 증폭기의 출력에 연결되고, 게이트 단에 오프 전압이 인가되는 제1 트랜지스터와, 제1 트랜지스터에 연결되는 제1 캐패시터와, 제1 증폭기의 출력에 연결되는 제2 캐패시터와, 제2 캐패시터에 연결되고, 게이트 단에 오프 전압이 인가되는 제2 트랜지스터와, 바이어스 출력 전압을 제공받고 이를 기초로 제2 트랜지스터에 출력을 제공하는 제2 증폭기를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 전자 장치를 예시적으로 도시한 블록도이다.
도 2는 도 1의 바이어스 전압 생성 회로를 예시적으로 도시한 회로도이다.
도 3은 도 1의 바이어스 전압 수신 회로를 예시적으로 도시한 회로도이다.
도 4는 도 1의 노이즈 필터링 회로를 예시적으로 도시한 회로도이다.
도 5는 도 4에 도시된 트랜지스터의 웰 다이오드를 설명하기 위한 도면이다.
도 6 및 도 7은 노이즈 필터링 회로의 동작을 설명하기 위한 도면들이다.
도 8은 다른 몇몇 실시예에 따른 전자 장치를 예시적으로 도시한 도면이다.
도 9 및 도 10은 또 다른 몇몇 실시예에 따른 전자 장치를 예시적으로 도시한 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들에 대해 설명한다.
도 1은 몇몇 실시예에 따른 전자 장치를 예시적으로 도시한 블록도이다.
도 1을 참조하면, 전자 장치(1)는 노이즈 필터링 회로(100), 바이어스 전압 생성 회로(200), 및 바이어스 전압 수신 회로(300)를 포함한다.
노이즈 필터링 회로(100)의 입력단(IN)은 바이어스 전압 생성 회로(200)에 연결될 수 있다. 노이즈 필터링 회로(100)의 출력단(OUT)은 바이어스 전압 수신 회로(300)에 연결될 수 있다.
바이어스 전압 생성 회로(200)는 바이어스 전압 수신 회로(300)의 동작에 필요한 바이어스 전압(VB)을 생성할 수 있다. 노이즈 필터링 회로(100)는 바이어스 전압 생성 회로(200)에서 생성한 바이어스 전압(VB)의 노이즈를 필터링하여 바이어스 출력 전압(FBV)을 생성할 수 있다. 그리고, 노이즈 필터링 회로(100)는 바이어스 출력 전압(FBV)을 바이어스 전압 수신 회로(300)에 전달할 수 있다.
높은 분해능(resolution)이 요구되는 전자 장치의 경우, 바이어스 전압에 포함된 노이즈가 전자 장치의 전체 성능을 크게 악화시킬 수 있다. 따라서, 바이어스 전압에 노이즈에 대한 필터링이 요구되며, 노이즈 필터링 회로(100)는 이러한 노이즈 필터링 동작을 수행한다.
이하, 도시된 전자 장치(1)가 DAC(Digital to Analog Converter)인 것을 예로 들어 본 발명의 기술적 사상에 따른 실시예들을 설명할 것이나, 실시예들이 이에 제한되는 것은 아니다.
도 2는 도 1의 바이어스 전압 생성 회로를 예시적으로 도시한 회로도이다.
도 2를 참조하면, 바이어스 전압 생성 회로(200)는 레퍼런스 트랜지스터(RT)를 포함할 수 있다. 바이어스 전압 생성 회로(200) 내에는 레퍼런스 전류원(210)에 의해 레퍼런스 전류가 흐르게 되고, 이에 따라 레퍼런스 트랜지스터(RT)에 의해 입력단(IN)에 바이어스 전압(VB)이 생성될 수 있다. 즉, 레퍼런스 트랜지스터(RT)는 바이어스 전압 생성 회로(200)에 레퍼런스 전류가 흐르도록 바이어스 전압(VB)을 생성할 수 있다.
도 3은 도 1의 바이어스 전압 수신 회로를 예시적으로 도시한 회로도이다.
도 3을 참조하면, 바이어스 전압 수신 회로(300)는 복수의 트랜지스터들(TR1~TRn, n은 2 이상의 자연수)과 복수의 스위치들(S1~Sn)을 포함할 수 있다.
복수의 트랜지스터들(TR1~TRn)의 게이트 단은 출력단(OUT)에 연결되어 바이어스 출력 전압(FBV)을 제공받을 수 있다. 여기서, 바이어스 출력 전압(FBV)은 노이즈 필터링 회로(100)에 의해 바이어스 전압(VB)이 필터링되어 바이어스 전압(VB)으로부터 노이즈가 제거된 전압이다.
복수의 트랜지스터들(TR1~TRn)은 게이트 단에 제공된 바이어스 출력 전압(FBV)에 의해 각각 출력 전류들(I1~In)을 생성할 수 있다. 즉, 바이어스 출력 전압(FBV)은 복수의 트랜지스터들(TR1~TRn) 각각이 출력 전류들(I1~In)을 생성하는데 필요한 전압이다.
이렇게 생성된 출력 전류들(I1~In)은 아날로그 신호를 생성하는데 이용될 수 있다.
복수의 트랜지스터들(TR1~TRn) 각각은 복수의 스위치들(S1~Sn)에 각각 연결될 수 있다. 복수의 스위치들(S1~Sn)에는 디지털 신호(DS)가 제공될 수 있다. 즉, 디지털 신호(DS)에 따라 복수의 스위치들(S1~Sn) 각각의 온(on), 오프(off)가 결정될 수 있다.
이에 따라, 디지털 신호(DS)에 대응하여 복수의 트랜지스터들(TR1~TRn)이 출력하는 출력 전류들(I1~In)의 합이 변할 수 있다. 즉, 디지털 신호(DS)에 대응하여 서로 다른 아날로그 신호가 생성될 수 있다. 이 경우, 바이어스 전압 수신 회로(300)는 신호 생성 회로의 역할을 수행할 수 있다.
도 4는 도 1의 노이즈 필터링 회로를 예시적으로 도시한 회로도이다. 도 5는 도 4에 도시된 트랜지스터의 웰 다이오드를 설명하기 위한 도면이다. 도 6 및 도 7은 노이즈 필터링 회로의 동작을 설명하기 위한 도면들이다.
도 4를 참조하면, 노이즈 필터링 회로(100)는 제1 증폭기(110), 제2 증폭기(120), 제1 트랜지스터(P1), 제2 트랜지스터(P2), 제1 캐패시터(C1), 제2 캐패시터(C2)를 포함할 수 있다.
제1 증폭기(110)는 제1 입력단(+)으로 입력단(IN)을 통해 입력되는 바이어스 전압(VB)을 제공받고, 제2 입력단(-)으로 출력단(OUT)을 통해 출력되는 바이어스 출력 전압(FVB)을 제공받을 수 있다.
제1 증폭기(110)는 바이어스 출력 전압(FVB)을 피드백 받아, 바이어스 출력 전압(FVB)이 바이어스 전압(VB)과 동일해지도록 노드(N1)에 제공되는 출력을 조절할 수 있다. 몇몇 실시예에서, 제1 증폭기(110)의 전압 이득(gain)은 A(A는 1보다 큰 실수)일 수 있다.
예를 들어, 제1 증폭기(110)는 바이어스 출력 전압(FVB)이 바이어스 전압(VB)보다 작을 경우, 노드(N1)에 제공되는 출력을 증가시켜 바이어스 출력 전압(FVB)이 바이어스 전압(VB)과 동일해지도록 조절할 수 있다.
예를 들어, 출력단(OUT)에 연결된 바이어스 전압 수신 회로에 포함된 트랜지스터(예를 들어, 도 3의 TR1~TRn)에 의해 게이트 누설 전류(gate leakage current)가 발생할 경우, 바이어스 출력 전압(FVB)이 바이어스 전압(VB)보다 낮아질 수 있다.
이 경우, 제1 증폭기(110)는 노드(N1)에 제공되는 출력을 증가시켜 바이어스 출력 전압(FVB)이 바이어스 전압(VB)과 동일해지도록 조절할 수 있다. 이에 따라, 바이어스 전압 수신 회로(도 1의 300)는 바이어스 전압(VB)과 동일한 레벨의 안정적인 전압을 제공받을 수 있다.
즉, 노이즈 필터링 회로(100)가 제1 증폭기(110)를 포함하는 피드백 회로로 구성됨으로써, 출력단(OUT)이나 바이어스 전압 수신 회로(도 1의 300)에서 발생하는 누설 전류로 인한 바이어스 전압의 왜곡이 보상될 수 있다.
제1 트랜지스터(P1)와 제1 캐패시터(C1)는 바이어스 전압(VB)에 포함된 노이즈를 필터링할 수 있다. 이에 따라, 바이어스 출력 전압(FVB)은 바이어스 전압(VB)에서 노이즈가 제거된 전압일 수 있다.
노이즈 필터링 회로(100)가 존재하지 않는다면, 바이어스 전압 수신 회로(도 1의 300)가 수신하는 바이어스 출력 전압(FVB)은 바이어스 전압(VB) 자체의 노이즈와 바이어스 전압(VB)이 전달되는 과정에서 발생하는 노이즈를 포함할 수 있다. 노이즈 필터링 회로(100)가 바이어스 전압(VB)의 고주파 성분을 필터링함으로써 바이어스 전압(VB)으로부터 노이즈를 제거하여 바이어스 전압 수신 회로(도 1의 300)에 전달할 수 있다.
바이어스 전압(VB)의 고주파 성분을 필터링하는 방법으로 RC 필터를 고려할 수 있으며, 본 실시예에서는 제1 트랜지스터(P1)가 RC 필터의 저항 역할을 수행하게 함으로써, 바이어스 전압(VB)의 고주파 성분을 필터링할 수 있다.
제1 트랜지스터(P1)의 일단(예를 들어, 소스단)은 제1 증폭기(110)의 출력이 전달되는 노드(N1)에 연결된다. 그리고, 제1 트랜지스터(P1)의 타단(예를 들어, 드레인단)은 바이어스 출력 전압(FBV)이 출력되는 출력단(OUT)에 연결된다. 그리고, 제1 트랜지스터(P1)의 게이트 단에는 오프 전압(Voff)이 제공될 수 있다.
몇몇 실시예에서, 제1 트랜지스터(P1)는 PMOS 트랜지스터를 포함할 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
여기서, 오프 전압(Voff)은 제1 트랜지스터(P1)를 턴 오프(turn off)시키는 제1 트랜지스터(P1)의 문턱 전압(threshold voltage) 절대 값 이하의 전압일 수 있다. 따라서, 제1 트랜지스터(P1)는 턴 오프 또는 문턱 전압 이하(sub-threshold) 상태로 동작하여, 높은 저항 값을 갖는 저항과 동일한 기능을 수행할 수 있다.
바이어스 전압(VB)의 노이즈를 일정 대역폭(bandwidth)보다 높은 영역에서 효율적으로 필터링하면서 출력단(OUT)이나 바이어스 전압 수신 회로(도 1의 300)에서 발생하는 누설 전류로 인한 바이어스 전압의 왜곡을 보상하기 위해서는 큰 저항 값을 갖는 저항과 큰 캐패시턴스를 갖는 캐패시터를 포함하는 RC 필터가 필요하다.
그런데, 큰 저항 값을 갖는 저항을 배치할 경우, 회로 내에서 저항이 차지하는 면적이 커져 전자 장치를 소형화하는데 어려움이 존재한다. 따라서, 본 실시예에서는 큰 저항 값을 갖는 저항보다 작은 면적을 차지하나, 회로 내에서 큰 저항으로 작용하는 트랜지스터(P1)를 이용한다. 즉, 제1 트랜지스터(P1)와 제1 캐패시터(C1)로 구성된 RC 필터를 적용함으로써, 전자 장치를 소형화하면서도 바이어스 전압(VB)에 대해 효율적으로 필터링을 수행할 수 있다.
바이어스 출력 전압(FVB)과 바이어스 전압(VB) 간의 차이를 효과적으로 보상하기 위해 예를 들어, 제1 증폭기(110)의 전압 이득은 큰 값을 가질 수 있다. 이 경우, 제1 증폭기(110)의 큰 전압 이득 때문에 제1 트랜지스터(P1)와 제1 캐패시터(C1)로 이루어진 RC 필터의 필터링 대역폭이 일반적인 RC 필터에 비해 커질 수 있다.
제2 트랜지스터(P2)와 제2 캐패시터(C2)는 이렇게 제1 증폭기(110)의 큰 전압 이득으로 인해 증가된 대역폭을 감소시키는 역할을 할 수 있다.
제2 트랜지스터(P2)의 일단(예를 들어, 소스단)은 출력단(OUT)에 연결된다. 그리고, 제2 트랜지스터(P2)의 타단(예를 들어, 드레인단)은 제1 증폭기(110)의 제2 입력단(-)에 연결된다. 그리고, 제2 트랜지스터(P2)의 게이트 단에는 오프 전압(Voff)이 제공될 수 있다.
몇몇 실시예에서, 제2 트랜지스터(P2)는 PMOS 트랜지스터를 포함할 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
마찬가지로, 여기서 오프 전압(Voff)은 제2 트랜지스터(P2)를 턴 오프시키는 제2 트랜지스터(P2)의 문턱 전압 절대 값 이하의 전압일 수 있다. 따라서, 제2 트랜지스터(P2)는 턴 오프 또는 문턱 전압 이하 상태로 동작하여, 높은 저항 값을 갖는 저항과 동일한 기능을 수행할 수 있다. 즉, 큰 저항 값의 저항 보다 작은 면적을 차지하면서 큰 저항 값을 갖는 저항과 동일한 기능을 수행할 수 있다. 제2 캐패시터(C2)는 예를 들어, 극점 보상 캐패시터일 수 있다.
제1 트랜지스터(P1)는 그 구조로 인해 웰 다이오드(WD1)가 존재하고, 제2 트랜지스터(P2)는 그 구조로 인해 웰 다이오드(WD2)가 존재한다.
도 5를 참조하면, 제1 트랜지스터(P1)는 기판(sub) 내에 형성된 웰(w1)과, 웰(w1) 내에 형성된 베이스 영역(B), 소스 영역(S) 및 드레인 영역(D)과, 게이트 전극(G)을 포함할 수 있다.
기판(sub)의 도전형은 예를 들어, p형이고, 웰(w1)의 도전형은 예를 들어, n형일 수 있다. 베이스 영역(B)의 도전형은 n형이고, 소스 영역(S)과 드레인 영역(D)의 도전형은 p형일 수 있다.
베이스 영역(B)과 소스 영역(S)은 노드(N1)에 연결되어 제1 증폭기(도 4의 110)의 출력을 제공받을 수 있고, 드레인 영역(D)은 출력단(도 4의 OUT)에 연결되어 바이어스 출력 전압(FBV)을 제공받을 수 있다.
게이트 전극(G)에는 오프 전압(Voff)이 제공될 수 있다.
제1 트랜지스터(P1)의 p형의 기판(sub)과 n형의 웰(w1) 사이에서 웰 다이오드(WD1)가 형성될 수 있다. 그리고, 동일한 구조를 갖는 제2 트랜지스터(P2)에도 p형의 기판과 n형의 웰 사이에서 웰 다이오드(WD2)가 형성될 수 있다.
이러한 웰 다이오드들(WD1, WD2)에서는 누설 전류가 발생할 수 있으며, 이는 트랜지스터들(P1, P2)의 동작에 영향을 줄 수 있다.
도 4를 참조하면, 제1 트랜지스터(P1)의 웰 다이오드(WD1)로 인한 누설 전류가 발생할 경우 제1 증폭기(110)가 이를 보상할 수 있다. 그리고, 제2 트랜지스터(P2)의 웰 다이오드(WD2)로 인한 누설 전류가 발생할 경우 제2 증폭기(120)가 이를 보상할 수 있다.
몇몇 실시예에서, 제2 증폭기(120)는 제2 트랜지스터(P2)의 웰 다이오드(WD2)로 인한 누설 전류를 보상하기 위해 전압 이득이 1일 수 있다. 즉, 제2 증폭기(120)는 제2 트랜지스터(P2)의 웰 다이오드(WD2)로 인한 누설 전류를 보상하는 버퍼(buffer) 역할을 수행할 수 있다. 몇몇 실시예에서, 제2 증폭기(120)는 예를 들어, 유니티 피드백 증폭기(unity feedback amplifier)를 포함할 수 있다.
몇몇 실시예에서, 제2 증폭기(120)는 제1 입력단(+)이 출력단(OUT)에 연결되어 바이어스 출력 전압(FVB)을 제공받고, 제2 입력단(-)이 제2 증폭기(120)의 출력인 노드(N2)에 연결될 수 있다. 만약, 제2 트랜지스터(P2)의 웰 다이오드(WD2)로 인한 누설 전류가 발생할 경우, 노드(N2)의 전압 레벨이 낮아질 수 있는데, 제2 증폭기(120)는 노드(N2)의 전압 레벨이 바이어스 출력 전압(FVB)과 동일해지도록 노드(N2)에 제공되는 출력을 조절할 수 있다.
한편, 이러한 제2 증폭기(120)는 제1 증폭기110)의 출력으로부터 제1 캐패시터(C1) 까지의 경로를 끊어주어 노이즈 필터링 회로(100)의 컷 오프 주파수(cut off frequency)를 감소시킨다.
노이즈가 존재하는 고주파수 대역에서 제2 캐패시터(C2)의 임피던스가 매우 작아질 수 있다. 이러한 상황에서 도 6에 도시된 것과 같이, 제2 증폭기(120)가 존재하지 않는다면, 제1 증폭기(110)의 출력이 출력단(OUT)으로 전달되는 경로 상에서, 저항으로 동작하는 제1 트랜지스터(P1)와 제2 트랜지스터(P2)가 병렬로 연결된 형태가 되므로 노이즈 필터링 회로(100)의 컷 오프 주파수가 커져 노이즈 제거 능력이 감소될 수 있다.
하지만, 제2 증폭기(120)가 제2 트랜지스터(P2)와 출력단(OUT) 사이에 존재하는 경우, 도 7에 도시된 것과 같이, 노이즈가 존재하는 고주파수 대역에서 제2 증폭기(120)가 제2 트랜지스터(P2)와 출력단(OUT) 사이를 끊어주는 역할을 한다. 따라서, 제1 증폭기(110)의 출력이 출력단(OUT)으로 전달되는 경로 상에서, 제1 트랜지스터(P1)와 제2 트랜지스터(P2)가 병렬로 연결된 형태가 되지 않는다. 이에 따라, 노이즈 필터링 회로(100)의 컷 오프 주파수를 낮출 수 있어 노이즈 제거 능력을 향상시킬 수 있다.
도 8은 다른 몇몇 실시예에 따른 전자 장치를 예시적으로 도시한 블록도이다.
도 8을 참조하면, 본 실시예에 따른 전자 장치(2)는 LDO 레귤레이터(Low Drop Out regulator)일 수 있다.
전자 장치(2)는 노이즈 필터링 회로(100), 바이어스 전압 생성 회로(200-1), 및 바이어스 전압 수신 회로(300-1)를 포함한다.
노이즈 필터링 회로(100)는 앞서 설명한 구성들을 채용할 수 있다. 노이즈 필터링 회로(100)의 입력단(IN)은 바이어스 전압 생성 회로(200-1)에 연결될 수 있다. 노이즈 필터링 회로(100)의 출력단(OUT)은 바이어스 전압 수신 회로(300-1)에 연결될 수 있다.
바이어스 전압 생성 회로(200-1)는 바이어스 전압 수신 회로(300-1)의 동작에 필요한 바이어스 전압을 생성할 수 있다. 노이즈 필터링 회로(100)는 바이어스 전압 생성 회로(200-1)에서 생성한 바이어스 전압의 노이즈를 필터링하여 바이어스 전압 수신 회로(300-1)에 전달할 수 있다.
바이어스 전압 수신 회로(300-1)는 출력단(OUT)을 통해 바이어스 전압을 제공받고, 레귤레이팅 전압(Vreg)을 생성할 수 있다.
바이어스 전압 수신 회로(300-1)는 레귤레이팅 증폭기(305), 레귤레이팅 트랜지스터(LDT), 제1 레귤레이팅 저항(LDR1), 및 제2 레귤레이팅 저항(LDR2)을 포함할 수 있다.
레귤레이팅 증폭기(305)는 노드(N3)의 전압과 노이즈 필터링 회로(100)로부터 제공받은 바이어스 전압의 차이에 기초하여 레귤레이팅 트랜지스터(LDT)를 제어할 수 있다.
레귤레이팅 트랜지스터(LDT)의 소스는 전원 전압(VDD)과 연결될 수 있다. 레귤레이팅 트랜지스터(LDT)의 드레인은 제1 레귤레이팅 저항(LDR1)의 일단에 연결될 수 있다.
레귤레이팅 트랜지스터(LDT)의 드레인을 통해 레귤레이팅 전압(Vreg)이 출력될 수 있다.
제1 레귤레이팅 저항(LDR1)의 다른 일단은 노드(N3)에 연결되어 레귤레이팅 증폭기(305)와 연결될 수 있다. 제2 레귤레이팅 저항(LDR2)의 일단은 접지되고 제2 레귤레이팅 저항(LDR2)의 다른 일단은 노드(N3)에 연결될 수 있다.
바이어스 전압 수신 회로(300-1)는 레귤레이팅 저항들(LDR1, LDR2)의 저항 값을 조절함으로써, 레귤레이팅 전압(Vreg)을 조절할 수 있다.
도 9 및 도 10은 또 다른 몇몇 실시예에 따른 전자 장치를 예시적으로 도시한 도면들이다.
도 9 및 도 10을 참조하면, 본 실시예에 따른 전자 장치(3)는 메모리 장치일 수 있다.
도 9 및 도 10을 참조하면, 전자 장치(3)는 노이즈 필터링 회로(100), 바이어스 전압 생성 회로(200-2), 및 바이어스 전압 수신 회로(300-2)를 포함한다.
노이즈 필터링 회로(100)는 앞서 설명한 구성들을 채용할 수 있다. 노이즈 필터링 회로(100)의 입력단(IN)은 바이어스 전압 생성 회로(200-2)에 연결될 수 있다. 노이즈 필터링 회로(100)의 출력단(OUT)은 바이어스 전압 수신 회로(300-2)에 연결될 수 있다.
노이즈 필터링 회로(100), 바이어스 전압 생성 회로(200-2), 및 바이어스 전압 수신 회로(300-2)의 일부는 보상부(400)를 구성할 수 있다. 그리고, 바이어스 전압 수신 회로(300-2)의 다른 일부는 클램핑부(410)를 구성할 수 있다. 그리고, 바이어스 전압 수신 회로(300-2)의 또 다른 일부는 메모리 셀(420)을 구성할 수 있다.
도 10에 도시된 메모리 셀(420)은 메모리 셀 어레이 내의 다수의 저항성 메모리 셀 중에서 리드하기 위해 선택된 저항성 메모리 셀을 도시한 것이다. 여기서, 저항성 메모리 셀(420)이 PRAM인 경우에는, 저항성 메모리 셀(420)은 상변화 물질을 구비하는 가변 저항 소자(GST)와, 가변 저항 소자(GST)에 흐르는 전류를 제어하는 억세스 소자(D)를 포함할 수 있다. 여기서, 억세스 소자(D)는 가변 저항 소자(GST)와 직렬로 연결된 다이오드 또는 트랜지스터일 수 있다. 또한, 상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다. 이 중에서 게르마늄(Ge), 안티모니(Sb), 텔루리움(Te)으로 이루어진 GeSbTe를 주로 이용할 수 있다.
한편, 저항성 메모리 셀(420)이 RRAM인 경우에는, 가변 저항 소자는 예를 들어, NiO 또는 페로브스카이트(perovskite)를 포함할 수 있다. 페로브스카이트는 망가나이트(Pr0.7Ca0.3MnO3, Pr0.5Ca0.5MnO3, 기타 PCMO, LCMO 등), 타이터네이트(STO:Cr), 지르코네이트(SZO:Cr, Ca2Nb2O7:Cr, Ta2O5:Cr) 등의 조합물(composition)일 수 있다. 가변 저항 소자 내에는 필라멘트가 형성될 수 있고, 필라멘트는 저항성 메모리 셀을 관통하여 흐르는 셀 전류의 전류 경로(current path)가 된다.
보상부(400)는 센싱 노드(SN1)에 보상 전류(Ib)를 제공한다. 구체적으로, 보상부(400)는 선택된 저항성 메모리 셀(420)을 관통하여 흐르는 셀 전류(Ic)에 의해 발생하는 센싱 노드(SN1)의 레벨 감소를 보상하기 위해, 센싱 노드(SN1)에 보상 전류(Ib)를 제공한다.
이러한 보상부(400)는 도 10에서 도시된 바와 같이, 레퍼런스 트랜지스터(RT), 전압원(220), 노이즈 필터링 회로(100), 및 복사(copy) 트랜지스터(CT1)를 포함할 수 있다.
레퍼런스 트랜지스터(RT)의 소스단은 전원 전압(VDD)과 연결되고, 레퍼런스 트랜지스터(RT)의 게이트 단은 전압원(220) 및 입력단(IN)에 연결될 수 있다. 이를 통해, 바이어스 전압 생성 회로(200-2)가 생성한 바이어스 전압이 노이즈 필터링 회로(100)로 전달될 수 있다.
노이즈 필터링 회로(100)는 바이어스 전압 생성 회로(200-2)가 생성한 바이어스 전압을 필터링하여 출력단(OUT)을 통해 복사 트랜지스터(CT1)에 전달할 수 있다. 복사 트랜지스터(CT1)의 소스단은 전원 전압(VDD)과 연결되며, 보상 전류(Ib)를 생성할 수 있다. 이렇게 생성된 보상 전류(Ib)는 트랜지스터(MN1)에 제공될 수 있다. 몇몇 실시예에서, 보상부(400)는 전류 미러(current mirror) 형태로 구성될 수 있다.
클램핑부(410)는 클램핑 바이어스(VCMP(t))를 제공받는다. 클램핑 바이어스(VCMP(t))는 리드 구간 동안, 시간에 따라 변경될 수 있다. 클램핑 바이어스(VCMP(t))의 형상은 여러가지일 수 있다. 예를 들어, 클램핑 바이어스(VCMP(t))는 시간에 따라 증가할 수 있다. 또는, 클램핑 바이어스(VCMP(t))는 시간에 따라 계단 형태로 증가할 수 있고, 또는 시간에 따라 k차 함수(단, k는 자연수) 형태로 증가할 수 있다.
센스 앰프(OP1)는 트랜지스터(MN1)의 게이트 단과 연결되고, 클램핑 바이어스(VCMP(t))와 셀 전류(Ic)에 기초하여 트랜지스터(MN1)를 제어할 수 있다. 센스 앰프(OP1)는 전류 센스 앰프일 수도 있고, 전압 센스 앰프일 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 노이즈 필터링 회로
200: 바이어스 전압 생성 회로
300: 바이어스 전압 수신 회로

Claims (10)

  1. 제1 입력단으로 바이어스 전압을 제공받고, 제2 입력단으로 바이어스 출력 전압을 제공받고, 상기 바이어스 전압과 상기 바이어스 출력 전압의 차이를 보상하는 제1 증폭기;
    상기 제1 증폭기의 출력에 연결되고, 게이트 단에 오프 전압이 인가되는 제1 트랜지스터;
    상기 제1 트랜지스터에 연결되는 제1 캐패시터;
    상기 제1 증폭기의 출력에 연결되는 제2 캐패시터;
    상기 제2 캐패시터에 연결되고, 게이트 단에 상기 오프 전압이 인가되는 제2 트랜지스터; 및
    제1 입력단이 상기 제1 캐패시터에 연결되고, 제2 입력단이 상기 제2 트랜지스터에 연결되는 제2 증폭기를 포함하는 노이즈 필터링 회로.
  2. 제1항에 있어서,
    상기 제1 증폭기와 상기 제2 증폭기의 전압 이득은 서로 다른 노이즈 필터링 회로.
  3. 제2항에 있어서,
    상기 제2 증폭기의 전압 이득은 상기 제1 증폭기의 전압 이득보다 작은 노이즈 필터링 회로.
  4. 제3항에 있어서,
    상기 제2 증폭기의 전압 이득은 1인 노이즈 필터링 회로.
  5. 제1항에 있어서,
    상기 제2 증폭기는 출력단의 상기 바이어스 출력 전압은 상기 제2 트랜지스터에 제공하고, 상기 제2 트랜지스터의 출력은 상기 출력단에 제공하지 않는 노이즈 필터링 회로.
  6. 바이어스 전압을 생성하는 바이어스 전압 생성 회로;
    상기 바이어스 전압의 노이즈를 필터링하여 바이어스 출력 전압을 생성하는 노이즈 필터링 회로; 및
    상기 바이어스 출력 전압을 이용하여 디지털 신호에 대응하는 아날로그 신호를 생성하는 신호 생성 회로를 포함하되,
    노이즈 필터링 회로는,
    상기 바이어스 전압과 상기 바이어스 출력 전압의 차이를 보상하는 제1 증폭기와,
    상기 제1 증폭기의 출력에 연결되고, 게이트 단에 오프 전압이 인가되는 제1 트랜지스터와,
    상기 제1 트랜지스터에 연결되는 제1 캐패시터와,
    상기 제1 증폭기의 출력에 연결되는 제2 캐패시터와,
    상기 제2 캐패시터에 연결되고, 게이트 단에 상기 오프 전압이 인가되는 제2 트랜지스터와,
    상기 바이어스 출력 전압을 제공받고 이를 기초로 상기 제2 트랜지스터에 출력을 제공하는 제2 증폭기를 포함하는 디지털 아날로그 컨버터.
  7. 제6항에 있어서,
    상기 제2 증폭기의 제1 입력단에는 상기 바이어스 출력 전압이 제공되고, 상기 제2 증폭기의 제2 입력단은 상기 제2 트랜지스터의 소스단과 상기 제2 증폭기의 출력단에 연결되는 디지털 아날로그 컨버터.
  8. 제7항에 있어서,
    상기 제1 트랜지스터의 소스단은 상기 제1 증폭기의 출력에 연결되고, 상기 제1 트랜지스터의 드레인단은 상기 제1 캐패시터와 연결되는 디지털 아날로그 컨버터.
  9. 제6항에 있어서,
    상기 제1 증폭기는 상기 제1 트랜지스터에 포함된 웰 다이오드의 누설 전류를 보상하고,
    상기 제2 증폭기는 상기 제2 트랜지스터에 포함된 웰 다이오드의 누설 전류를 보상하는 디지털 아날로그 컨버터.
  10. 바이어스 전압을 생성하는 바이어스 전압 생성 회로;
    상기 바이어스 전압의 노이즈를 필터링하여 바이어스 출력 전압을 생성하는 노이즈 필터링 회로; 및
    상기 바이어스 출력 전압을 수신하는 바이어스 전압 수신 회로를 포함하되,
    노이즈 필터링 회로는,
    상기 바이어스 전압과 상기 바이어스 출력 전압의 차이를 보상하는 제1 증폭기와,
    상기 제1 증폭기의 출력에 연결되고, 게이트 단에 오프 전압이 인가되는 제1 트랜지스터와,
    상기 제1 트랜지스터에 연결되는 제1 캐패시터와,
    상기 제1 증폭기의 출력에 연결되는 제2 캐패시터와,
    상기 제2 캐패시터에 연결되고, 게이트 단에 상기 오프 전압이 인가되는 제2 트랜지스터와,
    상기 바이어스 출력 전압을 제공받고 이를 기초로 상기 제2 트랜지스터에 출력을 제공하는 제2 증폭기를 포함하는 전자 장치.
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