KR20230086788A - serdes 인터페이스용 브리지 유닛 - Google Patents

serdes 인터페이스용 브리지 유닛 Download PDF

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KR20230086788A KR1020237016819A KR20237016819A KR20230086788A KR 20230086788 A KR20230086788 A KR 20230086788A KR 1020237016819 A KR1020237016819 A KR 1020237016819A KR 20237016819 A KR20237016819 A KR 20237016819A KR 20230086788 A KR20230086788 A KR 20230086788A
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Abstract

본 발명은 serdes 인터페이스용 브리지 유닛을 제공하는 것으로, 쓰기 제어, 읽기 제어 및 Be_fifo서브 유닛을 포함하고; 상기 쓰기 제어는 캐스케이딩된 채널 제어 서브 유닛, 제1선택기, 보상 주파수차 삭제 서브 유닛 및 제2선택기를 포함하고; 상기 읽기 제어는 채널 읽기 제어 서브 유닛, 제3선택기, 제4선택기, 보상 주파수차 위치 보상 서브 유닛, 제5선택기 및 제6선택기를 포함한다. 본 발명의 serdes 인터페이스용 브리지 유닛은 데이터의 처리 시간 지연을 감소시키고, 전반 serdes 인터페이스 전송 성능을 향상시킬 수 있다.

Description

serdes 인터페이스용 브리지 유닛
본 발명은 집적 회로 칩 기술분야에 관한 것으로, 보다 상세하게는 serdes 인터페이스용 브리지 유닛에 관한 것이다.
대세인 시분할 다중화, 점대점 시리얼 통신 기술로서, FPGA(Field Programmable Gate Array, 프로그래머블　게이트　어레이) 상의 serdes 인터페이스는 비교적 적은 핀으로 비교적 높은 데이터율을 실현하고, PCIE、SATA 등 다수의 프로토콜 시나리오 하에서 데이터 처리량의 요구를 만족할 수 있다.
serdes의 중요한 조성 부분으로서, PCS rx부분은 직병렬 변환 후의 데이터를 수신하도록 책임지고, 정렬 처리 후의 데이터에 대해 복호화 조작을 진행하는 동시에, 멀티 채널 데이터 정렬, 주파수차 보상 기능을 지원할 수 있다. 그러므로 PCS rx부분의 데이터 처리 시간 지연의 좋고 나쁨은 전반 serdes데이터 전송 성능에 대해 극대한 영향을 미칠 수 있다.
종래 기술 중의 PCS rx부분은 멀티 채널 데이터 정렬 등 기능을 각 독립적인 유닛에서 실현하고, 다수의 mux를 통해 관련 기능을 지원하는지 여부를 선택할 수 있다. 데이터의 임시저장, 클럭 도메인 변환의 완성을 위해, 각 유닛은 모두 afifo유닛을 인스턴스화한다. 각 유닛은 모두 afifo 깊이 절반 주소로부터 데이터 쓰기 조작을 시작하기 때문에, '0'주소로부터 데이터 읽기를 시작하고, 멀티 기능이 이네이블된 경우, 데이터의 순서 처리가 시간 지연을 조성하고 점차적으로 축적되어, 총적으로 처리 시간 지연이 너무 커서, 전반 serdes데이터 처리 성능의 향상에 불리하다.
본 발명은 serdes 인터페이스용 브리지 유닛을 제공하는 것을 목적으로 한다.
상기 목적을 실현하기 위해, 본 발명은, 쓰기 제어, 읽기 제어 및 Be_fifo서브 유닛을 포함하고;
상기 쓰기 제어는 캐스케이딩된 채널 제어 서브 유닛, 제1선택기, 보상 주파수차 삭제 서브 유닛 및 제2선택기를 포함하고;
상기 채널 제어 서브 유닛은 복호화 데이터와 afifo 쓰기 이네이블을 수신하고, 또한 처리 후의 쓰기 데이터, afifo 쓰기 이네이블을 출력하도록 구성되고; 상기 제1선택기는 상기 채널 제어 서브 유닛에서 출력된 쓰기 데이터와 afifo 쓰기 이네이블을 수신하고 복호화 데이터와 afifo 쓰기 이네이블을 수신하고, 또한 선택하여 출력하도록 구성되고; 상기 보상 주파수차 삭제 서브 유닛은 상기 제1선택기에서 출력된 신호를 수신하고, 또한 처리 후의 쓰기 데이터와 afifo 쓰기 이네이블을 출력하도록 구성되고; 상기 제2선택기는 상기 보상 주파수차 삭제 서브 유닛에서 출력된 신호를 수신하고 상기 제1선택기에서 출력된 신호를 수신하고, 또한 afifo로 선택하여 출력하도록 구성되고;
상기 읽기 제어는 채널 읽기 제어 서브 유닛, 제3선택기, 제4선택기, 보상 주파수차 위치 보상 서브 유닛, 제5선택기 및 제6선택기를 포함하고;
상기 채널 읽기 제어 서브 유닛은 afifo읽기 이네이블, 현재 채널 afifo 내의 데이터 수위 상태 정보, 슬레이브 채널의 상태 정보를 수신하고, 또한 처리 후의 모든 채널 읽기 이네이블 신호를 출력하도록 구성되고; 상기 제3선택기는 상기 채널 읽기 제어 서브 유닛에서 출력된 모든 채널 읽기 이네이블 신호와 수신된 신호를 수신하고, 또한 선택하여 출력하도록 구성되고; 상기 제4선택기는 afifo 읽기 이네이블을 수신하고 상기 제3선택기에서 출력된 신호를 수신하고, 또한 선택하여 출력하도록 구성되고; 상기 보상 주파수차 위치 보상 서브 유닛은 상기 제4선택기에서 출력된 신호를 수신하고 처리 후의 신호를 출력하며 및 afifo의 읽기 데이터를 수신하고, 또한 처리 후의 위치 보상 신호를 출력하도록 구성되고; 상기 제5선택기는 상기 보상 주파수차 위치 보상 서브 유닛에서 출력된 신호를 수신하고 상기 제4선택기에서 출력된 신호를 수신하고, 또한 afifo로 선택하여 출력하도록 구성되고; 상기 제6선택기는 afifo의 읽기 데이터를 수신하고 상기 보상 주파수차 위치 보상 서브 유닛에서 출력된 위치 보상 신호를 수신하고, 또한 선택하여 출력하도록 구성되는 serdes 인터페이스용 브리지 유닛을 제공한다.
바람직하게는, 상기 제1선택기의 제어단 및 상기 제2선택기의 제어단은 제1모드 설정 신호를 수신할 수 있다.
바람직하게는, 상기 제4선택기의 제어단, 상기 제5선택기의 제어단 및 상기 제6선택기의 제어단은 제1모드 설정 신호를 수신하고; 상기 제3선택기의 제어단은 제2모드 설정 신호를 수신할 수 있다.
바람직하게는, 상기 브리지 유닛은 바이패스 제어 서브 유닛과 제7선택기를 더 포함할 수 있다.
상기 바이패스 제어 서브 유닛은 복호화 데이터를 수신하고, 또한 처리 후의 데이터를 출력하도록 구성될 수 있다.
상기 제7선택기는 상기 바이패스 제어 서브 유닛에서 출력된 데이터를 수신하고 상기 제6선택기에서 출력된 신호를 수신하고, 또한 설정 출력 데이터와 데이터 표시 신호를 선택하여 출력하도록 구성될 수 있다.
바람직하게는, 상기 제7선택기의 제어단은 모드 설정 신호를 수신할 수 있다.
바람직하게는, 상기 브리지 유닛은 상태 생성 서브 유닛을 더 포함하고; 상기 상태 생성 서브 유닛은 제6선택기에서 출력된 신호를 수신하고, 또한 처리 후에 기능 제어 신호를 상기 채널 제어 서브 유닛으로 출력하도록 구성될 수 있다.
바람직하게는, 상기 상태 생성 서브 유닛은 데이터 정렬 상태 정보를 생성하도록 구성될 수 있다.
본 발명의 유리한 효과는: serdes 인터페이스용 브리지 유닛을 제공하여, 데이터의 처리 시간 지연을 감소시키고, 전반 serdes 인터페이스 전송 성능을 향상시키는데 있다.
도1은 본 발명 실시예의 브리지 유닛을 나타낸 구조도.
본 명세서의 목적, 기술수단 및 유리한 점들을 더 명확하게 하기 위해, 아래에 본 명세서의 구체적 실시예 및 상응하는 도면을 결합하여 본 명세서 기술수단에 대해 명확하고, 완정한 서술을 진행하도록 한다. 자명하게는, 서술한 실시예는 단지 본 명세서의 일부분 실시예일 뿐, 전부 실시예는 아니다. 본 명세서 중의 실시예를 기반으로, 해당분야 당업자가 진보적 노동을 필요로 하지 않은 전제 하에서 획득한 모든 기타 실시예는 모두 본 명세서의 보호 범위에 속한다. 설명이 필요하는 것은, 충돌되지 않는 상황 하에서, 본 발명의 실시예 및 실시예 중의 특징은 서로 조합될 수 있다.
본 발명의 명세서와 청구범위 및 상기 도면에서 기재된 용어 "제1", "제2" 및 "제3" 등은 부동한 대상을 구별하기 위한 것이고, 특정된 순서를 서술하려는 것은 아니다. 이외, 용어 "포함" 및 그들의 임의의 변형은 비배타적인 포함을 커버하려는 것을 의도로 한다. 예를 들면, 일련의 단계 또는 유닛을 포함하는 과정, 방법, 시스템, 제품 또는 설비는 이미 열거된 단계 또는 유닛에 의해 한정되지 않으며, 선택적으로 열거되지 않은 단계 또는 유닛을 더 포함하거나, 또는 선택적으로 이러한 과정, 방법, 시스템, 제품 또는 설비의 고유적인 기타 단계 또는 유닛을 더 포함할 수 있다.
도1에서 도시한 바와 같이, 본 발명의 실시예는 브리지 유닛(rx_bridge_unit)을 제공하고, Serdes(SERializer/DESerializer，직렬 변환기/직병렬 변환기) 인터페이스에 이용되며, 브리지 유닛(rx_bridge_unit)은 쓰기 제어(wr_ctrl), 읽기 제어(rd_ctrl) 및 Be_fifo(afifo) 서브 유닛을 포함한다.
여기서, Be_fifo(first in first out，선입 선출 큐) 서브 유닛은 afifo(메모리 유닛)을 포함하고, Be_fifo 서브 유닛은 afifo 내의 데이터 수위 상황에 따라 afifo의 데이터 수위 상태 정보(fifo_state)를 출력하도록 구성된다.
상기 쓰기 제어(wr_ctrl)는 캐스케이딩된 채널 제어 서브 유닛(cb_ctrl), 제1선택기(X1), 보상 주파수차 삭제 서브 유닛(ctc_del_ctrl) 및 제2선택기(X2)를 포함하고;
채널 제어 서브 유닛(cb_ctrl)은 복호화 데이터(data_after_decoder) 및 afifo쓰기 이네이블(rxfifo_wr_en)을 수신하고, 또한 처리 후의 쓰기 데이터(cb_wr_start), afifo쓰기 이네이블(mcb_dout)을 출력하도록 구성되고;
제1선택기(X1)는 채널 제어 서브 유닛(cb_ctrl)에서 출력된 쓰기 데이터(cb_wr_start)와 afifo 쓰기 이네이블(mcb_dout)을 수신하고 복호화 데이터(data_after_decoder)와 afifo 쓰기 이네이블(rxfifo_wr_en)을 수신하고, 또한 선택하여 출력하도록 구성되고;
제1선택기(X1)의 판단 조건은 일치하기 때문에, 도면 중의 제1선택기(X1)에서 수신된 복호화 데이터(data_after_decoder)와 afifo 쓰기 이네이블(rxfifo_wr_en)은 한개 라인을 이용하여 표시하고; 유사하게는, 도면 중의 선택기를 기반으로 하는 판단 조건은 동일하고, 그 입력 및 출력의 데이터와 이네이블 신호 라인은 한개 라인을 이용하여 표시하고, 또한 동일한 라인 상의 데이터와 이네이블 신호에 대해 “，”으로 구분한다.
보상 주파수차 삭제 서브 유닛(ctc_del_ctrl)은 제1선택기(X1)에서 출력된 쓰기 데이터(ctc_din)와 afifo 쓰기 이네이블(ctc_wr_en)을 수신하고, 또한 처리 후의 쓰기 데이터(ctc_dout)와 afifo 쓰기 이네이블(ctc_fifo_wr_start)을 출력하도록 구성되고;
제2선택기(X2)는 보상 주파수차 삭제 서브 유닛(ctc_del_ctrl)에서 출력된 신호를 수신하고 제1선택기(X1)에서 출력된 신호 쓰기 데이터(ctc_din)( Mcb-dout)와 afifo 쓰기 이네이블(ctc_wr_en)(Mcb fifo_wr_start)을 수신하고, 또한 쓰기 데이터(wr_ctrl_dout)와 afifo 쓰기 이네이블(fifo_wr_start)을 afifo로 선택하여 출력하도록 구성된다.
상기 읽기 제어(rd_ctrl)는 채널 읽기 제어 서브 유닛(cb_rden_ctrl), 제3선택기(X3), 제4선택기(X4), 보상 주파수차 위치 보상 서브 유닛(ctc_add_ctrl), 제5선택기(X5) 및 제6선택기(X6)를 포함한다.
채널 읽기 제어 서브 유닛(cb_rden_ctrl)은 afifo읽기 이네이블(rx_fifo_rden), 현재 채널(마스터 채널) afifo 내의 데이터 수위 상태 정보(fifo_state), 슬레이브 채널의 상태 정보(fifo_state_cin)를 수신하고, 또한 처리 후의 모든 채널 읽기 이네이블 신호(master_cb_rden)를 출력하도록 구성되고;
제3선택기(X3)는 채널 읽기 제어 서브 유닛(cb_rden_ctrl)에서 출력된 모든 채널 읽기 이네이블 신호(master_cb_rden)와 캐스케이딩 신호(cb_rden_cin)를 수신하고, 또한 선택하여 출력하도록 구성되고; 여기서, 캐스케이딩 신호(cb_rden_cin)는 마스터 채널에서 출력된 afifo 읽기 이네이블 신호를 전송하고, 모든 채널 데이터가 동시에 읽히도록 확보하며;
제4선택기(X4)는 afifo 읽기 이네이블(rx_fifo_rden)을 수신하고 제3선택기(X3)에서 출력된 신호(cb_rden)를 수신하고, 또한 선택하여 출력하도록 구성되고;
보상 주파수차 위치 보상 서브 유닛(ctc_add_ctrl)은 제4선택기(X4)에서 출력된 신호(ctc_fifo_rden_in)를 수신하고 처리 후의 신호(ctc_fifo_rden)를 출력하며 및 afifo의 읽기 데이터를 수신하고, 또한 처리 후의 위치 보상 신호(ctc_add_dout)를 출력하도록 구성되고;
제5선택기(X5)는 보상 주파수차 위치 보상 서브 유닛(ctc_add_ctrl)에서 출력된 신호(ctc_fifo_rden)를 수신하고 제4선택기(X4)에서 출력된 신호를 수신하고, 또한 읽기 이네이블 신호(fifo_rd_en)를 afifo로 선택하여 출력하도록 구성되고; 즉 최종적으로 Be_fifo 서브 유닛으로 출력된 읽기 이네이블 신호(fifo_rd_en)이고;
제6선택기(X6)는 afifo의 읽기 데이터를 수신하고 보상 주파수차 위치 보상 서브 유닛(ctc_add_ctrl)에서 출력된 위치 보상 신호(ctc_add_dout)를 수신하고, 또한 선택하여 출력하도록 구성된다.
여기서, 제3선택기(X3)는 마스터, 슬레이브 채널의 설정에 따라, 마스터 채널은 본 채널에서 생성된 afifo 읽기 이네이블 신호(master_cb_rden)를 선택하고; 슬레이브 채널은 캐스케이딩하여 획득한 신호(cb_rden_cin)를 선택한다. cb_rden은 데이터 정렬 기능이 최종적으로 생성한 afifo 읽기 이네이블 신호이고, 모든 채널이 모두 동일한 시각을 시작으로 afifo으로부터 데이터 읽기를 시작하도록 확보할 수 있다.
여기서, 보상 주파수차 위치 보상 서브 유닛(ctc_add_ctrl)은 afifo에서 읽은 데이터 중에 특수 캐릭터(skip pattern)를 삽입하고, 신호(ctc_fifo_rden)는 일정한 횟수의 특수 캐릭터를 삽입 조작을 진행한 후, 1개 사이클을 풀다운하여, 데이터의 주파수차 보상을 완성하고; 보상 주파수차 위치 보상 서브 유닛(ctc_add_ctrl)은 afifo에서 읽은 데이터 중에 특수 캐릭터(skip pattern)를 삽입하고, 위치 보상 신호(ctc_add_dout)는 보상 주파수차 위치 보상 서브 유닛(ctc_add_ctrl)을 통해 주파수차 조정을 진행한 후의 데이터이다.
여기서, 마스터 채널의 채널 읽기 제어 서브 유닛(cb_rden_ctrl)은 수신된 본 채널 afifo 내의 데이터 수위 상태 정보(fifo_state), 슬레이브 채널 afifo 내의 데이터 수위 상태 정보(fifo_state_cin)에 대해 판단을 진행하여, 모든 채널의 데이터 수위 상태 신호가 모두 채널 내의 데이터 수위가 규정 상태에 도달한 것으로 나타낸 경우, 마스터 채널의 채널 읽기 제어 서브 유닛(cb_rden_ctrl)은 외부에서 수신된 읽기 이네이블(rx_fifo_rden)을 본 채널의 afifo로 전송하고, 데이터 읽기 조작을 시작하고; 아울러, 캐스케이딩 신호(cb_rden_cout)를 모든 슬레이브 채널로 전송하는 것을 통해, 모든 슬레이브 채널의 afifo 읽기 이네이블은 모두 마스터 채널 캐스케이딩 전송된 신호를 이용함으로써, 마스터 채널, 슬레이브 채널이 동시에 afifo 데이터의 읽기를 시작하도록 확보하여, 데이터의 정렬을 확보할 수 있다.
serdes인터페이스 내에 4개 채널 레인(0-3)을 계획하고, 매개 채널 레인 상에는 각자의 브리지 유닛(rx_bridge_unit)을 사용하고; 여기서, 채널 레인 0을 마스터 채널로 설치하고, 기타 채널을 슬레이브 채널로 설치한다.
나아가, 제1선택기(X1)의 제어단 및 제2선택기(X2)의 제어단은 제1모드 설정 신호(cfg_rebridge_mode)를 수신한다.
나아가, 제4선택기(X4)의 제어단, 제5선택기(X5)의 제어단 및 제6선택기(X6)의 제어단은 제1모드 설정 신호(cfg_rebridge_mode)를 수신한다. 나아가, 제3선택기(X3)의 제어단은 제2모드 설정 신호(cfg_rxbu_slave)를 수신한다. 제2모드 설정 신호(cfg_rxbu_slave)는 마스터, 슬레이브 채널의 상태를 설정하도록 한다.
이 중 하나의 실시예에서, 도1에서 도시한 바와 같이, 상기 브리지 유닛(rx_bridge_unit)은 바이패스 제어 서브 유닛(by_pass_ctrl)과 제7선택기(X7)를 더 포함한다.
바이패스 제어 서브 유닛(by_pass_ctrl)은 복호화 데이터(data_after_decoder)를 수신하고, 또한 처리 후의 데이터(by_pass_dout)를 출력하도록 구성되고;
제7선택기(X7)는 바이패스 제어 서브 유닛(by_pass_ctrl)에서 출력된 데이터(by_pass_dout)를 수신하고 제6선택기(X6)에서 출력된 주파수차 조정 후의 출력 데이터(ctc_dout)를 수신하고, 또한 설정 출력 데이터(data_after_rxbu)와 데이터 표시 신호(data_vld_after_rxbu)를 선택하여 출력하도록 구성된다. 나아가, 제7선택기(X7)의 제어단은 제1모드 설정 신호(cfg_rebridge_mode)를 수신한다.
브리지 유닛(rx_bridge_unit)은 또한 by_pass(바이패스) 선택을 지원하고, 즉 바이패스 제어 서브 유닛(by_pass_ctrl)의 설치를 통해, 내부 Be_fifo 서브 유닛이 이네이블되지 않도록 제어하고, 데이터는 단지 바이패스 제어 서브 유닛(by_pass_ctrl)에서 샘플링을 진행한 후에 출력된다.
이 중 하나의 실시예에서, 도1에서 도시한 바와 같이, 상기 브리지 유닛(rx_bridge_unit)은 상태 생성 서브 유닛(mcb_status_gen)을 더 포함한다.
상태 생성 서브 유닛(mcb_status_gen)은 제6선택기(X6)에서 출력된 신호를 수신하고, 또한 처리 후에 기능 제어 신호(channel bonding)를 채널 제어 서브 유닛(cb_ctrl)로 출력하도록 구성되고; 이로써 모든 채널 데이터 조정과 특수 캐릭터(apattern) 검측을 오픈한다.
상태 생성 서브 유닛(mcb_status_gen)은 데이터 정렬 상태 정보(bonding_status)를 생성하도록 구성되고; 구체적으로, 상태 생성 서브 유닛(mcb_status_gen)은 내장 상태기가 모든 채널 데이터 중의 특수 캐릭터(bonding_status)에 따라 검측한 결과를 통해 데이터 정렬 상태 정보(bonding_status)를 판단하여 획득하고; 데이터 정렬 상태 정보(bonding_status) 풀업은 모든 채널 데이터 정렬이 완성된 것을 나타낸다.
이 중 하나의 실시예에서, 제1모드 설정 신호(cfg_rebridge_mode)는 브리지 유닛(rx_bridge_unit)의 작업 모드를 설정하도록 하고, 다수의 서브 유닛이 이네이블되어, 선택된 기능을 완성한다.
브리지 유닛(rx_bridge_unit)이 제1모드 설정 신호(cfg_rebridge_mode)를 통해 브리지 모드(bridge fifo mode)로 설정되는 경우, 브리지 유닛(rx_bridge_unit)은 복호화가 완성된 복호화 데이터(data_after_decoder)를 수신한 후, 단지 Be_fifo 서브 유닛만 이네이블하여 데이터 브리지, 위상차 보상을 완성한다. Be_fifo 서브 유닛의 읽기, 쓰기 시작 주소는 각각 3과1로 설정하고, 이로써 총체적인 처리 시간 지연을 감소시킬 수 있다.
serdes인터페이스가 브리지 유닛(rx_bridge_unit)이 멀티 채널 데이터 간의 정렬 기능을 진행하는 것을 필요로 하는 경우, 각 채널 내의 채널 제어 서브 유닛(cb_ctrl)은 데이터 중의 특수 캐릭터(apattern)를 통해 데이터의 조정을 완성하고, 또한 Be_fifo 서브 유닛에 써넣어 클럭 도메인의 변환을 진행한다. 마스터 채널의 채널 읽기 제어 서브 유닛(cb_rden_ctrl)은 모든 채널의 Be_fifo 서브 유닛 내의 데이터 수위 상태에 따라 모든 채널에 fifo읽기 이네이블을 출력하고, 이로써 데이터의 정렬을 확보할 수 있다. 멀티 채널 데이터 정렬은 모두 마스터 채널의 상태 생성 서브 유닛(mcb_status_gen) 내의 상대기 제어를 받는다. 클럭 도메인 변환은 통상적으로 멀티 채널 정렬 기능의 실현 중의 다수 시간 지연을 소모하고, fifo읽기, 쓰기 시작 주소의 최적 설정은 이 문제점을 극대하게 개선할 수 있다. 부동한 제1모드 설정 신호(cfg_rxbridge_mode) 설정 하에, 읽기, 쓰기 시작 주소는 부동하고, 예를 들면 ctc기능이 이네이블된 후, nominal empty mode가 설정된 후, 읽기, 쓰기 시작 주소는 모두 0으로 설정된다.
브리지 유닛(rx_bridge_unit)이 제1모드 설정 신호(cfg_rebridge_mode)를 통해 클럭 보상 주파수차 모드(ctc mode)로 설정되는 경우, Be_fifo 서브 유닛의 데이터 처리가 초래한 시간 지연을 최대한 감소시키기 위해, 브리지 유닛(rx_bridge_unit)은 정상 빈값 모드(nominal empty mode) 설정을 지원한다. 해당 모드에서, 보상 주파수차 삭제 서브 유닛(ctc_del_ctrl)은 데이터 중의 특수 캐릭터(skip pattern)에 대해 직접 삭제 처리를 진행하고, 또한 처리 후의 데이터를 Be_fifo 서브 유닛에 써넣어 임시 저장, 클럭 도메인 변환을 진행한다. 읽기 클럭 도메인의 보상 주파수차 위치 보상 서브 유닛(ctc_add_ctrl)은 be_fifo 서브 유닛이 "비어있음"을 읽은 후, 직접 읽기 이네이블을 풀다운하고, 데이터 표시 신호(data_vld_after_rxbu)를 통해 무효 데이터를 표시한다. 데이터 클럭 도메인 변환에서 초래한 시간 지연을 최소로 감소시키기 위해, Be_fifo 서브 유닛의 읽기, 쓰기 시작 주소를 모두 0으로 설정한다.
동시에 멀티 채널 데이터 정렬, 주파수차 보상 기능을 지원하는 것을 필요로 하는 경우, 브리지 유닛(rx_bridge_unit)은 제1모드 설정 신호(cfg_rebridge_mode)를 통해 필요한 서브 유닛을 설정하고, 아울러 클럭 보상 주파수차(ctc) 처리 하의 정상 빈값 모드(nominal empty mode) 선택을 지원한다.
본 발명 실시예는 또한 상기 브리지 유닛(rx_bridge_unit)의 PCS rx아키텍처를 제공하고, 브리지 유닛(rx_bridge_unit)은 전달 유닛(gear unit) 전에 위치하고, 또한 브리지 유닛(rx_bridge_unit)과 전달 유닛(gear unit) 사이에는 제8선택기(X8)가 더 포함된다.
브리지 유닛(rx_bridge_unit)은 모든 Be_fifo 서브 유닛이 실현하는 기능을 집적하고, 또한 브리지 유닛(rx_bridge_unit) 내에서 단지 1개 afifo을 인스턴스화한다. afifo 사용의 감소에 의해, 멀티 기능이 이네이블되는 경우, 데이터 임시 저장, 클럭 도메인 변환으로 인한 처리 시간 지연은 극대하게 감소될 수 있다.
브리지 유닛(rx_bridge_unit) 내의 afifo의 읽기, 쓰기 시작 주소는 모두 설정 가능하고; 데이터의 정상 처리를 확보하는 상황 하에서, 읽기, 쓰기 시작 주소를 변환하는 방식을 통해, 클럭 도메인 변환으로 인한 시간 지연을 최대한 감소시킬 수 있다. 주파수차 보상 기능에 있어서, 브리지 유닛(rx_bridge_unit)은 정상 빈값 모드(nominal empty mode)를 지원하고, 즉 afifo의 쓰기, 읽기 데이터 조작은 모두 '0'주소로부터 시작되어, 과정 중의 처리 시간 지연이 최저가 되도록 확보할 수 있다.
유효 데이터가 20bit인 것을 예로, 동일한 데이터 특징 하에, 종래 기술 PCS rx 아키텍처와 본 발명의 브리지 유닛(rx_bridge_unit)을 이용한 PCS rx 아키텍처에서 필요로 하는 처리 시간 지연은 모두 18rclks(읽기 클럭 단위 주기)이고; 주파수차 보상 기능 하에서, 본 발명의 브리지 유닛(rx_bridge_unit)을 이용한 PCS rx 아키텍처의 처리 시간 지연은 10rclks으로써, 종래 기술 PCS rx 아키텍처 중의 22.5rclks보다 낮고; 멀티 채널 데이터 정렬, 주파수차 보상 기능 하에서, 본 발명의 브리지 유닛(rx_bridge_unit)을 이용한 PCS rx 아키텍처의 처리 시간 지연은 24rclks으로써, 종래 기술 PCS rx 아키텍처 중의 39.5rclks보다 낮다.
본 발명의 브리지 유닛(rx_bridge_unit)을 이용한 PCS rx 아키텍처에서 필요로 하는 처리 시간 지연은 더 낮고, serdes의 전송 성능은 더 훌륭하다.
상기한 바는 단지 본 발명의 실시방식일 뿐이고, 여기서 지적해야 할 것은, 해당분야 통상의 지식을 가진 자에 있어서, 본 발명의 창조 구상을 벗어나지 않은 전제 하에서, 개진을 진행할 수도 있지만, 이러한 개진은 모두 본 발명의 보호 범위 내에 속한다.

Claims (7)

  1. 쓰기 제어, 읽기 제어 및 Be_fifo서브 유닛을 포함하고;
    상기 쓰기 제어는 캐스케이딩된 채널 제어 서브 유닛, 제1선택기, 보상 주파수차 삭제 서브 유닛 및 제2선택기를 포함하고;
    상기 채널 제어 서브 유닛은 복호화 데이터와 afifo 쓰기 이네이블을 수신하고, 또한 처리 후의 쓰기 데이터, afifo 쓰기 이네이블을 출력하도록 구성되고; 상기 제1선택기는 상기 채널 제어 서브 유닛에서 출력된 쓰기 데이터와 afifo 쓰기 이네이블을 수신하고 복호화 데이터와 afifo 쓰기 이네이블을 수신하고, 또한 선택하여 출력하도록 구성되고; 상기 보상 주파수차 삭제 서브 유닛은 상기 제1선택기에서 출력된 신호를 수신하고, 또한 처리 후의 쓰기 데이터와 afifo 쓰기 이네이블을 출력하도록 구성되고; 상기 제2선택기는 상기 보상 주파수차 삭제 서브 유닛에서 출력된 신호를 수신하고 상기 제1선택기에서 출력된 신호를 수신하고, 또한 afifo로 선택하여 출력하도록 구성되고;
    상기 읽기 제어는 채널 읽기 제어 서브 유닛, 제3선택기, 제4선택기, 보상 주파수차 위치 보상 서브 유닛, 제5선택기 및 제6선택기를 포함하고;
    상기 채널 읽기 제어 서브 유닛은 afifo읽기 이네이블, 현재 채널 afifo 내의 데이터 수위 상태 정보, 슬레이브 채널의 상태 정보를 수신하고, 또한 처리 후의 모든 채널 읽기 이네이블 신호를 출력하도록 구성되고; 상기 제3선택기는 상기 채널 읽기 제어 서브 유닛에서 출력된 모든 채널 읽기 이네이블 신호와 수신된 신호를 수신하고, 또한 선택하여 출력하도록 구성되고; 상기 제4선택기는 afifo 읽기 이네이블을 수신하고 상기 제3선택기에서 출력된 신호를 수신하고, 또한 선택하여 출력하도록 구성되고; 상기 보상 주파수차 위치 보상 서브 유닛은 상기 제4선택기에서 출력된 신호를 수신하고 처리 후의 신호를 출력하며 및 afifo의 읽기 데이터를 수신하고, 또한 처리 후의 위치 보상 신호를 출력하도록 구성되고; 상기 제5선택기는 상기 보상 주파수차 위치 보상 서브 유닛에서 출력된 신호를 수신하고 상기 제4선택기에서 출력된 신호를 수신하고, 또한 afifo로 선택하여 출력하도록 구성되고; 상기 제6선택기는 afifo의 읽기 데이터를 수신하고 상기 보상 주파수차 위치 보상 서브 유닛에서 출력된 위치 보상 신호를 수신하고, 또한 선택하여 출력하도록 구성되는 것을 특징으로 하는 serdes 인터페이스용 브리지 유닛.
  2. 제1항에 있어서,
    상기 제1선택기의 제어단 및 상기 제2선택기의 제어단은 제1모드 설정 신호를 수신하는 것을 특징으로 하는 serdes 인터페이스용 브리지 유닛.
  3. 제1항에 있어서,
    상기 제4선택기의 제어단, 상기 제5선택기의 제어단 및 상기 제6선택기의 제어단은 제1모드 설정 신호를 수신하고; 상기 제3선택기의 제어단은 제2모드 설정 신호를 수신하는 것을 특징으로 하는 serdes 인터페이스용 브리지 유닛.
  4. 제1항에 있어서,
    상기 브리지 유닛은 바이패스 제어 서브 유닛과 제7선택기를 더 포함하고;
    상기 바이패스 제어 서브 유닛은 복호화 데이터를 수신하고, 또한 처리 후의 데이터를 출력하도록 구성되고;
    상기 제7선택기는 상기 바이패스 제어 서브 유닛에서 출력된 데이터를 수신하고 상기 제6선택기에서 출력된 신호를 수신하고, 또한 설정 출력 데이터와 데이터 표시 신호를 선택하여 출력하도록 구성되는 것을 특징으로 하는 serdes 인터페이스용 브리지 유닛.
  5. 제4항에 있어서,
    상기 제7선택기의 제어단은 모드 설정 신호를 수신하는 것을 특징으로 하는 serdes 인터페이스용 브리지 유닛.
  6. 제1항에 있어서,
    상기 브리지 유닛은 상태 생성 서브 유닛을 더 포함하고; 상기 상태 생성 서브 유닛은 제6선택기에서 출력된 신호를 수신하고, 또한 처리 후에 기능 제어 신호를 상기 채널 제어 서브 유닛으로 출력하도록 구성되는 것을 특징으로 하는 serdes 인터페이스용 브리지 유닛.
  7. 제6항에 있어서,
    상기 상태 생성 서브 유닛은 데이터 정렬 상태 정보를 생성하도록 구성되는 것을 특징으로 하는 serdes 인터페이스용 브리지 유닛.
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