KR20230085059A - 직렬 주변기기 인터페이스 집적 회로 및 그 회로의 작동 방법 - Google Patents

직렬 주변기기 인터페이스 집적 회로 및 그 회로의 작동 방법 Download PDF

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밍-후아이 웡
구에이-란 린
체-하오 지앙
치-쳉 린
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하이맥스 테크놀로지스 리미티드
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Abstract

직렬 주변기기 인터페이스(SPI) 집적 회로(IC) 및 그 작동 방법이 제공된다. SPI 아키텍처에는 마스터 IC와 슬레이브 IC가 포함된다. 상기 SPI IC가 마스터 IC인 때에, 상기 SPI IC는 슬레이브 IC에 대한 제1 명령 정보를 생성하고, 그 제1 명령 정보에 대응하는 제1 디버깅 정보를 생성하며, 그리고 상기 제1 명령 정보 및 제1 디버깅 정보를 SPI 채널을 통해 슬레이브 IC로 송신한다. 상기 SPI IC가 슬레이브 IC일 때에, 상기 SPI IC는 상기 마스터 IC가 상기 SPI 채널을 통해 송신한 제2 명령 정보 및 제2 디버깅 정보를 수신하며 그리고 상기 제2 디버깅 정보를 이용하여 상기 제2 명령 정보를 확인한다. 상기 SPI IC가 상기 마스터 IC에 의해 선택된 타겟 슬레이브 회로인 때에, 상기 SPI IC는 상기 제2 명령 정보를 확인하고 정확하다는 조건 하에서 상기 제2 명령 정보를 실행한다.

Description

직렬 주변기기 인터페이스 집적 회로 및 그 회로의 작동 방법 {SERIAL PERIPHERAL INTERFACE INTEGRATED CIRCUIT AND OPERATION METHOD THEREOF}
본 발명은 집적 회로에 관한 것으로, 특히 직렬 주변기기 인터페이스 집적 회로 및 그 작동 방법에 관한 것이다.
일부 제품 애플리케이션에서, 함께 작동하기 위해 다수의 집적 회로(IC)들이 필요할 수 있다. 예를 들어, 대형 터치 디스플레이 IC (Large Touch Display IC, LTDI)의 응용 분야에서, 복수 (예를 들어, 30개)의 구동 IC가 함께 작동하여 동일한 대형 터치 디스플레이 패널을 구동한다. 직렬 주변기기 인터페이스 (SPI, Serial Peripheral Interface) 아키텍처는 멀티드롭 (multi-drop) 구동 아키텍처를 제공할 수 있다. SPI 멀티드롭 구동 아키텍처에서, 마스터 IC는 동일한 배선(채널)을 통해 복수의 슬레이브 IC를 연결/구동할 수 있다. 상이한 IC들이 SPI 채널을 통과할 때 외부 영향으로 인해 SPI 채널의 전송 신호가 왜곡될 수 있다.
본 개시는 SPI 채널을 통해 전송되는 데이터를 보호하며 그리고/또는 SPI 채널을 통해 수신되는 데이터의 정확성을 보장할 수 있는 SPI(Serial Peripheral Interface) 집적 회로(IC) 및 그 작동 방법을 제공한다.
본 개시의 실시예에서, 상기 SPI IC는 코어 회로 및 디버깅 회로를 포함한다. 상기 디버깅 회로는 코어 회로에 결합된다. 상기 SPI IC가 SPI 아키텍처의 마스터 IC인 때에, 상기 코어 회로는 상기 SPI 아키텍처의 슬레이브 IC에 대한 제1 명령 정보를 생성하고, 상기 디버깅 회로는 상기 제1 명령 정보에 대응하는 제1 디버깅 정보를 생성하며, 그리고 상기 SPI IC는 상기 제1 명령 정보 및 상기 제1 디버깅 정보는 SPI 채널을 통해 상기 SPI 아키텍처 내 상기 슬레이브 IC로 송신한다. 상기 SPI IC가 상기 SPI 아키텍처 내 슬레이브 IC일 때에, 상기 디버깅 회로는 상기 SPI 채널을 통해 상기 마스터 IC가 송신한 제2 명령 정보 및 제2 디버깅 정보를 수신하며, 상기 디버깅 회로는 상기 제2 디버깅 정보를 사용하여 상기 제2 명령 정보를 확인한다. 상기 SPI IC가 상기 SPI 아키텍처의 슬레이브 IC이고 상기 SPI IC가 상기 SPI 아키텍처의 마스터 IC에 의해 선택된 타겟 슬레이브 회로일 때에, 상기 코어 회로는, 상기 제2 명령 정보가 상기 디버깅 회로에 의해 확인되고 정확하다는 조건 하에 상기 마스터 IC에 의해 송신된 상기 제2 명령 정보를 실행한다.
본 발명의 일 실시예에서, 상기 작동 방법은 다음의 단계들을 포함한다. SPI IC가 SPI 아키텍처의 마스터 IC일 때에, 상기 SPI 아키텍처에서 슬레이브 IC에 대한 제1 명령 정보가 생성되며, 상기 제1 명령 정보에 대응하는 제1 디버깅 정보가 생성되며, 그리고 상기 제1 명령 정보 및 상기 제1 디버깅 정보가 SPI 채널을 통해 상기 SPI 아키텍처 내 슬레이브 IC에게 송신된다. 상기 SPI IC가 상기 SPI 아키텍처의 슬레이브 IC일 때에, 상기 마스터 IC에 의해 송신된 제2 명령 정보 및 제2 디버깅 정보는 상기 SPI 채널을 통해 수신되며 그리고 상기 제2 디버깅 정보를 이용하여 상기 제2 명령 정보가 확인된다. 또한, 상기 SPI IC가 상기 SPI 아키텍처의 슬레이브 IC이고 상기 SPI IC가 상기 SPI 아키텍처의 마스터 IC에 의해 선택된 타겟 슬레이브 회로일 때에, 상기 제2 명령 정보가 확인되고 정확하다는 조건 하에 상기 마스터 IC에 의해 송신된 상기 제2 명령 정보가 실행된다.
요약하면, 실제 응용 시나리오에 따르면, 본 개시의 실시예에 의해 제공되는 SPI IC는 SPI 아키텍처의 마스터 IC 또는 슬레이브 IC로 동작할 수 있다. 상기 SPI IC가 마스터 IC인 때에, 상기 SPI IC는 상기 명령 정보에 대응하는 디버깅 정보를 생성할 수 있으며 그리고 상기 명령 정보 및 디버깅 정보를 SPI 채널을 통해 슬레이브 IC로 송신할 수 있다. 상기 SPI IC가 슬레이브 IC인 때에, 상기 SPI IC가 SPI 아키텍처의 마스터 IC에 의해 선택된 타겟 슬레이브 회로인 경우, 상기 SPI IC는 SPI 채널을 통해 상기 마스터 IC에 의해 송신된 명령 정보 및 디버깅 정보를 수신할 수 있으며 그리고 상기 SPI IC는 상기 디버깅 정보를 이용하여 상기 명령어 정보를 확인할 수 있다. 상기 명령 정보가 확인되고 정확할 때에, 상기 SPI IC는 마스터 IC에서 보낸 상기 명령 정보를 실행할 수 있다. 그러므로, SPI IC는 SPI 채널을 통해 송신된 데이터를 보호하며 그리고/또는 SPI 채널을 통해 수신된 데이터의 정확성을 보장할 수 있다.
상술한 내용을 보다 이해하기 쉽게 하기 위하여 도면과 함께 여러 실시예들이 다음과 같이 상세하게 설명된다.
첨부 도면들은 본 개시 내용에 대한 추가 이해를 제공하기 위해 포함되며, 본 명세서에 통합되고 본 명세서의 일부를 구성한다. 상기 도면들은 본 발명의 예시적인 실시예를 도시하고, 설명과 함께 본 발명의 원리를 설명하는 역할을 한다.
도 1은 본 개시의 실시예에 따른 직렬 주변기기 인터페이스(SPI) 아키텍처의 회로 블록의 개략도이다.
도 2는 본 개시내용의 다른 실시예에 따른 SPI 아키텍처의 회로 블록의 개략도이다.
도 3은 본 개시내용의 실시예에 따른 SPI 집적 회로의 회로 블록의 개략도이다.
도 4는 본 발명의 일 실시예에 따른 SPI 집적 회로의 작동 방법의 개략적인 흐름도이다.
도 5는 본 개시의 다른 실시예에 따른 SPI 집적 회로의 작동 방법의 개략적인 흐름도이다.
(청구범위를 포함하는) 전체 개시 내용에서 사용되는 "결합된 (또는 연결된)"이라는 용어는 직간접적인 연결 수단을 의미한다. 예를 들어, 상기 개시 내용이 제1 장치가 제2 장치에 결합 (또는 연결)되는 것으로 설명한다, 이는 상기 제1 장치가 상기 제2 장치에 직접 연결되거나, 또는 상기 제1 장치가 다른 장치를 연결한 것을 통하거나 특정 연결 수단을 사용하여 상기 제2 장치에 간접적으로 연결되는 것으로서 설명되어야 한다. 또한, (청구범위를 포함하는) 명세서 전체에서 "제1" 및 "제2"와 같은 용어들은 단지 그 요소들을 명명하거나 상이한 실시예 또는 범위를 구별하기 위해 사용된 것이며, 임의 요소의 개수의 상한 또는 하한으로 해석되지 않아야 하며 그리고 그 요소들의 순서를 제한하는 것으로 해석되지 않아야 한다. 더욱이, 동일한 참조 번호를 갖는 요소/컴포넌트/단계는 적절한 경우 도면 및 실시예에서 동일하거나 유사한 부분을 나타낸다. 상이한 실시예들에서 동일한 참조 번호 또는 용어를 갖는 요소/컴포넌트/단계에 대한 설명은 서로에 대한 참조일 수 있다.
도 1은 본 개시의 실시예에 따른 직렬 주변기기 인터페이스 (SPI) 아키텍처(100)의 회로 블록들의 개략도이다. 도 1에 도시된 실시예에서, SPI 아키텍처(100)는 멀티 드롭 구동 아키텍처일 수 있다. SPI 아키텍처(100)는 예를 들어 마스터 IC (M11) 및 슬레이브 IC (S11, ..., S1n)와 같은 복수의 집적 회로(IC)를 포함한다. 슬레이브 IC들(S11~S1n)의 개수 n은 설계에 따라 결정될 수 있다. SPI 아키텍처(100)에서 슬레이브 IC들(S11 내지 S1n)은 마스터 IC(M11)에 함께 연결된다. 마스터 IC(M11) 및 슬레이브 IC(S11 내지 S1n)는 서로 다른 전용 식별 코드로 부여/정의된다.
마스터 IC(M11)는 SPI 채널/인터페이스를 통해 슬레이브 IC(S11 내지 S1n)에 SPI 사양에 따른 명령(또는 데이터) 및 클럭 신호를 송신할 수 있다. 마스터 IC(M11)는 SPI 채널/인터페이스를 통해 슬레이브 IC들(S11 내지 S1n) 중 어느 하나를 타겟 슬레이브 회로로 선택할 수 있으며, 상기 타겟 슬레이브 회로는 마스터 IC(M11)가 보낸 명령(또는 데이터)을 실행(처리)할 수 있다. 슬레이브 IC들(S11~S1n) 중 어느 하나가 자기 자신이 마스터 IC(M11)에 의해 선택된 타겟 슬레이브 회로가 아니라고 판단할 때에, 선택되지 않은 슬레이브 IC는 마스터 IC(M11)의 명령(데이터)을 무시(처리하지 않음)할 수 있다.
도 2는 본 개시의 다른 실시예에 따른 SPI 아키텍처(200)의 회로 블록들의 개략도이다. 도 2에 도시된 실시예에서, SPI 아키텍처(200)는 데이지 체인 아키텍처일 수 있다. SPI 아키텍처(200)는 예를 들어 마스터 IC(M21) 및 슬레이브 IC(S21, ..., S2n)와 같이 직렬로 연결된 복수의 IC를 포함한다. 슬레이브 IC들(S21~S1n)의 개수 n은 설계에 따라 결정될 수 있다. 데이지 체인 SPI 아키텍처(200)에서, 슬레이브 IC(S21~S2n)는 직렬로 연결되어 데이지 체인을 형성하고, 마스터 IC(M21)는 데이지 체인 내 제1 슬레이브 IC(S21)에 연결된다. 마스터 IC(M21) 및 슬레이브 IC(S21 내지 S2n)는 서로 다른 전용 식별 코드로 부여/정의된다. 마스터 IC(M21)는 SPI 채널/인터페이스를 통해 상기 데이지 체인에 명령(또는 데이터) 및 SPI 규격에 따른 클록 신호를 보낼 수 있으며, 상기 데이지 체인에 있는 임의 슬레이브 IC들(S21~S2n)은 명령(또는 데이터) 및 클록 신호를 이전 IC로부터 다음 IC로 전송할 수 있다.
마스터 IC(M21)는 SPI 채널/인터페이스를 통해 슬레이브 IC들(S21~S2n) 중 어느 하나를 타겟 슬레이브 회로로서 선택할 수 있다. 즉, 슬레이브 IC들(S21~S2n) 각각은 이전 IC로부터의 명령(또는 데이터)을 디코딩하여 그 이전 IC가 마스터 IC(M21)에 의해 선택된 타겟 슬레이브 회로인지 여부를 판단할 수 있다. 상기 타겟 슬레이브 회로는 마스터 IC(M21)에 의해 송신된 명령(데이터)을 더 실행(처리)할 수 있다. 슬레이브 IC들(S21 내지 S2n) 중 어느 하나가 자기 자신이 마스터 IC(M21)에 의해 선택된 타겟 슬레이브 회로가 아니라고 판단할 때에, 선택되지 않은 슬레이브 IC는 마스터 IC(M21)의 명령(데이터)을 무시할 수 있다 (처리하지 않을 수 있다).
도 3은 본 개시의 실시예에 따른 SPI IC들의 회로 블록들의 개략도이다. 도 3은 SPI IC(310) 및 SPI IC(320)를 도시한다. 여기서, SPI IC(310)는 SPI 아키텍처에서 마스터 IC (예: 도 1의 마스터 IC(M11) 또는 도 2의 마스터 IC(M21))로서 동작하고, SPI IC(320)는 SPI 아키텍처에서 슬레이브 IC (예를 들어, 도 1에 도시된 슬레이브 IC S11 내지 S1n 중 하나 또는 도 2에 도시된 슬레이브 IC S21 내지 S2n 중 하나)로서 동작할 수 있다. SPI IC(310)는 SPI 채널(SPI 인터페이스)을 통해 SPI IC(320)에 결합될 수 있다. SPI IC(310)는 SPI 채널을 통해 SPI 사양에 따른 명령(또는 데이터) 및 클럭 신호를 슬레이브 SPI IC(320)로 송신할 수 있다. SPI IC(320)는 상기 명령의 실행 결과 및/또는 상기 데이터의 처리 결과에 기초하여 SPI 채널을 통해 상기 데이터를 SPI IC(310)로 반환할 수 있다.
도 4는 본 발명의 일 실시예에 따른 SPI IC의 작동 방법의 개략적인 흐름도이다. 도 3 및 도 3 도 4를 참조하면, 마스터 IC 역할을 하는 SPI IC(310)는 코어 회로(311) 및 디버깅 회로(312)를 포함한다. 상기 디버깅 회로(312)는 코어 회로(311)에 결헙된다. 단계 S410에서, 코어 회로(311)는 SPI IC(320)(SPI 아키텍처 내 슬레이브 IC, 즉, 타겟 슬레이브 회로)를 위한 명령 정보를 생성할 수 있으며, 이 명령 정보 (제1 명령 정보)는 SPI 사양을 준수하는 명령(데이터)을 포함할 수 있다. 일부 실제 설계에서, 이 명령 정보는 타겟 슬레이브 회로의 전용 식별 코드(칩 식별 코드)를 포함할 수 있다. 일부 다른 실제 설계에서, 이 명령 정보는 SPI 사양을 준수하는 칩 식별 코드 및 명령 코드를 포함할 수 있다.
또 다른 일부 실제 설계에서, 이 명령 정보는 SPI 사양을 준수하는 데이터 오류 정정 플래그, 칩 식별 코드 및 명령 코드를 포함할 수 있다. 상기 데이터 오류 정정 플래그는 SPI IC(310)가 제공하는 데이터 정보에 대한 오류 정정 동작을 활성화할지 여부를 SPI IC(320)에 통지하기 위해 사용된다 (자세한 설명은 다음 단락들에서 제공됨). 예를 들어, 코어 회로(311)는 데이터 오류 정정 플래그를 설정하여 데이터 정보에 대한 오류 정정 동작을 활성화하도록 SPI IC(320)(슬레이브 IC)에게 통지할 수 있다. 대안으로, 코어 회로(311)는 데이터 정보에 대한 오류 정정 동작을 비활성화하도록 SPI IC(320)에 통지하기 위해 데이터 오류 정정 플래그를 리셋할 수 있다.
단계 S420에서, 디버깅 회로(312)는 상기 명령 정보에 대응하는 디버깅 정보(제1 디버깅 정보)를 생성할 수 있다. 디버깅 회로(312)에 의한 디버깅 정보 생성의 구체적인 구현은 이 실시예에서 제한되지 않는다. 예를 들어, 일부 실제 설계에서, 상기 디버깅 정보는 오류 정정 코드(error-correcting code, ECC)를 포함할 수 있으며, 즉, 디버깅 회로(312)는 상기 디버깅 정보를 생성하기 위해 명령 정보에 대해 ECC 알고리즘을 수행할 수 있다. 일부 다른 실제 설계에서, 디버깅 회로(312)는 상기 디버깅 정보를 생성하기 위해 상기 명령 정보에 대해 체크섬 알고리즘 또는 다른 디버깅 알고리즘을 수행할 수 있다.
S430 단계에서, 디버깅 회로(312)(또는 코어 회로(311))는 상기 명령 정보 및 디버깅 정보를 SPI 채널을 통해 SPI IC(320)에게로 전송할 수 있다. 상기 명령 정보 및 디버깅 정보의 전송이 완료된 후, 코어 회로(311)는 상기 명령 정보(제1 명령 정보)에 대응하는 데이터 정보(제1 데이터 정보)를 더 생성하고, SPI채널을 통해 그 데이터 정보를 SPI IC(320)로 전송할 수 있다. 실제 설계에 따르면, 상기 데이터 정보는 주소 필드, 데이터 필드, 및/또는 SPI 사양을 준수하는 다른 필드들을 포함할 수 있다.
실제 설계에 따르면, 일부 실시예에서, 디버깅 회로(312)는 상기 데이터 정보에 대응하는 디버깅 정보 (제3 디버깅 정보)를 더 생성할 수 있다. 디버깅 회로(312)(또는 코어 회로(311))는 상기 데이터 정보 및 제3 디버깅 정보를 SPI 채널을 통해 SPI IC(320)로 송신할 수 있다. 디버깅 회로(312)에 의한 상기 제3 디버깅 정보 생성의 구체적인 구현은 이 실시예에서 제한되지 않는다. 예를 들어, 일부 실제 설계에서, 상기 제3 디버깅 정보는 순환 중복 검사(cyclic redundancy check , CRC) 코드를 포함할 수 있으며, 즉 디버깅 회로(312)는 상기 데이터 정보에 대해 CRC 알고리즘을 수행하여 상기 제3 디버깅 정보를 생성할 수 있다. 일부 다른 실제 설계에서, 디버깅 회로(312)는 제3 디버깅 정보를 생성하기 위해 상기 데이터 정보에 대해 체크섬 알고리즘 또는 다른 디버깅 알고리즘을 수행할 수 있다.
도 5는 본 개시의 다른 실시예에 따른 SPI IC의 작동 방법의 개략적인 흐름도이다. 도 3 및 도 5를 참조하면, SPI 아키텍처에서 슬레이브 IC 역할을 하는 SPI IC(320)는 코어 회로(321) 및 디버깅 회로(322)를 포함할 수 있다. 디버깅 회로(322)는 코어 회로(321)에 결합된다. 단계 S510에서, 디버깅 회로(322)는 SPI 채널을 통해 SPI IC(310)(마스터 IC)에 의해 송신된 명령 정보(제2 명령 정보) 및 디버깅 정보(제2 디버깅 정보)를 수신할 수 있다. 일부 실제 설계에서, 이 명령 정보는 칩 식별 코드(독점 식별 코드), 데이터 오류 정정 플래그, SPI 명령 코드 및/또는 기타 데이터를 포함할 수 있다. 일부 실용적인 디자인에서, 상기 디버깅 정보는 오류 정정 코드(ECC), 체크섬 코드 또는 기타 디버깅 정보를 포함한다. 단계 S520에서, 디버깅 회로(322)는 상기 디버깅 정보를 이용하여 상기 명령 정보를 확인할 수 있다.
SPI IC(320)(슬레이브 IC)는 SPI IC(310)(마스터 IC)로부터의 명령 정보를 디코딩하여 상기 SPI IC(320) 자체가 SPI IC(310)에 의해 선택된 타겟 슬레이브 회로인지 여부를 판별할 수 있다. SPI IC(320)가 SPI IC(310)에 의해 선택된 타겟 슬레이브 회로가 아닐 때에(단계 S530에서 "No"로 판별됨), 코어 회로(321)는 단계 S540을 수행할 수 있다. 즉, 코어 회로(321)는 SPI IC(310)로부터의 명령 정보를 무시할 수 있다 (처리하지 않음). SPI IC(320)가 SPI IC(310)에 의해 선택된 타겟 슬레이브 회로인 때에 (단계 S530에서 "Yes"로 판별됨), 코어 회로(321)는 단계 S550을 수행할 수 있으며, 이는 SPI IC(310)로부터의 명령 정보가 확인되었으며 정확한가의 여부를 판별하기 위한 것이다.
단계 S520에서 수행된 검사에 기초하여, 상기 명령 정보가 잘못된 것으로 디버깅 회로(32)가 검사할 때에 (단계 S550에서 "No"로 판별됨), 디버깅 회로(322)는 단계 S560을 수행할 수 있다. 단계 S560에서, 디버깅 회로(322)는 SPI IC(310)에 오류 정보(예를 들어, 오류 플래그)를 리턴하여 SPI 채널을 통해 상기 명령 정보를 재송신하도록 SPI IC(310)에 통지/요청할 수 있다. SPI IC(320)가 상기 명령 정보가 잘못되었음을 통지할 때에, SPI IC(310)의 코어 회로(311)는 SPI 채널을 통해 상기 명령 정보를 SPI IC(320)로 재송신할 수 있다.
상기 명령 정보가 정확하다고 디버깅 회로(322)가 확인할 때에 (단계 S550에서 "Yes"로 판별됨), 코어 회로(321)는 단계 S570을 수행하여 SPI IC(310)(마스터 IC)에 의해 송신된 명령 정보를 실행할 수 있다. 상기 명령 정보를 실행하는 과정에서, 디버깅 회로(322)는 SPI IC(310)가 SPI 채널을 통해 송신한 명령 정보에 대응하는 데이터 정보(제2 데이터 정보)를 수신할 수 있다. 실제 설계에 따르면, 상기 데이터 정보는 주소 필드, 데이터 필드, 및/또는 SPI 사양을 준수하는 다른 필드들을 포함할 수 있다.
데이터 오류 정정 플래그가 설정된 때에, 디버깅 회로(322)는 SPI 채널을 통해 상기 데이터 정보에 대응하는 디버깅 정보(제4 디버깅 정보)를 더 수신할 수 있다. 일부 실제 설계에서, 상기 제4 디버깅 정보는 CRC 코드, 체크섬 알고리즘 또는 기타 디버깅 정보를 포함할 수 있다. 디버깅 회로(322)는 상기 제4 디버깅 정보를 이용하여 상기 명령 정보를 확인할 수 있다. 디버깅 회로(322)가 데이터 정보가 정확한지 확인할 때, 코어 회로(321)는 SPI IC(310)(마스터 IC)에 의해 송신된 데이터 정보를 처리할 수 있다. 디버깅 회로(322)가 데이터 정보 중 하나의 비트 (또는 복수의 비트)가 잘못된 것으로 확인할 때에, 디버깅 회로(322)는 상기 제4 디버깅 정보를 이용하여 데이터 정보를 복구할 수 있다.
상기 제4 디버깅 정보의 사용이 오류가 있는 데이터 정보를 복구하기에 충분하지 않다고 디버깅 회로(322)가 판단할 때, 디버깅 회로(322)는 오류 정보(예를 들어, 오류 플래그)를 SPI IC(310)(마스터 IC)에게 반환하여 SPI 채널을 통해 데이터 정보를 재송신하도록 SPI IC(310)에 통지/요청할 수 있다. 상기 데이터 정보가 정확하지 않음을 SPI IC(320)가 통지할 때에, SPI IC(310)의 코어 회로(311)는 SPI 채널을 통해 데이터 정보를 SPI IC(320)로 재송신할 수 있다.
또 다른 일부 실제 설계에서, SPI IC(310)로부터의 명령 정보는 데이터 오류 정정 플래그를 포함할 수 있다. SPI IC(320)는 SPI IC(310)로부터의 데이터 오류 정정 플래그에 따라 SPI IC(310)가 제공하는 데이터 정보에 대한 오류 정정 동작의 활성화 여부를 결정할 수 있다. 예를 들어, 데이터 오류 정정 플래그가 활성화된 때에, 디버깅 회로(322)는 상기 제4 디버깅 정보를 이용하여 SPI IC(310)로부터의 데이터 정보를 확인할 수 있다. 데이터 오류 정정 플래그가 비활성화된 때에, 디버깅 회로(322)는 상기 데이터 정보를 확인하지 않을 수 있다.
전술한 내용을 참조하면, 직렬로 연결된 다수의 칩을 그비한 시스템에서, 상기 마스터 IC는 칩 식별 코드를 이용하여 하나의 칩(슬레이브 IC)을 선택하고, 그 선택된 칩에 대한 읽기 및 쓰기를 위한 명령을 발행할 수 있다. 일부 실시예에서, 상기 마스터 IC 및 상기 슬레이브 IC는 ECC를 이용하여 칩 식별 코드 및 명령을 보호할 수 있다. 상기 칩 식별 코드 및 명령의 전송에 오류가 발생하면, 상기 슬레이브 IC는 상기 칩 식별 코드 및 명령를 복원하기 위해 마스터 IC에 재송신을 요청할 수 있다. 그러므로, 상기 마스터 IC와 슬레이브 IC는 상기 칩 식별 코드 및 명령의 정확함을 보장할 수 있다. 상기 칩 식별 코드와 명령이 성공적으로 송신되었음을 확인한 후, 상기 마스터 IC는 주소와 데이터를 슬레이브 IC에게로 송신할 수 있다. 상기 마스터 IC와 슬레이브 IC는 CRC를 이용하여 상기 주소와 데이터의 정확성을 확인할 수 있다. 주소 및 데이터 전송에 오류가 발생하면, 상기 슬레이브 IC는 적시에 주소 및 데이터를 복구하거나 오류 신호를 마스터 IC에 반환하여 상기 주소 및 데이터를 재송신하도록 한다.
상이한 설계 필요성에 따라, 코어 회로(311), 디버깅 회로(312), 코어 회로(321), 및/또는 디버깅 회로(322)는 하드웨어, 펌웨어, 소프트웨어 (즉, 프로그램), 또는 위의 세 가지 중 대다수의 조합의 형태로 구현될 수 있다. 하드웨어의 형태에서, 코어 회로(311), 디버깅 회로(312), 코어 회로(321) 및/또는 디버깅 회로(322)는 IC 상의 논리 회로 형태로 구현될 수 있다. 코어 회로(311), 디버깅 회로(312), 코어 회로(321) 및/또는 디버깅 회로(322)의 관련 기능들은 하드웨어 기술 언어 (예: Verilog HDL 또는 VHDL) 또는 기타 적절한 프로그래밍 언어를 사용하여 하드웨어로 구현될 수 있다. 예를 들어, 코어 회로(311), 디버깅 회로(312), 코어 회로(321) 및/또는 디버깅 회로(322)의 관련 기능은 하나 또는 복수의 제어기, 마이크로 제어기, 마이크로 프로세서, 애플리케이션- 특정 집적 회로(ASIC), 디지털 신호 프로세서(DSP), 필드 프로그래머블 게이트 어레이(FPGA) 및/또는 다양한 논리 블록, 모듈 및 기타 처리 유닛들 내 회로에서 구현될 수 있다.
소프트웨어 및/또는 펌웨어의 형태에서, 코어 회로(311), 디버깅 회로(312), 코어 회로(321) 및/또는 디버깅 회로(322)의 관련 기능은 프로그래밍 코드들로서 구현될 수 있다. 예를 들어, 코어 회로(311), 디버깅 회로(312), 코어 회로(321) 및/또는 디버깅 회로(322)는 범용 프로그래밍 언어 (예: C, C++ 또는 어셈블리 언어) 또는 기타 적절한 프로그래밍 언어를 사용하여 구현될 수 있다. 상기 프로그래밍 코드는 "비일시적 컴퓨터 판독 가능 매체"에 기록/저장될 수 있다. 일부 실시예에서, 상기 비일시적 컴퓨터 판독 가능 매체는 예를 들어 ROM (Ready Only Memory), 반도체 메모리, 프로그램 가능 논리 회로, 및/또는 저장 디바이스를 포함한다. 상기 저장 디바이스에는 하드 디스크 드라이브(HDD), 솔리드 스테이트 드라이브(SSD) 또는 기타 저장 장치가 포함된다. 중앙 처리 유닛(CPU), 제어기, 마이크로 제어기 또는 마이크로 프로세서는 상기 비일시적 컴퓨터 판독 가능 매체로부터 프로그래밍 코드를 읽고 실행하여, 코어 회로(311), 디버깅 회로(312), 코어 회로(321), 및/또는 디버깅 회로(322)의 관련된 기능들을 달성한다.
본 개시의 범위 또는 사상을 벗어나지 않으면서 상기 개시된 실시예에 대해 다양한 수정 및 변형이 이루어질 수 있다는 것은 당업자에게 명백할 것이다. 전술한 내용을 고려하여, 상기 개시 내용은 수정 및 변경이 다음의 청구 범위 및 그 균등물의 범위 내에 속하는 경우를 포함하도록 의도된 것이다.

Claims (26)

  1. 직렬 주변기기 인터페이스(serial peripheral interface, SPI) 집적 회로(IC)로서, 상기 SPI IC는:
    코어 회로; 그리고
    상기 코어 회로에 결합된 디버깅 회로를 포함하며,
    상기 SPI IC가 SPI 아키텍처의 마스터 IC인 때에, 상기 코어 회로는 상기 SPI 아키텍처의 슬레이브 IC에 대한 제1 명령 정보를 생성하고, 상기 디버깅 회로는 상기 제1 명령 정보에 대응하는 제1 디버깅 정보를 생성하며, 그리고 상기 제1 명령 정보 및 상기 제1 디버깅 정보는 SPI 채널을 통해 상기 SPI 아키텍처 내 상기 슬레이브 IC로 송신되며,
    상기 SPI IC가 상기 SPI 아키텍처의 슬레이브 IC일 때에, 상기 디버깅 회로는 상기 SPI 채널을 통해 상기 마스터 IC가 송신한 제2 명령 정보 및 제2 디버깅 정보를 수신하며, 상기 디버깅 회로는 상기 제2 디버깅 정보를 사용하여 상기 제2 명령 정보를 확인하며, 그리고
    상기 SPI IC가 상기 SPI 아키텍처의 슬레이브 IC이고 상기 SPI IC가 상기 SPI 아키텍처의 마스터 IC에 의해 선택된 타겟 슬레이브 회로일 때에, 상기 코어 회로는, 상기 제2 명령 정보가 상기 디버깅 회로에 의해 확인되고 정확하다는 조건 하에 상기 마스터 IC에 의해 송신된 상기 제2 명령 정보를 실행하는, SPI IC.
  2. 제1항에 있어서,
    상기 SPI IC가 상기 SPI 아키텍처의 마스터 IC이며 상기 SPI 아키텍처의 슬레이브 IC가 상기 제1 명령 정보가 잘못되었음을 통지할 때에, 상기 코어 회로는 상기 제1 명령 정보를 상기 SPI 채널을 통해 상기 슬레이브 IC로 재송신하는, SPI IC.
  3. 제1항에 있어서,
    상기 SPI IC가 상기 SPI 아키텍처의 슬레이브 IC이며, 상기 제2 명령 정보가 상기 디버깅 회로에 의해 확인되며 그리고 잘못되었을 때에, 상기 디버깅 회로는 상기 SPI 아키텍처의 마스터 IC에게 상기 SPI 채널을 통해 상기 제2 명령 정보를 재송신하도록 통지하는, SPI IC.
  4. 제1항에 있어서,
    상기 제1 디버깅 정보는 제1 오류 정정 코드를 포함하고, 상기 제2 디버깅 정보는 제2 오류 정정 코드를 포함하는, SPI IC.
  5. 제1항에 있어서,
    상기 제1 명령 정보는 제1 칩 식별 코드 및 제1 명령 코드를 포함하고, 상기 제2 명령 정보는 제2 칩 식별 코드 및 제2 명령 코드를 포함하는, SPI IC.
  6. 제5항에 있어서,
    상기 제1 명령 정보는 제1 데이터 오류 정정 플래그를 더 포함하고, 상기 제2 명령 정보는 제2 데이터 오류 정정 플래그를 더 포함하는, SPI IC.
  7. 제1항에 있어서,
    상기 SPI IC가 상기 SPI 아키텍처의 마스터 IC인 때에, 상기 코어 회로는 상기 제1 명령 정보에 대응하는 제1 데이터 정보를 생성하고, 상기 디버깅 회로는 상기 제1 데이터 정보에 대응하는 제3 디버깅 정보를 생성하며, 그리고 상기 제1 데이터 정보 및 상기 제3 디버깅 정보는 상기 SPI 채널을 통해 상기 SPI 아키텍처의 슬레이브 IC로 송신되며,
    상기 SPI IC가 상기 SPI 아키텍처의 슬레이브 IC이고 상기 SPI IC가 상기 SPI 아키텍처의 마스터 IC에 의해 선택된 타겟 슬레이브 회로일 때에, 상기 디버깅 회로는 마스터 IC가 송신한 상기 제2 명령 정보에 대응하는 제2 데이터 정보 및 상기 제2 데이터 정보에 대응하는 제4 디버깅 정보를 수신하며, 상기 디버깅 회로는 상기 제4 디버깅 정보를 이용하여 상기 제2 데이터 정보를 확인하며, 그리고 상기 코어 회로는 상기 제2 데이터 정보가 상기 디버깅 회로에 의해 확인되며 정확하다는 조건 하에서 상기 마스터 IC에 의해 송신된 상기 제2 데이터 정보를 처리하는, SPC IC.
  8. 제7항에 있어서,
    상기 SPI IC가 상기 SPI 아키텍처의 마스터 IC이며 상기 SPI 아키텍처의 슬레이브 IC가 상기 제1 데이터 정보가 잘못되었음을 통지할 때에, 상기 코어 회로는 상기 제1 데이터 정보를 상기 SPI 채널을 통해 상기 슬레이브 IC로 재송신하는, SPI IC.
  9. 제7항에 있어서,
    상기 SPI IC가 상기 SPI 아키텍처의 슬레이브 IC이며 그리고 상기 제2 데이터 정보 중 하나의 비트가 잘못된 것으로 상기 디버깅 회로가 확인할 때에, 상기 디버깅 회로는 상기 제4 디버깅 정보를 이용하여 상기 제2 데이터 정보를 복구하는, SPI IC.
  10. 제9항에 있어서,
    상기 SPI IC가 상기 SPI 아키텍처의 슬레이브 IC이며 그리고 상기 제4 디버깅 정보의 사용이 오류가 있는 상기 제2 데이터 정보를 복구하기에 충분하지 않다고 상기 디버깅 회로가 판단할 때에, 상기 디버깅 회로는 상기 SPI 채널을 통해 상기 제2 데이터 정보를 재송신 하도록 상기 SPI 아키텍처의 마스터 IC에 통지하는, SPI IC.
  11. 제7항에 있어서,
    상기 제3 디버깅 정보는 제1 순환 중복 검사 코드를 포함하며, 상기 제4 디버깅 정보는 제2 순환 중복 검사 코드를 포함하는, SPI IC.
  12. 제7항에 있어서,
    상기 제1 데이터 정보는 제1 주소 필드 및 제1 데이터 필드를 포함하고, 상기 제2 데이터 정보는 제2 주소 필드 및 제2 데이터 필드를 포함하는, SPI IC.
  13. 제7항에 있어서,
    제1 명령 정보는 제1 데이터 오류 정정 플래그를 포함하고,
    상기 SPI IC가 SPI 아키텍처의 마스터 IC인 때에, 상기 코어 회로는 제1 데이터 오류 정정 플래그를 설정하여 상기 제1 데이터 정보에 대한 오류 정정 작업을 활성화 하도록 상기 SPI 아키텍처 내 슬레이브 IC에 통지하며, 또는 상기 코어 회로는 상기 제1 데이터 오류 정정 플래그를 리셋하여 상기 제1 데이터 정보에 대한 오류 정정 작업을 비활성화 하도록 상기 SPI 아키텍처 내 슬레이브 IC에 통지하며,
    제2 명령 정보는 제2 데이터 오류 정정 플래그를 포함하고,
    상기 SPI IC가 SPI 아키텍처의 슬레이브 IC이며, 상기 SPI IC가 SPI 아키텍처의 마스터 IC에 의해 선택된 타겟 슬레이브 회로이며, 그리고 상기 제2 데이터 오류 정정 플래그가 활성일 때에, 상기 디버깅 회로는 상기 제4 디버깅 정보를 사용하여 상기 제2 데이터 정보를 확인하며, 그리고
    상기 SPI IC가 SPI 아키텍처의 슬레이브 IC이며, 상기 SPI IC가 SPI 아키텍처의 마스터 IC에 의해 선택된 타겟 슬레이브 회로이며, 그리고 상기 제2 데이터 오류 정정 플래그가 비활성일 때에, 상기 디버깅 회로는 상기 제2 데이터 정보를 확인하지 않는, SPI IC.
  14. 직렬 주변기기 인터페이스(SPI) 집적 회로(IC)의 작동 방법으로서, 상기 작동 방법은:
    상기 SPI IC가 SPI 아키텍처의 마스터 IC일 때에, 상기 SPI 아키텍처에서 슬레이브 IC에 대한 제1 명령 정보를 생성하고, 상기 제1 명령 정보에 대응하는 제1 디버깅 정보를 생성하며, 그리고 상기 제1 명령 정보 및 상기 제1 디버깅 정보를 SPI 채널을 통해 상기 SPI 아키텍처의 슬레이브 IC에게 송신하는 단계;
    상기 SPI IC가 상기 SPI 아키텍처의 슬레이브 IC일 때에, 상기 마스터 IC가 상기 SPI 채널을 통해 송신한 제2 명령 정보 및 제2 디버깅 정보를 수신하며 그리고 상기 제2 디버깅 정보를 이용하여 상기 제2 명령 정보를 확인하는 단계; 그리고
    상기 SPI IC가 상기 SPI 아키텍처의 슬레이브 IC이고 상기 SPI IC가 상기 SPI 아키텍처의 마스터 IC에 의해 선택된 타겟 슬레이브 회로일 때에, 상기 제2 명령 정보가 확인되고 정확하다는 조건 하에 상기 마스터 IC에 의해 송신된 상기 제2 명령 정보를 실행하는 단계를 포함하는, 작동 방법.
  15. 제14항에 있어서,
    상기 SPI IC가 상기 SPI 아키텍처의 마스터 IC이며 상기 SPI 아키텍처 내 상기 슬레이브 IC가 상기 제1 명령 정보가 잘못되었음을 통지할 때에, 상기 제1 명령 정보를 상기 SPI 채널을 통해 상기 슬레이브 IC에게 재송신하는 단계를 더 포함하는, 작동 방법.
  16. 제14항에 있어서,
    상기 SPI IC가 SPI 아키텍처의 슬레이브 IC이고 상기 제2 명령 정보가 확인되며 그리고 잘못되었을 때에, 상기 SPI 아키텍처의 상기 마스터 IC에 상기 SPI 채널을 통해 상기 제2 명령 정보를 재송신하도록 통지하는 단계를 더 포함하는, 작동 방법.
  17. 제14항에 있어서,
    상기 제1 디버깅 정보는 제1 오류 정정 코드를 포함하고, 상기 제2 디버깅 정보는 제2 오류 정정 코드를 포함하는, 작동 방법.
  18. 제14항에 있어서,
    상기 제1 명령 정보는 제1 칩 식별 코드 및 제1 명령 코드를 포함하고, 상기 제2 명령 정보는 제2 칩 식별 코드 및 제2 명령 코드를 포함하는, 작동 방법.
  19. 제18항에 있어서,
    상기 제1 명령 정보는 제1 데이터 오류 정정 플래그를 더 포함하고, 상기 제2 명령 정보는 제2 데이터 오류 정정 플래그를 더 포함하는, 작동 방법.
  20. 제14항에 있어서,
    상기 SPI IC가 상기 SPI 아키텍처의 마스터 IC인 때에, 상기 제1 명령 정보에 대응하는 제1 데이터 정보를 생성하고, 상기 제1 데이터 정보에 대응하는 제3 디버깅 정보를 생성하며, 그리고 상기 제1 데이터 정보 및 상기 제3 디버깅 정보를 상기 SPI 채널을 통해 상기 SPI 아키텍처 내 상기 슬레이브 IC로 송신하는 단계; 그리고
    상기 SPI IC가 상기 SPI 아키텍처의 슬레이브 IC이고 상기 SPI IC가 상기 SPI 아키텍처의 마스터 IC에 의해 선택된 타겟 슬레이브 회로인 때에, 상기 마스터 IC에 의해 송신된 상기 제2 명령 정보에 대응하는 제2 데이터 정보 및 상기 제2 데이터 정보에 대응하는 제4 디버깅 정보를 수신하며, 상기 제4 디버깅 정보를 이용하여 상기 제2 데이터 정보를 확인하며, 그리고 상기 제2 데이터 정보가 확인되어 정확하다는 조건 하에서 상기 마스터 IC가 송신한 상기 제2 데이터 정보를 처리하는 단계를 더 포함하는, 작동 방법.
  21. 제20항에 있어서,
    상기 SPI IC가 상기 SPI 아키텍처의 마스터 IC이며 상기 SPI 아키텍처 내 상기 슬레이브 IC가 상기 제1 데이터 정보가 잘못되었음을 통지할 때에, 상기 제1 데이터 정보를 상기 SPI 채널을 통해 상기 슬레이브 IC에게 재송신하는 단계를 더 포함하는, 작동 방법.
  22. 제20항에 있어서,
    상기 SPI IC가 상기 SPI 아키텍처의 슬레이브 IC이고 상기 제2 데이터 정보 중 하나의 비트가 잘못된 때에, 상기 제4 디버깅 정보를 이용하여 상기 제2 데이터 정보를 복구하는 단계를 더 포함하는, 작동 방법.
  23. 제22항에 있어서,
    상기 SPI IC가 상기 SPI 아키텍처의 슬레이브 IC이고 오류가 있는 상기 제2 데이터 정보를 복구하기에 상기 제4 디버깅 정보가 충분하지 않은 때에, 상기 SPI 채널을 통해 상기 제2 데이터 정보를 재송신하도록 상기 SPI 아키텍처의 마스터 IC에게 통지하는 단계를 더 포함하는, 작동 방법.
  24. 제20항에 있어서,
    상기 제3 디버깅 정보는 제1 순환 중복 검사 코드를 포함하며, 상기 제4 디버깅 정보는 제2 순환 중복 검사 코드를 포함하는, 작동 방법.
  25. 제20항에 있어서,
    상기 제1 데이터 정보는 제1 주소 필드 및 제1 데이터 필드를 포함하고, 상기 제2 데이터 정보는 제2 주소 필드 및 제2 데이터 필드를 포함하는, 작동 방법.
  26. 제20항에 있어서,
    상기 제1 명령 정보는 제1 데이터 오류 정정 플래그를 포함하고, 상기 제2 명령 정보는 제2 데이터 오류 정정 플래그를 포함하며, 그리고 상기 작동 방법은:
    상기 SPI IC가 SPI 아키텍처의 마스터 IC인 때에, 제1 데이터 오류 정정 플래그를 설정하여 상기 제1 데이터 정보에 대한 오류 정정 작업을 활성화 하도록 상기 SPI 아키텍처 내 슬레이브 IC에 통지하며, 또는 상기 제1 데이터 오류 정정 플래그를 리셋하여 상기 제1 데이터 정보에 대한 오류 정정 작업을 비활성화 하도록 상기 SPI 아키텍처 내 슬레이브 IC에 통지하는 단계;
    상기 SPI IC가 SPI 아키텍처의 슬레이브 IC이며, 상기 SPI IC가 SPI 아키텍처의 마스터 IC에 의해 선택된 타겟 슬레이브 회로이며, 그리고 상기 제2 데이터 오류 정정 플래그가 활성일 때에, 상기 제4 디버깅 정보를 사용하여 상기 제2 데이터 정보를 확인하는 단계; 그리고
    상기 SPI IC가 SPI 아키텍처의 슬레이브 IC이며, 상기 SPI IC가 SPI 아키텍처의 마스터 IC에 의해 선택된 타겟 슬레이브 회로이며, 그리고 상기 제2 데이터 오류 정정 플래그가 비활성일 때에, 상기 제2 데이터 정보를 확인하지 않는 단계를 더 포함하는, 작동 방법.
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