KR20230084063A - 금속 실리콘 질화물 막들을 형성하기 위한 nh 라디칼 열 질화 - Google Patents

금속 실리콘 질화물 막들을 형성하기 위한 nh 라디칼 열 질화 Download PDF

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하이링 리우
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Abstract

반도체 디바이스들 및 반도체 디바이스들을 형성하는 방법들이 설명된다. 금속 실리콘 질화물 막들을 형성하는 방법이 개시된다. 본 개시내용의 일부 실시예들은 금속 규화물 또는 금속 막을 처리하는 데 암모니아 플라즈마를 사용하여 금속 실리콘 질화물 막을 형성하는 프로세스를 제공한다. 암모니아 플라즈마 처리는, NH* 라디칼들을 생성하고 NH* 라디칼들이 금속 규화물을 통해 확산하여 실리콘 질화물(SiN)이 실질적으로 없는 금속 실리콘 질화물 막을 형성한다. 금속 실리콘 질화물 막들은 열 프로세스들 또는 질소 플라즈마 노출을 이용한 플라즈마 프로세스들에 의해 증착되는 막들에 비해 개선된 저항을 갖는다.

Description

금속 실리콘 질화물 막들을 형성하기 위한 NH 라디칼 열 질화 {NH RADICAL THERMAL NITRIDATION TO FORM METAL SILICON NITRIDE FILMS}
[0001] 본 개시내용의 실시예들은 전자 디바이스(electronic device)들 및 전자 디바이스 제조 분야에 관한 것이다. 더 구체적으로, 본 개시내용의 실시예들은 실리콘 질화물(SiN)을 실질적으로 함유하지 않는 금속 실리콘 질화물 막을 포함하는 전자 디바이스들 및 이들을 형성하는 방법들을 제공한다.
[0002] 집적 회로들은 단일 칩 상에 수백만 개의 트랜지스터(transistor)들, 커패시터(capacitor)들 및 저항기들을 포함할 수 있는 복잡한 디바이스들로 발전하였다. 집적 회로 발전 과정에서, 기하형상 사이즈(즉, 제작 프로세스를 사용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인))는 감소된 반면, 기능 밀도(즉, 칩 면적당 상호연결된 디바이스들의 수)는 일반적으로 증가되었다.
[0003] 반도체 기판들 상의 집적 회로 밀도가 극적으로 증가되었고, DRAM(dynamic random-access memory) 상의 최소 피처 사이즈들, 이를테면 FET(field effect transistor) 채널 길이들 및 워드 라인 폭(word line width)들이 극적으로 감소되었다.
[0004] DRAM의 한 가지 어려움은, 비트 라인 콘택(bit line contact)이 프로세스 흐름에서 조기에 형성되는 금속 대 실리콘 소형 콘택이라는 것이다. 비트 라인 콘택은 규화물의 응집 없이 높은 온도들을 견뎌야 한다. 현재의 제조 방법들은 텅스텐 질화물(WN) 또는 질소(N2) 및 RTP(rapid thermal processing)를 사용하여 질소(N2)를 티타늄 규화물(TiSi)과 반응시켜 티타늄 실리콘 질화물(TiSiN)을 형성한다. 그러나, 텅스텐 질화물(WN)은 높은 스텝 커버리지(step coverage)로 증착시키기 어렵고, 질소(N2)는 실리콘(Si)과 직접적으로 반응하여 기판 상에 실리콘 질화물(SiN)을 형성하여, 높은 접촉 저항을 초래한다.
[0005] 따라서, 티타늄 실리콘 질화물(TiSiN)의 형성 동안 최소의 실리콘 질화물(SiN)이 형성되는 비트 라인 콘택들을 형성하는 방법들이 본 기술분야에 필요하다.
[0006] 본 개시내용의 하나 이상의 실시예들은 반도체 디바이스를 형성하는 방법에 관한 것이다. 하나 이상의 실시예들에서, 방법은: 금속 규화물 막을 450℃ 내지 1000℃ 범위의 온도에서 암모니아(NH3)를 포함하는 플라즈마에 노출시켜 NH 라디칼들을 형성하고 NH 라디칼들이 금속 규화물 막을 통해 확산하여 실리콘 질화물(SiN)을 실질적으로 함유하지 않는 금속 실리콘 질화물 막을 형성하는 단계를 포함한다.
[0007] 본 개시내용의 부가적인 실시예들은 반도체 디바이스를 형성하는 방법에 관한 것이다. 하나 이상의 실시예들에서, 방법은: 티타늄 막을 450℃ 내지 1000℃ 범위의 온도에서 암모니아(NH3)를 포함하는 플라즈마에 노출시켜 NH 라디칼들을 형성하고 NH 라디칼들이 티타늄 막을 통해 확산하여 실리콘 질화물(SiN)을 실질적으로 함유하지 않는 티타늄 실리콘 질화물(TiSiN) 막을 형성하는 단계를 포함한다.
[0008] 본 개시내용의 추가적인 실시예들은, 프로세싱 챔버의 제어기에 의해 실행될 때, 프로세싱 챔버로 하여금, 금속 규화물 막을 450℃ 내지 1000℃ 범위의 온도에서 암모니아(NH3)를 포함하는 플라즈마에 노출시켜 NH 라디칼들을 형성하고 NH 라디칼들이 금속 규화물 막을 통해 확산하여 실리콘 질화물(SiN)을 실질적으로 함유하지 않는 금속 실리콘 질화물 막을 형성하는 동작들을 수행하게 하는 명령들을 포함하는, 비-일시적 컴퓨터 판독가능 매체에 관한 것이다.
[0009] 본 개시내용의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된 본 개시내용의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 본 개시내용의 단지 전형적인 실시예들을 예시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들에 적용될 수 있기 때문이라는 점에 주목해야 한다. 본원에서 설명되는 바와 같은 실시예들은, 유사한 참조번호들이 유사한 엘리먼트(element)들을 표시하는 첨부된 도면들의 도들에서 제한이 아니라 예로서 예시된다.
[0010] 도 1은 본 개시내용의 하나 이상의 실시예에 따른, 막의 형성을 위한 프로세스 흐름도를 예시한다.
[0011] 도 2a 내지 도 2d는 본 개시내용의 하나 이상의 실시예에 따른, 막의 형성 동안의 예시적인 기판의 단면도들을 예시한다.
[0012] 본 개시내용의 몇몇 예시적인 실시예들을 설명하기 전에, 본 개시내용은 하기의 설명에서 기술되는 구성 또는 프로세스 단계들의 세부사항들로 제한되지 않음이 이해되어야 한다. 본 개시내용은 다른 실시예들이 가능하며, 다양한 방식들로 실시되거나 수행될 수 있다.
[0013] 본 명세서 및 첨부된 청구항들에서 사용된 바와 같이, "기판"이라는 용어는, 프로세스가 작용하는 표면 또는 표면의 일부분을 지칭한다. 또한, 문맥상 명확하게 달리 표시되지 않는 한, 기판에 대한 언급은 기판의 일부만을 나타낼 수 있다는 것이 당업자들에 의해 이해될 것이다. 부가적으로, 기판 상에 증착하는 것에 대한 언급은 베어(bare) 기판, 및 하나 이상의 막들 또는 피처(feature)들이 상부에 증착 또는 형성된 기판 둘 모두를 의미할 수 있다.
[0014] 본원에서 사용된 바와 같은 "기판"은, 제조 프로세스 동안 막 프로세싱이 수행되는, 임의의 기판, 또는 기판 상에 형성된 재료 표면을 지칭한다. 예컨대, 프로세싱이 수행될 수 있는 기판 표면은, 애플리케이션(application)에 따라, 재료들, 이를테면 실리콘, 실리콘 산화물, 스트레인드 실리콘(strained silicon), SOI(silicon on insulator), 탄소 도핑된 실리콘 산화물들, 비정질 실리콘, 도핑된 실리콘, 게르마늄, 갈륨 비소, 유리, 사파이어, 및 임의의 다른 재료들, 이를테면, 금속들, 금속 질화물들, 금속 합금들, 및 다른 전도성 재료들을 포함한다. 기판들은 반도체 웨이퍼들을 포함하나 이에 제한되지 않는다. 기판들은 기판 표면을 폴리싱, 에칭, 환원, 산화, 히드록실화(hydroxylate), 어닐링, 및/또는 베이킹하기 위해 전처리 프로세스에 노출될 수 있다. 본 개시내용에서, 기판 표면 자체에 대해 직접 막을 프로세싱하는 것 외에도, 개시된 막 프로세싱 단계들 중 임의의 막 프로세싱 단계는 또한, 하기에서 보다 상세히 개시되는 바와 같이 기판 상에 형성된 하부 층에 대해 수행될 수 있으며, "기판 표면"이라는 용어는 문맥이 나타내는 바와 같이 그러한 하부 층을 포함하도록 의도된다. 따라서, 예컨대, 막/층 또는 부분적인 막/층이 기판 표면 상에 증착된 경우, 새롭게 증착된 막/층의 노출된 표면이 기판 표면이 된다.
[0015] 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, "전구체", "반응물", "반응성 가스" 등의 용어들은 기판 표면과 반응할 수 있는 임의의 가스성 종을 지칭하기 위해 상호 교환 가능하게 사용된다.
[0016] 본원에서 사용되는 바와 같이, "동적 랜덤-액세스 메모리(dynamic random-access memory)" 또는 "DRAM"이라는 용어는, 커패시터에 전하(즉, 2진 1) 또는 무전하(즉, 2진 0)의 패킷(packet)을 저장함으로써 데이텀 비트(datum bit)를 저장하는 메모리 셀을 지칭한다. 전하는 액세스 트랜지스터를 통해 커패시터 상으로 게이팅되고 동일한 트랜지스터를 켜고 트랜지스터 출력의 상호연결 라인 상에 전하 패킷을 덤핑하여 생성된 전압 섭동(voltage perturbation)을 관찰함으로써 감지된다. 따라서, 단일 DRAM 셀은 하나의 트랜지스터와 하나의 커패시터로 만들어진다.
[0017] 본 개시내용의 실시예들은 실리콘 질화물(SiN)을 실질적으로 함유하지 않는 금속 실리콘 질화물 막들, 예컨대 티타늄 실리콘 질화물(TiSiN)을 형성하기 위한 방법들에 관한 것이다. 금속 실리콘 질화물 막들은 티타늄 규화물(TiSi)의 막들 또는 실리콘(Si) 상의 티타늄/티타늄 질화물(Ti/TiN)의 막들로부터 형성될 수 있다. 금속 실리콘 질화물 막들은 열 플라즈마 프로세스를 사용하여 형성될 수 있다.
[0018] 도 1은 본 개시내용의 하나 이상의 실시예에 따른, 기판 상에 금속 실리콘 질화물 막을 형성하기 위한 일반화된 방법(10)을 도시한다. 방법(10)은 일반적으로, 금속 막을 상부에 갖는 기판이 프로세싱 챔버 내에 제공 및 배치되는 동작(12)에서 시작된다. 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, "제공되는"이라는 용어는, 기판 또는 기판 표면이 프로세싱에 이용 가능하게 되는 것(예컨대, 프로세싱 챔버에 포지셔닝됨)을 의미한다. 동작(14)에서, 금속 막을 상부에 갖는 기판이 암모니아 플라즈마에 노출되어 금속 실리콘 질화물 막을 형성한다. 동작(16)에서, 방법(10)은 선택적인 포스트-프로세싱 동작으로 이동한다.
[0019] 도 2a 내지 도 2d는 본 개시내용의 하나 이상의 실시예들에 따른, 금속 실리콘 질화물 막의 형성 동안의 예시적인 디바이스(100)의 단면도들을 예시한다. 도 1 및 도 2a를 참조하면, 동작(12)에서, 금속 막(104)을 상부에 갖는 기판(102)이 제공된다. 기판(102)은 당업자에게 공지된 임의의 적합한 재료를 포함할 수 있다. 일부 실시예들에서, 기판(102)은 실리콘(Si) 또는 실리콘 게르마늄(SiGe)을 포함한다.
[0020] 금속 막(104)은 당업자에게 공지된 임의의 적합한 금속을 포함할 수 있다. 하나 이상의 실시예들에서, 금속 막(104)은 티타늄(Ti), 코발트(Co), 몰리브덴(Mo), 루테늄(Ru), 텅스텐(W), 니켈(Ni) 등으로부터 선택된 금속을 포함한다. 금속 막(104)이 기판(102) 상에 형성될 때, 금속 규화물(103)이 생성될 수 있다는 것은 당업자에 의해 인식될 것이다. 하나 이상의 실시예들에서, 금속 규화물(103)은 티타늄 규화물(TiSi), 코발트 규화물(CoSi), 몰리브덴 규화물(MoSi), 루테늄 규화물(RuSi), 텅스텐 규화물(WSi), 니켈 규화물(NiSi) 등을 포함한다.
[0021] 하나 이상의 실시예들에서, 금속 막(104)은 실리콘을 포함하는 기판(102) 상의 티타늄(Ti) 또는 티타늄/티타늄 질화물(Ti/TiN)을 포함한다. 따라서, 일부 실시예들에서, 금속 규화물(103)은 티타늄 규화물(TiSi)이다.
[0022] 금속 막(104) 또는 금속 규화물(103)은 임의의 적합한 두께를 가질 수 있다. 하나 이상의 실시예들에서, 금속 막(104) 또는 금속 규화물(103)은 0.5 nm 내지 15 nm의 범위, 또는 1 nm 내지 10 nm의 범위, 또는 2 nm 내지 6 nm의 범위의 두께를 갖는다.
[0023] 금속 막(104)은 당업자에게 공지된 임의의 적합한 증착 프로세스에 의해 형성될 수 있다. 하나 이상의 실시예들에서, 증착 프로세스는 ALD(atomic layer deposition), PVD(physical vapor deposition), CVD(chemical vapor deposition) 등을 포함한다.
[0024] 금속 막(104)을 형성하는 프로세스는 일정 시간 기간 동안 전구체에 기판을 노출시킴으로써 시작될 수 있다. 일부 실시예들에서, 전구체는 플라즈마를 사용하지 않고 공급된다.
[0025] 본원에서 사용되는 바와 같은 "펄스(pulse)" 또는 "도즈(dose)"는 프로세스 챔버 내로 간헐적으로 또는 비-연속적으로 도입되는 소스 가스의 양을 지칭하는 것으로 의도된다. 각각의 펄스 내의 특정 화합물의 양은 펄스의 지속기간에 따라 시간이 지남에 따라 변할 수 있다. 특정 프로세스 가스는 단일 화합물, 또는 2개 이상의 화합물들의 혼합물/조합물, 예컨대 아래에서 설명되는 프로세스 가스들을 포함할 수 있다.
[0026] 전구체는 추후 반응을 위해 기판 표면 상에 반응성 종의 층을 흡착시키기 위한 임의의 적합한 화합물일 수 있다. 반응성 종은 또한, 전구체의 아이덴티티(identity)에 의해 지칭될 수 있다. 예컨대, 기판을 티타늄 전구체에 노출시키는 것은 티타늄 종으로 지칭되는 반응성 종을 형성할 것이다.
[0027] 일부 실시예들에서, 전구체는 티타늄(Ti), 코발트(Co), 몰리브덴(Mo), 루테늄(Ru), 텅스텐(W), 니켈(Ni) 등 중 하나 이상으로부터 선택된 금속을 포함한다. 따라서, 일부 실시예들에서, 금속 막(104)은 티타늄(Ti), 코발트(Co), 몰리브덴(Mo), 루테늄(Ru), 텅스텐(W), 니켈(Ni) 등 중 하나 이상을 포함한다.
[0028] 일부 실시예들에서, 금속 막(104)은 티타늄(Ti) 및 티타늄 질화물(TiN)을 포함하거나 또는 이들을 필수적 요소로 하여 구성된다(consists essentially of). 일부 실시예들에서, 금속 막(104)은 티타늄(Ti)을 포함하거나 또는 이를 필수적 요소로 하여 구성된다.
[0029] 도 1 및 도 2b를 참조하면, 동작(14)에서, 디바이스(100)는 플라즈마에 노출되고 플라즈마로 처리된다. 하나 이상의 실시예들에서, 플라즈마는 암모니아(NH3) 플라즈마이다. 암모니아 플라즈마는 플라즈마 가스로부터 생성되어 라디칼들을 형성할 수 있다. 하나 이상의 실시예들에서, 암모니아 플라즈마는 금속 막(104) 또는 금속 규화물(103)의 표면 상에 NH* 라디칼들(106)을 형성한다. 하나 이상의 실시예들에서, 플라즈마는 NH* 라디칼들을 포함한다. 일부 실시예들에서, 플라즈마 가스는 암모니아 가스(NH3)를 포함한다. 일부 실시예들에서, 플라즈마 가스는 불활성 가스를 추가로 포함한다. 불활성 가스는, 아르곤(Ar), 헬륨(He), 및 제논(Xe)을 포함하나 이에 제한되지 않는 임의의 적합한 불활성 가스를 포함할 수 있다. 일부 실시예들에서, 암모니아 가스가 펄싱되는 동안 불활성 가스가 연속적으로 유동된다. 하나 이상의 실시예들에서, 암모니아 플라즈마는 최대 NH* 라디칼들을 생성하기 위해 불활성 가스로 희석된다. 하나 이상의 실시예들에서, 암모니아 대 불활성 가스(즉, NH3:Ar, NH3:He, NH3:Xe)의 비율은 1:10,000 내지 10:1의 범위, 또는 1:100 내지 1:5의 범위이거나 또는 1:10의 비율이다.
[0030] 일부 실시예들에서, 암모니아 플라즈마 가스는 프로세싱 챔버 내로 유동되고, 이후 점화되어 다이렉트 플라즈마(direct plasma)가 형성된다. 일부 실시예들에서, 암모니아 플라즈마 가스는 원격 플라즈마를 형성하기 위해 프로세싱 챔버 외부에서 점화된다.
[0031] 일부 실시예들에서, 암모니아 플라즈마는 ICP(inductively coupled plasma)이다. 일부 실시예들에서, 암모니아 플라즈마는 CCP(conductively coupled plasma)이다. 일부 실시예들에서, 암모니아 플라즈마는 마이크로파 플라즈마이다. 일부 실시예들에서, 암모니아 플라즈마는 고온 와이어를 통해 암모니아 플라즈마 가스를 통과시킴으로써 생성된다.
[0032] 도 2c 및 도 2d를 참조하면, 금속 막(104) 또는 금속 규화물(103)을 450℃ 내지 1000℃ 범위의 온도에서 암모니아(NH3)를 포함하는 플라즈마에 노출시키는 것이 NH* 라디칼들(106)을 형성시키고 NH* 라디칼들(106)이 금속 막(104)(또는 금속 규화물(103))을 통해 확산하여 실리콘 질화물(SiN)을 실질적으로 함유하지 않는 금속 실리콘 질화물 막(108)을 형성한다. 일부 실시예들에서, 금속 막(104)은 600℃ 내지 850℃ 범위의 온도에서 암모니아 플라즈마에 노출된다.
[0033] 플라즈마 처리는 임의의 적합한 압력을 가질 수 있다. 하나 이상의 실시예들에서, 디바이스(100)는 0.2 Torr 내지 5 Torr 미만의 범위, 또는 0.2 Torr 내지 4.5 Torr의 범위, 또는 0.2 Torr 내지 3.5 Torr의 범위, 또는 0.2 Torr 내지 2.5 Torr의 범위, 또는 0.2 Torr 내지 1.5 Torr의 범위내의 압력에서 암모니아 플라즈마로 처리된다.
[0034] 플라즈마 처리는 임의의 적합한 시간 기간 동안 발생할 수 있다. 하나 이상의 실시예들에서, 디바이스(100)는, 10초 내지 10분의 범위, 또는 10초 내지 5분의 범위, 또는 10초 내지 4.5분의 범위, 또는 10초 내지 3분의 범위, 또는 10초 내지 2분의 범위, 또는 30초 내지 2분의 범위의 시간 기간 동안 암모니아 플라즈마로 처리된다.
[0035] 이론에 의해 구속되도록 의도하는 것은 아니지만, 암모니아 플라즈마로부터의 NH* 라디칼들(106)의 질소 원자(N)는 금속 막(104)의 금속 또는 금속 규화물(103)의 금속에만 결합하여, 실리콘 질화물(SiN)이 형성될 수 없는 것으로 생각된다. 본원에서 사용되는 바와 같이, "실리콘 질화물(SiN)이 형성될 수 없다"라는 어구는, NH*가 실리콘(Si) ― 벌크 또는 기판 실리콘 층 ―과 반응하지 않아, 금속 규화물 층 아래에 그리고 금속 규화물과 실리콘 기판의 계면에 있을 수 있는 실리콘 질화물(SiN) 층을 형성하지 않을 것임을 의미한다. 이론에 의해 구속되도록 의도하는 것은 아니지만, NH*로부터의 N이 한쪽은 TiSi 층의 Ti와 결합하고 다른 쪽은 Si와 결합할 수 있어, Ti와만 결합하는 NH*로부터의 N 외에 Ti-N-Si 결합을 형성할 가능성이 있다. 하나 이상의 실시예들에서, NH*로부터의 N은 Si 기판과 같은 모든 Si-Si 결합 환경들에서 Si와 결합하는 것은 아니다.
[0036] 따라서, 금속 실리콘 질화물 막(108)은 실리콘 질화물(SiN)을 실질적으로 함유하지 않는다. 본원에서 사용되는 바와 같이, "실질적으로 함유하지 않는"이라는 용어는, 금속 실리콘 질화물 막(108)에 4% 미만, 3% 미만, 2% 미만, 1% 미만, 및 0.5% 미만을 포함하여, 5% 미만의 실리콘 질화물(SiN)이 존재함을 의미한다.
[0037] 하나 이상의 실시예들에서, 금속 실리콘 질화물 막(108)은, 티타늄 실리콘 질화물(TiSiN), 코발트 실리콘 질화물(CoSiN), 몰리브덴 실리콘 질화물(MoSiN), 루테늄 실리콘 질화물(RuSiN), 텅스텐 실리콘 질화물(WSiN), 니켈 실리콘 질화물(NiSiN) 등을 포함한다. 하나 이상의 실시예들에서, 금속 실리콘 질화물 막(108)은 실리콘 질화물(SiN)을 실질적으로 함유하지 않는다.
[0038] 하나 이상의 실시예들에서, 금속 실리콘 질화물 막(108)은 티타늄 실리콘 질화물(TiSiN) 막이고, 10 중량% 미만의 실리콘 질화물(SiN)을 포함한다. 다른 실시예들에서, 티타늄 실리콘 질화물(TiSiN) 막은 5 중량% 미만의 실리콘 질화물(SiN)을 포함한다. 그리고 또 다른 실시예들에서, 티타늄 실리콘 질화물(TiSiN) 막은 1 중량% 미만의 실리콘 질화물(SiN)을 포함한다.
[0039] 일부 실시예들에서, 본 개시내용의 금속 실리콘 질화물 막들(108)은 보다 낮은 저항률을 갖는다. 일부 실시예들에서, 금속 실리콘 질화물 막(108), 예컨대 티타늄 실리콘 질화물(TiSiN) 막의 저항률은 200 μΩ·cm 이하, 180 μΩ·cm 이하, 160 μΩ·cm 이하, 150 μΩ·cm 이하, 또는 140 μΩ·cm 이하이다. 일부 실시예들에서, 본 개시내용의 금속 실리콘 질화물 막들은 질소 플라즈마 노출을 이용한 플라즈마 프로세스에 의해 증착된 금속 실리콘 질화물 막보다 더 낮은 저항률을 갖는다. 일부 실시예들에서, 본 개시내용의 금속 실리콘 질화물 막들은 열 프로세스에 의해 증착된 금속 실리콘 질화물 막보다 더 낮은 저항률을 갖는다.
[0040] 금속 실리콘 질화물 막(108)은 임의의 적합한 두께를 가질 수 있다. 하나 이상의 실시예들에서, 금속 실리콘 질화물 막(108)은 0.5 nm 내지 15 nm의 범위, 또는 1 nm 내지 10 nm의 범위, 또는 2 nm 내지 6 nm의 범위의 두께를 갖는다.
[0041] 동작(16)에서, 방법(10)은 종료될 수 있거나 또는 선택적인 추가 프로세싱(예컨대, 금속 막의 벌크 증착, 어닐링)을 위해 진행될 수 있다.
[0042] 하나 이상의 실시예들에서, 금속 실리콘 질화물 막(108)은 DRAM 비트 라인 콘택의 일부이다. 본원에서 사용되는 바와 같이, "비트 라인"이라는 용어는 전기 전도체인 재료의 층(들)을 지칭한다. 비트 라인 콘택은, 금속 규화물 막이 형성되는, 실리콘과 비트 라인 사이 연결부이다.
[0043] 그러한 실시예들에서, 기판(102)은 실리콘(Si)을 포함할 수 있고, 금속 막(104)은 티타늄(Ti) 또는 티타늄 질화물(TiN)을 포함할 수 있다. 따라서, 금속 규화물(103)은 티타늄 규화물(TiSi)이다. 티타늄 규화물이 암모니아 플라즈마로 처리될 때, 실리콘 질화물(SiN)을 실질적으로 함유하지 않는 티타늄 실리콘 질화물(TiSiN)이 형성된다.
[0044] 하나 이상의 실시예들에서, 플라즈마를 생성하고 암모니아 플라즈마로 금속 막을 처리하기 위해, 플라즈마 프로세싱 장치가 사용된다. 하나 이상의 실시예들에서, 플라즈마 프로세싱 장치는 독립형 툴이고, 클러스터 툴의 일부가 아니다. 다른 실시예들에서, 플라즈마 프로세싱 장치는 클러스터 툴의 일부이다.
[0045] 본 개시내용에 대해 적용될 수 있는 몇몇 잘-알려진 클러스터 툴들은 Olympia®, Continuum®, 및 Trillium®이며, 이들 모두는 캘리포니아, 산타클라라의 어플라이드 머티어리얼스, 인코포레이티드(Applied Materials, Inc.)로부터 입수 가능하다. 그러나, 챔버들의 정확한 배열(arrangement) 및 조합은 본원에서 설명되는 바와 같은 프로세스의 특정 단계들을 수행하는 목적들을 위해 변경될 수 있다. 사용될 수 있는 다른 프로세싱 챔버들은, CLD(cyclical layer deposition), ALD(atomic layer deposition), CVD(chemical vapor deposition), PVD(physical vapor deposition), 플라즈마 처리, 에칭, 사전-세정, 화학적 세정, 열 처리, 이를테면 RTP, 플라즈마 질화, 탈기, 히드록실화 및 다른 기판 프로세스들을 포함하나 이에 제한되지 않는다. 클러스터 툴 상의 챔버에서 프로세스들을 수행함으로써, 후속 막을 증착하기 전에 산화 없이, 대기 불순물들에 의한 기판의 표면 오염이 방지될 수 있다.
[0046] 하나 이상의 실시예들에 따르면, 기판은 연속적으로 진공 또는 "로드 록(load lock)" 조건들 하에 있으며, 하나의 챔버로부터 다음 챔버로 이동될 때 주변 공기에 노출되지 않는다. 따라서, 이송 챔버들은 진공 하에 있고, 진공 압력 하에서 "펌프 다운(pump down)"된다. 불활성 가스들이 프로세싱 챔버들 또는 이송 챔버들 내에 존재할 수 있다. 일부 실시예들에서, 불활성 가스는 반응물들(예를 들어, 반응물) 중 일부 또는 전부를 제거하기 위한 퍼지 가스로서 사용된다. 하나 이상의 실시예들에 따르면, 반응물들(예를 들어, 반응물)이 증착 챔버로부터 이송 챔버 및/또는 부가적인 프로세싱 챔버로 이동하는 것을 방지하기 위해, 퍼지 가스가 증착 챔버의 출구에서 주입된다. 따라서, 불활성 가스의 유동은 챔버의 출구에서 커튼을 형성한다.
[0047] 기판은 단일 기판 증착 챔버들에서 프로세싱될 수 있으며, 여기서, 단일 기판이 로딩되고, 프로세싱되며, 그리고 다른 기판이 프로세싱되기 전에 언로딩된다. 기판은 또한, 다수의 기판들이 챔버의 제1 부분 내로 개별적으로 로딩되고, 챔버를 통해 이동하며, 챔버의 제2 부분으로부터 언로딩되는 컨베이어 시스템과 유사하게, 연속적인 방식으로 프로세싱될 수 있다. 챔버 및 연관된 컨베이어 시스템의 형상은 직선 경로 또는 곡선 경로를 형성할 수 있다. 부가적으로, 프로세싱 챔버는, 다수의 기판들이 중심 축을 중심으로 이동되고, 캐러셀 경로(carousel path) 전체에 걸쳐 증착, 에칭, 어닐링, 세정 등의 프로세스들에 노출되는 캐러셀일 수 있다.
[0048] 프로세싱 동안, 기판은 가열 또는 냉각될 수 있다. 그러한 가열 또는 냉각은, 기판 지지부의 온도를 변화시키는 것, 및 가열된 또는 냉각된 가스들을 기판 표면으로 유동시키는 것을 포함하나 이에 제한되지 않는 임의의 적합한 수단에 의해 달성될 수 있다. 일부 실시예들에서, 기판 지지부는 기판 온도를 전도적으로 변화시키도록 제어될 수 있는 가열기/냉각기를 포함한다. 하나 이상의 실시예들에서, 이용되는 가스들(반응성 가스들 또는 불활성 가스들)은 기판 온도를 국부적으로 변화시키기 위해 가열 또는 냉각된다. 일부 실시예들에서, 기판 온도를 대류적으로 변화시키기 위해, 가열기/냉각기는 기판 표면에 인접하게 챔버 내에 포지셔닝된다.
[0049] 기판은 또한, 프로세싱 동안 정지되어 있거나 또는 회전될 수 있다. 회전하는 기판은 연속적으로 또는 불연속적인 단계들로 (기판 축을 중심으로) 회전될 수 있다. 예컨대, 기판은 전체 프로세스에 걸쳐 회전될 수 있거나, 또는 기판은 상이한 반응성 또는 퍼지 가스들에 대한 노출들 사이에서 소량 회전될 수 있다. 프로세싱 동안 (연속적으로 또는 단계적으로) 기판을 회전시키는 것은, 예컨대, 가스 유동 기하형상들에서의 국부적인 변동성의 영향을 최소화함으로써, 더 균일한 증착 또는 에칭을 생성하는 것을 도울 수 있다.
[0050] 하나 이상의 실시예들은 프로세싱 챔버의 제어기에 의해 실행될 때, 프로세싱 챔버로 하여금, 기판을 금속 전구체 및 반응물에 노출시켜 기판 상에 금속 막을 형성하고 - 기판은 금속 규화물을 포함함-; 그리고 금속 막을 450℃ 내지 1000℃ 범위의 온도에서 암모니아(NH3)를 포함하는 플라즈마에 노출시켜 NH 라디칼들을 형성하고 NH 라디칼들이 금속 막을 통해 확산하여 실리콘 질화물(SiN)을 실질적으로 함유하지 않는 금속 실리콘 질화물 막을 형성하는 동작들을 수행하게 하는 명령들을 포함하는, 비-일시적 컴퓨터 판독가능 매체를 제공한다.
[0051] 본원에서 논의되는 재료들 및 방법들을 설명하는 문맥에서(특히, 다음의 청구항들의 맥락에서) 단수표현들 및 유사한 지시대상들의 사용은 본원에서 달리 지시되거나 또는 문맥 상 명백하게 부정되지 않는 한, 단수형 및 복수형 둘 모두를 포함하는 것으로 해석되어야 한다. 본원에서 값들의 범위들의 언급은, 달리 표시되지 않는 한, 단지, 범위 내에 속하는 각각의 개별 값을 개별적으로 언급하는 약칭 방법(shorthand method)으로서의 역할을 하도록 의도될 뿐이며, 각각의 개별 값은, 각각의 개별 값이 마치 본원에서 개별적으로 언급된 것처럼 본 명세서에 포함된다. 본원에서 설명된 모든 방법들은 본원에서 달리 지시되거나 아니면 문맥상 명백하게 부정되지 않는 한, 임의의 적합한 순서로 수행될 수 있다. 본원에서 제공된 임의의 그리고 모든 예들, 또는 예시적인 언어(예컨대, "이를테면")의 사용은 단지 재료들 및 방법들을 더 자명하게 하기 위한 것일 뿐이며, 달리 청구되지 않는 한 본 발명의 범위에 제한을 두지 않는다. 본 명세서의 어떠한 언어도, 임의의 청구되지 않은 엘리먼트를 개시된 재료들 및 방법들의 실시에 필수적인 것으로서 나타내는 것으로 해석되어서는 안 된다.
[0052] 본 명세서 전반에 걸쳐 "일 실시예", "특정 실시예들", "하나 이상의 실시예들" 또는 "실시예"에 대한 언급은, 실시예와 관련하여 설명되는 특정 특징, 구조, 재료, 또는 특성이 본 개시내용의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전반에 걸쳐 다양한 곳들에서 "하나 이상의 실시예들에서", "특정 실시예들에서", "일 실시예에서" 또는 "실시예에서"와 같은 어구들의 출현들은 반드시 본 개시내용의 동일한 실시예를 지칭하는 것은 아니다. 게다가, 특정 특징들, 구조들, 재료들, 또는 특성들은 하나 이상의 실시예들에서 임의의 적합한 방식으로 조합될 수 있다.
[0053] 본원에서의 개시내용이 특정 실시예들을 참조하여 설명되었지만, 이 실시예들은 단지 본 개시내용의 애플리케이션들 및 원리들을 예시하는 것임이 이해되어야 한다. 본 개시내용의 사상 및 범위를 벗어나지 않으면서 본 개시내용의 방법 및 장치에 대해 다양한 변형들 및 변화들이 이루어질 수 있음이 당업자들에게 자명할 것이다. 따라서, 본 개시내용은 첨부된 청구항들 및 이들의 등가물들의 범위 내에 있는 변형들 및 변화들을 포함하는 것으로 의도된다.

Claims (20)

  1. 반도체 디바이스를 형성하는 방법으로서, 상기 방법이
    금속 규화물 막을 450℃ 내지 1000℃ 범위의 온도에서 암모니아(NH3)를 포함하는 플라즈마에 노출시켜 NH 라디칼들을 형성하고 상기 NH 라디칼들이 상기 금속 규화물 막을 통해 확산하여 실리콘 질화물(SiN)을 실질적으로 함유하지 않는 금속 실리콘 질화물 막을 형성하는 단계를 포함하는, 방법.
  2. 제1항에 있어서, 상기 플라즈마가 아르곤(Ar), 헬륨(He), 및 제논(Xe)으로부터 선택되는 불활성 가스를 추가로 포함하는, 방법.
  3. 제2항에 있어서, 상기 암모니아(NH3) 및 상기 불활성 가스가 1:1000 내지 1:5의 비율로 존재하는, 방법.
  4. 제1항에 있어서, 상기 플라즈마가 0.2 Torr 내지 5 Torr의 범위의 압력을 갖는, 방법.
  5. 제1항에 있어서, 상기 금속 실리콘 질화물 막이 10 중량% 미만의 실리콘 질화물(SiN)을 포함하는, 방법.
  6. 제1항에 있어서, 상기 플라즈마가 원격 플라즈마인, 방법.
  7. 제1항에 있어서, 상기 금속 규화물 막이 600℃ 내지 850℃ 범위의 온도에서 상기 플라즈마에 노출되는, 방법.
  8. 제1항에 있어서, 상기 금속 규화물 막이 티타늄(Ti), 코발트(Co), 몰리브덴(Mo), 루테늄(Ru), 텅스텐(W), 및 니켈(Ni)로부터 선택되는 금속을 포함하는, 방법.
  9. 제1항에 있어서, 상기 금속 규화물 막이, 티타늄 규화물(TiSi), 코발트 규화물(CoSi), 몰리브덴 규화물(MoSi), 루테늄 규화물(RuSi), 텅스텐 규화물(WSi), 및 니켈 규화물(NiSi)로부터 선택되는, 방법.
  10. 제1항에 있어서, 상기 금속 실리콘 질화물 막이, 티타늄 실리콘 질화물(TiSiN), 코발트 실리콘 질화물(CoSiN), 몰리브덴 실리콘 질화물(MoSiN), 루테늄 실리콘 질화물(RuSiN), 텅스텐 실리콘 질화물(WSiN), 및 니켈 실리콘 질화물(NiSiN)로부터 선택되는, 방법.
  11. 제1항에 있어서, 상기 금속 실리사이드 막이 2 nm 내지 6 nm의 범위의 두께를 갖는, 방법.
  12. 제1항에 있어서, 상기 금속 규화물 막이 기판 상의 금속 막을 포함하고, 상기 금속 막은 티타늄(Ti), 코발트(Co), 몰리브덴(Mo), 루테늄(Ru), 텅스텐(W), 니켈(Ni), 및 티타늄 질화물(TiN) 중 하나 이상을 포함하고, 상기 기판은 실리콘(Si) 또는 실리콘 게르마늄(SiGe)으로부터 선택되는, 방법.
  13. 제1항에 있어서, 상기 금속 규화물 막이 30초 내지 2분의 범위의 시간 기간 동안 상기 플라즈마에 노출되는, 방법.
  14. 반도체 디바이스를 형성하는 방법으로서, 상기 방법이
    티타늄 막을 450℃ 내지 1000℃ 범위의 온도에서 암모니아(NH3)를 포함하는 플라즈마에 노출시켜 NH 라디칼들을 형성하고 상기 NH 라디칼들이 상기 티타늄 막을 통해 확산하여 실리콘 질화물(SiN)을 실질적으로 함유하지 않는 티타늄 실리콘 질화물(TiSiN) 막을 형성하는 단계를 포함하는, 방법.
  15. 제13항에 있어서, 상기 티타늄 막이 티타늄(Ti), 티타늄/티타늄 질화물(Ti/TiN), 및 티타늄 규화물(TiS)로부터 선택되는, 방법.
  16. 제13항에 있어서, 상기 티타늄 실리콘 질화물(TiSiN) 막이 10 중량% 미만의 실리콘 질화물(SiN)을 포함하는, 방법.
  17. 제13항에 있어서, 상기 티타늄 막이 600℃ 내지 850℃ 범위의 온도에서 상기 플라즈마에 노출되는, 방법.
  18. 제13항에 있어서, 상기 티타늄 막이 30초 내지 2분 범위의 시간 기간 동안 상기 플라즈마에 노출되는, 방법.
  19. 제13항에 있어서, 상기 플라즈마가 1:100 내지 1:5의 암모니아 대 불활성 가스 비율의 불활성 가스와 함께 유동되며, 상기 플라즈마는 0.2 Torr 내지 5 Torr의 범위의 압력을 갖는, 방법.
  20. 프로세싱 챔버의 제어기에 의해 실행될 때, 프로세싱 챔버로 하여금, 금속 규화물 막을 450℃ 내지 1000℃ 범위의 온도에서 암모니아(NH3)를 포함하는 플라즈마에 노출시켜 NH 라디칼들을 형성하고 상기 NH 라디칼들이 상기 금속 규화물 막을 통해 확산하여 실리콘 질화물(SiN)을 실질적으로 함유하지 않는 금속 실리콘 질화물 막을 형성하는 동작들을 수행하게 하는 명령들을 포함하는, 비-일시적 컴퓨터 판독가능 매체.
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