KR20230078674A - 최적화된 콘택트 구조 - Google Patents

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KR20230078674A
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쥔징 바오
쥔 위안
페이제 펑
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퀄컴 인코포레이티드
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Abstract

최적화된 콘택트 구조 및 그 제조 기술이 개시된다. 적어도 하나의 양태는 반도체 다이를 포함한다. 반도체 다이는 기판 및 기판 내에 배치된 콘택트를 포함한다. 콘택트는 제 1 단면적을 갖는 제 1 수직 단면을 갖는 제 1 부분을 포함한다. 제 1 수직 단면은 제 1 폭 및 제 1 높이를 갖는다. 콘택트는 또한 제 1 단면적보다 작은 제 2 단면적을 갖는 제 2 수직 단면을 갖는 제 2 부분을 포함한다. 상기 제 2 수직 단면은 상기 제 1 폭 및 상기 제 1 높이보다 작은 제 2 높이를 갖는 하부 부분, 및 그 하부 부분 위에 배치되고 상기 제 1 폭보다 작은 제 2 폭 및 상기 제 1 높이보다 작은 제 3 높이를 갖는 상부 부분을 포함한다.

Description

최적화된 콘택트 구조
관련 출원에 대한 상호 참조
본 특허출원은 2020년 10월 2일자로 출원된 "OPTIMIZED CONTACT STRUCTURE"라는 제목의 미국 비가출원 제 17/061,709 호의 이익을 주장하며, 이는 본원의 양수인에게 양도되고 그 전체가 본원에 참조에 의해 명시적으로 통합된다.
개시의 분야
본 개시는 일반적으로 웨이퍼 제조 방법들에 관한 것으로, 보다 구체적으로, 비배타적으로, 최적화된 콘택트 구조 및 그 제조 기법들에 관한 것이다.
배경
도 1a는, 예를 들어, n형(NMOS) 및 p형(PMOS) 트랜지스터들을 갖는 단순한 인버터와 같은, 콘택트들 및 게이트를 갖는 종래의 상보형 금속 산화물 반도체(CMOS) 구조의 일부를 예시한다. 도 1a에 도시된 구조에서, 콘택트들 및 게이트는 서로 평행하고 근접한 전기 전도성 재료의 수직 플레이트 구조물들이다. 이는 각각의 콘택트와 게이트 사이에 기생 커패시턴스를 발생시킨다. 기생 커패시턴스는 서로 평행한 콘택트 및 게이트의 면적들에 비례하고, 서로 대면하는 콘택트 및 게이트의 표면들 사이의, D1으로서 도 1a 에서 라벨링된 거리에 반비례한다. CMOS 소자의 동작 속도는 이러한 기생 커패시턴스에 반비례하므로, 콘택트와 게이트 사이의 기생 커패시턴스(이하 "콘택트-게이트 커패시턴스"라 함)를 감소시키는 것이 바람직하다. 이러한 커패시턴스를 감소시키는 것은 CMOS 디바이스의 동작 속도, 및 따라서 CMOS 디바이스의 성능을 증가시킬 것이다.
도 1b는 CMOS 디바이스에서 콘택트-게이트 커패시턴스를 감소시키기 위해 취해진 하나의 종래의 접근법을 예시하며, 도 1b에 예시된 CMOS 구조에서, 콘택트의 일부는 게이트 구조물에 평행한 콘택트의 면적을 감소시키기 위해 제거되며, 이는 콘택트-게이트 기생 커패시턴스를 감소시킨다. 나머지 콘택트 구조물의 높이는 도 1b에서 H로 표시되어 있다. 그러나, 이러한 접근법은 단점들을 갖는데, 콘택트 구조물의 일부를 제거하는 것은, 단면적이 훨씬 더 작기 때문에 콘택트의 내부 저항을 증가시키고, 이는 성능을 감소시키고, 콘택트 구조의 너무 많은 부분을 제거하는 것은 전기적 개방 조건을 야기할 수도 있다. 전기적 개방 가능성을 회피하고 허용 가능하게 낮은 내부 저항을 유지하기 위해, 높이(H)는 보수적인 값으로 설정된다. 반면에, 콘택트 구조가 충분히 제거되지 않으면, 예를 들어, 높이(H)가 너무 보수적이면, 기생 커패시턴스의 감소는 미미할 것이다.
따라서, 본 명세서에 제공된 방법들, 시스템 및 장치를 포함하여, 콘택트-게이트 커패시턴스를 감소시키기 위한 종래의 접근법들의 결함들을 극복하는 시스템들, 장치 및 방법들이 필요하다.
개요
다음은 본원에서 개시되는 장치 및 방법과 연관된 하나 이상의 양태들 및/또는 예들에 관한 간단한 개요를 제시한다. 그에 따라, 다음의 개요는 모든 고려된 양태들 및/또는 예들에 관한 광범위한 개관으로 고려되지 않아야 하며, 또한 다음의 개요는 모든 고려된 양태들 및/또는 예들에 관한 중요한 또는 결정적인 요소들을 식별하거나 또는 임의의 특정 양태 및/또는 예와 연관된 범위를 개관하는 것으로 간주되지 않아야 한다. 따라서, 다음의 개요는, 하기에서 제시되는 상세한 설명에 선행하기 위해 간략화된 형태로 본 명세서에 개시된 장치 및 방법들에 관한 하나 이상의 양태들 및/또는 예들에 관련된 특정 개념들을 제시하기 위한 유일한 목적을 갖는다.
본 명세서에 개시된 다양한 양태들에 따르면, 적어도 하나의 양태는 반도체 다이를 포함한다. 반도체 다이는 기판 및 기판 내에 배치된 콘택트(contact)를 포함한다. 콘택트는 제 1 단면적을 갖는 제 1 수직 단면을 갖는 제 1 부분을 포함한다. 제 1 수직 단면은 제 1 폭 및 제 1 높이를 갖는다. 콘택트는 또한 제 1 단면적보다 작은 제 2 단면적을 갖는 제 2 수직 단면을 갖는 제 2 부분을 포함한다. 제 2 수직 단면은 상기 제 1 폭 및 상기 제 1 높이보다 작은 제 2 높이를 갖는 하부 부분(lower portion), 및 상기 하부 부분 위에 배치되고 상기 제 1 폭보다 작은 제 2 폭 및 상기 제 1 높이보다 작은 제 3 높이를 갖는 상부 부분(upper portion)을 포함한다.
본 명세서에 개시된 다양한 양태들에 따르면, 적어도 하나의 양태는 반도체 다이를 제조하기 위한 방법을 포함한다. 이 방법은 기판을 제공하는 단계 및 기판 내에 적어도 부분적으로 매립된 콘택트를 생성하는 단계를 포함한다. 콘택트는 제 1 단면적을 갖는 제 1 수직 단면을 갖는 제 1 부분을 포함한다. 제 1 수직 단면은 제 1 폭 및 제 1 높이를 갖는다. 콘택트는 또한 제 1 단면적보다 작은 제 2 단면적을 갖는 제 2 수직 단면을 갖는 제 2 부분을 포함한다. 제 2 수직 단면은 상기 제 1 폭 및 상기 제 1 높이보다 작은 제 2 높이를 갖는 하부 부분, 및 상기 하부 부분 위에 배치되고 상기 제 1 폭보다 작은 제 2 폭 및 상기 제 1 높이보다 작은 제 3 높이를 갖는 상부 부분을 포함한다.
본 명세서에 개시된 다양한 양태들에 따르면, 적어도 하나의 양태는 콘택트를 제조하기 위한 방법을 포함한다. 그 방법은 기판 내에, 제 1 폭, 제 1 길이, 및 제 1 깊이를 갖는 콘택트 홀(contact hole)을 생성하는 단계를 포함한다. 그 방법은 콘택트의 제 1 부분을 형성하는 전기 전도성 재료를 콘택트의 적어도 부분 내에 디포짓(deposit)하는 단계를 포함한다. 그 방법은 제 1 폭, 제 1 길이보다 작은 제 2 길이, 및 제 1 깊이보다 작은 제 2 깊이를 갖는 오목부(recess)를 생성하도록 전기 전도성 재료의 제 1 부분을 에칭하는 단계를 포함한다. 그 방법은, 오목부에 있어서, 두께(T)를 갖는 컨포멀 스페이싱 재료(conformal spacing material)를 디포짓하는 단계를 포함한다. 그 방법은 컨포멀 스페이싱 재료를 깊이=T 까지 이방성으로 에칭(anisotropically etching)하여 오목부의 저부(bottom)에서 전기 전도성 재료를 노출시키는 단계를 포함한다. 그 방법은 제 2 깊이보다 작은 제 3 깊이까지 노출된 전기 전도성 재료 위에 추가적인 전기 전도성 재료를 선택적으로 디포짓하는 단계, 제 2 폭 및 제 2 길이보다 작은 제 3 길이를 갖는 콘택트의 제 2 부분의 상부 부분, 제 1 폭 및 제 1 높이를 갖는콘택트의 제 2 부분의 하부 부분을 형성하는 단계를 포함한다. 그 방법은 콘택트의 제 2 부분의 외부 표면들과 오목부의 내부 표면들 사이에 갭을 생성하기 위해 컨포멀 스페이싱 재료를 제거하는 단계를 포함한다.
본 명세서에 개시된 장치 및 방법들과 연관된 다른 특징들 및 이점들은 첨부 도면들 및 상세한 설명에 기초하여 당업자에게 명백할 것이다.
도면들의 간단한 설명
본 개시의 한정이 아닌 오직 예시를 위해서만 제시되는 첨부 도면들과 관련하여 고려될 때 다음의 상세한 설명을 참조하여 더 잘 이해되는 것과 같이 본 개시의 양태들 및 다수의 그 수반되는 이점들의 보다 완전한 이해가 용이하게 획득될 것이다. 도면들은 스케일에 맞지 않다.
도 1a는 종래의 상보형 금속 산화물 반도체(CMOS) 구조의 부분을 나타낸다.
도 1b는 콘택트-게이트 기생 커패시턴스를 감소시키기 위한 종래의 접근법을 나타낸다.
도 2a 내지 도 2c는 일부 양태들에 따른 최적화된 콘택트의 부분들의 모습들을 나타낸다.
도 3a 내지 도 3c는 일부 양태들에 따른 최적화된 콘택트의 일부분들의 모습들을 나타낸다.
도 4 내지 도 6은 일부 양태들에 따른 최적화된 콘택트를 제조하기 위한 예시적인 프로세스들의 부분들을 나타낸다.
도 7 및 도 8은 일부 태양들에 따른 최적화된 콘택트를 제조하기 위한 방법들을 예시한다.
도 9는 본 개시의 하나 이상의 양태들에 따른 예시적인 모바일 디바이스를 나타낸다.
도 10은 본 개시의 하나 이상의 양태에 따른 전술한 집적 디바이스 또는 반도체 다이 중 임의의 것과 통합될 수도 있는 다양한 전자 디바이스들을 예시한다.
일반적인 실시에 따르면, 도면들에 의해 도시된 피처들은 스케일대로 도시되지 않을 수도 있다. 이에 따라, 도시된 피처들의 치수들은 명료화를 위해 임의적으로 확장되거나 감소될 수도 있다. 일반적인 실시에 따르면, 도면들 중 일부는 명료화를 위해 단순화된다. 따라서, 도면들은 특정 장치 또는 방법의 모든 컴포넌트들을 도시하지 않을 수도 있다. 추가로, 동일한 참조부호들은 명세서 및 도면들 전반에 걸쳐 동일한 피처들을 표기한다.
상세한 설명
본 개시의 양태들은, 특정 실시양태들로 지향된 다음의 설명 및 관련 도면들에서 예시된다. 대안적인 양태들 또는 실시양태들이 본 명세서에서의 교시의 범위로부터 일탈함 없이 고안될 수도 있다. 추가적으로, 본 명세서에서의 예시적인 실시양태들의 잘 알려진 엘리먼트들은 본 개시의 교시들의 관련 상세들을 모호하게 하지 않기 위해 상세히 설명되지 않을 수도 있거나 또는 생략될 수도 있다.
특정 설명된 예시적인 구현들에서, 다양한 컴포넌트 구조들 및 동작들의 일부가 공지된 종래 기술로부터 취해진 다음 하나 이상의 예시적인 실시양태에 따라 배열될 수 있는 예들이 식별된다. 그러한 예들에서, 공지된 종래의 컴포넌트 구조들 및/또는 동작들의 일부의 내부 세부사항들은 본 명세서에 개시된 예시적인 실시양태들에서 예시된 개념들의 잠재적 난독화를 피하는 것을 돕기 위해 생략될 수도 있다.
본 명세서에서 사용한 용어는 단지 특정한 실시양태들을 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 본 명세서에서 사용되는 바와 같이, 단수 형태들 ("a, "an" 및 "the" ) 은, 문맥에서 분명하게 달리 표시되지 않는다면 복수의 형태들을 물론 포함하도록 의도된다. 용어들 "구비한다", "구비하는", "포함한다", 및/또는 "포함하는" 은, 본 명세서에서 사용될 경우, 서술된 특징들, 정수들, 단계들, 동작들, 엘리먼트들, 및/또는 컴포넌트들의 존재를 명시하지만, 하나 이상의 다른 특징들, 정수들, 단계들, 동작들, 엘리먼트들, 컴포넌트들, 및/또는 이들의 그룹들의 존재 또는 부가를 배제하지 않음이 추가로 이해될 것이다.
본 개시의 설계의 양태들을 충분히 예시하기 위해, 제조 방법들이 제시된다. 다른 제조 방법들이 가능하고, 논의된 제조 방법들은 본 명세서에 개시된 개념들의 이해를 돕기 위해서만 제시된다.
도 2a는 일부 양태들에 따른 최적화된 콘택트들을 갖는 반도체 다이(200)의 부분의 사시도를 도시한다. 도 2a에서, 반도체 다이(200)는 콘택트(204A), 콘택트(204B), 및 콘택트(204C)가 부분적으로 매립된 기판(202)을 포함하며, 이는 집합적으로 콘택트(204)로 지칭될 수도 있다. 콘택트(204)는 텅스텐, 코발트, 또는 다른 전기 전도성 재료로 제조될 수도 있다. 또한, 게이트(206)가 기판(202)에 부분적으로 매립된다. 콘택트(204) 및 게이트(206)는 다소의 거리만큼 분리되며, 여기서 콘택트(204)와 게이트(206) 사이의 최소 거리는 거리 S1 이다. 각각의 콘택트(204)는 제 1 면적을 갖는 제 1 수직 단면을 갖는 제 1 부분 및 제 2 면적을 갖는 제 2 수직 단면을 갖는 제 2 부분을 포함한다. 제 1 부분은 H1의 높이 및 W1의 폭을 갖는다. 제 2 수직 단면을 갖는 제 2 부분은 H2의 높이 및 W1의 폭을 갖고 게이트(206)로부터 거리 S1인 하부 부분, 및 H3의 높이 및 W2의 폭을 갖고(여기서 W2는 W1보다 작음) 게이트(206)로부터 거리 S2인(여기서 S2는 S1보다 큼) 상부 부분을 포함한다. 전기적 콘택트(208)는 콘택트(204A)를 더 높은 레벨 전도체에 연결하고, 절연층(210)이 콘택트(204A)와 기판(202) 사이에 존재한다. 일부 양태들에서, H1은 대략 50nm이고, H2는 대략 10nm이고, H3은 10nm 내지 30nm 범위일 수 있다.
도 2b는 일부 양태들에 따른 최적화된 콘택트(204A)의 평면도(i) 및 3개의 단면도(ii), (iii) 및 (iv)를 도시한다. 도 2b에서, 콘택트(204A)는 제 1 단면적을 갖는 제 1 단면(AA) 및 제 2 단면적을 갖는 제 2 단면(BB)을 갖는다. 단면도 (ii) 내지 (iv)에서, 콘택트(204A)는 스페이서 재료(212)에 의해 각각의 측면에 플랭킹된다.
단면도 AA(ii)에서, 콘택트(204A)의 전체 단면적은 폭(W1)을 가지며, 전기적 콘택트(208)까지 기판(202)의 표면까지 연장된다. 도 2b에서, 콘택트(204A)는 제 2 단면적을 갖는 제 2 단면(BB)을 갖는다.
단면도 BB(iii)에서, 하부 부분은 폭(W1) 및 높이(H2)를 갖고, 상부 부분은 하부 부분의 최상부 위의 폭(W2) 및 높이(H3)를 가지며, 여기서 W2는 W1보다 작다. W2가 W1보다 작기 때문에, 단면 BB의 상부 부분은 종래의 콘택트에 비해 게이트(206)로부터 더 먼 거리 S3이다. 단지 편의를 위해, 그리고 청구된 주제의 임의의 제한을 부과하지 않고, 상부 부분은 본 명세서에서 수직 핀(vertical fin)으로 지칭될 수도 있다. 도 2a, 도 2b 및 도 2c 에 도시된 것과 같은 일부 양태들에서, 수직 핀은 실질적으로 직사각형인 단면 형상을 갖는다.
단면도 CC 및 DD(iv)는 서로 유사하게 보인다. 아래에서 더 상세히 설명되는 바와 같이, 이들 단면들은 단면(BB)을 생성하는 웨이퍼 프로세스의 아티팩트로 인해 폭(W2) 및 높이(H3)를 갖는 상부 부분을 갖지 않는다.
커패시턴스는 전도성 플레이트들 사이의 거리에 반비례하기 때문에, 콘택트(204A)와 게이트(206) 사이의 기생 커패시턴스는 도 1a 및 도 1b의 종래의 구조들에 비해 감소되고, 단면 BB는 콘택트(204A)의 내부 저항의 증가를 최소화하기에 충분히 큰 단면적을 갖는다.
도 2c는 일부 양태들에 따른 최적화된 콘택트(204A)의 평면도(i) 및 3개의 단면도(ii), (iii) 및 (iv)를 도시한다. 도 2c의 콘택트(204A)는, 도 2b에서, 콘택트(즉, 수직 핀)의 상부 부분이 SiO2 또는 다른 절연 재료에 의해 둘러싸이고 이와 접촉한다는 점에서 도 2b의 콘택트(204A)와 상이하지만, 도 2c에서, 수직 핀은 SiO2 보다 더 높은 유전 계수(dielectric coefficient)를 갖고 따라서 도 2b의 콘택트(204A)에 비해 기생 콘택트-게이트 커패시턴스를 훨씬 더 감소시키는 에어 갭(214)에 의해 둘러싸인다.
도 3a는 일부 양태들에 따른 최적화된 콘택트들을 갖는 반도체 다이(300)의 일부의 사시도를 도시한다. 도 3a에서, 반도체 다이(300)는 콘택트(304A), 콘택트(304B), 및 콘택트(304C)가 부분적으로 매립된 기판(302)을 포함하며, 이는 집합적으로 콘택트(304)로 지칭될 수도 있다. 또한, 게이트(306)가 기판(302)에 부분적으로 매립된다. 각각의 콘택트(304)는 제 1 면적을 갖는 제 1 수직 단면을 갖는 제 1 부분 및 제 2 면적을 갖는 제 2 수직 단면을 갖는 제 2 부분을 포함한다. 콘택트(304)와 게이트(306) 사이의 최소 거리는 거리 S1이다. 각각의 콘택트(304)는 제 1 면적을 갖는 제 1 수직 단면을 갖는 제 1 부분 및 제 2 면적을 갖는 제 2 수직 단면을 갖는 제 2 부분을 포함한다. 제 2 수직 단면을 갖는 제 2 부분은 H2의 높이 및 W1의 폭을 갖고 게이트(206)로부터 거리 S1인 하부 부분, 및 H3의 높이 및 W2의 최대 폭(여기서 W2는 W1보다 작음)을 갖고 게이트(206)로부터 평균 거리 S2(여기서 S2는 S1보다 큼)인 상부 부분을 포함한다. 전기적 콘택트(308)는 콘택트(304A)를 더 높은 레벨 전도체들에 연결하고, 절연층(310)이 콘택트(304A)와 기판(302) 사이에 존재한다. 도 3a, 도 3b 및 도 3c에 도시된 바와 같은 일부 양태들에서, 콘택트의 제 2 부분의 상부 부분은 실질적으로 삼각형인 단면 형상을 갖는다.
도 3b는 일부 양태들에 따른 콘택트(304A)의 평면도(i) 및 3개의 단면도 AA(ii), BB(iii) 및 CC,DD(iv)를 도시한다. 도 3b에서, 콘택트(304A)는 제 1 단면적을 갖는 제 1 단면(AA)을 갖는다. 단면도 (ii) 내지 (iv)에서, 콘택트(304A)는 스페이서 재료(312)에 의해 각각의 측면에 플랭킹된다.
단면도 AA(ii)에서, 콘택트(302A)의 전체 단면적은 폭(W1)을 가지며, 전기적 콘택트(308)까지 기판(302)의 표면까지 연장된다. 도 3b에서, 콘택트(304A)는 제 2 단면적을 갖는 제 2 단면(BB)을 갖는다.
단면도 BB(iii)에서, 하부 부분은 폭(W1) 및 높이(H2)를 갖고, 상부 부분은 실질적으로 삼각형인 단면 형상을 가지며, 삼각형은 폭(W2)의 베이스 및 하부 부분의 최상부 위의 높이(H3)를 가지며, 여기서 W2는 W1보다 작다. W2가 W1보다 작기 때문에, 그리고 상부 부분이 단면이 실질적으로 삼각형이기 때문에, 단면 BB의 상부 부분은 종래의 콘택트에 비해 게이트(306)로부터 더 먼 평균 거리 S4이다.
단면도 CC 및 DD(iv)는 서로 유사하게 보인다. 아래에서 더 상세히 설명되는 바와 같이, 이들 단면들은 단면(BB)을 생성하는 웨이퍼 프로세스의 아티팩트로 인해 폭(W2) 및 높이(H3)를 갖는 상부 부분을 갖지 않는다.
커패시턴스는 전도성 플레이트들 사이의 거리에 반비례하기 때문에, 콘택트(304A)와 게이트(306) 사이의 기생 커패시턴스는 도 1a 및 도 1b의 종래의 구조들에 비해 감소되고, 동일한 W1 및 H2 값들에 대해 콘택트(202A)에 비해 감소된다. 그러나, 콘택트(304A)에 대한 단면(BB)의 단면적이 콘택트(204A)에 대한 단면(BB)의 단면적보다 작기 때문에, 콘택트(304A)의 내부 저항은 동일한 값의 W1 및 H2에 대해 콘택트(204A)의 내부 저항보다 약간 더 높을 수도 있다.
도 3c는 일부 양태들에 따른 콘택트(304A)의 평면도(i) 및 3개의 단면도 AA(ii), BB(iii) 및 CC,DD(iv)를 도시한다. 도 3c의 콘택트(304A)는, 도 3b에서 콘택트의 상부 부분이 SiO2 또는 다른 절연 재료에 의해 둘러싸이고 그와 접촉한다는 점에서 도 3b의 콘택트(304A)와 상이하지만, 도 3c에서 콘택트의 상부 부분은 SiO2 보다 더 높은 유전 계수를 갖고 따라서 도 3b의 콘택트(302A)에 비해 기생 콘택트-게이트 커패시턴스를 훨씬 더 감소시키는 에어 갭(314)에 의해 둘러싸인다.
도 4는 일부 양태들에 따른 최적화된 콘택트를 제조하기 위한 예시적인 프로세스의 부분들을 도시한다. 도 4는 도 2의 콘택트들(204) 중 임의의 것 또는 도 3의 콘택트들(304) 중 임의의 것과 같은 최적화된 콘택트의 단면(BB)의 등가물이 될 것을 도시한다. 도 4에서, (i)는 절연층(404)에 의해 둘러싸이는, 예를 들어, 화학적 기상 증착(CVD)에 이어서 화학적 기계적 평탄화(CMP)를 통해 텅스텐(원소 약어 "W")으로 콘택트 홀이 충전되는, 폭(W1), 깊이(D1)(이는 또한 높이(H1)로 지칭될 수도 있음), 및 길이(L1)(이 단면도에서 보이지 않음)를 갖는 매립된 콘택트(402)를 포함하는 기판(400)을 생성하는 단계들 후의 프로세스를 도시한다. 도 4에서, (ii)는 텅스텐의 제 1 부분을 에칭으로부터 보호하지만 텅스텐의 제 2 부분을 수직으로 에칭하는 것을 포함하는 에칭 단계의 결과들을 도시하며, 이는 텅스텐의 일부를 제거하고 깊이 D2의 오목부를 남기고, 나머지 텅스텐은 폭 W1 및 높이 H2를 갖는다. 도 4에서, (iii)은 두께(T)를 갖는 희생 스페이서(406)를 생성하기 위한 컨포멀 재료의 디포지션의 결과들을 나타낸다. 도 4 에서, (iv) 는 희생 스페이서(406)의 이방성 에치의 결과들을 나타내고, 여기서, 콘택트(402)는 오목부의 저부 부분에서 노출된다. 도 4에서, (v)는 (ii)에서 생성된 오목부를 적어도 부분적으로 채우고 W1보다 작은 제 2 폭 W2를 갖는 콘택트(402)의 상부 부분을 생성하는 선택적 텅스텐 디포지션 단계의 결과들을 도시한다. 도 4에서, (vi)는 희생 스페이서(406)를 제거하기 위한 선택적 에칭의 결과들을 도시한다. 도 4에서 그렇게 생성된 갭은 S3의 폭을 갖는다. 콘택트(402)의 하부 부분의 폭은 W1의 폭 및 H2의 높이를 가질 것이고, 콘택트(402)의 상부 부분은 W2의 폭 및 H3의 높이를 가질 것이다. 제 2 폭(W2)은 제 1 폭(W1)과 희생층(T)의 두께의 함수일 것이므로, W2 = W1 - 2*T이다. 도 4의 단면도에 도시되지 않았지만, 콘택트(402)의 상부 부분은 또한 길이 L2 = L1 - 2*T를 가질 것이다. 도 4 (vi)에 표시된 결과는 도 5 또는 도 6에 도시된 것과 같이 추가로 프로세싱될 수도 있다.
도 5는 일부 양태들에 따른 최적화된 콘택트를 제조하기 위한 예시적인 프로세스의 부분들을 도시한다. 도 5 의 (i)에서, 도 4 의 (vi)에 도시된 결과는 오목부의 나머지를 채우고 콘택트(402)의 상부 부분을 완전히 둘러싸는 SiO2와 같은 필러 재료(500)의 컨포멀(conformal)(예를 들어, 리플로우) 디포지션이 뒤따른다. 대안적으로, 도 5 의 (ii)에서, 도 4 의 (vi)에 도시된 결과는 다시 SiO2일 수도 있는 필러 재료(502)의 비-컨포멀(non-conformal)(예를 들어, CVD) 디포지션이 뒤따르며, 이는 콘택트(402) 위의 오목부를 완전히 충전하지 않고 대신에 오목부의 적어도 일부를 충전되지 않은 상태로 남겨두며, 이는 예를 들어 콘택트(402)의 상부 부분을 둘러싸는 에어 갭(504)을 남긴다.
도 6은 일부 양태들에 따른 최적화된 콘택트를 제조하기 위한 예시적인 프로세스의 부분들을 도시한다. 도 6 (i)에서는 도 4 (vi)에 도시된 결과가 아르곤 스퍼터링 단계를 거쳤다. 아르곤 이온들은 가장 날카로운 에지들을 가장 빠르게 트리밍하는 경향이 있고, 그 결과 콘택트(402)의 상부 부분의 실질적으로 직사각형 단면이 도 6(i)에 도시된 바와 같이 실질적으로 삼각형 단면으로 에칭된다. 도 6 의 (ii)에서, 도 6 의 (i)에 도시된 결과는, 오목부의 나머지 부분을 채우고 콘택트(402)의 상부 부분을 완전히 둘러싸는 필러 재료(500)의 컨포멀 디포지션이 뒤따른다. 대안적으로, 도 6 의 (iii)에서, 도 6 의 (i)에 도시된 결과는 필러 재료(502)의 비-컨포멀 디포지션이 뒤따르며, 이는 콘택트(402) 위의 오목부를 완전히 충전하지 않고 대신에 오목부의 적어도 일부를 충전되지 않은 채로 남겨두어, 예를 들어 에어 갭(504)을 남긴다. 이 필러 재료(502)는 SiO2와 같은 비-컨포멀 절연 재료일 수도 있다.
이렇게 생성된 최적화된 콘택트는 기판 내에 배치된 게이트 구조물을 또한 포함하는 반도체 다이의 일부일 수도 있으며, 게이트 구조물의 적어도 부분은 실질적으로 평면형이고, 콘택트에 실질적으로 평행하고, 콘택트의 제 2 수직 단면의 하부 부분으로부터 제 1 거리만큼 분리되고 콘택트의 제 2 수직 단면의 상부 부분으로부터 제 1 거리보다 큰 제 2 거리만큼 분리된다.
도 7은 본 개시의 일부 예들에 따른, 반도체 다이를 제조하기 위한 부분적 방법(700)을 예시하는 흐름도이다. 도 7 에 도시된 바와 같이, 그 부분적 방법 (700) 은 기판을 제공하는 것으로 블록(702)에서 시작할 수도 있다. 부분적 방법(700)은 기판 내에 적어도 부분적으로 매립된 콘택트를 생성하는 블록(704)에서 계속될 수도 있다. 콘택트는 제 1 단면적을 갖는 제 1 수직 단면을 갖는 제 1 부분을 포함한다. 콘택트는 또한 제 1 단면적보다 작은 제 2 단면적을 갖는 제 2 수직 단면을 갖는 제 2 부분을 포함한다. 제 1 수직 단면은 제 1 폭(W1) 및 제 1 높이(H1)를 갖는다. 제 2 수직 단면은 폭(W1) 및 제 2 높이(H2)를 갖는 제 1 부분을 포함하고, 또한 제 1 부분 위에 배치되고 W1보다 작은 제 2 폭(W2) 및 제 3 높이(H3)를 갖는 제 2 부분을 포함한다.
일부 양태들에서, 제 2 수직 단면의 상부 부분은 실질적으로 직사각형이다. 일부 양태들에서, 제 2 수직 단면의 상부 부분은 절연 재료에 의해 적어도 부분적으로 둘러싸인다. 일부 양태들에서, 절연 재료는 SiO2를 포함한다. 일부 양태들에서, 절연 재료는 공기를 포함한다.
일부 양태들에서, 제 2 수직 단면의 상부 부분은 실질적으로 삼각형이다. 일부 양태들에서, 제 2 수직 단면의 상부 부분은 절연 재료에 의해 적어도 부분적으로 둘러싸인다. 일부 양태들에서, 절연 재료는 SiO2를 포함한다. 일부 양태들에서, 절연 재료는 공기를 포함한다.
일부 양태들에서, 전기 전도성 재료는 텅스텐을 포함한다. 일부 양태들에서, 전기 전도성 재료는 코발트를 포함한다.
일부 양태들에서, 방법은 기판 내에 배치된 게이트 구조물을 생성하는 단계를 더 포함하고, 게이트 구조물의 적어도 부분은 실질적으로 평면이고, 콘택트에 실질적으로 평행하고, 콘택트의 제 2 수직 단면의 하부 부분으로부터 제 1 거리만큼 분리되고 콘택트의 제 2 수직 단면의 상부 부분으로부터 제 1 거리보다 큰 제 2 거리만큼 분리된다.
본 명세서에 기술된 최적화된 콘택트들은 종래 기술에 비해 다수의 기술적 이점을 갖는다. 예를 들어, 콘택트의 제 2 부분의 상부 부분이 콘택트의 제 2 부분의 하부 부분보다 좁기 때문에, 상부 부분은 종래의 콘택트들보다 적은 기생 콘택트-게이트 기생 커패시턴스를 갖는다. 또한, 상부 부분의 존재는 하부 부분의 높이 감소를 허용하는데, 이는 2개의 부분들의 조합된 단면적이 콘택트의 내부 저항의 증가를 회피하기에 충분하기 때문이다. 따라서, 종래의 콘택트 설계들에 대해 기생 커패시턴스의 감소가 내부 저항의 증가를 야기하고 그 반대도 가능하지만(즉, 이들은 상호 배타적인 성능 이점들임), 본 명세서에 설명된 최적화된 콘택트들은 내부 저항의 증가 없이 감소된 기생 커패시턴스를 달성할 수 있다. 즉, 종래의 콘택트들과 달리, 본 명세서에 개시된 최적화된 콘택트들은 직류(DC) 성능의 저하 없이 개선된 교류(AC) 성능을 나타낸다.
도 8은 본 개시의 일부 예들에 따른, 반도체 다이 내에 콘택트를 제조하기 위한 부분적 방법(800)을 예시하는 흐름도이다. 도 8에 도시된 바와 같이, 부분적 방법(800)은 블록(802)에서, 기판 내에, 제 1 폭, 제 1 길이, 및 제 1 깊이를 갖는 콘택트 홀을 생성하는 것으로 시작할 수도 있다. 일부 양태들에서, 콘택트 홀은 등방성 또는 이방성 에칭 프로세스에 의해 생성될 수도 있다. 부분적 방법(800)은 블록(804)에서, 제 1 폭 및 제 1 길이를 갖는 콘택트를 형성하기 위해 콘택트 홀 내에 전기 전도성 재료를 디포짓하는 것으로 계속될 수도 있다. 일부 양태들에서, 전기 전도성 재료는 금속을 포함할 수도 있다. 전기 전도성 재료의 예는 텅스텐 및 코발트를 포함하지만 이에 제한되지 않는다. 일부 양태들에서, 컨포멀 절연 재료(conformal insulating material)가 전기 전도성 재료를 디포짓하기 전에 콘택트 홀 내에 디포짓될 수도 있다.
부분적 방법(800)은 콘택트의 제 1 부분을 에칭으로부터 보호하는 블록(806)에서 계속될 수도 있다. 일부 양태들에서, 콘택트의 제 1 부분은 레지스트 층 또는 절연 층에 의해 에칭으로부터 보호된다. 부분적 방법(800)은 코택트의 제 2 부분이 제 1 폭 및 제 1 높이를 갖도록 제 1 폭, 제 1 길이보다 작은 제 2 길이, 및 제 1 깊이보다 작은 제 2 깊이를 갖는 오목부를 생성하기 위해 콘택트의 제 2 부분을 수직으로 에칭하는 블록(808)에서 계속될 수도 있다. 일부 양태들에서, 수직 에치 프로세스는 이방성 에칭 프로세스이다.
부분적 방법(800)은 블록(810)에서 오목부에 있어서 두께(T)를 갖는 컨포멀 스페이싱 재료를 디포짓하는 것으로 계속될 수도 있다. 부분적 방법(812)은 콘택트의 제 2 부분의 적어도 일부를 노출시키기 위해 컨포멀 스페이싱 재료를 깊이 = T 로 이방성으로 에칭하는 것으로 블록(804)에서 계속할 수도 있다. 부분적 방법(800)은 블록(814)에서 계속되어, 제 2 깊이보다 작은 제 3 깊이까지 콘택트의 제 2 부분 상에 추가적인 전기 전도성 재료를 선택적으로 디포짓하여, 콘택트의 제 2 부분의 상부 부분이 제 2 폭 및 제 2 길이보다 작은 제 3 길이를 갖고, 콘택트의 제 2 부분의 하부 부분은 제 1 폭 및 제 1 높이를 갖도록 형성한다. 부분적 방법(800)은 블록(816)에서 콘택트의 제 2 부분의 상부 부분의 외부 표면들과 오목부의 내부 표면들 사이에 갭을 생성하기 위해 컨포멀 스페이싱 재료를 제거하는 것으로 계속할 수도 있다.
일부 양태들에서, 결과적인 갭은 대략 T의 폭을 가질 것이다. 일부 양태들에서, 제 2 폭 = 제 1 폭 - 2*T 이고, 제 3 길이 = 제 2 길이 - 2*T 이다. 일부 양태들에서, 콘택트의 제 2 부분의 상부 부분은 실질적으로 직사각형인 단면 형상을 갖는다.
일부 양태들에서, 부분적 방법(800)은 콘택트의 제 2 부분의 상부 부분의 외부 표면들과 오목부의 내부 표면들 사이의 갭을 적어도 부분적으로 충전하기 위해 오목부 내에 절연 재료를 디포짓하는 단계를 더 포함한다. 일부 양태들에서, 절연 재료는 콘택트의 제 2 부분의 상부 부분의 외부 표면들과 오목부의 내부 표면들 사이의 갭을 완전히 충전하는 컨포멀 재료(conformal material)이다. 일부 양태들에서, 절연 재료는 오목부의 상부 부분을 충전하지만 콘택트의 제 2 부분의 상부 부분의 외부 표면들과 오목부의 내부 표면들 사이의 갭의 적어도 부분을 충전되지 않고 남겨두는 비-컨포멀 절연 재료(non-conformal insulating material)이다.
일부 양태들에서, 부분적 방법(800)은 기판 내에 적어도 부분적으로 매립된 게이트 구조물을 생성하는 단계를 더 포함하고, 게이트 구조물의 적어도 부분은 콘택트에 실질적으로 평행하고, 콘택트의 제 2 부분의 하부 부분으로부터 제 1 거리만큼 분리되고 콘택트의 제 2 부분의 상부 부분으로부터 제 1 거리보다 큰 제 2 거리만큼 분리된다.
일부 양태들에서, 부분적 방법(800)은 콘택트의 단면적을 감소시키기 위해 콘택트의 제 2 부분의 상부 부분을 에칭하는 단계를 더 포함한다. 일부 양태들에서, 콘택트의 제 2 부분의 상부 부분은 실질적으로 삼각형인 단면 형상을 갖는다.
일부 양태들에서, 부분적 방법(800)은 콘택트의 제 2 부분의 상부 부분의 외부 표면들과 오목부의 내부 표면들 사이의 갭을 적어도 부분적으로 충전하기 위해 오목부 내에 절연 재료를 디포짓하는 단계를 더 포함한다. 일부 양태들에서, 절연 재료는 콘택트의 제 2 부분의 상부 부분의 외부 표면들과 오목부의 내부 표면들 사이의 갭을 완전히 충전하는 컨포멀 재료(conformal material)이다. 일부 양태들에서, 절연 재료는 오목부의 상부 부분을 충전하지만 콘택트의 제 2 부분의 상부 부분의 외부 표면들과 오목부의 내부 표면들 사이의 갭의 적어도 부분을 충전되지 않고 남겨두는 비-컨포멀 절연 재료이다.
일부 양태들에서, 부분적 방법(800)은 기판 내에 적어도 부분적으로 매립된 게이트 구조물을 생성하는 단계를 더 포함하고, 게이트 구조물의 적어도 부분은 콘택트에 실질적으로 평행하고, 콘택트의 제 2 부분의 하부 부분으로부터 제 1 거리만큼 분리되고 콘택트의 제 2 부분의 상부 부분으로부터 제 1 거리보다 큰 제 2 거리만큼 분리된다.
도 9 는 본 개시의 일부 실시예들에 따른 예시적인 모바일 디바이스를 나타낸다. 이제 도 9를 참조하면, 예시적인 양태들에 따라 구성되는 모바일 디바이스의 블록도가 도시되고 일반적으로 모바일 디바이스(900)로 지정된다. 일부 양태들에 따르면, 모바일 디바이스(900)는 무선 통신 디바이스로서 구성될 수도 있다. 도시된 바와 같이, 모바일 디바이스 (900) 는 프로세서 (902) 를 포함한다. 프로세서 (902) 는, 당업계에 널리 공지된 바와 같이, 명령어 파이프라인 (904), 버퍼 프로세싱 유닛 (BPU) (906), 브랜치 명령 큐 (BIQ) (908), 및 스로틀러 (910) 를 포함하도록 도시된다. 이들 블록들의 다른 널리 공지된 상세들 (예컨대, 카운터들, 엔트리들, 신뢰도 필드들, 가중 합, 비교기 등) 은 명료화를 위해 프로세서 (902) 의 이러한 뷰로부터 생략되었다. 프로세서 (902) 는, 다이-대-다이 또는 칩-대-칩 링크일 수도 있는 링크 상으로 메모리 (912) 에 통신가능하게 결합될 수도 있다. 모바일 디바이스 (900) 는 또한, 디스플레이 (914) 및 디스플레이 제어기 (916) 를 포함하며, 디스플레이 제어기 (916) 는 프로세서 (902) 및 디스플레이 (914) 에 결합된다.
일부 양태들에서, 도 9는 프로세서(902)에 커플링된 코더/디코더(CODEC)(918)(예를 들어, 오디오 및/또는 음성 CODEC); CODEC(918)에 커플링된 스피커(920) 및 마이크로폰(922); 및 무선 안테나(926) 및 프로세서(902)에 커플링된 무선 제어기 회로들(924)(본 명세서에 개시된 바와 같이, 하나 이상의 플립-칩 디바이스들을 사용하여 구현될 수도 있는 모뎀, 라디오 주파수(RF) 회로부, 필터들 등을 포함할 수도 있음)을 포함할 수도 있다.
특정 양태에서, 위에서 언급된 블록들 중 하나 이상이 존재하는 경우, 프로세서(902), 디스플레이 제어기(916), 메모리(912), CODEC(918), 및 무선 제어기 회로들(924)은, 본원에 개시된 기술들을 사용하여 전체적으로 또는 부분적으로 구현될 수도 있는, 반도체 다이(200) 또는 반도체 다이(300)를 포함하지만 이에 제한되지 않는 시스템-인-패키지 또는 시스템-온-칩 디바이스에 포함될 수 있다. 입력 디바이스 (928) (예컨대, 물리적 또는 가상 키보드), 전력 공급기 (930) (예컨대, 배터리), 디스플레이 (914), 입력 디바이스 (928), 스피커 (920), 마이크로폰 (922), 무선 안테나 (926), 및 전력 공급기 (930) 는 시스템-온-칩 디바이스외부에 있을 수도 있고, 인터페이스 또는 제어기와 같은 시스템-온-칩 디바이스의 컴포넌트에 결합될 수도 있다.
도 9 는 모바일 디바이스를 도시하지만, 프로세서 (902) 및 메모리 (912) 는 또한 셋톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 퍼스널 디지털 어시스턴트 (personal digital assistant; PDA), 고정 위치 데이터 유닛, 컴퓨터, 랩톱, 태블릿, 통신 디바이스, 모바일 폰, 또는 다른 유사한 디바이스들에 통합될 수도 있음을 유의해야 한다.
도 10은 본 개시의 다양한 예들에 따른, 반도체 다이(200) 또는 반도체 다이(300)일 수도 있는 전술한 집적 디바이스 또는 반도체 디바이스(1000) 중 임의의 것과 통합될 수도 있는 다양한 전자 디바이스들을 예시한다. 예를 들어, 모바일 폰 디바이스(1002), 랩톱 컴퓨터 디바이스(1004), 및 고정 위치 단말 디바이스(1006)는 각각 일반적으로 사용자 장비(UE)로 간주될 수도 있고, 예를 들어 본 명세서에 설명된 바와 같이 반도체 다이(200) 또는 반도체 다이(300)를 포함할 수도 있다. 반도체 다이(200) 또는 반도체 다이(300)는 예를 들어, 본 명세서에 설명된 집적 회로들, 다이들, 집적 디바이스들, 집적 디바이스 패키지들, 집적 회로 디바이스들, 디바이스 패키지들, 집적 회로(IC) 패키지들, 패키지-온-패키지 디바이스들 중 임의의 것일 수도 있다. 도 10에 도시된 모바일 폰 디바이스(1002), 랩톱 컴퓨터 디바이스(1004), 및 고정 위치 단말 디바이스(1006)는 단지 예시적이다. 다른 전자 디바이스들은 또한, 모바일 디바이스들, 핸드헬드 개인용 통신 시스템들 (PCS) 유닛들, 휴대용 데이터 유닛들, 예컨대, 퍼스널 디지털 어시스턴트들, 글로벌 포지셔닝 시스템 (GPS) 가능형 디바이스들, 내비게이션 디바이스들, 셋톱 박스들, 뮤직 플레이어들, 비디오 플레이어들, 엔터테인먼트 유닛들, 고정 위치 데이터 유닛들, 예컨대, 계측 판독 장비, 통신 디바이스들, 스마트폰들, 태블릿 컴퓨터들, 컴퓨터들, 웨어러블 디바이스들, 서버들, 라우터들, 자동차 차량들 (예컨대, 자율 차량들) 에서 구현된 전자 디바이스들, 사물 인터넷 (IoT) 디바이스 또는 데이터 또는 컴퓨터 명령들을 저장 또는 취출하는 임의의 다른 디바이스, 또는 이들의 임의의 조합을 포함하는 디바이스들 (예컨대, 전자 디바이스들) 의 그룹을 포함하지만 이에 한정되지 않는 디바이스를 특징으로 할 수도 있다.
전술한 개시된 패키지들, 디바이스들 및 기능들은 컴퓨터 판독 가능 매체에 저장된 컴퓨터 파일들(예를 들어, 래스터 전송 언어(RTL), 그래픽 데이터베이스 시스템 정보 교환(GDSII), 거버 등)로 설계 및 구성될 수도 있다. 일부 또는 모든 그러한 파일들은 그러한 파일들에 기초하여 디바이스들을 제조하는 제조 핸들러들에 제공될 수도 있다. 결과적인 제품들은 이어서 반도체 다이로 절단되고 플립-칩 또는 다른 패키지로 패키징되는 반도체 웨이퍼들을 포함할 수도 있다. 이어서, 패키지들은 본 명세서에 설명된 디바이스들에 사용될 수도 있다.
본 명세서에 개시된 다양한 양태들은 당업자에 의해 설명 및/또는 인식되는 구조들, 재료들 및/또는 디바이스들에 대한 기능적 균등물들로서 설명될 수 있음이 인식될 것이다. 예를 들어, 일 양태에서, 장치는 위에서 논의된 다양한 기능들을 수행하기 위한 수단을 포함할 수도 있다. 전술된 양태들은 단지 예들로서 제공될 뿐이고, 청구된 다양한 양태들은 예들로서 인용된 특정 레퍼런스들 및/또는 예시들로 제한되지 않음이 인식될 것이다.
도 2a 내지 도 10 에 예시된 컴포넌트들, 프로세스들, 특징들 및/또는 기능들 중 하나 이상은 단일 컴포넌트, 프로세스, 특징 또는 기능으로 재배열 및/또는 결합되거나, 또는 수개의 컴포넌트들, 프로세스들, 또는 기능들로 통합될 수도 있다. 추가적인 요소들, 컴포넌트들, 프로세스들, 및/또는 기능들이 또한 본 개시로부터 벗어나지 않고 추가될 수도 있다. 또한, 본 개시에서의 도 2a 내지 도 10 및 대응하는 설명은 다이들 및/또는 IC들에 제한되지 않는다는 것에 유의해야 한다. 일부 구현들에서, 도 2a 내지 도 10 및 그것의 대응하는 설명이 집적 디바이스들을 제조, 생성, 제공, 및/또는 생산하는데 사용될 수도 있다. 일부 구현들에서, 디바이스는 다이, 집적 디바이스, 다이 패키지, 집적 회로 (IC), 디바이스 패키지, 집적 회로 (IC) 패키지, 웨이퍼, 반도체 디바이스, 패키지 온 패키지 (PoP) 디바이스, 및/또는 인터포저를 포함할 수도 있다.
본 명세서에서 사용된 바와 같이, 용어들 "사용자 장비" (또는 "UE"), "사용자 디바이스", "사용자 단말기", "클라이언트 디바이스", "통신 디바이스", "무선 디바이스", "무선 통신 디바이스", "핸드헬드 디바이스", "모바일 디바이스", "모바일 단말기", "모바일 국", "핸드셋", "액세스 단말기", "가입자 디바이스", "가입자 단말기", "가입자 국", "단말기", 및 이들의 변형들은 무선 통신 및/또는 내비게이션 신호들을 수신할 수 있는 임의의 적합한 모바일 또는 정지식 디바이스를 상호교환가능하게 지칭할 수도 있다. 이들 용어들은 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 스마트폰, 퍼스널 디지털 어시스턴트, 고정 위치 단말기, 태블릿 컴퓨터, 컴퓨터, 웨어러블 디바이스, 랩톱 컴퓨터, 서버, 자동차 차량에서의 자동차 디바이스, 및/또는 통상적으로 사람에 의해 휴대되고/되거나 통신 능력들 (예컨대, 무선, 셀룰러, 적외선, 단거리 무선 등) 을 갖는 다른 타입들의 휴대용 전자 디바이스들을 포함하지만, 이에 한정되지 않는다. 이들 용어들은 또한, 위성 신호 수신, 보조 데이터 수신, 및/또는 포지션 관련 프로세싱이 그 디바이스에서 또는 다른 디바이스에서 발생하는지 여부에 무관하게, 예컨대, 단거리 무선, 적외선, 유선 접속, 또는 다른 접속에 의해 무선 통신 및/또는 내비게이션 신호들을 수신할 수 있는 다른 디바이스와 통신하는 디바이스들을 포함하도록 의도된다. 부가적으로, 이들 용어들은, 무선 액세스 네트워크 (RAN) 를 통해 코어 네트워크와, 그리고 UE들이 인터넷과 같은 외부 네트워크들과 그리고 다른 UE들과 접속될 수 있는 코어 네트워크를 통해 통신할 수 있는, 무선 및 유선 통신 디바이스들을 포함하여, 모든 디바이스들을 포함하도록 의도된다. 물론, 코어 네트워크 및/또는 인터넷에 접속하는 다른 메커니즘들이 또한, 예컨대, 유선 액세스 네트워크, 무선 로컬 영역 네트워크(WLAN)(예를 들어, IEEE(Institute of Electrical and Electronic Engineers) 표준 802.11 등에 기초함) 등을 통해 UE들에 대해 가능하다. UE들은 인쇄 회로 (PC) 카드들, 콤팩트 플래시 디바이스들, 외부 또는 내부 모뎀들, 무선 또는 유선 전화들, 스마트폰들, 태블릿들, 트래킹 디바이스들, 애셋 태그들 등등을 포함하지만, 이에 제한되지 않는 다수의 디바이스 타입들 중 임의의 것에 의해 구현될 수 있다. UE들이 신호들을 RAN 으로 전송할 수 있는 통신 링크는 업링크 채널 (예를 들어, 역방향 트래픽 채널, 역방향 제어 채널, 액세스 채널 등) 로 칭해진다. RAN 이 신호들을 UE들로 전송할 수 있는 통신 링크는 다운링크 또는 순방향 링크 채널 (예를 들어, 페이징 채널, 제어 채널, 브로드캐스트 채널, 순방향 트래픽 채널 등) 로 칭해진다. 본 명세서에서 사용된 바와 같이, 용어 트래픽 채널 (TCH) 은 업링크/역방향 또는 다운링크/순방향 트래픽 채널 중 어느 하나를 지칭할 수 있다.
전자 디바이스들 사이의 무선 통신은, CDMA(code division multiple access), W-CDMA(wide-band CDMA), TDMA(time division multiple access), FDMA(frequency division multiple access), OFDM(orthogonal frequency division multiplexing), GSM(global system for mobile communications), 3GPP(3rd generation partnership project) LTE(long term evolution), 5세대(5G) NR(new radio), 블루투스(BT), BLE(Bluetooth low energy), IEEE 802.11(WiFi), 및 IEEE 802.15.4(Zigbee/Thread) 또는 무선 통신 네트워크 또는 데이터 통신 네트워크에서 사용될 수도 있는 다른 프로토콜들과 같은 상이한 기술들에 기반할 수 있다. 블루투스 저 에너지 (블루투스 LE, BLE, 및 블루투스 스마트로서 또한 알려짐) 는 유사한 통신 범위를 유지하면서 상당히 감소된 전력 소비 및 비용을 제공하도록 의도된 블루투스 특별 관심 그룹에 의해 설계 및 시판되는 무선 개인 영역 네트워크 기술이다. BLE 는 블루투스 코어 사양 버전 4.0 의 채택으로 2010년에 메인 블루투스 표준에 병합되었고, 블루투스 5 로 업데이트되었다.
단어 "예시적인" 은 본 명세서에서 "예, 경우, 또는 예시로서 기능하는 것" 을 의미하는데 사용된다. "예시적인" 으로서 본 명세서에서 설명된 임의의 상세들은 다른 예들에 비해 유리한 것으로서 해석되지 않아야 한다. 마찬가지로, 용어 "예들" 은 모든 예들이 논의된 특징, 이점, 또는 동작 모드를 포함함을 의미하지는 않는다. 더욱이, 특정 특징부 및/또는 구조는 하나 이상의 다른 특징부들 및/또는 구조들과 결합될 수 있다. 또한, 본 명세서에 기재된 장치의 적어도 일 부분은 본 명세서에서 설명된 방법의 적어도 일 부분을 수행하도록 구성될 수 있다.
용어 "연결되는", "결합되는", 또는 이들의 임의의 변형은 엘리먼트들 사이의 직접 또는 간접적인 임의의 연결 또는 결합을 의미하고, 연결이 직접 연결되는 것으로서 명백히 개시되지 않는다면 중간 엘리먼트를 통해 함께 "연결되는" 또는 "결합되는" 2개의 엘리먼트들 사이의 중간 엘리먼트의 존재를 포괄할 수 있음을 유의해야 한다.
"제 1", "제 2" 등과 같은 지정을 사용한 엘리먼트에 대한 본 명세서에서의 임의의 언급은 그 엘리먼트들의 양 및/또는 순서를 한정하지 않는다. 대신, 이들 지정들은 2 이상의 엘리먼트들 및/또는 엘리먼트의 인스턴스들 간을 구별하는 편리한 방법으로서 사용된다. 또한, 달리 서술되지 않으면, 엘리먼트들의 세트는 하나 이상의 엘리먼트들을 포함할 수 있다.
당업자는 정보 및 신호들이 다양한 상이한 기술들 및 기법들 중 임의의 것을 사용하여 표현될 수도 있음을 인식할 것이다. 예를 들어, 상기 설명 전반에 걸쳐 참조될 수도 있는 데이터, 명령들, 커맨드 (command) 들, 정보, 신호들, 비트들, 심볼들, 및 칩들은 전압들, 전류들, 전자기파들, 자기 장들 또는 입자들, 광학 장들 또는 입자들, 또는 그 임의의 조합으로 표현될 수도 있다.
본 출원에서 서술된 또는 예시되게 도시된 것은, 컴포넌트, 액션, 특징, 이익, 이점, 또는 균등물이 청구항들에 기재되어 있는지 여부에 무관하게, 임의의 컴포넌트, 액션, 특징, 이익, 이점, 또는 균등물을 공중에 전용하도록 의도되지 않는다.
또한, 당업자는, 여기에 개시된 실시예와 관련하여 설명된 다양한 예시적인 논리 블록, 모듈, 회로, 및 알고리즘 행위가 전자 하드웨어, 컴퓨터 소프트웨어, 또는 이 양자의 조합으로 구현될 수도 있음을 인식할 것이다. 하드웨어와 소프트웨어의 이러한 상호교환가능성을 명확히 예시하기 위해, 다양한 예시적인 컴포넌트들, 블록들, 모듈들, 회로들, 및 행위들은 일반적으로 그들의 기능성의 관점에서 위에 설명되었다. 그러한 기능이 하드웨어 또는 소프트웨어로 구현될지 여부는, 전체 시스템에 부과된 특정 응용 및 설계 제약에 달려 있다. 당업자는 설명된 기능성을 각각의 특정 응용에 대해 다른 방식으로 구현할 수도 있지만, 이러한 구현 결정이 본 개시의 범위를 벗어나게 하는 것으로 해석되지 않아야 한다.
일부 양태들이 디바이스와 관련하여 설명되었지만, 이들 양태들은 또한 대응하는 방법의 설명을 구성한다는 것이 이해될 것이고, 따라서 디바이스의 블록 또는 컴포넌트는 또한 대응하는 방법 액션 또는 방법 액션의 특징으로서 이해되어야 한다. 그와 유사하게, 방법 액션과 관련하여 또는 방법 액션으로서 설명된 양태들은 또한, 대응하는 블록의 설명 또는 대응하는 디바이스의 상세 또는 특징을 구성한다. 방법 액션들의 일부 또는 전부는, 예를 들어, 마이크로프로세서, 프로그래밍가능 컴퓨터 또는 전자 회로와 같은 하드웨어 장치에 의해 (또는 하드웨어 장치를 사용하여) 수행될 수 있다. 일부 예들에서, 일부 또는 복수의 방법 액션들은 이러한 장치에 의해 수행될 수 있다.
위의 상세한 설명에서 상이한 특징들이 예들에서 함께 그룹화되었음을 알 수 있다. 본 개시의 이러한 방법은, 청구된 예들이 개별 청구항에서 명시적으로 언급되는 것보다 더 많은 특징들을 갖는다는 의도로서 이해되지 않아야 한다. 오히려, 본 개시는 개시된 개별 예의 모든 특징들보다 더 적은 특징들을 포함할 수도 있다. 따라서, 다음의 청구항들은 그 설명에 통합되는 것으로 간주되어야 하며, 여기서, 각각의 청구항은 그 자체로 별도의 예로서 나설 수 있다. 각각의 청구항은 그 자체로 별도의 예로서 나설 수 있지만, 종속항이 하나의 또는 복수의 청구항들과의 특정 조합을 청구항들에서 참조할 수 있더라도, 다른 예들은 또한, 임의의 다른 종속항의 청구물과의 상기 종속항의 조합 또는 다른 종속항 및 독립항과의 임의의 특징의 조합을 포괄하거나 포함할 수 있음을 유의해야 한다. 특정 조합이 의도되지 않음이 명시적으로 표현되지 않으면, 그러한 조합들이 본 명세서에서 제안된다. 더욱이, 청구항의 특징들은, 상기 청구항이 독립항에 직접 종속되지 않더라도, 임의의 다른 독립항에 포함될 수 있음이 또한 의도된다.
더욱이, 본 설명 또는 청구항들에 개시된 방법들, 시스템들, 및 장치는 개시된 방법들의 각각의 액션들 및/또는 기능들을 수행하기 위한 수단을 포함하는 디바이스에 의해 구현될 수 있음을 유의해야 한다.
더욱이, 일부 예들에 있어서, 개별 액션은 복수의 서브-액션들로 세분되거나 복수의 서브-액션들을 포함할 수 있다. 그러한 서브-액션들은 개별 액션의 개시에 포함될 수 있고, 개별 액션의 개시의 부분일 수 있다.
전술한 개시는 본 개시의 예시적인 예들을 나타내지만, 첨부된 청구항들에 의해 정의된 바와 같은 본 개시의 범위로부터 일탈함없이, 다양한 변경들 및 수정들이 행해질 수 있음이 주목되어야 한다. 본 명세서에서 설명된 본 개시의 예들에 따른 방법 청구항들의 기능들 및/또는 액션들이 임의의 특정 순서로 수행될 필요는 없다. 부가적으로, 널리 공지된 엘리먼트들은 본 명세서에서 개시된 양태들 및 예들의 관련 상세들을 모호하게 하지 않도록 상세히 설명되지 않거나 또는 생략될 수도 있다. 더욱이, 본 개시의 엘리먼트들이 단수로 설명되거나 또는 청구될 수도 있지만, 그 단수로의 제한이 명시적으로 언급되지 않는다면, 복수가 고려된다.

Claims (39)

  1. 반도체 다이로서,
    기판; 및
    상기 기판 내에 배치된 콘택트를 포함하고,
    상기 콘택트는:
    제 1 단면적을 갖는 제 1 수직 단면을 갖는 제 1 부분으로서, 상기 제 1 수직 단면은 제 1 폭 및 제 1 높이를 갖는, 상기 제 1 부분; 및
    상기 제 1 단면적보다 작은 제 2 단면적을 갖는 제 2 수직 단면을 갖는 제 2 부분
    을 포함하고,
    상기 제 2 수직 단면은:
    상기 제 1 폭 및 상기 제 1 높이보다 작은 제 2 높이를 갖는 하부 부분; 및
    상기 하부 부분 위에 배치되며 상기 제 1 폭보다 작은 제 2 폭을 갖고, 상기 제 1 높이보다 작은 제 3 높이를 갖는 상부 부분
    을 포함하는, 반도체 다이.
  2. 제 1 항에 있어서,
    상기 제 2 수직 단면의 상기 상부 부분은 실질적으로 직사각형인, 반도체 다이.
  3. 제 2 항에 있어서,
    상기 제 2 수직 단면의 상기 상부 부분은 절연 재료에 의해 적어도 부분적으로 둘러싸이는, 반도체 다이.
  4. 제 3 항에 있어서,
    상기 절연 재료는 SiO2 를 포함하는, 반도체 다이.
  5. 제 3 항에 있어서,
    상기 절연 재료는 공기를 포함하는, 반도체 다이.
  6. 제 1 항에 있어서,
    상기 제 2 수직 단면의 상기 상부 부분은 실질적으로 삼각형인, 반도체 다이.
  7. 제 6 항에 있어서,
    상기 제 2 수직 단면의 상기 상부 부분은 절연 재료에 의해 적어도 부분적으로 둘러싸이는, 반도체 다이.
  8. 제 7 항에 있어서,
    상기 절연 재료는 SiO2 를 포함하는, 반도체 다이.
  9. 제 7 항에 있어서,
    상기 절연 재료는 공기를 포함하는, 반도체 다이.
  10. 제 1 항에 있어서,
    상기 콘택트는 전기 전도성 재료를 포함하는, 반도체 다이.
  11. 제 10 항에 있어서,
    상기 전기 전도성 재료는 텅스텐을 포함하는, 반도체 다이.
  12. 제 10 항에 있어서,
    상기 전기 전도성 재료는 코발트를 포함하는, 반도체 다이.
  13. 제 1 항에 있어서,
    상기 기판 내에 배치된 게이트 구조물을 더 포함하고, 상기 게이트 구조물의 적어도 부분은 실질적으로 평면이고, 상기 콘택트에 실질적으로 평행하고, 제 1 거리만큼 상기 콘택트의 상기 제 2 수직 단면의 상기 하부 부분으로부터 분리되고 상기 제 1 거리보다 큰 제 2 거리만큼 상기 콘택트의 상기 제 2 수직 단면의 상기 상부 부분으로부터 분리되는, 반도체 다이.
  14. 반도체 다이를 제조하는 방법으로서,
    기판을 제공하는 단계; 및
    상기 기판 내에 적어도 부분적으로 매립된 콘택트를 생성하는 단계를 포함하고,
    상기 콘택트는:
    제 1 단면적을 갖는 제 1 수직 단면을 갖는 제 1 부분으로서, 상기 제 1 수직 단면은 제 1 폭 및 제 1 높이를 갖는, 상기 제 1 부분; 및
    상기 제 1 단면적보다 작은 제 2 단면적을 갖는 제 2 수직 단면을 갖는 제 2 부분
    을 포함하고,
    상기 제 2 수직 단면은:
    상기 제 1 폭 및 상기 제 1 높이보다 작은 제 2 높이를 갖는 하부 부분; 및
    상기 하부 부분 위에 배치되며 상기 제 1 폭보다 작은 제 2 폭을 갖고, 상기 제 1 높이보다 작은 제 3 높이를 갖는 상부 부분
    을 포함하는, 반도체 다이를 제조하는 방법.
  15. 제 14 항에 있어서,
    상기 제 2 수직 단면의 상기 상부 부분은 실질적으로 직사각형인, 반도체 다이를 제조하는 방법.
  16. 제 15 항에 있어서,
    상기 제 2 수직 단면의 상기 상부 부분은 절연 재료에 의해 적어도 부분적으로 둘러싸이는, 반도체 다이를 제조하는 방법.
  17. 제 16 항에 있어서,
    상기 절연 재료는 SiO2 를 포함하는, 반도체 다이를 제조하는 방법.
  18. 제 16 항에 있어서,
    상기 절연 재료는 공기를 포함하는, 반도체 다이를 제조하는 방법.
  19. 제 14 항에 있어서,
    상기 제 2 수직 단면의 상기 상부 부분은 실질적으로 삼각형인, 반도체 다이를 제조하는 방법.
  20. 제 19 항에 있어서,
    상기 제 2 수직 단면의 상기 상부 부분은 절연 재료에 의해 적어도 부분적으로 둘러싸이는, 반도체 다이를 제조하는 방법.
  21. 제 20 항에 있어서,
    상기 절연 재료는 SiO2 를 포함하는, 반도체 다이를 제조하는 방법.
  22. 제 20 항에 있어서,
    상기 절연 재료는 공기를 포함하는, 반도체 다이를 제조하는 방법.
  23. 제 14 항에 있어서,
    상기 콘택트는 전기 전도성 재료를 포함하는, 반도체 다이를 제조하는 방법.
  24. 제 23 항에 있어서,
    상기 전기 전도성 재료는 텅스텐을 포함하는, 반도체 다이를 제조하는 방법.
  25. 제 23 항에 있어서,
    상기 전기 전도성 재료는 코발트를 포함하는, 반도체 다이를 제조하는 방법.
  26. 제 14 항에 있어서,
    상기 기판 내에 배치된 게이트 구조물을 생성하는 단계를 더 포함하고, 상기 게이트 구조물의 적어도 부분은 실질적으로 평면이고, 상기 콘택트에 실질적으로 평행하고, 상기 콘택트의 상기 제 2 수직 단면의 상기 하부 부분으로부터 제 1 거리만큼 분리되고 상기 콘택트의 상기 제 2 수직 단면의 상기 상부 부분으로부터 상기 제 1 거리보다 큰 제 2 거리만큼 분리되는, 반도체 다이를 제조하는 방법.
  27. 반도체 다이 내에 콘택트를 제조하는 방법으로서,
    기판 내에, 제 1 폭, 제 1 길이, 및 제 1 깊이를 갖는 콘택트 홀을 생성하는 단계;
    상기 콘택트 홀 내에, 상기 제 1 폭 및 상기 제 1 길이를 갖는 상기 콘택트를 형성하기 위해 전기 전도성 재료를 디포짓하는 단계;
    상기 콘택트의 제 1 부분을 에칭으로부터 보호하는 단계;
    상기 콘택트의 제 2 부분이 상기 제 1 폭 및 제 1 높이를 갖도록 상기 제 1 폭, 상기 제 1 길이보다 작은 제 2 길이, 및 상기 제 1 깊이보다 작은 제 2 깊이를 갖는 오목부를 생성하기 위해 상기 콘택트의 상기 제 2 부분을 수직으로 에칭하는 단계;
    상기 오목부에 있어서, 두께 T 를 갖는 컨포멀 스페이싱 재료를 디포짓하는 단계;
    상기 콘택트의 상기 제 2 부분의 적어도 일부를 노출시키기 위해 상기 컨포멀 스페이싱 재료를 깊이 = T 까지 이방성으로 에칭하는 단계;
    상기 제 2 깊이보다 작은 제 3 깊이까지 상기 콘택트의 상기 제 2 부분 상에 추가적인 전기 전도성 재료를 선택적으로 디포짓하여, 제 2 폭 및 상기 제 2 길이보다 작은 제 3 길이를 갖는 상기 콘택트의 상기 제 2 부분의 상부 부분, 상기 제 1 폭 및 상기 제 1 높이를 갖는 상기 콘택트의 상기 제 2 부분의 하부 부분을 형성하는 단계;
    상기 콘택트의 상기 제 2 부분의 상기 상부 부분의 외부 표면들과 상기 오목부의 내부 표면들 사이에 갭을 생성하기 위해 상기 컨포멀 스페이싱 재료를 제거하는 단계를 포함하는, 반도체 다이 내에 콘택트를 제조하는 방법.
  28. 제 27 항에 있어서,
    상기 제 2 폭 = 상기 제 1 폭 - 2*T 이고, 상기 제 3 길이 = 상기 제 2 길이 - 2*T 인, 반도체 다이 내에 콘택트를 제조하는 방법.
  29. 제 27 항에 있어서,
    상기 콘택트의 상기 제 2 부분의 상기 상부 부분은 실질적으로 직사각형인 단면 형상을 갖는, 반도체 다이 내에 콘택트를 제조하는 방법.
  30. 제 27 항에 있어서,
    상기 콘택트의 상기 제 2 부분의 상기 상부 부분의 상기 외부 표면들과 상기 오목부의 상기 내부 표면들 사이의 상기 갭을 적어도 부분적으로 충전하기 위해 상기 오목부 내로 절연 재료를 디포짓하는 단계를 더 포함하는, 반도체 다이 내에 콘택트를 제조하는 방법.
  31. 제 30 항에 있어서,
    상기 절연 재료는 상기 콘택트의 상기 제 2 부분의 상기 상부 부분의 상기 외부 표면들과 상기 오목부의 상기 내부 표면들 사이의 상기 갭을 완전히 충전하는 컨포멀 재료인, 반도체 다이 내에 콘택트를 제조하는 방법.
  32. 제 30 항에 있어서,
    상기 절연 재료는 상기 오목부의 상부 부분을 충전하지만 상기 콘택트의 상기 제 2 부분의 상기 상부 부분의 상기 외부 표면들과 상기 오목부의 상기 내부 표면들 사이의 상기 갭의 적어도 부분을 충전되지 않은 채로 남기는 비-컨포멀 절연 재료인, 반도체 다이 내에 콘택트를 제조하는 방법.
  33. 제 30 항에 있어서,
    상기 기판 내에 적어도 부분적으로 매립된 게이트 구조물을 생성하는 단계를 더 포함하고,
    상기 게이트 구조물의 적어도 부분은 상기 콘택트에 실질적으로 평행하고, 상기 콘택트의 상기 제 2 부분의 상기 하부 부분으로부터 제 1 거리만큼 분리되고 상기 콘택트의 상기 제 2 부분의 상기 상부 부분으로부터 상기 제 1 거리보다 큰 제 2 거리만큼 분리되는, 반도체 다이 내에 콘택트를 제조하는 방법.
  34. 제 27 항에 있어서,
    상기 콘택트의 단면적을 감소시키기 위해 상기 콘택트의 상기 제 2 부분의 상기 상부 부분을 에칭하는 단계를 더 포함하는, 반도체 다이 내에 콘택트를 제조하는 방법.
  35. 제 34 항에 있어서,
    상기 콘택트의 상기 제 2 부분의 상기 상부 부분은 실질적으로 삼각형인 단면 형상을 갖는, 반도체 다이 내에 콘택트를 제조하는 방법.
  36. 제 34 항에 있어서,
    상기 콘택트의 상기 제 2 부분의 상기 상부 부분의 상기 외부 표면들과 상기 오목부의 상기 내부 표면들 사이의 상기 갭을 적어도 부분적으로 충전하기 위해 상기 오목부 내로 절연 재료를 디포짓하는 단계를 더 포함하는, 반도체 다이 내에 콘택트를 제조하는 방법.
  37. 제 36 항에 있어서,
    상기 절연 재료는 상기 콘택트의 상기 제 2 부분의 상기 상부 부분의 상기 외부 표면들과 상기 오목부의 상기 내부 표면들 사이의 상기 갭을 완전히 충전하는 컨포멀 재료인, 반도체 다이 내에 콘택트를 제조하는 방법.
  38. 제 36 항에 있어서,
    상기 절연 재료는 상기 오목부의 상부 부분을 충전하지만 상기 콘택트의 상기 제 2 부분의 상기 상부 부분의 상기 외부 표면들과 상기 오목부의 상기 내부 표면들 사이의 상기 갭의 적어도 부분을 충전되지 않은 채로 남기는 비-컨포멀 절연 재료인, 반도체 다이 내에 콘택트를 제조하는 방법.
  39. 제 36 항에 있어서,
    상기 기판 내에 적어도 부분적으로 매립된 게이트 구조물을 생성하는 단계를 더 포함하고,
    상기 게이트 구조물의 적어도 부분은 상기 콘택트에 실질적으로 평행하고, 상기 콘택트의 상기 제 2 부분의 상기 하부 부분으로부터 제 1 거리만큼 분리되고 상기 콘택트의 상기 제 2 부분의 상기 상부 부분으로부터 상기 제 1 거리보다 큰 제 2 거리만큼 분리되는, 반도체 다이 내에 콘택트를 제조하는 방법.
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