KR20230078672A - 고 선형성을 위한 동적 임피던스 정합을 갖는 무선 주파수 디지털-투-아날로그 변환기 (rfdac) - Google Patents

고 선형성을 위한 동적 임피던스 정합을 갖는 무선 주파수 디지털-투-아날로그 변환기 (rfdac) Download PDF

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에드워드 와이 영 리우
블라디미르 아파린
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퀄컴 인코포레이티드
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Abstract

본 개시의 특정 양태들은 무선 주파수 디지털-투-아날로그 변환기 (RFDAC) 에 관한 것이다. RFDAC 는 일반적으로, 복수의 디지털-투-아날로그 (DAC) 유닛 셀들을 포함한다. 적어도 하나의 DAC 유닛 셀은 액티브 상태에서 또는 슬립 상태에서 구성될 수 있다. 적어도 하나의 DAC 유닛 셀에 대해, 액티브 상태에서의 DAC 유닛 셀의 출력 임피던스는 슬립 상태에서의 DAC 유닛 셀의 출력 임피던스와 동일하다.

Description

고 선형성을 위한 동적 임피던스 정합을 갖는 무선 주파수 디지털-투-아날로그 변환기 (RFDAC)
관련 출원들에 대한 상호 참조
본 출원은 2020년 10월 2일자로 출원된 미국 특허출원 제17/061,984호의 우선권을 주장하고, 이는 본원의 양수인에게 양도되며, 하기에서 충분히 설명된 바와 같이 그리고 모든 적용가능한 목적들로 그 전체가 본 명세서에 참조에 의해 명백히 통합된다.
기술분야
본 개시의 특정 양태들은 일반적으로 전자 회로들에 관한 것으로서, 더 상세하게는, 다이렉트-투-RF 송신기 아키텍처들에서의 사용을 위한 무선 주파수 디지털-투-아날로그 변환기 (RFDAC) 에 관한 것이다.
무선 통신 네트워크는 기지국들 (BS들) 및 이동국들 (MS들) 과 같은 다수의 무선 통신 디바이스들을 포함할 수도 있다. 각각의 무선 통신 디바이스는 신호들을 송신하기 위한 송신기 및 신호들을 수신하기 위한 수신기를 포함한다. 수신기는 종종, 아날로그 무선 주파수 (RF) 신호를 아날로그 기저대역 신호 또는 아날로그 중간 주파수 (IF) 신호로 하향변환하며, 이는 필터링되고, 증폭되고, 아날로그-투-디지털 변환기 (ADC) 에서 디지털 기저대역 신호로 변환된다. 마찬가지로, 송신기는 통상적으로, 기저대역 디지털 신호를 아날로그 신호로 변환하고, 이는 송신되기 전에 필터링되고 RF 신호로 상향변환된다.
본 개시의 상기 기재된 특징들이 상세히 이해될 수 있는 방식으로, 상기 간략히 요약된 더 상세한 설명이 양태들을 참조하여 행해질 수도 있으며, 이 양태들 중 일부는 첨부 도면들에서 예시된다. 하지만, 첨부 도면들은 본 개시의 오직 특정한 통상적인 양태들만을 예시할 뿐이고, 따라서, 본 설명은 다른 동일하게 효과적인 양태들을 허용할 수도 있으므로, 본 개시의 범위를 제한하는 것으로 고려되지 않아야 함이 주목되어야 한다.
본 개시의 특정 양태들은 무선 주파수 (RF) 변조된 신호를 출력하도록 구성된 디지털-투-아날로그 (DAC) 에 관련된다. DAC 는 일반적으로, 복수의 DAC 유닛 셀들을 포함한다. 복수의 DAC 유닛 셀들 중 적어도 하나에 대해, DAC 유닛 셀은 액티브 상태에서 또는 슬립 상태에서 구성될 수 있고, 액티브 상태에서의 DAC 유닛 셀의 출력 임피던스는 슬립 상태에서의 DAC 유닛 셀의 출력 임피던스와 동일하다.
본 개시의 특정 양태들은 무선 통신 디바이스에 관련된다. 무선 통신 디바이스는 일반적으로 본 명세서에서 설명된 DAC 를 포함한다. 무선 통신 디바이스는, 디지털 신호를 생성하도록 구성된 디지털 신호 프로세서 (DSP) 를 더 포함한다. DAC 는 DSP 의 출력을 RF 변조된 신호로 상향변환하도록 구성된다.
본 개시의 특정 양태들은 무선 주파수 (RF) 신호를 생성하는 방법에 관한 것이다. 그 방법은 일반적으로 디지털 신호를 수신하는 단계를 포함한다. 그 방법은 또한, 디지털-투-아날로그 (DAC) 유닛 셀이 슬립 상태에 있을 때 적어도 하나의 DAC 유닛 셀의 출력 임피던스가 DAC 유닛 셀이 액티브 상태에 있을 때 DAC 유닛 셀의 출력 임피던스와 등가이도록 복수의 DAC 유닛 셀들 중 적어도 하나를 제어하는 것을 포함하여, 복수의 DAC 유닛 셀들을 통해 디지털 신호를 RF 신호로 변환하는 단계를 포함한다.
본 개시의 상기 기재된 특징들이 상세히 이해될 수 있는 방식으로, 상기 간략히 요약된 더 상세한 설명이 양태들을 참조하여 행해질 수도 있으며, 이 양태들 중 일부는 첨부 도면들에서 예시된다. 하지만, 첨부 도면들은 본 개시의 오직 특정한 통상적인 양태들만을 예시할 뿐이고, 따라서, 본 설명은 다른 동일하게 효과적인 양태들을 허용할 수도 있으므로, 본 개시의 범위를 제한하는 것으로 고려되지 않아야 함이 주목되어야 한다.
도 1 은, 본 개시의 특정 양태들이 실시될 수도 있는 예시적인 무선 통신 네트워크의 다이어그램이다.
도 2 는, 본 개시의 특정 양태들이 실시될 수도 있는 예시적인 액세스 포인트 (AP) 및 예시적인 사용자 단말기들의 블록 다이어그램이다.
도 3 은 예시적인 트랜시버 프론트 엔드의 블록 다이어그램이다.
도 4 는 본 개시의 특정 양태들에 따른, 무선 주파수 (RF) 디지털-투-아날로그 변환기 (DAC) (RFDAC) 기반 송신기의 예시적인 아키텍처의 블록 다이어그램이다.
도 5 는 본 개시의 특정 양태들에 따른 RFDAC 의 DAC 유닛 셀들을 예시한다.
도 6 은 본 개시의 특정 양태들에 따른, RFDAC 에 대한 예시적인 전압 모드 아키텍처를 예시한다.
도 7 은 본 개시의 특정 양태들에 따른, RFDAC 에 대한 예시적인 전류 모드 아키텍처를 예시한다.
도 8 은 동적 임피던스 부정합을 갖는 DAC 유닛 셀의 예시적인 회로를 예시한다.
도 9 는 상이한 모드들에 대한 유닛 셀의 출력 저항 (Rout) 의 표이다.
도 10 은 슬립 모드로부터 웨이크 업하는 DAC 유닛 셀로 발생하는 예시적인 공통 모드 전하 주입을 예시한다.
도 11 은 본 개시의 특정 양태들에 따른, 개선된 RFDAC 에 대한 예시적인 전압 모드 아키텍처를 예시한다.
도 12 는 본 개시의 특정 양태들에 따른, 개선된 RFDAC 의 유닛 셀에 대한 회로를 예시한다.
도 13 은 본 개시의 특정 양태들에 따른, RF 신호를 생성하기 위한 예시적인 동작들의 플로우 다이어그램이다.
본 개시의 다양한 양태들은 첨부 도면들을 참조하여 이하 더 충분히 설명된다. 하지만, 본 개시는 다수의 상이한 형태들로 구현될 수도 있으며, 본 개시 전반에 걸쳐 제시된 임의의 특정 구조 또는 기능으로 한정되는 것으로서 해석되지 않아야 한다. 오히려, 이들 양태들은, 본 개시가 철저하고 완전할 것이며 그리고 본 개시의 범위를 당업자에게 충분히 전달할 것이도록 제공된다. 본 명세서에서의 교시들에 기초하여, 당업자는, 본 개시의 임의의 다른 양태와는 독립적으로 구현되든 임의의 다른 양태와 결합되든, 본 개시의 범위가 본 명세서에서 개시된 본 개시의 임의의 양태를 커버하도록 의도됨을 인식할 것이다. 예를 들어, 본 명세서에 기재된 임의의 수의 양태들을 이용하여 일 장치가 구현될 수도 있거나 또는 일 방법이 실시될 수도 있다. 부가적으로, 본 개시의 범위는, 본 명세서에 기재된 본 개시의 다양한 양태들에 부가한 또는 그 이외의 구조 및 기능, 또는 다른 구조, 기능을 이용하여 실시되는 그러한 장치 또는 방법을 커버하도록 의도된다. 본 명세서에서 개시된 본 개시의 임의의 양태는 청구항의 하나 이상의 엘리먼트들에 의해 구현될 수도 있음이 이해되어야 한다.
단어 "예시적인" 은 "예, 사례, 또는 예시로서 기능함" 을 의미하도록 본 명세서에서 사용된다. "예시적인" 것으로서 본 명세서에서 설명된 임의의 양태는 다른 양태들에 비해 반드시 선호되거나 유리한 것으로서 해석될 필요는 없다.
본 명세서에서 사용된 바와 같이, 동사 "연결하다" 의 다양한 시제들에서 용어 "~와 연결됨" 은 엘리먼트 A 가 엘리먼트 B 에 직접 연결됨 또는 다른 엘리먼트들이 엘리먼트들 A 와 B 사이에 연결될 수도 있음 (즉, 엘리먼트 A 는 엘리먼트 B 와 간접적으로 연결됨) 을 의미할 수도 있다. 전기 컴포넌트들의 경우, 용어 "~와 연결됨" 은 또한, 본 명세서에서, 와이어, 트레이스, 또는 다른 전기 전도성 재료가 엘리먼트들 A 및 B (및 이들 사이에서 전기적으로 연결되는 임의의 컴포넌트들) 를 전기적으로 연결하기 위해 사용됨을 의미하는데 사용될 수도 있다.
도 1 은 본 개시의 양태들이 실시될 수도 있는, 액세스 포인트들 (110) 및 사용자 단말기들 (120) 을 갖는 무선 통신 시스템 (100) 을 예시한다. 단순화를 위해, 오직 하나의 액세스 포인트 (110) 만이 도 1 에 도시된다. 액세스 포인트 (AP) 는 일반적으로, 사용자 단말기들과 통신하는 고정국이고, 또한, 기지국 (BS), 진화된 노드 B (eNB), 또는 기타 다른 용어로서 지칭될 수도 있다. 사용자 단말기 (UT) 는 고정식 또는 이동식일 수도 있고, 또한, 이동국 (MS), 액세스 단말기, 사용자 장비 (UE), 스테이션 (STA), 클라이언트, 무선 디바이스, 또는 기타 다른 용어로서 지칭될 수도 있다. 사용자 단말기는 셀룰러 폰, 개인용 디지털 보조기 (PDA), 핸드헬드 디바이스, 무선 모뎀, 랩탑 컴퓨터, 태블릿, 개인용 컴퓨터 등과 같은 무선 디바이스일 수도 있다.
액세스 포인트 (110) 는 다운링크 및 업링크 상에서 임의의 주어진 순간에 하나 이상의 사용자 단말기들 (120) 과 통신할 수도 있다. 다운링크 (즉, 순방향 링크) 는 액세스 포인트로부터 사용자 단말기들로의 통신 링크이고, 업링크 (즉, 역방향 링크) 는 사용자 단말기들로부터 액세스 포인트로의 통신 링크이다. 사용자 단말기는 또한, 다른 사용자 단말기와 피어-투-피어로 통신할 수도 있다. 시스템 제어기 (130) 는 액세스 포인트들에 커플링하고, 액세스 포인트들에 대한 조정 및 제어를 제공한다.
무선 통신 시스템 (100) 은 다운링크 및 업링크 상에서의 데이터 송신을 위해 다중의 송신 및 다중의 수신 안테나들을 채용한다. 액세스 포인트 (110) 에는, 다운링크 송신물들에 대한 송신 다이버시티 및/또는 업링크 송신물들에 대한 수신 다이버시티를 달성하기 위해 다수의 (N ap 개) 안테나들이 장비될 수도 있다. 선택된 사용자 단말기들 (120) 의 세트 (N u ) 는 다운링크 송신물들을 수신하고 업링크 송신물들을 송신할 수도 있다. 각각의 선택된 사용자 단말기는 사용자 특정 데이터를 액세스 포인트에 송신하고/하거나 액세스 포인트로부터 사용자 특정 데이터를 수신한다. 일반적으로, 각각의 선택된 사용자 단말기에는 하나 또는 다중의 안테나들 (즉, Nut ≥ 1) 이 장비될 수도 있다. Nu개의 선택된 사용자 단말기들은 동일한 또는 상이한 수의 안테나들을 가질 수 있다.
무선 통신 시스템 (100) 은 시간 분할 듀플렉스 (TDD) 시스템 또는 주파수 분할 듀플렉스 (FDD) 시스템일 수도 있다. TDD 시스템에 대해, 다운링크 및 업링크는 동일한 주파수 대역을 공유한다. FDD 시스템에 대해, 다운링크 및 업링크는 상이한 주파수 대역들을 사용한다. 무선 통신 시스템 (100) 은 또한, 송신을 위해 단일의 캐리어 또는 다중의 캐리어들을 활용할 수도 있다. 각각의 사용자 단말기 (120) 에는 (예를 들어, 비용을 낮게 유지하기 위해) 단일의 안테나가 장비되거나 또는 (예를 들어, 추가 비용이 지원될 수 있는) 다중의 안테나들이 장비될 수도 있다. 본 개시의 특정 양태들에서, 액세스 포인트 (110) 및/또는 사용자 단말기 (120) 는, 본 명세서에서 더 상세히 설명된 바와 같이, 무선 주파수 디지털-투-아날로그 변환기 (RFDAC) 기반 송신기를 포함할 수도 있다.
도 2 는 무선 통신 시스템 (100) 에서의 액세스 포인트 (110) 및 2개의 사용자 단말기들 (120m 및 120x) 의 블록 다이어그램을 도시한다. 액세스 포인트 (110) 에는 N ap 개의 안테나들 (224a 내지 224ap) 이 장비된다. 사용자 단말기 (120m) 에는 N ut,m 개의 안테나들 (252ma 내지 252mu) 이 장비되고, 사용자 단말기 (120x) 에는 N ut,x 개의 안테나들 (252xa 내지 252xu) 이 장비된다. 액세스 포인트 (110) 는 다운링크에 대한 송신 엔티티이고 업링크에 대한 수신 엔티티이다. 각각의 사용자 단말기 (120) 는 업링크에 대한 송신 엔티티이고 다운링크에 대한 수신 엔티티이다. 본 명세서에서 사용된 바와 같이, "송신 엔티티" 는 주파수 채널을 통해 데이터를 송신 가능한 독립적으로 동작되는 장치 또는 디바이스이고, "수신 엔티티" 는 주파수 채널을 통해 데이터를 수신 가능한 독립적으로 동작되는 장치 또는 디바이스이다. 다음의 설명에 있어서, 아래첨자 "dn" 은 다운링크를 표기하고, 아래첨자 "up" 는 업링크를 표기하며, N up 개의 사용자 단말기들은 업링크 상에서의 동시 송신을 위해 선택되고, N dn 개의 사용자 단말기들은 다운링크 상에서의 동시 송신을 위해 선택되며, N up 는 N dn 과 동일할 수도 있거나 또는 동일하지 않을 수도 있으며, N up 및 N dn 은 정적 값들일 수도 있거나 또는 각각의 스케줄링 인터벌 동안 변할 수 있다. 빔 스티어링 또는 기타 다른 공간 프로세싱 기법이 액세스 포인트 및 사용자 단말기에서 사용될 수도 있다.
업링크 상에서, 업링크 송신을 위해 선택된 각각의 사용자 단말기 (120) 에서, TX 데이터 프로세서 (288) 는 데이터 소스 (286) 로부터 트래픽 데이터를 그리고 제어기 (280) 로부터 제어 데이터를 수신한다. TX 데이터 프로세서 (288) 는 사용자 단말기를 위해 선택된 레이트와 연관된 코딩 및 변조 방식들에 기초하여 사용자 단말기에 대한 트래픽 데이터 ({d up }) 를 프로세싱 (예를 들어, 인코딩, 인터리빙, 및 변조) 하고, N ut,m 개의 안테나들 중 하나에 대해 데이터 심볼 스트림 ({s up }) 을 제공한다. 일 양태에서, TX 데이터 프로세서 (288) 는, 본 명세서에서 설명된 하나 이상의 기법들을 구현하도록 구성될 수 있는 디지털 신호 프로세서 (DSP) 이다. 트랜시버 프론트 엔드 (TX/RX) (254) (무선 주파수 프론트 엔드 (RFFE) 로서도 또한 공지됨) 는 개별 심볼 스트림을 수신 및 프로세싱 (예를 들어, 아날로그로의 변환, 증폭, 필터링, 및 주파수 상향변환) 하여 업링크 신호를 생성한다. 트랜시버 프론트 엔드 (254) 는 또한, 예를 들어, RF 스위치를 통한 송신 다이버시티를 위해 업링크 신호를 N ut,m 개의 안테나들 중 하나로 라우팅할 수도 있다. 제어기 (280) 는 트랜시버 프론트 엔드 (254) 내의 라우팅을 제어할 수도 있다. 메모리 (282) 는 사용자 단말기 (120) 에 대한 데이터 및 프로그램 코드들을 저장할 수도 있고, 제어기 (280) 와 인터페이싱할 수도 있다.
다수의 (N up 개) 사용자 단말기들 (120) 이 업링크 상에서의 동시 송신을 위해 스케줄링될 수도 있다. 이들 사용자 단말기들의 각각은 프로세싱된 심볼 스트림들의 그 세트를 업링크 상에서 액세스 포인트로 송신한다.
액세스 포인트 (110) 에서, N ap 개의 안테나들 (224a 내지 224ap) 은 업링크 상에서 송신하는 모든 N up 개의 사용자 단말기들로부터 업링크 신호들을 수신한다. 수신 다이버시티를 위해, 트랜시버 프론트 엔드 (222) 는 프로세싱을 위해 안테나들 (224) 중 하나로부터 수신된 신호들을 선택할 수도 있다. 다중의 안테나들 (224) 로부터 수신된 신호들은 향상된 수신 다이버시티를 위해 결합될 수도 있다. 액세스 포인트의 트랜시버 프론트 엔드 (222) 는 또한, 사용자 단말기의 트랜시버 프론트 엔드 (254) 에 의해 수행되는 것과 상보적인 프로세싱을 수행하고, 복원된 업링크 데이터 심볼 스트림을 제공한다. 복원된 업링크 데이터 심볼 스트림은 사용자 단말기에 의해 송신된 데이터 심볼 스트림 ({s up }) 의 추정치이다. RX 데이터 프로세서 (242) 는 복원된 업링크 데이터 심볼 스트림을 그 스트림에 대해 사용된 레이트에 따라 프로세싱 (예를 들어, 복조, 디인터리빙, 및 디코딩) 하여 디코딩된 데이터를 획득한다. 각각의 사용자 단말기에 대한 디코딩된 데이터는 저장을 위해 데이터 싱크 (244) 에 및/또는 추가 프로세싱을 위해 제어기 (230) 에 제공될 수도 있다. 액세스 포인트 (110) 의 트랜시버 프론트 엔드 (TX/RX) (222) 및/또는 사용자 단말기 (120) 의 트랜시버 프론트 엔드 (254) 는 본 명세서에서 더 상세히 설명된 바와 같이, RFDAC 를 포함할 수도 있다.
다운링크 상에서, 액세스 포인트 (110) 에서, TX 데이터 프로세서 (210) 는 다운링크 송신을 위해 스케줄링된 N dn 개의 사용자 단말기들에 대한 데이터 소스 (208) 로부터 트래픽 데이터를, 제어기 (230) 로부터 제어 데이터를, 그리고 가능하게는 스케줄러 (234) 로부터 다른 데이터를 수신한다. 다양한 타입들의 데이터가 상이한 전송 채널들 상에서 전송될 수도 있다. TX 데이터 프로세서 (210) 는 각각의 사용자 단말기에 대한 트래픽 데이터를 그 사용자 단말기를 위해 선택된 레이트에 기초하여 프로세싱 (예를 들어, 인코딩, 인터리빙, 및 변조) 한다. TX 데이터 프로세서 (210) 는 N ap 개의 안테나들 중 하나로부터 송신될 N dn 개의 사용자 단말기들 중 하나 이상에 대한 다운링크 데이터 심볼 스트림들을 제공할 수도 있다. 일 양태에서, TX 데이터 프로세서 (210) 는, 본 명세서에서 설명된 하나 이상의 기법들을 구현하도록 구성될 수 있는 DSP 이다. 트랜시버 프론트 엔드 (222) 는 심볼 스트림을 수신 및 프로세싱 (예를 들어, 아날로그로의 변환, 증폭, 필터링, 및 주파수 상향변환) 하여 다운링크 신호를 생성한다. 트랜시버 프론트 엔드 (222) 는 또한, 예를 들어, RF 스위치를 통한 송신 다이버시티를 위해 다운링크 신호를 N ap 개의 안테나들 (224) 중 하나 이상으로 라우팅할 수도 있다. 제어기 (230) 는 트랜시버 프론트 엔드 (222) 내의 라우팅을 제어할 수도 있다. 메모리 (232) 는 액세스 포인트 (110) 에 대한 데이터 및 프로그램 코드들을 저장할 수도 있고, 제어기 (230) 와 인터페이싱할 수도 있다.
각각의 사용자 단말기 (120) 에서, N ut,m 개의 안테나들 (252) 은 액세스 포인트 (110) 로부터 다운링크 신호들을 수신한다. 사용자 단말기 (120) 에서의 수신 다이버시티를 위해, 트랜시버 프론트 엔드 (254) 는 프로세싱을 위해 안테나들 (252) 중 하나로부터 수신된 신호들을 선택할 수도 있다. 다중의 안테나들 (252) 로부터 수신된 신호들은 향상된 수신 다이버시티를 위해 결합될 수도 있다. 사용자 단말기의 트랜시버 프론트 엔드 (254) 는 또한, 액세스 포인트의 트랜시버 프론트 엔드 (222) 에 의해 수행되는 것과 상보적인 프로세싱을 수행하고, 복원된 다운링크 데이터 심볼 스트림을 제공한다. RX 데이터 프로세서 (270) 는 복원된 다운링크 데이터 심볼 스트림을 프로세싱 (예를 들어, 복조, 디인터리빙, 및 디코딩) 하여 사용자 단말기에 대한 디코딩된 데이터를 획득한다.
도 3 은, 본 개시의 양태들이 실시될 수도 있는 도 2 에서의 트랜시버 프론트 엔드들 (222, 254) 과 같은 예시적인 트랜시버 프론트 엔드 (300) 의 블록 다이어그램이다. 트랜시버 프론트 엔드 (300) 는 하나 이상의 안테나들을 통해 신호들을 송신하기 위한 송신 (TX) 경로 (302) (송신 체인으로서도 또한 공지됨) 및 안테나들을 통해 신호들을 수신하기 위한 수신 (RX) 경로 (304) (수신 체인으로서도 또한 공지됨) 를 포함한다. TX 경로 (302) 및 RX 경로 (304) 가 안테나 (303) 를 공유할 경우, 경로들은 듀플렉서, 스위치, 다이플렉서 등과 같은 다양한 적합한 RF 디바이스들 중 임의의 것을 포함할 수도 있는 인터페이스 (306) 를 통해 안테나와 연결될 수도 있다.
디지털-투-아날로그 변환기 (DAC) (308) 로부터 동위상 (I) 또는 직교 (Q) 기저대역 아날로그 신호들을 수신하여, TX 경로 (302) 는 기저대역 필터 (BBF) (310), 믹서 (312), 구동기 증폭기 (DA) (314), 및 전력 증폭기 (PA) (316) 를 포함할 수도 있다. BBF (310), 믹서 (312) 및 DA (314) 는 무선 주파수 집적 회로 (RFIC) 에 포함될 수도 있는 한편, PA (316) 는 RFIC 외부에 있을 수도 있다. BBF (310) 는 DAC (308) 로부터 수신된 기저대역 신호들을 필터링하고, 믹서 (312) 는 필터링된 기저대역 신호들을 송신 로컬 오실레이터 (LO) 신호와 믹싱하여 관심있는 기저대역 신호를 상이한 주파수로 변환 (예를 들어, 기저대역으로부터 RF 로 상향변환) 한다. 이러한 주파수 변환 프로세스는 LO 주파수 및 관심있는 신호의 주파수의 합산 및 차이 주파수들을 생성한다. 합산 및 차이 주파수들은 비트 (beat) 주파수들로서 지칭된다. 비트 주파수들은 통상적으로 RF 범위에 있어서, 믹서 (312) 에 의해 출력된 신호들은 통상적으로 RF 신호들이며, 이는 안테나 (303) 에 의한 송신 전에 DA (314) 에 의해 및/또는 PA (316) 에 의해 증폭될 수도 있다.
RX 경로 (304) 는 저잡음 증폭기 (LNA) (322), 믹서 (324) 및 기저대역 필터 (BBF) (326) 를 포함한다. LNA (322), 믹서 (324) 및 BBF (326) 는, TX 경로 컴포넌트들을 포함하는 동일한 RFIC 일 수도 있거나 아닐 수도 있는 무선 주파수 집적 회로 (RFIC) 에 포함될 수도 있다. 안테나 (303) 를 통해 수신된 RF 신호들은 LNA (322) 에 의해 증폭될 수도 있고, 믹서 (324) 는 증폭된 RF 신호들을 수신 로컬 오실레이터 (LO) 신호와 믹싱하여 관심있는 RF 신호를 상이한 기저대역 주파수로 변환 (즉, 하향변환) 한다. 믹서 (324) 에 의해 출력된 기저대역 신호들은, 디지털 신호 프로세싱을 위해 아날로그-투-디지털 변환기 (ADC) (328) 에 의해 디지털 I 또는 Q 신호들로 변환되기 전에 BBF (326) 에 의해 필터링될 수도 있다.
특정 고 스루풋 무선 통신 네트워크들 (예를 들어, IEEE 802.11ax) 은, 비교적 낮은 송신기 왜곡을 일반적으로 요구하는 고차 변조들 (예를 들어, 1024까지의 직교 진폭 변조 (QAM) 및 그 이상) 을 지원할 수도 있다. 예를 들어, 1024 QAM 을 사용하는 송신기는 대략 -41 dB 미만의 에러 벡터 크기 (EVM) 를 갖도록 제약될 수도 있다. 현재의 EVM 감소 기법들은 일반적으로, 전력 백-오프 및/또는 디지털 사전-왜곡 (DPD) 을 구현하는 것을 수반한다. 하지만, 전력 백-오프를 구현하는 것은 낮은 효율을 초래할 수 있다 (예를 들어, 명시된 선형성 및 효율을 달성하기 위해 전력 백-오프를 구현하는 것 사이에 트레이드오프가 존재함). 구체적으로, 도 3 을 참조하면, 예를 들어, 트랜시버 프론트 엔드 (300) 의 PA (316) 는 특정 송신기 왜곡 버짓을 충족시키기 위해 현저한 전력 백-오프를 구현해야 할 수도 있어서, 송신기에 대한 낮은 효율을 초래한다. 유사하게, DPD 는 PA 출력 전력을 증가시키기 위해 사용될 수 있지만, 통상적으로, 더 많은 회로 면적을 점유하고 더 높은 하드웨어 복잡도로 인해 더 큰 비용을 갖는다. 부가적으로, DPD 의 유효성은 일반적으로, 신호 대역폭이 증가함에 따라 감소한다. 이에 따라, 고차 변조들에 대해 명시된 낮은 EVM 을 달성할 수 있는 송신기를 제공하는 것이 바람직할 수도 있다.
본 명세서에서 제시된 양태들은 (예를 들어, 종래의 송신기에 비해) 높은 선형성, 높은 효율, 및 작은 면적을 제공하면서 원하는 송신기 왜곡을 충족할 수 있는 무선 주파수 (RF) 디지털-투-아날로그 변환기 (DAC) (RFDAC) 를 설명한다. 도 4 는 RFDAC 기반 송신기 (400) 의 예시적인 아키텍처의 블록 다이어그램이다. RFDAC 기반 송신기 (400) 는 무선 통신 디바이스 (예를 들어, 액세스 포인트 (110), 사용자 단말기 (120) 등) 의 트랜시버 프론트 엔드 (예를 들어, 트랜시버 프론트 엔드들 (222, 254)) 에 포함될 수도 있다.
RFDAC 기반 송신기 (400) 는 하나 이상의 디지털 신호 프로세싱 (DSP) 블록 (402), RFDAC (404), 및 공존성 필터 (430) 를 포함한다. 일 양태에서, DSP 블록(들) (402) 중 하나 이상은 DSP (예를 들어, TX 데이터 프로세서들 (210, 288) 등) 에 의해 구현된다. DSP 블록(들) (402) 은 입력 데이터에 기초하여 하나 이상의 DSP 동작들을 구현할 수도 있다. 예를 들어, 데이터 (예를 들어, OFDM 데이터) 가 샘플링 주파수 (FS) 에서 수신된다고 가정하면, 제 1 DSP 블록 (402) 은, 데이터를 캐리어 주파수 (FC) 와 연관된 레이트로 보간하는 분수 레이트 변환기를 포함할 수도 있다. 부가적으로, 제 2 DSP 블록 (402) 은, 보간된 데이터를 수신하고 데이터를 FC 로 업샘플링하는 업샘플러를 포함할 수도 있다. 업샘플링한 이후, 보간 유한 임펄스 응답 (FIR) 은 송신 BBF 와 등가일 수도 있다.
RFDAC (404) (기저대역 DAC 로서도 또한 지칭됨) 는 일반적으로, 종래의 DAC, 상향변환 믹서, 및 PA 로서 기능한다. 예를 들어, RFDAC (404) 는 (예를 들어, FC 에서) 업샘플링된 데이터를 수신하고, 업샘플링된 데이터를 RF 변조된 신호로 상향변환할 수 있다. 여기서, RFDAC (404) 는 다중의 유닛 셀들 (410) (본 명세서에서 서브-DAC들로도 또한 지칭됨) 및 트랜스포머 (420) 를 포함한다. 각각의 유닛 셀 (410) 은, 진폭 (A) 및 위상 (φ) 을 갖는 RF 캐리어로 기저대역 입력들을 상향변환할 수도 있다. 그 다음, 모든 캐리어들의 합은 변조된 RF 출력을 생성한다. 공존성 필터 (430) (공존 필터로서도 또한 지칭됨) 는 안테나 (303) 에 커플링되고, 일반적으로, 그 저지 대역 (stopband) 에서의 주파수들을 필터링하고 그 통과 대역 내의 주파수들을 안테나 (303) 로 통과시키도록 구성된다. 공존성 필터 (430) 는 그 통과 대역과 저지 대역 사이의 급격한 트랜지션을 가질 수도 있다.
일부 양태들에서, 전력 소비를 감소시키기 위해, 유닛 셀들 (410) 중 하나 이상은 슬립 모드 (또는 상태) 에 놓일 수도 있다. 예를 들어, 유닛 셀들 (410) 의 총 수가 변수 N 에 의해 표현되어, 유닛 셀들이 410-1 내지 410-N 의 범위라고 가정한다. 이 경우, N개의 유닛 셀들 (410) 의 제 1 세트 (또는 개수) (M) 는 액티브일 수도 있고, N개의 유닛 셀들 (410) 의 제 2 세트 (또는 개수) (P = N - M) 는 슬립상태일 수도 있다. 슬립상태인 P개의 유닛 셀들 (410) 이 존재하는 양태들에서, M개의 액티브 유닛 셀들의 합은 변조된 RF 출력을 생성한다.
디코더 (502) 는 DSP 블록(들) (402) 중 하나 이상으로서 구현될 수도 있다. 일 양태에서, 디코더 (502) 는, 예를 들어, 액티브 또는 슬립 상태를 제어함으로써 뿐만 아니라 각각의 유닛 셀 (410) 의 진폭 (A) 및 위상 (φ) 을 구성함으로써, 복소 기저대역 입력 데이터를 디코딩하고 유닛 셀들 (410) 의 뱅크를 구동할 수 있다. 각각의 유닛 셀 (410) 의 진폭 (A) 및 위상 (φ) 은 다중의 진폭들 및 위상들로부터 선택될 수도 있다. 일부 양태들에서, 예를 들어, 진폭들 및 위상들은 폴라 아키텍처에 기초하여 결정될 수도 있으며, 이는 좌표 회전 디지털 컴퓨터 (CORDIC) (볼더 알고리즘으로서도 또한 지칭됨) 를 사용하여 동위상 (I)/직교 (Q) 코드들을 폴라 코드들에 맵핑하는 것, 및 진폭 및 위상 경로들을 각각의 유닛 셀 (410) 에 정합시키는 것을 수반한다. 폴라 아키텍처에 대한 유닛 셀 배정에 있어서, 각각의 유닛 셀 (410) 은 슬립상태 또는 액티브 중 어느 하나이고 φ 만큼 클록킹된다.
대안적으로, 일부 양태들에서, 다중-위상 아키텍처가 유닛 셀 배정 (예를 들어, 진폭 및 위상) 을 결정하기 위해 사용될 수 있다. 다중-위상 아키텍처에서, (상이한 형상들을 가질 수도 있는) 효율성 맵은 섹터들로 분할되고, 여기서, 각각의 섹터는 복소 평면에서 2개의 유닛 베이시스 벡터들 (φa 및 φb) 에 의해 바운딩된다. 다중-위상 아키텍처에 대한 유닛 셀 배정에 있어서, 각각의 유닛 셀 (410) 은 φa, φb, 또는 슬립상태에 의해 클록킹된다. 특히, M개의 액티브 셀들의 제 1 세트는 φa 에 의해 클록킹될 수도 있고, M개의 액티브 셀들의 제 2 세트는 φb 에 의해 클록킹될 수도 있다. 다중-위상 아키텍처들의 예들은 다이아몬드 아키텍처 (다이아몬드 형상 효율성 맵), 육각형 아키텍처 (육각형 형상 효율성 맵), 팔각형 아키텍처 (팔각형 형상 효율성 맵), 십각형 아키텍처 (십각형 형상 효율성 맵) 등을 포함하지만 이에 한정되지 않는다.
본 명세서에 설명된 RFDAC (예를 들어, RFDAC (404)) 는 전압 모드 아키텍처 또는 전류 모드 아키텍처를 사용하여 구현될 수도 있다. 도 6 은 RFDAC 에 대한 예시적인 전압 모드 아키텍처 (600) 를 예시한다. 도 7 은 RFDAC 에 대한 예시적인 전류 모드 아키텍처를 예시한다.
도 6 을 참조하면, 전압 모드 아키텍처 (600) (스위치드 커패시터 전력 증폭기 (SCPA) 로서도 또한 지칭됨) 는 커패시터 어레이 (602) 및 트랜스포머 (604) 를 포함한다. 커패시터 어레이 (602) 는 N개의 유닛 셀들을 포함하고, 여기서, M개의 유닛 셀들은 액티브이고, P개의 유닛 셀들은 슬립상태이다. 이러한 전압 모드 아키텍처에서, 커패시터 어레이 (602) 에서의 유닛 셀들의 각각은 커패시터로 구현된다. 트랜스포머 (604) 의 1차 인덕턴스 (예를 들어, 제 1 권선) 는 직렬 공진에서의 N개의 유닛 셀들의 각각에 커플링되고, 트랜스포머 (604) 의 2차 인덕턴스 (예를 들어, 제 2 권선) 는 안테나 (303) 에 커플링된다.
도 6 에 도시된 바와 같이, RF 변조된 신호를 생성하기 위해, 커패시터 어레이 (602) 의 M개의 액티브 유닛 셀들 (예를 들어, 커패시터들) 은 RF 변조된 신호의 캐리어 주파수 (FC) 에서 레퍼런스 전위 (예를 들어, 접지) 와 공급 전압 (VS) 사이에서 (예를 들어, RFDAC 로의 디지털 입력(들)에 기초하여) 선택적으로 스위칭될 수도 있는 한편, 슬립 상태에서의 각각의 P개의 유닛 셀은 레퍼런스 전위에 커플링된다. 트랜스포머 (604) 는 안테나 (303) 의 임피던스 (예를 들어, 저항) 와 정합하기 위해 커패시터 어레이 (602) 의 출력 임피던스를 변환할 수도 있다.
M개의 액티브 유닛 셀들의 임피던스는 Zdyn 에 의해 표현되고, P개의 슬립핑 유닛 셀들의 임피던스는 Zon 이다. Zdyn 및 Zon 이 주어지면, 전압 모드 아키텍처 (600) 의 출력 전압 엔벨로프 (Vo,env) 는 식 (1) 을 사용하여 결정될 수 있다:
Figure pct00001
Zon 과 Zdyn 사이의 임피던스 부정합이 (예를 들어, 식 (2) 를 사용하여)
Figure pct00002
로서 표현되면, 출력 전압 엔벨로프 (Vo,env) 는 식 (3) 을 사용하여 표현될 수 있으며, 이는 일반적으로 AM-AM 곡선으로서 공지되어 있다:
Figure pct00003
전압 모드 아키텍처의 왜곡을 평가하기 위해, 식 (3) 의 분모는 식 (4) 에 나타낸 바와 같이 멱급수를 사용하여 확장될 수 있다. 식 (4) 로부터, 2차 및 3차 고조파 왜곡 컴포넌트들 (HD2 및 HD3) 은, 각각, 식 (5) 및 식 (6) 으로 표현될 수 있다.
Figure pct00004
도 7, 즉, 전류 모드 아키텍처 (700) 는 N개의 유닛 셀들을 포함하고, 각각은 전류 소스로 구현된다. 전류 모드 아키텍처 (700) 는 또한 커패시터 (704) 및 트랜스포머 (706) 를 포함한다. 이 아키텍처에서, 커패시터 (704) 및 트랜스포머 (706) 의 1차 인덕턴스는 병렬로 공진한다. 트랜스포머 (706) 의 2차 인덕턴스는 안테나 (303) 에 커플링된다. RF 변조된 신호를 생성하기 위해: (1) M개의 액티브 유닛 셀들의 각각에 대해, 전류 소스는 캐리어 주파수 (FC) 에서 구형파에 의해 변조될 수 있고, (2) P개의 슬립핑 유닛 셀들의 각각에 대해, 전류 소스는 턴오프된다. 전류 모드 아키텍처 (700) 에 대한 출력 엔벨로프 식은, 임피던스 부정합 (
Figure pct00005
) 이 식 (7) 로 표현되는 것을 제외하고는, 식 (3) 과 유사할 수도 있음을 유의한다:
Figure pct00006
전압 모드 아키텍처 (600) 또는 전류 모드 아키텍처 (700) 로 구현되는 RFDAC들의 하나의 문제는 유닛 셀 출력 임피던스들이 액티브 모드와 슬립 모드 사이에서 정합하지 않을 수도 있다는 것이다. 예를 들어, 유닛 셀 (예를 들어, 전압 모드 아키텍처를 가정하여, 여기서, 커패시터 (804) 로서 표현됨) 의 하부 플레이트 (예를 들어, 단자) 를 구동하는 인버터 (802) 를 갖는 회로를 예시하는 도 8 을 고려한다. 도 9 에 도시된 바와 같이, 이 회로로, 유닛 셀 (예를 들어, 커패시터 (804)) 이 슬립 모드 (예를 들어, 입력 로직 상태가 하이) 에 있을 때, 출력 저항 (Rout) 은 Ron (또는, 더 일반적으로, Zon) 이다. 유사하게, 도 9 에 도시된 바와 같이, 캐리어 주파수 (FC) 가 낮고 유닛 셀이 액티브일 때 (예를 들어, 액티브-슬로우 모드), 출력 저항은 또한 (예를 들어, Vbot 가 전력 공급 레일들에서 대부분의 시간을 소비하는 것으로 인해) 대략 Ron 이다. 하지만, 도 9 에 도시된 바와 같이, 캐리어 주파수 (FC) 가 높고 유닛 셀이 액티브일 때 (예를 들어, 액티브-패스트 모드), 출력 저항은 Rdyn (또는, 더 일반적으로, Zdyn) 이며, 이는, Vbot 가 트랜지션하는데 그 대부분의 시간을 소비하기 때문에 Ron 보다 높다. 공급 레일들의 중간에서의 Vbot 에 대해, 출력 저항은 NMOS 및 PMOS 트랜지스터들 양자 모두가 포화이기 때문에 최고 값에 도달할 수도 있다. 액티브 모드의 Rdyn 과 슬립 모드의 Ron 사이의 출력 저항 부정합은 AM-AM 곡선을 악화시키고 EVM 을 저하시킬 수 있다.
전압 모드 아키텍처 (600) 로 구현되는 RFDAC들의 다른 문제는, 유닛 셀들이 웨이크 업하고 슬립상태에 있는 것이 EVM 을 저하시킬 수 있는 신호 의존형 전하 주입을 야기할 수 있다는 것이다. 예를 들어, 유닛 셀이 웨이크 업하는 것을 도시하는 도 10 을 고려한다. 여기서, 슬립 모드 동안, 입력이 1 인 것으로 인해, Vbot_p 및 Vbot_m 은 양자 모두 제로이다. 웨이크 업 이후, 스위치들은 공통 모드 전하를 커패시터 어레이에 주입할 수도 있다. 공통 모드 전하의 양은 웨이크 업하는 유닛 셀들의 수에 의존할 수도 있다. 다른 액티브 유닛 셀들은 이러한 공통 모드 전하를, EVM 을 저하시키는 신호 의존형 차동 모드 에러로 변환할 수도 있다.
본 명세서에서 제시된 양태들은, 액티브 모드와 슬립 모드 사이에서 RFDAC 의 유닛 셀들의 동적 임피던스 정합을 달성할 수 있는 개선된 RFDAC 설계를 제공한다. 특정 양태들에서, 본 명세서에서 설명된 개선된 RFDAC 는 또한, 하나 이상의 유닛 셀들이 슬립 모드로부터 웨이크 업할 때 발생하는 공통 모드 전하 주입을 제거하기 위해 사용될 수 있다.
도 11 은 본 개시의 특정 양태들에 따른, RFDAC (예를 들어, RFDAC (404)) 에 대한 예시적인 전압 모드 아키텍처 (1100) 를 예시한다. 전압 모드 아키텍처 (1100) 는 커패시터 어레이 (1102) 및 트랜스포머 (604) 를 포함한다. 커패시터 어레이 (1102) 는 N개의 유닛 셀들을 포함하고, 여기서, M개의 유닛 셀들은 액티브이고, P개의 유닛 셀들은 슬립상태이다. 이러한 전압 모드 아키텍처에서, 커패시터 어레이 (1102) 에서의 유닛 셀들의 각각은 커패시터 (1110) 로 구현된다. 트랜스포머 (604) 의 1차 인덕턴스 (예를 들어, 제 1 권선) 는 직렬 공진에서의 N개의 유닛 셀들의 각각에 커플링되고, 트랜스포머 (604) 의 2차 인덕턴스 (예를 들어, 제 2 권선) 는 안테나 (303) 에 커플링된다.
도 6 의 전압 모드 아키텍처 (600) 와 비교하여, 도 11 의 전압 모드 아키텍처 (1100) 에서의 유닛 셀들의 각각은 (슬립) 스위치 (1108) 로 구성되어, 슬립 동안 Zdyn 과 동일하게 Zon 을 설정한다. 일 양태에서, Zon 은 제로 정적 전력 소비를 갖는 수동 네트워크를 사용하여 Zdyn 으로 설정될 수도 있다. 예를 들어, 도 11 에 도시되지 않았지만, 수동 네트워크는 스위치들, 저항기들, 커패시터들, 인덕터들, 바이어스 전압들 등과 같은 하나 이상의 회로 엘리먼트들을 포함할 수 있다. 일부 양태들에서, (슬립 상태 동안) Zon 은 회로 엘리먼트들의 수동 네트워크의 (출력) 임피던스와 동일할 수도 있다. 회로 엘리먼트들의 수동 네트워크의 하나의 이점은 슬립 상태 동안 제로 정적 전력 소비를 사용하면서 출력 임피던스 (Zon) 을 제시할 수 있다는 것이다.
전압 모드 아키텍처 (1100) 에서의 각각의 유닛 셀은 스위치 (1104), 스위치 (1106), 및 스위치 (1108) 로 구성된다. 스위치 (1104) 는 커패시터 (1110) 의 단자를 전력 공급 레일 (예를 들어, VS 또는 2*vddx) 에 선택적으로 커플링하도록 구성된다. 스위치 (1106) 는 커패시터 (1110) 의 단자를 레퍼런스 전위 노드 (예를 들어, 접지) 에 선택적으로 커플링하도록 구성된다. (슬립) 스위치 (1108) 는 커패시터 (1110) 의 단자를 (예를 들어, vddx 에서의) 공통 모드 전압 노드 (VCM) 에 선택적으로 커플링하도록 구성된다. 일 양태에서, 공통 모드 전압 노드의 바이어스 전압은 전력 공급 레일의 공급 전압의 절반과 동일하다.
슬립 상태 동안, 스위치 (1104) 및 스위치 (1106) 는 개방되도록 구성되고, 스위치 (1108) 는 폐쇄되도록 구성된다. 액티브 상태 동안, 스위치 (1104) 및 스위치 (1106) 는, 예를 들어, RFDAC 에 입력된 디지털 신호에 기초하여 선택적으로 폐쇄되도록 구성되고, 스위치 (1108) 는 개방되도록 구성된다. 따라서, 도 11 에 도시된 바와 같이, M개의 액티브 유닛 셀들의 각각에 대해, 커패시터 (1110) 의 단자는, RFDAC 에 입력된 디지털 신호에 기초하여, 캐리어 주파수에서의 VS 와 레퍼런스 전위 사이에서 선택적으로 스위칭된다. 유사하게, P개의 슬립핑 유닛 셀들의 각각에 대해, 커패시터 (1110) 의 단자는 공통 모드 전압 노드에 커플링된다. 이러한 방식으로, 커패시터의 하부 플레이트에 의해 보여지는 바와 같은 출력 저항 (Rout) 은 슬립 상태와 액티브 상태 사이에서 스위칭할 때 (Rdyn 에서) 일정하게 유지된다.
도 12 는 본 개시의 특정 양태들에 따른, 슬립 스위치 (예를 들어, 스위치(1108)) 를 갖는 RFDAC 의 유닛 셀에 대한 회로 (1200) 를 예시한다. 여기서, 회로 (1200) 는 인버터 체인들 (1202, 1204, 1206, 및 1208) 및 트랜지스터들 (1210, 1212, 1214, 및 1216) 을 포함한다. 인버터 체인 (1202) 은 (PMOS) 트랜지스터 (1210) 를 구동하도록 구성되고, 인버터 체인 (1204) 은 (PMOS) 트랜지스터 (1212) 를 구동하도록 구성되고, 인버터 체인 (1206) 은 (NMOS) 트랜지스터 (1214) 를 구동하도록 구성되고, 인버터 체인 (1208) 은 (NMOS) 트랜지스터 (1216) 를 구동하도록 구성된다.
회로 (1200) 에서, 슬립 스위치 (예를 들어, 스위치(1108)) 는 (PMOS) 트랜지스터 (1212) 및 (NMOS) 트랜지스터 (1214) 로 구현된다. 도시된 바와 같이, 트랜지스터 (1212) 의 드레인 및 트랜지스터 (1214) 의 드레인은 커패시터 (1110) 의 단자에 커플링된다. 트랜지스터 (1212) 의 소스 및 트랜지스터 (1214) 의 소스는 공통 모드 전압 노드 (VCM) 에 커플링되며, 이는 전력 공급 레일들의 절반 (vcm = vddx2/2) 으로 설정된다. 스위치 (1108) 는 유닛 셀의 슬립 모드 동안 Rout (예를 들어, Zout) = Rdyn (예를 들어, Zdyn) 을 설정한다. 이는 액티브 모드와 슬립 모드 사이에서 유닛 셀의 임피던스 부정합을 제거한다. 부가적으로, 슬립 모드에서 Vbot 를 VCM 로 설정함으로써, 스위치 (1108) 는 공통 모드 전하 주입을 제거할 수 있다. VCM 노드는 직류 전류를 갖지 않을 수도 있음을 유의한다. 본 명세서의 양태들에서, 슬립 스위치는 미리정의된 허용오차 레벨 (또는 범위) 내에서 임피던스 부정합을 해결하기 위해 사용될 수 있음을 유의한다. 예를 들어, 슬립 스위치는 5%, 1%, 또는 심지어 더 작은 값 내에서 액티브 모드와 슬립 모드 사이에서 유닛 셀의 임피던스를 정합시키기 위해 사용될 수 있다. 일부 예들에서, 슬립 스위치는 액티브 모드와 슬립 모드 사이에서 유닛 셀의 임피던스를 정확히 정합시키기 위해 사용될 수 있다.
도 13 은 본 개시의 특정 양태들에 따른, RF 신호를 생성하기 위한 예시적인 동작들 (1300) 의 플로우 다이어그램이다. 동작들 (1300) 은 RFDAC (404) 와 같은 회로에 의해 수행될 수도 있다.
동작들 (1300) 은, 블록 1302 에서, 디지털 신호를 수신함으로써 시작한다. 블록 1304 에서, 회로는 복수의 DAC 유닛 셀들 (예를 들어, 유닛 셀들 (410)) 을 통해 디지털 신호를 RF 신호로 변환한다. 블록 1304 에서의 동작들은, DAC 유닛 셀이 슬립 상태에 있을 때 DAC 유닛 셀의 출력 임피던스가 DAC 유닛 셀이 액티브 상태에 있을 때 DAC 유닛 셀의 출력 임피던스와 등가이도록 복수의 DAC 유닛 셀들 중 적어도 하나를 제어하는 것을 포함할 수도 있다.
일부 양태들에서, 블록 1304 에서의 동작들은 (i) RF 신호를 생성하기 위해 액티브 상태에서 복수의 DAC 유닛 셀들의 제 1 서브세트 (예를 들어, M개의 유닛 셀들) 의 각각을 설정하는 것, 및 (ii) 슬립 상태에서 복수의 DAC 유닛 셀들의 제 2 서브세트 (예를 들어, P개의 유닛 셀들) 의 각각을 설정하는 것을 포함할 수도 있다.
일부 양태들에서, 적어도 하나의 DAC 유닛 셀의 제어는, 적어도 하나의 DAC 유닛 셀이 슬립 상태로부터 액티브 상태로 스위칭할 때 공통 모드 전하 주입을 방지하기 위해, 슬립 상태에 있을 때 적어도 하나의 DAC 유닛 셀의 하나 이상의 트랜지스터들의 게이트 전압을 전력 공급 레일의 절반으로 제어하는 것을 더 포함할 수도 있다.
상기 설명된 방법들의 다양한 동작들은 대응하는 기능들을 수행 가능한 임의의 적합한 수단들에 의해 수행될 수도 있다. 그 수단들은 하나 이상의 회로들을 포함하지만 이에 한정되지 않는 다양한 하드웨어 컴포넌트(들) 및/또는 모듈(들)을 포함할 수도 있다. 일반적으로, 도면들에 예시된 동작들이 존재하는 경우, 그 동작들은 유사한 넘버링을 갖는 대응하는 상대의 수단-플러스-기능 컴포넌트들을 가질 수도 있다.
본 명세서에서 사용된 바와 같이, 용어 "결정하는 것" 은 매우 다양한 액션들을 포괄한다. 예를 들어, "결정하는 것" 은 계산하는 것, 컴퓨팅하는 것, 프로세싱하는 것, 도출하는 것, 조사하는 것, 검색하는 것 (예를 들어, 표, 데이터베이스, 또는 다른 데이터 구조에서 검색하는 것), 확인하는 것 등을 포함할 수도 있다. 또한, "결정하는 것" 은 수신하는 것 (예를 들어, 정보를 수신하는 것), 액세스하는 것 (예를 들어, 메모리 내 데이터에 액세스하는 것) 등을 포함할 수도 있다. 또한, "결정하는 것" 은 해결하는 것, 선택하는 것, 선출하는 것, 확립하는 것 등을 포함할 수도 있다.
본 명세서에서 사용된 바와 같이, 아이템들의 리스트 "중 적어도 하나" 를 지칭하는 어구는 단일 멤버들을 포함하여 그 아이템들의 임의의 조합을 지칭한다. 일 예로서, "a, b, 또는 c 중 적어도 하나" 는 a, b, c, a-b, a-c, b-c, 및 a-b-c 뿐 아니라 동일한 엘리먼트의 배수들과의 임의의 조합 (예컨대, a-a, a-a-a, a-a-b, a-a-c, a-b-b, a-c-c, b-b, b-b-b, b-b-c, c-c, 및 c-c-c 또는 a, b, 및 c 의 임의의 다른 순서화) 을 커버하도록 의도된다.
본 개시와 관련하여 설명된 다양한 예시적인 논리 블록들, 모듈들, 및 회로들은 본 명세서에서 설명된 기능들을 수행하도록 설계된 이산 하드웨어 컴포넌트들로 구현되거나 수행될 수도 있다. 예를 들어, 하나 이상의 DSP 블록(들) (402) 은 범용 프로세서, DSP, 주문형 집적회로 (ASIC), 필드 프로그래밍가능 게이트 어레이 (FPGA) 또는 다른 프로그래밍가능 로직 디바이스 (PLD), 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들, 또는 본 명세서에서 설명된 기능들을 수행하도록 설계된 이들의 임의의 조합으로 구현 또는 수행될 수도 있다. 범용 프로세서는 마이크로프로세서일 수도 있지만, 대안적으로, 그 프로세서는 임의의 상업적으로 입수가능한 프로세서, 제어기, 마이크로 제어기, 또는 상태 머신일 수도 있다. 프로세서는 또한, 컴퓨팅 디바이스들의 조합, 예컨대, DSP 와 마이크로프로세서의 조합, 복수의 마이크로프로세서들, DSP 코어와 결합된 하나 이상의 마이크로프로세서들, 또는 임의의 기타 다른 구성물로서 구현될 수도 있다.
본 명세서에 개시된 방법들은 설명된 방법을 달성하기 위한 하나 이상의 단계들 또는 액션들을 포함한다. 그 방법 단계들 및/또는 액션들은 청구항들의 범위로부터 일탈함없이 서로 상호교환될 수도 있다. 즉, 단계들 또는 액션들의 특정 순서가 명시되지 않으면, 특정 단계들 및/또는 액션들의 순서 및/또는 그 사용은 청구항들의 범위로부터 일탈함없이 수정될 수도 있다.
청구항들은 상기에서 예시된 정확한 구성 및 컴포넌트들로 한정되지 않음이 이해되어야 한다. 다양한 수정들, 변경들 및 변동들이 청구항들의 범위로부터 일탈함없이, 상기 설명된 방법들 및 장치의 배열, 동작 및 상세들에서 행해질 수도 있다.

Claims (20)

  1. 무선 주파수 (RF) 변조된 신호를 출력하도록 구성된 디지털-투-아날로그 변환기 (DAC) 로서,
    상기 DAC 는 복수의 DAC 유닛 셀들을 포함하고, 상기 복수의 DAC 유닛 셀들 중 적어도 하나에 대해:
    상기 DAC 유닛 셀은 액티브 상태에서 또는 슬립 상태에서 구성될 수 있고; 그리고
    상기 액티브 상태에서의 상기 DAC 유닛 셀의 출력 임피던스는 상기 슬립 상태에서의 상기 DAC 유닛 셀의 출력 임피던스와 동일한, 디지털-투-아날로그 변환기 (DAC).
  2. 제 1 항에 있어서,
    상기 슬립 상태에서의 상기 DAC 유닛 셀의 상기 출력 임피던스는 하나 이상의 회로 엘리먼트들을 포함하는 수동 네트워크의 임피던스와 동일한, 디지털-투-아날로그 변환기 (DAC).
  3. 제 2 항에 있어서,
    상기 회로 엘리먼트들은 스위치, 저항기, 커패시터, 인덕터, 또는 바이어스 전압 중 적어도 하나를 포함하는, 디지털-투-아날로그 변환기 (DAC).
  4. 제 2 항에 있어서,
    상기 수동 네트워크는 상기 슬립 상태 동안 제로 정적 전력 소비를 사용하는, 디지털-투-아날로그 변환기 (DAC).
  5. 제 2 항에 있어서,
    상기 슬립 상태 동안, 상기 수동 네트워크는,
    커패시터;
    상기 액티브 상태에서의 상기 DAC 유닛 셀의 상기 출력 임피던스와 정합하는 온-저항을 갖는 스위치; 및
    상기 DAC 에 대한 공급 전압의 절반에서의 바이어스 전압 소스를 포함하는, 디지털-투-아날로그 변환기 (DAC).
  6. 제 1 항에 있어서,
    상기 복수의 DAC 유닛 셀들 중 적어도 하나는,
    커패시터;
    상기 커패시터의 단자를 레퍼런스 전위 노드에 선택적으로 커플링하도록 구성된 제 1 스위치;
    상기 커패시터의 상기 단자를 전력 공급 레일에 선택적으로 커플링하도록 구성된 제 2 스위치; 및
    상기 커패시터의 상기 단자를 공통 모드 전압 노드에 선택적으로 커플링하도록 구성된 제 3 스위치로서, 상기 공통 모드 전압 노드의 바이어스 전압은 상기 전력 공급 레일의 공급 전압의 절반인, 상기 제 3 스위치를 포함하는, 디지털-투-아날로그 변환기 (DAC).
  7. 제 6 항에 있어서,
    상기 복수의 DAC 유닛 셀들 중 적어도 하나에 대해,
    상기 제 1 스위치 및 상기 제 2 스위치는 상기 슬립 상태 동안 개방되도록 구성되고;
    상기 제 3 스위치는 상기 슬립 상태 동안 폐쇄되도록 구성되고;
    상기 제 1 스위치 및 상기 제 2 스위치는 상기 DAC 에 입력된 디지털 신호에 기초하여 상기 액티브 상태 동안 선택적으로 폐쇄되도록 구성되고; 그리고
    상기 제 3 스위치는 상기 액티브 상태 동안 개방되도록 구성되는, 디지털-투-아날로그 변환기 (DAC).
  8. 제 1 항에 있어서,
    상기 복수의 DAC 유닛 셀들의 제 1 서브세트는 상기 액티브 상태에서 구성될 수 있고, 상기 복수의 DAC 유닛 셀들의 제 2 서브세트는 상기 슬립 상태에서 구성될 수 있는, 디지털-투-아날로그 변환기 (DAC).
  9. 제 8 항에 있어서,
    상기 RF 변조된 신호는 상기 복수의 DAC 유닛 셀들의 상기 제 1 서브세트의 출력들의 합에 적어도 부분적으로 기초하여 생성되는, 디지털-투-아날로그 변환기 (DAC).
  10. 제 8 항에 있어서,
    상기 복수의 DAC 유닛 셀들은 커패시터 어레이를 포함하고;
    상기 DAC 유닛 셀들의 각각은 상기 커패시터 어레이에서의 커패시터를 포함하는, 디지털-투-아날로그 변환기 (DAC).
  11. 제 10 항에 있어서,
    상기 액티브 상태에서의 상기 복수의 DAC 유닛 셀들의 상기 제 1 서브세트의 각각에 대해, 상기 커패시터의 단자는 상기 DAC 로의 디지털 입력에 기초하여, 상기 RF 변조된 신호의 캐리어 주파수에서 레퍼런스 전위와 공급 전압 사이에서 선택적으로 스위칭되는, 디지털-투-아날로그 변환기 (DAC).
  12. 제 10 항에 있어서,
    상기 슬립 상태에서의 상기 복수의 DAC 유닛 셀들의 상기 제 2 서브세트에서의 각각의 DAC 유닛 셀에 대해, 상기 커패시터의 단자는 공통 모드 전압 노드에 커플링되는, 디지털-투-아날로그 변환기 (DAC).
  13. 제 12 항에 있어서,
    상기 복수의 DAC 유닛 셀들의 상기 제 2 서브세트에서의 각각의 DAC 유닛 셀은 상기 커패시터 어레이에서의 상기 커패시터에 커플링된 복수의 스위치들을 더 포함하는, 디지털-투-아날로그 변환기 (DAC).
  14. 제 13 항에 있어서,
    상기 복수의 스위치들은,
    상기 커패시터의 상기 단자를 레퍼런스 전위 노드에 선택적으로 커플링하도록 구성된 제 1 스위치;
    상기 커패시터의 상기 단자를 전력 공급 레일에 선택적으로 커플링하도록 구성된 제 2 스위치; 및
    상기 커패시터의 상기 단자를 상기 공통 모드 전압 노드에 선택적으로 커플링하도록 구성된 제 3 스위치를 포함하는, 디지털-투-아날로그 변환기 (DAC).
  15. 제 14 항에 있어서,
    상기 공통 모드 전압 노드의 바이어스 전압은 상기 전력 공급 레일의 공급 전압의 절반인, 디지털-투-아날로그 변환기 (DAC).
  16. 제 14 항에 있어서,
    상기 제 3 스위치는 p형 금속 산화물 반도체 (PMOS) 트랜지스터 및 n형 금속 산화물 반도체 (NMOS) 트랜지스터를 포함하고;
    상기 PMOS 트랜지스터의 드레인 및 상기 NMOS 트랜지스터의 드레인은 상기 커패시터의 상기 단자에 커플링되고;
    상기 PMOS 트랜지스터의 소스 및 상기 NMOS 트랜지스터의 소스는 상기 공통 모드 전압 노드에 커플링되는, 디지털-투-아날로그 변환기 (DAC).
  17. 제 16 항에 있어서,
    상기 PMOS 트랜지스터를 구동하도록 구성된 제 1 인버터 체인; 및
    상기 NMOS 트랜지스터를 구동하도록 구성된 제 2 인버터 체인을 더 포함하는, 디지털-투-아날로그 변환기 (DAC).
  18. 제 1 항에 기재된 DAC 를 포함하는 무선 통신 디바이스로서,
    상기 무선 통신 디바이스는,
    디지털 신호를 생성하도록 구성된 디지털 신호 프로세서 (DSP) 를 더 포함하고,
    상기 DAC 는 상기 DSP 의 출력을 상기 RF 변조된 신호로 상향변환하도록 구성되는, 무선 통신 디바이스.
  19. 제 18 항에 있어서,
    안테나; 및
    제 1 권선 및 제 2 권선을 갖는 트랜스포머 회로로서, 상기 제 1 권선은 상기 복수의 DAC 유닛 셀들의 각각의 출력에 커플링되고, 상기 제 2 권선은 상기 안테나에 커플링되는, 상기 트랜스포머 회로를 더 포함하는, 무선 통신 디바이스.
  20. 무선 주파수 (RF) 신호를 생성하기 위한 방법으로서,
    디지털 신호를 수신하는 단계; 및
    디지털-투-아날로그 (DAC) 유닛 셀이 슬립 상태에 있을 때 적어도 하나의 DAC 유닛 셀의 출력 임피던스가 상기 DAC 유닛 셀이 액티브 상태에 있을 때 상기 DAC 유닛 셀의 출력 임피던스와 등가이도록 복수의 DAC 유닛 셀들 중 적어도 하나를 제어하는 것을 포함하여, 상기 복수의 DAC 유닛 셀들을 통해 상기 디지털 신호를 상기 RF 신호로 변환하는 단계를 포함하는, 무선 주파수 (RF) 신호를 생성하기 위한 방법.
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