KR20230077590A - 아날로그 디지털 변환기 및 아날로그 디지털 변환기의 아날로그 디지털 변환 방법 - Google Patents

아날로그 디지털 변환기 및 아날로그 디지털 변환기의 아날로그 디지털 변환 방법 Download PDF

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Abstract

아날로그 디지털 변환기 및 아날로그 디지털 변환기의 아날로그 디지털 변환 방법이 제공된다. 아날로그 디지털 변환기는, 복수의 제1 및 제2 단위 커패시터의 출력이 연결된 복수의 노드를 포함하는 비교기, 비교기의 출력 신호를 바탕으로 제1 및 제2 제어 신호를 출력하는 제어 로직, 및 제1 및 제2 제어 신호를 바탕으로 비교기에 제공되는 출력 전압을 조절하는 기준 전압 조절 회로를 포함하되, 기준 전압 조절 회로는, 제1 및 제2 제어 신호를 바탕으로 복수의 제1 단위 커패시터 각각에 제1 기준 전압을 인가하는 제1 풀업 회로 및 복수의 제2 단위 커패시터 각각에 제2 기준 전압을 인가하는 제1 풀다운 회로를 포함한다.

Description

아날로그 디지털 변환기 및 아날로그 디지털 변환기의 아날로그 디지털 변환 방법{Analog digital converter and method for analog to digital converting in the analog digital converter}
본 발명은 아날로그 디지털 변환기 및 아날로그 디지털 변환기의 아날로그 디지털 변환 방법에 관한 것이다.
아날로그 디지털 변환기(ADC; Analog to Digital Converter)는 아날로그 신호의 각 신호 레벨들을 나타내는 디지털 코드들의 시퀀스를 발생하는 데 사용될 수 있다.
이러한 아날로그 디지털 변환기의 한 종류로, 반복적으로 아날로그 디지털 변환을 수행하여 데이터를 비교하고 디지털 코드의 비트들을 결정하는 SAR ADC(Successive Approximation Registor Analog to Digital Converter)가 있다.
이와 같은 아날로그 디지털 변환기가 신호를 변환하는 과정에서는 많은 전력이 소모되는데, 이를 저감하기 위한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 동작 소모 전력이 저감된 아날로그 디지털 변환기를 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제는 동작 소모 전력이 저감된 아날로그 디지털 변환기의 아날로그 디지털 변환 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 아날로그 디지털 변환기는, 복수의 제1 및 제2 단위 커패시터의 출력이 연결된 복수의 노드를 포함하는 비교기, 비교기의 출력 신호를 바탕으로 제1 및 제2 제어 신호를 출력하는 제어 로직, 및 제1 및 제2 제어 신호를 바탕으로 비교기에 제공되는 출력 전압을 조절하는 기준 전압 조절 회로를 포함하되, 기준 전압 조절 회로는, 제1 및 제2 제어 신호를 바탕으로 복수의 제1 단위 커패시터 각각에 제1 기준 전압을 인가하는 제1 풀업 회로 및 복수의 제2 단위 커패시터 각각에 제2 기준 전압을 인가하는 제1 풀다운 회로를 포함한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 아날로그 디지털 변환기는, 제공되는 아날로그 입력 신호에 대응하는 디지털 출력 신호의 상위 비트들을 결정하는 데 이용되는 온도계 코드 기반의 복수의 제1 단위 커패시터를 포함하는 제1 커패시터 어레이, 디지털 출력 신호의 하위 비트들을 결정하는 데 이용되는 이진 가중된 복수의 제2 단위 커패시터를 포함하는 제2 커패시터 어레이, 및 제1 및 제2 커패시터 어레이로부터 기준 전압을 제공받아 제1 및 제2 제어 신호를 출력하는 제어 로직을 포함하되, 제1 및 제2 커패시터 어레이는, 제1 및 제2 제어 신호를 바탕으로 제1 및 제2 기준 전압을 각각 인가하는 제1 및 제2 동작 스위치를 포함한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 아날로그 디지털 변환기의 변환 방법은, 복수의 제1 및 제2 단위 커패시터의 출력이 연결된 복수의 노드를 포함하는 비교기, 비교기의 출력 신호를 바탕으로 제1 및 제2 제어 신호를 출력하는 제어 로직, 및 제1 및 제2 제어 신호를 바탕으로 복수의 제1 및 제2 단위 커패시터에 인가되는 기준 전압을 조절하는 풀업 회로 및 풀다운 회로를 포함하는 아날로그 디지털 변환기를 이용한 아날로그 디지털 변환기의 변환 방법에 있어서, 풀업 회로는 복수의 제1 단위 커패시터 각각에 제1 기준 전압을 인가하고, 풀다운 회로는 복수의 제2 단위 커패시터 각각에 제1 기준 전압과 상이한 제2 기준 전압을 인가한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 반도체 장치의 블록도이다.
도 2는 도 1의 기준 전압 조절 회로에 포함되는 풀업 회로의 예시적인 회로도이다.
도 3은 도 1의 기준 전압 조절 회로에 포함되는 풀다운 회로의 예시적인 회로도이다.
도 4는 도 1의 기준 전압 회로의 샘플링 페이즈(phase)에서의 동작을 설명하기 위한 도면이다.
도 5는 도 1의 기준 전압 회로의 변환 페이즈(phase)에서의 동작을 설명하기 위한 도면이다.
도 6은 몇몇 실시예에 따른 반도체 장치의 효과를 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들에 대해 설명한다.
도 1은 몇몇 실시예에 따른 반도체 장치의 블록도이다.
도 1을 참조하면, 반도체 장치(1)는 SAR DAC(100), 기준 전압 생성기(200), 비교기(300), 제1 SAR 로직(410), 제2 SAR 로직(420) 및 제어 로직(400)을 포함할 수 있다.
몇몇 실시예에서, 반도체 장치(1)는 예를 들어, 아날로그 입력 신호(VINP, VINN)를 이에 대응하는 디지털 출력 신호(DOUT)로 변환하는 아날로그 디지털 변환기일 수 있다. 구체적으로, 반도체 장치(1)는, 예를 들어, 연속 근사(Successive Approximation) 방식을 통해 제공된 아날로그 입력 신호(VINP, VINN)를 q비트(q는 자연수)의 디지털 출력 신호로 변환하는 SAR ADC(Successive Approximation Register Analog to Digital Converter)일 수 있다.
이하에서는 반도체 장치(1)가 SAR ADC인 것을 예로 들어, 본 발명의 기술적 사상에 대해 설명할 것이나, 본 발명이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 반도체 장치(1)는 SAR ADC가 아닌 다른 종류의 아날로그 디지털 변환기로 실시될 수도 있고, 아날로그 디지털 변환기가 아닌 다른 종류의 반도체 장치(1)로 실시될 수도 있다.
도 1을 참조하면, SAR DAC(100)는 제1 커패시터 어레이(110), 제2 커패시터 어레이(120) 및 차동 기준 전압 생성기(130)를 포함할 수 있다.
SAR DAC(100)는 후술하는 제어 로직(400)으로부터 제공받은 제1 및 제2 제어 신호(SC1)를 바탕으로 비교기(300)에 제공되는 제1 및 제2 출력 전압(VTP, VTN)을 조절할 수 있다. 반도체 장치(1)가 SAR ADC일 경우, 기준 전압 조절 회로는, 기준 전압 생성기(200)로부터 제공받은 기준 전압(Reference Voltage)을 디지털 신호에 따라 조절하여 출력하는 디지털-아날로그 변환기(DAC)를 포함할 수 있다.
SAR DAC(100)는 아날로그 입력 신호(VINP, VINN)을 제공받을 수 있다. SAR DAC(100)는 아날로그 입력 신호(VINP, VINN)를 샘플링 및 홀드할 수 있다. SAR DAC(100)는 아날로그 입력 신호(VINP, VINN)를 비교기(300)에 제공할 수 있도록, 소정의 저장 소자를 이용하여 아날로그 입력 신호(VINP, VINN)를 저장할 수 있다.
SAR DAC(100)는 기준 전압 생성기(200)로부터 제1 기준 전압(VREFP), 공통 모드 전압(VCM) 및 제2 기준 전압(VREFN)을 제공받을 수 있다. 공통 모드 전압(VCM)은 예를 들어, 제1 기준 전압(VREFP)과 제2 기준 전압(VREFN)의 중간 값일 수 있다.
차동 기준 전압 생성기(130)는 제1 기준 전압(VREFP)을 분배한 제1 차동 기준 전압(VDREFP) 및 제2 기준 전압(VREFN)을 분배한 제2 차동 기준 전압(VDREFN)을 생성할 수 있다.
비교기(300)의 제1 노드는 복수의 단위 커패시터들을 포함하는 제1 커패시터 어레이(110)의 제1 출력 전압(VTP)과 연결될 수 있다. 비교기(300)의 제2 노드는 복수의 단위 커패시터들을 포함하는 제2 커패시터 어레이(120)의 제2 출력 전압(VTN)과 연결될 수 있다.
비교기(300)는 제1 커패시터 어레이(110)의 제1 출력 전압(VTP)과 제2 커패시터 어레이(120)의 제2 출력 전압(VTN)을 비교하여 비교 신호(VCOMP)를 출력할 수 있다. 비교기(300)는 제1 출력 전압(VTP)이 제2 출력 전압(VTN)보다 큰 경우, 제1 레벨을 갖는 비교 신호(VCOMP)를 출력하고, 제1 출력 전압(VTP)이 제2 출력 전압(VTN)보다 작은 경우, 제1 레벨과 다른 제2 레벨을 갖는 비교 신호(VCOMP)를 출력할 수 있다.
제어 로직(400)은 제1 SAR 로직(410) 및 제2 SAR 로직(420)을 포함할 수 있다. 구체적으로 도시되지는 않았으나, 제1 SAR 로직(410)과 제2 SAR 로직(420)은 제어 로직(400)으로부터 제공되는 제어 신호에 의해 동작될 수 있다. 제1 SAR 로직(410)과 제2 SAR 로직(420)은 비교기(300)로부터 비교 신호(VCOMP)를 제공받고, 이를 바탕으로 아날로그 입력 신호(VINP, VINN)에 대응하는 디지털 출력 신호(DOUT)의 각각의 비트들을 결정할 수 있다.
제1 SAR 로직(410)은 비교 신호(VCOMP)를 바탕으로 제1 커패시터 어레이(110)에 제1 제어 신호(SC1)를 출력할 수 있다. 제2 SAR 로직(420)은 비교 신호(VCOMP)를 바탕으로 제2 커패시터 어레이(120)에 제2 제어 신호(SC2)를 출력할 수 있다.
본 도면에서 제1 SAR 로직(410)과 제2 SAR 로직(420)은 별도의 로직으로 도시되었지만, 본 발명이 이에 제한되는 것은 아니다. 제1 SAR 로직(410)과 제2 SAR 로직(420)은 하나의 로직으로 구현될 수 있음은 물론이다.
SAR DAC(100)는 제1 제어 신호(SC1)를 바탕으로 비교기(300)에 제공되는 제1 출력 전압(VTP)을 조절할 수 있다. SAR DAC(100)는 제2 제어 신호(SC2)를 바탕으로 비교기(300)에 제공되는 제2 출력 전압(VTN)을 조절할 수 있다. 구체적으로, SAR DAC(100)는 제1 제어 신호(SC1)와 제2 제어 신호(SC2)에 따라 비교기(300)에 제공되는 제1 출력 전압(VTP)과 제2 출력 전압(VTN)의 레벨을 조절할 수 있다. SAR DAC(100)는 제1 제어 신호(SC1)에 따라 제1 커패시터 어레이(110)에 포함된 복수의 단위 커패시터와 복수의 스위치를 제어하여 제1 출력 전압(VTP)을 생성하고, 비교기(300)에 출력할 수 있다. 또한 SAR DAC(100)는 제2 제어 신호(SC2)에 따라 제2 커패시터 어레이(120)에 포함된 복수의 단위 커패시터와 복수의 스위치를 제어하여 제2 출력 전압(VTN)을 생성하고, 비교기(300)에 출력할 수 있다.
한편, 제어 로직(400)은 제1 SAR 로직(410) 및 제2 SAR 로직(420)의 동작을 제어할 수 있다. 예를 들어, 제어 로직(400)은 제1 SAR 로직(410) 및 제2 SAR 로직(420)의 동작의 타이밍을 제어할 수 있다.
제어 로직(400)은 제1 SAR 로직(410) 및 제2 SAR 로직(420)에서 결정된 각각의 비트들을 병합하여 디지털 출력 신호(DOUT)를 출력할 수 있다.
도 2는 도 1의 기준 전압 조절 회로에 포함되는 풀업 회로의 예시적인 회로도이다. 도 3은 도 1의 기준 전압 조절 회로에 포함되는 풀다운 회로의 예시적인 회로도이다. 도 4는 도 1의 기준 전압 조절 회로의 샘플링 페이즈(phase)에서의 동작을 설명하기 위한 도면이다. 도 5는 도 1의 기준 전압 조절 회로의 변환 페이즈(phase)에서의 동작을 설명하기 위한 도면이다.
도 1 및 도 4 내지 도 5를 참조하면, SAR DAC(100)는 복수의 제1 단위 커패시터(2N-n-2CU1, 2N-n-2CU2, 2N-n-2CU3, 2N-n-2CU4, CU1, 2CU2)를 포함하는 제1 커패시터 어레이(110)와 복수의 제2 단위 커패시터(2N-n-2CU5, 2N-n-2CU6, 2N-n-2CU7, 2N-n-2CU8, CU3, 2CU4)를 포함하는 제2 커패시터 어레이(120)를 포함할 수 있다. 몇몇 실시예에서, 단위 커패시터의 개수는 도 4 및 도 5에 도시된 것에 제한되지 않을 수 있다. 여기서 N은 총 비트수를 의미하며, n은 2진 가중치 커패시터 어레이의 비트수를 의미한다.
SAR DAC(100)는 온도계 코드 기반의 복수의 단위 커패시터를 포함하는 제1A 커패시터 어레이(100A) 및 이진 가중치 구조의 복수의 단위 커패시터를 포함하는 제1B 커패시터 어레이(100B)를 포함할 수 있다.
제1 커패시터 어레이(110)는 온도계 코드 기반의 복수의 단위 커패시터를 포함하는 제1_1 커패시터 어레이(110_1) 및 이진 가중된 복수의 단위 커패시터를 포함하는 제1_2 커패시터 어레이(110_2)를 포함할 수 있다. 제2 커패시터 어레이(120)는 온도계 코드 기반의 복수의 단위 커패시터를 포함하는 제2_1 커패시터 어레이(120_1) 및 이진 가중된 복수의 단위 커패시터를 포함하는 제2_2 커패시터 어레이(120_2)를 포함할 수 있다.
온도계 코드 기반의 복수의 단위 커패시터를 포함하는 제1A 커패시터 어레이(100A)는, 제공되는 아날로그 입력 신호에 대응하는 디지털 출력 신호의 상위 N-n비트들을 결정하는 데 이용될 수 있다. 이진 가중된 복수의 단위 커패시터를 포함하는 제1B 커패시터 어레이(100B)는 디지털 출력 신호의 하위 n비트들을 결정하는 데 이용될 수 있다.
복수의 제1 하위 단위 커패시터들(CU1, 2CU2) 및 복수의 제2 하위 단위 커패시터들(CU3, 2CU4)은 각각 단위 커패시터의 커패시턴스의 2n배의 커패시턴스를 가질 수 있다. 예를 들어, 복수의 제1 하위 단위 커패시터들(CU, 2CU) 및 복수의 제2 하위 단위 커패시터들(CU3, 2CU4)은 각각 단위 커패시터의 커패시턴스의 20 배, 21배의 커패시턴스를 가질 수 있다. 즉, 복수의 제1 하위 단위 커패시터들(CU, 2CU) 및 복수의 제2 하위 단위 커패시터들(CU3, 2CU4)의 커패시턴스는 이진 가중치 구조를 가질 수 있다.
복수의 제1 상위 단위 커패시터들(2N-n-2CU1, 2N-n-2CU2, 2N-n-2CU3, 2N-n-2CU4) 및 복수의 제2 상위 단위 커패시터들(2N-n-2CU5, 2N-n-2CU6, 2N-n-2CU7, 2N-n-2CU8)은 각각 단위 커패시터의 커패시턴스의 2N-n-2 배의 커패시턴스를 가질 수 있다. 이 경우, 복수의 제1 상위 단위 커패시터들(2N-n-2CU1, 2N-n-2CU2, 2N-n-2CU3, 2N-n-2CU4) 및 복수의 제2 상위 단위 커패시터들(2N-n-2CU5, 2N-n-2CU6, 2N-n-2CU7, 2N-n-2CU8)은 온도계 코드 기반의 복수의 단위 커패시터 구조를 가질 수 있다.
복수의 제1 상위 단위 커패시터들(2N-n-2CU1, 2N-n-2CU2, 2N-n-2CU3, 2N-n-2CU4) 및 복수의 제2 상위 단위 커패시터들(2N-n-2CU5, 2N-n-2CU6, 2N-n-2CU7, 2N-n-2CU8)은 공통 모드 전압(VCM), 제1 기준 전압(VREFP) 및 제2 기준 전압(VREFN)을 제공받아 디지털 출력 신호(DOUT)의 상위 비트들을 결정하는데 이용될 수 있다.
복수의 제1 하위 단위 커패시터들(CU, 2CU) 및 복수의 제2 하위 단위 커패시터들(CU3, 2CU4)은 공통 모드 전압(VCM), 제1 기준 전압(VREFP) 및 제2 기준 전압(VREFN)을 제공받아 디지털 출력 신호(DOUT)의 하위 비트들을 결정하는데 이용될 수 있다.
제1 커패시터 어레이(110)는 복수의 제1 상위 단위 커패시터들(2N-n-2CU1, 2N-n-2CU2, 2N-n-2CU3, 2N-n-2CU4)과 복수의 제1 하위 단위 커패시터들(CU1, 2CU2)을 포함할 수 있다. 복수의 제1 상위 단위 커패시터들(2N-n-2CU1, 2N-n-2CU2, 2N-n-2CU3, 2N-n-2CU4)과 복수의 제1 하위 단위 커패시터들(CU1, 2CU2)의 제1 단자는 비교기(300)의 제1 노드에 연결될 수 있다. 제2 커패시터 어레이(120)는 복수의 제2 상위 단위 커패시터들(2N-n-2CU5, 2N-n-2CU6, 2N-n-2CU7, 2N-n-2CU8)과 복수의 제2 하위 단위 커패시터들(CU3, 2CU4)을 포함할 수 있다. 복수의 제2 상위 단위 커패시터들(2N-n-2CU5, 2N-n-2CU6, 2N-n-2CU7, 2N-n-2CU8)과 복수의 제2 하위 단위 커패시터들(CU3, 2CU4)의 제1 단자는 비교기(300)의 제2 노드에 연결될 수 있다.
예를 들어, 제1 단자는 커패시터의 탑 플레이트(top plate)를 의미할 수 있고, 제2 단자는 바텀 플레이트(bottom plate)를 의미할 수 있다.
복수의 제1 상위 단위 커패시터들(2N-n-2CU1, 2N-n-2CU2, 2N-n-2CU3, 2N-n-2CU4)과 복수의 제2 상위 단위 커패시터들(2N-n-2CU5, 2N-n-2CU6, 2N-n-2CU7, 2N-n-2CU8)의 제2 단자는 복수의 스위치(S_1, RFC_1, S_2, RFC_2)에 의해 아날로그 입력 신호(VINN, VINP), 제1 기준 전압(VREFP) 및 제2 기준 전압(VREFN) 중 어느 하나에 접속될 수 있다.
복수의 제1 하위 단위 커패시터들(CU1, 2CU2)과 복수의 제2 하위 단위 커패시터들(CU3, 2CU4)의 제2 단자는 복수의 스위치(S_1, RFC_1, S_2, RFC_2)에 의해 아날로그 입력 신호(VINN, VINP), 제1 기준 전압(VREFP) 및 제2 기준 전압(VREFN) 중 어느 하나에 접속될 수 있다.
제1 커패시터 어레이(110)에 포함된 복수의 단위 셀과 비교기(300)의 제1 노드 사이에 제3 샘플링 스위치(S_3)가 연결될 수 있다. 제2 커패시터 어레이(120)에 포함된 복수의 단위 셀과 비교기(300)의 제2 노드 사이에 제4 샘플링 스위치(S_4)가 연결될 수 있다.
몇몇 실시예에서, 단위 셀이란, 후술하는 풀업 회로 또는 풀다운 회로를 포함하는 셀일 수 있다. 이 경우, 도 2 내지 도 5를 참조하면, 풀업 회로는 제1 단위 커패시터(CU_1), 제1 샘플링 스위치(S_1) 및 제1 기준 전압 조절 스위치(RFC_1)를 포함할 수 있다. 제1 기준 전압 조절 스위치(RFC_1)는 제1 및 제2 기준 전압 스위치(RF_1, RF_2)와 제1 SAR 동작 스위치(SAR_1)를 포함할 수 있다.
풀다운 회로는 제2 단위 커패시터(CU_2), 제2 샘플링 스위치(S_2) 및 제2 기준 전압 조절 스위치(RFC_2)를 포함할 수 있다. 제2 기준 전압 조절 스위치(RFC_2)는 제3 및 제4 기준 전압 스위치(RF_3, RF_4)와 제2 SAR 동작 스위치(SAR_2)를 포함할 수 있다.
이 경우, 도 2 및 도 3의 제1 및 제2 단위 커패시터(CU_1, CU_2)는 도 4 및 도 5의 복수의 단위 커패시터들(CU1, 2CU2, CU3, 2CU4, 2N-n-2CU1, 2N-n-2CU2, 2N-n-2CU3, 2N-n-2CU4, 2N-n-2CU5, 2N-n-2CU6, 2N-n-2CU7, 2N-n-2CU8) 중 어느 하나에 해당될 수 있다. 구체적인 사항은 후술한다.
제1 커패시터 어레이(110)에 포함된 복수의 단위 커패시터들(CU1, 2CU2, 2N-n-2CU1, 2N-n-2CU2, 2N-n-2CU3, 2N-n-2CU4)의 제1 단자는 제3 샘플링 스위치(S_3)에 의해 제1 기준 전압(VREFP)에 접속될 수 있다. 제2 커패시터 어레이(120)에 포함된 복수의 단위 커패시터들(CU3, 2CU4, 2N-n-2CU5, 2N-n-2CU6, 2N-n-2CU7, 2N-n-2CU8)의 제1 단자는 제4 샘플링 스위치(S_4)에 의해 제1 기준 전압(VREFP)에 접속될 수 있다.
다만, 본 발명의 기술적 사상은 이에 제한되지 않고, 제1 단자는 제3 및 제4 샘플링 스위치(S_3, S_4)에 의해 제1 기준 전압(VREFP)과 다른 전압, 예를 들어, 공통 모드 전압(VCM)에 접속될 수 있다. 제3 및 제4 샘플링 스위치(S_3, S_4)는 제1 SAR 로직(410) 및 제2 SAR 로직(420)으로부터 출력된 제1 제어 신호(SC1) 및 제2 제어 신호(SC2)에 따라 제어될 수 있다.
도 2를 참조하면, SAR DAC(100)는 제1 스위치 제어 신호(SW_CTRL_1)를 바탕으로 제1 단위 커패시터(CU_1)에 제1 기준 전압(VREFP)을 인가하는 제1 풀업 회로를 포함할 수 있다. 제1 스위치 제어 신호(SW_CTRL_1)는 제어 로직(400)으로부터 수신된 신호일 수 있다.
제1 풀업 회로는 제1 입력 신호(VINP, VINN)를 입력받는 제1 샘플링 스위치(S_1), 제1 스위치 제어 신호(SW_CTRL_1)를 입력받아 제1 및 제2 기준 전압(VREFP, VREFN)을 인가하는 제1 및 제2 기준 전압 스위치(RF_1, RF_2) 및 제1 및 제2 기준 전압 스위치(RF_1, RF_2) 사이에 배치된 제1 SAR 동작 스위치(SAR_1)를 포함할 수 있다.
몇몇 실시예에서, 제1 풀업 회로는 저항 성분이 접지 전압보다 전원 전압에 더 인접하게 배치된 회로를 의미할 수 있다. 이 경우, 구체적으로 도시되지는 않았으나, 접지 전압은 제2 기준 전압(VREFN)과 연결될 수 있고, 전원 전압은 제1 기준 전압(VREFP)과 연결될 수 있다.
제1 샘플링 스위치(S_1)는 부트스트랩 스위치(bootstrap switch)로 기능할 수 있다. 이 경우, 입력 신호(VINP, VINN)에 종속적으로 바뀌는 샘플링 스위치의 온 저항 변화를 일정하게 할 수 있다.
도 2 및 도 4를 참조하면, 샘플링 동작 수행 시, 제3 샘플링 스위치(S_3)가 턴 온(turn on)되고, 제1 샘플링 클럭 신호(SAMP_CLK_1)의 제1 신호, 즉 동작 신호를 입력받아 제1 샘플링 스위치(S_1)가 턴 온될 수 있다. 이후, 제1 SAR 클럭 신호(SAR_CLK_1)의 제1 신호를 입력받아 제1 SAR 동작 스위치(SAR_1)가 턴 오프(turn off)될 수 있다. 이후, 제1 스위치 제어 신호(SW_CTRL_1)의 제1 신호를 입력받아 제1 기준 전압 스위치(RF_1)가 턴 오프되어 제1 풀업 회로의 제1 단위 커패시터(CU_1)에 제1 입력 신호(VINP, VINN)가 샘플링될 수 있다.
도 2 및 도 5를 참조하면, 변환 동작 수행 시, 제3 샘플링 스위치(S_3)가 턴 오프되고, 제1 샘플링 클럭 신호(SAMP_CLK_1)의 제2 신호를 입력받아 제1 샘플링 스위치(S_1)가 턴 오프될 수 있다. 이후, 제1 SAR 클럭 신호(SAR_CLK_1)의 제2 신호, 즉 동작 신호를 입력받아 제1 SAR 동작 스위치(SAR_1)가 턴 온 될 수 있다. 이후, 제1 스위치 제어 신호(SW_CTRL_1)의 제2 신호를 입력받아 제1 및 제2 기준 전압 스위치(RF_1, RF_2) 중 하나가 턴 온되어 제1 풀업 회로의 제1 단위 커패시터(CU_1)에 제1 기준 전압(VREFP)이 인가될 수 있다. 구체적으로, 제1 스위치 제어 신호(SW_CTRL_1)의 제2 신호를 입력받아 제1 기준 전압 스위치(RF_1)가 턴 온되고 제2 기준 전압 스위치(RF_2)가 턴 오프되어, 제1 풀업 회로의 제1 단위 커패시터(CU_1)에 제1 기준 전압(VREFP)이 인가될 수 있다.
이 경우, 제1 풀업 회로의 제1 단위 커패시터(CU_1)에 제1 입력 신호(VINP, VINN)가 입력되는 동안 제1 및 제2 기준 전압(VREFP, VREFN)은 모두 인가되지 않을 수 있다. 또한, 제1 단위 커패시터(CU_1)에 제1 입력 신호(VINP, VINN)가 입력되는 동안 제1 및 제2 기준 전압(VREFP, VREFN) 중 하나만이 인가될 수 있다.
즉, 제1 풀업 회로에서, 제1 SAR 클럭 신호(SAR_CLK_1)와 제1 스위치 제어 신호(SW_CTRL_1)에 의해 제1 SAR 동작 스위치(SAR_1)와 제1 및 제2 기준 전압 스위치(RF_1, RF_2)의 동작이 제어됨으로써 제1 단위 커패시터(CU_1)에 제1 기준 전압(VREFP)이 인가될 수 있다.
도 3을 참조하면, SAR DAC(100)는 제2 스위치 제어 신호(SW_CTRL_2)를 바탕으로 제2 단위 커패시터(CU_2)에 제2 기준 전압(VREFN)을 인가하는 제1 풀다운 회로를 포함할 수 있다. 제2 스위치 제어 신호(SW_CTRL_2)는 제어 로직(400)으로부터 수신된 신호일 수 있다.
제1 풀다운 회로는, 제2 입력 신호(VINP, VINN)를 입력받는 제2 샘플링 스위치(S_2), 제2 스위치 제어 신호(SW_CTRL_2)를 입력받아 제1 및 제2 기준 전압(VREFP, VREFN)을 인가하는 제3 및 제4 기준 전압 스위치(RF_3, RF_4) 및 제3 및 제4 기준 전압 스위치(RF_3, RF_4) 사이에 배치된 제2 SAR 동작 스위치(SAR_2)를 포함할 수 있다.
몇몇 실시예에서, 제1 풀다운 회로는 저항 성분이 전원 전압보다 접지 전압에 더 인접하게 배치된 회로를 의미할 수 있다. 이 경우, 구체적으로 도시되지는 않았으나, 접지 전압은 제2 기준 전압(VREFN)과 연결될 수 있고, 전원 전압은 제1 기준 전압(VREFP)과 연결될 수 있다.
제2 샘플링 스위치(S_2)는 부트스트랩 스위치(bootstrap switch)로 기능할 수 있다. 이 경우, 입력 신호(VINP, VINN)에 종속적으로 바뀌는 샘플링 스위치의 온 저항 변화를 일정하게 할 수 있다.
도 3 및 도 4를 참조하면, 샘플링 동작 수행 시, 제4 샘플링 스위치(S_4)가 턴 온되고, 제2 샘플링 동작 클럭 신호(SAMP_CLK_2)의 제1 신호, 즉 동작 신호를 입력받아 제2 샘플링 스위치(S_2)가 턴 온 될 수 있다. 이후, 제2 SAR 클럭 신호(SAR_CLK_2)의 제1 신호를 입력받아 제2 SAR 동작 스위치(SAR_2)가 턴 오프될 수 있다. 이후, 제2 스위치 제어 신호(SW_CTRL_2)의 제1 신호를 입력받아 제4 기준 전압 스위치(RF_4)가 턴 오프되어 제1 풀다운 회로의 제2 단위 커패시터(CU_2)에 제2 입력 신호(VINP, VINN)가 샘플링될 수 있다.
도 3 및 도 5를 참조하면, 변환 동작 수행 시, 제4 샘플링 스위치(S_4)가 턴 오프되고, 제2 샘플링 클럭 신호(SAMP_CLK_2)의 제2 신호를 입력받아 제2 샘플링 스위치(S_2)가 턴 오프될 수 있다. 이후, 제2 SAR 클럭 신호(SAR_CLK_2)의 제2 신호, 즉 동작 신호를 입력받아 제2 SAR 동작 스위치(SAR_2)가 턴 온 될 수 있다. 이후, 제2 스위치 제어 신호(SW_CTRL_2)의 제2 신호를 입력받아 제3 및 제4 기준 전압 스위치(RF_3, RF_4) 중 하나가 턴 온되어 제1 풀다운 회로의 제2 단위 커패시터(CU_2)에 제2 기준 전압(VREFN)이 인가될 수 있다. 구체적으로, 제2 스위치 제어 신호(SW_CTRL_2)의 제2 신호를 입력받아 제4 기준 전압 스위치(RF_4)가 턴 온되고 제3 기준 전압 스위치(RF_3)가 턴 오프되어, 제1 풀다운 회로의 제2 단위 커패시터(CU_2)에 제2 기준 전압(VREFN)이 인가될 수 있다.
이 경우, 제1 풀다운 회로의 제2 단위 커패시터(CU_2)에 제2 입력 신호(VINP, VINN)가 입력되는 동안 제1 및 제2 기준 전압(VREFP, VREFN)은 모두 인가되지 않을 수 있다. 또한, 제2 단위 커패시터(CU_2)에 제2 입력 신호(VINP, VINN)가 입력되는 동안 제1 및 제2 기준 전압(VREFP, VREFN) 중 하나만이 인가될 수 있다.
즉, 제1 풀다운 회로에서, 제2 SAR 클럭 신호(SAR_CLK_2)와 제2 스위치 제어 신호(SW_CTRL_2)에 의해 제2 SAR 동작 스위치(SAR_2)와 제3 및 제4 기준 전압 스위치(RF_3, RF_4)의 동작이 제어됨으로써 제2 단위 커패시터(CU_2)에 제2 기준 전압(VREFN)이 인가될 수 있다.
도 4 및 도 5를 참조하면, 제1 기준 전압(VREFP)을 인가하는 제1 풀업 회로와 제2 기준 전압(VREFN)을 인가하는 제1 풀다운 회로는 서로 교대로 배치될 수 있다. 몇몇 실시예에서, 제1 기준 전압(VREFP)은 양의 전압이고, 제2 기준 전압(VREFN)은 음의 전압일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 제1 커패시터 어레이(110)에 포함된 제1 풀업 회로 및 제1 풀다운 회로는 제1 출력 전압(VTP)을 비교기(300)에 제공할 수 있다.
또한, SAR DAC(100)는 제1 출력 전압(VTP)과 크기는 같으나 부호가 반대인 제2 출력 전압(VTN)을 제공하는 제2 풀업 회로 및 제2 풀다운 회로를 더 포함할 수 있다. 제2 커패시터 어레이(120)에 포함된 제2 풀업 회로와 제2 풀다운 회로는 서로 교대로 배치될 수 있다.
몇몇 실시예에 따른 분리 커패시터 스위칭 방식에 의할 경우, 커패시터(2n-1C)의 커패시턴스 크기를 반으로 나누어 일 영역에는 제1 기준 전압(VREFP)을 인가하고, 다른 영역에는 제2 기준 전압(VREFN)을 인가하도록 구성할 수 있다. 결과, 공통 모드 전압(VCM)을 수동적으로 인가한 것과 동일한 효과를 부여할 수 있다. 또한, 최상위 비트부터 하위 비트로 순차적으로 변환 동작이 수행될 시, 기준 전압의 변화를 공통 모드 전압 기반에서 제1 또는 제2 기준 전압(VREFP, VREFN) 기반으로 함으로써 스위칭에 의해 소모되는 전력을 최소화할 수 있다. 즉, 몇몇 실시예에 따른 분리 커패시터 스위칭 방식에 의할 경우, 종래보다 커패시터 크기를 절반으로, 전압의 변화를 1/4로 감소시켜 스위칭에 의해 소모되는 전력을 최소화할 수 있다. 또한, 기준 전압을 조절하기 위해 종래 사용되던 논리 회로를 이용하지 않음으로써, 디지털 로직 및 스위치의 증가로 인해 소모되는 동적 전력을 더욱 저감할 수 있다.
비교기(300)는 제1 출력 전압(VTP)과 제2 출력 전압(VTN)을 비교하여 디지털 값으로 스위칭 동작을 근사하는 동작을 수행할 수 있다. 도 6을 참조하면, 제1 출력 전압(VTP)과 제2 출력 전압(VTN)은 몇몇 실시예에 의한 스위칭 동작을 나타낸 그래프이고, 제1_1 출력 전압(VTP_1)과 제2_1 출력 전압(VTN_1)은 풀업 회로와 풀다운 회로를 이용하지 않은 종래의 스위칭 동작을 나타낸 그래프이다. 이 경우, 종래의 스위칭 방식을 이용한 경우에 비하여 1비트를 결정하는 데 소요되는 시간이 더욱 빨라짐을 알 수 있다. 즉, 기준 전압이 종래보다 더욱 빨리 인가될 수 있으므로, 동적 전력 소모를 저감할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: SAR DAC
110: 제1 커패시터 어레이
120: 제2 커패시터 어레이
200: 기준 전압 생성기
300: 비교기
400: 제어 로직
410: 제1 SAR 로직
420: 제2 SAR 로직

Claims (10)

  1. 복수의 제1 및 제2 단위 커패시터의 출력이 연결된 복수의 노드를 포함하는 비교기;
    상기 비교기의 출력 신호를 바탕으로 제1 및 제2 제어 신호를 출력하는 제어 로직; 및
    상기 제1 및 제2 제어 신호를 바탕으로 상기 비교기에 제공되는 출력 전압을 조절하는 기준 전압 조절 회로를 포함하되,
    상기 기준 전압 조절 회로는, 상기 제1 및 제2 제어 신호를 바탕으로 상기 복수의 제1 단위 커패시터 각각에 제1 기준 전압을 인가하는 제1 풀업 회로 및 상기 복수의 제2 단위 커패시터 각각에 제2 기준 전압을 인가하는 제1 풀다운 회로를 포함하는 아날로그 디지털 변환기.
  2. 제1항에 있어서,
    상기 제1 풀업 회로는,
    제1 입력 신호를 입력받는 제1 샘플링 스위치, 상기 제1 제어 신호를 입력받아 제1 및 제2 기준 전압을 인가하는 제1 및 제2 기준 전압 스위치 및 상기 제1 및 제2 기준 전압 스위치 사이에 배치된 제1 SAR 동작 스위치를 포함하는 아날로그 디지털 변환기.
  3. 제2항에 있어서,
    샘플링 동작 수행 시,
    제1 샘플링 동작 클럭 신호를 입력받아 상기 제1 샘플링 스위치가 턴 온 되고,
    제1 SAR 클럭 신호를 입력받아 상기 제1 SAR 동작 스위치가 턴 오프 되고,
    상기 제1 제어 신호를 입력받아 상기 제1 기준 전압 스위치가 턴 오프되어 상기 제1 풀업 회로의 제1 단위 커패시터에 상기 제1 입력 신호가 샘플링되는 아날로그 디지털 변환기.
  4. 제2항에 있어서,
    변환 동작 수행 시,
    상기 제1 샘플링 스위치가 턴 오프되고,
    제1 SAR 동작 클럭 신호를 입력받아 상기 제1 SAR 동작 스위치가 턴 온 되고,
    상기 제1 제어 신호를 입력받아 상기 제1 및 제2 기준 전압 스위치 중 하나가 턴 온되어 상기 제1 풀업 회로의 제1 단위 커패시터에 상기 제1 기준 전압이 인가되는 아날로그 디지털 변환기.
  5. 제1항에 있어서,
    상기 제1 풀다운 회로는,
    제2 입력 신호를 입력받는 제2 샘플링 스위치, 상기 제2 제어 신호를 입력받아 제1 및 제2 기준 전압을 인가하는 제3 및 제4 기준 전압 스위치 및 상기 제3 및 제4 기준 전압 스위치 사이에 배치된 제2 SAR 동작 스위치를 포함하는 아날로그 디지털 변환기.
  6. 제5항에 있어서,
    샘플링 동작 수행 시,
    제2 샘플링 동작 클럭 신호를 입력받아 상기 제2 샘플링 스위치가 턴 온 되고,
    제2 SAR 클럭 신호를 입력받아 상기 제2 SAR 동작 스위치가 턴 오프 되고,
    상기 제2 제어 신호를 입력받아 상기 제4 기준 전압 스위치가 턴 오프되어 상기 제1 풀다운 회로의 제2 단위 커패시터에 상기 제2 입력 신호가 샘플링되는 아날로그 디지털 변환기.
  7. 제5항에 있어서,
    변환 동작 수행 시,
    상기 제2 샘플링 스위치가 턴 오프되고,
    제2 SAR 동작 클럭 신호를 입력받아 상기 제2 SAR 동작 스위치가 턴 온 되고,
    상기 제2 제어 신호를 입력받아 상기 제3 및 제4 기준 전압 스위치 중 하나가 턴 온되어 상기 제1 풀다운 회로의 제2 단위 커패시터에 상기 제2 기준 전압이 인가되는 아날로그 디지털 변환기.
  8. 제1항에 있어서,
    상기 제1 풀업 회로 및 상기 제1 풀다운 회로는 제1 출력 전압을 상기 비교기에 제공하고,
    상기 제1 풀업 회로와 상기 제1 풀다운 회로는 서로 교대로 배치되는 아날로그 디지털 변환기.
  9. 제1항에 있어서,
    상기 기준 전압 조절 회로는,
    이진 가중된 복수의 단위 커패시터를 포함하는 제1 커패시터 어레이 및 온도계 코드 기반의 복수의 단위 커패시터를 포함하는 제2 커패시터 어레이를 포함하는 아날로그 디지털 변환기.
  10. 제공되는 아날로그 입력 신호에 대응하는 디지털 출력 신호의 상위 비트들을 결정하는 데 이용되는 온도계 코드 기반의 복수의 제1 단위 커패시터를 포함하는 제1 커패시터 어레이;
    상기 디지털 출력 신호의 하위 비트들을 결정하는 데 이용되는 이진 가중된 복수의 제2 단위 커패시터를 포함하는 제2 커패시터 어레이; 및
    상기 제1 및 제2 커패시터 어레이로부터 기준 전압을 제공받아 제1 및 제2 제어 신호를 출력하는 제어 로직을 포함하되,
    상기 제1 및 제2 커패시터 어레이는, 상기 제1 및 제2 제어 신호를 바탕으로 제1 및 제2 기준 전압을 각각 인가하는 제1 및 제2 동작 스위치를 포함하는 아날로그 디지털 변환기.
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