KR20230075328A - 연산 증폭기의 dc 오프셋 제거 회로 - Google Patents

연산 증폭기의 dc 오프셋 제거 회로 Download PDF

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Abstract

연산 증폭기의 DC 오프셋 제거 회로가 개시된다. 이 DC 오프셋 제거 회로는 상기 연산 증폭기의 비반전 입력 단자와 상기 입력 전압이 입력되는 입력 단자 사이에 연결되는 제1 샘플링 커패시터; 상기 연산 증폭기의 반전 입력 단자와 상기 입력 단자 사이에 연결되는 제2 샘플링 커패시터; 상기 제1 샘플링 커패시터에 병렬로 연결되는 제1 스위치; 상기 입력 단자와 상기 제2 샘플링 커패시터의 연결을 제어하는 제2 스위치; 상기 연산 증폭기의 반전 입력 단자와 상기 연산 증폭기의 출력 단자의 연결을 제어하는 제3 스위치; 및 상기 입력 단자와 상기 연산 증폭기의 출력 단자의 연결을 제어하는 제4 스위치를 포함한다.

Description

연산 증폭기의 DC 오프셋 제거 회로{DC OFFSET CANCELLATION CIRCUIT IN OP AMP}
본 발명은 낮은 임피던스(low impedance)를 구동(driving)하기 위한 연산 증폭기(단위 이득 버퍼(unit gain buffer))의 입력 전압을 그대로 출력으로 전달하기 위한 DC 오프셋 제거 기술에 관한 것이다.
일반적으로 샘플링 기법을 기반으로 하는 회로들은 클럭(clock) 신호의 피드-쓰루(feed-through)와 입력 신호가 변화할 때 발생되는 charge injection 현상에 의해 잔류 DC 오프셋 문제가 발생한다. 이 문제를 해결하기 위해서는 일반적으로 샘플링(sampling)하는 커패시턴스(capacitance)를 크게 하고 샘플링 하는 시간을 길게 하면 영향을 줄일 수 있다. 또한 입력 신호가 차동으로 구성될 경우에는 완전 차동(fully differential) 회로를 사용하여 영향을 줄일 수 있다.
특히 디스플레이 드라이버(display driver)에 사용되는 버퍼(buffer)인 경우 고 해상도로 변화해 감에 따라 capacitor의 값을 키우는 것은 칩 면적이 커지는 문제가 있고 입력 신호의 변화에 따른 charge injection 현상을 해결할 수 없어 입력 신호가 변화할 때마다 DC 오프셋 제거 루프(loop)를 동작시켜야 하기 때문에, 고속 동작이 어려운 문제가 발생한다.
상술한 문제를 해결하기 위한 본 발명의 목적은 고속 동작을 위해 DC 오프셋 영향과 charge injection 현상에 의한 에러를 최소화할 수 있는 DC 오프셋 제거 회로를 갖는 연산 증폭기를 제공하는 데 있다.
상술한 목적을 달성하기 위한 본 발명의 연산 증폭기의 DC 오프셋 제거 회로는 상기 연산 증폭기의 비반전 입력 단자와 상기 입력 전압이 입력되는 입력 단자 사이에 연결되는 제1 샘플링 커패시터; 상기 연산 증폭기의 반전 입력 단자와 상기 입력 단자 사이에 연결되는 제2 샘플링 커패시터; 상기 제1 샘플링 커패시터에 병렬로 연결되는 제1 스위치; 상기 입력 단자와 상기 제2 샘플링 커패시터의 연결을 제어하는 제2 스위치; 상기 연산 증폭기의 반전 입력 단자와 상기 연산 증폭기의 출력 단자의 연결을 제어하는 제3 스위치; 및 상기 입력 단자와 상기 연산 증폭기의 출력 단자의 연결을 제어하는 제4 스위치를 포함한다.
본 발명에 따르면, 연산 증폭기(또는 단위 이득 버퍼(unit gain buffer))의 차동 입력단에 포함된 2개의 입력단들에 샘플링 커패시터(capacitor)를 동시에 설계하여 차동 특성에 의한 입력 신호의 transition에 의한 charge injection에 의한 residual DC 오프셋 에러를 최소화함으로써, 고속 동작이 가능한 장점이 있고, 또한, 표시 드라이버(display driver)와 같이 많은 수의 버퍼(buffer)를 사용해야 하는 구조에서 작은 크기의 커패시터(capacitor)를 사용하여 정확한 신호 전달을 가능하게 하는 장점이 있다.
도 1은 본 발명의 제1 실시 예에 따른 Auto zero DC 오프셋 제거 회로를 갖는 연산 증폭기의 회로도 및 타이밍도.
도 2는 본 발명의 제2 실시 예에 따른 Auto zero DC 오프셋 제거 회로를 갖는 연산 증폭기의 회로도.
도 3은 본 발명의 제3 실시 예에 따른 DC 오프셋 제거 회로를 갖는 연산 증폭기의 회로도.
도 4는 도 1에 도시한 auto zero DC 오프셋 제거 회로에 따른 charge injection에 의한 특성을 나타내는 그래프.
도 5는 도 2에 도시한 auto zero DC 오프셋 제거 회로에 따른 charge injection에 의한 특성을 나타내는 그래프.
도 6은 도 3에 도시한 auto zero DC 오프셋 제거 회로에 따른 charge injection에 의한 특성을 나타내는 그래프.
본 명세서에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가진 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 본 발명을 설명함에 있어 전체적인 이해를 용이하게 하기 위하여 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
Auto zero DC 오프셋 제거 방법은 동적 오프셋 제거 방법의 하나로 샘플링 기술을 통해 오프셋을 측정하고 동작 구간에서 입력 신호로부터 커패시터(capacitor)에 저장된 DC 오프셋 값을 반대로 빠지게 되어 오프셋을 제거하는 방법이다. 이때 DC 오프셋을 샘플링 기술을 통해 정확히 추출하기 위해서는 사용되는 커패시터(capacitor)의 크기와 샘플링 시간이 충분히 커야 한다.
도 1은 본 발명의 제1 실시 예에 따른 Auto zero DC 오프셋 제거 회로를 갖는 연산 증폭기의 회로도 및 타이밍도이다.
도 1의 (A)를 참조하면, 본 발명에 적용될 수 있는 연산 증폭기(30)는 Auto zero DC 오프셋 제거 회로를 갖는다.
연산 증폭기(30)는 입력 단자(10)를 통해 입력되는 입력 전압(VIN)을 그대로 출력 단자(20)로 전달하는 증폭기로서, 단위 이득 버퍼(unit gain buffer)로 불릴 수 있다. DC 오프셋 제거 회로는 제1 내지 제3 스위치(SW1, SW2 및 SW3)와 샘플링 커패시터(CS1)를 포함한다.
샘플링 커패시터(CS1)의 한쪽 전극은 연산 증폭기(30)의 비반전 단자(+)에 연결되고, 샘플링 커패시터(CS1)의 다른쪽 전극은 제1 노드(N1)를 통해 제3 스위치(SW3)에 연결된다. 이에 따라, 샘플링 커패시터(CS1)와 제3 스위치(SW3)는 직렬로 연결된다.
제3 스위치(SW3)는 제2 클럭 신호(φ2)에 따라 스위칭 동작을 수행하여, 입력 전압(VIN)이 입력되는 입력 단자(10)와 샘플링 커패시터(CS1)의 다른쪽 전극의 전기적 연결을 제어한다.
제1 스위치(SW1)는 직렬로 연결된 샘플링 커패시터(CS1)와 제3 스위치(SW3)에 병렬로 연결된다. 제1 스위치(SW1)는 제1 클럭 신호(φ1)에 따라 스위칭 동작을 수행하여, 입력 전압(VIN)이 입력되는 입력 단자(VIN)와 샘플링 커패시터(CS1)의 한쪽 전극의 전기적 연결을 제어한다.
제2 스위치(SW2)는 제1 클럭 신호(φ1)에 따라 스위치 동작을 수행하여, 제1 노드(N1)와 제2 노드(N2)의 전기전 연결을 제어한다. 연산 증폭기(30)의 출력은 제2 노드(N2)를 경유하여 연산 증폭기(30)의 반전 단자(-)로 피드백 된다.
한편, 도 1의 (A)에서 VOS는 오프셋 전압을 의미한다.
이러한 Auto zero DC 오프셋 제거 회로를 갖는 연산 증폭기의 동작 과정을 도 1의 (B)에 도시된 타이밍도를 참조하여 설명하면 다음과 같다.
먼저, 샘플링 구간(TS)에서는, 하이(high) 레벨의 제1 클럭 신호(φ1)와 로우(low) 레벨의 제2 클럭 신호(φ2)가 제1 내지 제3 스위치들(SW1, SW2 및 SW3)로 인가되어, 제1 및 제2 스위치들(SW1 및 SW2)은 턴-온되고, 제3 스위치(SW3)는 턴-오프된다. 이에 따라, 출력 전압(VOUT)은 'VOUT = VIN + VOS'와 같이 결정되고, 제1 및 제2 스위치들(SW1 및 SW2)은 턴-온되는 동안 샘플링 커패시터(CS1)에 저장되는 DC 오프셋 전압(Vc)은 'Vc = VIN - VOUT = -VOS'와 같이 결정된다.
실제 연산 증폭기(30)의 동작 구간(TH)에서는, 제1 클럭 신호(φ1)가 로우 레벨로 천이(transition)되고, 제2 클럭 신호가(φ2)가 하이 레벨로 천이되어, 제1 및 제2 스위치들(SW1 및 SW2)은 턴-오프되고, 제3 스위치(SW3)는 턴-온된다. 이에 따라, 샘플링 커패시터(Cs)에 저장되어 있는 DC 오프셋 전압에 의해 출력 전압은 아래와 같이 결정된다.
VOUT = VIN + Vc + VOS = VIN - VOS + VOS =VIN
즉, 제1 및 제2 스위치들(SW1 및 SW2)이 턴-오프되고, 제3 스위치(SW3)가 턴-온되는 동안 출력 전압(VOUT)의 오프셋 전압(Vc)이 제거된다. 따라서 실제 출력 전압이 DC 오프셋 전압이 발생되어도 입력 전압(VIN)을 그대로 전달되어 DC 오프셋에 의한 에러(error)를 제거할 수 있다.
도 2는 본 발명의 제2 실시 예에 따른 Auto zero DC 오프셋 제거 회로를 갖는 연산 증폭기의 회로도이다.
도 2를 참조하면, 본 발명의 제2 실시 예에 따른 Auto zero DC 오프셋 제거 회로를 갖는 연산 증폭기에서는, 샘플링 커패시터(CS2)가 연산 증폭기(30)의 반전 단자(-)에 연결된 점과 제1 내지 제3 스위치의 연결 구조에서 앞서 설명한 도 1의 제1 실시 예와 차이점이 있다. 이들의 구체적인 연결 구조에 대한 설명은 생략하고, 동작 원리에 대해서만 설명하면 다음과 같다.
먼저, 샘플링 구간(TS)에서는, 하이(high) 레벨의 제1 클럭 신호(φ1)와 로우(low) 레벨의 제2 클럭 신호(φ2)가 제1 내지 제3 스위치들(SW1, SW2 및 SW3)로 인가되고, 이에 따라, 출력 전압(VOUT)은 'VOUT = VIN + VOS = VIN + Vc'와 같이 결정되고, 샘플링 커패시터(CS2)에 저장되는 전압(Vc)은 'Vc = VOUT - VIN = VOS'와 같이 결정될 수 있다.
실제 연산 증폭기(30)의 동작 구간(TH)에서는, 제1 클럭 신호(φ1)가 로우 레벨로 천이(transition)되고, 제2 클럭 신호가(φ2)가 하이 레벨로 천이되어, 샘플링 커패시터(Cs2)에 저장되어 있는 DC 오프셋 전압에 의해 출력 전압은 아래와 같이 결정된다.
VOUT = VIN + VOS - Vc = VIN
따라서 본 발명의 제2 실시 예에 따른 Auto zero DC 오프셋 제거 회로를 갖는 연산 증폭기 역시 실제 출력 전압이 DC 오프셋 전압이 발생되어도 입력 전압(VIN)을 그대로 전달되어 DC 오프셋에 의한 에러(error)를 제거할 수 있다.
한편, 도 1 및 2의 auto zero DC 오프셋 구조의 경우 입력 신호(입력 전압)가 로우(low) 레벨에서 하이(high) 레벨로 혹은 하이(high) 레벨에서 로우(low) 레벨로 천이(transition) 하는 순간에 charge injection 현상에 따라 DC 오프셋 영향에 의한 출력 신호의 왜곡이 발생한다.
또한 그 현상은 도 1의 구조인 경우 입력 신호(입력 전압)가 로우(low)에서 하이(high)로 변할 때 크게 나타나고 도 2의 구조는 입력 신호(입력 전압)가 하이(high)에서 로우(low)로 변할 때 크게 나타날 수 있다.
이하 도 3을 참조하여 설명하는 본 발명의 제3 실시 예에서는, 입력 신호의 천이(transition) 방향(L→H 또는 H→L)에 상관없이 DC 오프셋 영향과 charge injection 현상에 의한 에러(error)를 최소로 하기 위한 회로 구조를 제안한다. 따라서 DC 오프셋의 영향을 줄이기 위해 샘플링 커패시터의 크기를 늘려야 하거나 DC 오프셋 제거 회로를 주기적으로 동작시켜야 하는 문제를 해결한다.
도 3은 본 발명의 제3 실시 예에 따른 DC 오프셋 제거 회로를 갖는 연산 증폭기의 회로도이다.
도 3을 참조하면, 본 발명의 제3 실시 예에 따른 DC 오프셋 제거 회로를 갖는 연산 증폭기는 도 1 및 도 2에 도시된 DC 오프셋 제거 회로를 결합 구조이다.
구체적으로, 본 발명의 제3 실시 예에 따른 연산 증폭기(30)에 적용되는 DC 오프셋 제거 회로는 제1 내지 제4 스위치들(SW1, SW2, SW3 및 SW4)과 제1 및 제2 샘플링 커패시터들(CS1 및 CS2)을 포함한다.
제1 샘플링 커패시터(CS1)는 연산 증폭기(30)의 비반전단자(+)에 연결되고, 제2 샘플링 커패시터(CS2)는 연산 증폭기(30)의 반전단자(-)에 연결된다.
구체적으로, 제1 샘플링 커패시터(CS1)의 한쪽 전극은 연산 증폭기(30)의 비반전단자(+)에 연결되고, 제1 샘플링 커패시터(CS1)의 다른쪽 전극은 입력 전압(VIN)이 입력되는 입력 단자(10)에 연결된다. 그리고, 제1 스위치(SW1)는 제1 클럭 신호(φ1)에 따라 스위칭 동작을 수행하며, 제1 샘플링 커패시터(CS1)에 병렬로 연결된다.
제2 샘플링 커패시터(CS2)의 한쪽 전극은 연산 증폭기(30)의 반전단자(-)에 연결되고, 제2 샘플링 커패시터(CS2)의 다른쪽 전극은 제1 클럭 신호(φ1)에 따라 스위칭 동작을 수행하는 제2 스위치(SW1)에 의해 입력 단자(10)에 연결된다.
제3 스위치(SW3)는 제1 클럭 신호(φ1)에 따라 연산 증폭기(30)의 출력과 연산 증폭기(30)의 반전 단자(-)의 연결을 제어하고, 제4 스위치(SW4)는 제2 클럭 신호(φ2)에 따라 연산 증폭기(30)의 출력과 제2 스위치(SW2)의 연결을 제어한다.
DC 오프셋 제거를 위해, 각 스위치에 인가되는 클럭 신호의 천이 과정은 도 1 및 2에서 설명한 천이 과정과 동일하다. 즉, 샘플링 구간(도 1의 (B)에서 Ts)에서 제1 클럭 신호(φ1)는 하이(high)레벨이고, 제2 클럭 신호(φ2)는 로우(low) 레벨이다. 그리고, 실제 연산 증폭기(30)의 동작 구간(도1의 (B)에서 TH)에서는 제1 클럭 신호(φ1)는 하이(high)레벨에서 로우 레벨로 천이되고, 제2 클럭 신호(φ2)는 로우 레벨에서 하이 레벨로 천이된다.
이처럼 본 발명의 제3 실시 예에 따른 DC 오프셋 제거 회로는 버퍼로 사용되는 연산 증폭기(30)의 비반전 단자(+) 및 반전 단자(-) 중에서 어느 하나의 단자에 샘플링 커패시터가 연결되어, 입력 신호(VIN)의 어느 한 천이 방향(L→H 또는 H→L)에서 charge injection 현상에 따라 DC 오프셋 영향에 의한 출력 신호의 왜곡이 발생하는 도 1 및 2의 실시 예와는 다르게, 연산 증폭기(30)의 비반전 단자(+) 및 반전 단자(-)에 모두 샘플링 커패시터(CS1 및 CS2)가 존재하여 입력 신호에 대한 charge injection 특성이 상쇄되어 좀 더 정확도가 높은 DC 오프셋 구조를 구현할 수 있다.
도 4는 도 1에 도시한 auto zero DC 오프셋 제거 회로에 따른 charge injection에 의한 특성을 나타내는 그래프이고, 도 5는 도 2에 도시한 auto zero DC 오프셋 제거 회로에 따른 charge injection에 의한 특성을 나타내는 그래프이다. 그리고, 도 6은 도 3에 도시한 auto zero DC 오프셋 제거 회로에 따른 charge injection에 의한 특성을 나타내는 그래프이다.
도 4 및 5에 도시된 그래프들은 DC 오프셋 제거 특성에 따른 입출력 특성의 예시로 1μs에서 0.5μs 동안 샘플링한 후 입력 신호 변화에 따른 출력 신호의 에러(error)를 시뮬레이션 한 결과이다. 도 1 및 2에 따른 DC 오프셋 제거 회로들에서는 도 4 및 5의 시뮬레이션한 결과들로부터 입력 신호가 변함에 따라 charge injection 현상에 따라 항상 잔여(residual) 오프셋 에러가 발생함을 볼 수 있다.
도 6은 동일한 크기(캐패시턴스)를 갖는 2개의 샘플링 커패시터들을 연산 증폭기의 양단자에 추가한 경우, 도 3의 구조의 같은 입력 조건에서의 시뮬레이션 결과이다. 도 6의 시뮬레이션한 결과로부터 입력 신호의 변화에 잔연(residual) DC 오프셋의 영향을 거의 받지 않는 제안된 auto zero DC 오프셋 구조의 특성을 확인할 수 있다. 또한 사용되는 샘플링 커패시터(capacitor)의 크기를 대략 1/10 수준으로 낮출 수 있으며, 특히 표시 드라이버(display driver)에 적용시 매우 유용한 구조이다.
이상 설명한 바와 같이, 본 발명은 낮은 임피던스(low impedance)를 드라이빙(driving) 하기 위한 단일 이득 버퍼(unit gain buffer)의 입력 전압을 그대로 출력으로 전달하기 위한 DC 오프셋 제거에 방법에 관한 것이다.
DC 오프셋은 디바이스 mismatch에 의해 항상 연산 증폭기 회로에서 발생하고 특히 입력 오프셋 특성에 따라 연산 증폭기로 구성된 단일 이득 버퍼(unit gain buffer)의 출력 전압과 입력 전압의 차이가 발생한다.
특히 표시 패널 소스 드라이버(display panel source driver) 경우, DC 오프셋 에러에 의한 출력 전압의 변화는 표시 패널(display panel)로 전달되는 전압이 변경되어 원하는 레졸루션(resolution) 특성을 얻지 못하고 신호의 왜곡이 발생한다. 따라서 연산 증폭기의 입력 DC 오프셋을 제거하는 방법으로 매우 민감하다. 특히 DC 오프셋 제거 방식 중 입력 오프셋을 커패시터(capacitor)에 저장했다가 실제 동작에서 저장된 입력 DC 오프셋을 제거하는 Auto zero 방식의 DC 오프셋 제거 방법의 특성을 개선하기 위한 새로운 구조를 제안한 것이다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리 범위에 속하는 것이다.

Claims (1)

  1. 입력 전압을 그대로 출력하는 연산 증폭기의 DC 오프셋 제거 회로에 있어서,
    상기 연산 증폭기의 비반전 입력 단자와 상기 입력 전압이 입력되는 입력 단자 사이에 연결되는 제1 샘플링 커패시터;
    상기 연산 증폭기의 반전 입력 단자와 상기 입력 단자 사이에 연결되는 제2 샘플링 커패시터;
    상기 제1 샘플링 커패시터에 병렬로 연결되는 제1 스위치;
    상기 입력 단자와 상기 제2 샘플링 커패시터의 연결을 제어하는 제2 스위치;
    상기 연산 증폭기의 반전 입력 단자와 상기 연산 증폭기의 출력 단자의 연결을 제어하는 제3 스위치; 및
    상기 입력 단자와 상기 연산 증폭기의 출력 단자의 연결을 제어하는 제4 스위치
    를 포함하는 연산 증폭기의 DC 오프셋 제거 회로.
KR1020220022176A 2021-11-22 2022-02-21 연산 증폭기의 dc 오프셋 제거 회로 KR20230075328A (ko)

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