KR20230069962A - 전압 조정기 전계 효과 트랜지스터의 펄스 폭 변조기 스위칭에 의해 결정되는 위상 효율에 기초한 위상 쉐딩 - Google Patents

전압 조정기 전계 효과 트랜지스터의 펄스 폭 변조기 스위칭에 의해 결정되는 위상 효율에 기초한 위상 쉐딩 Download PDF

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Abstract

다상 전원을 동작시키는 방법은 상기 복수의 위상들에서의 각 위상에 대한 펄스 폭의 비교에 기초하여 상기 다상 전원에서의 복수의 위상들의 최하 효율 위상을 식별하는 단계, 및 상기 식별된 최하 효율 위상에 의해 부하에 공급되는 전력량을 감소시키는 단계를 포함한다.

Description

전압 조정기 전계 효과 트랜지스터의 펄스 폭 변조기 스위칭에 의해 결정되는 위상 효율에 기초한 위상 쉐딩
본 발명은 다상 전원 및 다상 전원을 동작시키는 방법에 관한 발명이다.
전압 조정기는 잠재적으로 가변인 입력 전압이 주어질 때, 민감한 전자 디바이스들에 안정한 공급 전압을 제공하기 위해 일정한 출력 전압 레벨을 자동으로 유지한다. 전압 조정기들은 보통 컴퓨터 전원들과 같은 디바이스들에서, 프로세서들, 메모리, 및 다른 컴포넌트들에 의해 사용되는 직류(DC) 전압을 안정화하기 위해 사용된다. 전압 조정기들은 전기기계적 메커니즘들 또는 전자 컴포넌트들을 사용하여 DC 및/또는 교류(AC) 전압을 조정하기 위해 사용된다.
컴퓨팅 시스템들에서 통상적으로 사용되는 고전력 DC-DC 전압 조정기들은 각 위상이 안정된 출력 전압에 기여하는 다수의 위상들을 포함할 수 있다. 위상 쉐딩은 전력이 덜 소비될 때 전력 공급 효율을 개선하기 위해 위상을 턴 오프하는 프로세스이다.
본 개시내용은 첨부된 도면의 도면에서 제한이 아닌, 예로서 예시된다.
도 1은 실시예에 따른 컴퓨팅 시스템을 도시한다.
도 2는 실시예에 따른 다상 전원에서의 위상들을 도시한다.
도 3은 실시예에 따른 다상 전원에서의 위상들에 대한 전압 파형들을 도시한다.
도 4는 실시예에 따른 다상 전원에서의 컴포넌트들을 도시한다.
도 5는 실시예에 따른 위상 쉐딩을 수행하기 위한 프로세스를 도시한다.
다음의 설명은 실시예들의 양호한 이해를 제공하기 위해 특정 시스템들, 컴포넌트들, 방법들 등의 예들과 같은 다수의 특정 세부사항들을 설명한다. 그러나, 적어도 일부 실시예가 이러한 특정 세부 사항 없이 실시될 수 있다는 것이 당업자에게 명백할 것이다. 다른 예들에서, 잘 알려진 컴포넌트들 또는 방법들은 상세히 설명되지 않거나, 실시예들을 불필요하게 모호하게 하는 것을 피하기 위해 간단한 블록도 형식으로 제시된다. 따라서, 제시된 특정 세부사항은 단지 예시적인 것이다. 특정 구현예들은 이러한 예시적인 세부사항들과 달라질 수 있고, 실시예들의 범위 내에 있는 것으로 여전히 고려될 수 있다.
부하에 전력을 공급하는 다상 전원은 전원에 의해 생성되는 출력 전압에 각각 기여하는 복수의 위상을 포함한다. 전원이 컴퓨팅 시스템과 같은 가변 부하에 전력을 공급하고 있을 때, 부하에 의해 요구되는 전력이 감소될 때 하나 이상의 위상이 디스에이블되는 위상 쉐딩에 의해 전체 효율이 증가된다. 이상적인 다상 전원에서, 전력 위상들은 동등하게 효율적이어서, 위상들은 부하를 동등하게 공유하고, 각각은 부하에 동등한 양의 전력을 공급한다. 그러나, 실제로, 위상들 중 하나 이상은 허용가능한 제조 허용량 내에서조차 부품 디바이스의 변동으로 인해 보다 높은 손실을 가질 수 있다. 예를 들어, 디바이스 기하구조, 조성, 및 다른 인자들이 전력 위상의 성능에 영향을 미칠 수 있다. 이에 따라, 위상 쉐딩이 수행될 때, 보다 효율적인 위상들이 턴오프될 수 있고(예를 들어, 위상들이 수치 순서대로 셧오프를 위해 선택될 때), 이는 전원의 보다 낮은 전체 효율을 초래한다.
감소된 전력 수요에 응답하여 위상 쉐딩을 수행하는 다상 전원의 일 실시예는 이의 전력 위상들 중 최하 효율을 식별하고, 위상 쉐딩이 수행될 때 이들 최하 효율 위상들을 먼저 디스에이블한다. 전원은 각 위상에 대해, 입력 전압, 출력 전압, 및 전원의 스위칭 주파수에 기초하여 계산되는 공칭 기본 펄스 폭과 위상의 측정된 펄스 폭을 비교함으로써, 최하 효율 위상들을 식별한다. 하나 이상의 다른 위상과 동일한 전력량을 전달하기 위해 각 사이클에서 더 큰 ON 시간을 이용하는 위상은 다른 위상들보다 덜 효율적인 것으로 결정된다. 이에 따라, 부하에 의해 요구되는 전력이 감소할 때, 위상 쉐딩 메커니즘은 식별된 최하 효율 위상을 먼저 디스에이블한다. 최하 효율 위상들은 위상에 의해 공급되는 전력량에 대해 (예를 들어, 열의 형태로) 최대 에너지 손실을 겪는 위상들이다.
전력 위상들은 보통 작동 스트레스로 인해 시간이 지남에 따라 열화되므로 덜 효율적으로 된다. 위상 쉐딩 메커니즘은 최하 효율 위상이 작동하고 작동 스트레스를 받는 시간량을 감소시킨다. 그 결과, 가장 덜 효율적인 위상은 또 다른 위상이 덜 효율적으로 될 때까지 덜 열화되는 경향이 있다. 이에 따라, 위상 쉐딩 메커니즘은 다수의 위상들 간에 위상 마모를 자동으로 레벨링한다.
도 1은 상기의 위상 효율 검출 메커니즘에 기초한 위상 쉐딩을 위한 메커니즘이 구현되는 컴퓨팅 시스템(100)의 실시예를 도시한다. 일반적으로, 컴퓨팅 시스템(100)은 랩탑 또는 데스크탑 컴퓨터, 모바일 디바이스, 서버 등을 포함하지만 이에 제한되지 않는 다수의 상이한 유형의 디바이스 중 임의의 것으로 구현된다. 컴퓨팅 시스템(100)은 버스(101)를 통해 서로 통신하는 다수의 컴포넌트(102-108)를 포함한다. 컴퓨팅 시스템(100)에서, 각각의 컴포넌트(102-108)는 버스(101)를 통해 직접 또는 하나 이상의 다른 컴포넌트(102-108)를 통해 임의의 다른 컴포넌트(102-108)와 통신할 수 있다. 컴퓨팅 시스템(100)의 컴포넌트(101-108)는 랩탑 또는 데스크탑 섀시 또는 휴대폰 케이스와 같은 단일 물리적 인클로저 내에 포함된다. 대안적인 실시예에서, 컴퓨팅 시스템(100)의 컴포넌트 중 일부는 전체 컴퓨팅 시스템(100)이 단일 물리적 인클로저 내에 위치하지 않도록 주변 디바이스로 구현된다.
컴퓨팅 시스템(100)은 또한 사용자로부터 정보를 수신하거나 사용자에게 정보를 제공하기 위한 사용자 인터페이스 디바이스를 포함한다. 구체적으로, 컴퓨팅 시스템(100)은 사용자로부터 정보를 수신하기 위한 키보드, 마우스, 터치 스크린, 또는 다른 디바이스와 같은 입력 디바이스(102)를 포함한다. 컴퓨팅 시스템(100)은 모니터, 발광 다이오드 (LED) 디스플레이, 액정 디스플레이, 또는 다른 출력 디바이스와 같은 디스플레이(105)를 통해 사용자에게 정보를 디스플레이한다.
컴퓨팅 시스템(100)은 유선 또는 무선 네트워크를 통해 데이터를 전송 및 수신하기 위한 네트워크 어댑터(107)를 추가로 포함한다. 컴퓨팅 시스템(100)은 또한 하나 이상의 주변 디바이스(108)를 포함한다. 주변 디바이스(108)는 질량 저장 디바이스, 위치 검출 디바이스, 센서, 입력 디바이스, 또는 컴퓨팅 시스템(100)에 의해 사용되는 다른 유형의 디바이스를 포함할 수 있다.
컴퓨팅 시스템(100)은 다중 처리 유닛(104)의 경우에 병렬로 동작하는 것이 가능한 하나 이상의 처리 유닛(104)을 포함한다. 처리 유닛(104)은 메모리 서브시스템(106)에 저장된 명령어(109)를 수신하고 실행한다. 일 실시예에서, 처리 유닛(104) 각각은 공통 집적 회로 기판 상에 상주하는 다수의 컴퓨팅 노드를 포함한다. 메모리 서브시스템(106)은, 랜덤 액세스 메모리(RAM) 모듈, 판독 전용 메모리(ROM) 모듈, 하드 디스크, 및 다른 비일시적 컴퓨터 판독가능 매체와 같은, 컴퓨팅 시스템(100)에 의해 사용되는 메모리 디바이스를 포함한다.
컴퓨팅 시스템(100)의 일부 실시예들은 도 1에 도시된 바와 같은 실시예보다 더 적거나 더 많은 컴포넌트들을 포함할 수 있다. 예를 들어, 특정 실시예들은 임의의 디스플레이(105) 또는 입력 디바이스들(102) 없이 구현된다. 다른 실시예들은 특정 컴포넌트 중 하나 이상을 갖는다. 예를 들어, 컴퓨팅 시스템(100)의 실시예는 다수의 버스(101), 네트워크 어댑터(107), 메모리 디바이스(106) 등을 가질 수 있다.
전력은 전원(110)에 의해 컴퓨팅 시스템(100)에서의 컴포넌트(101-108)에 공급된다. 일 실시예에서, 전원(110)은 그 최하 효율 전력 위상을 디스에이블함으로써 그 부하(예를 들어, 컴포넌트(101-108))에 의한 전력 수요의 감소에 응답하는 다상 전원이다.
도 2는 전압 조정기(201) 및 N개의 전력 위상 1-N을 포함하여, 다수의 전원(110)의 실시예를 도시한다. 전압 조정기(201)는 입력 전압(VIN)을 보다 낮은 안정한 출력 전압(VOUT)으로 변환하도록 위상 1-N 각각에서 전계 효과 트랜지스터(FET)의 스위칭을 제어한다. 전원(110)에서의 펄스 폭 센서들의 세트(210(1)-210(N))는 각각 위상 1-N 각각에 대한 펄스 폭 측정치를 생성하기 위해 사용된다. 펄스 폭 센서(210(1)-210(N)) 각각은 각자의 위상에서 상부 FET(예를 들어, 211(1)-211(N) 중 하나)의 ON 시간을 측정한다. 예를 들어, 펄스 폭 센서(210(1))는 상부 FET(211(1))의 게이트에서 측정된 전압에 기초하여 위상 1에서 상부 FET(211(1))의 ON 시간을 측정한다. 다상 전원(110)에서의 위상 1-N은 FET를 사용하여 구현되지만; 대안적인 실시예는 도시된 FET 대신에 바이폴라 접합 트랜지스터(BJT), 절연 게이트 바이폴라 트랜지스터(IGBT) 등과 같은 다른 유형의 스위칭 디바이스를 이용한다.
도 3은 시간 t에 걸친 전압(VG1 - VGN)을 도시한 타이밍도이며, 여기서 VG1 - VGN은 실시예에 따라, 각 위상 1-N 각각에 대해 상부 FET(211(1)-211(N))의 게이트에서 측정된다. 펄스 폭(TON1 - TONN)은 각 FET(211(1) ― 211(N))가 각자의 전도 상태에 있는 시간의 길이를 기술하는 한편, TOFF1-TOFFN은 각 FET(211(1)-211(N))가 자신의 비전도 상태에 있는 시간의 길이를 기술한다. 도 3에 도시된 바와 같이, 위상 2에서의 FET(211(2))는 (가장 넓은 펄스(TON2)에 의해 표시된 바와 같이) 가장 긴 지속기간 동안 ON이며, 뒤이어 TON1 및 TONN이 이어진다.
도 4는 컴퓨팅 시스템(100)의 컴포넌트와 같은 부하(430)에 전력을 공급하는 다상 전원(110)의 실시예를 도시한다. 다상 전원(110)의 컴포넌트는 하드웨어 회로 또는 하드웨어 회로와 소프트웨어 및/또는 펌웨어 컴포넌트의 조합으로 구현된다. 다양한 실시예에서, 전원(110)에서의 계산은 디지털 로직 회로를 사용하여, 또는 대안적으로 아날로그 회로 및 신호를 사용하여 수행된다.
다상 전원(110)은 위상 1-N의 측정된 펄스 폭을 비교함으로써 위상 1-N 중으로부터 최하 효율 전력 위상을 식별하는 전압 조정기(201)를 포함한다. 일 실시예에서, 가장 넓은 측정된 펄스 폭(즉, 사이클당 가장 긴 ON 시간)을 갖는 전력 위상이 최하 효율 위상으로서 식별된다. 일 실시예에서, 위상은 추가적으로, 각자의 측정된 펄스 폭에 따라 각자의 효율에 의해 순위화되며, 더 넓은 펄스 폭은 더 낮은 효율에 대응한다. 전압 조정기(201)는 부하(430)에 의해 요구되는 전력의 감소를 검출하고, 전력 위상 1-N 중 하나 이상을 디스에이블하기 위해 위상 쉐딩을 수행함으로써 응답한다. 전압 조정기(201)는 디스에이블화(즉, 비효율 관점에서 극값(극값들)인 위상(들)을 디스에이블화)하기 위한 최하 효율 위상 또는 위상들을 선택하며, 이에 따라 식별된 최하 효율 위상 또는 위상들에 의해 부하(430)에 공급되는 전력량을 감소시킨다. 그 결과, 전원의 전체 효율이 증가한다.
전압 조정기(201)는 VIN 및 VOUT의 측정된 값 및 위상 1-N의 스위칭 주파수 f에 기초하여 기본 듀티 사이클 및 활성 펄스 폭(이상적인 위상에서 상부 FET의 ON 시간을 나타냄)을 계산하기 위한 컴퓨트 유닛(411)을 포함한다. 듀티 사이클 D 및 펄스 폭 TON은 아래의 식 1에 따라 계산된다.
Figure pct00001
(식 1)
식 1에 제시된 바와 같이, 듀티 사이클은 전력 위상 1-N에 공급되는 입력 전압(VIN) 및 전력 위상 1- N의 출력에서 생성되고 부하(430)에 인가되는 출력 전압(VOUT)에 종속한다. 전원(110)이 사용 중일 때, 입력 전압(VIN)은 시간에 따라 달라질 수 있다(예를 들어, VIN이 조정되지 않은 소스로부터 제공될 때). 이에 따라, VIN 센서(401)는 전원(110)의 동작 동안 각 사이클에 대한 입력 전압(VIN)의 값을 측정한다. 출력 전압(VOUT)은 또한 (예를 들어, 부하(430)에 의해 요구되는 전력의 변화로 인해, 또는 동작 허용량 내의 변화로 인해) 시간에 따라 달라진다. 이에 따라, VOUT 센서(402)는 전원(110)의 동작 동안 각 사이클에 대한 VOUT를 측정한다. 스위칭 주파수 f 는 설계 시간에 결정되고, 카운터, 타이머, 또는 다른 타이밍 디바이스(403)에 의해 제공된다.
VIN 센서(401), VOUT 센서(402), 및 타이밍 디바이스(403)는 각각 VIN, VOUT, 및 f에 대한 값들을 전압 조정기(201) 내에서 측정 입력들의 세트(412)를 통해 컴퓨트 유닛(411)으로 송신한다. 컴퓨트 유닛(411)은 식 1에 따라, 현재 사이클에 대한 기본(즉, 공칭) 듀티 사이클 D 및 기본 활성 펄스 폭(TON)(예를 들어, 공칭 상위 FET ON 시간)을 계산한다.
정상 동작에서, 개별 위상은 계산된 기본 듀티 사이클 및 펄스 폭과 상이하도록 각 위상에 대한 실제 듀티 사이클과 펄스 폭을 변경하는 스위칭 디바이스 영역 외부에서 (예를 들어, 인쇄 회로 기판에서의 DC 저항(DCR) 등의 인자로 인해) 발생하는 손실을 겪을 수 있다. 이에 따라, 실제 펄스 폭은 계산된 기본 펄스 폭과 비교될 수 있도록 각 위상에 대해 측정된다. 전압 조정기(201)는 측정 입력(412)을 통해 각 위상 1-N의 펄스 폭 센서(210(1) - 210(N))로부터 펄스 폭 측정치의 세트(TON1-TONN)를 수신한다. 펄스 폭 측정은 위상 1-N 각각에 대한 상부 FET의 ON 시간을 나타내는 측정된 펄스 폭을 포함한다.
전압 조정기(201)에서, 비교 로직(413)은 펄스 폭 측정치 TON1-TONN 각각과 계산된 기본 펄스 폭(TON) 간의 차이를 결정함으로써 비교의 세트를 수행한다. 비교 로직(413)은 가장 큰 차이와 연관된 위상을 위상 1-N 중 최하 효율 위상으로서 식별한다. 일 실시예에서, 비교 로직(413)은 또한 예측 또는 다른 계산에 사용하기 위해 위상의 상대 효율을 결정한다(즉, 위상의 결정된 효율에 의해 위상을 순위화한다).
펄스 폭 센서(210(1)-210(N))는 위상 쉐딩 또는 불허용 셧다운으로 인해 이전에 디스에이블되었던 위상과 같이, 동작 중이 아닌 위상에 대한 유효 펄스 폭 측정치를 생성하지 않는다. 이에 따라, 비교 로직(413)은 현재 동작 중이 아닌 계산으로부터의 위상을 배제한다. 그 결과, 비교 로직(413)에 의해 식별되는 최하 효율 위상은 현재 동작 위상 중의 최하 효율이다.
각 위상에 대해 계산된 차이는 또한 위상이 수용가능한 듀티 사이클 허용량 밖에서 동작하고 있는지 여부를 결정하기 위해 사용된다. 대안적인 실시예에서, 비교 로직(413)은 위상에 대한 펄스 폭 TON1-TONN을 비교하고, 가장 넓은 펄스 폭이 측정된 위상을 최하 효율 위상으로서 식별한다. 일 실시예에서, 비교 로직(413)은 디지털 로직을 사용하여 비교를 수행하고; 대안적으로, 로직(413)은 아날로그 신호 및 컴포넌트를 사용하여 비교를 수행한다.
일 실시예에서, 각 위상 1-N 의 펄스 폭 TON1-TONN은 매 사이클에서 측정되며, 이에 따라 각 위상에서 발생하는 각 연속적인 펄스의 펄스 폭이 측정된다. 이에 따라, 기본 펄스 폭(TON)이 계산되고, 비교 로직(413)에 의해 수행된 비교가 또한 매 사이클에서 수행된다. 즉, 다상 전원의 연속적인 위상 사이클 각각에 대한 최하 효율 위상 또는 위상들을 결정하기 위해 비교 로직(413)에 의해 비교가 수행된다.
메모리(414)는 비교 로직(413)에 의해 결정된 바와 같은 최하 효율 위상에 대한 식별자를 기록한다. 일부 실시예들에서, 메모리(414)는 또한 위상 1-N 각각에 대한 가장 최근에 측정된 펄스 폭 TON1-TONN 및 가장 최근에 계산된 기본 듀티 사이클, 기본 펄스 폭, 및/또는 위상 효율 순위와 같은 이력 데이터를 기록한다. 메모리(414)에 저장된 정보는 예측 실패 분석 또는 다른 고도의 계산 또는 제어를 위해 사용된다. 다양한 실시예에서, 메모리(414)는 레지스터, 카운터, 메모리 셀 등일 수 있고, 예를 들어, 동적 랜덤 액세스 메모리(DRAM), 정적 랜덤 액세스 메모리(SRAM), 전기 소거가능 프로그램가능 판독 전용 메모리(EEPROM), 플래시 메모리, 또는 다른 메모리 기술과 같은 다수의 휘발성 또는 비휘발성 메모리 기술 중 임의의 것을 사용하여 구현될 수 있다. 도 4는 메모리(414)가 전압 조정기(201)에 포함되는 것으로 도시하지만, 대안적인 실시예에서, 메모리(414)는 전압 조정기(201) 외부에 있다.
위상 쉐딩 로직 유닛(416)은 부하(430)에 의해 요구되는 전력의 감소에 응답하여 동작하는 위상 1-N의 수를 감소시킨다. 위상 쉐딩 로직(416)은 또한 전력 수요가 증가할 때 동작 위상 수를 증가시킨다. 위상 쉐딩 로직(416)이 부하(430)로부터의 전력 수요의 감소를 표시하는 전력 수요 표시자(431)(예를 들어, 부하 전류 및/또는 전압 측정치로부터 결정됨)를 수신할 때, 위상 쉐딩 로직(416)은 최하 효율 위상을 디스에이블함으로써 최하 효율 현재 동작 위상만큼 부하(430)에 공급되는 전력량을 감소시킨다. 위상 쉐딩 로직(416)은 최하 효율 위상을 식별하는 가장 최근에 레코딩된 식별자(415)를 메모리(414)로부터 판독함으로써 위상을 셧다운시킨다.
다양한 실시예에서, 최하 효율 위상의 디스에이블은 위상의 설계에 따라, 펄스 폭 변조(PWM) 스위칭 신호 또는 게이트 구동 신호(예를 들어, 위상에서 상부 및 하부 FET의 스위칭을 제어하는 주기적 신호)와 같은, 위상의 하나 이상의 스위칭 제어 신호를 디어서트함으로써 실현된다. 일 실시예에서, 위상의 하나 이상의 스위칭 제어 신호(예를 들어, PWM 신호 또는 게이트 구동 신호)는 위상에 대한 인에이블 신호가 각각 디어서트되고 어서트될 때, 턴 오프(예를 들어, 디어서트)되고 온된다. 도 4에 도시된 바와 같이, 위상 쉐딩 로직(416)은 최하 효율 위상에 대응하는 인에이블 신호(즉, 신호(420(1)-420(N)) 중 하나)를 디어서트함으로써 식별자(415)에 대응하는 위상을 디스에이블한다. 대안적인 실시예에서, 위상 쉐딩 로직(416)은 전압 조정기(201)로부터 최하 효율 위상으로의 하나 이상의 스위칭 제어 신호의 송신을 중단한다. 최하 효율 위상(415)이 결정될 수 없을 때, 위상 쉐딩 로직(416)은 위상을 순차적으로 선택하는 것, 또는 가장 많은 양의 전류가 흐르고 있는 위상을 선택하는 것과 같이, 디스에이블할 위상을 선택하기 위한 대안적인 방법에 따른다.
위상 쉐딩 로직(416)이 부하(430)의 전력 수요가 증가했다는 표시(431)를 수신할 때, 위상 쉐딩 로직(416)은 이전에 디스에이블된 위상 중 하나를 인에이블한다. 일 실시예에서, 위상 쉐딩 로직(416)은 메모리(414)에서 식별된 바와 같이 디스에이블된 위상 중 가장 효율적인(즉, 가장 효율적인 관점으로부터 위상의 극값)을 인에이블한다. 대안적으로, 위상 쉐딩 로직(416)은 가장 최근에 디스에이블된 위상을 인에이블한다.
일 실시예에서, 위상 쉐딩 로직(416)은 듀티 사이클 허용 임계치를 초과하는 임의의 위상을 디스에이블하기 위한 셧다운 로직을 더 포함한다. 위상 1-N 각각에 대해, 위상에 대해 측정된 펄스 폭 또는 듀티 사이클이 기본 듀티 사이클(D) 또는 펄스 폭(TON)으로부터 임계량 또는 퍼센트를 초과하여 차이가 난다면, 비교 로직(413)은 위상을 디스에이블시키는 위상 쉐딩 및 셧다운 로직(416)에 대한 불허용 위상(417)을 식별한다.
도 5는 실시예에 따라, 다상 전원(110)에서 최하 효율 위상 또는 위상들을 결정하고, 전력 수요의 감소에 응답하여 위상 쉐딩을 수행할 때 최하 효율 위상 또는 위상들을 디스에이블하는 위상 쉐딩 프로세스(500)를 도시한다. 전력 수요가 증가할 때, 이전에 디스에이블된 최대 효율 위상은 먼저 다시 인에이블된다. 프로세스(500)는 실시예에 따라, 다상 전원(110)에서의 회로 컴포넌트에 의해 수행된다.
위상 쉐딩 프로세스(500)의 블록(501)에서, 입력 전압 센서(401) 및 출력 전압 센서(402)는 다상 전원(110)의 각각 입력 전압(VIN) 및 출력 전압(VOUT)을 측정한다. VIN 및 VOUT에 대한 측정된 값은 블록(503)에서 제공되는 바와 같이, 타이밍 디바이스(403)에 의해 제공되는 스위칭 주파수(f)와 함께 컴퓨트 유닛(411)에 의해 수신되고, 기본 펄스 폭(TON)을 계산하기 위해 컴퓨트 유닛(411)에 의해 사용된다.
블록(505)에서, 펄스 폭 센서(210(1)-210(N))는 다상 전원(110)에서의 위상 1-N 각각에 대한 펄스 폭을 측정함으로써 N개의 펄스 폭 측정치의 세트를 생성한다. 비교 로직(413)은 블록(507)에서, 펄스 폭 측정치 TON1-TONN 각각과 기본 펄스 폭(TON) 간의 차이를 포함하여, N개의 차이의 세트를 결정한다. 블록(509)에서, 비교 로직(413)은 차이의 비교에 기초하여 최하 효율 위상 또는 위상들을 식별하며, 여기서 기본 펄스 폭을 최대 지속기간만큼 초과하는 차이는 최하 효율 위상을 나타낸다. 일 실시예에서, 보다 넓은 펄스 폭 측정치(즉, 보다 긴 펄스)를 갖는 위상은 보다 좁은 펄스 폭 측정치(즉, 보다 짧은 펄스)를 갖는 위상보다 덜 효율적인 것으로서 식별된다. 비교 로직(413)은 또한 이전에 계산된 차이에 기초하여, 허용량을 벗어난(예를 들어, 기본 듀티 사이클을 임계 퍼센티지 초과만큼 초과하는) 듀티 사이클로 동작하는 임의의 위상을 식별한다. 블록(511)에서, 최하 효율 위상 또는 위상들의 식별자들이 메모리(414)에 기록된다. 일부 실시예에서, 메모리(414)는 예측 고장 분석 또는 다른 계산을 수행하기 위해 가장 최근의 사이클에 대한 계산된 듀티 사이클, 펄스 폭, 및/또는 다른 값을 저장한다.
블록(513)에서, 위상 쉐딩 로직(416)은 하나 보다 많은 위상이 인에이블되는지 여부를 결정하고, 전력 수요 표시자(431)는 부하(430)에 의해 요구되는 전력의 감소를 표시한다. 예를 들어, 감소는 부하(430)에 의해 요구되는 총 전력이 미리 설정된 임계치보다 낮아지거나 미리 정의된 범위의 세트 중 보다 낮은 범위로 감소되었을 때 표시될 수 있다. 양 조건이 참이라면(즉, 하나보다 많은 위상이 인에이블되고 전력 수요가 충분히 감소된다면), 위상 쉐딩 로직(416)은 블록(515 및 517)에 따라 최하 효율 전력 위상만큼 부하(430)에 공급되는 전력량을 감소시킨다. 블록 515에서, 위상 쉐딩 로직(416)은 메모리(414)로부터 최하 효율 위상의 이전에 기록된 식별자를 판독한다. 위상 쉐딩 로직(416)은 블록(517)에서 식별자에 대응하는 위상을 (예를 들어, 위상에 대한 인에이블 신호를 디어서트함으로써) 디스에이블한다. 일 실시예에서, 위상 쉐딩 로직(416)은 위상에 대한 하나 이상의 게이트 구동 신호의 송신을 종단함으로써 최하 효율 위상을 디스에이블한다. 블록(517)으로부터, 프로세스(500)는 블록(501)으로 복귀하여, 그 다음 사이클에 대한 최하 효율 전력 위상을 식별한다.
블록(513)에서, 하나의 위상만이 인에이블된다면, 위상 쉐딩은 마지막 나머지 위상이 디스에이블되지 않도록 수행되지 않는다. 또한, 전력 수요 표시자(431)가 부하(430)에 의해 요구되는 전력의 충분한 감소를 표시하지 않는다면, 위상 쉐딩은 수행되지 않고, 프로세스(500)는 블록(519)으로 계속된다.
블록(519)에서, 위상 쉐딩 로직(416)이 (블록(509)에서 결정된 바와 같이) 위상 중 하나가 불허용 듀티 사이클을 갖는다는 표시(417)를 비교 로직(413)으로부터 수신한다면, 비교 로직(413)에 의해 허용량을 벗어난 것으로서 식별된 위상은 블록(517)에서 디스에이블된다. 일 실시예에서, 불허용 위상은 불허용 조건으로 인해 디스에이블된 것으로서 기록되므로, 위상 쉐딩 메커니즘 또는 다른 메커니즘에 의해 다시 인에이블되지 않는다. 블록(517)으로부터, 프로세스(500)는 블록(501)으로 복귀하여, 그 다음 사이클에 대한 최하 효율 전력 위상을 식별한다.
블록(519)에서, 위상이 불허용 듀티 사이클을 갖는다는 표시(417)가 수신되지 않는다면, 프로세스(500)는 블록(521)으로 계속된다. 블록(521)에서, 위상 쉐딩 로직은 위상 중 적어도 하나가 위상 쉐딩 메커니즘에 의해 현재 디스에이블되는지 여부 및 전력 요구 표시자(431)가 부하(430)에 의해 요구되는 전력이 증가되었음을 표시하는지 여부를 결정한다. 예를 들어, 부하(430)에 의해 요구되는 총 전력이 미리 설정된 임계치를 초과할 때, 또는 특정 범위 내로 증가되었다고 결정될 때, 증가가 표시될 수 있다. 양 조건이 참이라면(즉, 적어도 하나의 위상이 위상 쉐딩에 의해 이전에 디스에이블되었고, 전력 수요가 충분히 증가하였다면), 위상 쉐딩 로직(416)은 블록(523 및 525)에 따라 하나 이상의 디스에이블된 전력 위상 중 최대 효율인 것을 추가하거나 인에이블함으로써 부하(430)에 공급되는 전력량을 증가시킨다. 블록(523)에서, 위상 쉐딩 로직(416)은 메모리(414)에 액세스하여, 이전 위상 쉐딩에 의해 현재 디스에이블된 최대 효율 위상을 식별한다. 일 실시예에서, 디스에이블된 최대 효율 위상은 위상 쉐딩 로직(416)에 의해 가장 최근에 디스에이블된 위상이다. 식별되었으면, 블록(525)에서 디스에이블된 최대 효율 위상이 다시 인에이블된다. 이에 따라, 위상은 이의 효율의 순서로 다시 인에이블되며, 보다 효율적인 위상이 먼저 다시 인에이블된다. 일 실시예에서, 위상 쉐딩 로직(416)은 위상의 하나 이상의 스위칭 제어 신호를 재개함으로써 (인에이블된 위상 중 최하 효율로서 이전에 식별되었던) 디스에이블된 최대 효율 위상을 다시 인에이블한다. 블록(525)으로부터, 프로세스(500)는 블록(501)으로 복귀하여, 그 다음 사이클에 대한 최하 효율 전력 위상을 식별한다.
블록(521)에서, 모든 위상이 인에이블되거나 전력 수요가 증가되지 않는다면, 프로세스(500)는 블록(501)으로 복귀한다. 이에 따라, 프로세스(500)는 블록(501-525)에 도시된 바와 같이 반복되어, 다상 전원(110)의 각 사이클에 대한 최하 효율 전력 위상을 식별한다. 이에 따라, 블록(501-513)에 의해 표현되는 최하 효율 위상을 식별하기 위한 동작이 다상 전원의 각 연속적인 위상 사이클에 대해 수행된다.
최하 효율 위상이 위상 쉐딩 로직(416)에 의해 디스에이블된 후의 프로세스(500)의 후속 반복 시에, 비교 로직(413)은 블록(509)에서, 이미 디스에이블된 위상보다 더 효율적이고 여전히 동작하는 임의의 위상보다 덜 효율적인 그 다음 최하 효율 위상을 식별한다. 전력 수요의 추가 감소에 응답하여, 위상 쉐딩 로직(416)은 그 다음 최하 효율 위상을 디스에이블한다. 이러한 방식으로, 위상은 이의 효율에 의해 결정된 순서로 디스에이블되며, 최하 효율 위상이 먼저 디스에이블된다. 결과적으로, 더 효율적인 위상이 덜 효율적인 위상보다 더 많은 시간량 동안 사용되어, 다상 전원의 전체 효율을 증가시킨다.
다상 전원을 동작시키는 방법은 상기 다상 전원에서의 상기 복수의 위상들의 각 위상에 대한 펄스 폭을 측정함으로써 복수의 펄스 폭 측정치들을 생성하는 단계, 상기 복수의 펄스 폭 측정치들의 비교를 수행하는 것에 기초하여 상기 복수의 위상들 중 최하 효율 위상을 식별하는 단계, 및 상기 식별된 최하 효율 위상에 의해 부하에 공급되는 전력량을 감소시키는 단계를 포함한다.
본 방법에서, 상기 부하에 공급되는 전력량을 감소시키는 단계는 상기 부하의 전력 수요의 제1 감소를 검출하는 것에 응답하여 상기 식별된 최하 효율 위상을 디스에이블하는 단계를 포함한다.
본 방법은 상기 복수의 펄스 폭 측정치들의 비교에 기초하여 상기 복수의 위상들 중 그 다음 최하 효율 위상을 식별하는 단계, 및 상기 부하의 전력 수요의 제2 감소를 검출하는 것에 응답하여 상기 그 다음 최하 효율 위상을 디스에이블하는 단계를 더 포함한다.
본 방법은 상기 다상 전원의 입력 전압을 측정하는 단계, 상기 다상 전원의 출력 전압을 측정하는 단계 ― 상기 출력 전압은 상기 부하에 인가됨 ―, 다상 전원의 스위칭 주파수, 상기 측정된 입력 전압, 및 상기 측정된 출력 전압에 기초하여 기본 펄스 폭을 계산하는 단계를 더 포함한다. 상기 복수의 펄스 폭 측정치들의 비교를 수행하는 것은 상기 펄스 폭 측정치들 각각과 상기 기본 펄스 폭 간의 차이를 결정하는 것을 포함한다.
본 방법에서, 상기 식별된 최하 효율 위상에 의해 상기 부하에 공급되는 전력량을 감소시키는 단계는 상기 식별된 최하 효율 위상의 하나 이상의 스위칭 제어 신호를 디어서트하는 단계를 포함한다.
본 방법은 또한 상기 최하 효율 위상의 식별자를 메모리 디바이스에 기록하는 단계를 포함한다. 상기 식별된 최하 효율 위상에 의해 상기 부하에 공급되는 전력량을 감소시키는 단계는 상기 메모리 디바이스로부터 상기 기록된 식별자를 판독하는 단계, 및 상기 기록된 식별자에 대응하는 상기 최하 효율 위상을 디스에이블하는 단계를 포함한다.
본 방법에서, 상기 최하 효율 위상을 식별하는 단계는 상기 가장 넓은 펄스 폭 측정치를 갖는 상기 복수의 위상들 중의 상기 위상을 상기 최하 효율 위상으로서 식별하는 단계를 포함한다.
본 방법에서, 복수의 펄스 폭 측정치들의 비교는 복수의 비교들 중 하나이고, 상기 복수의 비교들 각각은 상기 다상 전원의 복수의 연속적인 위상 사이클들 중 하나에 대해 수행된다.
다상 전원은 복수의 펄스 폭 측정치들을 수신하기 위한 입력부 ― 상기 복수의 펄스 폭 측정치들은 상기 다상 전원에서의 복수의 위상들의 각 위상에 대한 측정된 펄스 폭을 포함함 ―, 상기 입력부와 결합되고, 상기 복수의 펄스 폭 측정치들의 비교를 수행하는 것에 기초하여 상기 복수의 위상들 중 최하 효율 위상을 식별하기 위한 비교 로직 유닛, 및 상기 비교 로직 유닛과 결합되고, 상기 식별된 최하 효율 위상에 의해 부하에 공급되는 전력량을 감소시키기 위한 위상 쉐딩 로직을 포함한다.
다상 전원에서, 상기 위상 쉐딩 로직은 상기 부하의 전력 수요의 감소를 검출하는 것에 응답하여 상기 식별된 최하 효율 위상을 디스에이블함으로써 상기 부하에 공급되는 전력량을 감소시킨다.
다상 전원은 상기 다상 전원의 입력 전압을 측정하기 위한 입력 전압 센서, 상기 다상 전원의 출력 전압을 측정하기 위한 출력 전압 센서 ― 상기 출력 전압은 상기 부하에 인가됨 ―, 및 다상 전원의 스위칭 주파수, 상기 측정된 입력 전압, 및 상기 측정된 출력 전압에 기초하여 기본 펄스 폭을 계산하기 위한 기본 펄스 폭 컴퓨트 유닛을 더 포함한다. 비교 로직 유닛은 펄스 폭 측정치들 각각과 상기 기본 펄스 폭 간의 차이를 결정하는 것에 의해 복수의 펄스 폭 측정치들의 비교를 수행한다.
다상 전원에서, 상기 위상 쉐딩 로직은 상기 식별된 최하 효율 위상의 하나 이상의 스위칭 제어 신호를 디어서트함으로써 상기 식별된 최하 효율 위상에 의해 상기 부하에 공급되는 전력량을 감소시킨다.
다상 전원은 최하 효율 위상의 식별자를 기록하기 위해 비교 로직 유닛과 결합된 메모리를 더 포함한다. 위상 쉐딩 로직은 상기 메모리로부터 상기 기록된 식별자를 판독하는 단계, 및 상기 기록된 식별자에 대응하는 상기 최하 효율 위상을 디스에이블하는 것에 의해 상기 식별된 최하 효율 위상에 의해 상기 부하에 공급되는 전력량을 감소시킨다.
다상 전원에서, 비교 로직 유닛은 상기 가장 넓은 펄스 폭 측정치를 갖는 상기 복수의 위상들 중의 상기 위상을 상기 최하 효율 위상으로서 식별한다.
다상 전원에서, 상기 비교 로직 유닛은 상기 복수의 펄스 폭 측정치들의 비교를 포함하는 복수의 비교들을 수행하고, 상기 복수의 비교들 각각은 상기 다상 전원의 복수의 연속적인 위상 사이클들 중 하나에 대해 수행된다.
컴퓨팅 시스템은 복수의 전력 위상들, 상기 복수의 전력 위상들의 각 전력 위상에 대한 펄스 폭을 측정함으로써 복수의 펄스 폭 측정치들을 생성하기 위한 하나 이상의 펄스 폭 센서의 세트, 및 상기 복수의 펄스 폭 측정치들의 비교를 수행하는 것에 기초하여 상기 복수의 전력 위상들 중 최하 효율 위상을 식별하고, 상기 식별된 최하 효율 위상에 의해 부하에 공급되는 전력량을 감소시키기 위해 상기 복수의 전력 위상들과 결합된 전압 조정기를 포함한다.
컴퓨팅 시스템에서, 전압 조정기는 상기 가장 넓은 펄스 폭 측정치를 갖는 상기 복수의 전력 위상들 중의 상기 전력 위상을 상기 최하 효율 위상으로서 식별하고, 상기 부하의 전력 수요의 제1 감소를 검출하는 것에 응답하여 상기 식별된 최하 효율 위상을 디스에이블하는 것에 의해 상기 부하에 공급되는 전력량을 감소시킨다.
컴퓨팅 시스템은 상기 복수의 전력 위상들에 공급되는 입력 전압을 측정하도록 구성된 입력 전압 센서, 및 상기 복수의 전력 위상들에 의해 생성되는 출력 전압을 측정하도록 구성된 출력 전압 센서를 더 포함한다. 전압 조정기는 복수의 전력 위상들의 스위칭 주파수, 상기 측정된 입력 전압, 및 상기 측정된 출력 전압에 기초하여 기본 펄스 폭을 계산하고, 상기 펄스 폭 측정치들 각각과 상기 기본 펄스 폭 간의 차이를 결정하는 것에 기초하여 상기 복수의 펄스 폭 측정치들의 비교를 수행한다.
컴퓨팅 시스템에서, 전압 조정기는 최하 효율 위상의 식별자를 기록하기 위한 메모리를 더 포함한다. 전압 조정기는 상기 메모리로부터 상기 기록된 식별자를 판독하는 단계, 및 상기 기록된 식별자에 대응하는 상기 최하 효율 위상을 디스에이블하는 것에 의해 상기 식별된 최하 효율 위상에 의해 상기 부하에 공급되는 전력량을 감소시킨다.
컴퓨팅 시스템은 부하를 더 포함한다. 부하는 하나 이상의 처리 유닛의 세트, 메모리 시스템, 및 하나 이상의 주변 디바이스를 포함한다.
본 명세서에 사용된 바와 같이, 용어 "~에 결합된"은 하나 이상의 개재 컴포넌트를 통해 직접적으로 또는 간접적으로 결합된 것을 의미할 수 있다. 본 명세서에 설명된 다양한 버스들에 걸쳐 제공되는 임의의 신호들은 다른 신호들과 시간 다중화되고 하나 이상의 공통 버스들을 통해 제공될 수 있다. 추가적으로, 회로 컴포넌트들 또는 블록들 사이의 상호연결은 버스들로서 또는 단일 신호 라인들로서 도시될 수 있다. 각각의 버스는 대안적으로 하나 이상의 단일 신호 라인일 수 있고, 각각의 단일 신호 라인은 대안적으로 버스일 수 있다.
특정 실시예들은 비일시적 컴퓨터 판독 가능 매체에 저장된 명령들을 포함할 수 있는 컴퓨터 프로그램 제품으로서 구현될 수 있다. 이러한 명령들은 설명된 동작들을 수행하기 위해 범용 또는 특수 목적 프로세서를 프로그래밍하는 데 사용될 수 있다. 컴퓨터 판독 가능 매체는 기계(예를 들어, 컴퓨터)에 의해 판독가능한 형태(예를 들어, 소프트웨어, 처리 애플리케이션)로 정보를 저장하거나 전송하기 위한 임의의 메커니즘을 포함한다. 비일시적 컴퓨터 판독가능 저장 매체는 다음을 포함할 수 있지만, 이에 제한되지 않는다: 자기 저장 매체 (예를 들어, 플로피 디스켓); 광학 저장 매체(예를 들어, CD-ROM); 자기-광학 저장 매체; 판독 전용 메모리(ROM); 랜덤 액세스 메모리(RAM); 소거가능한 프로그래밍 가능 메모리(예를 들어, EPROM 및 EEPROM); 플래시 메모리, 또는 전자 명령어를 저장하기에 적합한 다른 유형의 매체.
또한, 일부 실시예들은 컴퓨터 판독 가능 매체가 하나 이상의 컴퓨터 시스템에 저장되고/되거나 이에 의해 실행되는 분산 컴퓨팅 환경에서 실시될 수 있다. 또한, 컴퓨터 시스템들 사이에서 전달되는 정보는 컴퓨터 시스템들을 연결하는 전송 매체를 통해 풀링되거나 푸시될 수 있다.
일반적으로, 컴퓨팅 시스템(100)을 나타내는 데이터 구조는 및/또는 컴퓨터-판독가능 저장 매체 상에서 운반되는 그의 일부는, 컴퓨팅 시스템(100)을 포함하는 하드웨어를 제조하기 위해, 프로그램에 의해 판독될 수 있고 직접적으로 또는 간접적으로 사용될 수 있는 데이터베이스 또는 다른 데이터 구조일 수 있다. 예를 들어, 데이터 구조는 Verilog 또는 VHDL과 같은 고레벨 설계 언어(HDL)에서의 하드웨어 기능의 거동 레벨 설명 또는 레지스터-전송 레벨 (RTL) 설명일 수 있다. 설명은 합성 라이브러리로부터 게이트들의 리스트를 포함하는 네트리스트를 생성하기 위해 설명을 합성할 수 있는 합성 도구에 의해 판독될 수 있다. 네트리스트는 컴퓨팅 시스템(100)을 포함하는 하드웨어의 기능을 나타내는 게이트 세트를 포함한다. 이어서 네트리스트는 마스크들에 적용될 기하학적 형상들을 설명하는 데이터 세트를 생성하도록 배치 및 라우팅될 수 있다. 그런 다음 마스크는 컴퓨팅 시스템(100)에 대응하는 반도체 회로 또는 회로들을 생성하기 위해 다양한 반도체 제조 단계에서 사용될 수 있다. 대안적으로, 컴퓨터 판독 가능 저장 매체 상의 데이터베이스는, 원하는 바에 따라, 네트리스트(합성 라이브러리를 갖거나 갖지 않음) 또는 데이터 세트, 또는 그래픽 데이터 시스템(GDS) II 데이터일 수 있다.
본 명세서의 방법(들)의 동작들이 특정 순서로 도시되고 설명되었지만, 각각의 방법의 동작들의 순서는 특정 동작들이 역순서로 수행될 수 있거나, 또는 특정 동작들이 다른 동작들과, 적어도 부분적으로, 동시에 수행될 수 있도록 변경될 수 있다. 다른 실시예에서, 별개의 동작들의 명령들 또는 하위 동작들은 간헐적 및/또는 교번 방식으로 있을 수 있다.
전술한 명세서에서, 실시예는 이의 특정 예시적인 실시예를 참조하여 설명되었다. 그러나, 첨부된 청구범위에 기재된 바와 같은 실시예의 더 넓은 범위를 벗어나지 않고 다양한 수정 및 변경이 이루어질 수 있음이 명백할 것이다. 따라서, 명세서 및 도면은 제한적인 의미보다는 예시적인 것으로 간주되어야 한다.

Claims (22)

  1. 다상 전원을 동작시키는 방법으로서,
    복수의 위상들에서의 각 위상에 대한 펄스 폭의 비교에 기초하여 상기 다상 전원에서의 상기 복수의 위상들의 최하 효율 위상을 식별하는 단계; 및
    상기 식별된 최하 효율 위상에 의해 부하에 공급되는 전력량을 감소시키는 단계를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 다상 전원에서의 상기 복수의 위상들의 각 위상에 대한 펄스 폭을 측정함으로써 복수의 펄스 폭 측정치들을 생성하는 단계를 더 포함하는, 방법.
  3. 제1항에 있어서, 상기 부하에 공급되는 전력량을 감소시키는 단계는 상기 부하의 전력 수요의 제1 감소를 검출하는 것에 응답하여 상기 식별된 최하 효율 위상을 디스에이블하는 단계를 포함하는 것인, 방법.
  4. 제3항에 있어서,
    상기 복수의 위상들에서의 각 위상에 대한 상기 펄스 폭의 비교에 기초하여 상기 복수의 위상들의 그 다음 최하 효율 위상을 식별하는 단계; 및
    상기 부하의 전력 수요의 제2 감소를 검출하는 것에 응답하여 상기 그 다음 최하 효율 위상을 디스에이블하는 단계를 더 포함하는, 방법.
  5. 제1항에 있어서,
    상기 다상 전원의 입력 전압을 측정하는 단계;
    상기 다상 전원의 출력 전압을 측정하는 단계 ― 상기 출력 전압은 상기 부하에 인가됨 ―; 및
    상기 다상 전원의 스위칭 주파수, 상기 측정된 입력 전압, 및 상기 측정된 출력 전압에 기초하여 기본 펄스 폭을 계산하는 단계 ― 상기 복수의 위상들에서의 각 위상에 대한 상기 펄스 폭의 비교를 수행하는 단계가 각 펄스 폭과 상기 기본 펄스 폭 간의 차이를 결정하는 단계를 포함함 ― 를 더 포함하는, 방법.
  6. 제1항에 있어서, 상기 식별된 최하 효율 위상에 의해 상기 부하에 공급되는 전력량을 감소시키는 단계는 상기 식별된 최하 효율 위상의 하나 이상의 스위칭 제어 신호를 디어서트(deassert)하는 단계를 포함하는 것인, 방법.
  7. 제1항에 있어서,
    상기 최하 효율 위상의 식별자를 메모리 디바이스에 기록하는 단계를 더 포함하되, 상기 식별된 최하 효율 위상에 의해 상기 부하에 공급되는 전력량을 감소시키는 단계는:
    상기 메모리 디바이스로부터 상기 기록된 식별자를 판독하는 단계, 및
    상기 기록된 식별자에 대응하는 상기 최하 효율 위상을 디스에이블하는 단계를 포함하는 것인, 방법.
  8. 제1항에 있어서, 상기 최하 효율 위상을 식별하는 단계는:
    상기 가장 넓은 펄스 폭을 갖는 상기 복수의 위상들 중의 상기 위상을 상기 최하 효율 위상으로서 식별하는 단계를 포함하는 것인, 방법.
  9. 제1항에 있어서,
    상기 복수의 위상들에서의 각 위상에 대해, 상기 펄스 폭의 비교는 복수의 비교들 중 하나이며; 그리고
    상기 복수의 비교들 각각은 상기 다상 전원의 복수의 연속적인 위상 사이클들 중 하나에 대해 수행되는 것인, 방법.
  10. 다상 전원으로서,
    복수의 펄스 폭 측정치들을 수신하도록 구성된 입력부 ― 상기 복수의 펄스폭 측정치들은 상기 다상 전원에서의 복수의 위상들의 각 위상에 대한 측정된 펄스 폭을 포함함 ―;
    상기 입력부와 결합되고, 상기 복수의 펄스 폭 측정치들의 비교를 수행하는 것에 기초하여 상기 복수의 위상들 중 최하 효율 위상을 식별하도록 구성된 비교 로직 유닛; 및
    상기 비교 로직 유닛과 결합되고, 상기 식별된 최하 효율 위상에 의해 부하에 공급되는 전력량을 감소시키도록 구성된 위상 쉐딩(phase shedding) 로직을 포함하는, 다상 전원.
  11. 제10항에 있어서, 상기 위상 쉐딩 로직은 상기 부하의 전력 수요의 감소를 검출하는 것에 응답하여 상기 식별된 최하 효율 위상을 디스에이블함으로써 상기 식별된 최하 효율 위상만큼 상기 부하에 공급되는 전력량을 감소시키도록 구성된 것인, 다상 전원.
  12. 제10항에 있어서,
    상기 다상 전원의 입력 전압을 측정하도록 구성된 입력 전압 센서;
    상기 다상 전원의 출력 전압을 측정하도록 구성된 출력 전압 센서 ― 상기 출력 전압은 상기 부하에 인가됨 ―; 및
    상기 다상 전원의 스위칭 주파수, 상기 측정된 입력 전압, 및 상기 측정된 출력 전압에 기초하여 기본 펄스 폭을 계산하도록 구성된 기본 펄스 폭 컴퓨트 유닛 ― 상기 비교 로직 유닛이 상기 펄스 폭 측정치들 각각과 상기 기본 펄스 폭 간의 차이를 결정함으로써 상기 복수의 펄스 폭 측정치들의 비교를 수행하도록 구성됨 ― 을 더 포함하는, 다상 전원.
  13. 제10항에 있어서,
    상기 위상 쉐딩 로직은 또한, 상기 식별된 최하 효율 위상의 하나 이상의 스위칭 제어 신호를 디어서트함으로써 상기 식별된 최하 효율 위상에 의해 상기 부하에 공급되는 전력량을 감소시키도록 구성된 것인, 다상 전원.
  14. 제10항에 있어서,
    상기 비교 로직 유닛과 결합되고, 상기 최하 효율 위상의 식별자를 기록하도록 구성된 메모리를 더 포함하며, 상기 위상 쉐딩 로직은:
    상기 메모리로부터 상기 기록된 식별자를 판독하는 것, 그리고
    상기 기록된 식별자에 대응하는 상기 최하 효율 위상을 디스에이블하는 것에 의해, 상기 식별된 최하 효율 위상에 의해 상기 부하에 공급되는 전력량을 감소시키도록 구성된 것인, 다상 전원.
  15. 제10항에 있어서, 상기 비교 로직 유닛은 상기 가장 넓은 펄스 폭 측정치를 갖는 상기 복수의 위상들 중의 상기 위상을 상기 최하 효율 위상으로서 식별하도록 구성된 것인, 다상 전원.
  16. 제10항에 있어서,
    상기 비교 로직 유닛은 상기 복수의 펄스 폭 측정치들의 비교를 포함하는 복수의 비교들을 수행하도록 구성되며; 그리고
    상기 복수의 비교들 각각은 상기 다상 전원의 복수의 연속적인 위상 사이클들 중 하나에 대해 수행되는 것인, 다상 전원.
  17. 컴퓨팅 시스템으로서,
    복수의 전력 위상들;
    상기 복수의 전력 위상들의 각 전력 위상에 대한 펄스 폭을 측정함으로써 복수의 펄스 폭 측정치들을 생성하도록 구성된 하나 이상의 펄스 폭 센서의 세트; 및
    상기 복수의 전력 위상들과 결합된 전압 조정기를 포함하며, 상기 전압 조정기는:
    상기 복수의 펄스 폭 측정치들의 비교를 수행하는 것에 기초하여 상기 복수의 전력 위상들 중 최하 효율 위상을 식별하도록, 그리고
    상기 식별된 최하 효율 위상에 의해 부하에 공급되는 전력량을 감소시키도록 구성된, 컴퓨팅 시스템.
  18. 제17항에 있어서, 상기 전압 조정기는:
    상기 가장 넓은 펄스 폭 측정치를 갖는 상기 복수의 전력 위상들 중의 상기 전력 위상을 상기 최하 효율 위상으로서 식별하도록; 그리고
    상기 부하의 전력 수요의 제1 감소를 검출하는 것에 응답하여 상기 식별된 최하 효율 위상을 디스에이블함으로써 상기 식별된 최하 효율 위상만큼 상기 부하에 공급되는 전력량을 감소시키도록 구성된 것인, 컴퓨팅 시스템.
  19. 제17항에 있어서,
    상기 복수의 전력 위상들에 공급되는 입력 전압을 측정하도록 구성된 입력 전압 센서; 및
    상기 복수의 전력 위상들에 의해 생성되는 출력 전압을 측정하도록 구성된 출력 전압 센서를 더 포함하며, 상기 전압 조정기는 또한:
    상기 복수의 전력 위상들의 스위칭 주파수, 상기 측정된 입력 전압, 및 상기 측정된 출력 전압에 기초하여 기본 펄스 폭을 계산하도록, 그리고
    상기 펄스 폭 측정치들 각각과 상기 기본 펄스 폭 간의 차이를 결정하는 것에 기초하여 상기 복수의 펄스 폭 측정치들의 비교를 수행하도록 구성된 것인, 컴퓨팅 시스템.
  20. 제17항에 있어서, 상기 전압 조정기는 상기 최하 효율 위상의 식별자를 기록하도록 구성된 메모리를 더 포함하며, 상기 전압 조정기는:
    상기 메모리로부터 상기 기록된 식별자를 판독하는 것, 그리고
    상기 기록된 식별자에 대응하는 상기 최하 효율 위상을 디스에이블하는 것에 의해 상기 식별된 최하 효율 위상에 의해 상기 부하에 공급되는 전력량을 감소시키도록 구성된 것인, 컴퓨팅 시스템.
  21. 제17항에 있어서, 상기 부하를 더 포함하며, 상기 부하는:
    하나 이상의 처리 유닛의 세트;
    메모리 시스템; 및
    하나 이상의 주변 디바이스를 포함하는 것인, 컴퓨팅 디바이스.
  22. 다상 전원을 동작시키는 방법으로서,
    복수의 위상들에서의 각 위상에 대한 펄스 폭의 비교에 기초하여 상기 복수의 위상들의 극값들을 식별하는 단계; 및
    상기 복수의 위상들의 상기 극값들의 최하 효율 위상에 의해 부하에 공급되는 전력량을 감소시키는 단계; 또는
    상기 복수의 위상들의 상기 극값들의 최대 효율 위상에 의해 상기 부하에 공급되는 전력량을 증가시키는 단계를 포함하는, 방법.
KR1020237012349A 2020-09-23 2021-09-17 전압 조정기 전계 효과 트랜지스터의 펄스 폭 변조기 스위칭에 의해 결정되는 위상 효율에 기초한 위상 쉐딩 KR20230069962A (ko)

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