JP5676759B2 - 安定した仮想周波数のための複数の動作点の管理 - Google Patents

安定した仮想周波数のための複数の動作点の管理 Download PDF

Info

Publication number
JP5676759B2
JP5676759B2 JP2013516697A JP2013516697A JP5676759B2 JP 5676759 B2 JP5676759 B2 JP 5676759B2 JP 2013516697 A JP2013516697 A JP 2013516697A JP 2013516697 A JP2013516697 A JP 2013516697A JP 5676759 B2 JP5676759 B2 JP 5676759B2
Authority
JP
Japan
Prior art keywords
state
power consumption
determining
current
power
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2013516697A
Other languages
English (en)
Other versions
JP2013533548A5 (ja
JP2013533548A (ja
Inventor
ディー.ナフチガー サミュエル
ディー.ナフチガー サミュエル
ピー.ペトリー ジョン
ピー.ペトリー ジョン
エイ.ヒューズ ウィリアム
エイ.ヒューズ ウィリアム
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Publication of JP2013533548A publication Critical patent/JP2013533548A/ja
Publication of JP2013533548A5 publication Critical patent/JP2013533548A5/ja
Application granted granted Critical
Publication of JP5676759B2 publication Critical patent/JP5676759B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26Power supply means, e.g. regulation thereof
    • G06F1/32Means for saving power
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26Power supply means, e.g. regulation thereof
    • G06F1/32Means for saving power
    • G06F1/3203Power management, i.e. event-based initiation of a power-saving mode
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26Power supply means, e.g. regulation thereof
    • G06F1/32Means for saving power
    • G06F1/3203Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234Power saving characterised by the action undertaken
    • G06F1/324Power saving characterised by the action undertaken by lowering clock frequency
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26Power supply means, e.g. regulation thereof
    • G06F1/32Means for saving power
    • G06F1/3203Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234Power saving characterised by the action undertaken
    • G06F1/3296Power saving characterised by the action undertaken by lowering the supply or operating voltage
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02DCLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Power Sources (AREA)

Description

本発明は、コンピューティングシステムに関し、より詳細には、プロセッサ離散動作点の効率的な管理に関する。
(関連技術の説明)
最新の集積回路(IC)の電力消費は、各世代の半導体チップに関して深刻化する設計問題になっている。電力消費が増加するにつれて、余分な熱を除去して、IC障害を防ぐために、より大きなファンおよび放熱板などの、より費用のかかる冷却システムが利用される。しかし、冷却システムはシステム費用を増大させる。ICの電力散逸制約は、ポータブルコンピュータおよびモバイル通信装置に関してのみならず、複数のプロセッサコア、またはコア、および1コア内に複数のパイプラインを含み得る、高性能のスーパースカラー(superscalar)マイクロプロセッサに関しても問題である。
最新の相補型金属酸化膜半導体(CMOS)チップなどのICの電力消費は、少なくとも式fVに比例する。記号fは、チップの動作周波数である。記号Vは、チップの動作電圧である。最新のマイクロプロセッサでは、両方のパラメータfおよびVは、ICの動作中に変動し得る。例えば、動作中、最新のプロセッサは、ユーザーが、最大性能状態と最小電力状態との間の、1つまたは複数の中間電力性能状態を選択できるようにする。最大性能状態は最大動作周波数を含み、最小電力状態は最小動作周波数を含む。中間離散電力性能状態(P状態)は、動作周波数と動作電圧の組合わせに対する所与の目盛りの付けられた値を含む。
オペレーティングシステムもしくはファームウェアなどのソフトウェア、またはハードウェアは、少なくとも状態が変わる推定時間、選択した電力制限、作業負荷特性、および現在の作業負荷に対応するオンチップ(on-chip)電力モニターからの入力に基づいて、特定のP状態を選択し得る。しかし、動作周波数および動作電圧の計算された組合わせは、通常、所与の離散P状態に対応する組合わせと一致しない。従って、厳密に一致する所与のP状態が選択される。通常、この選択されたP状態は、計算された電力制限よりも低い電力消費に相当し得る。その結果、選択されたP状態の性能は、計算された電力制限よりも低い。動作周波数および電圧のより細かい粒度の組合わせを提供するために、さらにいくつかの離散P状態が追加されると、プロセッサの設計および検査費用が増大する。
前述を考慮すると、プロセッサの離散動作点を管理するための効率的な方法および機構が望まれる。
安定した仮想動作点を作成するために複数の離散動作点を管理するためのシステムおよび方法が検討される。
一実施形態では、プロセッサは、いくつかの機能ブロックおよび電力マネージャを含む。機能ブロックの各々は、それぞれの機能ブロックに関連した活動レベルに対応するデータを生成する。電力マネージャは、所与のサンプル間隔ごとに一度、そのデータに基づいて電力消費値を決定する。さらに、電力マネージャは、所与の電力目標と電力消費値との間で、長い期間をかけて符号付き累算差分を決定する。一実施形態では、電力目標は、プロセッサに対する熱設計電力(TDP:thermal design power)に対応し得る。様々な実施形態では、非生産的なP状態遷移を回避するために、ヒステリシスが使用され得る。かかる実施形態では、電力マネージャは、符号付き累算差分が、負の閾値よりも所与の変化量以上少ない場合、現在のP状態よりも低い電力性能状態(P状態)を選択する。符号付き累算差分が、正の閾値よりも所与の変化量以上大きい場合、電力マネージャは、現在のP状態よりも高いP状態を選択する。別のP状態への遷移が許可される前に、あるP状態での最低限の滞在が必要とされ得る実施形態が検討される。
これらおよび他の実施形態は、以下の説明および図を参照すると、さらに理解されるであろう。
半導体チップに対する電力性能状態遷移の一実施形態の一般化ブロック図である。 コア電力管理の一実施形態の一般化ブロック図である。 安定した仮想動作点を作成するために複数の離散動作点を管理するための方法の一実施形態の流れ図である。 コア電力管理システムの一実施形態の一般化ブロック図である。 安定した仮想動作点を作成するために複数の離散動作点を管理するための方法の一実施形態の流れ図である。
本発明は、様々な修正および代替形態の影響を受けやすいが、特定の実施形態が例として図に示され、本明細書で詳述される。しかし、図およびそれらの詳細な説明は、本発明を開示した特定の形態に制限することを意図するものではなく、それとは逆に、本発明は、添付の特許請求の範囲によって定義されるように、本発明の精神および範囲に含まれる全ての修正、相当物および代替手段をカバーすることが理解されるべきである。
以下の説明では、本発明の完全な理解を提供するために、多数の具体的詳細が明記されている。しかし、当業者は、これらの具体的詳細なしでも本発明が実施され得ることを認識すべきである。いくつかの場合には、本発明を分かり難くするのを回避するために、周知の回路、構造、および技術が詳細には示されていない。
図1を参照すると、半導体チップに対する電力性能状態遷移100の一実施形態が示されている。2本の曲線が、電力対電圧と周波数対電圧との間の非線形(例えば、三次または二次)関係を示す図に示されている。5つの離散電力性能状態(P状態)が、P0〜P4として図に示されている。図を簡略化するため、少数の離散P状態を示す。5つの離散P状態のみを示しているが、他の数の離散P状態もサポートされ得る。
図に示すように、P状態Pは、サポートされる全離散状態のうちの最低性能の離散状態に対応し得、最低の動作周波数を含む。さらに、P状態Pは、サポートされる全離散状態のうちの最低電力消費の離散状態に対応し得、最低の動作電圧を含む。他方、P状態Pは、サポートされる全離散状態のうちの最高性能の離散状態に対応し得、最高の動作周波数を含む。さらに、P状態Pは、サポートされる全離散状態のうちの最高電力消費の離散状態に対応し得、最高の動作電圧を含む。通常、P状態PおよびPによって表される終点離散状態は、予測可能な性能の範囲を定義する。従って、非線形の周波数対電圧曲線に沿って、複数のP状態または動作点をサポートするようにプロセッサを構成すると、プロセッサなどの半導体チップに対して、安定した、電力の最適利用および性能の供給を提供し得る。P状態の管理は、元々はIntel Corp.、Microsoft Corp.、および株式会社東芝によって開発された、電力制御インタフェース(ACPI)規格などの業界標準に準拠し得る。
図に示すように、電力目標(所望の電力消費レベル)が、チップに対して選択され得る。一実施形態では、選択した電力目標が、そのチップの熱設計電力(TDP)に対応し得る。熱設計電力(TDP)は、熱設計点(thermal design point)とも呼ばれ得、コンピュータ内の冷却システムが散逸することができる最大電力量を表す。ラップトッププロセッサ用の冷却システムは、20ワットTDPに合わせて設計され得る。従って、その冷却システムは、プロセッサ内でトランジスタに対する最高接合部温度を超えることなく、20ワットを散逸することができるということが決定されている。TDP値は、チップを製造する半導体メーカーによって異なり得る。例えば、あるメーカーは、TDP値を、所与の最悪の場合の温度条件下で、既定の電圧レベルで測定した電力値として定義し得る。別のメーカーは、チップが通常のアプリケーション対高電力のウィルスアプリケーションを実行するので、TDP値を、所与の間隔に渡って測定した最大電力値として定義し得る。別の測定定義も可能であり検討される。
一実施形態では、ダイ102のプレシリコン(pre−silicon)モデル上で実行される電力モデルが、電力測定を実行し得る。設計段階の後半で、電力測定は、テスト段階およびデバッグ段階中に、実際の製造されたシリコンダイ上で実行され得る。一実施形態では、チップに対するピーク電力値が、コア上で高電力アプリケーションを実行するチップの機能的な不具合によって定義され得る。TDP値は、通常、ピーク電力値よりも低い。TDP値は、ビニング(binning)目的のため、チップの動作電圧および動作周波数を設定するために使用され得る。
図1の値電力目標は、割り当てられたTDP値を表し得る。図1に示すように、電力目標は、電力対電圧の非線形曲線上のデータ点Aに対応する。データ点Aは、動作電圧Vに対応する。動作電圧Vに関して、非線形の周波数対電圧曲線上のデータ点Aを突き出ると、データ点A´が提供される。データ点A´は、動作周波数Fに対応する。動作電圧Vと動作周波数Fの組合わせによって表される動作点は、チップに対して、電力の最適利用および性能の供給を提供し得る。
前述し、図に示すように、電力目標に対する動作点は、データ点A´によって識別される。しかし、この動作点は、電力対周波数曲線上の離散P状態によって表されない。データ点A´は、P状態PとPとの間に位置する。電力消費を削減するため、P状態Pは、対応するチップに対する最初の動作点として選択され得る。動作電圧Vと動作周波数Fの対応する組合わせは、結果として選択された動作点であり得る。この動作点は、値電力目標より低い電力消費値に対応する。値電力Pは、P状態Pに対応する動作点の低い電力消費値を示す。
プロセッサなどのチップは、最初に割り当てられたP状態を利用して、(i)作業負荷が著しく変化して、報告された活動レベルにおいて著しい変化を引き起こすか、または(ii)電力モニタリングソフトウェアもしくはファームウェアによって調整されているような、最初のTDP値が変化して、図に示す電力目標値を変更するかのいずれかまで、作業負荷の処理を継続し得る。例えば、プロセッサが、やがて所与の時点で半分になる作業負荷に対する命令を実行している場合、結果として生じる全ての引き出された電流および熱エネルギーは著しく削減されるであろう。一実施形態では、当プロセッサ内に配置され得る、電力マネージャは、この状態を検出し得、それに応じて、より高い電力性能動作点に対応する異なるP状態を選択し得る。例えば、電力マネージャは、現在のP状態Pをより高い性能のP状態Pに増大つまりブーストすることを決定し得る。議論を進めるために、より高い性能のP状態は、より小さい数字をもち得る。例えば、Pは、Pより高い電力性能状態を表し得る。しかし、指定は、Pが、Pより低い電力性能状態を表すために使用されるように、逆にできる。指定のために選択されたアプローチは、単に好みの問題であり得る。
P状態の「スロットル」は、現在選択されているP状態を1つ(または複数)のP状態だけ、低い電力消費のP状態に下げることを含む。P状態の「ブースト」は、現在選択されているP状態を1つ(または複数)のP状態だけ、高い性能のP状態に高めることを含む。P状態Pのスロットル調整は、現在選択されているP状態Pをより低い電力性能状態Pへ遷移することを含む。一例としてのP状態Pなど、所与のP状態のブーストおよびスロットル調整の単純な図を図1に示す。いくつかの実施形態では、各ブースト操作および各スロットル操作は、論理回路がこの追加された複雑さをサポートする場合、現在選択されているP状態を2つ以上のP状態だけ、遷移させ得る。P状態遷移は、プロセッサ内の論理回路によって制御され得、従って、自己完結システムである。しかし、プロセッサまたはプロセッサの外部に配置されたラックコントローラ上で実行する電力管理ソフトウェアは、プロセッサに対するTDP値を変更し得、それは、図における電力目標値を変える。
図1においてP状態Pによって示される動作点は、電力目標値よりも少ない電力を消費するが、Pによって示される動作点は、性能もより低い。測定された活動レベルにおいて著しい変化が生じるまで、より低い性能のP状態を維持するよりもむしろ、プロセッサは、現在の作業負荷に対して平均的な「仮想」動作点を達成するために、2つの離散P状態間でトグルで切り換え得る。例えば、電力マネージャは、P状態Pへブーストする前に、同一の作業負荷に対してP状態Pを利用する時間を決定し得る。同様に、電力マネージャは、P状態Pへスロットルする前に、同一の作業負荷に対してP状態Pを利用する時間を決定し得る。このプロセスは、作業負荷が著しく変化するまで何度も起こり得る。動作電圧および周波数に加えて、特定のP状態で費やした時間の平均は、図1においてデータ点A´によって表される「仮想」動作点をプロセッサが利用していた結果をもち得る。かかる方法は、任意の電力制限設定を有する柔軟な電力管理が、任意の作業負荷に対して、安定した仮想動作点(または仮想P状態)を、既存の離散P状態上に構築することにより、達成できるようにする。
ここで図2を参照すると、コア電力管理システム200の一実施形態が示されている。長期間にわたる動作電圧210および測定された活動レベル220に対する変化が示されている。さらに、電力目標235および平均電力対電力目標比率230が長期間にわたって示されている。図2に示すように、活動レベルが著しい変化を経験する場合および活動レベルが一定の場合の両方で、P状態遷移がある。図では、P状態遷移は動作電圧210における変化と関連がある。いくつかのP状態値が、図でラベルを付けられている。例えば、一定の活動レベル220で、P状態Pが、図に示すように低い動作電圧を有する、P状態Pへ遷移する。測定された活動レベルが一定の場合のP状態値間でのトグル切替えは、P状態ディザリングと呼ばれ得る。P状態ディザリングは、TDP値などの、チップ上で消費される平均電力と電力目標との間で1(unity)に近い比率を維持するために使用され得る。1に近いかかる比率を維持することにより、チップは、所望の量の電力(例えば、対応する冷却システムによって散逸される電力量)を消費しながら、性能を最大限にしようとし得る。
ここで図3を参照すると、相対的に安定した仮想動作点を作成するために、複数の離散動作点を管理するための方法300の一実施形態が示されている。議論を進めるために、この実施形態および後述する方法の後続の実施形態におけるステップは、連続した順序で示されている。しかし、いくつかのステップは、示された順序とは異なる順序で起こり得、いくつかのステップは同時に実行され得、いくつかのステップは他のステップと組み合わされ得、またいくつかのステップは別の実施形態では欠けている可能性がある。
ブロック302では、チップのダイ(die)に対する電力使用目標が初期化される。前述した方法を含めて、電力使用目標を選択するための様々な方法のいずれかが使用され得る。ブロック304では、そのダイに対する初期の離散電力性能状態(P状態)が所与の作業負荷において決定される。ファームウェアなどのソフトウェアおよび/またはハードウェアは、P状態を決定し得る。図に示されるようなプロセスが、P状態を決定するために使用され得る。そのダイに対する平均電力消費が、次いでブロック306で測定される。かかる測定の詳細な説明が後で提供される。ブロック308で、測定された平均電力消費が、電力目標と比較されて、差分が決定される。一実施形態では、この差分は他の決定された差分と累算され得る。例えば、累算差分値は保持され得る。別のP状態への遷移は、目標電力と測定された電力との間の差分の検出に応じて開始され得るが、かかるアプローチは、P状態間の非生産的な遷移を引き起こし得る。それ故、一実施形態では、かかる不要な遷移を防ぐために、様々な技術が利用される。一実施形態では、累算差分がP状態遷移を引き起こすのに十分な場合を判断するために、所与の変化量(delta)が使用される。例えば、測定された平均電力が目標電力を所与の変化量以上に超えると、高いP状態への遷移が開始され得るか、または許可され得る。同様に、測定された平均電力が目標電力を少なくとも所与の変化量だけ下回ると、低いP状態への遷移が開始され得るか、または許可され得る。前述した変化量は、必要に応じて、超えるかまたは単に満足する必要がある値として利用できることに留意されたい。いくつかの場合には、高いか、または低い状態への遷移の両方に対する所与の変化量は、(絶対値に関して)同じであり得る。他の実施形態では、高い状態への遷移に対して、低い状態への遷移とは異なる変化量値が使用できる。かかる全ての実施形態が検討される。さらに、変化量値は、様々な実施形態において、プログラム可能であり得るか、またはそうではない。前述に加えて、P状態遷移が起こり得るか否かを判断するために、さらなる条件が利用され得る。例えば、いくつかの実施形態では、遷移が許可される前に、P状態における最低限の滞在が必要とされ得る。さらに、かかる最低限の滞在に関する考察が、図5についての議論で提供される。ブロック310では、累算差分が所与の変化量に達すると、別のP状態への遷移が起こり得る。例えば、電力マネージャは、長期間に渡る前述の比較に対応する符号付き累算差分が所与の閾値を下回る場合、現在のP状態よりも低い電力性能状態(P状態)を選択し得る。より低いP状態は、通常、電力目標よりも低い電力消費値に相当し得る。同様に、電力マネージャは、長期間に渡る前述の比較に対応する符号付き累算差分が所与の変化量を上回る場合、現在のP状態よりもより高いP状態を選択し得る。
再度、図2を参照すると、活動レベル220は作業負荷を追跡し得る。図2の実施形態に示すように、平均電力の電力目標に対する比率が1から変動するときに、P状態遷移が起こる。様々な実施形態では、P状態遷移がいつ起こるかを判断するために、所与の閾値分散が使用され得る。あるいは、符号付き累算差分が、比率よりむしろ、測定された平均電力と電力目標との間で見つかり得る。さらなる詳細を提供する前に、作業負荷を追跡するために活動レベルを測定する一実施形態について説明する。
図4を参照すると、コア電力管理400の一実施形態が示されている。ここで、コア102は、任意の集積回路(IC)であり得る。一実施形態では、コア102は、プロセッサコアであり得る。プロセッサコアは、オンダイ(on −die) 命令およびデータキャッシュをもち得る。プロセッサコアは、単一のパイプラインまたは複数のパイプラインを備えたスーパースカラープロセッサであり得る。別の実施形態では、コア102は特定用途向けIC(ASIC)であり得る。コア102を実装するために、任意のトランジスタファミリーが使用され得る。例には、金属酸化膜半導体電界効果トランジスタ(MOSFET)およびバイポーラ接合トランジスタ(BJT)を含む。
機能ブロック110は、論理関数を実行するように構成されたトランジスタ、データ記憶、またはその他を含み得る。電力管理目的のため、機能ブロック110は、ユニット132a〜132dに分割され得る。本明細書では、後ろに英字の付いた参照番号で参照される要素は、まとめて番号だけで参照され得る。例えば、ユニット132a〜132dは、まとめてユニット132と呼ばれ得る。一実施形態では、ユニット132は、リオーダ(reorder)バッファ、メモリ管理ユニット、実行ユニットなどの、プロセッサの機能コンポーネントに相当しない可能性がある。むしろ、ユニット132は、電力管理目的用にサンプリングする信号の種類に基づいて選択され得る。例えば、一実施形態では、サンプリングするために選択された信号は、ローカルクロック分配ブロックにルーティングされるクロックイネーブル信号を含む。
特定のクロックサイクル中にどの信号をサンプリングするかの選択は、その選択をユニット132内のスイッチングノード容量とどのようにうまく関連付けるかに対応し得る。クロックイネーブル信号など、サンプリングするために選択された信号は、フロアプラン内の機能ブロックと重複し得る。したがって、例えば、ユニット132aおよび132bを分離する区分は、フロアプラン内の区分に対応しない可能性がある。ユニット132は、電力を消費するユニットであり、この電力はリアルタイムで測定される。現在の作業負荷に関連付けられたダイの活動レベルは、選択されたサンプリングする信号に関連付けられた値または重みに対応し得る。
一実施形態では、電力モニター130が、所与のサンプリングされた信号全ての論理値など、ユニット132からデータを収集するために使用され得る。一実施形態では、サンプリングされた信号の値が、連続的にスキャンアウトされ得る。したがって、選択された信号が、ユニット112の各々から単一のクロックサイクル内でサンプリングされ、次のサンプリングが実行される前に、連続してスキャンアウトされ得る。データの収集後、電力モニター130は、電力消費推定値を計算し得る。1つのモニター制御132が、各ユニット132に対応し得る。代替実施形態では、モニター制御132は、2つ以上のユニット112に対してデータを収集し、それらのユニット112に対する総電力消費推定値を計算し得る。さらに別の実施形態では、1つのモニター制御132(すなわち、制御132a)が、1つまたは複数のモニター制御132(すなわち、制御132b〜132d)からデータを収集するために、1つまたは複数の他のモニター制御132(すなわち、制御132b〜132d)との信号インタフェースを有し得る。次いで、1つまたは複数のモニター制御132に対する電力消費推定値が計算され得る。
信号サンプル120およびデータアウト122は、電力管理目的用に使用される制御およびデータ信号であり得る。電力モニター110と機能ブロック130との間のインタフェース信号は、任意の必要な数の信号および通信プロトコルを含み得る。一実施形態では、制御信号サンプル120は、100クロックサイクル毎など、選択した繰返し間隔中に、単一のクロックサイクルに対してのみ行使され得る。一実施形態では、制御信号サンプル120が行使された後、所与の数のクロックサイクルで、データ信号データアウト122が、各クロックサイクルの異なるサンプリングされた信号に対して、論理値の提供を開始し得る。言い換えれば、データ信号データアウト122は、特定のサイクルでサンプリングされた信号の論理値を含む一連の値を完全にスキャンするために使用され得る。また、他の実施形態では、モニター制御132とユニット112の各対の間に、単一対の信号がない可能性がある。代替実施形態では、モニター制御132がユニット112をポーリング(poll)するため、ユニット112が出力データを伝達する準備ができていることをモニター制御132に対して肯定応答するために、追加の信号が含まれ得る。
所与の時間間隔中に複数のサンプルが取得され得る。活動レベルを計算する前に使用する断続的なクロックサイクル数の決定は、サンプリングされたデータの所望の精度および信頼性によって決まり得る。スプレッドシートまたはルックアップテーブルが、アプリケーションの実際の電力消費およびサンプリングからの推定電力消費の両方の統計分析および測定の両方を用いて、生成され得る。統計分析をさらに展開するために、信頼性レベルおよび誤り率が選択され得る。リアルタイム電力推定方法の一例に、2008年4月11日に出願された「Sampling Chip Activity for Real Time Power Estimation」という名称の出願整理番号第12/101,598号があり、その内容全体が参照により本明細書に組み込まれる。
電力モニター130が、機能ブロック110から繰返し間隔にわたって受信したデータから電力消費推定値を計算するとき、電力モニター130は、現在実行しているアプリケーションの電力プロファイルを決定している。この決定は、電力マネージャ140に伝達される。電力マネージャ140は、アプリケーションが閾値制限を上(下)回っている場合に電力を削減(または増加)するために、機能ブロック110の動作点を変更し得る。例えば、電力マネージャ140は、現在のP状態をブーストまたはスロットルさせて、別の所与のP状態へ遷移させ得る。
一実施形態では、上記した特定の期間中、電力マネージャ140は、電力モニター130によって提供された電力プロファイルと電力目標との間で符号付きの継続的な累算差分を計算し得る。この場合も、電力目標は熱設計点(TDP)であり得る。累算差分は、各所与の時間間隔の終わりに、AccTdpDelta=AccTdpDelta+(TDP−RcvdPwr)として計算され得る。ここで、変数AccTdpDeltaは、符号付きの継続的な累算差分である。変数TDPは、割り当てられた熱設計電力、または相当数の熱クレジット(thermal credit)である。変数RcvdPwrは、電力モニター130から受信した電力消費推定値である。この値は、機能ブロック110内のサンプリングされた信号を測定することにより、ダイの活動レベルを追跡し得る。
変数RcvdPwrによって表される測定された活動レベルがTDPより高ければ、累算値AccTdpDeltaは、負の値の方へ押される。累算値が負の所与の閾値に達すると、電力マネージャは、現在のP状態をスロットル調整することを決定し得る。再度、図1を参照すると、現在のP状態をスロットル調整する一例は、P状態PからP状態Pへ遷移することであろう。かかる状況は、コア内で活動レベルが高い場合に起こり得る。活動レベルが高い値のままである場合、電力マネージャが徐々に現在のP状態をスロットル調整し続け得る。
測定された活動レベルがTDPより低ければ、累算値AccTdpDeltaは、正の値の方へ押される。累算値が正の所与の閾値に達すると、電力マネージャ140は、現在のP状態をブーストすることを決定し得る。再度、図1を参照すると、現在のP状態をブーストする一例は、P状態PからP状態Pへ遷移することであろう。かかる状況は、コア内で活動レベルが低い場合に起こり得る。活動レベルが低い値のままである場合、電力マネージャが徐々に現在のP状態をブーストし続け得る。
電力マネージャ140は、電力モニター130から送信された情報が、温度情報ではなく、コア102内の実際の活動レベルおよび電力消費に相当する場合、コア102内の潜在的な熱的問題に対してより素早い対応を提供することができ得る。半導体チップダイのダイ全体に配置されているアナログまたはデジタルの熱センサーが、長い期間をかけて温度波形を決定し得る。熱センサーは、増大した計算活動に起因して、特定の領域でいつダイが熱くなるかに関する時の情報を提供する。しかし、これらのセンサーは、熱に関する各変化が、コア102内での計算に関連した電力消費の増加によるか、または周囲温度の上昇などの外部の環境要因によって駆動されたかにかかわらず、応答する。例えば、データセンター内のラックシステム内の周囲のサーバーが、周囲温度の上昇を引き起こし得る。特定のコア内のスイッチング容量は、時間間隔にわたって変化しないかもしれないが、センサーは、周囲温度の上昇に起因した高い熱エネルギー消費を報告し得る。さらに、計算に関連した電力消費の増加と温度上昇との間に時間遅延がある。それ故、平均電力消費と電力目標との間で1の比率を維持しようとしながら、コア内の活動レベルとスイッチング容量に関連した測定値を温度の測定値と対比して、より良い結果が提供され得る。
ここで、図5を参照すると、安定した仮想動作点を作成するために、複数の離散動作点を管理するための方法500の別の実施形態が示されている。議論を進めるために、この実施形態および後述する方法の後続の実施形態におけるステップは、連続した順序で示されている。しかし、いくつかのステップは、示された順序とは異なる順序で起こり得、いくつかのステップは同時に実行され得、いくつかのステップは他のステップと組み合わされ得、またいくつかのステップは別の実施形態では欠けている可能性がある。
ブロック502では、半導体チップが1つまたは複数のソフトウェアアプリケーションの命令を実行する。所与のサンプリング間隔の終わりに達すると(条件ブロック504)、ブロック506で、電力消費推定値が決定され、電力マネージャに伝達される。電力消費推定値は、前述したように、機能ブロック内で選択した信号をサンプリングすること、および対応する重みをサンプリングされた信号に関連付けることにより見つかり得る。決定した電力推定値のカウントに対応するカウンタの値が増加され得る。ブロック508では、電力マネージャが、TDPなどの所与の電力目標と、受信した電力消費値との間で符号付き累算差分を計算し得る。その計算は、前述したように、AccTdpDelta=AccTdpDelta+(TDP−RcvdPwr)であり、式中、変数RcvdPwrは、受信した電力消費値を表す。
P状態遷移が起こる場合、符号付き累算差分AccTdpDeltaは、別のサンプル間隔が起こる時まで、所与の閾値をまだ超えていることに留意されたい。例えば、P状態PからP状態Pへのブーストは、AccTdpDeltaが正のブースト閾値よりも大きい値に起因して起こり得る。P状態遷移の後、次の時間間隔で、符号付き累算差分AccTdpDeltaは、正のブースト閾値よりもより大きい可能性がある。測定された電力消費値がTDP値を超えるのに十分な時間がなかった可能性がある。したがって、現在のP状態が所与の時間に最良の電力性能動作点を提供すると判断される前に、現在のP状態を素早くブーストし続けることは可能である。
前述のとおり、迅速なP状態遷移を防ぐため、次のP状態遷移は、現在のP状態遷移後の所与の間、起こるのが許可されない可能性がある。所与の期間は、最低限の滞在と呼ばれ得る。一実施形態では、現在のP状態遷移の後に許容可能な期間が経過しているかを判断するために、カウンタが使用され得る。そのカウンタ値は、所与の閾値と比較され得る。あるいは、カウンタが、所与の閾値と共にロードされ、ゼロの値まで減少され得る。この許容可能な期間が経過すると、別のP状態遷移が起こり得る。
さらに、累算差分AccTdpDeltaに関して熟成値(value aging)が使用され得る。熟成値は、チップダイの加熱を防ぐのに役立ち得る。熟成された累算差分は、長い間、高い電力P状態間での遷移またはディザリング(dithering)のままであり得る。累算差分AccTdpDeltaは、P状態がスロットル調整される場合、累算し続け得る。しばらくすると、累算差分は、ブースト用に利用可能な実際の熱エネルギーの上方空間をもはや表していない可能性がある。したがって、時々、累算差分AccTdpDeltaは、所与の期間の終わりに、リセット値に設定され得る。リセット値は、累算差分AccTdpDeltaの現在の値の何分の1からゼロまで異なり得る。構成レジスタに格納された値が、リセット値を決定するために使用され得る。例えば、第1の格納された値は、累算差分AccTdpDeltaに等しいリセット値に相当し得る。第2の格納された値は、シフトされた(例えば、2による除算、4による除算など)累算差分AccTdpDeltaに等しいリセット値に相当し得る。第3の格納された値は、ゼロに等しいリセット値に相当し得る。
一例では減少され得るカウンタが、前述した所与の期間を設定し得る。そのカウンタは、値Nをロードし得、それは、構成レジスタに格納される。累算差分AccTdpDeltaが各サンプルの終わりに更新される、N個のサンプルが生じた後、または時間間隔の後、累算差分AccTdpDeltaがリセットされ得る。値Nと共にロードされたカウンタは、累算差分AccTdpDeltaの符号が変わるたびにリセットされ得る。
再度、図5の方法500を参照すると、P状態の最低限の滞在期間に達していない場合(条件ブロック510)、N個のサンプルが生じているか否かに関して、チェックが実行される。各サンプル間隔の終わりに、ダイに対して新しい電力消費値が決定され、新しい値が、累算差分AccTdpDeltaに対して計算される。N個のサンプルのカウントが生じている場合(条件ブロック516)には、ブロック518で、累算差分AccTdpDeltaが、前述のように、所与のリセット値に設定される。
P状態の最低限の滞在期間に達した場合(条件ブロック510)には、ブーストおよびスロットル閾値に関するチェックが実行される。符号付き累算差分AccTdpDeltaが閾値を超えているか否かを判断するために比較が実行され得る。例えば、累算差分AccTdpDeltaは、正のブースト閾値よりも大きい可能性がある。あるいは、累算差分AccTdpDeltaは、負のスロットル閾値よりも小さい可能性がある。累算差分AccTdpDeltaが閾値を超えている場合(条件ブロック512)には、ブロック514で、対応する次のP状態が、チップダイに対して選択される。例えば、符号付き累算差分AccTdpDeltaが正の(ブースト)閾値よりも大きい場合は、現在のP状態よりも高い電力性能のP状態への遷移が起こり得る。あるいは、符号付き累算差分AccTdpDeltaが負のスロットル閾値よりも小さい場合には、現在のP状態よりも低い電力性能のP状態への遷移が起こり得る。
一実施形態では、プロセッサが複数のコアを含む場合、電力消費推定値が各コア内で計算され得る。さらに、各コアが、符号付き累算差分AccTdpDeltaを決定し得る。複数のコアのいずれかがブーストまたはスロットル閾値を超える場合、プロセッサ全体に対するP状態がそれに応じて遷移し得る。その後、方法500の制御フローが条件ブロック516に進む。
前述の実施形態は、ソフトウェアを含み得ることに留意されたい。かかる実施形態では、説明したシステムおよび/または方法を表すプログラム命令および/またはデータベース(その両方とも「命令」と呼ばれ得る)は、伝達されるか、またはコンピュータ可読媒体上に格納され得る。一般的に、コンピュータアクセス可能記憶媒体は、使用中にコンピュータに命令および/またはデータを提供するために、コンピュータによってアクセス可能な任意の記憶媒体を含み得る。例えば、コンピュータアクセス可能記憶媒体には、磁気または光媒体などの記憶媒体、例えば、ディスク(固定または取外し可能)、テープ、CD−ROM、もしくはDVD−ROM、CD−R、CD−RW、DVD−R、DVD−RW、もしくはブルーレイなどを含み得る。記憶媒体には、RAM(例えば、シンクロナスダイナミックRAM(SDRAM)、ダブルデータレート(DDR、DDR2、DDR3など)SDRAM、低電力DDR(LPDDR2など)SDRAM、Rambus DRAM(RDRAM)、スタティックRAM(SRAM)など)、ROM、フラッシュメモリ、ユニバーサルシリアルバス(USB)インタフェースなどの周辺インタフェースを介してアクセス可能な不揮発性メモリ(例えば、フラッシュメモリ)などの、揮発性または不揮発性の記憶媒体をさらに含み得る。記憶媒体には、微小電気機械システム(MEMS)ならびに、ネットワークおよび/または無線リンクなどの通信媒体を介してアクセス可能な記憶媒体を含み得る。
さらに、命令は、Cなどのプログラム言語、またはVerilog、VHDLなどの設計言語、またはGDS IIストリーム形式(GDSII)などのデータベース形式において、ハードウェア機能の動作レベル記述またはレジスタ転送レベル(RTL)記述を含み得る。これらの命令は、次いで、システム(またはシステムの一部)を含むハードウェアを製作するために、読み取られ、使用され得る。いくつかの場合には、記述は、設計の実装を形成するために、合成ツール(例えば、コンピューティング装置上で実行するプログラムコード)によって読み取られ得る。例えば、かかるツールは、合成ライブラリ(synthesis library)からのゲートのリストを含むネットリストを生成するため、記述を合成するために使用され得る。ネットリストは通常、システムを含むハードウェアの機能も表すゲートのセットを含み得る。ネットリストは、次いで、マスクに適用される幾何学的形態を記述するデータセットを生成するために配置およびルーティングされ得る。マスクは、次いで、システムに対応する半導体回路または回路を生産する様々な半導体製造ステップで使用され得る。あるいは、コンピュータアクセス可能記憶媒体上の命令は、必要に応じて、ネットリスト(合成ライブラリの有無に関わらない)またはデータセットであり得る。さらに、命令は、CadenceR、EVER、およびMentor GraphicsRの各ベンダーからのものなど、ハードウェアベースタイプのエミュレータによるエミュレーションのために利用され得る。例えば、かかる実施形態では、命令は、設計に従って実行するため、FPGAベースのハードウェアを構成するために利用され得る。多数のかかる実施形態が可能であり、検討される。
前述の実施形態はかなり詳細に説明しているが、前述の開示を十分に理解すると、多数の変形および修正が当業者には明らかになるであろう。以下の特許請求の範囲が、かかる全ての変形および修正を包含するものと解釈されることを意図する。

Claims (20)

  1. それぞれのブロックの活動レベルに応じてデータを生成するように構成された、プロセッサコア内の1つ以上の機能ブロックであって、1つ以上の離散電力性能状態(離散P状態)で動作するように構成された機能ブロックと、
    前記1つ以上の機能ブロックに接続された、前記プロセッサコア内の電力マネージャとを備え、
    前記電力マネージャは、
    所望の電力消費に対応する仮想P状態であって、サポートされた離散P状態ではない仮想P状態を決定し、
    前記仮想P状態よりも低い低P状態及び前記仮想P状態よりも高い高P状態のそれぞれに用いられる、個々の最短滞留時間を決定し、
    前記低P状態又は前記高P状態に対応する電力消費よりも前記所望の電力消費により緊密に一致する平均電力消費を経時的に生成するために、前記個々の最短滞留時間を用いて、前記低P状態及び前記高P状態を交互に選択し且つ伝達するように構成されている、
    コンピューティングシステム。
  2. 前記電力マネージャは、
    少なくとも現在のP状態の最短滞留時間が経過したのを判定したことに応じて、次のP状態を選択するように構成されている、請求項1に記載のコンピューティングシステム。
  3. 前記電力マネージャは、
    前記データに少なくとも一部基づいて、前記1つ以上の機能ブロックのうち1つの機能ブロックに対して、所与の時間間隔中に平均電力消費を決定し、
    前記平均電力消費が前記所望の電力消費を、少なくとも、ゼロよりも大きい絶対値を有する第1の変化量だけ超えているという判断に応じて、現在のP状態よりも低いP状態を選択し、
    前記平均電力消費が前記所望の電力消費を、少なくとも、ゼロよりも大きい絶対値を有する第2の変化量だけ下回っているという判断に応じて、現在のP状態よりも高いP状態を選択するように構成されている、請求項1に記載のコンピューティングシステム。
  4. 前記所望の電力消費は、前記1つ以上の機能ブロックに対する熱設計電力値に対応する、請求項3に記載のコンピューティングシステム。
  5. 前記電力マネージャが、対応する閾値に達する率に基づき、前記現在のP状態から2状態以上離れたP状態を選択するようにさらに構成されている、請求項3に記載のコンピューティングシステム。
  6. 前記電力マネージャは、
    前記所望の電力消費と複数の機能ブロックの電力消費値との間で、符号付き累算差分を経時的に決定し、
    前記符号付き累算差分が、ゼロよりも大きい絶対値を有する第1の変化量より大きいという判断に応じて、現在のP状態よりも低いP状態を選択し、
    前記符号付き累算差分が、ゼロよりも大きい絶対値を有する第2の変化量より少ないという判断に応じて、現在のP状態よりも高いP状態を選択するようにさらに構成されている、
    請求項に記載のコンピューティングシステム。
  7. 前記電力マネージャは、所与の期間の終わりに、前記符号付き累算差分をリセットするように構成されている、請求項6に記載のコンピューティングシステム。
  8. 前記時間間隔がN個の機能ブロックサンプル間隔の最大カウントを含み、前記電力マネージャが、前記符号付き累算差分の符号が変わったか、または前記カウントがNに達したかの検出に応じて、どちらが最初に起こったかにより、前記カウントをリセットするようにさらに構成された、請求項6に記載のコンピューティングシステム。
  9. 安定した仮想動作点を作成するために複数の離散動作点を管理するためのコンピューティングシステムによって実行される方法であって、
    個々の電力性能状態(P状態)で動作する1つ以上の機能ブロックの活動レベルに応じて、データを生成することと、
    所望の電力消費に対応する仮想P状態であって、サポートされた離散P状態と等しくない仮想P状態を決定することと、
    前記仮想P状態よりも低い低P状態及び前記仮想P状態よりも高い高P状態のそれぞれに用いられる、個々の最短滞留時間を決定することと、
    前記低P状態又は前記高P状態に対応する電力消費よりも前記所望の電力消費により緊密に一致する平均電力消費を経時的に生成するために、前記個々の最短滞留時間を用いて、前記低P状態及び前記高P状態を交互に選択し且つ伝達することと、
    を含む方法。
  10. 少なくとも現在のP状態の最短滞留時間が経過したのを判定したことに応じて、次のP状態を選択することをさらに含む、請求項9に記載の方法。
  11. 前記データに少なくとも一部基づいて、前記1つ以上の機能ブロックのうち1つの機能ブロックに対して、所与の時間間隔中に平均電力消費を決定することと、
    前記平均電力消費が前記所望の電力消費を、少なくとも、ゼロよりも大きい絶対値を有する第1の変化量だけ超えているという判断に応じて、現在のP状態よりも低いP状態を選択することと、
    前記平均電力消費が前記所望の電力消費を、少なくとも、ゼロよりも大きい絶対値を有する第2の変化量だけ下回っているという判断に応じて、現在のP状態よりも高いP状態を選択することとをさらに含む、請求項9に記載の方法。
  12. 前記所望の電力消費は、前記1つ以上の機能ブロックに対する熱設計電力値に対応する、請求項11に記載の方法。
  13. 対応する閾値に達する率に基づき、前記現在のP状態から2状態以上離れたP状態を選択することをさらに含む、請求項11に記載の方法。
  14. 前記所望の電力消費と複数の機能ブロックの電力消費値との間で、符号付き累算差分を経時的に決定することと、
    前記符号付き累算差分が、ゼロよりも大きい絶対値を有する第1の変化量より大きいという判断に応じて、現在のP状態よりも低いP状態を選択することと、
    前記符号付き累算差分が、ゼロよりも大きい絶対値を有する第2の変化量より少ないという判断に応じて、現在のP状態よりも高いP状態を選択することとをさらに含む、
    請求項11に記載の方法。
  15. 所与の期間の終わりに、前記符号付き累算差分をリセットすることをさらに含む、請求項14に記載の方法。
  16. 前記時間間隔は、N個の機能ブロックサンプル間隔の最大カウントを含み、
    前記符号付き累算差分の符号が変わったか、または前記カウントがNに達したかの検出に応じて、どちらが最初に起こったかにより、前記カウントをリセットすることをさらに含む、請求項14に記載の方法。
  17. 安定した仮想動作点を作成するために複数の離散動作点を管理するように機能するプログラム命令を格納するコンピュータ可読記憶媒体であって、
    前記プログラム命令は、
    個々の電力性能状態(P状態)で動作する1つ以上の機能ブロックの活動レベルに応じて、データを生成し、
    所望の電力消費に対応する仮想P状態であって、サポートされた離散P状態と等しくない仮想P状態を決定し、
    前記仮想P状態よりも低い低P状態及び前記仮想P状態よりも高い高P状態のそれぞれに用いられる、個々の最短滞留時間を決定し、
    前記低P状態又は前記高P状態に対応する電力消費よりも前記所望の電力消費により緊密に一致する平均電力消費を経時的に生成するために、前記個々の最短滞留時間を用いて、前記低P状態及び前記高P状態を交互に選択し且つ伝達する、ように実行可能である、
    コンピュータ可読記憶媒体。
  18. 前記プログラム命令は、少なくとも現在のP状態の最短滞留時間が経過したのを判定したことに応じて、次のP状態を選択する、ようにさらに実行可能である、請求項17に記載のコンピュータ可読記憶媒体。
  19. 前記プログラム命令は、
    前記データに少なくとも一部基づいて、前記1つ以上の機能ブロックのうち1つの機能ブロックに対して、所与の時間間隔中に平均電力消費を決定し、
    前記平均電力消費が前記所望の電力消費を、少なくとも、ゼロよりも大きい絶対値を有する第1の変化量だけ超えているという判断に応じて、現在のP状態よりも低いP状態を選択し、
    前記平均電力消費が前記所望の電力消費を、少なくとも、ゼロよりも大きい絶対値を有する第2の変化量だけ下回っているという判断に応じて、現在のP状態よりも高いP状態を選択する、ようにさらに実行可能である、請求項18に記載のコンピュータ可読記憶媒体。
  20. 前記プログラム命令は、
    前記所望の電力消費と複数の機能ブロックの電力消費値との間で、符号付き累算差分を経時的に決定し、
    前記符号付き累算差分が、ゼロよりも大きい絶対値を有する第1の変化量より大きいという判断に応じて、現在のP状態よりも低いP状態を選択し、
    前記符号付き累算差分が、ゼロよりも大きい絶対値を有する第2の変化量より少ないという判断に応じて、現在のP状態よりも高いP状態を選択する、ようにさらに実行可能である、請求項19に記載のコンピュータ可読記憶媒体。
JP2013516697A 2010-06-21 2011-06-21 安定した仮想周波数のための複数の動作点の管理 Active JP5676759B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/819,777 US8504854B2 (en) 2010-06-21 2010-06-21 Managing multiple operating points for stable virtual frequencies
US12/819,777 2010-06-21
PCT/US2011/041291 WO2011163261A1 (en) 2010-06-21 2011-06-21 Managing multiple operating points for stable virtual frequencies

Publications (3)

Publication Number Publication Date
JP2013533548A JP2013533548A (ja) 2013-08-22
JP2013533548A5 JP2013533548A5 (ja) 2014-08-07
JP5676759B2 true JP5676759B2 (ja) 2015-02-25

Family

ID=44546037

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013516697A Active JP5676759B2 (ja) 2010-06-21 2011-06-21 安定した仮想周波数のための複数の動作点の管理

Country Status (6)

Country Link
US (1) US8504854B2 (ja)
EP (1) EP2583151B1 (ja)
JP (1) JP5676759B2 (ja)
KR (1) KR101718116B1 (ja)
CN (1) CN102971687B (ja)
WO (1) WO2011163261A1 (ja)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8510582B2 (en) * 2010-07-21 2013-08-13 Advanced Micro Devices, Inc. Managing current and power in a computing system
US8984305B2 (en) 2010-12-21 2015-03-17 Intel Corporation Method and apparatus to configure thermal design power in a microprocessor
US9442732B2 (en) * 2012-03-19 2016-09-13 Via Technologies, Inc. Running state power saving via reduced instructions per clock operation
WO2014032250A1 (zh) * 2012-08-30 2014-03-06 华为终端有限公司 一种控制中央处理器的方法和装置
US9218044B2 (en) * 2012-11-27 2015-12-22 International Business Machines Corporation Computing system frequency target monitor
US9323300B2 (en) * 2012-11-27 2016-04-26 International Business Machines Corporation Computing system voltage control
JP5764150B2 (ja) * 2013-01-16 2015-08-12 レノボ・シンガポール・プライベート・リミテッド パワー・オン状態から省電力状態に移行させる方法およびコンピュータ
US9436265B2 (en) * 2013-10-24 2016-09-06 Fujitsu Limited Information processing apparatus and load control method
US9436263B2 (en) * 2014-02-21 2016-09-06 Qualcomm Incorporated Systems and methods for power optimization using throughput feedback
US9934831B2 (en) 2014-04-07 2018-04-03 Micron Technology, Inc. Apparatuses and methods for storing and writing multiple parameter codes for memory operating parameters
JP6356502B2 (ja) 2014-06-20 2018-07-11 株式会社東芝 機器運転設定装置及び機器運転設定値決定プログラム
EP3210420B1 (en) * 2014-10-24 2018-08-15 Telefonaktiebolaget LM Ericsson (publ) Power management of a wireless communication device
US9916087B2 (en) 2014-10-27 2018-03-13 Sandisk Technologies Llc Method and system for throttling bandwidth based on temperature
US9880605B2 (en) * 2014-10-27 2018-01-30 Sandisk Technologies Llc Method and system for throttling power consumption
US9847662B2 (en) 2014-10-27 2017-12-19 Sandisk Technologies Llc Voltage slew rate throttling for reduction of anomalous charging current
FR3054949A1 (fr) 2016-08-03 2018-02-09 Stmicroelectronics (Crolles 2) Sas Procede de reglage d'au moins un point de fonctionnement d'au moins un circuit integre d'un systeme sur puce, et systeme sur puce correspondant
FR3054885B1 (fr) 2016-08-03 2018-09-07 Stmicroelectronics (Crolles 2) Sas Procede d'estimation d'un profil d'exploitation d'un circuit integre d'un systeme sur puce, et systeme sur puce correspondant
JP2020061124A (ja) * 2018-10-05 2020-04-16 富士通株式会社 並列処理装置及び演算処理方法
US11940859B2 (en) 2018-11-16 2024-03-26 Hewlett Packard Enterprise Development Lp Adjusting power consumption limits for processors of a server
US11409560B2 (en) 2019-03-28 2022-08-09 Intel Corporation System, apparatus and method for power license control of a processor
US11360827B2 (en) 2019-06-04 2022-06-14 Hewlett Packard Enterprise Development Lp Regulating core and un-core processor frequencies of computing node clusters

Family Cites Families (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3382460A (en) 1967-09-11 1968-05-07 Sanders Associates Inc Linearly swept frequency generator
GB1466603A (en) 1974-11-06 1977-03-09 Burroughs Corp Flip-flop controlled clock gating system
JPS5941338B2 (ja) 1976-05-10 1984-10-06 日本電気株式会社 クロツクパルス再生回路
US4186637A (en) 1977-09-22 1980-02-05 Norlin Industries, Inc. Tone generating system for electronic musical instrument
US4191942A (en) 1978-06-08 1980-03-04 National Semiconductor Corporation Single slope A/D converter with sample and hold
GB2041591B (en) 1979-01-31 1983-05-05 Philips Electronic Associated Frequency divider
US4284906A (en) 1979-10-03 1981-08-18 The United States Of America As Represented By The Secretary Of The Navy Constant amplitude variable frequency synchronized linear ramp generator
US4471310A (en) 1982-01-04 1984-09-11 At&T Bell Laboratories Pulse generator having variable pulse occurrence rate
US4573017A (en) 1984-01-03 1986-02-25 Motorola, Inc. Unitary phase and frequency adjust network for a multiple frequency digital phase locked loop
US4855622A (en) 1987-12-18 1989-08-08 North American Philips Corporation, Signetics Division TTL compatible switching circuit having controlled ramp output
US5517521A (en) 1993-06-25 1996-05-14 Digital Wireless Corporation Method and apparatus for synchronization between real-time sampled audio applications operating full-duplex over a half-duplex radio link
US5600347A (en) 1993-12-30 1997-02-04 International Business Machines Corporation Horizontal image expansion system for flat panel displays
US5485129A (en) 1995-01-20 1996-01-16 Motorola, Inc. Method and apparatus for digital modulation using pulse deletion
US5764089A (en) 1995-09-11 1998-06-09 Altera Corporation Dynamic latching device
US6473732B1 (en) 1995-10-18 2002-10-29 Motorola, Inc. Signal analyzer and method thereof
US5740417A (en) 1995-12-05 1998-04-14 Motorola, Inc. Pipelined processor operating in different power mode based on branch prediction state of branch history bit encoded as taken weakly not taken and strongly not taken states
US5712826A (en) 1996-03-26 1998-01-27 Intel Corporation Apparatus and a method for embedding dynamic state machines in a static environment
US5825218A (en) 1996-10-24 1998-10-20 Stmicroelectronics, Inc. Driver circuit including slew rate control system with improved voltage ramp generator
US5889436A (en) 1996-11-01 1999-03-30 National Semiconductor Corporation Phase locked loop fractional pulse swallowing frequency synthesizer
US5917355A (en) 1997-01-16 1999-06-29 Sun Microsystems, Inc. Edge-triggered staticized dynamic flip-flop with conditional shut-off mechanism
US5964881A (en) 1997-11-11 1999-10-12 Advanced Micro Devices System and method to control microprocessor startup to reduce power supply bulk capacitance needs
US6043692A (en) 1998-07-13 2000-03-28 Xilinx, Inc. Circuit and method for generating clock signals with an incrementally reduced effective frequency
JP3819166B2 (ja) 1998-11-27 2006-09-06 ヒタチグローバルストレージテクノロジーズネザーランドビーブイ 消費エネルギー低減方法
US6510525B1 (en) 1999-04-26 2003-01-21 Mediaq, Inc. Method and apparatus to power up an integrated device from a low power state
US6289067B1 (en) 1999-05-28 2001-09-11 Dot Wireless, Inc. Device and method for generating clock signals from a single reference frequency signal and for synchronizing data signals with a generated clock
US6457135B1 (en) * 1999-08-10 2002-09-24 Intel Corporation System and method for managing a plurality of processor performance states
US6278308B1 (en) 1999-10-08 2001-08-21 Advanced Micro Devices, Inc. Low-power flip-flop circuit employing an asymmetric differential stage
GB9925593D0 (en) 1999-10-28 1999-12-29 Sgs Thomson Microelectronics Clock generator circuit
WO2001035200A1 (en) * 1999-11-09 2001-05-17 Advanced Micro Devices, Inc. Dynamically adjusting a processor's operational parameters according to its environment
US6711694B1 (en) 2000-02-03 2004-03-23 Telefonaktiebolaget Lm Ericsson(Publ) Apparatus and method for generating a modulated clock signal including harmonics that exhibit a known sideband configuration
US6292062B1 (en) 2000-02-10 2001-09-18 Silicon Wave, Inc. Method and apparatus for implementing a high-precision interval timer utilizing multiple oscillators including a non-optimal oscillator
US6629256B1 (en) 2000-04-04 2003-09-30 Texas Instruments Incorporated Apparatus for and method of generating a clock from an available clock of arbitrary frequency
JP4446568B2 (ja) 2000-07-21 2010-04-07 富士通マイクロエレクトロニクス株式会社 Pll周波数シンセサイザ回路
US6988214B1 (en) 2000-11-06 2006-01-17 Dell Products L.P. Processor power state transistions using separate logic control
EP1241788A1 (en) 2001-03-13 2002-09-18 STMicroelectronics Limited Digital frequency divider
US7089437B2 (en) 2001-06-18 2006-08-08 Texas Instruments Incorporated Apparatus for determining power consumed by a bus of a digital signal processor using counted number of logic state transitions on bus
US6597620B1 (en) 2001-07-18 2003-07-22 Advanced Micro Devices, Inc. Storage circuit with data retention during power down
US7111178B2 (en) 2001-09-28 2006-09-19 Intel Corporation Method and apparatus for adjusting the voltage and frequency to minimize power dissipation in a multiprocessor system
US7096145B2 (en) 2002-01-02 2006-08-22 Intel Corporation Deterministic power-estimation for thermal control
US6611435B2 (en) 2002-01-08 2003-08-26 Intel Corporation voltage regulator with voltage droop compensation
US6988217B1 (en) 2002-02-27 2006-01-17 Advanced Micro Devices, Inc. Method and mechanism for generating a clock signal with a relatively linear increase or decrease in clock frequency
US6954864B2 (en) 2002-03-29 2005-10-11 Intel Corporation Method and apparatus for remotely placing a computing device into a low power state
US7152169B2 (en) 2002-11-29 2006-12-19 Intel Corporation Method for providing power management on multi-threaded processor by using SMM mode to place a physical processor into lower power state
US7272732B2 (en) 2003-06-30 2007-09-18 Hewlett-Packard Development Company, L.P. Controlling power consumption of at least one computer system
US7225349B2 (en) 2003-07-25 2007-05-29 Intel Corporation Power supply voltage droop compensated clock modulation for microprocessors
US7426647B2 (en) * 2003-09-18 2008-09-16 Vulcan Portals Inc. Low power media player for an electronic device
US7200762B2 (en) 2003-09-30 2007-04-03 Intel Corporation Providing a low-power state processor voltage in accordance with a detected processor type
US7159766B2 (en) 2004-01-20 2007-01-09 Standard Microsystems Corporation Peripheral device feature allowing processors to enter a low power state
US7301373B1 (en) 2005-08-04 2007-11-27 Advanced Micro Devices, Inc. Asymmetric precharged flip flop
US7562234B2 (en) 2005-08-25 2009-07-14 Apple Inc. Methods and apparatuses for dynamic power control
US7454637B2 (en) 2005-09-02 2008-11-18 Intel Corporation Voltage regulator having reduced droop
US7498694B2 (en) 2006-04-12 2009-03-03 02Micro International Ltd. Power management system with multiple power sources
US7420378B2 (en) 2006-07-11 2008-09-02 International Business Machines Corporation Power grid structure to optimize performance of a multiple core processor
US7681054B2 (en) * 2006-10-03 2010-03-16 International Business Machines Corporation Processing performance improvement using activity factor headroom
US7673160B2 (en) 2006-10-19 2010-03-02 International Business Machines Corporation System and method of power management for computer processor systems
US20090150696A1 (en) 2007-12-10 2009-06-11 Justin Song Transitioning a processor package to a low power state
GB2455744B (en) 2007-12-19 2012-03-14 Advanced Risc Mach Ltd Hardware driven processor state storage prior to entering a low power mode
US8028185B2 (en) * 2008-03-11 2011-09-27 Globalfoundries Inc. Protocol for transitioning in and out of zero-power state
US8112647B2 (en) 2008-08-27 2012-02-07 Globalfoundries Inc. Protocol for power state determination and demotion
US8156287B2 (en) * 2009-01-15 2012-04-10 International Business Machines Corporation Adaptive data prefetch

Also Published As

Publication number Publication date
EP2583151A1 (en) 2013-04-24
CN102971687B (zh) 2016-08-03
KR20130088132A (ko) 2013-08-07
JP2013533548A (ja) 2013-08-22
WO2011163261A1 (en) 2011-12-29
US8504854B2 (en) 2013-08-06
US20110314312A1 (en) 2011-12-22
CN102971687A (zh) 2013-03-13
KR101718116B1 (ko) 2017-04-04
EP2583151B1 (en) 2018-08-22

Similar Documents

Publication Publication Date Title
JP5676759B2 (ja) 安定した仮想周波数のための複数の動作点の管理
US8942932B2 (en) Determining transistor leakage for an integrated circuit
US9652019B2 (en) System and method for adjusting processor performance based on platform and ambient thermal conditions
US8442786B2 (en) Flexible power reporting in a computing system
US8510582B2 (en) Managing current and power in a computing system
US9727435B2 (en) Method and system of sampling to automatically scale digital power estimates with frequency
US9671767B2 (en) Hybrid system and method for determining performance levels based on thermal conditions within a processor
US8793512B2 (en) Method and apparatus for thermal control of processing nodes
US9261949B2 (en) Method for adaptive performance optimization of the soc
US9317082B2 (en) Controlling operation of temperature sensors
JP5427981B2 (ja) 処理ノードにおける電力消費を制御するための機構
US20120159198A1 (en) Processor power limit management
WO2013082069A2 (en) Method of power calculation for performance optimization
JP7014778B2 (ja) 動的信頼性品質モニタリング
Sulaiman Microprocessors thermal challenges for portable and embedded systems using thermal throttling technique
US20240111351A1 (en) Frequency/State Based Power Management Thresholds
KR20230069962A (ko) 전압 조정기 전계 효과 트랜지스터의 펄스 폭 변조기 스위칭에 의해 결정되는 위상 효율에 기초한 위상 쉐딩
Firouzi et al. Adaptive Mitigation of Parameter Variations

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140623

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140623

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20140623

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20140728

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140730

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20141029

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20141202

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20141225

R150 Certificate of patent or registration of utility model

Ref document number: 5676759

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250