KR20230068944A - 반도체 장치 및 상기 반도체 장치를 포함하는 이미지 센서 - Google Patents

반도체 장치 및 상기 반도체 장치를 포함하는 이미지 센서 Download PDF

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진영구
안정착
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Abstract

반도체 장치가 제공된다. 상기 반도체 장치는, 서로 교차하는 제1 및 제2 방향으로 연장된 기판, 기판 상에 배치되고, 제1 방향과 나란하게 연장되고 제2 방향으로 서로 이격되는 제1 측과 제2 측 및 상기 제2 방향과 나란하게 연장되는 제3 측을 포함하는 게이트 구조체, 및 기판 내에 배치되는 제1 도전형의 복수의 소오스/드레인 영역을 포함하고, 복수의 소오스/드레인 영역은, 제2 방향으로 서로 이격 배치되는 제1 및 제2 소오스/드레인 영역 및 제1 방향으로 제1 및 제2 소오스/드레인 영역 중 적어도 하나와 이격 배치되는 제3 소오스/드레인 영역을 포함하고, 제1 및 제2 소오스/드레인 영역은 제1 및 제2 방향과 수직한 제3 방향으로 제1 및 제2 측과 각각 중첩되고, 제3 소오스/드레인 영역은 제3 방향으로 제1 측 또는 제3 측 중 하나와 중첩되고, 제1 및 제2 소오스/드레인 영역에 인가되는 전압과 제3 소오스/드레인 영역에 인가되는 전압이 서로 다른 값에 기초하여 동작한다.

Description

반도체 장치 및 상기 반도체 장치를 포함하는 이미지 센서{A semiconductor device and an image sensor including the semiconductor device}
본 발명은 반도체 장치 및 상기 반도체 장치를 포함하는 이미지 센서에 관한 것이다.
MOS 트랜지스터의 피쳐 사이즈(feature size)가 감소함에 따라, 게이트 길이와 폭, 그리고 그 아래에 형성되는 채널의 길이와 폭도 작아지게 된다. 트랜지스터의 채널 길이가 감소함에 따라, 채널에서 가해지는 전기장의 크기가 커지게 되고 문턱 전압 등 특성에 대한 산포가 증가하게 된다. 트랜지스터의 채널 폭이 감소하는 것도 특성 산포 증가에 영향을 주며, 이 경우 트랜스 컨덕턴스 (transconductance) 등 성능이 감소하는 문제가 발생한다. 이러한 특성 열화는 이미지 센서와 같이 트랜지스터를 독출(read out) 회로로 사용하는 제품에 있어서, 장애물이 될 수 있다.
따라서, 트랜지스터에서 특성 산포 및 성능을 향상시키기 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하려는 과제는, 트랜지스터의 동작 성능이 개선된 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는,서로 교차하는 제1 및 제2 방향으로 연장된 기판, 기판 상에 배치되고 제1 방향과 나란하게 연장되고 제2 방향으로 서로 이격되는 제1 측과 제2 측 및 상기 제2 방향과 나란하게 연장되는 제3 측을 포함하는 게이트 구조체, 및 기판 내에 배치되는 제1 도전형의 복수의 소오스/드레인 영역을 포함하고, 복수의 소오스/드레인 영역은, 제2 방향으로 서로 이격 배치되는 제1 및 제2 소오스/드레인 영역 및 제1 방향으로 제1 및 제2 소오스/드레인 영역 중 적어도 하나와 이격 배치되는 제3 소오스/드레인 영역을 포함하고, 제1 및 제2 소오스/드레인 영역은 제1 및 제2 방향과 수직한 제3 방향으로 제1 및 제2 측과 각각 중첩되고, 제3 소오스/드레인 영역은 제3 방향으로 제1 측 또는 제3 측 중 하나와 중첩되고, 제1 및 제2 소오스/드레인 영역에 인가되는 전압과 제3 소오스/드레인 영역에 인가되는 전압이 서로 다른 값에 기초하여 동작한다.
상기 과제를 해결하기 위한 본 발명의 다른 몇몇 실시예에 따른 반도체 장치는, 서로 교차하는 제1 및 제2 방향으로 연장된 기판, 기판 상에 배치되고 제1 방향과 각각 나란하게 연장되고 제2 방향으로 서로 이격되는 제1 및 제2 측을 포함하는 게이트 구조체, 및 기판 내에, 제1 및 제2 방향과 수직한 제3 방향으로 게이트 구조체의 제1 및 제2 측 중 적어도 하나와 중첩되도록 배치되고 제1 도전형의 불순물을 가지는 소오스/드레인 영역을 포함하고, 소오스/드레인 영역은 복수의 소오스 영역 및 복수의 소오스 영역 각각과 이격된 적어도 하나의 드레인 영역을 포함한다.
상기 과제를 해결하기 위한 본 발명의 또 다른 몇몇 실시예에 따른 이미지 센서는, 광 감지소자가 축적한 전하에 따른 전압이 인가되고, 제1 방향과 나란하게 연장되고 상기 제1 방향과 교차하는 제2 방향으로 서로 이격되는 제1 측과 제2 측 및 상기 제2 방향과 나란하게 연장되는 제3 측을 포함하는 게이트 구조체, 및 제1 도전형의 복수의 소오스/드레인 영역을 포함하는 소스 팔로워 트랜지스터를 포함하고, 복수의 소오스/드레인 영역은, 제2 방향으로 서로 이격 배치되는 제1 및 제2 소오스/드레인 영역 및 제1 방향으로 제1 및 제2 소오스/드레인 영역 중 적어도 하나와 이격 배치되는 제3 소오스/드레인 영역을 포함하고, 제1 및 제2 소오스/드레인 영역은 제1 및 제2 방향과 수직한 제3 방향으로 제1 및 제2 측과 각각 중첩되고, 제3 소오스/드레인 영역은 제3 방향으로 제1 측 또는 제3 측 중 하나와 중첩되고, 제1 및 제2 소오스/드레인 영역에 인가되는 전압과 제3 소오스/드레인 영역에 인가되는 전압이 서로 다른 값에 기초하여 동작한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 개략적으로 설명하기 위한 레이아웃도이다.
도 2는 도 1의 A - A를 따라서 절단한 단면도이다.
도 3은 도 1의 B - B를 따라서 절단한 단면도이다.
도 4는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 5는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 6은 본 발명의 몇몇 실시예에 따른 반도체 장치를 개략적으로 설명하기 위한 레이아웃도이다.
도 7은 본 발명의 몇몇 실시예에 따른 반도체 장치를 개략적으로 설명하기 위한 레이아웃도이다.
도 8은 본 발명의 몇몇 실시예에 따른 반도체 장치를 개략적으로 설명하기 위한 레이아웃도이다.
도 9는 본 발명의 몇몇 실시예에 따른 반도체 장치를 개략적으로 설명하기 위한 레이아웃도이다.
도 10은 본 발명의 몇몇 실시예에 따른 반도체 장치를 개략적으로 설명하기 위한 레이아웃도이다.
도 11은 본 발명의 몇몇 실시예에 따른 반도체 장치를 개략적으로 설명하기 위한 레이아웃도이다.
도 12는 본 발명의 몇몇 실시예에 따른 반도체 장치를 개략적으로 설명하기 위한 레이아웃도이다.
도 13은 도 12의 C - C를 따라서 절단한 단면도이다.
도 14는 본 발명의 몇몇 실시예에 따른 반도체 장치를 개략적으로 설명하기 위한 레이아웃도이다.
도 15는 본 발명의 몇몇 실시예에 따른　소스 팔로워　트랜지스터의 구조를 개략적으로 나타낸 단면도이다.
도 16은 본 발명의 몇몇 실시예에 따른 이미지 센서를 나타내는 도면이다.
도 17은 본 발명의 몇몇 실시예에 따른 픽셀의 구조를 개략적으로 나타낸 회로도이다.
이하에서, 도 1 내지 도 5를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치에 대해 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 개략적으로 설명하기 위한 레이아웃도이다. 도 2는 도 1의 A - A를 따라서 절단한 단면도이다. 도 3은 도 1의 B - B를 따라서 절단한 단면도이다. 도 4는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 5는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 1 내지 도 5를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치(1000)는 기판(100), 게이트 구조체(200) 및 복수의 소오스/드레인 영역(300)을 포함할 수 있다.
기판(100)은 서로 교차하는 제1 방향(DR1) 및 제2 방향(DR2)으로 연장될 수 있다.
몇몇 실시예에서, 기판(100)은 N형 트랜지스터 형성 영역을 포함할 수 있다. 또는, 기판(100)은 P형 트랜지스터 형성 영역을 포함할 수 있다.
기판(100)은 예를 들어, 벌크 실리콘, SOI(Silicon-on-Insulator), 실리콘 기판, 실리콘게르마늄, SGOI(Silicon-Germanium-on-Insulator), 실리콘 카바이드, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 기판(100)은 실리콘을 포함하는 실리콘 기판인 것으로 설명한다.
기판(100) 내부에 기판(100)과 후술하는 게이트 구조체(200) 사이의 액티브 영역(ACT)을 정의하는 트렌치(120T)가 형성될 수 있다. 몇몇 실시예에서, 트렌치(120T)는 얕은 트렌치 분리(Shallow Trench Isolation) 구조를 형성할 수 있다.
절연막(120)은 트렌치(120T)의 내부를 채우도록 형성될 수 있다. 절연막(120)은 실리콘 산화물, 실리콘 산 질화물 또는 이들의 조합과 같은 유전체 산화물 물질로 형성될 수 있지만, 이에 제한되지 않는다.
도 2를 참조하면, 후술하는 게이트 구조체(200) 하부의 기판(100) 상에 문턱 전압 조절용　이온　주입층(110)이 배치될 수 있다. 문턱 전압 조절용　이온　주입층(110)은 기판(100)에 포함된 불순물과 다른 도전형의 불순물을 포함할 수 있다. 다만 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
반도체 장치(1000)는 기판(100) 상에 게이트 구조체(200)를 포함할 수 있다. 게이트 구조체(200)는 게이트 절연막(GI), 게이트 절연막(GI) 상의 게이트 전극(GE) 및 스페이서 구조체(210)를 포함할 수 있다. 게이트 절연막(GI)은 실리콘 산화막 또는 실리콘 산화막보다 유전상수가 큰 고유전율 절연막을 포함할 수 있다.
구체적으로 도시되지는 않았으나, 게이트 전극(GE)은 금속 게이트 전극층 및/또는 반도체 게이트 전극층을 포함할 수 있다. 금속 게이트 전극층은 티타늄 질화막, 탄탈륨 질화막, 텅스텐 질화막과 같은 도전성 금속 질화막을 포함할 수 있다. 반도체 게이트 전극층은 다결정 실리콘을 포함할 수 있다.
구체적으로 도시되지는 않았으나, 게이트 전극(GE) 상에 콘택 전극이 제공될 수 있다. 콘택 전극은 금속-반도체 화합물을 포함할 수 있다. 예를 들어, 콘택 전극은 티타늄 실리사이드 또는 니켈 실리사이드와 같은 금속 실리사이드 물질을 포함할 수　있다.
도 1 및 도 2를 참조하면, 게이트 구조체(200)는 제1 방향(DR1)과 나란하게 연장되는 제1_1 측(200_11), 제1_2 측(200_12), 제1_3 측(200_13) 및 제1_4 측(200_14)을 포함할 수 있다.
제1_1 측(200_11)과 제1_2 측(200_12)은 제1 방향(DR1)을 기준으로 서로 마주하도록 이격 배치되고, 제1_3 측(200_13)과 제1_4 측(200_14)은 제1 방향(DR1)을 기준으로 서로 마주하도록 이격 배치될 수 있다. 제1_1 측(200_11)과 제1_3 측(200_13)은 제2 방향(DR2)을 기준으로 서로 마주하도록 이격 배치되고, 제1_2 측(200_12)과 제1_4 측(200_14)은 제2 방향(DR2)을 기준으로 서로 마주하도록 이격 배치될 수 있다.
또한 게이트 구조체(200)는 제2 방향(DR2)과 나란하게 연장되는 제2_1 측(200_21)과 제2_2 측(200_22)을 포함할 수 있다. 제2_1 측(200_21)과 제2_2 측(200_22)은 제1 방향(DR1)을 기준으로 서로 마주하도록 이격 배치될 수 있다.
몇몇 실시예에서, 게이트 구조체(200)의 제1_1 측(200_11), 제1_2 측(200_12), 제1_3 측(200_13), 제1_4 측(200_14), 제2_1 측(200_21) 및 제2_2 측(200_22)은 후술하는 게이트 전극(GE)의 각각의 측벽 혹은 스페이서 구조체(210)를 포함하는 게이트 구조체(200) 자체의 측벽을 의미할 수 있다. 또한 게이트 구조체(200)의 제1 및 제2 내측벽(200_31, 200_32)은 게이트 전극(GE)의 각각의 내측벽 혹은 스페이서 구조체(210)를 포함하는 게이트 구조체(200) 자체의 내측벽을 의미할 수 있다.
게이트 구조체(200)는 제1_1 및 제1_2 측(200_11, 200_12)으로부터 제2 방향(DR2)을 따라 연장된 제1 내측벽(200_31) 및 제1 내측벽(200_31)과 연결되고 제1 방향(DR1)을 따라 연장된 제2 내측벽(200_32)을 포함할 수 있다. 이 경우, 도 1을 참조하면, 게이트 구조체(200)는 I자 형상일 수 있다.
게이트 구조체(200)의 제1 및 제2 내측벽(200_31, 200_32)은 게이트 구조체(200)의 적어도 일부 영역이 식각되어 형성된 게이트 구조체(200)의 노출 영역을 의미할 수 있다. 몇몇 실시예에서, 게이트 구조체(200)의 식각 방법은 게이트 구조체(200)의 적어도 일부 영역을 식각할 수 있는 것이라면 특별히 제한되지 않는다.
스페이서 구조체(210)는 게이트 전극(GE)의 측벽 상에 제공될 수 있다. 스페이서 구조체(210)는 게이트 전극(GE)의 측벽 상에 차례로 적층된 제1 스페이서 패턴(211) 및 제2 스페이서 패턴(212)을 포함할 수 있다. 예를 들어, 제2 스페이서 패턴(212)의 두께는 제1 스페이서 패턴(211)의 두께보다 두꺼울 수 있다. 다만 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 스페이서 패턴(212)은 제1 스페이서 패턴(211)과 식각 선택성 있는 물질을 포함할 수 있다. 예를 들어, 제2 스페이서 패턴(212)은 실리콘 산화물을 포함하고, 제1 스페이서 패턴(211)은 실리콘 질화물을 포함할 수 있다. 다만 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
기판(100) 내에 복수의 소오스/드레인 영역(300)이 제공될 수 있다. 복수의 소오스/드레인 영역(300)은 반도체 장치(1000)의 종류에 따라 제1 도전형 또는 제1 도전형과 다른 제2 도전형의 불순물을 포함할 수 있다. 예를 들어, 반도체 장치(1000)가 N형 트랜지스터일 경우 제1 도전형은 N형이고, 반도체 장치(1000)가 P형 트랜지스터일 경우 제2 도전형은 P형일 수 있다.
도 1 및 도 2를 참조하면, 복수의 소오스/드레인 영역(300)은, 게이트 구조체(200)의 제1_1 측(200_11)과 제1_3 측(200_13)과 각각 제3 방향(DR3)으로 중첩되고 제2 방향(DR2)으로 서로 마주하도록 이격 배치되는 제1 및 제2 소오스/드레인 영역(311, 312) 및 게이트 구조체(200)의 제1_2 측(200_12)과 제3 방향(DR3)으로 중첩되고 제1 방향(DR1)으로 제1 및 제2 소오스/드레인 영역(311, 312) 중 적어도 하나와 이격 배치되는 제3 소오스/드레인 영역(321)을 포함할 수 있다.
몇몇 실시예에서, 제1 및 제2 소오스/드레인 영역(311, 312)은 소오스 영역이고, 제3 소오스/드레인 영역(321)은 드레인 영역일 수 있다. 제1 및 제2 소오스/드레인 영역(311, 312)에 인가되는 전압의 크기는 제3 소오스/드레인 영역(321)에 인가되는 전압의 크기와 상이할 수 있다. 이 경우, 제1 및 제2 소오스/드레인 영역(311, 312)에 인가되는 전압은, 제3 소오스/드레인 영역(321)에 인가되는 전압과 다른 값에 기초하여 동작할 수 있다.
예를 들어, 반도체 장치(1000)가 N형 트랜지스터일 경우 소오스 영역인 제1 및 제2 소오스/드레인 영역(311, 312)에 인가되는 전압보다 드레인 영역인 제3 소오스/드레인 영역(321)에 인가되는 전압이 더 클 수 있다. 또는, 예를 들어, 반도체 장치(1000)가 P형 트랜지스터일 경우 소오스 영역인 제1 및 제2 소오스/드레인 영역(311, 312)에 인가되는 전압보다 드레인 영역인 제3 소오스/드레인 영역(321)에 인가되는 전압이 더 작을 수 있다.
한편, 이와 달리, 제1 및 제2 소오스/드레인 영역(311, 312)은 드레인 영역이고, 제3 소오스/드레인 영역(321)은 소오스 영역일 수도 있다. 제1 및 제2 소오스/드레인 영역(311, 312)에 인가되는 전압의 크기는 제3 소오스/드레인 영역(321)에 인가되는 전압의 크기와 상이할 수 있다.
예를 들어, 반도체 장치(1000)가 P형 트랜지스터일 경우 드레인 영역인 제1 및 제2 소오스/드레인 영역(311, 312)에 인가되는 전압보다 소오스 영역인 제3 소오스/드레인 영역(321)에 인가되는 전압이 더 클 수 있다. 또는, 예를 들어, 반도체 장치(1000)가 N형 트랜지스터일 경우 드레인 영역인 제1 및 제2 소오스/드레인 영역(311, 312)에 인가되는 전압보다 소오스 영역인 제3 소오스/드레인 영역(321)에 인가되는 전압이 더 작을 수 있다.
복수의 소오스/드레인 영역(300)은 게이트 구조체(200)의 제1_4 측(200_14)과 제3 방향(DR3)으로 중첩되고 제1 방향(DR1)으로 제1 및 제2 소오스/드레인 영역(311, 312)과 각각 이격 배치되는 제4 소오스/드레인 영역(322)을 더 포함할 수 있다.
몇몇 실시예에서, 제1 및 제2 소오스/드레인 영역(311, 312)은 소오스 영역이고, 제4 소오스/드레인 영역(322)은 드레인 영역일 수 있다. 제1 및 제2 소오스/드레인 영역(311, 312)에 인가되는 전압은 제4 소오스/드레인 영역(322)에 인가되는 전압과 상이할 수 있다. 이 경우, 제1 및 제2 소오스/드레인 영역(311, 312)에 인가되는 전압은, 제4 소오스/드레인 영역(322)에 인가되는 전압과 다른 값에 기초하여 동작할 수 있다.
이 경우, 예를 들어, 반도체 장치(1000)가 N형 트랜지스터일 경우 소오스 영역인 제1 및 제2 소오스/드레인 영역(311, 312)에 인가되는 전압보다 드레인 영역인 제4 소오스/드레인 영역(322)에 인가되는 전압이 더 클 수 있다. 이 때 제3 소오스/드레인 영역(321)이 소오스 영역인 경우, 제3 소오스/드레인 영역(321)에 인가되는 전압보다 드레인 영역인 제4 소오스/드레인 영역(322)에 인가되는 전압이 더 클 수 있다. 또는, 예를 들어, 반도체 장치(1000)가 P형 트랜지스터일 경우 소오스 영역인 제1 및 제2 소오스/드레인 영역(311, 312)에 인가되는 전압보다 드레인 영역인 제4 소오스/드레인 영역(322)에 인가되는 전압이 더 작을 수 있다.
한편, 이와 달리, 제1 및 제2 소오스/드레인 영역(311, 312)은 드레인 영역이고, 제4 소오스/드레인 영역(322)은 소오스 영역일 수도 있다. 제1 및 제2 소오스/드레인 영역(311, 312)에 인가되는 전압은 제4 소오스/드레인 영역(322)에 인가되는 전압과 상이할 수 있다.
이 경우, 예를 들어, 반도체 장치(1000)가 P형 트랜지스터일 경우 드레인 영역인 제1 및 제2 소오스/드레인 영역(311, 312)에 인가되는 전압보다 소오스 영역인 제4 소오스/드레인 영역(322)에 인가되는 전압이 더 클 수 있다. 또는, 예를 들어, 반도체 장치(1000)가 N형 트랜지스터일 경우 드레인 영역인 제1 및 제2 소오스/드레인 영역(311, 312)에 인가되는 전압보다 소오스 영역인 제4 소오스/드레인 영역(322)에 인가되는 전압이 더 작을 수 있다. 이 때, 제3 소오스/드레인 영역(321)이 드레인 영역인 경우, 소오스 영역인 제4 소오스/드레인 영역(322)에 인가되는 전압보다 제3 소오스/드레인 영역(321)에 인가되는 전압이 더 클 수 있다.
종래, 트랜지스터의 채널 길이가 감소함에 따라 문턱 전압의 산포 특성이 열화되는 문제점이 발생할 수 있다. 몇몇 실시예에서는, 하나의 트랜지스터 내에서 소오스/드레인 영역의 개수 또는 면적을 증가시킴으로써 전하 등 캐리어가 이동하는 경로(path)를 증가시킬 수 있다. 결과, 동일한 면적 하에서 트랜지스터의 동작 성능을 개선할 수 있다.
도 1을 참조하면, 제1 방향(DR1)을 기준으로, 제1 및 제2 소오스/드레인 영역(311, 312) 중 적어도 하나의 길이와 제3 소오스/드레인 영역(321)의 길이는 실질적으로 동일할 수 있다. 다만 본 발명의 기술적 사상이 이에 제한되는 것은 아니며, 후술하는 바와 같이 복수의 소오스/드레인 영역(300)의 제1 방향(DR1)에 따른 길이는 서로 다를 수도 있다.
저 도핑 영역들(131, 132)은 기판(100) 내에 제공될 수 있다. 저 도핑 영역들(131, 132)은 복수의 소오스/드레인 영역(300)보다 낮은 농도로 도핑된 영역들일 수 있다. 저 도핑 영역들(131, 132)은 복수의 소오스/드레인 영역(300)과 동일한 도전형의 불순물을 가질 수 있다. 저 도핑 영역들(131, 132)은 복수의 소오스/드레인 영역(300)로부터 게이트 전극(GE)을 향하여 연장된 영역들일 수 있다.
도 1 및 도 3을 참조하면, 트렌치(120T)는 게이트 구조체(200)의 제1 측(200_11, 200_12)으로부터 제2 방향(DR2)을 따라 연장된 제1 측면(미도시) 및 제1 측면과 연결되고 제1 방향(DR1)을 따라 연장된 제2 측면(120T_2)을 포함할 수 있다. 구체적으로 도시되지는 않았으나, 제1 측면은 게이트 구조체(200)의 제1 내측벽(200_31)과 제3 방향(DR3)으로 동일한 레벨에 형성될 수 있다. 제2 측면(120T_2)은 게이트 구조체(200)의 제2 내측벽(200_32)과 제3 방향(DR3)으로 동일한 레벨에 형성될 수 있다.
트렌치(120T)는 기판(100)의 적어도 일부 영역이 식각되어 형성된 영역을 의미할 수 있다. 이 경우, 제2 측면(120T_2)이 게이트 구조체(200)의 제2 내측벽(200_32)과 제3 방향(DR3)으로 동일한 레벨에 배치되도록 기판(100)의 적어도 일부 영역이 식각될 수 있다.
도 3을 참조하면, 트렌치(120T)의 제2 측면(120T_2)은 제2 방향(DR2)과 수직하도록 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 트렌치(120T)의 제2 측면(120T_2)은 기판(100)의 일면과 나란한 제2 방향(DR2)에 대하여 90도가 아닌 다른 기울기를 갖도록 형성될 수도 있다. 예를 들어, 트렌치(120T)는 얕은 트렌치 분리(Shallow Trench Isolation) 구조가 역사다리꼴 형상이 되도록 제2 측면(120T_2)이 경사지게 형성될 수 있다.
도 1 및 도 3을 참조하면, 제1 및 제3 소오스/드레인 영역(311, 321) 사이 및 제2 및 제4 소오스/드레인 영역(312, 322) 사이에 얕은 트렌치 분리(Shallow Trench Isolation) 구조가 형성될 수 있다. 이 경우, 제1 방향(DR1)을 기준으로 이격된 제1 및 제3 소오스/드레인 영역(311, 321) 사이에 절연막(120)이 배치될 수 있다. 또한, 제1 방향(DR1)을 기준으로 이격된 제2 및 제4 소오스/드레인 영역(312, 322) 사이에 절연막(120)이 배치될 수 있다.
도 4를 참조하면, 복수의 소오스/드레인 영역(300)의 깊이는 서로 다를 수 있다. 예를 들어, 제1 소오스/드레인 영역(311)의 제3 방향(DR3)을 따른 깊이(T1)는 제4 소오스/드레인 영역(322)의 제3 방향(DR3)을 따른 깊이(T2)보다 깊을 수 있다. 구체적으로 도시되지는 않았으나, 이 경우, 제1 소오스/드레인 영역(311)의 제3 방향(DR3)을 따른 깊이(T1)는 제3 소오스/드레인 영역(321)의 제3 방향(DR3)을 따른 깊이보다 깊을 수 있다.
또한 구체적으로 도시되지는 않았으나, 제2 소오스/드레인 영역(312)의 제3 방향(DR3)을 따른 깊이는 제3 및 제4 소오스/드레인 영역(321, 322)의 제3 방향(DR3)을 따른 깊이보다 깊을 수 있다.
몇몇 실시예에서는, 하나의 트랜지스터 내에서 각각의 소오스/드레인 영역의 깊이를 서로 다르게 형성함으로써 전하 등 캐리어가 이동하는 경로(path)를 증가시킬 수 있다. 결과, 동일한 면적 하에서 트랜지스터의 동작 성능을 더욱 개선할 수 있다.
도 5를 참조하면, 반도체 장치(1000)는 스페이서 구조체(210)의 측벽 상에 제공되는 소오스/드레인 전극들(411, 421)을 포함할 수 있다. 소오스/드레인 전극들(411, 421)은 금속-반도체 화합물을 포함할 수 있다. 예를 들어, 소오스/드레인 전극들(411, 421)은 티타늄 실리사이드 또는 니켈 실리사이드와 같은 금속 실리사이드 물질을 포함할 수 있다.
기판(100) 및 게이트 구조체(200) 상에 층간 절연막(141)이 제공될 수 있다. 층간 절연막(141)은 실리콘 산화물을 포함할 수 있다.
층간 절연막(141)을 관통하여 소오스/드레인 전극들(411, 421)에 연결되는 콘택들(412, 422)이 제공될 수 있다. 콘택들(412, 422)의 하부는 소오스/드레인 전극들(411, 421)의 상부 내에 제공될 수 있다. 층간 절연막(141) 상에 콘택들(412, 422)과 각각 연결되는 도전 패턴들(413, 423)이 제공될 수 있다. 예를 들어, 콘택들(412, 422)및 도전 패턴들(413, 423)은 구리, 알루미늄, 텅스텐, 티타튬, 탄탈륨 등의 금속 및/또는 이들의 금속 질화물을 포함할 수 있다.
도 6은 본 발명의 몇몇 실시예에 따른 반도체 장치를 개략적으로 설명하기 위한 레이아웃도이다. 설명의 편의상, 도 1 내지 도 5를 이용하여 설명한 내용과 동일하거나 중복되는 내용에 대해서는 설명을 간략히 하거나 생략할 수 있다.
도 6을 참조하면, 게이트 구조체(200)의 제1_1 측(200_11)에 인접하게 제1 방향(DR1)으로 연장된 하나의 제1 소오스/드레인 영역(311_1)과, 게이트 구조체(200)의 제1_3 측(200_13)에 인접하게 각각 배치되고 제1 방향(DR1)으로 서로 이격된 제2 소오스/드레인 영역(312_1) 및 제3 소오스/드레인 영역(321_1)을 포함할 수 있다. 도 6을 참조하면, 게이트 구조체(200)는 C자 형상일 수 있다.
이 경우, 제1 소오스/드레인 영역(311_1)의 제1 방향(DR1)을 따른 길이(D_1)는 제2 소오스/드레인 영역(312_1) 및 제3 소오스/드레인 영역(321_1)의 제1 방향(DR1)을 따른 길이(d_1)보다 길 수 있다.
제1 소오스/드레인 영역(311_1) 및 제2 소오스/드레인 영역(312_1)은 소오스 영역일 수 있고, 제3 소오스/드레인 영역(321_1)은 드레인 영역일 수 있다. 한편, 본 발명의 기술적 사상은 이에 제한되지 않고, 제1 소오스/드레인 영역(311_1)이 드레인 영역일 수 있고, 제2 및 제3 소오스/드레인 영역(312_1, 321_1)이 소오스 영역일 수도 있다.
구체적으로 도시되지는 않았으나 이 경우, 제1 소오스/드레인 영역(311_1)의 제3 방향(DR3)을 따른 깊이는 제2 소오스/드레인 영역(312_1) 및 제3 소오스/드레인 영역(321_1)의 제3 방향(DR3)을 따른 깊이보다 깊을 수 있다. 한편, 본 발명의 기술적 사상은 이에 제한되지 않고, 제1 소오스/드레인 영역(311_1)이 드레인 영역이고 제3 소오스/드레인 영역(321_1)이 소오스 영역인 경우, 제3 소오스/드레인 영역(321_1)의 제3 방향(DR3)을 따른 깊이는 제1 소오스/드레인 영역(311_1)의 제3 방향(DR3)을 따른 깊이보다 깊을 수도 있다.
도 7은 본 발명의 몇몇 실시예에 따른 반도체 장치를 개략적으로 설명하기 위한 레이아웃도이다. 설명의 편의상, 도 1 내지 도 5를 이용하여 설명한 내용과 동일하거나 중복되는 내용에 대해서는 설명을 간략히 하거나 생략할 수 있다.
도 7을 참조하면, 복수의 소오스/드레인 영역(300)의 제1 방향(DR1)을 따른 길이가 서로 다를 수 있다. 구체적으로, 게이트 구조체(200)의 제1_1 측(200_11)에 인접하게 배치된 제1 소오스/드레인 영역(311_2)의 제1 방향(DR1)을 따른 길이(d_2)는 게이트 구조체(200)의 제1_2 측(200_12)에 인접하게 배치된 제3 소오스/드레인 영역(321_2)의 제1 방향(DR1)을 따른 길이(D_2)보다 짧을 수 있다.
또한 게이트 구조체(200)의 제1_3 측(200_13)에 인접하게 배치된 제2 소오스/드레인 영역(312_2)의 제1 방향(DR1)을 따른 길이는 게이트 구조체(200)의 제1_4 측(200_14)에 인접하게 배치된 제4 소오스/드레인 영역(322_2)의 제1 방향(DR1)을 따른 길이보다 짧을 수 있다.
이 경우, 제1 소오스/드레인 영역(311_2) 및 제2 소오스/드레인 영역(312_2)은 소오스 영역일 수 있고, 제3 소오스/드레인 영역(321_2) 및 제4 소오스/드레인 영역(322_2)은 드레인 영역일 수 있다.
도 8은 본 발명의 몇몇 실시예에 따른 반도체 장치를 개략적으로 설명하기 위한 레이아웃도이다. 설명의 편의상, 도 1 내지 도 5를 이용하여 설명한 내용과 동일하거나 중복되는 내용에 대해서는 설명을 간략히 하거나 생략할 수 있다.
도 8을 참조하면, 복수의 소오스/드레인 영역(300)의 제1 방향(DR1)을 따른 길이가 서로 다를 수 있다. 구체적으로, 게이트 구조체(200)의 제1_1 측(200_11)에 인접하게 배치된 제1 소오스/드레인 영역(311_3)의 제1 방향(DR1)을 따른 길이(D_3)는 게이트 구조체(200)의 제1_2 측(200_12)에 인접하게 배치된 제3 소오스/드레인 영역(321_3)의 제1 방향(DR1)을 따른 길이(d_3)보다 길 수 있다.
또한 게이트 구조체(200)의 제1_3 측(200_13)에 인접하게 배치된 제2 소오스/드레인 영역(312_3)의 제1 방향(DR1)을 따른 길이는 게이트 구조체(200)의 제1_4 측(200_14)에 인접하게 배치된 제4 소오스/드레인 영역(322_3)의 제1 방향(DR1)을 따른 길이보다 길 수 있다.
이 경우, 제1 소오스/드레인 영역(311_3) 및 제2 소오스/드레인 영역(312_3)은 소오스 영역일 수 있고, 제3 소오스/드레인 영역(321_3) 및 제4 소오스/드레인 영역(322_3)은 드레인 영역일 수 있다.
도 9는 본 발명의 몇몇 실시예에 따른 반도체 장치를 개략적으로 설명하기 위한 레이아웃도이다. 설명의 편의상, 도 1 내지 도 5를 이용하여 설명한 내용과 동일하거나 중복되는 내용에 대해서는 설명을 간략히 하거나 생략할 수 있다.
도 9를 참조하면, 게이트 구조체(200)의 제1_1 측(200_11)에 인접하게 배치된 제1 소오스/드레인 영역(311_4)과, 게이트 구조체(200)의 제1_3 측(200_13)에 인접하게 배치된 제2 소오스/드레인 영역(312_4)과, 게이트 구조체(200)의 제1_2 측(200_12)에 인접하게 배치된 제3 소오스/드레인 영역(321_4)은 소오스 영역일 수 있다. 또한, 게이트 구조체(200)의 제1_4 측(200_14)에 인접하게 배치된 제4 소오스/드레인 영역(322_4)은 드레인 영역일 수 있다. 즉, 3개의 소오스/드레인 영역이 소오스 영역일 수 있고, 하나의 소오스/드레인 영역이 드레인 영역일 수 있다.
한편, 복수의 소오스 영역의 위치는 전술한 게이트 구조체의 특정 측벽에 제한되지 않고 다양하게 형성될 수 있다.
한편, 본 발명의 기술적 사상은 이에 제한되지 않고, 3개의 소오스/드레인 영역이 드레인 영역일 수 있고, 하나의 소오스/드레인 영역이 소오스 영역일 수도 있다.
구체적으로 도시되지는 않았으나 이 경우, 제1 소오스/드레인 영역(311_4), 제2 소오스/드레인 영역(312_4) 및 제3 소오스/드레인 영역(321_4)의 제3 방향(DR3)을 따른 깊이는 제4 소오스/드레인 영역(322_4)의 제3 방향(DR3)을 따른 깊이보다 깊을 수 있다. 한편, 본 발명의 기술적 사상은 이에 제한되지 않고, 제1 내지 제3 소오스/드레인 영역(311_4, 312_4, 321_4)이 드레인 영역이고 제4 소오스/드레인 영역(322_4)이 소오스 영역인 경우, 제1 소오스/드레인 영역(311_4), 제2 소오스/드레인 영역(312_4) 및 제3 소오스/드레인 영역(321_4)의 제3 방향(DR3)을 따른 깊이는 제4 소오스/드레인 영역(322_4)의 제3 방향(DR3)을 따른 깊이보다 얕을 수 있다.
도 10은 본 발명의 몇몇 실시예에 따른 반도체 장치를 개략적으로 설명하기 위한 레이아웃도이다. 설명의 편의상, 도 1 내지 도 5를 이용하여 설명한 내용과 동일하거나 중복되는 내용에 대해서는 설명을 간략히 하거나 생략할 수 있다.
도 10을 참조하면, 게이트 구조체(200)의 제1_1 측(200_11)에 인접하게 배치된 제1 소오스/드레인 영역(311_5)과, 게이트 구조체(200)의 제1_3 측(200_13)에 인접하게 배치된 제2 소오스/드레인 영역(312_5)은 소오스 영역이고, 게이트 구조체(200)의 제2_2 측(200_22)에 인접하게 배치된 제3 소오스/드레인 영역(321_5)은 드레인 영역일 수 있다. 이 경우, 제3 소오스/드레인 영역(321_5)은 제2_2 측(200_22)과 제3 방향(DR3)으로 중첩될 수 있다. 즉, 2개의 소오스/드레인 영역이 소오스 영역일 수 있고, 하나의 소오스/드레인 영역이 드레인 영역일 수 있다. 또한, 2개의 소오스/드레인 영역 사이에 드레인 영역이 배치될 수 있다. 이 경우, 게이트 구조체(200)는 T자 형상일 수 있다.
한편, 복수의 소오스 영역의 위치는 전술한 게이트 구조체의 특정 측벽에 제한되지 않고 다양하게 형성될 수 있다.
한편, 본 발명의 기술적 사상은 이에 제한되지 않고, 2개의 소오스/드레인 영역이 드레인 영역일 수 있고, 하나의 소오스/드레인 영역이 소오스 영역일 수도 있다.
구체적으로 도시되지는 않았으나 이 경우, 제1 소오스/드레인 영역(311_5) 및 제2 소오스/드레인 영역(312_5)의 제3 방향(DR3)을 따른 깊이는 제3 소오스/드레인 영역(321_5)의 제3 방향(DR3)을 따른 깊이보다 깊을 수 있다. 한편, 본 발명의 기술적 사상은 이에 제한되지 않고, 제1 및 제2 소오스/드레인 영역(311_5, 312_5)이 드레인 영역이고 제3 소오스/드레인 영역(321_5)이 소오스 영역인 경우, 제1 소오스/드레인 영역(311_5) 및 제2 소오스/드레인 영역(312_5)의 제3 방향(DR3)을 따른 깊이는 제3 소오스/드레인 영역(321_5)의 제3 방향(DR3)을 따른 깊이보다 얕을 수 있다.
도 11은 본 발명의 몇몇 실시예에 따른 반도체 장치를 개략적으로 설명하기 위한 레이아웃도이다. 설명의 편의상, 도 1 내지 도 5를 이용하여 설명한 내용과 동일하거나 중복되는 내용에 대해서는 설명을 간략히 하거나 생략할 수 있다.
도 11을 참조하면, 게이트 구조체(200)의 내측벽(200_3)은 라운드(round)진 곡선 형상일 수 있다. 이 경우 게이트 구조체(200)의 적어도 일부 영역이 식각되어 형성된 게이트 구조체(200)의 노출 영역이 라운드진 형상일 수 있다.
구체적으로 도시되지는 않았으나, 트렌치(120T)의 측면 역시 라운드진 형상일 수 있다.
도 12는 본 발명의 몇몇 실시예에 따른 반도체 장치를 개략적으로 설명하기 위한 레이아웃도이다. 도 13은 도 12의 C - C를 따라서 절단한 단면도이다. 설명의 편의상, 도 1 내지 도 5를 이용하여 설명한 내용과 동일하거나 중복되는 내용에 대해서는 설명을 간략히 하거나 생략할 수 있다.
도 12를 참조하면, 복수의 소오스/드레인 영역(300)의 제1 방향(DR1)을 따른 길이가 서로 다를 수 있다.
도 12 및 도 13을 참조하면, 트렌치(120T)의 제2 측면(120T_2)이 도 1에 도시된 게이트 구조체(200)의 제2 내측벽(200_32)과 제3 방향(DR3)으로 다른 레벨에 배치되도록 기판(100)의 적어도 일부 영역이 식각될 수 있다.
이로써, 제2 측면(120T_2)은 제2 방향(DR2)을 기준으로 게이트 구조체(200)의 제1 측(200_11, 200_12, 200_13, 200_14)보다 게이트 구조체(200)의 중심부에 인접하게 배치될 수 있다.
도 14는 본 발명의 몇몇 실시예에 따른 반도체 장치를 개략적으로 설명하기 위한 레이아웃도이다. 설명의 편의상, 도 1 내지 도 5를 이용하여 설명한 내용과 동일하거나 중복되는 내용에 대해서는 설명을 간략히 하거나 생략할 수 있다.
도 14를 참조하면, 복수의 소오스/드레인 영역(300)의 제1 방향(DR1)을 따른 길이가 서로 다를 수 있다.
도 14를 참조하면, 트렌치(120T)의 측면이 도 1에 도시된 게이트 구조체(200)의 제2 내측벽(200_32)과 제3 방향(DR3)으로 다른 레벨에 배치되도록 기판(100)의 적어도 일부 영역이 식각될 수 있다.
이 경우, 트렌치(120T)의 측면은 라운드진 곡선 형상일 수 있다.
도 15는 본 발명의 몇몇 실시예에 따른　소스 팔로워　트랜지스터의 구조를 개략적으로 나타낸 단면도이다. 도 16은 본 발명의 몇몇 실시예에 따른 이미지 센서를 나타내는 도면이다. 도 17은 본 발명의 몇몇 실시예에 따른 픽셀의 구조를 개략적으로 나타낸 회로도이다. 설명의 편의상, 도 1 내지 도 14를 이용하여 설명한 내용과 동일하거나 중복되는 내용에 대해서는 설명을 간략히 하거나 생략할 수 있다.
도 15를 참조하면, 　소스 팔로워　트랜지스터(1000)는 기판(100), 게이트 구조체(200) 및 복수의 소오스/드레인 영역(300)을 포함할 수 있다. 이하 도 1 내지 도 14를 이용하여 설명한 반도체 장치(1000)에 관한 내용이 소스 팔로워　트랜지스터(1000)에 동일하게 적용될 수 있다. 한편, 몇몇 실시예에 따른 반도체 장치(1000)는 소스 팔로워　트랜지스터(1000)에 제한되지 않고 다양한 종류의 트랜지스터에 적용될 수 있다.
소오스 영역(311) 및 드레인 영역(322)은 제1 도전형 또는 제2 도전형의 불순물을 포함할 수 있다. 게이트 구조체(200)는 도전성의 물질을 포함할 수 있고, 게이트 절연막(GI)은 게이트 구조체(200)를 절연시키기 위해 절연 물질을 포함할 수 있다.
소스 팔로워　트랜지스터(1000)의 게이트 구조체(200)에 인가되는 전압에 따라 소오스 영역(311)로부터 드레인 영역(322)으로 전하 등 캐리어가 이동하는 통로인 채널이 형성될 수 있다. 몇몇 실시예에 따르면, 채널은 기판(100) 내에서 게이트 절연막(GI)으로부터 소정 거리 이격된 부분에서 형성될 수 있다.
도 1 및 도 15를 참조하면, 복수의 소오스/드레인 영역(300)은, 게이트 구조체(200)의 제1_1 및 제1_3 측(200_11, 200_13)과 각각 제3 방향(DR3)으로 중첩되고 제2 방향(DR2)으로 서로 이격 배치되는 제1 및 제2 소오스/드레인 영역(311, 312) 및 게이트 구조체(200)의 제1_2 및 제1_4 측(200_12, 200_14) 중 적어도 하나와 제3 방향(DR3)으로 중첩되고 제1 방향(DR1)으로 제1 및 제2 소오스/드레인 영역(311, 312) 중 적어도 하나와 이격 배치되는 제3 소오스/드레인 영역(321 또는 322)을 포함할 수 있다.
이 경우, 제1 및 제2 소오스/드레인 영역(311, 312)에 인가되는 전압과 제3 소오스/드레인 영역(321 또는 322)에 인가되는 전압은 서로 다를 수 있다. 이 경우, 제1 및 제2 소오스/드레인 영역(311, 312)에 인가되는 전압은, 제3 소오스/드레인 영역(321 또는 322)에 인가되는 전압과 다른 값에 기초하여 동작할 수 있다.
도 16에 도시된 바와 같이, 모듈 렌즈(3000)는 빛을 굴절시켜 이미지 센서(2000)에 입사시킬 수 있다. 이미지 센서(2000)는 입사된 빛에 따른 데이터(DATA)를 출력할 수 있고, 출력된 데이터는 이미지 프로세서 등에 의해 이미지 데이터로 가공될 수 있다.
도 16을 참조하면, 이미지 센서(2000)는 픽셀 어레이(2100), 로우 드라이버(2220), 리드 회로(2240), 컨트롤러(2260) 및 전압 공급 회로(2280)를 포함할 수 있다. 픽셀 어레이(2100)는 복수개의 픽셀(1000A)들을 포함할 수 있다. 픽셀(1000A)은 광 감지 소자를 포함할 수 있고, 광 감지 소자는 흡수한 빛의 세기에 따른 전기적 신호를 발생시킬 수 있다. 픽셀(1000A)은 로우 드라이버(2220)가 출력하는 로우 신호(R_SIG)에 의해 제어될 수 있다. 예컨대, 픽셀(1000A)은 적어도 하나의 트랜지스터를 포함할 수 있고, 트랜지스터의 게이트는 로우 신호(R_SIG)에 연결될 수 있다. 또한, 픽셀(1000A)은 광 감지소자가 발생시킨 전기적 신호를 증폭시키는 트랜지스터를 포함할 수 있고, 예를 들어 도 15에 도시된　소스 팔로워　트랜지스터(1000)를 포함할 수 있다.
픽셀 어레이(2100)의 한 행에 포함된 픽셀(1000A)들은 동일한 로우 신호(R_SIG)에 의해 제어될 수 있다. 픽셀(1000A)은 광 감지 소자가 발생시킨 전기적 신호에 따른 신호를 출력할 수 있다. 예를 들어, 픽셀 어레이(2100)의 한 열에 포함된 픽셀(1000A)들은 동일한 신호 라인을 통해서 출력 전압(V_OUT)을 픽셀 어레이(2100)의 외부로 출력할 수 있다.
로우 드라이버(2220)는 컨트롤러(2260)에 의해 제어될 수 있고, 로우 신호(R_SIG)를 출력하여 픽셀 어레이(2100)에 포함된 각각의 픽셀(1000A)을 제어할 수 있다. 예컨대, 로우 드라이버(2220)는 픽셀(1000A)의 광 감지 소자가 빛을 흡수하여 발생시킨 전기적 신호가 전달되는 노드를 리셋시키거나 발생된 전기적 신호를 픽셀의 외부로 이동시키는 것을 로우 신호(R_SIG)를 통해서 제어할 수 있다.
리드 회로(2240)는 픽셀 어레이(2100)로부터 출력 전압(V_OUT)을 수신할 수 있고, 출력 전압(V_OUT)에 따른 데이터(DATA)를 출력할 수 있다. 예컨대, 리드 회로(2240)는 ADC(Analog to Digital Converter)를 포함할 수 있고, ADC는 아날로그 신호인 출력 전압(V_OUT)을 입력 받아 디지털 신호인 데이터(DATA)를 출력할 수 있다. 컨트롤러(2260)는 적어도 하나의 제어 신호를 출력할 수 있고, 제어 신호를 통해서 로우 드라이버(2220) 및 리드 회로(2240)를 제어할 수 있다.
전압 공급 회로(2280)는 픽셀 어레이(2100)에 전압을 공급할 수 있다. 예를 들어, 도 16에 도시된 바와 같이, 전압 공급 회로(2280)는 제1 및 제2 전압(V_1, V_2)을 생성하여 픽셀 어레이(2100)로 공급할 수 있다. 픽셀 어레이(2100)의 픽셀(1000A)이 포함하는 트랜지스터에 제1 및 제2 전압(V_1, V_2)이 인가될 수 있다.
도 17을 참조하면, 픽셀(1000A)은 로우 신호(R_SIG)에 의해 제어될 수 있으며, 출력 전압(V_OUT)을 출력할 수 있다. 도 17에 도시된 바와 같이, 픽셀(1000A)은 포토다이오드(110A), 전달 트랜지스터(120A),　소스 팔로워　트랜지스터(1000), 선택 트랜지스터(140A) 및 리셋 트랜지스터(150A)를 포함할 수 있다. 또한, 픽셀(1000A)이 로우 드라이버(2220)로부터 수신하는 로우 신호(R_SIG)는 리셋 신호(Rx), 전달 신호(Tx) 및 선택 신호(Sx)를 포함할 수 있다. 픽셀(1000A)에 포함된 트랜지스터는 MOS 트랜지스터일 수 있다.
픽셀(1000A)은 빛을 흡수하여 전기적 신호를 발생시키는 광 감지 소자를 포함할 수 있고, 예컨대 광 감지 소자는 포토다이오드(photodiode), 포토게이트(photogate) 또는 포토트랜지스터(phototransistor) 등이 될 수 있다. 이하에서, 광 감지 소자가 도 17에 도시된 바와 같이 포토다이오드(110A)인 것으로 설명되지만, 본 발명이 이에 제한되는 것은 아니다.
전달 트랜지스터(120A)는 전달 신호(Tx)에 따라, 광 감지 소자(110A)가 축적한 전하를 플로팅 디퓨전 영역(FD)으로 통과시키거나 차단할 수 있다. 예컨대, 광 감지 소자(110A)가 빛을 흡수하여 전하를 축적하는 동안, 전달 트랜지스터(120A)의 게이트에는 전달 트랜지스터(120A)를 턴-오프시킬 수 있는 전압의 전달 신호(Tx)가 인가될 수 있다. 또한, 광 감지 소자(110A)가 일정시간 동안 전하를 축적하면, 전달 트랜지스터(120A)의 게이트에는 전달 트랜지스터(120A)를 턴-온시킬 수 있는 전압의 전달 신호(Tx)가 인가될 수 있다.
소스 팔로워　트랜지스터(1000)는 플로팅 디퓨전 영역(FD)의 전압을 증폭시킬 수 있고, 선택 트랜지스터(140A)는 선택 신호(Sx)에 따라, 증폭된 전압을 선택적으로 출력할 수 있다. 리셋 트랜지스터(150A)는 리셋 신호(Rx)에 따라 플로팅 디퓨전 영역(FD) 및 제2 전압(V_2)을 서로 연결하거나 차단시킴으로써, 플로팅 디퓨전 영역(FD)의 전압을 제2 전압(V_2)에 근접한 리셋 전압으로 설정할 수 있다. 이와 같이, 광 감지 소자(110A)가 빛을 흡수하여 변환시킨 전기적 신호를 증폭하는 구성요소를 포함하는 픽셀(1000A)을 APS(Active Pixel Sensor)라고 지칭할 수 있다.
도 17에 도시된 바와 같이,　소스 팔로워　트랜지스터(1000)의 게이트 구조체에 플로팅 디퓨전 영역(FD)의 전압이 인가될 수 있고, 드레인 영역에 제1 전압(V_1)이 인가될 수 있다. 이에 따라,　소스 팔로워　트랜지스터(1000)는 플로팅 디퓨전 영역(FD)의 전압에 따른 전압을 드레인 영역을 통해 출력할 수 있다.
도 16 및 도 17을 참조하면, 제1 및 제2 전압(V_1, V_2)은 이미지 센서(2000)의 전압 공급 회로(2280)에 의해 생성될 수 있다. 제2 전압(V_2)은 리셋 트랜지스터(150A)를 통해서 플로팅 디퓨전 영역(FD)를 리셋시키기 위한 것으로서, 플로팅 디퓨전 영역(FD)의 리셋은 전달 트랜지스터(120A)가 턴-오프된 상태에서 이루어지므로, 리셋 이전의 플로팅 디퓨전 영역(FD)에 갇혀있던 전하의 이동에 따른 전류가 흐를 수 있다.
　도 17에 도시된 바와 같이, 픽셀(1000A)에 포함된　소스 팔로워　트랜지스터(1000)의 게이트, 소오스 및 드레인 영역의 전압을 각각 V_G, V_S 및 V_D라고 지칭할 수 있다. V_G, V_S 및 V_D는 접지 전압을 기준으로　소스 팔로워　트랜지스터(1000)의 게이트, 소오스 및 드레인 영역의 전압을 각각 나타낼 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 120T: 트렌치
120: 절연막 200: 게이트 구조체
GI: 게이트 절연막 GE: 게이트 전극
210: 스페이서 구조체 300: 소오스/드레인 영역
1000: 반도체 장치

Claims (10)

  1. 서로 교차하는 제1 및 제2 방향으로 연장된 기판;
    상기 기판 상에 배치되고, 상기 제1 방향과 나란하게 연장되고 상기 제2 방향으로 서로 이격되는 제1 측과 제2 측 및 상기 제2 방향과 나란하게 연장되는 제3 측을 포함하는 게이트 구조체; 및
    상기 기판 내에 배치되는 제1 도전형의 복수의 소오스/드레인 영역을 포함하고,
    상기 복수의 소오스/드레인 영역은, 상기 제2 방향으로 서로 이격 배치되는 제1 및 제2 소오스/드레인 영역 및 상기 제1 방향으로 상기 제1 및 제2 소오스/드레인 영역 중 적어도 하나와 이격 배치되는 제3 소오스/드레인 영역을 포함하고,
    상기 제1 및 제2 소오스/드레인 영역은 상기 제1 및 제2 방향과 수직한 제3 방향으로 상기 제1 및 제2 측과 각각 중첩되고,
    상기 제3 소오스/드레인 영역은 상기 제3 방향으로 상기 제1 측 또는 제3 측 중 하나와 중첩되고,
    상기 제1 및 제2 소오스/드레인 영역에 인가되는 전압과 상기 제3 소오스/드레인 영역에 인가되는 전압이 서로 다른 값에 기초하여 동작하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 및 제2 소오스/드레인 영역에 인가되는 전압보다 상기 제3 소오스/드레인 영역에 인가되는 전압이 더 큰 반도체 장치.
  3. 제1 항에 있어서,
    상기 제1 및 제2 소오스/드레인 영역에 인가되는 전압보다 상기 제3 소오스/드레인 영역에 인가되는 전압이 더 작은 반도체 장치.
  4. 제1 항에 있어서,
    상기 제1 방향을 기준으로, 상기 제1 및 제2 소오스/드레인 영역 중 적어도 하나의 길이와 상기 제3 소오스/드레인 영역의 길이는 서로 다른 반도체 장치.
  5. 제1 항에 있어서,
    상기 제1 방향을 기준으로, 상기 제1 및 제2 소오스/드레인 영역의 길이는 서로 다른 반도체 장치.
  6. 제1 항에 있어서,
    상기 게이트 구조체의 제2 측과 상기 제3 방향으로 중첩되고, 상기 제1 방향으로 상기 제1 및 제2 소오스/드레인 영역과 각각 이격 배치되는 제4 소오스/드레인 영역을 더 포함하는 반도체 장치.
  7. 제6 항에 있어서,
    상기 제4 소오스/드레인 영역에 인가되는 전압보다 상기 제3 소오스/드레인 영역에 인가되는 전압이 더 큰 반도체 장치.
  8. 제1 항에 있어서,
    상기 게이트 구조체는 상기 제1 측으로부터 상기 제2 방향을 따라 연장된 제1 내측벽 및 상기 제1 내측벽과 연결되고 상기 제1 방향을 따라 연장된 제2 내측벽을 포함하는 반도체 장치.
  9. 제1 항에 있어서,
    상기 기판 내부에 상기 기판과 상기 게이트 구조체 사이의 액티브 영역을 정의하는 트렌치 및 상기 트렌치의 내부를 채우는 절연막이 형성되고,
    상기 제1 및 제3 소오스/드레인 영역 사이에 상기 절연막이 배치되는 반도체 장치.
  10. 광 감지소자가 축적한 전하에 따른 전압이 인가되고, 제1 방향과 나란하게 연장되고 상기 제1 방향과 교차하는 제2 방향으로 서로 이격되는 제1 측과 제2 측 및 상기 제2 방향과 나란하게 연장되는 제3 측을 포함하는 게이트 구조체; 및
    제1 도전형의 복수의 소오스/드레인 영역을 포함하는 소스 팔로워 트랜지스터를 포함하고,
    상기 복수의 소오스/드레인 영역은, 상기 제2 방향으로 서로 이격 배치되는 제1 및 제2 소오스/드레인 영역 및 상기 제1 방향으로 상기 제1 및 제2 소오스/드레인 영역 중 적어도 하나와 이격 배치되는 제3 소오스/드레인 영역을 포함하고,
    상기 제1 및 제2 소오스/드레인 영역은 상기 제1 및 제2 방향과 수직한 제3 방향으로 상기 제1 및 제2 측과 각각 중첩되고,
    상기 제3 소오스/드레인 영역은 상기 제3 방향으로 상기 제1 측 또는 제3 측 중 하나와 중첩되고,
    상기 제1 및 제2 소오스/드레인 영역에 인가되는 전압과 상기 제3 소오스/드레인 영역에 인가되는 전압이 서로 다른 값에 기초하여 동작하는 이미지 센서.
KR1020220012312A 2021-11-11 2022-01-27 반도체 장치 및 상기 반도체 장치를 포함하는 이미지 센서 KR20230068944A (ko)

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