KR20230068282A - 픽셀 어레이와 이를 포함하는 장치들 - Google Patents

Abstract

픽셀 어레이가 개시된다. 픽셀 어레이는 매트릭스 형태로 배열된 픽셀들을 포함하고, 상기 매트릭스 형태로 배열된 픽셀들 각각은 동일한 구조를 갖고 프론트 DTI에 의해 서로 분리되고, 상기 매트릭스 형태로 배열된 픽셀들 중 제1픽셀은 제1플로팅 디퓨전 영역과, 각각이 상기 프론트 DTI에 의해 분리된 제1그룹의 광전 변환 소자들과, 각각이 수직 전송 게이트를 포함하며 상기 제1그룹의 광전 변환 소자들 각각에 의해 생성된 광전하들을 상기 제1플로팅 디퓨전 영역으로 전송하는 제1그룹의 전하 전송 트랜지스터들과, 상기 제1플로팅 디퓨전 영역에 접속된 제1게이트를 포함하는 제1소스 팔로워 트랜지스터와, 상기 제1소스 팔로워 트랜지스터의 제1변환 이득을 조절하기 위해 상기 제1플로팅 디퓨전 영역과 픽셀 전원 전압을 공급하는 전압 공급 라인 사이에 직렬로 접속된 제1트랜지스터와 제2트랜지스터와 제1리셋 트랜지스터를 포함하고, 상기 제1트랜지스터와 상기 제2트랜지스터와 상기 제1리셋 트랜지스터 중 어느 하나는 상기 제1그룹의 광전 변환 소자들 중 제1광전 변환 소자와 함께 제1서브픽셀 영역에 형성되고, 상기 제1트랜지스터와 상기 제2트랜지스터와 상기 제1리셋 트랜지스터 중 나머지 두 개 중에서 적어도 하나는 상기 제1그룹의 광전 변환 소자들 중 제2광전 변환 소자와 함께 제2서브픽셀 영역에 형성되고, 상기 제1서브픽셀 영역과 상기 제2서브픽셀 영역은 상기 프론트 DTI에 의해 분리된다.

Description

픽셀 어레이와 이를 포함하는 장치들{PIXEL ARRAY AND DEVICES HAVING THE SAME}

본 발명의 개념에 따른 실시 예는 픽셀 어레이에 관한 것으로, 특히 변환 이득을 조절하기 위해 전압 공급 라인과 플로팅 디퓨전 영역 사이에 직렬로 접속된 3개의 트랜지스터들을 포함하는 픽셀을 포함하는 픽셀 어레이와 이를 포함하는 장치들에 관한 것이다.

일반적으로, 이미지 센서는 광학 영상을 전기 신호로 변환시킨다. 최근 들어 컴퓨터 산업과 통신 산업의 발달에 따라 다양한 분야에서 성능이 향상된 이미지 센서의 수요가 증대하고 있다. 이미지 센서는 전하 결합 소자(Charge Coupled Device(CCD))와 CMOS 이미지 센서로 분류된다.

CMOS 이미지 센서는 구동 방식이 간편하고, 신호 처리 회로를 단일 칩에 집적할 수 있어 제품의 소형화가 가능하다. CMOS 이미지 센서는 전력 소모 또한 매우 낮아 배터리 용량이 제한적인 제품에 적용이 용이하다. 또한, CMOS 이미지 센서는 CMOS 공정 기술을 이용하여 제조할 수 있으므로 제조 단가를 낮출 수 있다. 따라서, CMOS 이미지 센서는 기술 개발과 함께 고해상도가 구현 가능함에 따라 그 사용이 급격히 늘어나고 있다.

CMOS 이미지 센서는 각각이 아날로그 픽셀 신호를 생성하는 픽셀들을 포함하는 픽셀 어레이와, 상기 아날로그 픽셀 신호를 읽어 내기 위한 리드아웃(readout) 회로가 결합되어 하나의 칩으로 설계된다. 픽셀에서 생성된 아날로그 픽셀 신호는 리드아웃 회로에 포함된 아날로그-디지털 변환기를 통해 디지털 픽셀 신호로 변환되어 리드아웃 된다. 아날로그-디지털 변환 과정 중에서 아날로그 픽셀 신호를 얼마나 손실 없이 디지털 픽셀 신호로 변환할 것인지 그리고 얼마나 빨리 읽어 낼 것인지에 따라 리드아웃 회로의 스펙(specification)이 결정된다.

본 발명이 이루고자 하는 기술적인 과제는 다이나믹 레인지(dynamic range), 신호대 잡음비(signal-to-noise ratio(SNR)) 및 노이즈(noise)를 최적화하기 위해 트리플(triple) 변환 이득 모드를 수행할 수 있는 이미지 센서와 이를 포함하는 이미징 장치를 제공하는 것이다.

본 발명의 실시 예에 따른 픽셀 어레이는 매트릭스 형태로 배열된 픽셀들을 포함하고, 상기 매트릭스 형태로 배열된 픽셀들 각각은 동일한 구조를 갖고, 프론트 DTI(Front deep trench isolation(FDTI))에 의해 서로 분리되고, 상기 매트릭스 형태로 배열된 픽셀들 중에서 제1픽셀은 제1플로팅 디퓨전 영역; 각각이 상기 FDTI에 의해 분리된 제1그룹의 광전 변환 소자들; 각각이 수직 전송 게이트를 포함하며 상기 제1그룹의 광전 변환 소자들 각각에 의해 생성된 광전하들을 상기 제1플로팅 디퓨전 영역으로 전송하는 제1그룹의 전하 전송 트랜지스터들; 상기 제1플로팅 디퓨전 영역에 접속된 제1게이트를 포함하는 제1소스 팔로워 트랜지스터; 및 상기 제1소스 팔로워 트랜지스터의 제1변환 이득을 조절하기 위해, 상기 제1플로팅 디퓨전 영역과 픽셀 전원 전압을 공급하는 전압 공급 라인 사이에 직렬로 접속된 제1트랜지스터, 제2트랜지스터, 및 제1리셋 트랜지스터를 포함하고, 상기 제1트랜지스터, 상기 제2트랜지스터, 및 상기 제1리셋 트랜지스터 중 어느 하나는 상기 제1그룹의 광전 변환 소자들 중 제1광전 변환 소자와 함께 제1서브픽셀 영역에 형성되고, 상기 제1트랜지스터, 상기 제2트랜지스터, 및 상기 제1리셋 트랜지스터 중 나머지 두 개 중에서 적어도 하나는 상기 제1그룹의 광전 변환 소자들 중 제2광전 변환 소자와 함께 제2서브픽셀 영역에 형성되고, 상기 제1서브픽셀 영역과 상기 제2서브픽셀 영역은 상기 FDTI에 의해 분리된다.

본 발명의 실시 예에 따른 이미지 센서는 각각이 동일한 구조를 갖고, 프론트 DTI(Front deep trench isolation (FDTI))에 의해 서로 분리된 매트릭스 형태로 배열된 픽셀들을 포함하는 픽셀 어레이; 및 상기 픽셀 어레이로부터 출력된 아날로그 픽셀 신호를 디지털 신호로 변환하는 아날로그-디지털 변환기를 포함하고, 상기 매트릭스 형태로 배열된 픽셀들 중에서 제1픽셀은, 제1플로팅 디퓨전 영역; 각각이 상기 FDTI에 의해 분리된 제1그룹의 광전 변환 소자들; 각각이 수직 전송 게이트를 포함하며 상기 제1그룹의 광전 변환 소자들 각각에 의해 생성된 광전하들을 상기 제1플로팅 디퓨전 영역으로 전송하는 제1그룹의 전하 전송 트랜지스터들; 상기 제1플로팅 디퓨전 영역에 접속된 제1게이트를 포함하는 제1소스 팔로워 트랜지스터; 및 상기 제1소스 팔로워 트랜지스터의 제1변환 이득을 조절하기 위해, 상기 제1플로팅 디퓨전 영역과 픽셀 전원 전압을 공급하는 전압 공급 라인 사이에 직렬로 접속된 제1트랜지스터, 제2트랜지스터, 및 제1리셋 트랜지스터를 포함하고, 상기 제1트랜지스터, 상기 제2트랜지스터, 및 상기 제1리셋 트랜지스터 중 어느 하나는 상기 제1그룹의 광전 변환 소자들 중 제1광전 변환 소자와 함께 제1서브픽셀 영역에 형성되고, 상기 제1트랜지스터, 상기 제2트랜지스터, 및 상기 제1리셋 트랜지스터 중 나머지 두 개 중에서 적어도 하나는 상기 제1그룹의 광전 변환 소자들 중 제2광전 변환 소자와 함께 제2서브픽셀 영역에 형성되고, 상기 제1서브픽셀 영역과 상기 제2서브픽셀 영역은 상기 FDTI에 의해 분리된다.

본 발명의 실시 예에 따른 이미지 처리 장치는 이미지 센서; 및 상기 이미지 센서의 작동을 제어하는 프로세서를 포함하고, 상기 이미지 센서는 각각이 동일한 구조를 갖고, 프론트 DTI(Front deep trench isolation (FDTI))에 의해 서로 분리된 매트릭스 형태로 배열된 픽셀들을 포함하는 픽셀 어레이; 및 상기 픽셀 어레이로부터 출력된 아날로그 픽셀 신호를 디지털 신호로 변환하는 아날로그-디지털 변환기를 포함하고, 상기 매트릭스 형태로 배열된 픽셀들 중에서 제1픽셀은 제1플로팅 디퓨전 영역; 각각이 상기 FDTI에 의해 분리된 제1그룹의 광전 변환 소자들; 각각이 수직 전송 게이트를 포함하며 상기 제1그룹의 광전 변환 소자들 각각에 의해 생성된 광전하들을 상기 제1플로팅 디퓨전 영역으로 전송하는 제1그룹의 전하 전송 트랜지스터들; 상기 제1플로팅 디퓨전 영역에 접속된 제1게이트를 포함하는 제1소스 팔로워 트랜지스터; 및 상기 제1소스 팔로워 트랜지스터의 제1변환 이득을 조절하기 위해, 상기 제1플로팅 디퓨전 영역과 픽셀 전원 전압을 공급하는 전압 공급 라인 사이에 직렬로 접속된 제1트랜지스터, 제2트랜지스터, 및 제1리셋 트랜지스터를 포함하고, 상기 제1트랜지스터, 상기 제2트랜지스터, 및 상기 제1리셋 트랜지스터 중 어느 하나는 상기 제1그룹의 광전 변환 소자들 중 제1광전 변환 소자와 함께 제1서브픽셀 영역에 형성되고, 상기 제1트랜지스터, 상기 제2트랜지스터, 및 상기 제1리셋 트랜지스터 중 나머지 두 개 중에서 적어도 하나는 상기 제1그룹의 광전 변환 소자들 중 제2광전 변환 소자와 함께 제2서브픽셀 영역에 형성되고, 상기 제1서브픽셀 영역과 상기 제2서브픽셀 영역은 상기 FDTI에 의해 분리된다.

본 발명의 실시 예에 따른 트리플 변환 이득이 가능한 이미지 센서는 종래의 이미지 센서에 비해 다이나믹 레인지, 신호대 잡음비(signal-to-noise ratio(SNR)) 및 노이즈를 최적화할 수 있는 효과가 있다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 픽셀 어레이를 포함하는 이미지 센서의 블록도이다.
도 2는 두 개의 접속 라인들을 통해 접속된 도 1에 도시된 제1픽셀과 제2픽셀의 회로도이다.
도 3a는 본 발명의 실시 예에 따른 FDTI 구조를 가지면서 트랜지스터, 광전 변환 소자, 수직 전송 게이트, 및 플로팅 디퓨젼 영역을 포함하는 서브픽셀 영역의 단면도이다.
도 3b는 도 3a에 도시된 단면도에 대응되는 서브픽셀 영역의 평면도이다.
도 4a는 각각이 4개씩의 광전 변환 소자들을 포함하는 제1픽셀과 제2픽셀의 평면도이다.
도 4b는 도 2의 제2픽셀에 포함된 제2소스 팔로워 트랜지스터의 회로도의 실시 예이다.
도 5a는 각각이 8개씩의 광전 변환 소자들을 포함하는 제1픽셀과 제2픽셀의 평면도이다.
도 5b는 도 2의 제1픽셀에 포함된 제2소스 팔로워 트랜지스터의 회로도의 실시 예이다.
도 6a는 각각이 16개씩의 광전 변환 소자들을 포함하는 제1픽셀과 제2픽셀의 평면도이다.
도 6b는 도 2의 제1픽셀에 포함된 제2트랜지스터의 회로도의 실시 예이다.
도 6c는 도 2의 제2픽셀에 포함된 제2소스 팔로워 트랜지스터의 회로도의 실시 예이다.
도 7은 도 1의 이미지 센서가 높은 변환 이득 모드로 작동할 때 도 2에 도시된 제1픽셀과 제2픽셀로 공급되는 제어 신호들의 타이밍 도이다.
도 8은 도 1의 이미지 센서가 중간 변환 모드로 작동할 때 도 2에 도시된 제1픽셀과 제2픽셀로 공급되는 제어 신호들의 타이밍 도이다.
도 9는 도 1의 이미지 센서가 낮은 변환 이득 모드로 작동할 때 도 2에 도시된 제1픽셀과 제2픽셀로 공급되는 제어 신호들의 타이밍 도이다.
도 10은 도 1에 도시된 이미지 센서의 구현 예를 나타내는 블록도이다.
도 11은 도 1에 도시된 이미지 센서를 포함하는 이미지 처리 장치의 블록도이다.

프론트 DTI(front deep trench isolation 또는 frontside deep trench isolation(FDTI))는 도 3a에 예시된 바와 같이 이미지 센서를 제조하는 공정에서, 픽셀들 사이의 절연(isolation)을 위해, 트랜지스터들이 형성되는 제1표면으로부터 상기 제1표면과 대향하는 제2표면 쪽으로 형성된 DTI를 의미한다.

FDTI 영역(이를 'FDTI 구조'라고도 한다.)은 반도체 기판(예컨대, 에피택셜 층)의 제1표면으로부터 상기 제1표면과 대향하는 제2표면 쪽으로 수직으로 확장(또는 형성)된 영역(이를 '구조'라고도 한다.)을 의미하고, 본 명세서에는 상기 FDTI 영역 또는 FDTI 물질은 간단히 'FDTI'로 기재한다.

도 1은 본 발명의 실시 예에 따른 픽셀 어레이를 포함하는 이미지 센서의 블록도이다. 도 1을 참조하면, 이미지 센서(100)는 픽셀 어레이(110), 리드아웃 회로 (readout circuit; 120), 및 제어 신호 생성기(150)를 포함한다.

이미지 센서(100)는 CMOS(complementary metal-oxide-semiconductor) 이미지 센서일 수 있고, 고체 촬상 장치(solid-state imaging device)라고도 불릴 수 있다.

픽셀 어레이(이를 '액티브 픽셀 센서 어레이(Active Pixel Sensor(APS)'라고도 한다. 110)는 m*n 매트릭스 형태(matrix shape)로 배열된 복수 개의 픽셀들 (PIXEL)을 포함한다. 복수 개의 픽셀들(PIXEL) 각각은 동일한 구조를 갖고, FDTI에 의해 서로 분리(isolation)되고, 광전 변환을 수행하고, 상기 광전 변환에 따라 픽셀 신호(또는 아날로그 픽셀 신호, PIX1~PIXn)를 리드아웃 회로(120)로 출력한다. 여기서, m과 n 각각은 2이상의 자연수이다.

리드아웃 회로(이를 '아날로그-디지털 변환기(analog-to-digital converter)'라고도 한다. 120)는 램프 신호 생성기(130), 복수 개의 비교기들 (140_1~140_n), 및 복수 개의 상관 이중 샘플링(Correlated double sampling (CDS)) 회로들(145_1~145_n)을 포함한다.

램프 신호 생성기(130)는 램프 신호(RAMP)를 생성한다. 예를 들면, 램프 신호 생성기(120)는 디지털-아날로그 변환기일 수 있다.

각 비교기(140_1~140_n)는 각 픽셀 라인(또는 각 출력 라인; COL1~COLn)을 통해 전송되는 각 픽셀 신호(PIX1~PIXn)와 램프 신호(RAMP)를 수신하여 비교하고, 비교 결과에 따라 각 비교 신호(CDS_DCS1~CDS_DCSn)를 출력한다.

각 비교기(140_1~140_n)는 각 픽셀 신호(PIX1~PIXn)에 포함된 리셋(reset) 신호(또는 리셋 성분)와 광감지 신호(또는 신호 성분) 각각과 램프 신호(RAMP)를 비교하고, 비교 결과에 따라 각 비교 신호(CDS_DCS1~CDS_DCSn)를 출력한다.

도 1을 참조하면, 램프 신호(RAMP)는 각 비교기(140_1~140_n)의 제1입력 단자(예를 들면, 반전(inverting) 입력 단자)로 입력되고, 각 픽셀 신호(PIX1~PIXn) 는 각 비교기(130_1~130_n)의 제2입력 단자(예를 들면, 비-반전(non-inverting) 입력 단자)로 입력되는 실시 예가 도시되어 있다.

실시 예들에 따라, 램프 신호(RAMP)는 각 비교기(140_1~140_n)의 제2입력 단자로 입력되고, 각 픽셀 신호(PIX1~PIXn)는 각 비교기(140_1~140_n)의 제1입력 단자로 입력될 수 있다.

각 CDS 회로(145_1~145_n)는 각 비교 신호(CDS_DCS1~CDS_DCSn)가 제1상태로부터 제2상태로 천이할 때까지 소요되는 시간을 카운트하고 카운트 값을 출력할 수 있다. 여기서, 제1상태는 로우 레벨과 하이 레벨 중에서 어느 하나일 수 있고, 제2상태는 상기 로우 레벨과 상기 하이 레벨 중에서 다른 하나일 수 있다.

제어 신호 생성기(150)는 모드 제어 신호(MODE_ctl)에 따라 도 7 내지 도 9을 참조하여 설명될 제어 신호들(TG1, TG2, SEL1, SEL2, RG1, DCG1_1, DCG1_2, RG2, DCG2_1, 및 DCG2_2)을 생성하고, 이들을 픽셀 어레이(110)에 포함된 각 픽셀 (PIXEL)로 출력할 수 있다.

도 1에서는 설명의 편의를 위해, 제1픽셀(112)과 제2픽셀(113)을 제어하기 위한 제어 신호들(TG1, TG2, SEL1, SEL2, RG1, DCG1_1, DCG1_2, RG2, DCG2_1, 및 DCG2_2)이 예시적으로 도시되어 있다.

도 2는 두 개의 접속 라인들을 통해 접속된 도 1에 도시된 제1픽셀과 제2픽셀의 회로도이다. 도 1과 도 2를 참조하면, 이미지 센서(100)는 제1픽셀(112)과 제2픽셀(113)을 포함한다. 도 2에서는 설명의 편의를 위해, 더미 트랜지스터들은 도시되지 않았다.

제1픽셀(112)이 FDTI 공정을 이용하여 형성(또는 제조)됨에 따라, 직렬로 접속된 3개의 트랜지스터들(즉, 제1트랜지스터(TR1_1), 제2트랜지스터(TR1_2), 및 제1리셋 트랜지스터(RT1))은 제1플로팅 디퓨전 노드(ND1_1)와 제1전압 노드(NP1) 사이에 접속된다. 제1플로팅 디퓨전 노드(ND1_1)는 제1플로팅 디퓨전 영역(floating diffusion region, FD1a)에 접속되고 제1전압 노드(NP1)는 픽셀 전원 전압(VPIX)을 공급하는 전압 공급 라인(PWL)에 접속된다. 노드는 적어도 하나의 메탈 콘택(metal contact)을 이용하여 형성된다.

제1픽셀(112)은, 제1소스 팔로워 트랜지스터(SF1)의 제1변환 이득 (conversion gain)을 조절하기 위해, 제1플로팅 디퓨전 노드(ND1_1)와 제1전압 노드(NP1) 사이에 직렬로 접속된 3개의 트랜지스터들(TR1_1, TR1_2, 및 RT1)를 포함한다.

제1트랜지스터(TR1_1)는 제1접속 노드(ND1_2)와 제1플로팅 디퓨전 노드 (ND1_1) 사이에 접속되고, 제1변환 이득 제어 신호(DCG1_1)는 제1트랜지스터 (TR1_1)의 게이트(G11)로 공급된다. 게이트는 게이트 전극이라고도 한다. 제1접속 노드(ND1_2)는 제2플로팅 디퓨전 영역(FD1b)에 접속된다.

제2트랜지스터(TR1_2)는 제1접속 노드(ND1_2)와 제2접속 노드(ND1_3) 사이에 접속되고, 제2변환 이득 제어 신호(DCG1_2)는 제2트랜지스터(TR1_2)의 게이트(G12)로 공급된다. 제2접속 노드(ND1_3)는 제3플로팅 디퓨전 영역(FD1c)에 접속된다.

제1리셋 트랜지스터(RT1)는 제1전압 노드(NP1)와 제2접속 노드(ND1_3) 사이에 접속되고, 제1리셋 신호(RG1)는 제1리셋 트랜지스터(RT1)의 게이트(G13)로 공급된다.

제1픽셀(112)은 제1그룹의 전하 전송 트랜지스터들(TT1_1~TT1_k, k는 2이상의 자연수), 제1소스 팔로워 트랜지스터(SF1), 및 제1선택 트랜지스터(ST1)를 더 포함한다.

제1그룹의 전하 전송 트랜지스터들(TT1_1~TT1_k) 각각은 제1그룹의 광전 변환 소자들(PD1_1~PD1_k) 각각에 의해 생성된 광전하들(photo-generated charges)을 제1플로팅 디퓨전 영역(FD1a)으로 전송할 수 있고, 제1그룹의 광전 변환 소자들 (PD1_1~PD1_k) 각각은 FDTI에 의해 서로 분리된다.

각 전하 전송 트랜지스터(TT1_1~TT1_k)는, 각 게이트(G1_1~G1_k)로 공급되는 각 전하 전송 제어 신호(TG1_1~TG1_k)에 따라, 각 광전 변환 소자(PD1_1~PD1_k)에 의해 생성된 광전하들을 제1플로팅 디퓨전 영역(FD1a)으로 전송할 수 있다. 각 게이트(G1_1~G1_k)는 수직 전송 게이트(Vertical Transfer Gate(VTG))일 수 있다.

각 광전 변환 소자(PD1_1~PD1_k)가 포토다이오드일 때, 상기 포토다이오드의 제2단자(예를 들면, 애노드(anode))는 제1음의 전압(Vneg, 예를 들면, -0.6V)을 공급하는 음 전압 공급 라인(NN)에 접속될 수 있다.

제1소스 팔로워 트랜지스터(SF1)의 게이트(G14)는 제1플로팅 디퓨전 노드 (ND1_1)에 접속되고, 제1소스 팔로워 트랜지스터(SF1)는 제1전압 노드(NP1)와 제5접속 노드(ND1_4) 사이에 접속된다.

제1선택 트랜지스터(ST1)는 제5접속 노드(ND1_4)와 제1출력 노드(Vout1) 사이에 접속되고, 제1선택 신호(SEL1)는 제1선택 트랜지스터(ST1)의 게이트(G15)로 공급되고, 제1출력 노드(Vout1)는 제1픽셀 라인(COL1)에 접속된다.

제2픽셀(113)이 FDTI 공정을 이용하여 형성(또는 제조)됨에 따라, 직렬로 접속된 3개의 트랜지스터들(즉, 제3트랜지스터(TR2_1), 제4트랜지스터(TR2_2), 및 제2리셋 트랜지스터(RT2))은 제4플로팅 디퓨전 노드(ND2_1)와 제2전압 노드(NP2) 사이에 접속된다. 제4플로팅 디퓨전 노드(ND2_1)는 제4플로팅 디퓨전 영역(FD2a)에 접속되고 제2전압 노드(NP2)는 전압 공급 라인(PWL)에 접속된다. 제1전압 노드 (NP1)와 제2전압 노드(NP2)는 메탈 콘택을 통해 서로 접속된다.

제2픽셀(113)은, 제2소스 팔로워 트랜지스터(SF2)의 제2변환 이득을 조절하기 위해, 제4플로팅 디퓨전 노드(ND2_1)와 제2전압 노드(NP2) 사이에 직렬로 접속된 3개의 트랜지스터들(TR2_1, TR2_2, 및 RT2)를 포함한다.

본 명세서에서 변환 이득(conversion gain(CG))은 수학식 1에 표현된 바와 같이 각 픽셀(112과 113)의 소스 팔로워 트래지스터(SF1과 SF2)의 게이트(G14과 G24)로 공급되는 전자(e-)당 전압(㎶)의 비율을 의미한다.

제3트랜지스터(TR2_1)는 제3접속 노드(ND2_2)와 제4플로팅 디퓨전 노드 (ND2_1) 사이에 접속되고, 제3변환 이득 제어 신호(DCG2_1)는 제3트랜지스터 (TR2_1)의 게이트(G21)로 공급된다. 제3접속 노드(ND2_2)는 메탈 콘택을 통해 제5플로팅 디퓨전 영역(FD2b)에 접속된다.

제4트랜지스터(TR2_2)는 제3접속 노드(ND2_2)와 제4접속 노드(ND2_3) 사이에 접속되고, 제4변환 이득 제어 신호(DCG2_2)는 제4트랜지스터(TR2_2)의 게이트(G22)로 공급된다. 제4접속 노드(ND2_3)는 메탈 콘택을 통해 제6플로팅 디퓨전 영역 (FD2c)에 접속된다.

제2리셋 트랜지스터(RT2)는 제2전압 노드(NP2)와 제4접속 노드(ND2_3) 사이에 접속되고, 제2리셋 신호(RG2)는 제2리셋 트랜지스터(RT2)의 게이트(G23)로 공급된다.

제2픽셀(113)은 제2그룹의 전하 전송 트랜지스터들(TT2_1~TT2_k), 제2소스 팔로워 트랜지스터(SF2), 및 제2선택 트랜지스터(ST2)를 더 포함한다.

제2그룹의 전하 전송 트랜지스터들(TT2_1~TT2_k) 각각은 제2그룹의 광전 변환 소자들(PD2_1~PD2_k) 각각에 의해 생성된 광전하들을 제4플로팅 디퓨전 영역 (FD2a)으로 전송할 수 있고, 제2그룹의 광전 변환 소자들(PD2_1~PD2_k) 각각은 FDTI에 의해 서로 분리된다.

각 전하 전송 트랜지스터(TT2_1~TT2_k)는, 각 게이트(G2_1~G2_k)로 공급되는 각 전하 전송 제어 신호(TG2_1~TG2_k)에 따라, 각 광전 변환 소자(PD2_1~PD2_k)에 의해 생성된 광전하들을 제4플로팅 디퓨전 영역(FD2a)으로 전송할 수 있다. 각 게이트(G2_1~G2_k)는 수직 전송 게이트(VTG)일 수 있다.

각 광전 변환 소자(PD2_1~PD2_k)가 포토다이오드일 때, 상기 포토다이오드의 제2단자(예를 들면, 애노드)는 제1음의 전압(Vneg)을 공급하는 음 전압 공급 라인 (NN)에 접속될 수 있다.

제2소스 팔로워 트랜지스터(SF2)의 게이트(G24)는 제2플로팅 디퓨전 노드 (ND2_1)에 접속되고, 제2소스 팔로워 트랜지스터(SF2)는 제2전압 노드(NP2)와 제6접속 노드(ND2_4) 사이에 접속된다.

제2선택 트랜지스터(ST2)는 제6접속 노드(ND2_4)와 제2출력 노드(Vout2) 사이에 접속되고, 제2선택 신호(SEL2)는 제2선택 트랜지스터(ST2)의 게이트(G25)로 공급되고, 제2출력 노드(Vout2)는 제1픽셀 라인(COL1)에 접속된다.

제1접속 라인(ML1)은 제1접속 노드(ND1_2)를 제3접속 노드(ND2_2)에 전기적으로 접속하고, 제2접속 라인(ML2)은 제2접속 노드(ND1_3)를 제4접속 노드(ND2_3)에 전기적으로 접속한다.

비록, 도 2에서는 설명의 편의를 위해, 접속 라인들(ML1과 ML2)이 픽셀들 (112와 113) 외부에 배치된 것처럼 도시되어 있으나. 접속 라인들(ML1과 ML2)은 픽셀 어레이(110)의 메탈 와이어링 레이어(metal wiring later)에 배치될 수 있다.

도 2를 참조하여 제1픽셀(112)과 제2픽셀(113) 각각의 작동이 설명된다.

각 트랜지스터(TR1_1, TR1_2, TR2_1, 및 TR2_2)가 턴-온된 상태에서, 각 리셋 트랜지스터(RT1과 RT2)가 턴-온되면 각 플로팅 디퓨전 영역(FD1a와 FD2a)의 포텐셜(potential)은 픽셀 전원 전압(VPIX)의 레벨이 된다.

각 광전 변환 소자(PD1_1~PD1_k, 및 PD2_1~PD2_k)로 빛이 입사되면, 각 광전 변환 소자(PD1_1~PD1_k, 및 PD2_1~PD2_k)는 EHP(electron-hole pairs), 예를 들면, 광전하들을 생성한다. 각 광전 변환 소자(PD1_1~PD1_k, 및 PD2_1~PD2_k)는 포토다이오드(photodiode), 포토트랜지스터, 포토게이트(photogate), 또는 핀드 포토다이오드일 수 있으나 이에 한정되는 것은 아니다.

각 전하 전송 제어 신호(TG1_1~TG1_k, 및 TG2_1~TG2_k)에 따라 각 전하 전송 트랜지스터(TT1_1~TT1_k, 및 TT2_1~TT2_k)가 턴-온되면, 각 광전 변환 소자 (PD1_1~PD1_k, 및 PD2_1~PD2_k)에서 생성된 광전하들은 대응하는 각 플로팅 디퓨전 영역(FD1a와 FD2a)으로 전송된다.

각 플로팅 디퓨전 영역(FD1a와 FD2a)으로 광전하들이 전송됨에 따라, 각 소스 팔로워 트랜지스터(SF1과 SF2)의 게이트(G14와 G24)로 공급되는 게이트 전압이 변한다. 각 소스 팔로워 트랜지스터(SF1과 SF2)의 소스 단자의 포텐셜이 변화함에 따라 각 선택 트랜지스터(ST1과 ST2)가 턴-온되면, 제1픽셀 라인(COL1) 쪽으로 제픽셀 신호(PIX1)가 출력된다.

각 트랜지스터(TR1_1, TR1_2, RT1, TR2_1, TR2_2, RT2, SF1, SF2, ST1, 및 ST2)는 NMOSFET 또는 PMOSFET로 구현될 수 있다. 각 트랜지스터(TR1_1, TR1_2, RT1, TR2_1, TR2_2, RT2, SF1, SF2, ST1, 및 ST2)는 제1전극과 제2전극을 포함하고, 각 노드(ND1_1, ND1_2, ND1_3, ND2_1, ND2_2, ND2_3, NP1, 및 NP2)에 접속되는 각 트랜지스터(TR1_1, TR1_2, RT1, TR2_1, TR2_2, RT2, SF1, SF2, ST1, 및 ST2)의 전극은 상기 제1전극과 상기 제2전극 중에서 어느 하나일 수 있다.

트랜지스터가 NMOSFET 또는 PMOSFET인지에 따라, 제1전극은 드레인(drain) 전극과 소스(source) 전극 중에서 어느 하나이고 상기 제2전극은 상기 드레인 전극과 상기 소스 전극 중에서 다른 하나이다.

도 3a는 본 발명의 실시 예에 따른 FDTI 구조를 가지면서 트랜지스터, 광전 변환 소자, 수직 전송 게이트, 및 플로팅 디퓨젼 영역을 포함하는 서브픽셀 영역의 단면도이다. 도 3a의 단면도는 도 4a, 도 5a, 및 도 6a에 도시된 각 서브픽셀 영역에 포함된 적어도 하나의 트랜지스터, 포토다이오드, 수직 전송 게이트(VTG), 및 플로팅 디퓨젼 영역(FD)의 배치를 설명하기 위한 개념도이다.

도 3a를 참조하면, FDTI 구조를 갖는 서브픽셀 영역(이를 '서브픽셀'이라고도 한다. SPX)은 채널(CH)과 게이트(TRG)을 포함하는 트랜지스터, 포토다이오드 (PD), 수직 전송 게이트(VTG), 및 플로팅 디퓨젼 영역(FD)을 포함한다. 여기서, n은 n-타입 물질을 의미하고, p는 p-타입 물질을 의미한다.

도 3a에 예시된 바와 같이, 트랜지스터의 채널(CH)와 플로팅 디퓨젼 영역 (FD)은 STI(Shallow Trench Isolation) 물질(예를 들면, 이산화규소(SiO2))에 의해 분리된다.

도 3b는 도 3a에 도시된 단면도에 대응되는 서브픽셀 영역의 평면도이다.

도 3b에는 4개의 서브픽셀 영역들(SPX1~SPX4)을 포함하는 픽셀의 평면도가 예시되어 있고, 4개의 서브픽셀 영역들(SPX1~SPX4) 각각의 구조는 동일하다. 4개의 서브픽셀 영역들(SPX1~SPX4) 각각은 FDTI에 의해 완전히 분리되지는 않는다. 이에 따라 각각이 서로 다른 서브픽셀 영역에 형성된 전하 전송 트랜지스터들은 플로팅 디퓨젼 영역(FD)을 공유할 수 있다.

도 3a와 도 3b 각각에 예시된 A-A'방향을 따라, 서브픽셀 영역(SPX1)은 트랜지스터의 게이트(TRG), 포토다이오드(PD) 또는 포토다이오드 부분 영역(PPR), 및 수직 전송 게이트(VTG)를 포함한다. 4개의 서브픽셀 영역들(SPX1~SPX4) 각각의 가로 길이(LE)와 세로 길이(HE)는 동일하다.

서브픽셀 영역들(SPX1~SPX4) 각각에 수직 전송 게이트(VTG)가 형성됨에 따라, 트랜지스터와 포토다이오드(PD) 사이의 분리가 쉬워져서 상기 트랜지스터의 공간적인 배치의 제약이 작아진다.

도 3b를 참조하면, 게이트(TRG)를 포함하는 트랜지스터는 소스/드레인 영역 (S/D_R)과 드레인/소스 영역(D/S_R)을 포함한다. 여기서, 소스/드레인 영역(S/D_R)은 제1전극과 접속되고 드레인/소스 영역(D/S_R)은 제2전극과 접속된다.

도 3a와 도 3b에 도시된 VTG는 도 4a에 도시된 해당 게이트(G1_1~G1_4, 및 G2_1~G2_4)에 대응되고, 도 5a에 도시된 해당 게이트(G1_1~G1_8, 및 G2_1~G2_8)에 대응되고, 도 6a에 도시된 해당 게이트(G1_1~G1_16, 및 G2_1~G2_16)에 대응된다.

도 3a와 도 3b에 도시된 FD는 도 4a, 도 5a, 및 도 6a에 도시된 해당 플로딩 디퓨젼 영역(FD1a와 FD2a)에 대응된다.

도 3a와 도 3b에 도시된 TRG는 도 4a에 도시된 해당 게이트(G11, G12, G13, G14_1, G15, DG, G21, G22, G23, G24-1, G24_2, G24_3, 및 G25)에 대응되고, 도 5a에 도시된 해당 게이트(G11, G12, G13, G14_1, G14_2, G15, DG, G21, G22, G23, G24-1, G24_2, 및 G25)에 대응되고, 도 6a에 도시된 해당 게이트(G11, G12_1, G12_2, G12_3, G13, 14a, 14b, G15, DG, G21, G22_1, G22_2, G22_3, G23, 24a, 24b, 24c, 24d, 및 G25)에 대응된다.

도 4a는 각각이 4개씩의 광전 변환 소자들을 포함하는 제1픽셀과 제2픽셀의 평면도이다. 도 2 내지 도 4a를 참조하면, 제1픽셀(112)의 구조와 제2픽셀(113)의 구조는 동일하다. 제1픽셀(112)은 4개의 서브픽셀 영역들을 포함하고, 제2픽셀 (113)은 4개의 서브픽셀 영역들을 포함한다. 각 서브픽셀 영역에 포함된 구성들은 도 2를 참조하면 이해될 수 있다.

도 2와 도 4a를 참조하면, FDTI 공정에 따라 제1픽셀(112)에는 4개의 광전 변환 소자들(PD1_1~PD1_4)과 4개의 전하 전송 트랜지스터들(TT1_1~TT1_4)이 형성되고, 제2픽셀(113)에는 4개의 광전 변환 소자들(PD2_1~PD2_4)과 4개의 전하 전송 트랜지스터들(TT2_1~TT2_4)이 형성된다.

제1픽셀(112)의 각 전하 전송 트랜지스터(TT1_1~TT1_4)는 서로 다른 서브픽셀 영역에 형성된 각 VTG(G1_1~G1_4)를 포함하고, 제2픽셀(113)의 각 전하 전송 트랜지스터(TT2_1~TT2_4)는 서로 다른 서브픽셀 영역에 형성된 각 VTG(G2_1~G2_4)를 포함한다.

4개의 전하 전송 트랜지스터들(TT1_1~TT1_4)은 제1플로팅 디퓨전 영역 (FD1a)을 공유하는 구조를 갖고, 4개의 전하 전송 트랜지스터들(TT2_1~TT2_4)은 제4플로팅 디퓨전 영역(FD2a)을 공유하는 구조를 갖는다.

제1픽셀(112)에 포함된 4개의 서브픽셀 영역들 각각과 제2픽셀(113)에 포함된 4개의 서브픽셀 영역들 각각은 FDTI에 의해 서로 분리된다. 실시 예들에 따라, 서브픽셀 영역들 사이에 형성된 FDTI로 제2음의 전압(예를 들면, -1.5V)이 공급될 수 있다.

예를 들면, FDTI에는 절연 물질(insulating material), 예를 들면 이산화 규소(silicon dioxide(SiO2)) 또는 다른 유전체 물질(dielectric material)이 가득 채워져(filled with)있어, 상기 FDTI는 각 서브픽셀 영역을 전기적으로 절연 (isolation)할 수 있다.

4개의 전하 전송 트랜지스터들(TT1_1~TT1_4) 각각의 제1전극은 제1전송 라인 (FL1)을 통해 제1플로팅 디퓨전 노드(ND1_1)에 접속되고, 4개의 전하 전송 트랜지스터들(TT1_1~TT1_4) 각각의 제2전극은 4개의 광전 변환 소자들(PD1_1~PD1_4) 각각의 제1단자에 접속되고, 4개의 광전 변환 소자들(PD1_1~PD1_4) 각각의 제2단자는 음 전압 공급 라인(NN)에 접속된다. 예를 들면, 각 광전 변환 소자(PD1_1~PD1_4)가 포토다이오드일 때, 제1단자는 캐소드(cathod)이고 제2단자는 애노드일 수 있다.

도 4a에서 더미 트랜지스터(DTr)의 제1전극은 음 전압 공급 라인(NN)에 접속되고, 제2전극은 해당 전압 노드(NP1과 NP2)에 접속된다. 실시 예에 따라, 더미 트랜지스터(DTr)의 바디로 공급되는 바디 전압(body voltage)은 더미 트랜지스터 (DTr)의 게이트(DG)로 공급된다.

도 4a를 참조하면, 제1픽셀(112)에서 각 게이트(G11과 G12)를 포함하는 각 트랜지스터(TR1_1과 TR1_2)는 동일한 서브픽셀 영역에 형성된다. 도 3a를 참조하여 설명한 바와 같이, 트랜지스터들(TR1_1과 TR1_2) 각각은 STI에 의해 서로 분리된다.

또한, 제2픽셀(113)에서 각 게이트(G21과 G22)를 포함하는 각 트랜지스터 (TR2_1과 TR2_2)는 동일한 서브픽셀 영역에 형성된다. 도 3a를 참조하여 설명한 바와 같이, 트랜지스터들(TR2_1과 TR2_2) 각각은 STI에 의해 서로 분리된다.

도 3a와 도 4a를 참조하면, 하나의 서브픽셀 영역에 복수개의 트랜지스터들이 형성될 때, 상기 복수개의 트랜지스터들 각각은 STI에 의해 서로 분리된다.

도 2와 도 4a를 참조하면, 제1접속 라인(ML1)은 제1접속 노드(ND1_2)와 제3접속 노드(ND2_2)를 전기적으로 접속하고, 제2접속 라인(ML2)은 제2접속 노드 (ND1_3)와 제4접속 노드(ND2_3)를 전기적으로 접속한다.

도 4b는 도 2의 제2픽셀에 포함된 제2소스 팔로워 트랜지스터의 회로도의 실시 예이다. 제1소스 팔로워 트랜지스(SF1)의 구조와 제2소스 팔로워 트랜지스(SF2)의 구조는 서로 동일하므로, 병렬로 접속된 3개의 서브-소스 팔로워 트랜지스터들 (SF2_1, SF2_2, 및 SF2_3)을 포함하는 제2소스 팔로워 트랜지스(SF2)가 도 4b에 예시적으로 도시되고 설명된다.

3개의 서브-소스 팔로워 트랜지스터들(SF2_1, SF2_2, 및 SF2_3) 중에서 하나 (SF2_1)는 제2픽셀(113)에 형성되고, 나머지 두 개(SF2_2와 SF2_3)는 제1픽셀 (112)에 형성된다. 제2소스 팔로워 트랜지스(SF2)에 포함된 3개의 서브-소스 팔로워 트랜지스터들(SF2_1, SF2_2, 및 SF2_3)의 게이트들(G24_1, G24_2, 및 G24_3)은 메탈 콘택들을 통해 제2전송 라인(FL2)에 접속된다.

제1픽셀(112)의 제1소스 팔로워 트랜지스(SF1)에 포함된 3개의 서브-소스 팔로워 트랜지스터들 중에서 하나는 제1픽셀(112)에 형성되고, 나머지 두 개는 제1픽셀(112)에 바로 인접하는 픽셀(예를 들면, 111)에 형성된다. 제1소스 팔로워 트랜지스(SF1)에 포함된 3개의 서브-소스 팔로워 트랜지스터들의 게이트들은 메탈 콘택들을 통해 제1전송 라인(FL1)에 접속된다.

제2픽셀(113)에 인접하는 픽셀의 소스 팔로워 트랜지스에 포함된 3개의 서브-소스 팔로워 트랜지스터들 중에서 하나는 상기 픽셀에 형성되고, 나머지 두 개는 제2픽셀(113)에 형성된다. 제2픽셀(113)에 인접하는 픽셀의 소스 팔로워 트랜지스에 포함된 3개의 서브-소스 팔로워 트랜지스터들의 게이트들은 메탈 콘택들을 통해 제3전송 라인(FL3)에 접속된다.

도 4b의 각 서브-소스 팔로워 트랜지스터(SF2_1, SF2_2, 및 SF2_3)의 게이트 (G24_1, G24_2, 및 G24_3)는 메탈 콘택과 제2전송 라인(FL2)를 통해 제4플로팅 디퓨전 노드(ND2_1)에 접속된다.

서브-소스 팔로워 트랜지스터들(SF2_1, SF2_2, 및 SF2_3) 중에서 제2픽셀 (113)에 구현된 서브-소스 팔로워 트랜지스터(SF2_1)의 제1전극은 제6접속 노드 (ND2_4)에 접속되고 제2전극은 제2전압 노드(NP2)에 접속된다.

그러나, 서브-소스 팔로워 트랜지스터들(SF2_1, SF2_2, 및 SF2_3) 중에서 제1픽셀(112)에 구현된 각 서브-소스 팔로워 트랜지스터(SF2_2와 SF2_3)의 제1전극은 제6접속 노드(ND2_4)에 접속되고 제2전극은 제1전압 노드(NP1)에 접속된다.

도 4a와 도 4b에 도시된 바와 같이, 게이트(G24_1)를 갖는 서브-소스 팔로워 트랜지스터(SF2_1)는 제2픽셀(113)에 형성되고, 게이트(G24_2)를 갖는 서브-소스 팔로워 트랜지스터(SF2_2)와 게이트(G24_3)를 갖는 서브-소스 팔로워 트랜지스터 (SF2_3)은 제1픽셀(112)에 형성된다. 이때, 제1픽셀(112)에 형성된 서브-소스 팔로워 트랜지스터들(SF2_2와 SF2_3) 각각은 STI에 의해 분리된다.

도 5a는 각각이 8개씩의 광전 변환 소자들을 포함하는 제1픽셀과 제2픽셀의 평면도이다. 제1픽셀(112)은 8개의 서브픽셀 영역들을 포함하고, 제2픽셀(113)은 8개의 서브픽셀 영역들을 포함한다.

도 1 내지 도 3b, 및 도 5a를 참조하면, FDTI 공정에 따라 제1픽셀(112)에는 8개의 광전 변환 소자들(PD1_1~PD1_8)과 8개의 전하 전송 트랜지스터들 (TT1_1~TT1_8)이 형성되고, 제2픽셀(113)에는 8개의 광전 변환 소자들 (PD2_1~PD2_8)과 8개의 전하 전송 트랜지스터들(TT2_1~TT2_8)이 형성된다.

제1픽셀(112)의 각 전하 전송 트랜지스터(TT1_1~TT1_8)는 서로 다른 서브픽셀 영역에 형성된 각 VTG(G1_1~G1_8)를 포함하고, 제2픽셀(113)의 각 전하 전송 트랜지스터(TT2_1~TT2_8)는 서로 다른 서브픽셀 영역에 형성된 각 VTG(G2_1~G2_8)를 포함한다.

제1픽셀(112)에 포함된 8개의 서브픽셀 영역들 각각과 제2픽셀(113)에 포함된 8개의 서브픽셀 영역들 각각은 FDTI에 의해 서로 분리된다.

8개의 전하 전송 트랜지스터들(TT1_1~TT1_8) 각각의 제1전극은 제1전송 라인 (FL1)을 통해 제1플로팅 디퓨전 노드(ND1_1)에 접속되고, 제2전극은 8개의 광전변환 소자들(PD1_1~PD1_8) 각각의 제1단자에 접속된다. 8개의 광전변환 소자들 (PD1_1~PD1_8) 각각의 제2단자는 음 전압 공급 라인(NN)에 접속된다.

도 5a에서 더미 트랜지스터(DTr)의 제1전극은 음 전압 공급 라인(NN)에 접속되고, 더미 트랜지스터(DTr)의 제2전극은 해당 전압 노드(NP1과 NP2)에 접속된다. 실시 예에 따라, 더미 트랜지스터(DTr)의 바디로 공급되는 바디 전압은 더미 트랜지스터(DTr)의 게이트(DG)로 공급된다.

도 5b는 도 2의 제1픽셀에 포함된 제2소스 팔로워 트랜지스터의 회로도의 실시 예이다.

제1픽셀(112)의 제1소스 팔로워 트랜지스터(SF1)의 구조와 제2픽셀(113)의 제2소스 팔로워 트랜지스터(SF2)의 구조는 동일하므로, 제1소스 팔로워 트랜지스터 (SF1)의 구조가 도 5b를 참조하여 설명된다.

도 5b를 참조하면, 제1픽셀(112)의 제1소스 팔로워 트랜지스터(SF1)는 병렬 접속된 두 개의 서브-소스 팔로워 트랜지스터들(SF1_1과 SF1_2)을 포함한다.

두 개의 서브-소스 팔로워 트랜지스터들(SF1_1과 SF1_2) 각각은 서로 다른 서브픽셀 영역에 형성된다.

도 2와 도 5a를 참조하면, 제1접속 라인(ML1)은 제2플로팅 디퓨전 영역 (FD1b)에 접속된 제1접속 노드(ND1_2)와 제5플로팅 디퓨전 영역(FD2b)에 접속된 제3접속 노드(ND2_2)를 전기적으로 접속하고, 제2접속 라인(ML2)은 제3플로팅 디퓨전 영역(FD1c)에 접속된 제2접속 노드(ND1_3)와 제6플로팅 디퓨전 영역(FD2c)에 접속된 제6접속 노드(ND2_3)를 전기적으로 접속한다.

도 6a는 각각이 16개씩의 광전 변환 소자들을 포함하는 제1픽셀과 제2픽셀의 평면도이다.

도 1 내지 도 3b, 및 도 6a를 참조하면, FDTI 공정에 따라 제1픽셀(112)에는 16개의 광전 변환 소자들(PD1_1~PD1_16)과 16개의 전하 전송 트랜지스터들 (TT1_1~TT1_16)이 형성되고, 제2픽셀(113)에는 16개의 광전 변환 소자들 (PD2_1~PD2_16)과 16개의 전하 전송 트랜지스터들(TT2_1~TT2_16)이 형성된다.

제1픽셀(112)의 각 전하 전송 트랜지스터(TT1_1~TT1_16)는 서로 다른 서브픽셀 영역에 형성된 각 VTG(G1_1~G1_16)를 포함하고, 제2픽셀(113)의 각 전하 전송 트랜지스터(TT2_1~TT2_16)는 서로 다른 서브픽셀 영역에 형성된 각 VTG (G2_1~G2_16)를 포함한다.

제1픽셀(112)에 포함된 16개의 서브픽셀 영역들 각각과 제2픽셀(113)에 포함된 16개의 서브픽셀 영역들 각각은 FDTI에 의해 서로 분리된다.

16개의 전하 전송 트랜지스터들(TT1_1~TT1_16) 각각의 제1전극은 제1전송 라인(FL1)을 통해 제1플로팅 디퓨전 노드(ND1_1)에 접속되고, 16개의 전하 전송 트랜지스터들(TT1_1~TT1_16) 각각의 제2전극은 16개의 광전 변환 소자들(PD1_1~PD1_16) 각각의 제1단자에 접속된다. 각 광전 변환 소자(PD1_1~PD1_16)의 제2단자는 음 전압 공급 라인(NN)에 접속된다.

도 6b는 도 2의 제1픽셀에 포함된 제2트랜지스터의 회로도의 실시 예이고, 도 6c는 도 2의 제2픽셀에 포함된 제2소스 팔로워 트랜지스터의 회로도의 실시 예이다.

도 2, 도 6a, 도 6b, 및 도 6c를 참조하면, 제2트랜지스터(TR1_2)와 제4트랜지스터(TR2_2)의 구조는 동일하므로, 병렬로 접속된 3개의 서브-트랜지스터들 (TR1_2a, TR1_2b, 및 TR1_2c)을 포함하는 제2트랜지스터(TR1_2)의 회로도가 도 6b에 예시된다. 3개의 서브-트랜지스터들(TR1_2a, TR1_2b, 및 TR1_2c) 각각은 서로 다른 서브픽셀 영역에 형성된다.

제1소스 팔로워 트랜지스터(SF1)와 제2소스 팔로워 트랜지스터(SF2)의 구조는 동일하므로, 병렬로 접속된 4개의 서브-트랜지스터들(SF2a, SF2b, SF2c, 및 SF2d)의 회로도가 도 6c에 예시된다.

도 6a를 참조하면, 제1소스 팔로워 트랜지스터(SF1)는 병렬로 접속된 4개의 서브-트랜지스터들을 포함하고, 상기 4개의 서브-트랜지스터들 중에서 두 개는 제1픽셀(112)에 형성되고, 나머지 두 개는 제1픽셀(112)에 바로 인접한 픽셀(예를 들면, 111)에 형성된다.

도 6c를 참조하면, 제2소스 팔로워 트랜지스터(SF2)는 병렬로 접속된 4개의 서브-트랜지스터들(SF2a, SF2b, SF2c, 및 SF2d)을 포함하고, 4개의 서브-트랜지스터들(SF2a, SF2b, SF2c, 및 SF2d) 중에서 두 개(SF2a와 SF2b)는 제2픽셀(113)에 형성되고 나머지 두 개(SF2c와 SF2d)는 제1픽셀(112)에 형성된다. 각 서브-트랜지스터(SF2a, SF2b, SF2c, 및 SF2d)는 각 게이트(24a, 24b, 24c, 및 24d)를 포함한다.

도 7은 도 1의 이미지 센서가 높은 변환 이득 모드로 작동할 때 도 2에 도시된 제1픽셀과 제2픽셀로 공급되는 제어 신호들의 타이밍 도이다.

도 1 내지 도 7를 참조하면, 이미지 센서(100)가 제1변환 이득 모드(예를 들면, 높은 변환 이득(high conversion gain(HCG)) 모드)로 작동할 때 제어 신호 생성기(150)는, 높은 변환 이득 모드로 작동함을 나타내는 모드 제어 신호(MODE_ctl)에 따라, 도 7에 도시된 파형들을 갖는 제어 신호들(TG1, SEL1, RG1, DCG1_1, DCG1_2, RG2, DCG2_1, 및 DCG2_2)을 생성하여 제1픽셀(112)과 제2픽셀(113)로 공급한다.

여기서, 제1전하 전송 제어 신호(TG1)는 제1그룹의 전하 전송 트랜지스터들 (TT1_1~TT1_k) 각각의 게이트(G1_1~G1_k)로 공급되는 제1그룹의 전하 전송 제어 신호들(TG1_1~TG1_k)을 총칭하고, 제1그룹의 전하 전송 제어 신호들(TG1_1~TG1_k) 각각의 파형은 제1전하 전송 제어 신호(TG1)의 파형과 동일하다고 가정한다.

제2전하 전송 제어 신호(TG2)는 제2그룹의 전하 전송 트랜지스터들 (TT2_1~TT2_k) 각각의 게이트(G2_1~G2_k)로 공급되는 제2그룹의 전하 전송 제어 신호들(TG2_1~TG2_k)을 총칭하고, 제2그룹의 전하 전송 제어 신호들(TG2_1~TG2_k) 각각의 파형은 제2전하 전송 제어 신호(TG2)의 파형과 동일하다고 가정한다.

제1리셋 신호(RG1)는 제1리셋 트랜지스터(RT1)의 게이트(G13)로 공급되고, 제1변환 이득 제어 신호(DCG1_1)는 제1제어 트랜지스터(TR1_1)의 게이트(G11)로 공급되고, 제2변환 이득 제어 신호(DCG1_2)는 제2제어 트랜지스터(TR1_2)의 게이트 (G12)로 공급되고, 제1선택 신호(SEL1)는 제1선택 트랜지스터(ST1)의 게이트(G15)로 공급된다.

제2리셋 신호(RG2)는 제2리셋 트랜지스터(RT2)의 게이트(G23)로 공급되고, 제3변환 이득 제어 신호(DCG2_1)는 제3제어 트랜지스터(TR2_1)의 게이트(G21)로 공급되고, 제4변환 이득 제어 신호(DCG2_2)는 제4제어 트랜지스터(TR2_2)의 게이트 (G22)로 공급되고, 제2선택 신호(SEL2)는 제2선택 트랜지스터(ST2)의 게이트(G24)로 공급된다.

이때, 각 트랜지스터(TT1_1~TT1_k, ST1, SF1, TR1_1, TR1_2, RT1, TT2_1~TT2_k, ST2, SF2, TR2_1, TR2_2, 및 RT2)는 n-타입 MOS 트랜지스터라고 가정한다.

도 7 내지 도 9에서 'H'는 n-타입 MOS 트랜지스터를 턴-온하기 위한 하이 레벨을 의미하고, 'L'은 n-타입 MOS 트랜지스터를 턴-오프하기 위한 로우 레벨을 의미한다.

높은 변환 이득(HCG) 모드를 수행하기 위해, 제어 신호 생성기(150)는 셔터 시간 구간(SHT1) 동안 두 번 토글링하는 제1전하 전송 제어 신호(TG1)를 생성한다.

제어 신호 생성기(150)는 제1픽셀(112)로부터 출력된 제1픽셀 신호(PIX1)를 리드아웃하는 제1리드아웃 시간 구간(ReadT1) 동안에는 제1펄스 신호(TG1a)와 제2펄스 신호(TG1b)를 포함하는 제1전하 전송 제어 신호(TG1)를 생성하다.

제2픽셀(113)로부터 출력된 제1픽셀 신호(PIX1)를 리드아웃하는 제2리드아웃 시간 구간(ReadT2) 동안에는 제3펄스 신호(TG2a)와 제4펄스 신호(TG2b)를 포함하는 제2전하 전송 제어 신호(TG2)를 생성한다.

실시 예들에 따라, 제1리드아웃 시간 구간(ReadT1) 동안 도 2와 도 4a에 도시된 제1픽셀(112)에 포함된 4개의 전하 전송 트랜지스터들(TT1_1~TT1_4) 중에서 2개의 전하 전송 트랜지스터들(TT1_1과 TT1_2, 또는 TT1_1과 TT1_3)만이 하이 레벨을 갖는 제1펄스 신호(TG1a)에 응답하여 턴-온되고, 4개의 전하 전송 트랜지스터들(TT1_1~TT1_4) 중에서 나머지 2개의 전하 전송 트랜지스터들(TT1_3과 TT1_4, 또는 TT1_2와 TT1_4)만이 하이 레벨을 갖는 제2펄스 신호(TG1b)에 응답하여 턴-온될 수 있다.

또한, 제2리드아웃 시간 구간(ReadT2) 동안 도 2와 도 4a에 도시된 제2픽셀 (113)에 포함된 4개의 전하 전송 트랜지스터들(TT2_1~TT2_4) 중에서 2개의 전하 전송 트랜지스터들(TT2_1과 TT2_2, 또는 TT2_1과 TT2_3)만이 하이 레벨을 갖는 제3펄스 신호(TG2a)에 응답하여 턴-온되고, 4개의 전하 전송 트랜지스터들(TT2_1~TT2_4) 중에서 나머지 2개의 전하 전송 트랜지스터들(TT2_3과 TT2_4, 또는 TT2_2와 TT2_4)만이 하이 레벨을 갖는 제4펄스 신호(TG2b)에 응답하여 턴-온될 수 있다.

실시 예들에 따라, 제1리드아웃 시간 구간(ReadT1) 동안 도 2와 도 5a에 도시된 제1픽셀(112)에 포함된 8개의 전하 전송 트랜지스터들(TT1_1~TT1_8) 중에서 4개의 전하 전송 트랜지스터들((TT1_1, TT1_2, TT1_5, 및 TT1_6), 또는 (TT1_1, TT1_3, TT1_5, 및 TT1_7))만이 하이 레벨을 갖는 제1펄스 신호(TG1a)에 응답하여 턴-온되고, 8개의 전하 전송 트랜지스터들(TT1_1~TT1_8) 중에서 나머지 4개의 전하 전송 트랜지스터들((TT1_3, TT1_4, TT1_7, 및 TT1_8), 또는 (TT1_2, TT1_4, TT1_6, 및 TT1_8))만이 하이 레벨을 갖는 제2펄스 신호(TG1b)에 응답하여 턴-온될 수 있다.

또한, 제2리드아웃 시간 구간(ReadT2) 동안 도 2와 도 5a에 도시된 제2픽셀(113)에 포함된 8개의 전하 전송 트랜지스터들(TT2_1~TT2_8) 중에서 4개의 전하 전송 트랜지스터들((TT2_1, TT2_2, TT2_5, 및 TT2_6), 또는 (TT2_1, TT2_3, TT2_5, 및 TT2_7))만이 하이 레벨을 갖는 제3펄스 신호(TG2a)에 응답하여 턴-온되고, 8개의 전하 전송 트랜지스터들(TT2_1~TT2_8) 중에서 나머지 4개의 전하 전송 트랜지스터들((TT2_3, TT2_4, TT2_7, 및 TT2_8), 또는 (TT2_2, TT2_4, TT2_6, 및 TT2_8))만이 하이 레벨을 갖는 제4펄스 신호(TG2b)에 응답하여 턴-온될 수 있다.

실시 예들에 따라, 제1리드아웃 시간 구간(ReadT1) 동안 도 2와 도 6a에 도시된 제1픽셀(112)에 포함된 16개의 전하 전송 트랜지스터들(TT1_1~TT1_16) 중에서 8개의 전하 전송 트랜지스터들((TT1_1, TT1_2, TT1_5, TT1_6, TT1_9, TT1_10, TT1_13, 및 TT1_14), 또는 (TT1_1, TT1_3, TT1_5, TT1_7, TT1_9, TT1_11, TT1_13, 및 TT1_15))만이 하이 레벨을 갖는 제1펄스 신호(TG1a)에 응답하여 턴-온되고, 16개의 전하 전송 트랜지스터들 (TT1_1~TT1_16) 중에서 나머지 8개의 전하 전송 트랜지스터들((TT1_3, TT1_4, TT1_7, TT1_8, TT1_11, TT1_12, TT1_15, 및 TT1_16), 또는 (TT1_2, TT1_4, TT1_6, TT1_8, TT1_10, TT1_12, TT1_14, 및 TT1_16))만이 하이 레벨을 갖는 제2펄스 신호 (TG1b)에 응답하여 턴-온될 수 있다.

또한, 제2리드아웃 시간 구간(ReadT2) 동안 도 2와 도 6a에 도시된 제2픽셀 (113)에 포함된 16개의 전하 전송 트랜지스터들(TT1_1~TT1_16) 중에서 8개의 전하 전송 트랜지스터들((TT2_1, TT2_2, TT2_5, TT2_6, TT2_9, TT2_10, TT2_13, 및 TT2_14), 또는 (TT2_1, TT2_3, TT2_5, TT2_7, TT2_9, TT2_11, TT2_13, 및 TT2_15))만이 하이 레벨을 갖는 제3펄스 신호(TG2a)에 응답하여 턴-온되고, 16개의 전하 전송 트랜지스터들(TT2_1~TT2_16) 중에서 나머지 8개의 전하 전송 트랜지스터들 ((TT2_3, TT2_4, TT2_7, TT2_8, TT2_11, TT2_12, TT2_15, 및 TT2_16), 또는 (TT2_2, TT2_4, TT2_6, TT2_8, TT2_10, TT2_12, TT2_14, 및 TT2_16))만이 하이 레벨을 갖는 제4펄스 신호(TG2b)에 응답하여 턴-온될 수 있다.

도 7의 제1리드아웃 시간 구간(ReadT1) 동안, 하이 레벨(H)을 갖는 각 제어 신호(SEL1, DCG1_2, RG1, DCG2_1, DCG2_2, 및 RG2)에 따라 각 트랜지스터(ST1, TR1_2, RT1, TR2_1, TR2_2, 및 RT2)는 턴-온되고, 로우 레벨(L)을 갖는 각 제어 신호(TG2, SEL2, 및 DCG1_1)에 따라 각 트랜지스터(TT2_1~TT2_k, ST2, TR1_1)는 턴-오프된다.

예를 들면, 오토 포커스(auto focus) 작동을 위해, 제1펄스 신호(TG1a)와 제2펄스 신호(TG1b)를 포함하는 제1전하 전송 제어 신호(TG1)가 생성되고, 제3펄스 신호(TG2a)와 제4펄스 신호(TG2b)를 포함하는 제2전하 전송 제어 신호(TG2)가 생성된다.

도 7의 제2리드아웃 시간 구간(ReadT2) 동안, 하이 레벨(H)을 갖는 각 제어 신호(SEL2, DCG1_1, DCG1_2, RG1, DCG2_2, 및 RG2)에 따라 각 트랜지스터(ST2, TR1_1, TR1_2, RT1, TR2_2, 및 RT2)는 턴-온되고, 로우 레벨(L)을 갖는 각 제어 신호(TG1, SEL1, 및 DCG2_1)에 따라 각 트랜지스터(TT1_1~TT1_k, ST1, 및 TR2_1)는 턴-오프된다.

제2리드아웃 시간 구간(ReadT2)에서 수행되는 제2리드아웃 작동은 제1리드아웃 시간 구간(ReadT1)에서 수행되는 제1리드아웃 작동이 종료된 직후에 시작된다.

도 8은 도 1의 이미지 센서가 중간 변환 모드로 작동할 때 도 2에 도시된 제1픽셀과 제2픽셀로 공급되는 제어 신호들의 타이밍 도이다.

도 1 내지 도 6c, 및 도 8을 참조하면, 이미지 센서(100)가 제2변환 이득 모드(예를 들면, 중간 변환 이득(medium conversion gain(MCG)) 모드)로 작동할 때 제어 신호 생성기(150)는 중간 변환 이득(MCG) 모드로 작동함을 나타내는 모드 제어 신호(MODE_ctl)에 따라 도 8에 도시된 파형들을 갖는 제어 신호들(TG1, SEL1, DCG1_1, DCG1_2, RG1, DCG2_1, DCG2_2, 및 RG2)을 생성하여 제1픽셀(112)과 제2픽셀(113)로 공급한다.

도 8의 제1리드아웃 시간 구간(ReadT1) 동안, 하이 레벨(H)을 갖는 각 제어 신호(SEL1, DCG1_1, RG1, DCG2_1, 및 RG2)에 따라 각 트랜지스터(ST1, TR1_1, RT1, TR2_1, 및 RT2)는 턴-온되고, 로우 레벨(L)을 갖는 각 제어 신호(SEL2, TG2, DCG1_2, 및 DCG2_2)에 따라 각 트랜지스터(ST2, TT2_1~TT2_k, TR1_2, 및 TR2_2)는 턴-오프된다.

도 8의 제2리드아웃 시간 구간(ReadT2) 동안, 하이 레벨(H)을 갖는 각 제어 신호(SEL2, DCG1_1, RG1, DCG2_1, 및 RG2)에 따라 각 트랜지스터(ST2, TR1_1, RT1, TR2_1, 및 RT2)는 턴-온되고, 로우 레벨(L)을 갖는 각 제어 신호(SEL1, TG1, DCG1_2, 및 DCG2_2)에 따라 각 트랜지스터(ST1, TT1_1~TT1_k, TR1_2, 및 TR2_2)는 턴-오프된다.

도 8에 도시된 바와 같이, 제1리드아웃 시간 구간(ReadT1)과 제2리드아웃 시간 구간(ReadT2)이 구분되도록, 제1리드아웃 시간 구간(ReadT1)과 제2리드아웃 시간 구간(ReadT2) 사이에서 각 변환 이득 제어 신호(DCG1_1과 DCG2_1)는 아주 짧게 1회 토글링한다.

도 9는 도 1의 이미지 센서가 낮은 변환 이득 모드로 작동할 때 도 2에 도시된 제1픽셀과 제2픽셀로 공급되는 제어 신호들의 타이밍 도이다.

도 1 내지 도 6c, 및 도 9를 참조하면, 이미지 센서(100)가 제3변환 이득 모드(예를 들면, 낮은 변환 이득(low conversion gain(LCG)) 모드)로 작동할 때 제어 신호 생성기(150)는 낮은 변환 이득(LCG) 모드로 작동함을 나타내는 모드 제어 신호(MODE_ctl)에 따라 도 9에 도시된 파형들을 갖는 제어 신호들(TG1, SEL1, TG2, SEL2, DCG1_1, DCG1_2, RG1, DCG2_1, DCG2_2, 및 RG2)을 생성하여 제1픽셀(112)과 제2픽셀(113)로 공급한다.

도 9의 제1리드아웃 시간 구간(ReadT1) 동안, 하이 레벨(H)을 갖는 각 제어 신호(SEL1, DCG1_1, DCG1_2, DCG2_1, 및 DCG2_2)에 따라 각 트랜지스터(ST1, TR1_1, TR1_2, TR2_1, 및 TR2_2)는 턴-온되고, 로우 레벨(L)을 갖는 각 제어 신호 (SEL2, TG2, RG1, 및 RG2)에 따라 각 트랜지스터(ST2, TT2_1~TT2_k, RT1, 및 Rt2)는 턴-오프된다.

도 9의 제2리드아웃 시간 구간(ReadT2) 동안, 하이 레벨(H)을 갖는 각 제어 신호(SEL2, DCG1_1, DCG1_2, DCG2_1, 및 DCG2_2)에 따라 각 트랜지스터(ST2, TR1_1, TR1_2, TR2_1, 및 TR2_2)는 턴-온되고, 로우 레벨(L)을 갖는 각 제어 신호 (SEL1, TG1, RG1, 및 RG2)에 따라 각 트랜지스터(ST1, TT1_1~TT1_k, RT1, 및 Rt2)는 턴-오프된다.

도 8에 도시된 바와 같이, 제1리드아웃 시간 구간(ReadT1)과 제2리드아웃 시간 구간(ReadT2)이 구분되도록, 제1리드아웃 시간 구간(ReadT1)과 제2리드아웃 시간 구간(ReadT2) 사이에서 리셋 신호(RG1과 RG2)는 아주 짧게 1회 토글링한다.

실시 예들에 따라, 각 픽셀(111과 112)에 포함된 광전 변환 소자들 (PD1_1~PD1_k, 및 PD2_1~PD2_k)의 개수가 4개일 때(k가 4일 때), 낮은 변환 이득 모드의 변환 이득을 LCG(또는 제3값)라고 정의하고, 중간 변환 이득 모드의 변환 이득을 MCG(또는 제2값)라고 정의하고, 높은 변환 이득 모드의 변환 이득을 HCG(또는 제1값)라고 정의 했을 때, 상기 HCG는 상기 MCG보다 크고, 상기 MCG는 상기 LCG보다 크다.

실시 예에 따라, LCG에 대한 MCG의 비율은 2(=MCG/LCG)일 수 있고, LCG에 대한 HCG의 비율은 4(=HCG/LCG)일 수 있다.

실시 예들에 따라, 각 픽셀(112과 113)에 포함된 광전 변환 소자들 (PD1_1~PD1_k, 및 PD2_1~PD2_k)의 개수가 8개일 때(즉, k가 8일 때), HCG는 MCG보다 크고, 상기 MCG는 LCG보다 크다.

실시 예에 따라, LCG에 대한 MCG의 비율은 2(=MCG/LCG)일 수 있고, LCG에 대한 HCG의 비율은 8(=HCG/LCG)일 수 있다. 또는 LCG에 대한 MCG의 비율은 4(=MCG/LCG)일 수 있고, LCG에 대한 HCG의 비율은 8(=HCG/LCG)일 수 있다.

실시 예들에 따라, 각 픽셀(112과 113)에 포함된 광전 변환 소자들 (PD1_1~PD1_k, 및 PD2_1~PD2_k)의 개수가 16개일 때(즉, k가 16일 때), HCG는 MCG보다 크고, 상기 MCG는 LCG보다 크다.

실시 예에 따라 각 소스 팔로워 트랜지스터(SF1과 SF2)의 LCG가 7.5㎶/e-이고, MCG가 30㎶/e-이고, HCG가 120㎶/e-이면, LCG에 대한 MCG의 비율은 4(=MCG/LCG)일 수 있고, LCG에 대한 HCG의 비율은 16(=HCG/LCG)일 수 있다.

도 10은 도 1에 도시된 이미지 센서의 구현 예를 나타내는 블록도이다.

도 1과 도 10을 참조하면, 이미지 센서(100A)는 제1반도체 칩(210)과 제2반도체 칩(220)을 포함할 수 있다. 제1반도체 칩(210)에는 픽셀 어레이(110)가 집적되고, 제2반도체 칩(220)에는 리드아웃 회로(120)와 제어 신호 생성기(150)가 집적될 수 있다. 실시 예들에 따라, 이미지 센서(110)는 하나의 반도체 칩에 집적될 수 있다.

도 11은 도 1에 도시된 이미지 센서를 포함하는 이미지 처리 장치의 블록도이다. 도 11을 참조하면, 이미징(imaging) 장치 또는 이미지 처리 시스템이라고도 불리는 이미지 처리 장치(300)는 카메라 모듈(310), 프로세서(320), 및 디스플레이 장치(330)를 포함한다.

이미지 처리 장치(300)는 컴퓨터 시스템, 모바일 장치, CCTV 시스템, 웨어러블 컴퓨터, 또는 차량용 인포테인먼트(In-Vehicle Infotainment)에 사용될 수 있다. 모바일 장치의 예들은 스마트폰, 랩탑 컴퓨터, 모바일 인터넷 장치(mobile internet device(MID)), 사물 인터넷(Internet of Things(IoT)) 장치, 및 드론 등을 포함한다.

카메라 모듈(310)의 이미지 센서(110 또는 100a)는 렌즈(312)를 이용하여 피사체를 촬영하고, 촬영된 피사체에 해당하는 영상 신호를 생성하고, 상기 영상 신호를 이미지 신호 프로세서(314)로 전송한다. 이미지 센서(110 또는 100A)의 구조는 도 10을 참조하여 설명된 이미지 센서(100A)일 수 있다.

이미지 신호 프로세서(314)에 의해 처리된 이미지 데이터는 프로세서(320)로 전송되고, 프로세서(320)는 상기 처리된 이미지 데이터에 해당하는 영상을 디스플레이 장치(330)를 통해 디스플레이할 수 있다. 프로세서(320)는 CPU 또는 애플리케이션 프로세서(application processor)일 수 있고, 디스플레이 장치(330)는 LED (Light-Emitting Diode) 디스플레이 장치, OLED(Organic Light-Emitting Diode) 디스플레이 장치, 또는 AMOLED(Active-Matrix Organic Light-Emitting Diode) 디스플레이 장치일 수 있다.

다이나믹 레인지(dynamic range)는 20log(Saturation Signal/Dark Signal)로 정의 된다. Saturation Signal와 Dark Signal 각각은 픽셀(PIXEL) 또는 픽셀 어레이(110)로부터 출력되는 픽셀 신호일 수 있다.

본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

100: 이미지 센서
110: 픽셀 어레이
111: 제1픽셀
112: 제2픽셀
120: 리드아웃 회로
130: 램프 신호 생성기
140_1~140_n: 비교기
145_1~145_n: 상관 이중 샘플링 회로
150: 제어 신호 생성기
RT1: 제1리셋 트랜지스터
TR1_1: 제1트랜지스터
TR1_2: 제2트랜지스터
RT2: 제리셋 트랜지스터
TR2_1: 제3트랜지스터
TR2_2: 제4트랜지스터

Claims (10)

1. 매트릭스 형태로 배열된 픽셀들을 포함하고,
   상기 매트릭스 형태로 배열된 픽셀들 각각은 동일한 구조를 갖고 프론트 DTI (Front deep trench isolation(FDTI))에 의해 서로 분리되고,
   상기 매트릭스 형태로 배열된 픽셀들 중 제1픽셀은,
   제1플로팅 디퓨전 영역;
   각각이 상기 FDTI에 의해 분리된 제1그룹의 광전 변환 소자들;
   각각이 수직 전송 게이트를 포함하며 상기 제1그룹의 광전 변환 소자들 각각에 의해 생성된 광전하들을 상기 제1플로팅 디퓨전 영역으로 전송하는 제1그룹의 전하 전송 트랜지스터들;
   상기 제1플로팅 디퓨전 영역에 접속된 제1게이트를 포함하는 제1소스 팔로워 트랜지스터; 및
   상기 제1소스 팔로워 트랜지스터의 제1변환 이득을 조절하기 위해, 상기 제1플로팅 디퓨전 영역과 픽셀 전원 전압을 공급하는 전압 공급 라인 사이에 직렬로 접속된 제1트랜지스터, 제2트랜지스터, 및 제1리셋 트랜지스터를 포함하고,
   상기 제1트랜지스터, 상기 제2트랜지스터, 및 상기 제1리셋 트랜지스터 중 어느 하나는 상기 제1그룹의 광전 변환 소자들 중 제1광전 변환 소자와 함께 제1서브픽셀 영역에 형성되고,
   상기 제1트랜지스터, 상기 제2트랜지스터, 및 상기 제1리셋 트랜지스터 중 나머지 두 개 중에서 적어도 하나는 상기 제1그룹의 광전 변환 소자들 중 제2광전 변환 소자와 함께 제2서브픽셀 영역에 형성되고,
   상기 제1서브픽셀 영역과 상기 제2서브픽셀 영역은 상기 FDTI에 의해 분리된 픽셀 어레이.
2. 제1항에 있어서,
   상기 나머지 두 개 중에서 어느 하나는 상기 제2서브픽셀 영역에 형성되고,
   상기 나머지 두 개 중에서 다른 하나는 상기 제1그룹의 광전 변환 소자들 중 제3광전 변환 소자와 함께 제3서브픽셀 영역에 형성되고,
   상기 제2서브픽셀 영역과 상기 제3서브픽셀 영역은 상기 FDTI에 의해 분리된 픽셀 어레이.
3. 제1항에 있어서,
   상기 제1소스 팔로워 트랜지스터는 병렬 접속된 서브-소스 팔로워 트랜지스터들을 포함하고,
   상기 서브-소스 팔로워 트랜지스터들 각각의 게이트는 상기 제1플로팅 디퓨전 영역에 접속되고,
   상기 서브-소스 팔로워 트랜지스터들 각각은 복수 개의 서브픽셀 영역들 각각에 형성되고,
   상기 복수 개의 서브픽셀 영역들 각각은 상기 FDTI에 의해 서로 분리된 픽셀 어레이.
4. 제1항에 있어서,
   상기 제2트랜지스터는 병렬 접속된 서브-트랜지스터들을 포함하고,
   상기 서브-트랜지스터들 각각은 복수 개의 서브픽셀 영역들 각각에 형성되고,
   상기 복수 개의 서브픽셀 영역들 각각은 상기 FDTI에 의해 서로 분리된 픽셀 어레이.
5. 제1항에 있어서, 상기 제1픽셀에 인접한 제2픽셀은,
   제2플로팅 디퓨전 영역;
   각각이 상기 FDTI에 의해 분리된 제2그룹의 광전 변환 소자들;
   각각이 수직 전송 게이트를 포함하며 상기 제2그룹의 광전 변환 소자들 각각에 의해 생성된 광전하들을 상기 제2플로팅 디퓨전 영역으로 전송하는 제2그룹의 전하 전송 트랜지스터들;
   상기 제2플로팅 디퓨전 영역에 접속된 제2게이트를 포함하는 제2소스 팔로워 트랜지스터; 및
   상기 제2소스 팔로워 트랜지스터의 제2변환 이득을 조절하기 위해, 상기 제2플로팅 디퓨전 영역과 상기 전압 공급 라인 사이에 직렬로 접속된 제3트랜지스터, 제4트랜지스터, 및 제2리셋 트랜지스터를 포함하고,
   상기 제3트랜지스터, 상기 제4트랜지스터, 및 상기 제2리셋 트랜지스터 중 어느 하나는 상기 제2그룹의 광전 변환 소자들 중 제1광전 변환 소자와 함께 제3서브픽셀 영역에 형성되고,
   상기 제3트랜지스터, 상기 제4트랜지스터, 및 상기 제2리셋 트랜지스터 중 나머지 두 개 중에서 적어도 하나는 상기 제2그룹의 광전 변환 소자들 중 제2광전 변환 소자와 함께 제4서브픽셀 영역에 형성되고,
   상기 제3서브픽셀 영역과 상기 제4서브픽셀 영역은 상기 FDTI에 의해 분리된 픽셀 어레이.
6. 제5항에 있어서,
   상기 제3트랜지스터, 상기 제4트랜지스터, 및 상기 제2리셋 트랜지스터 중 상기 나머지 두 개 중에서 어느 하나는 상기 제4서브픽셀 영역에 형성되고,
   상기 제3트랜지스터, 상기 제4트랜지스터, 및 상기 제2리셋 트랜지스터 중 상기 나머지 두 개 중에서 다른 하나는 상기 제2그룹의 광전 변환 소자들 중 제3광전 변환 소자와 함께 제5서브픽셀 영역에 형성되고,
   상기 제4서브픽셀 영역과 상기 제5서브픽셀 영역은 상기 FDTI에 의해 분리된 픽셀 어레이.
7. 제5항에 있어서, 상기 픽셀 어레이는,
   상기 제1트랜지스터와 상기 제2트랜지스터 사이에 접속된 제1접속 노드, 및 상기 제3트랜지스터와 상기 제4트랜지스터 사이에 접속된 제3접속 노드 사이에 접속된 제1접속 라인; 및
   상기 제2트랜지스터와 상기 제1리셋 트랜지스터 사이에 접속된 제2접속 노드, 및 상기 제4트랜지스터와 상기 제2리셋 트랜지스터 사이에 접속된 제4접속 노드 사이에 접속된 제2접속 라인을 더 포함하는 픽셀 어레이.
8. 제7항에 있어서,
   상기 제1트랜지스터, 상기 제2트랜지스터, 상기 제1리셋 트랜지스터, 상기 제3트랜지스터, 상기 제4트랜지스터, 및 상기 제2리셋 트랜지스터 중에서 상기 제1트랜지스터만이 턴-오프될 때의 상기 제1변환 이득은 제1값을 갖고,
   상기 제1트랜지스터, 상기 제2트랜지스터, 상기 제1리셋 트랜지스터, 상기 제3트랜지스터, 상기 제4트랜지스터, 및 상기 제2리셋 트랜지스터 중에서 상기 제2트랜지스터와 상기 제4트랜지스터만이 턴-오프될 때의 상기 제1변환 이득은 제2값을 갖고,
   상기 제1값을 상기 제2값보다 큰 픽셀 어레이.
9. 각각이 동일한 구조를 갖고 프론트 DTI(Front deep trench isolation (FDTI))에 의해 서로 분리된 매트릭스 형태로 배열된 픽셀들을 포함하는 픽셀 어레이; 및
   상기 픽셀 어레이로부터 출력된 아날로그 픽셀 신호를 디지털 신호로 변환하는 아날로그-디지털 변환기를 포함하고,
   상기 매트릭스 형태로 배열된 픽셀들 중에서 제1픽셀은,
   제1플로팅 디퓨전 영역;
   각각이 상기 FDTI에 의해 분리된 제1그룹의 광전 변환 소자들;
   각각이 수직 전송 게이트를 포함하며 상기 제1그룹의 광전 변환 소자들 각각에 의해 생성된 광전하들을 상기 제1플로팅 디퓨전 영역으로 전송하는 제1그룹의 전하 전송 트랜지스터들;
   상기 제1플로팅 디퓨전 영역에 접속된 제1게이트를 포함하는 제1소스 팔로워 트랜지스터; 및
   상기 제1소스 팔로워 트랜지스터의 제1변환 이득을 조절하기 위해, 상기 제1플로팅 디퓨전 영역과 픽셀 전원 전압을 공급하는 전압 공급 라인 사이에 직렬로 접속된 제1트랜지스터, 제2트랜지스터, 및 제1리셋 트랜지스터를 포함하고,
   상기 제1트랜지스터, 상기 제2트랜지스터, 및 상기 제1리셋 트랜지스터 중 어느 하나는 상기 제1그룹의 광전 변환 소자들 중 제1광전 변환 소자와 함께 제1서브픽셀 영역에 형성되고,
   상기 제1트랜지스터, 상기 제2트랜지스터, 및 상기 제1리셋 트랜지스터 중 나머지 두 개 중에서 적어도 하나는 상기 제1그룹의 광전 변환 소자들 중 제2광전 변환 소자와 함께 제2서브픽셀 영역에 형성되고,
   상기 제1서브픽셀 영역과 상기 제2서브픽셀 영역은 상기 FDTI에 의해 분리된 이미지 센서.
10. 이미지 센서; 및
    상기 이미지 센서의 작동을 제어하는 프로세서를 포함하고,
    상기 이미지 센서는,
    각각이 동일한 구조를 갖고 프론트 DTI(Front deep trench isolation (FDTI))에 의해 서로 분리된 매트릭스 형태로 배열된 픽셀들을 포함하는 픽셀 어레이; 및
    상기 픽셀 어레이로부터 출력된 아날로그 픽셀 신호를 디지털 신호로 변환하는 아날로그-디지털 변환기를 포함하고,
    상기 매트릭스 형태로 배열된 픽셀들 중에서 제1픽셀은,
    제1플로팅 디퓨전 영역;
    각각이 상기 FDTI에 의해 분리된 제1그룹의 광전 변환 소자들;
    각각이 수직 전송 게이트를 포함하며 상기 제1그룹의 광전 변환 소자들 각각에 의해 생성된 광전하들을 상기 제1플로팅 디퓨전 영역으로 전송하는 제1그룹의 전하 전송 트랜지스터들;
    상기 제1플로팅 디퓨전 영역에 접속된 제1게이트를 포함하는 제1소스 팔로워 트랜지스터; 및
    상기 제1소스 팔로워 트랜지스터의 제1변환 이득을 조절하기 위해, 상기 제1플로팅 디퓨전 영역과 픽셀 전원 전압을 공급하는 전압 공급 라인 사이에 직렬로 접속된 제1트랜지스터, 제2트랜지스터, 및 제1리셋 트랜지스터를 포함하고,
    상기 제1트랜지스터, 상기 제2트랜지스터, 및 상기 제1리셋 트랜지스터 중 어느 하나는 상기 제1그룹의 광전 변환 소자들 중 제1광전 변환 소자와 함께 제1서브픽셀 영역에 형성되고,
    상기 제1트랜지스터, 상기 제2트랜지스터, 및 상기 제1리셋 트랜지스터 중 나머지 두 개 중에서 적어도 하나는 상기 제1그룹의 광전 변환 소자들 중 제2광전 변환 소자와 함께 제2서브픽셀 영역에 형성되고,
    상기 제1서브픽셀 영역과 상기 제2서브픽셀 영역은 상기 FDTI에 의해 분리된 이미지 처리 장치.
    
    
    
    

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