KR20230067788A - 3차원 반도체 소자 - Google Patents

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KR20230067788A
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황규만
박재현
최도영
하대원
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Abstract

본 발명은 3차원 반도체 소자에 관한 것으로, 더욱 상세하게는, 기판 상의 제1 활성 영역, 상기 제1 활성 영역은 하부 채널 패턴 및 상기 하부 채널 패턴의 양 측에 각각 배치되는 한 쌍의 하부 소스/드레인 패턴들을 포함하고; 상기 제1 활성 영역 상에 적층된 제2 활성 영역, 상기 제2 활성 영역은 상부 채널 패턴 및 상기 상부 채널 패턴의 양 측에 각각 배치되는 한 쌍의 상부 소스/드레인 패턴들을 포함하며; 상기 하부 채널 패턴과 상기 상부 채널 패턴 사이의 더미 채널 패턴; 상기 더미 채널 패턴의 양 측벽들 상에 각각 배치되는 한 쌍의 라이너 막들; 및 상기 하부 채널 패턴, 상기 더미 채널 패턴 및 상기 상부 채널 패턴 상의 게이트 전극을 포함한다. 상기 게이트 전극은, 상기 하부 채널 패턴 상의 하부 게이트 전극 및 상기 상부 채널 패턴 상의 상부 게이트 전극을 포함한다.

Description

3차원 반도체 소자{Three dimensional semiconductor device}
본 발명은 3차원 반도체 소자 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는 전계 효과 트랜지스터를 포함하는 3차원 반도체 소자 및 그의 제조 방법에 관한 것이다.
반도체 소자는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 소자의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소에 따라 반도체 소자의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 소자의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 소자를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 해결하고자 하는 과제는, 신뢰성이 향상된 3차원 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는, 신뢰성이 향상된 3차원 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명의 개념에 따른, 3차원 반도체 소자는, 기판 상의 제1 활성 영역, 상기 제1 활성 영역은 하부 채널 패턴 및 상기 하부 채널 패턴의 양 측에 각각 배치되는 한 쌍의 하부 소스/드레인 패턴들을 포함하고; 상기 제1 활성 영역 상에 적층된 제2 활성 영역, 상기 제2 활성 영역은 상부 채널 패턴 및 상기 상부 채널 패턴의 양 측에 각각 배치되는 한 쌍의 상부 소스/드레인 패턴들을 포함하며; 상기 하부 채널 패턴과 상기 상부 채널 패턴 사이의 더미 채널 패턴; 상기 더미 채널 패턴의 양 측벽들 상에 각각 배치되는 한 쌍의 라이너 막들; 및 상기 하부 채널 패턴, 상기 더미 채널 패턴 및 상기 상부 채널 패턴 상의 게이트 전극을 포함할 수 있다. 상기 게이트 전극은, 상기 하부 채널 패턴 상의 하부 게이트 전극 및 상기 상부 채널 패턴 상의 상부 게이트 전극을 포함할 수 있다.
본 발명의 다른 개념에 따른, 3차원 반도체 소자는, 기판 상의 제1 활성 영역, 상기 제1 활성 영역은 하부 채널 패턴 및 상기 하부 채널 패턴에 연결되는 하부 소스/드레인 패턴을 포함하고; 상기 제1 활성 영역 상에 적층된 제2 활성 영역, 상기 제2 활성 영역은 상부 채널 패턴 및 상기 상부 채널 패턴에 연결되는 상부 소스/드레인 패턴을 포함하며; 상기 하부 채널 패턴과 상기 상부 채널 패턴 사이의 더미 채널 패턴; 및 상기 하부 채널 패턴, 상기 더미 채널 패턴 및 상기 상부 채널 패턴 상의 게이트 전극을 포함할 수 있다. 상기 게이트 전극은, 상기 하부 채널 패턴과 상기 더미 채널 패턴 사이의 제1 부분, 및 상기 더미 채널 패턴과 상기 상부 채널 패턴 사이의 제2 부분을 포함하고, 상기 제1 부분은, 제1 일함수 금속을 포함하는 제1 금속 패턴 및 제2 일함수 금속을 포함하는 제2 금속 패턴을 포함하고, 상기 제2 부분은, 상기 제1 일함수 금속을 포함하는 제3 금속 패턴을 포함하며, 상기 제3 금속 패턴의 두께는 상기 제1 금속 패턴의 두께와 다를 수 있다.
본 발명의 또 다른 개념에 따른, 3차원 반도체 소자는, 기판 상의 하부 채널 패턴, 상기 하부 채널 패턴은 서로 이격되어 적층된 제1 반도체 패턴 및 제2 반도체 패턴을 포함하고; 상기 하부 채널 패턴 상의 상부 채널 패턴, 상기 상부 채널 패턴은 서로 이격되어 적층된 제3 반도체 패턴 및 제4 반도체 패턴을 포함하며; 상기 제2 반도체 패턴과 상기 제3 반도체 패턴 사이의 더미 채널 패턴; 및 상기 제1 내지 제4 반도체 패턴들 및 상기 더미 채널 패턴 상에 제공되어, 이들 각각을 둘러싸는 게이트 전극을 포함할 수 있다. 상기 제1 내지 제4 반도체 패턴들 및 상기 더미 채널 패턴은 서로 수직적으로 중첩되고, 상기 더미 채널 패턴의 수직한 방향으로의 두께는, 상기 제1 내지 제4 반도체 패턴들 각각의 상기 수직한 방향으로의 두께보다 클 수 있다.
본 발명에 따른 3차원 반도체 소자는, 하부 채널 패턴과 상부 채널 패턴 사이에 위치하는 더미 채널 패턴을 이용하여 서로 다른 막질을 갖는 하부 게이트 전극과 상부 게이트 전극을 안정적으로 형성할 수 있다. 결과적으로, 본 발명은 NMOSFET과 PMOSFET이 수직적으로 적층된 3차원 소자를 신뢰성 높게 구현할 수 있다.
도 1은 본 발명의 비교예에 따른 반도체 소자의 로직 셀을 설명하기 위한 개념도이다.
도 2는 본 발명의 실시예들에 따른 반도체 소자의 로직 셀을 설명하기 위한 개념도이다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 소자를 설명하기 위한 평면도이다.
도 4a 내지 도 4d는 각각 도 3의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 5 내지 도 7 각각은 본 발명의 일 실시예에 따른 도 4a의 M 영역을 확대한 확대도이다.
도 8a 내지 도 17b는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 18 내지 도 23은 본 발명의 일 실시예에 따른 게이트 전극을 형성하는 방법을 설명하기 위한 것으로, 도 3의 D-D'선에 대응하는 단면도들이다.
도 24 는 본 발명의 실시예들에 따른 3차원 반도체 소자를 설명하기 위한 평면도이다.
도 25a 내지 도 25d는 각각 도 24의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 1은 본 발명의 비교예에 따른 반도체 소자의 로직 셀을 설명하기 위한 개념도이다. 도 1은 본 발명의 비교예에 따른 2차원 소자의 로직 셀을 나타낸다.
도 1을 참조하면, 싱글 하이트 셀(Single Height Cell, SHC’)이 제공될 수 있다. 구체적으로, 기판(100) 상에 제1 파워 배선(POR1) 및 제2 파워 배선(POR2)이 제공될 수 있다. 제1 파워 배선(POR1)과 제2 파워 배선(POR2) 중 어느 하나에 드레인 전압(VDD), 즉 파워 전압이 인가될 수 있다. 제1 파워 배선(POR1)과 제2 파워 배선(POR2) 중 다른 하나에 소스 전압(VSS), 즉 접지 전압이 인가될 수 있다. 일 예로, 제1 파워 배선(POR1)에는 소스 전압(VSS)이 인가되고, 제2 파워 배선(POR2)에는 드레인 전압(VDD)이 인가될 수 있다.
제1 파워 배선(POR1) 및 제2 파워 배선(POR2) 사이에 싱글 하이트 셀(SHC')이 정의될 수 있다. 싱글 하이트 셀(SHC')은 제1 활성 영역(AR1) 및 제2 활성 영역(AR2)을 포함할 수 있다. 제1 활성 영역(AR1) 및 제2 활성 영역(AR2) 중 어느 하나는 PMOSFET 영역일 수 있고, 제1 활성 영역(AR1) 및 제2 활성 영역(AR2) 중 나머지 하나는 NMOSFET 영역일 수 있다. 일 예로, 제1 활성 영역(AR1)은 NMOSFET 영역이고, 제2 활성 영역(AR2)은 PMOSFET 영역일 수 있다. 다시 말하면, 싱글 하이트 셀(SHC')은 제1 파워 배선(POR1) 및 제2 파워 배선(POR2) 사이에 제공된 CMOS 구조를 가질 수 있다.
본 비교예에 따른 반도체 소자는 2차원 소자로서, FEOL(front end of line) 층의 트랜지스터들이 2차원적으로 배열될 수 있다. 예를 들어 제1 활성 영역(AR1)의 NMOSFET들과 제2 활성 영역(AR2)의 PMOSFET들이 제1 방향(D1)으로 서로 이격되어 형성될 수 있다.
제1 활성 영역(AR1) 및 제2 활성 영역(AR2) 각각은 제1 방향(D1)으로 제1 폭(W1)을 가질 수 있다. 본 비교예에 따른 싱글 하이트 셀(SHC')의 제1 방향(D1)으로의 길이는 제1 높이(HE1)로 정의될 수 있다. 제1 높이(HE1)는, 제1 파워 배선(POR1)과 제2 파워 배선(POR2) 사이의 거리(예를 들어, 피치)와 실질적으로 동일할 수 있다.
싱글 하이트 셀(SHC')은 하나의 로직 셀을 구성할 수 있다. 본 명세서에서 로직 셀은 특정 기능을 수행하는 논리 소자(예를 들어, AND, OR, XOR, XNOR, inverter 등)를 의미할 수 있다. 즉, 로직 셀은 논리 소자를 구성하기 위한 트랜지스터들 및 상기 트랜지스터들을 서로 연결하는 배선들을 포함할 수 있다.
본 비교예에 따른 싱글 하이트 셀(SHC')은 2차원 소자를 포함하므로, 제1 활성 영역(AR1)과 제2 활성 영역(AR2)이 서로 중첩되지 못하고 제1 방향(D1)으로 서로 이격되어 배치된다. 따라서 싱글 하이트 셀(SHC')의 제1 높이(HE1)는 제1 방향(D1)으로 서로 이격된 제1 및 제2 활성 영역들(AR1, AR2)을 모두 포괄할 수 있도록 정의되어야 한다. 결과적으로, 본 비교예에 따른 싱글 하이트 셀(SHC')의 제1 높이(HE1)는 상대적으로 커질수 밖에 없다. 다시 말하면, 본 비교예에 따른 싱글 하이트 셀(SHC')의 면적은 상대적으로 클 수 있다.
도 2는 본 발명의 실시예들에 따른 반도체 소자의 로직 셀을 설명하기 위한 개념도이다. 도 2는 본 발명의 실시예에 따른 3차원 소자의 로직 셀을 나타낸다.
도 2를 참조하면, 3차원 소자(예를 들어, 적층 트랜지스터)를 포함하는 싱글 하이트 셀(Single Height Cell, SHC)이 제공될 수 있다. 구체적으로, 기판(100) 상에 제1 파워 배선(POR1) 및 제2 파워 배선(POR2)이 제공될 수 있다. 제1 파워 배선(POR1) 및 제2 파워 배선(POR2) 사이에 싱글 하이트 셀(SHC)이 정의될 수 있다.
싱글 하이트 셀(SHC)은 제1 활성 영역(AR1) 및 제2 활성 영역(AR2)을 포함할 수 있다. 제1 활성 영역(AR1) 및 제2 활성 영역(AR2) 중 어느 하나는 PMOSFET 영역일 수 있고, 제1 활성 영역(AR1) 및 제2 활성 영역(AR2) 중 나머지 하나는 NMOSFET 영역일 수 있다.
본 실시예에 따른 반도체 소자는 3차원 소자로서, FEOL 층의 트랜지스터들이 수직적으로 적층될 수 있다. 기판(100) 상에 하위 티어(bottom tier)로서 제1 활성 영역(AR1)이 제공되고, 제1 활성 영역(AR1) 상에 제2 활성 영역(AR2)이 상위 티어(top tier)로서 적층될 수 있다. 예를 들어 기판(100) 상에 제1 활성 영역(AR1)의 NMOSFET들이 제공되고, NMOSFET들 상에 제2 활성 영역(AR2)의 PMOSFET들이 적층될 수 있다. 제1 활성 영역(AR1)과 제2 활성 영역(AR2)은 수직적 방향, 즉 제3 방향(D3)으로 서로 이격될 수 있다.
제1 활성 영역(AR1) 및 제2 활성 영역(AR2) 각각은 제1 방향(D1)으로 제1 폭(W1)을 가질 수 있다. 본 실시예에 따른 싱글 하이트 셀(SHC)의 제1 방향(D1)으로의 길이는 제2 높이(HE2)로 정의될 수 있다.
본 실시예에 따른 싱글 하이트 셀(SHC)은 3차원 소자, 즉 적층된 트랜지스터를 포함하므로, 제1 활성 영역(AR1)과 제2 활성 영역(AR2)이 서로 중첩될 수 있다. 따라서 싱글 하이트 셀(SHC)의 제2 높이(HE2)는 상술한 하나의 제1 폭(W1)을 포괄할 정도의 크기를 가질 수 있다. 결과적으로 본 실시예에 따른 싱글 하이트 셀(SHC)의 제2 높이(HE2)는, 앞서 설명한 도 1의 싱글 하이트 셀(SHC')의 제1 높이(HE1)보다 작을 수 있다. 다시 말하면, 본 실시예에 따른 싱글 하이트 셀(SHC)의 면적은 상대적으로 작을 수 있다. 본 실시예에 따른 3차원 반도체 소자는 로직 셀의 면적을 줄임으로써, 소자의 고집도를 향상시킬 수 있다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 소자를 설명하기 위한 평면도이다. 도 4a 내지 도 4d는 각각 도 3의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다. 도 3 및 도 4a 내지 도 4d에 도시된 3차원 반도체 소자는, 도 2의 싱글 하이트 셀(SHC)을 보다 구체적으로 나타낸 일 예이다.
도 3 및 도 4a 내지 도 4d를 참조하면, 기판(100) 상에 로직 셀(LC)이 제공될 수 있다. 기판(100)은 실리콘, 저마늄, 실리콘저마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판일 수 있다.
로직 셀(LC)은 기판(100) 상에 순차적으로 적층된 제1 활성 영역(AR1) 및 제2 활성 영역(AR2)을 포함할 수 있다. 제1 및 제2 활성 영역들(AR1, AR2) 중 어느 하나는 PMOSFET 영역이고, 제1 및 제2 활성 영역들(AR1, AR2) 중 다른 하나는 NMOSFET 영역일 수 있다. 제1 활성 영역(AR1)은 FEOL 층의 하위 티어(bottom tier)에 제공될 수 있고, 제2 활성 영역(AR2)은 FEOL 층의 상위 티어(top tier)에 제공될 수 있다. 제1 및 제2 활성 영역들(AR1, AR2)의 NMOSFET 및 PMOSFET은 수직적으로 적층되어, 3차원 적층 트랜지스터를 구성할 수 있다. 본 실시예에서, 제1 활성 영역(AR1)은 NMOSFET 영역이고, 제2 활성 영역(AR2)은 PMOSFET 영역일 수 있다. 평면적 관점에서, 적층된 제1 및 제2 활성 영역들(AR1, AR2)은 제1 파워 배선(POR1) 및 제2 파워 배선(POR2) 사이에 위치할 수 있다.
기판(100)의 상부에 형성된 트렌치(TR)에 의해 활성 패턴(AP)이 정의될 수 있다. 활성 패턴(AP)은 기판(100)의 일부로써, 수직하게 돌출된 부분일 수 있다. 평면적 관점에서, 활성 패턴(AP)은 제2 방향(D2)으로 연장되는 바(bar) 형태를 가질 수 있다. 활성 패턴(AP) 상에 상술한 제1 및 제2 활성 영역들(AR1, AR2)이 순차적으로 적층될 수 있다.
소자 분리막(ST)이 트렌치(TR)를 채울 수 있다. 소자 분리막(ST)은 실리콘 산화막을 포함할 수 있다. 소자 분리막(ST)의 상면은 활성 패턴(AP)의 상면과 공면을 이루거나 더 낮을 수 있다. 소자 분리막(ST)은 후술할 하부 및 상부 채널 패턴들(CH1, CH2)을 덮지 않을 수 있다.
활성 패턴(AP) 상에, 하부 채널 패턴들(CH1) 및 하부 소스/드레인 패턴들(SD1)을 포함하는 제1 활성 영역(AR1)이 제공될 수 있다. 각각의 하부 채널 패턴들(CH1)은, 한 쌍의 하부 소스/드레인 패턴들(SD1) 사이에 개재될 수 있다. 하부 채널 패턴(CH1)은, 한 쌍의 하부 소스/드레인 패턴들(SD1)을 서로 연결할 수 있다.
하부 채널 패턴(CH1)은, 순차적으로 적층된 제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2)을 포함할 수 있다. 제1 및 제2 반도체 패턴들(SP1, SP2)은 수직적 방향(즉, 제3 방향(D3))으로 서로 이격될 수 있다. 제1 및 제2 반도체 패턴들(SP1, SP2) 각각은 실리콘(Si), 저마늄(Ge) 또는 실리콘저마늄(SiGe)을 포함할 수 있다. 바람직하기로, 제1 및 제2 반도체 패턴들(SP1, SP2) 각각은 결정질 실리콘(crystalline silicon)을 포함할 수 있다.
하부 소스/드레인 패턴들(SD1)은 활성 패턴(AP)의 상면 상에 제공될 수 있다. 각각의 하부 소스/드레인 패턴들(SD1)은 선택적 에피택시얼 성장(SEG) 공정으로 형성된 에피택시얼 패턴일 수 있다. 일 예로, 하부 소스/드레인 패턴(SD1)의 상면은, 하부 채널 패턴(CH1)의 제2 반도체 패턴(SP2)의 상면보다 높을 수 있다.
하부 소스/드레인 패턴들(SD1)은 불순물로 도핑되어 제1 도전형을 가질 수 있다. 제1 도전형은 P형 또는 P형일 수 있다. 본 실시예에서, 상기 제1 도전형은 N형일 수 있다. 하부 소스/드레인 패턴들(SD1)은 실리콘(Si) 및/또는 실리콘저마늄(SiGe)을 포함할 수 있다.
하부 소스/드레인 패턴들(SD1) 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 하부 소스/드레인 패턴들(SD1)을 덮을 수 있다. 제1 층간 절연막(110) 상에 제2 층간 절연막(120) 및 제2 활성 영역(AR2)이 제공될 수 있다.
제2 활성 영역(AR2)은 상부 채널 패턴들(CH2) 및 상부 소스/드레인 패턴들(SD2)을 포함할 수 있다. 상부 채널 패턴들(CH2)은 하부 채널 패턴들(CH1)과 각각 수직적으로 중첩될 수 있다. 상부 소스/드레인 패턴들(SD2)은 하부 소스/드레인 패턴들(SD1)과 각각 수직적으로 중첩될 수 있다. 각각의 상부 채널 패턴들(CH2)은, 한 쌍의 상부 소스/드레인 패턴들(SD2) 사이에 개재될 수 있다. 상부 채널 패턴(CH2)은, 한 쌍의 상부 소스/드레인 패턴들(SD2)을 서로 연결할 수 있다.
상부 채널 패턴(CH2)은, 순차적으로 적층된 제3 반도체 패턴(SP3) 및 제4 반도체 패턴(SP4)을 포함할 수 있다. 제3 및 제4 반도체 패턴들(SP3, SP4)은 제3 방향(D3)으로 서로 이격될 수 있다. 상부 채널 패턴(CH2)의 제3 및 제4 반도체 패턴들(SP3, SP4)은, 상술한 하부 채널 패턴(CH1)의 제1 및 제2 반도체 패턴들(SP1, SP2)과 동일한 반도체 물질을 포함할 수 있다.
하부 채널 패턴(CH1)과 그 위의 상부 채널 패턴(CH2) 사이에 적어도 하나의 더미 채널 패턴(DSP)이 개재될 수 있다. 더미 채널 패턴(DSP)은 하부 소스/드레인 패턴들(SD1)과 이격될 수 있다. 더미 채널 패턴(DSP)은 상부 소스/드레인 패턴들(SD2)과 이격될 수 있다. 즉, 더미 채널 패턴(DSP)은 어떠한 소스/드레인 패턴과도 연결되지 않을 수 있다. 더미 채널 패턴(DSP)은 실리콘(Si), 저마늄(Ge) 또는 실리콘저마늄(SiGe)과 같은 반도체 물질을 포함하거나, 또는 실리콘 산화막 또는 실리콘 질화막 같은 실리콘 기반의 절연 물질을 포함할 수 있다. 본 발명의 일 실시예에서, 더미 채널 패턴(DSP)은 상기 실리콘 기반의 절연 물질을 포함할 수 있다.
상부 소스/드레인 패턴들(SD2)은 제1 층간 절연막(110)의 상면 상에 제공될 수 있다. 각각의 상부 소스/드레인 패턴들(SD2)은 선택적 에피택시얼 성장(SEG) 공정으로 형성된 에피택시얼 패턴일 수 있다. 일 예로, 상부 소스/드레인 패턴(SD2)의 상면은, 상부 채널 패턴(CH2)의 제4 반도체 패턴(SP4)의 상면보다 높을 수 있다.
상부 소스/드레인 패턴들(SD2)은 불순물로 도핑되어 제2 도전형을 가질 수 있다. 제2 도전형은, 하부 소스/드레인 패턴(SD1)의 제1 도전형과 다를 수 있다. 상기 제2 도전형은 P형일 수 있다. 상부 소스/드레인 패턴들(SD2)은 실리콘저마늄(SiGe) 및/또는 실리콘(Si)을 포함할 수 있다.
제2 층간 절연막(120)이 상부 소스/드레인 패턴들(SD2)을 덮을 수 있다. 제2 층간 절연막(120)의 상면은, 후술할 제1 및 제2 활성 콘택들(AC1, AC2) 각각의 상면과 공면을 이룰 수 있다.
적층된 하부 및 상부 채널 패턴들(CH1, CH2) 상에 게이트 전극(GE)이 제공될 수 있다. 평면적 관점에서, 게이트 전극(GE)은 제1 방향(D1)으로 연장되는 바(bar) 형태를 가질 수 있다. 기판(100) 상에 게이트 전극(GE)은 복수개로 제공될 수 있다. 복수개의 게이트 전극들(GE)은 제1 피치로 제2 방향(D2)을 따라 배열될 수 있다. 각각의 게이트 전극들(GE)은, 적층된 하부 및 상부 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다.
게이트 전극(GE)은 소자 분리막(ST)의 상면(또는 활성 패턴(AP)의 상면)으로부터 게이트 캐핑 패턴(GP)까지 수직한 방향(즉, 제3 방향(D3))으로 연장될 수 있다. 게이트 전극(GE)은 제1 활성 영역(AR1)의 하부 채널 패턴(CH1)으로부터 제2 활성 영역(AR2)의 상부 채널 패턴(CH2)까지 제3 방향(D3)으로 연장될 수 있다. 게이트 전극(GE)은 최하부의 제1 반도체 패턴(SP1)으로부터 최상부의 제4 반도체 패턴(SP4)까지 제3 방향(D3)으로 연장될 수 있다.
게이트 전극(GE)은 제1 내지 제4 반도체 패턴들(SP1-SP4) 각각의 상면, 바닥면 및 양 측벽들 상에 제공될 수 있다. 다시 말하면, 본 실시예에 따른 트랜지스터는, 게이트 전극(GE)이 채널을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, MBCFET 또는 GAAFET)를 포함할 수 있다.
게이트 전극(GE)은 FEOL 층의 하위 티어, 즉 제1 활성 영역(AR1) 내에 제공된 하부 게이트 전극(LGE) 및 FEOL 층의 상위 티어, 즉 제2 활성 영역(AR2) 내에 제공된 상부 게이트 전극(UGE)을 포함할 수 있다. 하부 게이트 전극(LGE)과 상부 게이트 전극(UGE)은 서로 수직적으로 중첩될 수 있다. 하부 게이트 전극(LGE)과 상부 게이트 전극(UGE)은 서로 연결될 수 있다. 다시 말하면, 본 실시예에 따른 게이트 전극(GE)은 하부 채널 패턴(CH1) 상의 하부 게이트 전극(LGE)과 상부 채널 패턴(CH2) 상의 상부 게이트 전극(UGE)이 서로 연결된 공통 게이트 전극일 수 있다.
하부 게이트 전극(LGE)은, 활성 패턴(AP)과 제1 반도체 패턴(SP1) 사이에 개재된 제1 부분(PO1), 제1 반도체 패턴(SP1)과 제2 반도체 패턴(SP2) 사이에 개재된 제2 부분(PO2), 및 제2 반도체 패턴(SP2)과 더미 채널 패턴(DSP) 사이에 개재된 제3 부분(PO3)을 포함할 수 있다. 하부 게이트 전극(LGE)의 상면은 더미 채널 패턴(DSP)의 상면과 바닥면 사이의 레벨에 위치할 수 있다.
상부 게이트 전극(UGE)은, 더미 채널 패턴(DSP)과 제3 반도체 패턴(SP3) 사이에 개재된 제4 부분(PO4), 제3 반도체 패턴(SP3)과 제4 반도체 패턴(SP4) 사이에 개재된 제5 부분(PO5), 및 제4 반도체 패턴(SP4) 위의 제6 부분(PO6)을 포함할 수 있다. 상부 게이트 전극(UGE)의 바닥면은 하부 게이트 전극(LGE)의 상면과 직접 접촉할 수 있다.
게이트 전극(GE)의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 각각 배치될 수 있다. 도 4a를 참조하면, 제6 부분(PO6)의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 각각 배치될 수 있다. 게이트 스페이서들(GS)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서들(GS)의 상면들은 게이트 전극(GE)의 상면보다 높을 수 있다. 게이트 스페이서들(GS)의 상면들은 제2 층간 절연막(120)의 상면과 공면을 이룰 수 있다. 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다. 게이트 전극(GE)의 제3 및 제4 부분들(PO3, PO4) 각각의 양 측벽들 상에는 한 쌍의 라이너 막들(LIN)이 각각 제공될 수 있다.
게이트 전극(GE)의 상면 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다. 게이트 캐핑 패턴(GP)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 예를 들어, 게이트 캐핑 패턴(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)과 제1 내지 제4 반도체 패턴들(SP1-SP4) 사이에 게이트 절연막(UGI, LGI)이 개재될 수 있다. 보다 구체적으로, 하부 게이트 전극(LGE)과 제1 및 제2 반도체 패턴들(SP1, SP2) 사이에 하부 게이트 절연막(LGI)이 개재될 수 있다. 상부 게이트 전극(UGE)과 제3 및 제4 반도체 패턴들(SP3, SP4) 사이에 상부 게이트 절연막(UGI)이 개재될 수 있다.
하부 및 상부 게이트 절연막들(UGI, LGI) 각각은 실리콘 산화막, 실리콘 산화질화막 및/또는 고유전막을 포함할 수 있다. 본 발명의 일 실시예로, 하부 및 상부 게이트 절연막들(UGI, LGI) 각각은 반도체 패턴(SP1-SP4)의 표면을 직접 덮는 실리콘 산화막 및 상기 실리콘 산화막 상의 고유전막을 포함할 수 있다. 다시 말하면, 하부 및 상부 게이트 절연막들(UGI, LGI) 각각은 다중 막(multi-layer)을 포함할 수 있다.
상기 고유전막은, 실리콘 산화막보다 유전상수가 높은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 지르코늄 산화물, 하프늄 탄탈 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예로, 하부 게이트 절연막(LGI)은 제1 다이폴 원소(dipole element)를 포함할 수 있다. 상기 제1 다이폴 원소는 란탄(La), 알루미늄(Al) 또는 이들의 조합을 포함할 수 있다. 다시 말하면, 하부 게이트 절연막(LGI)은 란탄(La), 알루미늄(Al) 또는 이들의 조합을 불순물로 함유할 수 있다. 하부 게이트 절연막(LGI)은, 상기 다이폴 원소에 의해 상기 고유전막과 상기 실리콘 산화막 사이에 형성된 다이폴-경계(dipole-interface)를 포함할 수 있다.
일 예로, 하부 게이트 절연막(LGI)이 란탄(La)을 함유할 경우, 하부 게이트 전극(LGE)의 유효 일함수를 감소시킬 수 있다. 결과적으로 NMOS인 제1 활성 영역(AR1)의 트랜지스터의 문턱 전압이 감소될 수 있다. 다른 예로, 하부 게이트 절연막(LGI)이 알루미늄(Al)을 함유할 경우, 하부 게이트 전극(LGE)의 유효 일함수를 증가시킬 수 있다. 결과적으로 NMOS인 제1 활성 영역(AR1)의 트랜지스터의 문턱 전압이 증가될 수 있다.
본 발명의 일 실시예로, 상부 게이트 절연막(UGI)은 다이폴 원소를 포함하지 않을 수 있다. 다시 말하면, 상부 게이트 절연막(UGI)의 다이폴 원소의 최대 농도는, 상술한 하부 게이트 절연막(LGI)의 다이폴 원소의 최대 농도보다 작을 수 있다.
본 발명의 다른 실시예로, 상부 게이트 절연막(UGI)은 제2 다이폴 원소를 포함할 수 있다. 상기 제2 다이폴 원소는 상기 제1 다이폴 원소와 같거나 다를 수 있다. 상부 게이트 절연막(UGI)의 제2 다이폴 원소의 최대 농도는, 하부 게이트 절연막(LGI)의 제1 다이폴 원소의 최대 농도와 같거나 다를 수 있다.
하부 게이트 전극(LGE)은 제1 및 제2 반도체 패턴들(SP1, SP2) 상의 제1 금속 패턴(MP1) 및 제1 금속 패턴(MP1) 상의 제2 금속 패턴(MP2)을 포함할 수 있다. 제1 금속 패턴(MP1)은 제1 일함수 금속을 포함할 수 있고, 제2 금속 패턴(MP2)은 제2 일함수 금속을 포함할 수 있다. 제1 일함수 금속과 제2 일함수 금속의 조성을 조절하여, 제1 활성 영역(AR1)의 트랜지스터의 목적하는 문턱 전압을 달성할 수 있다.
제1 금속 패턴(MP1)의 상기 제1 일함수 금속은, 상대적으로 일함수가 높은 P형의 일함수 금속일 수 있다. 제1 금속 패턴(MP1)은 금속 질화막을 포함할 수 있다. 제1 금속 패턴(MP1)은 내측 게이트 전극(IGEa)은 티타늄(Ti), 탄탈(Ta), 알루미늄(Al), 텅스텐(W) 및 몰리브덴(Mo)으로 이루어진 군에서 선택된 적어도 하나의 금속 및 질소(N)를 포함할 수 있다. 예를 들어, 제1 금속 패턴(MP1)은 티타늄 질화물(TiN), 탄탈 질화물(TaN), 티타늄 산화 질화물(TiON), 티타늄 실리콘 질화물(TiSiN), 티타늄 알루미늄 질화물(TiAlN), 텅스텐 카본 질화물(WCN) 또는 몰리브덴 질화물(MoN)을 포함할 수 있다.
제2 금속 패턴(MP2)의 제2 일함수 금속은 상대적으로 일함수가 낮은 N형의 일함수 금속일 수 있다. 제2 금속 패턴(MP2)은 금속 카바이드를 포함할 수 있다. 제2 금속 패턴(MP2)은 실리콘 및/또는 알루미늄이 도핑된(또는 함유된) 금속 카바이드를 포함할 수 있다. 일 예로, 제2 금속 패턴(MP2)은 알루미늄이 도핑된 티타늄 카바이드(TiAlC), 알루미늄이 도핑된 탄탈 카바이드(TaAlC), 알루미늄이 도핑된 바나듐 카바이드(VAlC), 실리콘이 도핑된 티타늄 카바이드(TiSiC), 또는 실리콘이 도핑된 탄탈 카바이드(TaSiC)를 포함할 수 있다. 다른 예로, 제2 금속 패턴(MP2)은 알루미늄 및 실리콘이 도핑된 티타늄 카바이드(TiAlSiC), 또는 알루미늄 및 실리콘이 도핑된 탄탈 카바이드(TaAlSiC)를 포함할 수 있다. 또 다른 예로, 제2 금속 패턴(MP2)은 알루미늄이 도핑된 티타늄(TiAl)을 포함할 수 있다. 또 다른 예로, 제2 금속 패턴(MP2)은 실리콘 및/또는 알루미늄이 도핑된 금속 질화물(예를 들어, 알루미늄이 도핑된 티타늄 질화물(TiAlN))을 포함할 수 있다.
제2 금속 패턴(MP2)에 있어서, 도판트(또는 불순물)인 실리콘 또는 알루미늄의 도핑 농도를 조절하여, 제2 금속 패턴(MP2)의 일함수를 조절할 수 있다. 일 예로, 제2 금속 패턴(MP2) 내의 불순물(실리콘 또는 알루미늄)의 농도는 0.1 at% 내지 25 at%일 수 있다.
하부 게이트 전극(LGE)의 제1, 제2 및 제3 부분들(PO1, PO2, PO3) 각각은 제2 금속 패턴(MP2)과 제2 금속 패턴(MP2)의 주위를 감싸는 제1 금속 패턴(MP1)으로 구성될 수 있다. 일 예로, 제2 금속 패턴(MP2)의 두께는 제1 금속 패턴(MP1)의 두께보다 클 수 있다.
제1, 제2 및 제3 부분들(PO1, PO2, PO3)을 제외한 하부 게이트 전극(LGE)의 나머지 부분은, 제1 및 제2 금속 패턴들(MP1, MP2)뿐만 아니라 제6 금속 패턴(MP6)을 더 포함할 수 있다 (도 4d 참조). 제6 금속 패턴(MP6)은 제1 및 제2 금속 패턴들(MP1, MP2)에 비해 저항이 낮을 수 있다. 일 예로, 제6 금속 패턴(MP6)은 텅스텐(W), 루테늄(Ru), 알루미늄(Al), 티타늄(Ti) 및 탄탈륨(Ta) 중 적어도 하나의 저저항 금속을 포함할 수 있다.
도 4d를 참조하면, 게이트 전극(GE)의 제6 금속 패턴(MP6)의 상면은 상부 게이트 전극(UGE)의 바닥면과 접촉할 수 있다. 제6 금속 패턴(MP6)의 상면은 더미 채널 패턴(DSP)의 상면과 바닥면 사이의 레벨에 위치할 수 있다.
게이트 전극(GE)의 상부 게이트 전극(UGE)은 제3 및 제4 반도체 패턴들(SP3, SP4) 상의 제3 금속 패턴(MP3)을 포함할 수 있다. 제3 금속 패턴(MP3)은 제3 및 제4 반도체 패턴들(SP3, SP4)을 둘러쌀 수 있다. 상부 게이트 전극(UGE)은, 제3 금속 패턴(MP3) 상의 제4 금속 패턴(MP4) 및 제5 금속 패턴(MP5)을 더 포함할 수 있다.
제3 금속 패턴(MP3)은 상기 제1 일함수 금속을 포함할 수 있고, 제4 금속 패턴(MP4)은 상기 제2 일함수 금속을 포함할 수 있다. 제1 일함수 금속과 제2 일함수 금속의 조성을 조절하여, 제2 활성 영역(AR2)의 트랜지스터의 목적하는 문턱 전압을 달성할 수 있다.
제3 금속 패턴(MP3)의 상기 제1 일함수 금속은, 앞서 제1 금속 패턴(MP1)에서 설명한 바와 같이 상대적으로 일함수가 높은 P형의 일함수 금속일 수 있다. 제3 금속 패턴(MP3)은 금속 질화막을 포함할 수 있다. 제3 금속 패턴(MP3)은 제1 금속 패턴(MP1)과 동일하거나 다른 금속 질화막을 포함할 수 있다. 제4 및 제5 부분들(PO4, PO5) 내의 제3 금속 패턴(MP3)의 제3 방향(D3)으로의 두께는, 제1 내지 제3 부분들(PO1, PO2, PO3) 내의 제1 금속 패턴(MP1)의 제3 방향(D3)으로의 두께보다 클 수 있다.
제4 금속 패턴(MP4)의 상기 제2 일함수 금속은, 앞서 제2 금속 패턴(MP2)에서 설명한 바와 같이 상대적으로 일함수가 낮은 N형의 일함수 금속일 수 있다. 제4 금속 패턴(MP4)은 실리콘 및/또는 알루미늄이 도핑된(또는 함유된) 금속 카바이드를 포함할 수 있다. 제4 금속 패턴(MP4)은 제2 금속 패턴(MP2)과 동일하거나 다른 물질을 포함할 수 있다. 제4 금속 패턴(MP4)의 두께는 제2 금속 패턴(MP2)의 두께와 다를 수 있다. 예를 들어, 제4 금속 패턴(MP4)의 두께는 제2 금속 패턴(MP2)의 두께보다 클 수 있다.
상부 게이트 전극(UGE)의 제4 및 제5 부분들(PO4, PO5)은 제3 금속 패턴(MP3)으로 구성될 수 있다. 상부 게이트 전극(UGE)의 제6 부분(PO6)은 순차적으로 적층된 제3 금속 패턴(MP3), 제4 금속 패턴(MP4) 및 제5 금속 패턴(MP5)을 포함할 수 있다.
일 실시예로, 제5 금속 패턴(MP5)은 상기 제1 일함수 금속을 포함할 수 있다. 예를 들어, 제5 금속 패턴(MP5)은 제3 금속 패턴(MP3)과 동일한 금속 질화막을 포함할 수 있다. 다른 실시예로, 제5 금속 패턴(MP5)은 저저항 금속을 포함할 수 있다. 예를 들어, 제5 금속 패턴(MP5)은 제6 금속 패턴(MP6)과 동일한 금속을 포함할 수 있다.
도 3을 다시 참조하면, 본 실시예에 따른 로직 셀(LC)에 제2 방향(D2)으로 연장되는 제1 셀 경계(CB1)가 정의될 수 있다. 제1 셀 경계(CB1)의 반대편에 제2 방향(D2)으로 연장되는 제2 셀 경계(CB2)가 정의될 수 있다. 게이트 커팅 패턴들(CT)이 제1 및 제2 셀 경계들(CB1, CB2) 상에 배치될 수 있다. 평면적 관점에서, 게이트 커팅 패턴들(CT)은 제1 셀 경계(CB1)를 따라 상기 제1 피치로 배열될 수 있다. 게이트 커팅 패턴들(CT)은 제2 셀 경계(CB2)를 따라 상기 제1 피치로 배열될 수 있다. 평면적 관점에서, 제1 및 제2 셀 경계들(CB1, CB2) 상의 게이트 커팅 패턴들(CT)은 게이트 전극들(GE1, GE2) 상에 각각 중첩되게 배치될 수 있다.
게이트 커팅 패턴(CT)은 게이트 전극(GE1 또는 GE2)을 관통할 수 있다. 게이트 커팅 패턴(CT)에 의해 게이트 전극(GE1 또는 GE2)이 제1 방향(D1)으로 인접하는 다른 게이트 전극과 분리될 수 있다. 예를 들어 도 6d를 참조하면, 한 쌍의 게이트 커팅 패턴들(CT)이 게이트 전극(GE)의 양 단들에 각각 제공될 수 있다. 게이트 커팅 패턴들(CT)은 실리콘 산화막, 실리콘 질화막 또는 이들의 조합과 같은 절연 물질을 포함할 수 있다.
본 실시예에 따른 로직 셀(LC)에 제1 방향(D1)으로 연장되는 제3 셀 경계(CB3)가 정의될 수 있다. 제3 셀 경계(CB3)의 반대편에 제1 방향(D1)으로 연장되는 제4 셀 경계(CB4)가 정의될 수 있다. 셀 분리 구조체들(DB)이 제3 및 제4 셀 경계들(CB3, CB4) 상에 각각 배치될 수 있다. 셀 분리 구조체들(DB)은 제1 방향(D1)으로 연장되면서, 도 3의 로직 셀(LC)을 인접하는 다른 로직 셀로부터 분리시킬 수 있다.
제4 층간 절연막(140) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)과 전기적으로 연결되는 게이트 콘택(GC)이 제공될 수 있다. 구체적으로, 게이트 콘택(GC)은 게이트 전극(GE)의 상부 게이트 전극(UGE)에 접속할 수 있다. 게이트 콘택(GC)은 제3 방향(D3)으로 연장되는 기둥 형태를 가질 수 있다. 게이트 콘택(GC)은 구리(Cu), 알루미늄(Al), 루테늄(Ru), 코발트(Co), 텅스텐(W) 및 몰리브덴(Mo)으로 이루어진 군에서 선택된 금속을 포함할 수 있다.
적어도 하나의 하부 소스/드레인 패턴(SD1) 상에 제1 활성 콘택(AC1)이 제공될 수 있다 (도 4c 참조). 제1 활성 콘택(AC1)은 수직 연장부(VEP) 및 수평 연장부(HEP)를 포함할 수 있다. 수직 연장부(VEP)는 제1 내지 제3 층간 절연막들(110, 120, 130)을 관통하며 수직하게 연장되는 기둥 형태를 가질 수 있다. 제1 활성 콘택(AC1)의 수직 연장부(VEP)는, 적층된 하부 및 상부 소스/드레인 패턴들(SD1, SD2)로부터 수평적으로 오프셋될 수 있다. 수평 연장부(HEP)는 FEOL 층의 하위 티어에 제공될 수 있다. 수평 연장부(HEP)는 수직 연장부(VEP)로부터 제1 방향(D1)으로 연장되어 하부 소스/드레인 패턴(SD1)에 접속할 수 있다.
수평 연장부(HEP)와 수직 연장부(VEP)는 서로 연결되어 하나의 제1 활성 콘택(AC1)을 구성할 수 있다. 예를 들어, 제1 활성 콘택(AC1)은 도핑된 반도체 및/또는 금속을 포함할 수 있다. 상기 금속은 구리(Cu), 알루미늄(Al), 루테늄(Ru), 코발트(Co), 텅스텐(W) 및 몰리브덴(Mo)으로 이루어진 군에서 선택될 수 있다.
적어도 하나의 상부 소스/드레인 패턴(SD2) 상에 상에 제2 활성 콘택(AC2)이 제공될 수 있다 (도 4c 참조). 제2 활성 콘택(AC2)은 제1 활성 콘택(AC1)으로부터 제1 방향(D1)으로 이격되어 배치될 수 있다. 제2 활성 콘택(AC2)은 상부 소스/드레인 패턴(SD2)과 수직적으로 중첩될 수 있다.
제2 활성 콘택(AC2)은 FEOL 층의 상위 티어에 제공될 수 있다. 제2 활성 콘택(AC2)은 수직하게 연장되는 기둥 형태를 가질 수 있다. 제2 활성 콘택(AC2)은 상부 소스/드레인 패턴(SD2)에 직접 접속할 수 있다. 일 실시예로, 제2 활성 콘택(AC2)은 제1 활성 콘택(AC1)과 동일한 물질을 포함할 수 있다.
제3 층간 절연막(130) 상에 제4 층간 절연막(140)이 제공될 수 있다. 제4 층간 절연막(140) 내에 제1 금속 층(M1)이 제공될 수 있다. 제1 금속 층(M1)은 제1 파워 배선(POR1), 제2 파워 배선(POR2) 및 제1 내지 제4 배선들(MI1-MI4)을 포함할 수 있다.
평면적 관점에서, 제1 셀 경계(CB1) 상에 제1 파워 배선(POR1)이 제공될 수 있고, 제2 셀 경계(CB2) 상에 제2 파워 배선(POR2)이 제공될 수 있다. 상술한 게이트 커팅 패턴들(CT)은, 제1 및 제2 파워 배선들(POR1, POR2)과 수직적으로 중첩될 수 있다. 제1 파워 배선(POR1)과 제2 파워 배선(POR2) 중 어느 하나에 드레인 전압(VDD)이 인가될 수 있고, 제1 파워 배선(POR1)과 제2 파워 배선(POR2) 중 다른 하나에 소스 전압(VSS)이 인가될 수 있다. 일 실시예로, 제1 파워 배선(POR1)에 소스 전압(VSS)이 인가될 수 있고, 제2 파워 배선(POR2)에 드레인 전압(VDD)이 인가될 수 있다.
제1 내지 제4 배선들(MI1-MI4)은, 제1 파워 배선(POR1)과 제2 파워 배선(POR2) 사이에 배치될 수 있다. 제1 내지 제4 배선들(MI1-MI4)은 제2 방향(D2)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다. 제1 및 제2 파워 배선들(POR1, POR2) 및 제1 내지 제4 배선들(MI1-MI4)은 구리(Cu), 알루미늄(Al), 루테늄(Ru), 코발트(Co), 텅스텐(W) 및 몰리브덴(Mo)으로 이루어진 군에서 선택된 금속을 포함할 수 있다.
제1 금속 층(M1)은 그의 하부에 제공된 비아들(VI)을 더 포함할 수 있다. 비아들(VI) 중 하나는 활성 콘택(AC1, AC2)을 파워 배선(POR1, POR2)과 연결시킬 수 있다. 비아들(VI) 중 다른 하나는 서로 인접하는 제1 및 제2 활성 콘택들(AC1, AC2)을 서로 연결시킬 수 있다 (도 4c 참조). 비아들(VI) 중 또 다른 하나는 게이트 콘택(GC)을 배선(MI1-MI4)과 연결시킬 수 있다.
제1 금속 층(M1) 상에 추가적인 금속 층들(예를 들어, M2, M3, M4 등)이 적층될 수 있다. 제1 금속 층(M1) 및 제1 금속 층(M1) 상의 금속 층들(예를 들어, M2, M3, M4 등)은 반도체 소자의 BEOL(back end of line) 층을 구성할 수 있다. 제1 금속 층(M1) 상의 금속 층들(예를 들어, M2, M3, M4 등)은 로직 셀들을 서로 연결하기 위한 라우팅 배선들을 포함할 수 있다.
도 5 내지 도 7 각각은 본 발명의 일 실시예에 따른 도 4a의 M 영역을 확대한 확대도이다. 본 실시예에서는, 앞서 도 3 및 도 4a 내지 도 4d를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 5를 참조하면, 제1 내지 제4 반도체 패턴들(SP1-SP4) 각각은 제3 방향(D3)으로 제1 두께(TK1)를 가질 수 있다. 더미 채널 패턴(DSP)은 실리콘 기반의 절연 물질을 포함할 수 있다. 더미 채널 패턴(DSP)은 제3 방향(D3)으로 제2 두께(TK2)를 가질 수 있다. 제2 두께(TK2)는 제1 두께(TK1)와 같거나 더 클 수 있다. 예를 들어, 제2 두께(TK2)는 제1 두께(TK1)보다 클 수 있다.
상부 게이트 전극(UGE)의 제4 부분(PO4)은 제3 방향(D3)으로 제3 두께(TK3)를 가질 수 있다. 상부 게이트 전극(UGE)의 제5 부분(PO5)은 제3 방향(D3)으로 제4 두께(TK4)를 가질 수 있다. 제3 두께(TK3)는 제4 두께(TK4)와 같거나 더 클 수 있다. 예를 들어, 제3 두께(TK3)는 제4 두께(TK4)보다 클 수 있다.
제4 부분(PO4)의 제3 두께(TK3)는 상대적으로 큰 두께를 가짐으로써, 제3 반도체 패턴(SP3)과 더미 채널 패턴(DSP)간의 이격 거리가 증가할 수 있다. 이로써 상부 게이트 전극(UGE)의 형성 공정 동안 제4 부분(PO4)이 안정적으로 형성될 수 있고, 결과적으로 하나의 게이트 전극(GE) 내에서 서로 다른 구조를 갖는 하부 및 상부 게이트 전극들(LGE, UGE)이 안정적으로 구현될 수 있다. 결과적으로 본 발명의 실시예들에 따른 3차원 소자의 신뢰성이 향상될 수 있다.
도 6을 참조하면, 더미 채널 패턴(DSP)은 실리콘(Si), 저마늄(Ge) 또는 실리콘저마늄(SiGe)과 같은 반도체 물질을 포함할 수 있다. 일 실시예로, 더미 채널 패턴(DSP)은 제1 내지 제4 반도체 패턴들(SP1-SP4)과 동일한 실리콘(Si)을 함유할 수 있다. 예를 들어, 더미 채널 패턴(DSP)의 실리콘(Si)의 ?t량은 98 at%보다 클 수 있다.
도 7을 참조하면, 더미 채널 패턴(DSP)은 제1 더미 채널 패턴(DSP1) 및 제2 더미 채널 패턴(DSP2)을 포함할 수 있다. 제2 더미 채널 패턴(DSP2)은 제1 더미 채널 패턴(DSP1) 상에 제공되며, 제1 더미 채널 패턴(DSP1)으로부터 수직적으로 이격될 수 있다. 제1 및 제2 더미 채널 패턴들(DSP1, DSP2) 각각의 양 측벽들은 한 쌍의 라이너 막들(LIN)에 의해 덮일 수 있다.
제1 및 제2 더미 채널 패턴들(DSP1, DSP2)은 서로 동일한 물질을 포함할 수 있다. 일 실시예로, 제1 및 제2 더미 채널 패턴들(DSP1, DSP2)은 반도체 물질을 포함할 수 있다. 다른 실시예로, 제1 및 제2 더미 채널 패턴들(DSP1, DSP2)은 실리콘(Si)을 함유하는 절연 물질을 포함할 수 있다.
상부 게이트 전극(UGE)은, 제1 및 제2 더미 채널 패턴들(DSP1, DSP2) 사이에 개재된 제7 부분(PO7)을 포함할 수 있다. 제7 부분(PO7)은 제3 금속 패턴(MP3)으로 구성될 수 있다.
도 8a 내지 도 17b는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다. 구체적으로, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 도 14a, 도 15a, 도 16a 및 도 17a는 도 3의 A-A'선에 대응하는 단면도들이다. 도 10b, 도 11b, 도 12b 및 도 13b는 도 5의 C-C'선에 대응하는 단면도들이다. 도 8b, 도 9b, 도 14b, 도 15b, 도 16b 및 도 17b는 도 3의 D-D'선에 대응하는 단면도들이다.
도 8a 및 도 8b를 참조하면, 기판(100) 상에 제1 희생층들(SAL1) 및 제1 활성층들(ACL1)이 교대로 적층될 수 있다. 제1 희생층들(SAL1)은 실리콘(Si), 저마늄(Ge) 및 실리콘저마늄(SiGe) 중 하나를 포함할 수 있고, 제1 활성층들(ACL1)은 실리콘(Si), 저마늄(Ge) 및 실리콘저마늄(SiGe) 중 다른 하나를 포함할 수 있다. 예를 들어, 제1 희생층들(SAL1)은 실리콘저마늄(SiGe)을 포함할 수 있고, 제1 활성층들(ACL1)은 실리콘(Si)을 포함할 수 있다. 제1 희생층들(SAL1) 각각의 저마늄(Ge)의 농도는 10 at% 내지 30 at%일 수 있다.
최상부의 제1 활성층(ACL1) 상에 제2 희생층(SAL2)이 형성될 수 있다. 본 발명의 일 실시예로, 제2 희생층(SAL2)의 두께는 제1 희생층(SAL1)의 두께와 실질적으로 동일할 수 있다. 본 발명의 다른 실시예로, 제2 희생층(SAL2)의 두께는, 제1 활성층(ACL1) 및 제1 희생층(SAL1) 각각의 두께보다 클 수 있다. 제2 희생층(SAL2)은 실리콘(Si) 또는 실리콘저마늄(SiGe)을 포함할 수 있다. 제2 희생층(SAL2)이 실리콘저마늄(SiGe)을 포함할 경우, 제2 희생층(SAL2)의 저마늄(Ge)의 농도는 제1 희생층(SAL1)의 저마늄(Ge)의 농도보다 클 수 있다. 예를 들어, 제2 희생층(SAL2)의 저마늄(Ge)의 농도는 40 at% 내지 90 at%일 수 있다.
제2 희생층(SAL2) 상에 제3 희생층들(SAL3) 및 제2 활성층들(ACL2)이 교대로 적층될 수 있다. 각각의 제3 희생층들(SAL3)은 제1 희생층(SAL1)과 동일한 물질을 포함할 수 있고, 각각의 제2 활성층들(ACL2)은 제1 활성층(ACL1)과 동일한 물질을 포함할 수 있다. 제2 희생층(SAL2)은, 제1 희생층(SAL1)과 제3 희생층(SAL3) 사이에 개재될 수 있다.
적층된 제1 내지 제3 희생층들(SAL1, SAL2, SAL3) 및 제1 및 제2 활성층들(ACL1, ACL2)이 패터닝되어, 적층 패턴(STP)이 형성될 수 있다. 적층 패턴(STP)을 형성하는 것은, 최상부의 제2 활성층(ACL2) 상에 하드 마스크 패턴을 형성하는 것, 및 상기 하드 마스크 패턴을 식각 마스크로 기판(100) 상의 적층된 막들(SAL1, SAL2, SAL3, ACL1, ACL2)을 식각하는 것을 포함할 수 있다. 적층 패턴(STP)이 형성되는 동안, 기판(100)의 상부가 패터닝되어 활성 패턴(AP)을 정의하는 트렌치(TR)가 형성될 수 있다. 적층 패턴(STP)은 제2 방향(D2)으로 연장되는 바 형태를 가질 수 있다.
적층 패턴(STP)은, 활성 패턴(AP) 상의 하부 적층 패턴(STP1), 하부 적층 패턴(STP1) 상의 상부 적층 패턴(STP2) 및 하부 및 상부 적층 패턴들(STP1, STP2) 사이의 제2 희생층(SAL2)을 포함할 수 있다. 하부 적층 패턴(STP1)은 교번적으로 적층된 제1 희생층들(SAL1) 및 제1 활성층들(ACL1)을 포함할 수 있다. 상부 적층 패턴(STP2)은 교번적으로 적층된 제3 희생층들(SAL3) 및 제2 활성층들(ACL2)을 포함할 수 있다.
기판(100) 상에, 트렌치(TR)를 채우는 소자 분리막(ST)이 형성될 수 있다. 구체적으로, 기판(100)의 전면 상에 활성 패턴(AP) 및 적층 패턴(STP)을 덮는 절연막이 형성될 수 있다. 적층 패턴(STP)이 노출될 때까지 상기 절연막을 리세스하여, 소자 분리막(ST)이 형성될 수 있다.
도 9a 및 도 9b를 참조하면, 적층 패턴(STP)을 가로지르는 희생 패턴들(PP)이 형성될 수 있다. 각각의 희생 패턴들(PP)은 제1 방향(D1)으로 연장되는 라인 형태로 형성될 수 있다. 희생 패턴들(PP)은 제1 피치로 제2 방향(D2)을 따라 배열될 수 있다.
구체적으로 희생 패턴들(PP)을 형성하는 것은, 기판(100)의 전면 상에 희생막을 형성하는 것, 상기 희생막 상에 하드 마스크 패턴들(MP)을 형성하는 것, 및 하드 마스크 패턴들(MP)을 식각 마스크로 상기 희생막을 패터닝하는 것을 포함할 수 있다. 상기 희생막은 비정질 실리콘 및/또는 폴리실리콘을 포함할 수 있다.
기판(100)의 전면 상에 스페이서 막(GSL)이 콘포멀하게 형성될 수 있다. 스페이서 막(GSL)은 희생 패턴들(PP) 및 하드 마스크 패턴들(MP)을 덮을 수 있다. 예를 들어, 스페이서 막(GSL)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
도 10a 및 도 10b를 참조하면, 스페이서 막(GSL) 및 하드 마스크 패턴들(MP)을 식각 마스크로 적층 패턴(STP) 상에 제1 식각 공정이 수행될 수 있다. 상기 제1 식각 공정에 의해 희생 패턴들(PP) 사이의 적층 패턴(STP)에 제1 리세스(RS1)가 형성될 수 있다. 제1 리세스(RS1)는, 한 쌍의 희생 패턴들(PP) 사이에 형성될 수 있다.
상기 제1 식각 공정은 이방성 식각 공정일 수 있다. 상기 제1 식각 공정에 의해, 스페이서 막(GSL)으로부터 희생 패턴(PP)의 측벽을 덮는 게이트 스페이서(GS)가 형성될 수 있다. 상기 제1 식각 공정은, 하부 적층 패턴(STP1)의 최상부의 제1 희생층(SAL1)이 노출될 때까지 수행될 수 있다. 다시 말하면, 제1 리세스(RS1)는 하부 적층 패턴(STP1)을 노출할 수 있다 (도 10b 참조).
기판(100)의 전면 상에 라이너 막(LIN)이 콘포멀하게 형성될 수 있다. 라이너 막(LIN)은 게이트 스페이서들(GS) 및 하드 마스크 패턴들(MP)을 덮을 수 있다. 라이너 막(LIN)은 제1 리세스(RS1)의 내측벽을 덮을 수 있다. 라이너 막(LIN)은 노출된 하부 적층 패턴(STP1)을 덮을 수 있다. 일 예로, 라이너 막(LIN)은 실리콘 질화물을 포함할 수 있다.
도 11a 및 도 11b를 참조하면, 라이너 막(LIN), 게이트 스페이서들(GS) 및 하드 마스크 패턴들(MP)을 식각 마스크로 적층 패턴(STP) 상에 제2 식각 공정이 수행될 수 있다. 상기 제2 식각 공정에 의해 희생 패턴들(PP) 사이의 하부 적층 패턴(STP1)이 제거되어 제2 리세스(RS2)가 형성될 수 있다. 제2 리세스(RS2)는 제1 리세스(RS1)로부터 아래로 더 연장될 수 있다.
상기 제2 식각 공정은 이방성 식각 공정일 수 있다. 상기 제2 식각 공정은, 활성 패턴(AP)의 상면이 노출될 때까지 수행될 수 있다. 다시 말하면, 제2 리세스(RS2)는 활성 패턴(AP)의 상면을 노출할 수 있다.
도 12a 및 도 12b를 참조하면, 제2 리세스들(RS2) 내에 하부 소스/드레인 패턴들(SD1)이 각각 형성될 수 있다. 구체적으로, 제2 리세스(RS2)의 내측벽을 시드층(seed layer)으로 하는 제1 SEG 공정을 수행하여, 하부 소스/드레인 패턴(SD1)이 형성될 수 있다. 하부 소스/드레인 패턴(SD1)은, 제2 리세스(RS2)에 의해 노출된 제1 활성층들(ACL1) 및 기판(100)을 시드로 하여 성장될 수 있다. 일 예로, 상기 제1 SEG 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정을 포함할 수 있다.
상기 제1 SEG 공정 동안, 불순물이 하부 소스/드레인 패턴(SD1) 내에 인-시추(in-situ)로 주입될 수 있다. 다른 예로, 하부 소스/드레인 패턴(SD1)이 형성된 후 하부 소스/드레인 패턴(SD1)에 불순물이 주입될 수 있다. 하부 소스/드레인 패턴(SD1)은 제1 도전형(예를 들어, N 형)을 갖도록 도핑될 수 있다.
한 쌍의 하부 소스/드레인 패턴들(SD1) 사이에 개재된 제1 활성층들(ACL1)이 하부 채널 패턴(CH1)을 구성할 수 있다. 즉, 제1 활성층들(ACL1)로부터 하부 채널 패턴(CH1)의 제1 및 제2 반도체 패턴들(SP1, SP2)이 형성될 수 있다. 하부 채널 패턴들(CH1) 및 하부 소스/드레인 패턴들(SD1)은, 3차원 소자의 하위 티어인 제1 활성 영역(AR1)을 구성할 수 있다.
제1 리세스(RS1)의 내측벽은 라이너 막(LIN)에 의해 덮여있을 수 있다. 다시 말하면, 상부 적층 패턴(STP2)의 제2 활성층들(ACL2)은, 상기 제1 SEG 공정 동안 라이너 막(LIN)에 의해 노출되지 않을 수 있다. 따라서 상기 제1 SEG 공정 동안 제1 리세스(RS1) 내에는 별도의 반도체 층이 성장되지 않을 수 있다.
도 13a 및 도 13b를 참조하면, 하부 소스/드레인 패턴들(SD1)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 제1 층간 절연막(110)의 상면이 최하부의 제2 활성층(ACL2)의 바닥면보다 낮아지도록 리세스될 수 있다.
제1 리세스(RS1)에 의해 노출된 라이너 막(LIN)의 일부가 제거될 수 있다. 제1 층간 절연막(110)에 덮여 잔류하는 라이너 막(LIN)은, 제2 희생층(SAL2)의 측벽을 덮을 수 있다. 라이너 막(LIN)이 제거됨으로써, 제1 리세스(RS1)에 의해 제2 활성층들(ACL2)이 노출될 수 있다.
제1 리세스들(RS1) 내에 상부 소스/드레인 패턴들(SD2)이 각각 형성될 수 있다. 구체적으로, 제1 리세스(RS1)의 내측벽을 시드층으로 하는 제2 SEG 공정을 수행하여, 상부 소스/드레인 패턴(SD2)이 형성될 수 있다. 상부 소스/드레인 패턴(SD2)은, 제1 리세스(RS1)에 의해 노출된 제2 활성층들(ACL2)을 시드로 하여 성장될 수 있다. 상부 소스/드레인 패턴들(SD2)은 상기 제1 도전형과는 다른 제2 도전형(예를 들어, P 형)을 갖도록 도핑될 수 있다.
한 쌍의 상부 소스/드레인 패턴들(SD2) 사이에 개재된 제2 활성층들(ACL2)이 상부 채널 패턴(CH2)을 구성할 수 있다. 즉, 제2 활성층들(ACL2)로부터 상부 채널 패턴(CH2)의 제3 및 제4 반도체 패턴들(SP3, SP4)이 형성될 수 있다. 상부 채널 패턴들(CH2) 및 상부 소스/드레인 패턴들(SD2)은, 3차원 소자의 상위 티어인 제2 활성 영역(AR2)을 구성할 수 있다.
도 14a 및 도 14b를 참조하면, 하드 마스크 패턴들(MP), 게이트 스페이서들(GS) 및 상부 소스/드레인 패턴들(SD2)을 덮는 제2 층간 절연막(120)이 형성될 수 있다. 일 예로, 제2 층간 절연막(120)은 실리콘 산화막을 포함할 수 있다.
희생 패턴들(PP)의 상면들이 노출될 때까지 제2 층간 절연막(120)이 평탄화될 수 있다. 제3 층간 절연막(130)의 평탄화는 에치백(Etch Back) 또는 CMP(Chemical Mechanical Polishing) 공정을 이용하여 수행될 수 있다. 상기 평탄화 공정 동안, 하드 마스크 패턴들(MP)은 모두 제거될 수 있다. 결과적으로, 제3 층간 절연막(130)의 상면은 희생 패턴들(PP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 공면을 이룰 수 있다.
희생 패턴(PP)을 관통하는 게이트 커팅 패턴(CT)이 형성될 수 있다. 게이트 커팅 패턴들(CT)은 로직 셀의 제1 및 제2 셀 경계들(CB1, CB2) 상에 형성될 수 있다. 게이트 커팅 패턴들(CT)은 실리콘 산화막 및/또는 실리콘 질화막을 포함할 수 있다.
노출된 희생 패턴들(PP)이 선택적으로 제거될 수 있다. 희생 패턴들(PP)이 제거됨으로써, 하부 및 상부 채널 패턴들(CH1, CH2)을 노출하는 외측 영역(ORG)이 형성될 수 있다 (도 14b 참조). 희생 패턴들(PP)을 제거하는 것은, 폴리실리콘을 선택적으로 식각하는 식각액을 이용한 습식 식각을 포함할 수 있다.
외측 영역(ORG)을 통해 노출된 제2 희생층(SAL2)이 선택적으로 제거될 수 있다. 본 발명의 일 실시예로, 제2 희생층(SAL2)의 저마늄(Ge)의 농도는 다른 층들(SAL1, SAL3, ACL1, ACL2)의 저마늄(Ge)의 농도보다 훨씬 크기 때문에, 제2 희생층(SAL2)만을 선택적으로 식각할 수 있다. 제2 희생층(SAL2)이 선택적으로 제거됨으로써 하부 적층 패턴(STP1)과 상부 적층 패턴(STP2) 사이에 빈 공간(EMT)이 형성될 수 있다.
본 발명의 다른 실시예로, 제2 희생층(SAL2)이 실리콘(Si)만을 함유하는 반도체 층일 수 있다. 이 경우, 제2 희생층(SAL2)은 제거되지 않고 제1 및 제2 활성층들(ACL1, ACL2)과 함께 잔류할 수 있다. 제2 희생층(SAL2)은 도 6의 더미 채널 패턴(DSP)을 구성할 수 있다.
도 15a 및 도 15b를 참조하면, 빈 공간(EMT) 내에 실리콘 기반의 절연 물질(예를 들어, 실리콘 산화물 또는 실리콘 질화물)을 채워 더미 채널 패턴(DSP)이 형성될 수 있다. 다시 말하면, 외측 영역(ORG)을 통해 노출된 제2 희생층(SAL2)이 더미 채널 패턴(DSP)으로 교체될 수 있다.
구체적으로, 외측 영역(ORG) 내에 적층 패턴(STP)을 덮는 절연 물질을 채울 수 있다. 절연 물질은, 빈 공간(EMT)이 완전히 채워질 때까지 증착될 수 있다. 이후 적층 패턴(STP)이 노출될 때까지 절연 물질 상에 습식 식각을 수행할 수 있다. 빈 공간(EMT) 내에 잔류하는 절연 물질로부터 더미 채널 패턴(DSP)이 형성될 수 있다.
도 16a 및 도 16b를 참조하면, 외측 영역(ORG)을 통해 노출된 제1 및 제3 희생층들(SAL1, SAL3)이 선택적으로 제거되어, 제1 내지 제5 내측 영역들(IRG1-IRG5)이 각각 형성될 수 있다 (도 16b 참조). 구체적으로, 제1 및 제3 희생층들(SAL1, SAL3)을 선택적으로 식각하는 식각 공정을 수행하여, 제1 내지 제4 반도체 패턴들(SP1-SP4) 및 더미 채널 패턴(DSP)은 그대로 잔류시킨 채 제1 및 제3 희생층들(SAL1, SAL3)만을 제거할 수 있다. 상기 식각 공정은, 상대적으로 높은 저마늄 농도를 갖는 실리콘저마늄에 대해 높은 식각률을 가질 수 있다. 예를 들어, 상기 식각 공정은 저마늄 농도가 10 at%보다 큰 실리콘저마늄에 대해 높은 식각률을 가질 수 있다.
제1 및 제3 희생층들(SAL1, SAL3)이 선택적으로 제거됨으로써, 제1 활성 영역(AR1) 상에는 제1 및 제2 반도체 패턴들(SP1, SP2)이 잔류할 수 있고, 제2 활성 영역(AR2) 상에는 제3 및 제4 반도체 패턴들(SP3, SP4)이 잔류할 수 있다. 제2 반도체 패턴(SP2)과 제3 반도체 패턴(SP3) 사이에는 더미 채널 패턴(DSP)이 잔류할 수 있다.
활성 패턴(AP)과 제1 반도체 패턴(SP1) 사이의 빈 공간이 제1 내측 영역(IRG1)으로 정의될 수 있고, 제1 반도체 패턴(SP1)과 제2 반도체 패턴(SP2) 사이의 빈 공간이 제2 내측 영역(IRG2)으로 정의될 수 있으며, 제2 반도체 패턴(SP2)과 더미 채널 패턴(DSP) 사이의 빈 공간이 제3 내측 영역(IRG3)으로 정의될 수 있다. 더미 채널 패턴(DSP)과 제3 반도체 패턴(SP3) 사이의 빈 공간이 제4 내측 영역(IRG4)으로 정의될 수 있고, 제3 반도체 패턴(SP3)과 제4 반도체 패턴(SP4) 사이의 빈 공간이 제5 내측 영역(IRG5)으로 정의될 수 있다.
도 17a 및 도 17b를 참조하면, 노출된 제1 내지 제4 반도체 패턴들(SP1-SP4) 상에 게이트 절연막(UGI, LGI)이 콘포멀하게 형성될 수 있다. 구체적으로, 제1 및 제2 반도체 패턴들(SP1, SP2) 상에 하부 게이트 절연막(LGI)이 형성될 수 있고, 제3 및 제4 반도체 패턴들(SP3, SP4) 상에 상부 게이트 절연막(UGI)이 형성될 수 있다.
하부 게이트 절연막(LGI) 상에 하부 게이트 전극(LGE)이 형성될 수 있다. 하부 게이트 전극(LGE)을 형성하는 것은, 제1 내지 제3 내측 영역들(IRG1, IRG2, IRG3) 내에 제1 내지 제3 부분들(PO1-PO3)을 각각 형성하는 것을 포함할 수 있다.
상부 게이트 절연막(UGI) 상에 상부 게이트 전극(UGE)이 형성될 수 있다. 상부 게이트 전극(UGE)을 형성하는 것은, 제4 및 제5 내측 영역들(IRG4, IRG5) 내에 제4 및 제5 부분들(PO4, PO5)을 각각 형성하는 것, 및 외측 영역(ORG) 내에 제6 부분(PO6)을 형성하는 것을 포함할 수 있다. 하부 게이트 전극(LGE)과 상부 게이트 전극(UGE)은 서로 연결되어, 하나의 게이트 전극(GE)을 형성할 수 있다.
게이트 전극(GE)이 리세스되어, 그 높이가 줄어들 수 있다. 리세스된 게이트 전극(GE) 상에 게이트 캐핑 패턴(GP)이 형성될 수 있다. 게이트 캐핑 패턴(GP)의 상면이 제2 층간 절연막(120)의 상면과 공면을 이루도록 게이트 캐핑 패턴(GP) 상에 평탄화 공정이 수행될 수 있다.
도 3 및 도 4a 내지 도 4d를 다시 참조하면, 제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 형성될 수 있다. 제1 내지 제3 층간 절연막들(110, 120, 130)을 관통하여 하부 소스/드레인 패턴(SD1)에 접속하는 제1 활성 콘택(AC1)이 형성될 수 있다. 제2 및 제3 층간 절연막들(120, 130)을 관통하여 상부 소스/드레인 패턴(SD2)에 접속하는 제2 활성 콘택(AC2)이 형성될 수 있다. 제3 층간 절연막(130) 및 게이트 캐핑 패턴(GP)을 관통하여, 게이트 전극(GE)에 접속하는 게이트 콘택(GC)이 형성될 수 있다.
제3 층간 절연막(130) 상에 제4 층간 절연막(140)이 형성될 수 있다. 제4 층간 절연막(140) 내에 제1 금속 층(M1)이 형성될 수 있다. 제1 금속 층(M1)을 형성하는 것은, 제4 층간 절연막(140)의 상부에 제1 및 제2 파워 배선들(POR1, POR2) 및 제1 내지 제4 배선들(MI1-MI4)을 형성하는 것을 포함할 수 있다.
제1 및 제2 파워 배선들(POR1, POR2) 및 제1 내지 제4 배선들(MI1-MI4) 각각의 아래에 비아(VI)가 형성될 수 있다. 비아들(VI)을 통해 제1 및 제2 활성 콘택들(AC1, AC2) 및 게이트 콘택들(GC)이 제1 금속 층(M1)과 전기적으로 연결될 수 있다.
일 예로, 비아들(VI)은, 제1 및 제2 파워 배선들(POR1, POR2) 및 제1 내지 제4 배선들(MI1-MI4)을 형성하기 전에 먼저 형성될 수 있다. 다른 예로, 비아들(VI)은, 제1 및 제2 파워 배선들(POR1, POR2) 및 제1 내지 제4 배선들(MI1-MI4)과 함께 듀얼 다미신 공정으로 형성될 수 있다.
도시되진 않았지만, 제1 금속 층(M1) 상에 추가적인 금속 층들(예를 들어, M2, M3, M4 등)이 형성될 수 있다. 제1 금속 층(M1) 및 제1 금속 층(M1) 상의 금속 층들(예를 들어, M2, M3, M4 등)은 반도체 소자의 BEOL 층을 구성할 수 있다.
도 18 내지 도 23은 본 발명의 일 실시예에 따른 게이트 전극을 형성하는 방법을 설명하기 위한 것으로, 도 3의 D-D'선에 대응하는 단면도들이다.
도 18을 참조하면, 도 16b의 결과물 상에 게이트 절연막(UGI, LGI)이 콘포멀하게 형성될 수 있다. 게이트 절연막(UGI, LGI)은, 제1 및 제2 반도체 패턴들(SP1, SP2) 및 더미 채널 패턴(DSP) 상의 하부 게이트 절연막(LGI) 및 제3 및 제4 반도체 패턴들(SP3, SP4) 상의 상부 게이트 절연막(UGI)을 포함할 수 있다.
하부 및 상부 게이트 절연막들(LGI, UGI)을 형성하는 것은, 제1 내지 제4 반도체 패턴들(SP1-SP4)의 표면 상에 실리콘 산화막을 형성하는 것 및 상기 실리콘 산화막 상에 고유전막을 형성하는 것을 포함할 수 있다.
하부 및 상부 게이트 절연막들(LGI, UGI) 상에 다이폴 함유막(DPL)이 콘포멀하게 형성될 수 있다. 다이폴 함유막(DPL)은 다이폴 원소(dipole element)를 포함할 수 있다. 상기 다이폴 원소는 란탄(La), 알루미늄(Al) 또는 이들의 조합을 포함할 수 있다. 다시 말하면, 다이폴 함유막(DPL)은 란탄 산화막, 알루미늄 산화막 또는 이들의 조합을 포함할 수 있다.
도 19를 참조하면, 하부 게이트 절연막(LGI)을 덮되 상부 게이트 절연막(UGI)을 노출하는 마스크막(MA)이 형성될 수 있다. 구체적으로, 하부 채널 패턴(CH1), 더미 채널 패턴(DSP) 및 상부 채널 패턴(CH2)을 덮는 마스크막(MA)이 형성될 수 있다. 마스크막(MA)은 제1 내지 제5 내측 영역들(IRG1-IRG5)을 채울 수 있다. 예를 들어, 마스크막(MA)은 유기 고분자 물질을 포함할 수 있다.
마스크막(MA)의 상면이 더미 채널 패턴(DSP)의 상면과 유사한 레벨에 위치하도록, 마스크막(MA)이 선택적으로 리세스될 수 있다. 마스크막(MA)이 리세스됨으로써, 제4 및 제5 내측 영역들(IRG4, IRG5)이 다시 노출될 수 있다. 마스크막(MA)이 리세스됨으로써, 상부 게이트 절연막(UGI)이 노출될 수 있다.
마스크막(MA)을 식각 마스크로하여 노출된 상부 게이트 절연막(UGI) 상의 다이폴 함유막(DPL)을 선택적으로 제거할 수 있다. 이로써, 다이폴 함유막(DPL)은 상부 게이트 절연막(UGI)을 제외한 하부 게이트 절연막(LGI) 상에만 선택적으로 잔류할 수 있다.
이후 마스크막(MA)을 제거하고, 다이폴 함유막(DPL) 상에 열처리를 수행하여 다이폴 함유막(DPL) 내의 다이폴 원소를 하부 게이트 절연막(LGI) 내에 확산시킬 수 있다. 이로써, 하부 게이트 절연막(LGI)의 고유전막과 실리콘 산화막 사이에 다이폴-경계(dipole-interface)가 형성될 수 있다. 하부 게이트 절연막(LGI) 내부로 확산된 다이폴 원소는 후속으로 형성될 하부 게이트 전극(LGE)의 유효 일함수를 조절할 수 있다.
상기 열처리 공정 동안, 다이폴 함유막(DPL)은 다이폴 원소를 방출함과 동시에 제거될 수 있다. 다이폴 함유막(DPL)은 1 nm보다 작은 매우 얇은 두께로 형성되기 때문에, 다이폴 함유막(DPL)은 쉽게 제거될 수 있다.
본 발명의 실시예들에 따르면, 더미 채널 패턴(DSP)을 이용하여 제4 및 제5 내측 영역들(IRG4, IRG5) 내의 마스크막(MA)을 완벽하게 제거할 수 있다. 더미 채널 패턴(DSP)이 하부 채널 패턴(CH1) 상에 위치하여 하부 채널 패턴(CH1)을 보호하는 버퍼 역할을 수행할 수 있다. 따라서 제4 및 제5 내측 영역들(IRG4, IRG5) 내에 마스크막(MA)이 잔류하지 못하도록 마스크막(MA)을 확실히 식각할 수 있다. 결과적으로, 하부 게이트 절연막(LGI) 내에만 선택적으로 다이폴 원소를 확산시키고, 상부 게이트 절연막(UGI) 내에는 다이폴 원소를 확산시키지 않을 수 있다.
나아가 본 발명의 실시예들에 따른 더미 채널 패턴(DSP)은, 하부 게이트 전극(LGE)과 상부 게이트 전극(UGE)의 경계로서의 기능을 수행함으로써, 하부 게이트 전극(LGE)과 상부 게이트 전극(UGE)이 서로 다른 막들로 구성되도록 할 수 있다. 결과적으로, 본 발명은 NMOSFET과 PMOSFET이 수직적으로 적층된 3차원 소자를 신뢰성 높게 구현할 수 있다.
도 20을 참조하면, 하부 및 상부 게이트 절연막들(LGI, UGI) 상에 제1 금속 패턴(MP1)이 콘포멀하게 형성될 수 있다. 제1 금속 패턴(MP1)은 각각의 제1 내지 제4 반도체 패턴들(SP1-SP4)을 둘러쌀 수 있다.
제1 금속 패턴(MP1)은 제1 일함수 금속(예를 들어, P형의 일함수 금속)을 포함할 수 있다. 제1 금속 패턴(MP1)을 형성하는 것은, 하부 및 상부 게이트 절연막들(LGI, UGI) 상에 금속 질화막을 콘포멀하게 증착하는 것을 포함할 수 있다. 예를 들어, 제1 금속 패턴(MP1)은 티타늄 질화물(TiN), 탄탈 질화물(TaN), 티타늄 산화 질화물(TiON), 티타늄 실리콘 질화물(TiSiN), 티타늄 알루미늄 질화물(TiAlN), 텅스텐 카본 질화물(WCN) 또는 몰리브덴 질화물(MoN)을 포함할 수 있다.
제1 금속 패턴(MP1) 상에 제2 금속 패턴(MP2)이 형성될 수 있다. 제2 금속 패턴(MP2)은 제1 내지 제5 내측 영역들(IRG1-IRG5)의 남은 영역을 완전히 채우도록 형성될 수 있다. 제2 금속 패턴(MP2)은 외측 영역(ORG) 내에도 형성될 수 있다.
제2 금속 패턴(MP2)은 제2 일함수 금속(예를 들어, N형의 일함수 금속)을 포함할 수 있다. 제2 금속 패턴(MP2)을 형성하는 것은, 제1 금속 패턴(MP1) 상에 실리콘 및/또는 알루미늄이 도핑된(또는 함유된) 금속 카바이드를 증착하는 것을 포함할 수 있다. 예를 들어, 제2 금속 패턴(MP2)은 알루미늄이 도핑된 티타늄 카바이드(TiAlC), 알루미늄이 도핑된 탄탈 카바이드(TaAlC), 알루미늄이 도핑된 바나듐 카바이드(VAlC), 실리콘이 도핑된 티타늄 카바이드(TiSiC), 또는 실리콘이 도핑된 탄탈 카바이드(TaSiC)를 포함할 수 있다.
도 21을 참조하면, 제2 금속 패턴(MP2) 상에 식각 공정이 수행되어, 외측 영역(ORG) 내의 제2 금속 패턴(MP2)이 제거될 수 있다. 상기 식각 공정은 제2 금속 패턴(MP2)만을 선택적으로 제거하는 습식 식각 공정을 포함할 수 있다. 외측 영역(ORG) 내의 제2 금속 패턴(MP2)의 일부가 제거될 수 있고, 제1 내지 제5 내측 영역들(IRG1-IRG5) 내의 제2 금속 패턴(MP2)의 다른 일부만이 잔류할 수 있다.
도 22를 참조하면, 제1 금속 패턴(MP1) 상에 제1 일함수 금속막이 콘포멀하게 증착되어, 제1 금속 패턴(MP1)의 두께가 커질 수 있다. 외측 영역(ORG)의 하부에 제6 금속 패턴(MP6)이 형성될 수 있다. 구체적으로, 제1 및 제2 금속 패턴들(MP1, MP2) 상에 외측 영역(ORG)을 채우는 제6 금속 패턴(MP6)이 형성될 수 있다. 이후 제6 금속 패턴(MP6)의 상면이 제1 레벨(LV1)에 위치하도록 제6 금속 패턴(MP6)이 리세스될 수 있다. 예를 들어, 제1 레벨(LV1)은 더미 채널 패턴(DSP)의 상면과 바닥면 사이에 위치할 수 있다. 제6 금속 패턴(MP6)은 텅스텐(W), 루테늄(Ru), 알루미늄(Al), 티타늄(Ti) 및 탄탈륨(Ta) 중 적어도 하나의 저저항 금속을 포함할 수 있다.
도 23을 참조하면, 제6 금속 패턴(MP6)을 식각 마스크로 제1 금속 패턴(MP1)의 노출된 부분을 식각하여 이를 선택적으로 제거할 수 있다. 제2 금속 패턴(MP2)은 제거되지 않으므로, 제2 금속 패턴(MP2)과 반도체 패턴(SP1-SP4) 사이의 제1 금속 패턴(MP1)의 일부는 제거되지 않을 수 있다. 나아가 제6 금속 패턴(MP6)의 상면보다 아래에 위치하는 제2 금속 패턴(MP2) 역시 그대로 잔류할 수 있다.
제1 금속 패턴(MP1)의 노출된 부분이 제거됨으로써, 하부 게이트 전극(LGE)이 형성될 수 있다. 하부 게이트 전극(LGE)은 제1 내지 제3 내측 영역들(IRG1, IRG2, IRG3) 내에 각각 형성된 제1 내지 제3 부분들(PO1, PO2, PO3)을 포함할 수 있다. 각각의 제1 내지 제3 부분들(PO1, PO2, PO3)은 제1 금속 패턴(MP1) 및 제2 금속 패턴(MP2)을 포함할 수 있다. 하부 게이트 전극(LGE)은 외측 영역(ORG)의 하부에 형성된 제6 금속 패턴(MP6)을 더 포함할 수 있다.
제6 금속 패턴(MP6)을 식각 마스크로 노출된 제1 및 제2 금속 패턴들(MP1, MP2)을 제거할 수 있다. 이로써 상부 게이트 절연막(UGI)이 노출될 수 있다.
제6 금속 패턴(MP6)의 상면보다 아래에 위치하는 제1 및 제2 금속 패턴들(MP1, MP2)은 그대로 잔류함으로써, 하부 게이트 전극(LGE)이 형성될 수 있다. 하부 게이트 전극(LGE)은 제1 내지 제3 내측 영역들(IRG1, IRG2, IRG3) 내에 각각 형성된 제1 내지 제3 부분들(PO1, PO2, PO3)을 포함할 수 있다. 각각의 제1 내지 제3 부분들(PO1, PO2, PO3)은 제1 금속 패턴(MP1) 및 제2 금속 패턴(MP2)을 포함할 수 있다. 하부 게이트 전극(LGE)은 외측 영역(ORG)의 하부에 형성된 제6 금속 패턴(MP6)을 더 포함할 수 있다.
도 17b를 다시 참조하면, 상부 게이트 절연막(UGI) 상에 제3 금속 패턴(MP3)이 형성될 수 있다. 제3 금속 패턴(MP3)은 제4 및 제5 내측 영역들(IRG4, IRG5)을 완전히 채울 수 있는 두께로 형성될 수 있다. 제3 금속 패턴(MP3)은 제1 일함수 금속으로써, 제1 금속 패턴(MP1)과 동일하거나 다른 금속 질화막을 포함할 수 있다.
제3 금속 패턴(MP3) 상에 외측 영역(ORG)을 부분적으로 채우는 제4 금속 패턴(MP4)이 형성될 수 있다. 제4 금속 패턴(MP4)은 제2 일함수 금속으로써, 제2 금속 패턴(MP2)과 동일하거나 다른 금속 카바이드를 포함할 수 있다.
제4 금속 패턴(MP4) 상에 외측 영역(ORG)의 나머지를 채우는 제5 금속 패턴(MP5)이 형성될 수 있다. 제5 금속 패턴(MP5)은 제1 일함수 금속(예를 들어, 티타늄 질화물)을 포함하거나, 또는 저저항 금속(예를 들어, 텅스텐)을 포함할 수 있다.
분리 패턴(ISP) 상에 제3 내지 제5 금속 패턴들(MP3-MP5)이 형성됨으로써, 상부 게이트 전극(UGE)이 형성될 수 있다. 상부 게이트 전극(UGE)은 제4 및 제5 내측 영역들(IRG4, IRG5) 내에 각각 형성된 제4 및 제5 부분들(PO4, PO5)을 포함할 수 있다. 각각의 제4 및 제5 부분들(PO4, PO5)은 제3 금속 패턴(MP3)을 포함할 수 있다. 상부 게이트 전극(UGE)은 외측 영역(ORG) 내에 형성된 제6 부분(PO6)을 더 포함할 수 있다. 제6 부분(PO6)은 순차적으로 적층된 제3 내지 제5 금속 패턴들(MP3, MP4, MP5)을 포함할 수 있다.
도 24는 본 발명의 실시예들에 따른 3차원 반도체 소자를 설명하기 위한 평면도이다. 도 25a 내지 도 25d는 각각 도 24의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다. 도 24 및 도 25a 내지 도 25d에 도시된 3차원 반도체 소자는, 도 2의 싱글 하이트 셀(SHC)을 보다 구체적으로 나타낸 일 예이다. 본 실시예에서는, 앞서 도 3 및 도 4a 내지 도 4d를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 24 및 도 25a 내지 도 25d를 참조하면, 기판(100) 상에 로직 셀(LC)이 제공될 수 있다. 본 실시예에 따른 로직 셀(LC)은 인버터 셀일 수 있다. 로직 셀(LC)은 순차적으로 적층된 제1 활성 영역(AR1) 및 제2 활성 영역(AR2)을 포함할 수 있다. 본 실시예에서, 제1 활성 영역(AR1)은 NMOSFET 영역이고, 제2 활성 영역(AR2)은 PMOSFET 영역일 수 있다.
제1 활성 영역(AR1)은 하부 채널 패턴(CH1) 및 하부 채널 패턴(CH1) 양 측의 하부 소스/드레인 패턴들(SD1)을 포함할 수 있다. 제2 활성 영역(AR2)은 상부 채널 패턴(CH2) 및 상부 채널 패턴(CH2) 양 측의 상부 소스/드레인 패턴들(SD2)을 포함할 수 있다. 하부 채널 패턴(CH1)과 그 위의 상부 채널 패턴(CH2) 사이에 적어도 하나의 더미 채널 패턴(DSP)이 개재될 수 있다.
적층된 하부 및 상부 채널 패턴들(CH1, CH2) 상에 게이트 전극(GE)이 제공될 수 있다. 게이트 전극(GE)은 FEOL 층의 하위 티어, 즉 제1 활성 영역(AR1) 내에 제공된 하부 게이트 전극(LGE) 및 FEOL 층의 상위 티어, 즉 제2 활성 영역(AR2) 내에 제공된 상부 게이트 전극(UGE)을 포함할 수 있다.
도 25d를 참조하면, 게이트 전극(GE)과 전기적으로 연결되는 게이트 콘택(GC)이 제공될 수 있다. 게이트 콘택(GC)은 제1 금속 층(M1)의 제2 배선(MI2)과 중첩되도록 배치될 수 있다.
도 25b를 참조하면, 게이트 전극(GE)의 제1 측에 인접하는 하부 소스/드레인 패턴(SD1) 상에 제1 활성 콘택(AC1)이 제공될 수 있다. 제1 활성 콘택(AC1)은 수직 연장부(VEP) 및 수평 연장부(HEP)를 포함할 수 있다. 수평 연장부(HEP)는 제1 방향(D1)에 평행한 방향으로 연장되어, 수직 연장부(VEP)가 제1 파워 배선(POR1)과 중첩되도록 할 수 있다.
게이트 전극(GE)의 상기 제1 측에 인접하는 상부 소스/드레인 패턴(SD2) 상에 상에 제2 활성 콘택(AC2)이 제공될 수 있다. 제2 활성 콘택(AC2)은 제1 활성 콘택(AC1)으로부터 제1 방향(D1)으로 이격되어 배치될 수 있다. 제2 활성 콘택(AC2)의 제1 부분은 상부 소스/드레인 패턴(SD2)과 중첩될 수 있다. 제2 활성 콘택(AC2)의 제2 부분은 제2 파워 배선(POR2)과 중첩될 수 있다.
도 25c를 참조하면, 게이트 전극(GE)의 상기 제1 측의 반대편의 제2 측에 인접하는 하부 및 상부 소스/드레인 패턴들(SD1, SD2) 상에 제3 활성 콘택(AC3)이 제공될 수 있다. 제3 활성 콘택(AC3)은 수직하게 연장되면서 하부 및 상부 소스/드레인 패턴들(SD1, SD2) 모두와 접촉할 수 있다. 다시 말하면, 제3 활성 콘택(AC3)은 하부 및 상부 소스/드레인 패턴들(SD1, SD2)에 공통으로 연결되는 공통 콘택일 수 있다. 제3 활성 콘택(AC3)의 제1 부분은 하부 및 상부 소스/드레인 패턴들(SD1, SD2)과 중첩될 수 있고, 제3 활성 콘택(AC3)의 제2 부분은 제1 금속 층(M1)의 제1 배선(MI1)과 중첩될 수 있다.
비아들(VI)을 통해 제1 금속 층(M1)과 활성 및 게이트 콘택들(GC, AC1-AC3)이 서로 연결될 수 있다. 예를 들어, 비아(VI)를 통해 제1 파워 배선(POR1)은 제1 활성 콘택(AC1)과 연결되고, 비아(VI)를 통해 제2 파워 배선(POR2)은 제2 활성 콘택(AC2)과 연결될 수 있다. 비아(VI)를 통해 제1 배선(MI1)은 제3 활성 콘택(AC3)과 연결될 수 있다. 비아(VI)를 통해 제2 배선(MI2)은 게이트 콘택(GC)과 연결될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 기판 상의 제1 활성 영역, 상기 제1 활성 영역은 하부 채널 패턴 및 상기 하부 채널 패턴의 양 측에 각각 배치되는 한 쌍의 하부 소스/드레인 패턴들을 포함하고;
    상기 제1 활성 영역 상에 적층된 제2 활성 영역, 상기 제2 활성 영역은 상부 채널 패턴 및 상기 상부 채널 패턴의 양 측에 각각 배치되는 한 쌍의 상부 소스/드레인 패턴들을 포함하며;
    상기 하부 채널 패턴과 상기 상부 채널 패턴 사이의 더미 채널 패턴;
    상기 더미 채널 패턴의 양 측벽들 상에 각각 배치되는 한 쌍의 라이너 막들; 및
    상기 하부 채널 패턴, 상기 더미 채널 패턴 및 상기 상부 채널 패턴 상의 게이트 전극을 포함하되,
    상기 게이트 전극은, 상기 하부 채널 패턴 상의 하부 게이트 전극 및 상기 상부 채널 패턴 상의 상부 게이트 전극을 포함하는 3차원 반도체 소자.
  2. 제1항에 있어서,
    상기 하부 게이트 전극의 상면은 상기 상부 게이트 전극의 바닥면과 접촉하고,
    상기 하부 게이트 전극의 상면은 상기 더미 채널 패턴의 상면과 바닥면 사이의 레벨에 위치하는 3차원 반도체 소자.
  3. 제1항에 있어서,
    상기 더미 채널 패턴은 반도체 물질 또는 실리콘 기반의 절연 물질을 포함하는 3차원 반도체 소자.
  4. 제1항에 있어서,
    상기 더미 채널 패턴은 상기 라이너 막들에 의해 상기 하부 및 상부 소스/드레인 패턴들과는 이격된 3차원 반도체 소자.
  5. 제1항에 있어서,
    상기 더미 채널 패턴은, 제1 더미 채널 패턴 및 상기 제1 더미 채널 패턴 상의 제2 더미 채널 패턴을 포함하고,
    상기 상부 게이트 전극은, 상기 제1 및 제2 더미 채널 패턴들 사이의 부분을 포함하는 3차원 반도체 소자.
  6. 제1항에 있어서,
    상기 하부 채널 패턴과 상기 하부 게이트 전극 사이의 하부 게이트 절연막; 및
    상기 상부 채널 패턴과 상기 상부 게이트 전극 사이의 상부 게이트 절연막을 더 포함하되,
    상기 하부 게이트 절연막은 다이폴 원소를 함유하고,
    상기 하부 게이트 절연막의 상기 다이폴 원소의 농도는 상기 상부 게이트 절연막의 상기 다이폴 원소의 농도보다 큰 3차원 반도체 소자.
  7. 제1항에 있어서,
    상기 상부 채널 패턴은 제1 반도체 패턴 및 상기 제1 반도체 패턴 상의 제2 반도체 패턴을 포함하고,
    상기 상부 게이트 전극은, 상기 더미 채널 패턴과 상기 제1 반도체 패턴 사이의 제1 부분, 및 상기 제1 반도체 패턴과 상기 제2 반도체 패턴 사이의 제2 부분을 포함하며,
    상기 제1 부분의 수직한 방향으로의 두께는 상기 제2 부분의 상기 수직한 방향으로의 두께보다 큰 3차원 반도체 소자.
  8. 제7항에 있어서,
    상기 더미 채널 패턴의 상기 수직한 방향으로의 두께는, 상기 제1 및 제2 반도체 패턴들 각각의 상기 수직한 방향으로의 두께보다 큰 3차원 반도체 소자.
  9. 제1항에 있어서,
    상기 하부 채널 패턴은 제1 반도체 패턴 및 상기 제1 반도체 패턴 상의 제2 반도체 패턴을 포함하고,
    상기 상부 채널 패턴은 제3 반도체 패턴 및 상기 제3 반도체 패턴 상의 제4 반도체 패턴을 포함하며,
    상기 하부 게이트 전극은 상기 제1 및 제2 반도체 패턴들 사이의 제1 부분을 포함하고,
    상기 상부 게이트 전극은 상기 제3 및 제4 반도체 패턴들 사이의 제2 부분을 포함하며,
    상기 제1 부분은, 제1 일함수 금속을 포함하는 제1 금속 패턴 및 제2 일함수 금속을 포함하는 제2 금속 패턴을 포함하고,
    상기 제2 부분은, 상기 제1 일함수 금속을 포함하는 제3 금속 패턴을 포함하며,
    상기 제3 금속 패턴의 두께는 상기 제1 금속 패턴의 두께와 다른 3차원 반도체 소자.
  10. 제9항에 있어서,
    상기 제2 부분에는 상기 제2 일함수 금속이 생략된 3차원 반도체 소자.
  11. 기판 상의 제1 활성 영역, 상기 제1 활성 영역은 하부 채널 패턴 및 상기 하부 채널 패턴에 연결되는 하부 소스/드레인 패턴을 포함하고;
    상기 제1 활성 영역 상에 적층된 제2 활성 영역, 상기 제2 활성 영역은 상부 채널 패턴 및 상기 상부 채널 패턴에 연결되는 상부 소스/드레인 패턴을 포함하며;
    상기 하부 채널 패턴과 상기 상부 채널 패턴 사이의 더미 채널 패턴; 및
    상기 하부 채널 패턴, 상기 더미 채널 패턴 및 상기 상부 채널 패턴 상의 게이트 전극을 포함하되,
    상기 게이트 전극은, 상기 하부 채널 패턴과 상기 더미 채널 패턴 사이의 제1 부분, 및 상기 더미 채널 패턴과 상기 상부 채널 패턴 사이의 제2 부분을 포함하고,
    상기 제1 부분은, 제1 일함수 금속을 포함하는 제1 금속 패턴 및 제2 일함수 금속을 포함하는 제2 금속 패턴을 포함하고,
    상기 제2 부분은, 상기 제1 일함수 금속을 포함하는 제3 금속 패턴을 포함하며,
    상기 제3 금속 패턴의 두께는 상기 제1 금속 패턴의 두께와 다른 3차원 반도체 소자.
  12. 제11항에 있어서,
    상기 제2 부분에는 상기 제2 일함수 금속이 생략된 3차원 반도체 소자.
  13. 제11항에 있어서,
    상기 게이트 전극은, 상기 상부 채널 패턴 상의 제3 부분을 더 포함하고,
    상기 제3 부분은, 상기 제3 금속 패턴 및 상기 제3 금속 패턴 상의 제4 금속 패턴을 포함하고,
    상기 제4 금속 패턴은 상기 제2 일함수 금속을 포함하며,
    상기 제4 금속 패턴의 두께는 상기 제2 금속 패턴의 두께와 다른 3차원 반도체 소자.
  14. 제11항에 있어서,
    상기 하부 채널 패턴과 상기 제1 부분 사이의 하부 게이트 절연막; 및
    상기 상부 채널 패턴과 상기 제2 부분 사이의 상부 게이트 절연막을 더 포함하되,
    상기 하부 게이트 절연막은 다이폴 원소를 함유하고,
    상기 하부 게이트 절연막의 상기 다이폴 원소의 농도는 상기 상부 게이트 절연막의 상기 다이폴 원소의 농도보다 큰 3차원 반도체 소자.
  15. 제11항에 있어서,
    상기 하부 소스/드레인 패턴과 상기 상부 소스/드레인 패턴은 서로 수직적으로 중첩되고,
    상기 더미 채널 패턴은 상기 하부 및 상부 소스/드레인 패턴들로부터 이격되는 3차원 반도체 소자.
  16. 기판 상의 하부 채널 패턴, 상기 하부 채널 패턴은 서로 이격되어 적층된 제1 반도체 패턴 및 제2 반도체 패턴을 포함하고;
    상기 하부 채널 패턴 상의 상부 채널 패턴, 상기 상부 채널 패턴은 서로 이격되어 적층된 제3 반도체 패턴 및 제4 반도체 패턴을 포함하며;
    상기 제2 반도체 패턴과 상기 제3 반도체 패턴 사이의 더미 채널 패턴; 및
    상기 제1 내지 제4 반도체 패턴들 및 상기 더미 채널 패턴 상에 제공되어, 이들 각각을 둘러싸는 게이트 전극을 포함하되,
    상기 제1 내지 제4 반도체 패턴들 및 상기 더미 채널 패턴은 서로 수직적으로 중첩되고,
    상기 더미 채널 패턴의 수직한 방향으로의 두께는, 상기 제1 내지 제4 반도체 패턴들 각각의 상기 수직한 방향으로의 두께보다 큰 3차원 반도체 소자.
  17. 제16항에 있어서,
    상기 게이트 전극은:
    상기 제1 및 제2 반도체 패턴들을 둘러싸는 하부 게이트 전극; 및
    상기 제3 및 제4 반도체 패턴들을 둘러싸는 상부 게이트 전극을 포함하며,
    상기 하부 게이트 전극의 상면은 상기 상부 게이트 전극의 바닥면과 접촉하고,
    상기 하부 게이트 전극의 상면은 상기 더미 채널 패턴의 상면과 바닥면 사이의 레벨에 위치하는 3차원 반도체 소자.
  18. 제16항에 있어서,
    상기 게이트 전극은, 상기 제1 및 제2 반도체 패턴들 사이의 제1 부분, 및 상기 제3 및 제4 반도체 패턴들 사이의 제2 부분을 포함하고,
    상기 제1 부분은, 제1 일함수 금속을 포함하는 제1 금속 패턴 및 제2 일함수 금속을 포함하는 제2 금속 패턴을 포함하며,
    상기 제2 부분은, 상기 제1 일함수 금속을 포함하는 제3 금속 패턴을 포함하고,
    상기 제3 금속 패턴의 두께는 상기 제1 금속 패턴의 두께와 다른 3차원 반도체 소자.
  19. 제16항에 있어서,
    상기 제1 및 제2 반도체 패턴들과 상기 게이트 전극 사이의 하부 게이트 절연막; 및
    상기 제3 및 제4 반도체 패턴들과 상기 게이트 전극 사이의 상부 게이트 절연막을 더 포함하되,
    상기 하부 게이트 절연막은 다이폴 원소를 함유하고,
    상기 하부 게이트 절연막의 상기 다이폴 원소의 농도는 상기 상부 게이트 절연막의 상기 다이폴 원소의 농도보다 큰 3차원 반도체 소자.
  20. 제16항에 있어서,
    상기 게이트 전극은, 상기 더미 채널 패턴과 상기 제3 반도체 패턴 사이의 제1 부분, 및 상기 제3 반도체 패턴과 상기 제4 반도체 패턴 사이의 제2 부분을 포함하며,
    상기 제1 부분의 수직한 방향으로의 두께는 상기 제2 부분의 상기 수직한 방향으로의 두께보다 큰 3차원 반도체 소자.
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