KR20230058058A - 메모리 콘텐츠를 삭제하는 장치 및 방법 - Google Patents

메모리 콘텐츠를 삭제하는 장치 및 방법 Download PDF

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올리비에 알라보인
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퀄컴 인코포레이티드
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Abstract

본 개시내용의 양상들은 메모리 내에서 콘텐츠 삭제 커맨드를 발행하고 실행하기 위한 시스템들 및 방법들에 관한 것이다. 특정 실시예들은 메모리가 복수의 메모리 뱅크의 복수의 메모리 셀들 중 메모리 셀들의 제1 세트의 메모리 상에 저장된 콘텐츠를 삭제하도록 구성된 콘텐츠 삭제 커맨드를 수신하는 방법을 제공한다. 특정 실시예들은 메모리의 감지 증폭기 회로 내에서 추가 트랜지스터들 또는 다른 하드웨어를 최소화하거나 전혀 사용하지 않고 기존 리프레시 메커니즘을 재사용함으로써 삭제 커맨드를 DRAM 메모리 내에서 구현하는 방법을 제공한다.

Description

메모리 콘텐츠를 삭제하는 장치 및 방법
관련 출원의 상호 참조
[0001] 본 출원은 2020년 9월 2일에 출원된 미국 특허 출원 제17/010,037호에 대한 이익 및 우선권을 주장하며, 그 전체 내용이 본 명세서에 참조로서 포함된다.
기술분야
[0002] 본 개시내용의 양상은 메모리 디바이스에 관한 것으로, 특히 메모리 콘텐츠(content)를 삭제하기 위한 커맨드를 발행하고 실행하기 위한 시스템 및 방법에 관한 것이다.
[0003] 일반적으로 컴퓨팅 시스템의 메인 메모리는 RAM(random access memory) 디바이스들을 휘발성 메모리 소스로서 사용할 수 있다. RAM들은 그 밀도와 속도 때문에 메모리들로서 특히 유용하다. 단점들 중 하나는 예를 들어 다이를 통과하는 중성자 또는 알파 입자, 결함 있는 컴포넌트, 부정확한 시스템 타이밍 등으로 인해 RAM에 때때로 오류가 발생할 수 있다는 것이다. 이러한 단점은 중요한 데이터 또는 사실상 오류가 없어야 하는 데이터를 통신하는 컴퓨팅 시스템들에서 특히 문제가 될 수 있다.
[0004] 이러한 이유로, 컴퓨터 시스템들은 RAM에 저장되는 데이터와 연관된 하나 이상의 ECC(error correction code) 비트들을 생성하고 저장하는 오류 정정 회로를 포함할 수 있다. 여기서, 저장된 데이터를 메인 메모리에서 판독하는 경우, 연관된 ECC 비트들도 판독되어 적절한 평가 및 필요한 경우 오류 정정을 위해 오류 정정 회로로 전송된다. 일부 RAM 디바이스들에서, ECC 비트들은 대응하는 데이터와 함께 "인-라인(in-line)"으로 저장된다. 일례로, RAM 디바이스에 저장된 512비트 페이로드 데이터마다, 페이로드 데이터와 다른 위치(어드레스)의 동일한 DRAM에 저장된 연관된 ECC 비트가 존재한다.
[0005] 그러나 특정 메모리 기능들(예를 들면, 부분 데이터 기입(write)들)을 수행하려면 데이터를 저장하는 RAM 영역과 이의 대응하는 ECC 비트들을 매칭 값들로 초기화해야 하다. 예를 들어, 애플리케이션이나 프로세서는 영역에 0(zero)을 기입하여 데이터와 ECC 비트들을 모두 저장하는 RAM 영역들을 초기화하는 프로세스를 수행해야 할 수 있다. 그러나, 이러한 프로세스는 상대적으로 많은 시간과 전력을 필요로 할 수 있다. 일 예에서 이는 배터리 전원을 공급받는 RAM 디바이스들에 문제들을 일으킬 수 있다. RAM 디바이스들이 더 많이 활용됨에 따라 그러한 디바이스들에 대한 추가 개선들에 대한 필요성이 존재한다.
[0006] 본 개시내용의 시스템들, 방법들 및 디바이스들은 각각 여러 가지 양상들을 가지며, 그 중 어느 하나도 그 바람직한 속성들에 대해 단독으로 책임지지 않는다. 다음의 청구범위에 의해 표현되는 본 개시내용의 범위를 제한하지 않으면서, 이제 일부 특징들이 간략하게 논의될 것이다. 이 논의를 고려한 후에는, 특히 "상세한 설명"이라는 제목의 섹션을 읽은 후에는 본 개시내용의 특징들 어떻게 이점을 제공하는지 이해하게 될 것이다.
[0007] 특정 실시예들은 전자 디바이스의 메모리 상에 저장된 콘텐츠를 삭제하는 방법을 제공하며, 메모리는 복수의 메모리 뱅크들을 포함하고, 복수의 메모리 뱅크들 각각에는 복수의 메모리 셀들이 배열되며, 복수의 메모리 셀들 각각은 연관된 감지 증폭기에 커플링된다. 일부 예들에서, 방법은, 복수의 메모리 뱅크들의 복수의 메모리 셀들 중 메모리 셀들의 제1 세트에서 메모리 상에 저장된 콘텐츠를 삭제하도록 구성된 콘텐츠 삭제 커맨드(clear content command)를 수신하는 단계를 포함한다. 일부 예들에서, 방법은 콘텐츠 삭제 커맨드에 응답하여, 메모리 셀들의 제1 세트의 각각의 메모리 셀과 연관된 각각의 감지 증폭기의 제1 스위치 및 제2 스위치를 활성화하는 단계 － 제1 스위치는 대응하는 메모리 셀의 제1 비트라인과 접지 사이에 커플링되며, 제2 스위치는 대응하는 메모리 셀의 제2 비트라인과 접지 사이에 커플링되며, 제1 스위치 및 제2 스위치를 활성화하는 것은 제1 비트라인 및 제2 비트라인을 접지시킴으로써 대응하는 메모리 셀을 삭제하도록 구성됨 － 를 포함한다.
[0008] 일부 예들에서, 콘텐츠 삭제 커맨드는 제1 위상 커맨드 및 제2 위상 커맨드를 포함하고, 제1 위상 커맨드는 비트들의 제1 시퀀스를 포함하고, 제2 위상 커맨드는 비트들의 제1 시퀀스에 상보적인 비트들의 제2 시퀀스를 갖는다.
[0009] 일부 예들에서, 콘텐츠 삭제 커맨드를 수신하는 단계는 제2 위상 커맨드를 수신하기 전에 제1 위상 커맨드를 수신하는 단계를 포함한다.
[0010] 일부 예들에서, 콘텐츠 삭제 커맨드를 수신하는 단계는 모드 레지스터에 저장된 다중 비트 커맨드를 판독하는 단계를 포함한다.
[0011] 일부 예들에서, 방법은 메모리 셀들의 제1 세트의 콘텐츠가 삭제되었다는 결정에 응답하여 모드 레지스터를 삭제하는 단계를 더 포함한다.
[0012] 일부 예들에서, 메모리는 인-라인 ECC(error correction code)를 이용하는 동적 랜덤 액세스 메모리(DRAM)이다.
[0013] 일부 예들에서, 컨트롤러는, 전자 디바이스의 부팅(boot-up); 메모리에서 검출된 상태 오류; 또는 메모리에서 검출된 일시적인 오류 중 하나 이상을 포함하는 이벤트에 응답하여 커맨드를 수신한다.
[0014] 일부 예들에서, 콘텐츠 삭제 커맨드는 메모리 셀들의 제1 세트를 식별하도록 구성된 표시자를 포함한다.
[0015] 일부 예들에서, 메모리 셀들의 제1 세트는 복수의 메모리 뱅크들의 각각의 메모리 뱅크 내의 메모리 셀들의 적어도 하나의 행을 포함한다.
[0016] 특정 양상들은 디바이스를 제공한다. 일부 예들에서, 디바이스는 복수의 메모리 뱅크들을 포함하는 메모리 － 복수의 메모리 뱅크들 각각에 복수의 메모리 셀들이 배열되고, 복수의 메모리 셀들 각각은 연관된 감지 증폭기에 커플링됨 － 를 포함한다. 일부 예들에서, 디바이스는 메모리에 통신 가능하게 커플링된 프로세서를 포함한다. 일부 예들에서, 프로세서는, 복수의 메모리 뱅크들의 복수의 메모리 셀들 중 메모리 셀들의 제1 세트 상에 저장된 콘텐츠를 삭제하도록 구성된 콘텐츠 삭제 커맨드를 수신하도록 구성된다. 일부 예들에서, 프로세서는 콘텐츠 삭제 커맨드에 응답하여, 메모리 셀들의 제1 세트의 각각의 메모리 셀과 연관된 각각의 감지 증폭기의 제1 스위치 및 제2 스위치를 활성화하도록 구성되고, 제1 스위치는 대응하는 메모리 셀의 제1 비트라인과 접지 사이에 커플링되며, 제2 스위치는 대응하는 메모리 셀의 제2 비트라인과 접지 사이에 커플링되며, 제1 스위치 및 제2 스위치를 활성화하는 것은 제1 비트라인 및 제2 비트라인을 접지시킴으로써 대응하는 메모리 셀을 삭제하도록 구성된다.
[0017] 특정 양상들은 전자 디바이스의 메모리 상에 저장된 콘텐츠를 삭제하도록 구성된 장치에 관한 것으로, 메모리는 복수의 메모리 뱅크들을 포함하고, 복수의 메모리 뱅크들 각각에 복수의 메모리 셀들이 배열되며, 복수의 메모리 셀들 각각은 연관된 감지 증폭기에 커플링된다. 일부 예들에서, 장치는, 복수의 메모리 뱅크들의 복수의 메모리 셀들 중 메모리 셀들의 제1 세트 상에 저장된 콘텐츠를 삭제하도록 구성된 콘텐츠 삭제 커맨드를 수신하는 수단을 포함한다. 일부 예들에서, 장치는 콘텐츠 삭제 커맨드에 응답하여, 메모리 셀들의 제1 세트의 각각의 메모리 셀과 연관된 각각의 감지 증폭기의 제1 스위치 및 제2 스위치를 활성화하는 수단을 포함하고, 제1 스위치는 대응하는 메모리 셀의 제1 비트라인과 접지 사이에 커플링되며, 제2 스위치는 대응하는 메모리 셀의 제2 비트라인과 접지 사이에 커플링되며, 제1 스위치 및 제2 스위치를 활성화하는 것은 제1 비트라인 및 제2 비트라인을 접지시킴으로써 대응하는 메모리 셀을 삭제하도록 구성된다.
[0018] 특정 양상들은 장치의 프로세서에 의해 실행될 때 장치로 하여금 전자 디바이스의 메모리 상에 저장된 콘텐츠를 삭제하는 방법을 수행하게 하는 명령어들을 저장하는 비일시적 컴퓨터 판독가능 저장 매체에 관한 것으로서, 메모리는 복수의 메모리 뱅크들을 포함하고, 복수의 메모리 뱅크들 각각에는 복수의 메모리 셀들이 배열되며, 복수의 메모리 셀들 각각은 연관된 감지 증폭기에 커플링된다. 일부 예들에서, 방법은, 복수의 메모리 뱅크들의 복수의 메모리 셀들 중 메모리 셀들의 제1 세트 상에 저장된 콘텐츠를 삭제하도록 구성된 콘텐츠 삭제 커맨드를 수신하는 단계를 포함한다. 일부 예들에서, 방법은 콘텐츠 삭제 커맨드에 응답하여, 메모리 셀들의 제1 세트의 각각의 메모리 셀과 연관된 각각의 감지 증폭기의 제1 스위치 및 제2 스위치를 활성화하는 단계 － 제1 스위치는 대응하는 메모리 셀의 제1 비트라인과 접지 사이에 커플링되며, 제2 스위치는 대응하는 메모리 셀의 제2 비트라인과 접지 사이에 커플링되고, 제1 스위치 및 제2 스위치를 활성화하는 것은 제1 비트라인 및 제2 비트라인을 접지시킴으로써 대응하는 메모리 셀을 삭제하도록 구성됨 － 를 포함한다.
[0019] 다음의 설명 및 관련 도면들은 하나 이상의 실시예들의 특정한 예시적 특징들을 상세히 설명한다.
[0020] 첨부된 도면들은 하나 이상의 실시예들의 특정 양상들을 묘사하므로 본 개시내용의 범위를 제한하는 것으로 간주되어서는 안 된다.
[0021] 도 1은 본 개시내용의 다양한 양상들을 구현하기에 적합한 메모리에 커플링된 시스템-온-칩(SoC)의 예시적인 컴포넌트 및 인터커넥션들을 예시한다.
[0022] 도 2는 본 개시내용의 다양한 양상들을 구현하기에 적합한 메모리의 예시적인 컴포넌트 및 인터커넥션들을 예시한다.
[0023] 도 3은 본 개시내용의 다양한 양상들을 구현하기에 적합한 DRAM 메모리 시스템의 하이-레벨 예를 예시하는 블록도이다.
[0024] 도 4는 본 개시내용의 다양한 양상들을 구현하기에 적합한 예시적인 비트라인(BL) 감지 증폭기를 예시하는 개략도이다.
[0025] 도 5a는 본 개시내용의 다양한 양상들을 구현하기에 적합한 콘텐츠 삭제 커맨드의 예시적인 CA 인코딩을 예시하는 제1 블록도이다.
[0026] 도 5b는 본 개시내용의 다양한 양상들을 구현하기에 적합한 콘텐츠 삭제 커맨드의 예시적인 CA 인코딩을 예시하는 제2 블록도이다.
[0027] 도 6은 본 개시내용의 다양한 양상들을 구현하기에 적합한 모드 레지스터에서 콘텐츠 삭제 커맨드를 실행하기 위한 예시적인 프로세스를 예시하는 흐름도이다.
[0028] 도 7은 본 개시내용의 다양한 양상들을 구현하기에 적합한 2개의 추가 스위치들을 갖는 제1 예시적인 감지 증폭기를 예시하는 개략도이다.
[0029] 도 8은 본 개시내용의 다양한 양상들을 구현하기에 적합한 2개의 추가 스위치를 갖는 제2 예시적인 감지 증폭기를 예시하는 개략도이다.
[0030] 도 9는 본 개시내용의 다양한 양상들을 구현하기에 적합한 전자 디바이스의 메모리 상에 저장된 콘텐츠를 삭제하기 위한 예시적인 동작들을 예시하는 흐름도이다.
[0031] 도 10은 본 명세서에 개시된 기술들에 대한 동작들을 수행하도록 구성된 다양한 컴포넌트들(예컨대, 수단-플러스-기능 컴포넌트들에 대응함)을 포함할 수 있는 프로세싱 시스템을 예시한다.
[0032] 이해를 용이하게 하기 위해, 도면들에 대해 공통되는 동일한 엘리먼트들을 지정하기 위해 가능한 경우 동일한 참조 번호들이 사용되었다. 하나의 실시예의 엘리먼트들 및 특징들은 추가 설명 없이 다른 실시예들에 유리하게 통합될 수 있음이 고려된다.
[0033] 본 개시내용의 양상들은 메모리 디바이스에 저장된 콘텐츠를 삭제하기 위한 콘텐츠 삭제 커맨드를 발행 및 실행하기 위한 방법들 및 장치들을 제공한다.
[0034] 다음 설명은 예들을 제공하며 청구범위에 설명된 범주, 적용 가능성 또는 실시예들 제한하지 않는다. 본 개시내용의 범위를 벗어나지 않으면서 논의된 엘리먼트들의 기능 및 배열에 변경들이 이루어질 수 있다. 다양한 예들은 다양한 절차들 또는 컴포넌트들을 적절하게 생략, 대체 또는 추가할 수 있다. 예를 들어, 기술된 방법들은 기술된 것과 다른 순서로 수행될 수 있으며, 다양한 단계들이 추가, 생략 또는 결합될 수 있다. 또한, 일부 예들에 대해 설명된 특징들은 일부 다른 예들에서 결합될 수 있다. 예를 들어, 장치가 구현될 수 있거나 방법이 본 명세서에서 설명된 여러 양상들 중 임의의 수의 양상들을 사용하여 실행될 수 있다. 또한, 본 개시내용의 범주는 본 명세서에 기재된 개시내용의 다양한 양상들에 추가하여 또는 그 외의 다른 구조, 기능, 또는 구조 및 기능을 사용하여 실시되는 그러한 장치 또는 방법을 포함하도록 의도된다. 본 명세서에 개시된 개시내용의 임의의 양상은 청구항의 하나 이상의 엘리먼트들에 의해 구체화될 수 있음을 이해해야 한다.
[0035] 본 개시내용의 특정 암시들이 예시적인 메모리 디바이스로서 DRAM(dynamic random access memory) 디바이스의 관점에서 예시되지만, 암시들은 다른 휘발성 메모리 디바이스(예컨대, 정적 RAM(SRAM), 동기식 SRAM(SDRAM), 그래픽 DRAM(GDRAM) 등))들과 같은 다른 영역들에 적용 가능하다. 추가로, 본 개시내용의 특정 암시들이 SoC(system-on-chip)의 관점에서 예시되지만, 암시들은 메모리를 이용하는 임의의 적합한 컴퓨팅 디바이스에 적용 가능하다. 따라서, 개시된 암시들은 DRAM 디바이스들 또는 SoC들 또는 예시된 실시예들에 제한되는 것으로 해석되어서는 안 된다. 예시된 실시예들은 본 명세서에 개시된 본 발명의 암시들의 예들을 설명하고 예시하기 위한 수단(vehicle)들일 뿐이다.
[0036] 도 1은 본 개시내용의 다양한 양상들을 구현하기에 적합한 휘발성 메모리(124)(예컨대, DRAM)에 커플링된 시스템-온-칩(SoC)(100)의 예시적인 컴포넌트들 및 인터커넥션(interconnection)들을 예시한다. SoC(100)는 중앙 처리 장치(CPU)(102), 모뎀 프로세서(104), 그래픽 프로세서(106) 및 애플리케이션 프로세서(108)와 같은 다수의 이기종 프로세서들을 포함할 수 있다. 각각의 프로세서들(102, 104, 106, 108)은 하나 이상의 코어들을 포함할 수 있고, 각각의 프로세서/코어는 다른 프로세서들/코어들와 독립적으로 동작들을 수행할 수 있다. 프로세서들(102, 104, 106, 108)은 (예컨대, 단일 기판, 다이, 집적 칩 등에서) 서로 매우 근접하게 조직될 수 있어서, 신호들이 칩 외부로 이동하는 경우 가능한 것보다 훨씬 더 높은 주파수/클록 속도에서 동작할 수 있다. 코어들의 근접성은 또한 온-칩 메모리 및 자원들(예를 들면, 전압 레일)의 공유를 가능하게 할 뿐만 아니라 코어들 간의 보다 조정된 협력을 가능하게 할 수 있다.
[0037] 프로세서들(102, 104, 106, 108)은 인터커넥션/버스 모듈(122)을 통해 메모리 컨트롤러(114) 및 다른 시스템 컴포넌트들(미도시)에 인터커넥팅될 수 있으며, 이는 재구성 가능한 논리 게이트들의 어레이를 포함할 수 있고/있거나 버스 아키텍처(예를 들면, CoreConnect, AMBA(advanced microcontroller bus architecture) 등)를 구현할 수 있다. 통신들은 고성능 NoC(network on a chip)들과 같은 고급 인터커넥션들에 의해 제공될 수도 있다.
[0038] 메모리 컨트롤러(114)는 하나 이상의 마스터로부터 다양한 메모리 트랜잭션들을 수신하고 메모리 트랜잭션들을 어드레싱하고 메모리(124)로 통신하도록 구성된 특수 하드웨어 모듈 구성을 포함할 수 있다. 다수의 마스터들은 하나 이상의 프로세서들(102, 104, 106, 108) 및/또는 프로세서들(102, 104, 106, 108) 상에서 동작하는 애플리케이션들을 포함할 수 있다. 메모리 컨트롤러(114)는 또한 메모리(124)의 유지관리(예를 들어 리프레시 사이클의 스케줄링 및/또는 초기화), 및 본 명세서에 기술된 바와 같이 콘텐츠 삭제(예컨대, 데이터 및/또는 코드) 커맨드를 관리할 수 있다. 일부 예에서, 메모리 컨트롤러(114)는 본 명세서에 개시된 동작들을 수행하도록 구성된 하나 이상의 프로세서들을 포함할 수 있다. 프로세서들의 예들에는 마이크로프로세서들, 마이크로컨트롤러들, 디지털 신호 프로세서(DSP)들, 필드 프로그래밍 가능 게이트 어레이(FPGA)들, 프로그래밍 가능 로직 디바이스(PLD)들, 상태 기계들, 게이트 로직, 이산 하드웨어 회로들 및 본 개시내용 전반에 걸쳐 기술된 다양한 기능을 수행하도록 구성된 기타 적절한 하드웨어가 포함된다. 메모리(124) 및 메모리 컨트롤러(114)는 SoC(100)의 온-칩 컴포넌트(예컨대, 기판, 다이, 집적 칩 등)일 수 있으나, 일부 예들에서 메모리(124) 및 메모리 컨트롤러(114) 중 하나 이상이 칩 외부에 위치할 수 있다는 점에 유의해야 한다.
[0039] 메모리(124)는 버스 모듈(122)을 통해 프로세서들(102, 104, 106, 108)에 대한 인터페이스를 갖는 컴퓨터 판독가능 저장 매체이다. 논의된 바와 같이, 메모리(124)는 온-칩 컴포넌트이거나, 대안적으로 (도시된 바와 같이) 오프-칩 컴포넌트일 수 있다. 메모리(124)는 프로세서들(102, 104, 106, 108) 및/또는 SoC(100)의 다른 기능적 양상들에 대해 DRAM과 같은 휘발성 스토리지를 제공할 수 있다. 도시된 바와 같이, 메모리 컨트롤러(114)는 ECC 모듈(130)을 포함한다. ECC 모듈(130)은 기술 분야에서 논의되고 알려진 바와 같이 메모리(124)에서 에러들을 검출하고 수정하기 위한 ECC 로직을 구현하도록 구성된다. 특정 양상들에서, ECC 모듈(130)은 인-라인 ECC 로직을 수행하도록 구성된다.
[0040] 메모리(124)는 또한 각각의 랭크(134)에서 하나 이상의 랭크(134)들 및 복수의 뱅크들(132a-132j)(집합적으로 뱅크(132)들로 지칭됨)의 계층 구조를 포함할 수 있다. 예를 들어, 메모리(124)는 복수의 랭크들을 포함할 수 있고, 여기서 각각의 랭크는 복수의 내부 뱅크 구조들을 포함한다. 일부 예들에서, 각각의 뱅크 구조는 복수의 메모리 페이지들 또는 "행(row)들"을 포함할 수 있다. 일반적으로 주어진 시간에 각각의 뱅크에서 메모리의 한 행이 액세스될 수 있다. 주어진 랭크(134)의 각각의 뱅크(132)는 데이터 판독/기입을 위한 버스(미도시)를 공유할 수 있다. 메모리 컨트롤러(114)는 독립적으로 액세스될 수 있는 서로 다른 랭크(134)들 및 뱅크(132)들의 동시 동작을 지원할 수 있다. 각각의 뱅크(132)는 독립적인 엔티티로서 작용하기 때문에, 뱅크(132)들은 뱅크 레벨의 병렬성을 제공하면서 다수의 메모리 요청들을 병렬로 처리할 수 있다.
[0041] 도 2는 본 개시내용의 다양한 양상들을 구현하는 데 적합한 SoC(100)의 예시적인 컴포넌트들 및 인터커넥션들을 예시한다. 도 2에 예시된 바와 같이, 메모리 컨트롤러(114)는 ECC 모듈(130)을 포함한다. ECC 모듈(130)은 ECC 생성기(205) 및 ECC 체커/정정기(210)를 포함한다. 특정 양상들에서, ECC 모듈이 정상 모드에서 동작하고 있을 때, ECC 생성기(205)는 예를 들어, 메모리 컨트롤러(114)에 의해 하나 이상의 셀 뱅크(132)들에 기입될 데이터를 수신하도록 구성된다. ECC 생성기(205)는 이 페이로드 데이터가 메모리(114)(예컨대, 셀 뱅크(132) 내)에 기입될 때 수신된 페이로드 데이터의 오류를 정정하기 위해 사용되는 체커 비트들(예컨대, ECC 패리티 비트들)을 생성할 수 있다. 이들 생성된 패리티 비트들은 또한 페이로드 데이터와 동일하거나 상이한 셀 뱅크(132)의 메모리(124)에 기입된다. ECC 생성기(205) 또는 메모리 컨트롤러(114)는 데이터를 셀 뱅크(132)에 직접 기입하도록 구성되고, ECC 생성기(205)는 셀 뱅크(132)(들)의 데이터에 대응하는 생성된 체커 비트들을 기입하도록 추가로 구성된다.
[0042] (예컨대, 메모리 컨트롤러(114)로부터) 저장된 데이터에 대한 판독 커맨드를 수신하면, ECC 체커/정정기(210)는 셀 뱅크(132)로부터 저장된 데이터 및 대응하는 체커 비트들을 판독하도록 구성된다. ECC 체커/정정기(210)는 추가로 판독 데이터가 임의의 오류들을 포함하는지를 (예컨대, 알려진 ECC 프로세스들을 사용하여) 체킹하는 데 체커 비트들을 이용하도록 구성된다. 판독 데이터가 임의의 오류들을 포함하는 경우, ECC 체커/정정기(210)는 (예컨대, 알려진 ECC 프로세스들을 사용하여) 데이터를 정정하는 데 체커 비트들을 이용하도록 추가로 구성된다. ECC 검사기/정정기(210)는 그 후 데이터(예컨대, 체킹/정정된 데이터)를 메모리 컨트롤러(114)로 전달하여 적절한 컴포넌트로 전달한다.
[0043] 논의된 바와 같이, 인-라인 ECC의 경우에, 메모리(124)에 저장될 데이터는 둘 다의 저장을 위해 대응하는 ECC 데이터와 함께 메모리(124)로 전달된다. 그러나, 인-라인 ECC를 사용하기 전에 메모리(124)는 인-라인 ECC를 가능하게 하기 위해 먼저 초기화되어야 한다. 즉, 데이터 및 ECC 데이터를 저장하는 데 필요한 메모리(124)의 각각의 셀이 0으로 설정될 필요가 있다.
[0044] 도 3은 본 명세서에 기술된 양상들에 따른 DRAM 메모리 시스템(300)의 하이-레벨 예를 예시하는 블록도이다. 논의된 바와 같이, 메모리 컨트롤러(예컨대, 도 1의 메모리 컨트롤러(114))는 인터페이스를 통해 메모리(예컨대, 도 1의 메모리(124))와 통신한다. 이 예에서, 메모리(124)는 복수의 랭크들(집합적으로 랭크(134)들이라고 함)을 포함한다. 각각의 랭크(134)는 뱅크들의 하나 이상의 세트들(예컨대, 도 1의 뱅크들(132a-132j))을 포함할 수 있다.
[0045] 각각의 뱅크(132)는 행들과 열들로 구성된 셀(304)들 어레이를 포함할 수 있다. 일부 예들에서, 뱅크(132)와 연관된 복수의 메모리 셀(304)들은 행들과 열들로 구성 또는 배열될 수 있으며, 메모리 셀들의 각각의 행은 적어도 하나의 메모리 셀(304)과 관련되고 메모리 셀들의 각각의 열은 적어도 하나의 메모리 셀(304)과 연관된다. 각각의 메모리 셀은 연관된 감지 증폭기(302)에 연결되거나 커플링될 수 있다. 특히, 메모리 셀들의 행들은 공통 워드라인(WL)을 공유할 수 있는 반면 열들은 공통 비트라인(BL)을 공유할 수 있고, 각각의 열과 연관된 메모리 셀들은 개개의 감지 증폭기(302)에 연결될 수 있다. 각각의 DRAM 셀은 2개의 컴포넌트들, 즉 1) 데이터/코드의 1비트를 전하로 저장하는 커패시터(308) 및 2) 셀(304)들의 개개의 열에 의해 공유되는 BL(예컨대, 와이어로서 구현됨)에 커패시터(308)를 연결하는 액세스 트랜지스터(306)를 포함할 수 있다. 액세스 트랜지스터(306)는 셀(304)들에 의해 공유되는 WL(예컨대, 와이어로서 구현됨)에 의해 제어된다. WL의 전압이 예를 들어 전원 전압으로 상승하면, 셀들의 개개의 행이 BL들에 연결되어 셀(304)들의 연결된 행으로부터/으로 콘텐츠(예컨대, 데이터 또는 코드)를 판독 또는 기입하게 할 수 있다. 각각의 열의 셀(304)들은 BL 상의 콘텐츠를 판독 또는 기입하도록 구성된 감지 증폭기(302)를 공유한다.
[0046] 각각의 셀(304)의 커패시터(308)는 1비트의 데이터를 전하로서 저장하도록 구성된다. 시간이 지남에 따라 커패시터(308)는 전하를 잃어 저장된 데이터를 변하게 한다. 그 결과, 메모리 컨트롤러(114)는 데이터 무결성을 유지하기 위해 주기적으로 셀(304)들의 전하를 복원하는 리프레시 동작을 수행한다. 각각의 셀(304)은 DRAM 유형(예컨대, LPDDR4(low-power double data rate type 4), LPDDR5 등)에 따라 리프레시 간격마다 주기적으로 리프레시되어야 한다. 리프레시 동작들은 메모리 컨트롤러(114)에 의해 발행된 리프레시 커맨드들에 의해 개시된다. 일반적으로, 최신 DRAM 시스템에서 수행되는 2개의 주요 리프레시 동작, 즉 AB(all-bank) 리프레시(또는 랭크 레벨 리프레시) 및 PB(per-bank) 리프레시가 존재한다.
[0047] AB 리프레시 커맨드는 메모리(124)의 랭크에 있는 모든 뱅크들 중 하나 이상의 행들을 동시에 리프레시함으로써 동작할 수 있다. 결과적으로, 이는 리프레시 커맨드가 완료될 때까지 랭크(134) 내의 모든 뱅크(132)가 메모리 요청들을 처리하는 데 사용될 수 없도록 한다. PB 리프레시 커맨드는 한 번에 단일 뱅크(132)의 다수의 행들을 리프레시함으로써 동작할 수 있다. 이는 동일한 랭크(134)의 다른 뱅크(132)가 리프레시되는 동안 뱅크가 액세스될 수 있게 한다. 다음과 같이, 본 명세서의 양상들은 AB 리프레시 커맨드에 기초한 콘텐츠 삭제 커맨드들을 설명한다.
[0048] 도 4는 예시적인 BL 감지 증폭기(400)(예컨대, 도 3의 감지 증폭기(302))를 예시하는 개략도이다. 도 4의 감지 증폭기는 본 명세서에 개시된 암시들의 양상들을 설명하고 예시하기 위한 일반적인 예로서 제공된다는 점에 유의해야 한다. 따라서, 예시된 감지 증폭기(400)가 개시된 구현들에서 사용될 수 있지만, 상이한 형태들 및 구성들을 갖는 감지 증폭기들도 또한 사용될 수 있음을 알 수 있다. BL 감지 증폭기(400)의 일반적인 동작을 설명하면 다음과 같다.
[0049] 초기에, BL(402)은 정의된 전압(예컨대, 내부 전원 전압(VDD)의 절반)으로 미리 충전된다. 메모리 컨트롤러(예컨대, 도 1의 메모리 컨트롤러(114))가 메모리(예컨대, 도 1의 메모리(124))에 판독 커맨드를 발행할 때, 메모리 컨트롤러(114)는 감지 증폭기(400)의 제어 신호들인 RTO(406) 및 SB(408)를 활성화하고, 충전된 셀 커패시터(예컨대, 도 3의 커패시터(308))와 사전 충전된 BL(402) 사이에서 전하 공유 동작이 발생하여 BL(402)과 기준 BL(BLB(404)) 사이에 작은 전압차가 발생한다. 전압차는 저장된 콘텐츠의 극성에 따라 감지 증폭기(400)에 의해 증폭되고 증폭된 전압은 출력 데이터 버퍼로 전송된다.
[0050] 예를 들어, 셀 커패시터(308)가 저전압인 경우(예컨대, 셀에 저장된 콘텐츠가 이진수 0인 경우), 커패시터(308)에 연결된 BL(402)의 전위는 프리차지 전압보다 낮아지고, BLB(404)의 전위는 프리차지 전압의 전위로 유지되어 두 비트라인 사이에 전위차가 발생한다.
[0051] 그러나, BL(402) 및 BLB(404)가 모두 접지되면(예컨대, BL(402) 및 BLB(404) 모두가 SB(408)에 연결됨), 대응하는 커패시터(308)가 접지되고 그 커패시터(308) 상에 저장된 임의의 콘텐츠는 삭제된다. 따라서, 특정 양상들에 따르면, 메모리 컨트롤러(114)는 감지 증폭기(400)의 BL(402) 및 BLB(404) 라인들을 접지시킴으로써 콘텐츠 삭제 커맨드를 수신하고 실행할 수 있다.
[0052] 일 예에서, 메모리 컨트롤러(114)는 프로세서(예컨대, 도 1의 CPU(102))로부터 콘텐츠 삭제 커맨드를 수신할 수 있다. 콘텐츠 삭제 커맨드는 메모리 컨트롤러(114)가 하나 이상의 셀 뱅크(132)들의 하나 이상의 메모리 셀(예컨대, 도 3의 메모리 셀(304))들로부터 콘텐츠를 삭제하기 위해 감지 증폭기(400)의 하나 이상의 스위치(예컨대, 트랜지스터)들을 활성화하게 하도록 구성된다. 콘텐츠 삭제 커맨드는 삭제될 하나 이상의 메모리 셀(304)들을 식별하도록 구성된 표시자를 포함할 수 있다. 예를 들어, 표시자는 뱅크(132)들의 세트 및 뱅크(132)들의 세트에서 삭제될 셀(304)들의 행을 식별할 수 있다. 이러한 예에서, 콘텐츠 삭제 커맨드는 식별된 뱅크(132)들의 세트의 각각의 뱅크(132)에서 식별된 행을 동시에 삭제할 수 있다.
[0053] 콘텐츠 삭제 커맨드를 수신한 것에 응답하여 메모리 컨트롤러(114)는 하나 이상의 메모리 셀(304)들에 대응하는 각각의 감지 증폭기(400)의 하나 이상의 스위치들을 활성화할 수 있다. 예를 들어, 하나 이상의 스위치들 중 제1 스위치는 메모리 셀들의 대응하는 열의 제1 비트라인(예컨대, BL(402))과 접지 사이에 커플링될 수 있고, 제2 스위치는 메모리 셀(304)들의 대응하는 열과 연관된 제2 비트라인(예컨대, BLB(404))과 접지 사이에 커플링될 수 있다. 따라서, 제1 스위치 및 제2 스위치를 활성화함으로써, 제1 비트라인 및 제2 비트라인이 접지되고, 그에 따라 대응하는 메모리 셀(304)의 임의의 콘텐츠가 삭제된다. 메모리(114)를 포함하는 디바이스의 부팅(boot-up) 또는 메모리(124)에서 (예컨대, 프로세서들(102, 104, 106, 108) 또는 메모리 컨트롤러(114) 중 하나에 의해) 검출된 상태 오류 또는 일시적 오류에 응답하여 콘텐츠 삭제 커맨드가 발행될 수 있다.
커맨드 어드레스 콘텐츠 삭제 커맨드를 구현하기 위한 예시 기술들
[0054] 본 명세서에 설명된 예들은 메모리(124)의 메모리 셀들을 삭제하기 위해 콘텐츠 삭제 커맨드를 구현하기 위한 기술들 및 방법들을 제공한다. 특정 양상들에서, 단일 콘텐츠 삭제 커맨드는 복수의 뱅크들에서 각각의 뱅크의 동일한 행을 삭제할 수 있다. 일부 예들에서, 콘텐츠 삭제 커맨드는 메모리 제어(114)에 의해 실행되고 BL(402) 및 BLB(404)를 접지시키기 위해 감지 증폭기(400)에서 하나 이상의 스위치(예컨대, 트랜지스터)들을 활성화하도록 구성된다. BL(402) 및 BLB(404) 모두를 접지시킴으로써, 대응하는 셀(304)의 임의의 저장된 콘텐츠가 삭제된다(예컨대, 셀을 0볼트로 설정).
[0055] 특정 양상들에서, 메모리 컨트롤러(114)는 커맨드 어드레스(CA) 버스를 통해 콘텐츠 삭제 커맨드를 수신한다. 일부 예에서, 콘텐츠 삭제 커맨드는 메모리(124)의 유형에 따라 인코딩될 수 있다. 예를 들어, 메모리(124)가 LPDDR4 유형인 경우, 콘텐츠 삭제 커맨드는 2 위상(phase) SDR(single data rate) 커맨드로서 인코딩될 수 있다. 일부 예에서, 메모리(124)가 LPDDR5 유형이면, 콘텐츠 삭제 커맨드는 2 위상 DDR(double data rate) 커맨드로서 인코딩될 수 있다. 이어지는 특정 예들에서, 콘텐츠 삭제 커맨드의 제1 위상(phase)은 비트들의 제1 시퀀스를 포함하고, 콘텐츠 삭제 커맨드의 제2 위상은 비트들의 제1 시퀀스에 상보적인 비트들의 제2 시퀀스를 포함한다.
[0056] 도 5a는 콘텐츠 삭제 커맨드(502)의 예시적인 CA 인코딩을 예시하는 제1 블록도이다. 예시된 커맨드 값들은 예시들이며 다른 값들으로 변경될 수 있음을 이해해야 한다. 예를 들어, 콘텐츠 삭제 커맨드(502)은 단일 위상 커맨드를 포함할 수 있고, CA 버스의 각각의 비트에 대한 시그널링은 임의의 적합한 상보적 또는 비상보적 구성으로 설정될 수 있다. 더욱이, 콘텐츠 삭제 커맨드(502)를 인코딩하는 데 사용되는 비트들의 수는 CA 버스의 임의의 적합한 비트 크기를 수용하도록 더 많거나 더 적은 비트들을 포함할 수 있다.
[0057] 이 예에서, 콘텐츠 삭제 커맨드(502)는 6비트 CA 버스를 통해 전달되는 6비트 SDR 2 위상 커맨드이다. 이 예에서, 제1 위상(504)은 제1 상승 클록 에지(R1)에서 통신되는 비트들의 로우-하이-로우-하이-로우-하이 조합이다. 제2 위상(506)은 제2 상승 클록 에지(R2)(예컨대, R1 다음에 오는 상승 클록 에지)에서 통신되는 비트들의 하이-로우-하이-로우-하이-로우 조합이다. 즉, 제1 위상 커맨드는 커맨드의 제2 위상 이전에 메모리 컨트롤러(114)에 의해 수신되며, 커맨드의 제2 위상은 커맨드의 제1 위상에 상보적이다. 이와 같이 예시된 2 위상 커맨드는 상보적인 커맨드 형식이다. 상보적인 커맨드 형식은 커맨드의 연속 위상에서 각각의 비트에 대해 신호를 로우와 하이 사이에서 번갈아 가며 CA 버스의 일시적인 오류들로부터 추가적인 보호를 제공할 수 있다.
[0058] 도 5b는 콘텐츠 삭제 커맨드(522)의 예시적인 CA 인코딩을 예시하는 제2 블록도이다. 예시된 커맨드 값들은 예들이며 다른 값들로 변경될 수 있음을 이해해야 한다. 예를 들어, 콘텐츠 삭제 커맨드(522)는 단일 위상 커맨드를 포함할 수 있고, CA 버스의 각각의 비트 상의 시그널링은 임의의 적합한 상보적 또는 비상보적 구성으로 설정될 수 있다. 또한, 콘텐츠 삭제 커맨드(522)를 인코딩하는 데 사용되는 비트들의 수는 CA 버스의 임의의 비트 크기를 수용하기 위해 증가하거나 감소할 수 있다.
[0059] 이 예에서, 콘텐츠 삭제 커맨드(522)는 6비트이고, 6비트 CA 버스를 통해 통신되는 6비트 DDR 2상 커맨드들이다. 이 예에서, 제1 위상(524)은 제1 상승 클록 에지(R1)에서 통신되는 비트의 로우-로우-로우-하이-하이-하이 조합이다. 제2 위상(526)은 제1 하강 클록 에지(F2)(예컨대, R1 바로 다음에 오는 하강 클록 에지)에서 통신되는 비트들의 하이-하이-하이-로우-로우-로우 조합이다. 즉, 제1 위상 커맨드는 커맨드의 제2 위상 이전에 메모리 컨트롤러(114)에 의해 수신된다. 이러한 상보적인 커맨드 형식은 CA 버스의 일시적인 오류들로부터 추가적인 보호를 제공할 수 있다.
모드 레지스터 기입 지우기 콘텐츠 커맨드를 구현하기 위한 예시 기술들
[0060] 일부 예들에서, 콘텐츠 삭제 커맨드는 모드 레지스터에 기입될 수 있다. 그러면 메모리 컨트롤러(114)는 주기적인 간격에 따라 모드 레지스터를 판독하고 콘텐츠 삭제 커맨드를 실행할 수 있다. 예를 들어, 커맨드를 발행하는 애플리케이션이나 프로세서는 특정 다중 비트 시퀀스(예를 들면, 0xA5)를 레지스터에 기입해야 할 수 있다. 메모리 컨트롤러(114)가 콘텐츠 삭제 커맨드를 판독하고 실행하면, 메모리 컨트롤러(114)는 모드 레지스터를 삭제할 수 있다.
[0061] 도 6은 모드 레지스터에서 콘텐츠 삭제 커맨드를 실행하기 위한 예시적인 프로세스(600)들을 예시하는 흐름도이다. 초기에 메모리 컨트롤러(114)는 주기적/비주기적으로 모드 레지스터의 콘텐츠를 확인할 수 있다. 블록(605)에서, 메모리 컨트롤러(114)는 콘텐츠 삭제 커맨드가 레지스터에 기입되었는지를 결정한다. 커맨드가 레지스터에 기입되지 않은 경우, 메모리 컨트롤러(114)는 레지스터를 확인하기 위해 다음 주기적 시간 간격까지 또는 모드 레지스터에서 새로운 콘텐츠의 통지를 수신할 때까지 기다릴 수 있다.
[0062] 콘텐츠 삭제 커맨드가 모드 레지스터에 기입된 경우, 블록(610)에서 메모리 컨트롤러(114)는 콘텐츠 삭제 커맨드가 실행되었는지 여부를 결정할 수 있다. 일부 예에서, 메모리 컨트롤러(114)는 콘텐츠 삭제 커맨드에 대응하는 행들이 모든 뱅크들에서 삭제되었는지 판단할 수 있다. 콘텐츠 삭제 커맨드가 실행되지 않은 경우, 프로세스(600)는 메모리 컨트롤러(114)가 콘텐츠 삭제 커맨드를 실행하는 블록(615)으로 진행할 수 있다. 콘텐츠 삭제 커맨드가 이미 실행된 경우 프로세스(600)는 메모리 컨트롤러(114)가 모드 레지스터를 삭제하는 블록(620)으로 진행할 수 있다.
[0063] 도 5a 및 도 5b에 예시된 두 예들 모두에서, 메모리 컨트롤러(114)는 CA 버스를 통해 커맨드를 수신하면 콘텐츠 삭제 커맨드를 실행할 수 있다는 점에 유의해야 한다. 그러나, 도 6에서, 메모리 컨트롤러(114)는 콘텐츠 삭제 커맨드를 즉시 실행하도록 요구되지 않을 수 있다. 예를 들어, 메모리 컨트롤러(114)는 주기적으로 모드 레지스터의 콘텐츠만을 확인할 수 있다. 또한 메모리 컨트롤러(114)는 모드 레지스터들이 기입되는 동안 정상적으로 동작할 수 있다는 점에 유의해야 한다. 이는 CA 버스가 상대적으로 복잡한(busy) 경우 콘텐츠 삭제 커맨드를 통신하는 데 선호되는 방법일 수 있다.
[0064] 논의된 바와 같이, 콘텐츠 삭제 커맨드를 수신하면, 메모리 컨트롤러(114)는 메모리(124)의 감지 증폭기의 하나 이상의 스위치들을 접지 BL(402) 및 BLB(404)로 활성화함으로써 커맨드를 실행할 수 있고, 모든 뱅크(132)들에 대해 뱅크(132)의 행에 있는 각각의 메모리 셀의 콘텐츠를 동시에 삭제할 수 있다. 앞서 언급된 바와 같이, 감지 증폭기(400)는 도 4에 예시된 것에 비해 더 적거나 추가된 컴포넌트들을 갖는 많은 구성들에 관여할 수 있다.
[0065] 예를 들어, 도 7은 도 4의 감지 증폭기(400)에 비해 2개의 추가 스위치들(710, 712)을 갖는 예시적인 감지 증폭기(700)를 예시하는 개략도이다. 이 예에서, BL(702) 및 BLB(704)는 제1 스위치(710) 및 제2 스위치(712)를 통해 SB(708)(예컨대, 접지)에 커플링된다. 따라서, 콘텐츠 삭제 커맨드를 실행하기 위해, 메모리 컨트롤러(114)는 삭제 커맨드 신호(예컨대, 도 7에서 "CB" 또는 "C"로 예시됨)를 사용하여 스위치의 게이트에서 스위치들 중 하나의 스위치를 제거함으로써 BL(702) 또는 BLB(704)를 접지하고 대응하는 메모리 셀을 삭제한다. 예를 들어, 하나의 트랜지스터만 인에이블되어야 할 수 있다(예컨대, 트랜지스터의 게이트가 활성화됨). 여기서, 메모리 셀이 BL(702)을 구동하고 있는 경우(예컨대, 삭제 커맨드 신호 "C"가 활성화되어 메모리 셀을 삭제함), 메모리 셀에 의해 구동된 BL(702)에 대응하는 제1 스위치(710)가 활성화되어야 한다. 그런 다음 BLB는 감지 증폭기(700)의 기준 레벨 라인으로 사용된다. 대안적으로, 메모리 셀이 BLB(704)를 구동하고 있는 경우, 메모리 셀을 삭제하기 위해 삭제 커맨드 신호 "CB"가 활성화된다.
[0066] 도 7의 예에서, 제1 스위치(710) 및 제2 스위치(712)는 콘텐츠 삭제 커맨드와 무관한 용도로 감지 증폭기(700)에 이미 존재하는 스위치들일 수 있다. 이러한 경우 콘텐츠 삭제 커맨드를 실행하기 위해 스위치들의 용도가 변경될 수 있다. 일부 예들에서, 감지 증폭기 상에 이미 존재하는 스위치들의 조합은 콘텐츠 삭제 커맨드의 실행을 위해 용도 변경될 수 있다.
[0067] 도 8은 본 개시내용의 다양한 양상들을 구현하기에 적합한 2개의 추가 스위치를 갖는 또 다른 예시적인 감지 증폭기(800)를 예시하는 개략도이다. 논의된 바와 같이, 감지 증폭기들은 각각 추가적인 또는 더 적은 컴포넌트들 또는 상이한 구성들을 포함하는 다양한 형태들로 발견될 수 있다. 예를 들어, 도 8의 감지 증폭기(800)는 도 7의 감지 증폭기(700)보다 더 많은 컴포넌트들을 포함한다.
[0068] 이 예에서, 제1 메모리 셀(304A)은 감지 증폭기(800)의 비트라인(BL) 및 제1 워드라인(WordlineA)에 커플링된다. 감지 증폭기(800)의 BLB도 제2 워드라인(WordlineB)에 커플링된다. 감지 증폭기(800)는 제1 메모리 셀(304A) 및 제2 메모리 셀(304B)을 포함하는 메모리 셀 어레이에 각각 연결된 두 비트라인들(BL 및 BLB)에 연결된다. 논의된 바와 같이, 감지 증폭기(800)는 비트라인들 사이에서 활성화된 BL(예컨대, WordlineA에 의해 활성화됨)의 전압 변화를 감지하고 전압 변화를 증폭하여 출력 데이터를 생성할 수 있다. 이 예에서, 감지 증폭기(800)는 감지 증폭기가 메모리 리프레시 동작을 수행하게 하도록 구성된 격리 신호(ISO)를 수신한다. 마찬가지로, 감지 증폭기(800)는 비트라인들 중에서 활성화된 BLB(예컨대, WordlineB에 의해 활성화됨)의 전압 변화를 감지할 수 있다.
[0069] 여기서, 제1 스위치(810)는 제1 ISO 라인과 접지(예컨대, SB) 사이에 커플링되고, 제2 스위치(812)는 제2 ISO 라인과 접지 사이에 커플링된다. 제1 스위치(810) 및 제2 스위치(812)는 모두 메모리 컨트롤러(114)로부터 삭제 커맨드를 수신하도록 구성된다. 이 예에서, 삭제 커맨드(예컨대, "C" 또는 "CB")는 제1 스위치 또는 제2 스위치의 대응하는 게이트를 활성화하고, 제1 메모리 셀(304) 또는 제2 메모리 셀(304B)(및 제1 메모리 셀(304) 또는 제2 메모리 셀(304B)과 연관된 메모리 셀 어레이의 임의의 다른 메모리 셀)이 접지되도록 강제하는 리프레시 사이클 동안(예컨대, ISO 신호가 제1 ISO 라인 및 제2 ISO 라인을 활성화할 때) BL 또는 BLB를 접지하도록 강제하여 메모리 셀을 삭제한다. 따라서, 이러한 특정 예에서, 감지 증폭기(800)의 리프레시 커맨드는 감지 증폭기(800)에서 비트라인당 하나의 여분의 트랜지스터를 추가하여 삭제 커맨드로 용도 변경될 수 있다.
[0070] 도 9는 본 개시내용의 특정 양상들에 따라 전자 디바이스의 메모리 상에 저장된 콘텐츠를 삭제하기 위한 예시적인 동작(900)들을 예시하는 흐름도이다. 예를 들어, 도 9의 동작들의 단계들은 메모리 컨트롤러(예컨대, 도 1의 메모리 컨트롤러(114)) 또는 다른 적절한 회로에 의해 수행될 수 있다.
[0071] 동작(900)들은 복수의 메모리 뱅크들의 복수의 메모리 셀들 중 메모리 셀들의 제1 세트에 저장된 콘텐츠를 삭제하도록 구성된 콘텐츠 삭제 커맨드를 수신함으로써 단계(905)에서 시작한다.
[0072] 동작(900)들은 콘텐츠 삭제 커맨드에 응답하여 메모리 셀들의 제1 세트의 각각의 메모리 셀과 연관된 각각의 감지 증폭기의 제1 스위치 및 제2 스위치를 활성화함으로써 단계(910)에서 진행될 수 있으며, 제1 스위치는 대응하는 메모리 셀의 제1 비트라인과 접지 사이에 커플링되고, 제2 스위치는 대응하는 메모리 셀의 제2 비트라인과 접지 사이에 커플링되며, 제1 스위치 및 제2 스위치를 활성화시키는 것은 제1 비트라인과 제2 비트라인을 접지시킴으로써 대응하는 메모리 셀을 삭제하도록 구성된다.
[0073] 특정 양상들에서, 콘텐츠 삭제 커맨드는 제1 위상 커맨드 및 제2 위상 커맨드를 포함하고, 제1 위상 커맨드는 비트들의 제1 시퀀스를 포함하고, 제2 위상 커맨드는 비트들의 제1 시퀀스에 상보적인 제2 비트 시퀀스를 갖는다.
[0074] 특정 양상들에서, 콘텐츠 삭제 커맨드를 수신하는 것은 제2 위상 커맨드를 수신하기 전에 제1 위상 커맨드를 수신하는 것을 포함한다.
[0075] 특정 양상들에서, 콘텐츠 삭제 커맨드를 수신하는 것은 모드 레지스터에 저장된 다중 비트 커맨드를 판독하는 것을 포함한다.
[0076] 특정 양상들에서, 동작(900)들은 메모리 셀들의 제1 세트의 콘텐츠가 삭제되었다는 결정에 응답하여 모드 레지스터를 삭제하는 것을 포함한다.
[0077] 특정 양상들에서, 메모리는 인-라인 ECC(error correction code)를 이용하는 동적 랜덤 액세스 메모리(DRAM)이다.
[0078] 특정 양상들에서, 컨트롤러는 전자 디바이스의 부팅, 메모리에서 검출된 상태 오류, 또는 메모리에서 검출된 일시적인 오류 중 하나 이상을 포함하는 이벤트에 응답하여 커맨드를 수신한다.
[0079] 특정 양상들에서, 콘텐츠 삭제 커맨드는 메모리 셀들의 제1 세트를 식별하도록 구성된 표시자를 포함한다.
[0080] 특정 양상들에서, 메모리 셀들의 제1 세트는 복수의 메모리 뱅크들의 각각의 메모리 뱅크에서 메모리 셀들의 적어도 하나의 행을 포함한다. 특정한 선택적 양상들에서, 메모리 셀들의 제1 세트는 각각의 메모리 뱅크에서 메모리 셀들의 둘 이상의 행들을 포함한다. 특정한 선택적 양상에서, 메모리 셀들의 제1 세트는 메모리 뱅크에 있는 메모리 셀들의 모든 행들을 포함한다. 메모리 뱅크의 다수의 또는 모든 행들을 어드레스 지정하면 다수의 행들 또는 전체 메모리 뱅크의 메모리 셀들이 동시에 삭제된다. 이들 예들에서, 개개의 다수의 또는 워드라인들의 전압이 예를 들면, 전력 공급 전압으로 상승된다.
[0081] 도 10은 도 6 및 도 8에 예시된 동작들과 같은 본 명세서에 개시된 기술들에 대한 동작들을 수행하도록 구성된 다양한 컴포넌트들(예컨대, 수단 플러스 기능 컴포넌트들에 대응함)을 포함할 수 있는 프로세싱 시스템(1000)을 예시한다. 프로세싱 시스템(1000)은 버스(1006)를 통해 컴퓨터 판독가능 매체/메모리(1012)에 커플링된 프로세서(1004)를 포함한다. 특정 양상들에서, 컴퓨터 판독가능 매체/메모리(1012)는, 프로세서(1004)에 의해 실행될 때 프로세서(1004)로 하여금 도 6 및 8에 예시된 동작들 또는 메모리 조정을 위해 본 명세서에서 논의된 다양한 기술들을 수행하기 위한 다른 동작들을 수행하게 하는 명령어(예, 컴퓨터 실행가능 코드)들을 저장하도록 구성된다.
[0082] 특정 양상들에서, 컴퓨터 판독가능 매체/메모리(1012)는, 복수의 메모리 뱅크들의 복수의 메모리 셀들 중 메모리 셀들의 제1 세트에 저장된 콘텐츠를 삭제하도록 구성된 콘텐츠 삭제 커맨드를 수신하기 위한 코드(1030)와, 콘텐츠 삭제 커맨드에 응답하여, 메모리 셀들의 제1 세트의 각각의 메모리 셀과 연관된 각각의 감지 증폭기의 제1 스위치 및 제2 스위치를 활성화하기 위한 코드(1032) - 제1 스위치는 대응하는 메모리 셀의 제1 비트라인과 접지 사이에 커플링되고, 제2 스위치는 대응하는 메모리 셀의 제2 비트라인과 접지 사이에 연결되며, 제1 스위치 및 제2 스위치를 활성화하는 것은 제1 비트라인 및 제2 비트라인을 접지시켜 대응하는 메모리 셀을 삭제하도록 구성됨 - 와, 다중 비트 커맨드가 모드 레지스터에 저장되어 있는지를 결정하기 위해 모드 레지스터를 판독하기 위한 코드(1034)와, 모드 레지스터에 저장된 커맨드가 실행되었는지를 결정하기 위한 코드(1036)와, 모드 레지스터의 커맨드 저장이 실행된 것으로 결정되면 모드 레지스터를 삭제하기 위한 코드(1038)를 포함한다.
[0083] 특정 양상들에서, 프로세서(1004)는 컴퓨터 판독가능 매체/메모리(1012)에 저장된 코드를 구현하도록 구성된 회로를 갖는다. 프로세서(1004)는 복수의 메모리 뱅크들의 복수의 메모리 셀들 중 메모리 셀들의 제1 세트에 저장된 콘텐츠를 삭제하도록 구성된 콘텐츠 삭제 커맨드를 수신하는 회로(1020)와, 콘텐츠 삭제 커맨드에 응답하여, 메모리 셀들의 제1 세트 각각의 개개의 메모리 셀과 연관된 각각의 감지 증폭기의 제1 스위치 및 제2 스위치를 활성화하는 회로(1022) －제1 스위치는 대응하는 메모리 셀의 제1 비트라인 및 접지 사이에 커플링되고, 제2 스위치는 대응하는 메모리 셀의 제2 비트라인 및 접지 사이에 커플링되며, 제1 스위치 및 제2 스위치를 활성화하는 것은 제1 비트라인 및 제2 비트라인을 접지시켜 대응하는 메모리 셀을 삭제하도록 구성됨 － 와, 다중 비트 커맨드가 모드 레지스터에 저장되어 있는지를 결정하기 위해 모드 레지스터를 판독하는 회로(1024)와, 모드 레지스터에 저장된 커맨드가 실행되었는지를 결정하는 회로(1026)와, 모드 레지스터의 커맨드 저장이 실행되었다는 결정에 따라 모드 레지스터를 삭제하는 회로(1028)를 포함한다.
예시적 양상들
[0084] 제1 양상에서, 전자 디바이스의 메모리 상에 저장된 콘텐츠를 삭제하는 방법으로서, 메모리는 복수의 메모리 뱅크들을 포함하고, 복수의 메모리 뱅크들 각각에는 복수의 메모리 셀들이 배열되며, 복수의 메모리 셀들 각각은 연관된 감지 증폭기에 커플링되고, 방법은, 복수의 메모리 뱅크들의 복수의 메모리 셀들 중 메모리 셀들의 제1 세트에서 메모리 상에 저장된 콘텐츠를 삭제하도록 구성된 콘텐츠 삭제 커맨드를 수신하는 단계; 및 콘텐츠 삭제 커맨드에 응답하여, 메모리 셀들의 제1 세트의 각각의 메모리 셀과 연관된 각각의 감지 증폭기의 제1 스위치 및 제2 스위치를 활성화하는 단계 － 제1 스위치는 대응하는 메모리 셀의 제1 비트라인과 접지 사이에 커플링되며, 제2 스위치는 대응하는 메모리 셀의 제2 비트라인과 접지 사이에 커플링되며, 제1 스위치 및 제2 스위치를 활성화하는 것은 제1 비트라인 및 제2 비트라인을 접지시킴으로써 대응하는 메모리 셀을 삭제하도록 구성됨 － 를 포함한다.
[0085] 제2 양상에서, 단독으로 또는 제1 양상과 조합하여, 콘텐츠 삭제 커맨드는 제1 위상 커맨드 및 제2 위상 커맨드를 포함하고, 제1 위상 커맨드는 비트들의 제1 시퀀스를 포함하고, 제2 위상 커맨드는 비트들의 제1 시퀀스에 상보적인 비트들의 제2 시퀀스를 갖는다.
[0086] 제3 양상에서, 단독으로 또는 제1 양상 및 제2 양상 중 하나 이상과 조합하여, 콘텐츠 삭제 커맨드를 수신하는 단계는 제2 위상 커맨드를 수신하기 전에 제1 위상 커맨드를 수신하는 단계를 포함한다.
[0087] 제4 양상에서, 단독으로 또는 제1 양상 내지 제3 양상 중 하나 이상과 조합하여, 콘텐츠 삭제 커맨드를 수신하는 단계는 모드 레지스터에 저장된 다중 비트 커맨드를 판독하는 단계를 포함한다.
[0088] 제5 양상에서, 단독으로 또는 제1 양상 내지 제4 양상 중 하나 이상과 조합하여, 메모리 셀들의 제1 세트의 콘텐츠가 삭제되었다는 결정에 응답하여 모드 레지스터를 삭제하는 단계를 더 포함한다.
[0089] 제6 양상에서, 단독으로 또는 제1 양상 내지 제5 양상 중 하나 이상과 조합하여, 메모리는 인-라인 ECC(error correction code)를 이용하는 동적 랜덤 액세스 메모리(DRAM)이다.
[0090] 제7 양상에서, 단독으로 또는 제1 양상 내지 제6 양상 중 하나 이상과 조합하여, 컨트롤러는, 전자 디바이스의 부팅(boot-up); 메모리에서 검출된 상태 오류; 또는 메모리에서 검출된 일시적인 오류 중 하나 이상을 포함하는 이벤트에 응답하여 커맨드를 수신한다.
[0091] 제8 양상에서, 단독으로 또는 제1 양상 내지 제7 양상 중 하나 이상과 조합하여, 콘텐츠 삭제 커맨드는 메모리 셀들의 제1 세트를 식별하도록 구성된 표시자를 포함한다.
[0092] 제9 양상에서, 단독으로 또는 제1 양상 내지 제8 양상 중 하나 이상과 조합하여, 메모리 셀들의 제1 세트는 복수의 메모리 뱅크들의 각각의 메모리 뱅크 내의 메모리 셀들의 적어도 하나의 행을 포함한다.
[0093] 제10 양상에서, 디바이스로서, 복수의 메모리 뱅크들을 포함하는 메모리 － 복수의 메모리 뱅크들 각각에 복수의 메모리 셀들이 배열되고, 복수의 메모리 셀들 각각은 연관된 감지 증폭기에 커플링됨 － ; 및 메모리에 통신 가능하게 커플링된 프로세서를 포함하고, 프로세서는, 복수의 메모리 뱅크들의 복수의 메모리 셀들 중 메모리 셀들의 제1 세트 상에 저장된 콘텐츠를 삭제하도록 구성된 콘텐츠 삭제 커맨드를 수신하고; 콘텐츠 삭제 커맨드에 응답하여, 메모리 셀들의 제1 세트의 각각의 메모리 셀과 연관된 각각의 감지 증폭기의 제1 스위치 및 제2 스위치를 활성화하도록 구성되고, 제1 스위치는 대응하는 메모리 셀의 제1 비트라인과 접지 사이에 커플링되며, 제2 스위치는 대응하는 메모리 셀의 제2 비트라인과 접지 사이에 커플링되며, 제1 스위치 및 제2 스위치를 활성화하는 것은 제1 비트라인 및 제2 비트라인을 접지시킴으로써 대응하는 메모리 셀을 삭제하도록 구성된다.
[0094] 제11 양상에서, 단독으로 또는 제10 양상과 조합하여, 콘텐츠 삭제 커맨드는 제1 위상 커맨드 및 제2 위상 커맨드를 포함하고, 제1 위상 커맨드는 비트들의 제1 시퀀스를 포함하고, 제2 위상 커맨드는 비트들의 제1 시퀀스에 상보적인 비트들의 제2 시퀀스를 갖는다.
[0095] 제12 양상에서, 단독으로 또는 제10 양상 및 제11 양상 중 하나 이상과 조합하여, 콘텐츠 삭제 커맨드를 수신하도록 구성되는 프로세서는, 제2 위상 커맨드를 수신하기 전에 제1 위상 커맨드를 수신하도록 더 구성된다.
[0096] 제13 양상에서, 단독으로 또는 제10 양상 내지 제12 양상 중 하나 이상과 조합하여, 콘텐츠 삭제 커맨드를 수신하도록 구성되는 프로세서는, 모드 레지스터에 저장된 다중 비트 커맨드를 판독하도록 더 구성된다.
[0097] 제14 양상에서, 단독으로 또는 제10 양상 내지 제13 양상 중 하나 이상과 조합하여, 프로세서는 메모리 셀들의 제1 세트의 콘텐츠가 삭제되었다는 결정에 응답하여 모드 레지스터를 삭제하도록 더 구성된다.
[0098] 제15 양상에서, 단독으로 또는 제10 양상 내지 제14 양상 중 하나 이상과 조합하여, 메모리는 인-라인 ECC(error correction code)를 이용하는 동적 랜덤 액세스 메모리(DRAM)이다.
[0099] 제16 양상에서, 단독으로 또는 제10 양상 내지 제15 양상 중 하나 이상과 조합하여, 커맨드는, 전자 디바이스의 부팅(boot-up); 메모리에서 검출된 상태 오류; 또는 메모리에서 검출된 일시적인 오류 중 하나 이상을 포함하는 이벤트에 응답하여 수신된다.
[0100] 제17 양상에서, 단독으로 또는 제10 양상 내지 제16 양상 중 하나 이상과 조합하여, 콘텐츠 삭제 커맨드는 메모리 셀들의 제1 세트를 식별하도록 구성된 표시자를 포함한다.
[0101] 제18 양상에서, 단독으로 또는 제10 양상 내지 제17 양상 중 하나 이상과 조합하여, 메모리 셀들의 제1 세트는 복수의 메모리 뱅크들의 각각의 메모리 뱅크 내의 메모리 셀들의 적어도 하나의 행을 포함한다.
[0102] 제19 양상에서, 전자 디바이스의 메모리 상에 저장된 콘텐츠를 삭제하도록 구성된 장치로서, 메모리는 복수의 메모리 뱅크들을 포함하고, 복수의 메모리 뱅크들 각각에 복수의 메모리 셀들이 배열되며, 복수의 메모리 셀들 각각은 연관된 감지 증폭기에 커플링되고, 장치는, 복수의 메모리 뱅크들의 복수의 메모리 셀들 중 메모리 셀들의 제1 세트 상에 저장된 콘텐츠를 삭제하도록 구성된 콘텐츠 삭제 커맨드를 수신하는 수단; 콘텐츠 삭제 커맨드에 응답하여, 메모리 셀들의 제1 세트의 각각의 메모리 셀과 연관된 각각의 감지 증폭기의 제1 스위치 및 제2 스위치를 활성화하는 수단을 포함하고, 제1 스위치는 대응하는 메모리 셀의 제1 비트라인과 접지 사이에 커플링되며, 제2 스위치는 대응하는 메모리 셀의 제2 비트라인과 접지 사이에 커플링되며, 제1 스위치 및 제2 스위치를 활성화하는 것은 제1 비트라인 및 제2 비트라인을 접지시킴으로써 대응하는 메모리 셀을 삭제하도록 구성된다.
[0103] 제20 양상에서, 단독으로 또는 제19 양상과 조합하여, 콘텐츠 삭제 커맨드는 제1 위상 커맨드 및 제2 위상 커맨드를 포함하고, 제1 위상 커맨드는 비트들의 제1 시퀀스를 포함하고, 제2 위상 커맨드는 비트들의 제1 시퀀스에 상보적인 비트들의 제2 시퀀스를 갖는다.
[0104] 제21 양상에서, 단독으로 또는 제19 양상 및 제20 양상 중 하나 이상과 조합하여, 콘텐츠 삭제 커맨드를 수신하는 수단은, 제2 위상 커맨드 전에 제1 위상 커맨드를 수신하는 수단을 포함한다.
[0105] 제22 양상에서, 단독으로 또는 제19 양상 내지 제21 양상 중 하나 이상과 조합하여, 콘텐츠 삭제 커맨드를 수신하는 수단은, 모드 레지스터에 저장된 다중 비트 커맨드를 판독하는 수단을 포함한다.
[0106] 제23 양상에서, 단독으로 또는 제19 양상 내지 제22 양상 중 하나 이상과 조합하여, 메모리 셀들의 제1 세트의 콘텐츠가 삭제되었다는 결정에 응답하여 모드 레지스터를 삭제하는 수단을 더 포함한다.
[0107] 제24 양상에서, 단독으로 또는 제19 양상 내지 제23 양상 중 하나 이상과 조합하여, 메모리는 인-라인 ECC(error correction code)를 이용하는 동적 랜덤 액세스 메모리(DRAM)이다.
[0108] 제25 양상에서, 단독으로 또는 제19 양상 내지 제24 양상 중 하나 이상과 조합하여, 커맨드는, 장치의 부팅; 메모리에서 검출된 상태 오류; 또는 메모리에서 검출된 일시적인 오류 중 하나 이상을 포함하는 이벤트에 응답하여 수신된다.
[0109] 제26 양상에서, 단독으로 또는 제19 양상 내지 제25 양상 중 하나 이상과 조합하여, 콘텐츠 삭제 커맨드는 메모리 셀들의 제1 세트를 식별하도록 구성된 표시자를 포함한다.
[0110] 제27 양상에서, 단독으로 또는 제19 양상 내지 제26 양상 중 하나 이상과 조합하여, 메모리 셀들의 제1 세트는 복수의 메모리 뱅크들의 각각의 메모리 뱅크 내의 메모리 셀들의 적어도 하나의 행을 포함한다.
[0111] 제28 양상에서, 장치의 프로세서에 의해 실행될 때 장치로 하여금 전자 디바이스의 메모리 상에 저장된 콘텐츠를 삭제하는 방법을 수행하게 하는 명령어들을 저장하는 비일시적 컴퓨터 판독가능 저장 매체로서, 메모리는 복수의 메모리 뱅크들을 포함하고, 복수의 메모리 뱅크들 각각에는 복수의 메모리 셀들이 배열되며, 복수의 메모리 셀들 각각은 연관된 감지 증폭기에 커플링되고, 방법은, 장치에 의해, 복수의 메모리 뱅크들의 복수의 메모리 셀들 중 메모리 셀들의 제1 세트 상에 저장된 콘텐츠를 삭제하도록 구성된 콘텐츠 삭제 커맨드를 수신하는 단계; 및 장치에 의해, 콘텐츠 삭제 커맨드에 응답하여, 메모리 셀들의 제1 세트의 각각의 메모리 셀과 연관된 각각의 감지 증폭기의 제1 스위치 및 제2 스위치를 활성화하는 단계 － 제1 스위치는 대응하는 메모리 셀의 제1 비트라인과 접지 사이에 커플링되며, 제2 스위치는 대응하는 메모리 셀의 제2 비트라인과 접지 사이에 커플링되고, 제1 스위치 및 제2 스위치를 활성화하는 것은 제1 비트라인 및 제2 비트라인을 접지시킴으로써 대응하는 메모리 셀을 삭제하도록 구성됨 － 를 포함한다.
[0112] 제29 양상에서, 단독으로 또는 제28 양상과 조합하여, 콘텐츠 삭제 커맨드는 제1 위상 커맨드 및 제2 위상 커맨드를 포함하고, 제1 위상 커맨드는 비트들의 제1 시퀀스를 포함하며, 제2 위상 커맨드는 비트들의 제1 시퀀스에 상보적인 비트들의 제2 시퀀스를 갖는다.
[0113] 제30 양상에서, 단독으로 또는 제28 양상 및 제29 양상 중 하나 이상과 조합하여, 콘텐츠 삭제 커맨드를 수신하는 단계는 제2 위상 커맨드를 수신하기 전에 제1 위상 커맨드를 수신하는 단계를 포함한다.
추가 정보
[0114] 전술한 설명은 당업자가 본 명세서에 설명된 다양한 실시예들을 실시할 수 있도록 제공된다. 이들 실시예들에 대한 다양한 수정들은 당업자에게 명백할 것이며, 본 명세서에서 정의된 일반적인 원리들은 다른 실시예들에 적용될 수 있다. 예를 들어, 본 개시내용의 범위를 벗어나지 않으면서 논의된 엘리먼트들의 기능 및 배치에 변경들이 이루어질 수 있다. 다양한 예들은 다양한 절차들 또는 컴포넌트들 적절하게 생략, 대체 또는 추가할 수 있다. 또한, 일부 예들에 대해 설명된 특징들은 일부 다른 예들에서 결합될 수 있다. 예를 들어, 장치가 구현될 수 있거나 방법이 본 명세서에서 설명된 양상들 중 임의의 수의 양상들을 사용하여 실행될 수 있다. 또한, 본 개시내용의 범위는 본 명세서에 기재된 개시내용의 다양한 양상들에 더하여 또는 그 외의 다른 구조, 기능, 또는 구조 및 기능을 사용하여 실시되는 그러한 장치 또는 방법을 포함하는 것으로 의도된다. 본 명세서에 개시된 개시내용의 임의의 양상은 청구항의 하나 이상의 엘리먼트들에 의해 구체화될 수 있음을 이해해야 한다.
[0115] 본 명세서에서 사용되는 바와 같이, "예시적인(exemplary)"이라는 단어는 "예, 실례 또는 예증으로서 제공하는 것"을 의미한다. 본 명세서에서 "예시적인" 것으로 기술된 임의의 양상은 반드시 다른 양상들보다 바람직하거나 유리한 것으로 해석되어서는 안 된다.
[0116] 본 명세서에서 사용되는 바와 같이, 아이템들의 목록 중 "적어도 하나"를 언급하는 문구는 단일 구성원들을 포함하여 이들 아이템들의 임의의 조합을 지칭한다. 예를 들어, "a, b 또는 c 중 적어도 하나"는 a, b, c, a-b, a-c, b-c 및 a-b-c뿐만 아니라 동일한 엘리먼트의 배수들과의 임의의 조합(예를 들면, a-a, a-a-a, a-a-b, a-a-c, a-b-b, a-c-c, b-b, b-b-b, b-b-c, c-c 및 c-c-c 또는 a, b 및 c의 임의의 다른 순서)을 포함하는 것으로 의도된다.
[0117] 본원에서 사용되는 바와 같이, "결정(determining)"이라는 용어는 매우 다양한 액션들을 포함한다. 예를 들어, "결정"은 계산, 컴퓨팅, 처리, 유도, 조사, 조회(예를 들면, 테이블, 데이터베이스 또는 다른 데이터 구조에서 조회), 확인 등을 포함할 수 있다. 또한 "결정"은 수신(예를 들면, 정보 수신), 액세스(예를 들면, 메모리 내의 데이터의 액세스) 등을 포함할 수 있다. 또한, "결정"은 해결, 셀렉팅, 선택, 설정 등을 포함할 수 있다.
[0118] 본 명세서에 개시된 방법들은 방법들을 달성하기 위한 하나 이상의 단계들 또는 액션들을 포함한다. 방법 단계들 및/또는 액션들은 청구범위의 범주를 벗어나지 않고 서로 교환될 수 있다. 즉, 단계들 또는 액션들의 특정 순서가 지정되지 않는 한, 특정 단계들 또는 액션들의 순서 및/또는 용도는 청구범위의 범주에서 벗어나지 않고 수정될 수 있다. 추가로, 전술한 방법들의 다양한 동작들은 대응하는 기능들을 수행할 수 있는 임의의 적절한 수단들에 의해 수행될 수 있다. 수단들은 회로, 주문형 집적 회로(ASIC) 또는 프로세서를 포함하지만 이에 제한되지 않는 다양한 하드웨어 및/또는 소프트웨어 컴포넌트(들) 및/또는 모듈(들)을 포함할 수 있다. 일반적으로 도면들에 예시된 동작들이 있는 경우 이러한 동작들은 유사한 번호가 매겨진 대응하는 수단 플러스 기능 컴포넌트들을 가질 수 있다.
[0119] 본 개시내용과 관련하여 설명된 다양한 예시적인 논리 블록들, 모듈들 및 회로들은 범용 프로세서, 디지털 신호 프로세서(DSP), 주문형 집적 회로(ASIC), 현장 프로그래밍 가능 게이트 어레이(FPGA) 또는 다른 프로그램 가능 논리 디바이스(PLD), 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들 또는 본 명세서에 설명된 기능들을 수행하도록 설계된 이들의 임의의 조합으로 구현되거나 수행될 수 있다. 범용 프로세서는 마이크로프로세서일 수 있지만 대안으로 프로세서는 상업적으로 이용 가능한 프로세서, 컨트롤러, 마이크로컨트롤러 또는 상태 머신일 수 있다. 프로세서는 또한 컴퓨팅 디바이스의 조합, 예를 들어 DSP와 마이크로프로세서의 조합, 복수의 마이크로프로세서들, DSP 및 마이크로프로세서의 조합, DSP 코어와 결합된 하나 이상의 마이크로프로세서들, 또는 임의의 다른 그러한 구성으로 구현될 수 있다.
[0120] 프로세싱 시스템은 버스 아키텍처로 구현될 수 있다. 버스는 프로세싱 시스템의 특정 애플리케이션 및 전체 설계 제약들에 따라 인터커넥션 버스들 및 브리지들의 임의의 개수를 포함할 수 있다. 버스는 다른 것들 중에서도 프로세서, 기계 판독가능 매체 및 입력/출력 디바이스를 포함하는 다양한 회로들을 함께 연결할 수 있다. 사용자 인터페이스(예를 들면, 키패드, 디스플레이, 마우스, 조이스틱 등)도 버스에 커플링될 수 있다. 버스는 또한 타이밍 소스들, 주변 장치들, 전압 조정기들, 전력 관리 회로들 등과 같은 다양한 기타 회로들을 연결할 수 있으며, 이는 당업계에 잘 알려져 있으므로 더 이상 설명하지 않을 것이다. 프로세서는 하나 이상의 범용 및/또는 특수 목적 프로세서들로 구현될 수 있다. 예들은 마이크로프로세서들, 마이크로컨트롤러들, DSP 프로세서들 및 소프트웨어를 실행할 수 있는 다른 회로를 포함한다. 당업자는 특정 애플리케이션 및 전체 시스템에 부과된 전체 설계 제약에 따라 프로세싱 시스템에 대해 설명된 기능을 가장 잘 구현하는 방법을 인식할 것이다.
[0121] 소프트웨어로 구현되는 경우, 기능들은 컴퓨터 판독가능 매체에 하나 이상의 명령어들 또는 코드로 저장되거나 전송될 수 있다. 소프트웨어는 소프트웨어, 펌웨어, 미들웨어, 마이크로코드, 하드웨어 설명 언어 또는 다르게 지칭되는 것과 상관없이 명령어들, 데이터 또는 이들의 임의의 조합을 의미하는 것으로 광범위하게 해석될 것이다. 컴퓨터 판독가능 매체는 한 위치에서 다른 위치로 컴퓨터 프로그램의 전송을 용이하게 하는 임의의 매체와 같은 컴퓨터 저장 매체 및 통신 매체를 모두 포함한다. 프로세서는 컴퓨터 판독가능 저장 매체에 저장된 소프트웨어 모듈들의 실행을 포함하여 일반 처리 및 버스 관리를 담당할 수 있다. 컴퓨터 판독가능 저장 매체는 프로세서가 저장 매체로부터 정보를 판독하고 저장 매체에 정보를 기입할 수 있도록 프로세서에 커플링될 수 있다. 대안으로, 저장 매체는 프로세서에 통합될 수 있다. 예를 들어, 컴퓨터 판독가능 매체는 전송 라인, 데이터에 의해 변조된 반송파, 및/또는 무선 노드와 분리된 명령어들이 저장된 컴퓨터 판독가능 저장 매체를 포함할 수 있으며, 이들 모두는 버스 인터페이스를 통해 프로세서에 의해 액세스될 수 있다. 대안적으로 또는 추가로, 컴퓨터 판독가능 매체 또는 이의 임의의 부분은 캐시 및/또는 일반 레지스터 파일들이 있는 경우와 같이 프로세서에 통합될 수 있다. 기계 판독가능 저장 매체의 예들은 예로서 RAM(Random Access Memory), 플래시 메모리, ROM(Read Only Memory), PROM(Programmable Read-Only Memory), EPROM(Erasable Programmable Read-Only Memory), EEPROM(Electrically Erasable Programmable Read-Only Memory), 레지스터, 자기 디스크, 광학 디스크, 하드 드라이브 또는 임의의 다른 적절한 저장 매체 또는 이들의 임의의 조합을 포함할 수 있다. 기계 판독가능 매체는 컴퓨터 프로그램 제품으로 구현될 수 있다.
[0122] 소프트웨어 모듈은 단일 명령어 또는 많은 명령어들을 포함할 수 있고, 여러 개의 상이한 코드 세그먼트들에 걸쳐, 상이한 프로그램들 사이에, 그리고 다수의 저장 매체에 걸쳐 분산될 수 있다. 컴퓨터 판독가능 매체는 복수의 소프트웨어 모듈들을 포함할 수 있다. 소프트웨어 모듈들은 프로세서와 같은 장치에 의해 실행될 때 프로세싱 시스템이 다양한 기능을 수행하게 하는 명령어들을 포함하다. 소프트웨어 모듈들은 송신 모듈과 수신 모듈을 포함할 수 있다. 각각의 소프트웨어 모듈은 단일 저장 디바이스에 상주하거나 다수의 저장 디바이스들에 분산될 수 있다. 예를 들어, 트리거링 이벤트가 발생할 때 소프트웨어 모듈이 하드 드라이브에서 RAM으로 로드될 수 있다. 소프트웨어 모듈을 실행하는 동안 프로세서는 액세스 속도를 높이기 위해 명령어들 중 일부를 캐시에 로딩할 수 있다. 그런 다음 프로세서에 의한 실행을 위해 하나 이상의 캐시 라인들이 일반 레지스터 파일로 로딩될 수 있다. 소프트웨어 모듈의 기능을 언급할 때, 그러한 기능은 해당 소프트웨어 모듈로부터 명령어들을 실행할 때 프로세서에 의해 구현된다는 것을 이해할 것이다.
[0123] 다음 청구범위는 본 명세서에 제시된 실시예들로 제한되는 것이 아니라 청구범위의 언어와 일치하는 전체 범위에 부여되어야 한다. 청구항 내에서, 단수의 엘리먼트에 대한 참조는 구체적으로 그렇게 언급되지 않는 한 "하나 및 단지 하나"을 의미하는 것이 아니라 "하나 이상"을 지칭하는 것으로 의도된다. 달리 구체적으로 언급하지 않는 한, "일부"라는 용어는 하나 이상을 지칭한다. 엘리먼트가 "~을 위한 수단"이라는 문구를 사용하여, 또는 방법 청구항의 경우 엘리먼트가 "~를 위한 단계"라는 문구를 사용하여 명시적으로 언급되지 않는 한, 어떠한 청구항의 엘리먼트도 35 U.S.C. §112(f)의 조항에 따라 해석되어서는 안된다. 당업자에게 알려지거나 이후에 알려지게 되는, 본 명세서 전반에 걸쳐 기술된 다양한 양상들의 엘리먼트들에 대한 모든 구조적 및 기능적 등가물들은 명백히 참조로서 본 명세서에 포함되며 청구범위에 포함되도록 의도된다. 더욱이, 본 명세서에 개시된 어떤 것도 그러한 개시내용이 청구범위에 명시적으로 인용되었는지 여부에 관계없이 대중에게 헌정되는 것으로 의도한 것이 아니다.

Claims (30)

  1. 전자 디바이스의 메모리 상에 저장된 콘텐츠를 삭제하는 방법으로서,
    상기 메모리는 복수의 메모리 뱅크들을 포함하고, 상기 복수의 메모리 뱅크들 각각에 복수의 메모리 셀들이 배열되며, 상기 복수의 메모리 셀들 각각은 연관된 감지 증폭기에 커플링되고,
    상기 방법은,
    상기 복수의 메모리 뱅크들의 상기 복수의 메모리 셀들 중 메모리 셀들의 제1 세트에서 상기 메모리 상에 저장된 콘텐츠(content)를 삭제하도록 구성된 콘텐츠 삭제 커맨드(clear content command)를 수신하는 단계; 및
    상기 콘텐츠 삭제 커맨드에 응답하여, 상기 메모리 셀들의 제1 세트의 각각의 메모리 셀과 연관된 각각의 감지 증폭기의 제1 스위치 및 제2 스위치를 활성화하는 단계를 포함하고, 상기 제1 스위치는 대응하는 메모리 셀의 제1 비트라인과 접지 사이에 커플링되고, 상기 제2 스위치는 상기 대응하는 메모리 셀의 제2 비트라인과 상기 접지 사이에 커플링되며, 상기 제1 스위치 및 상기 제2 스위치를 활성화하는 것은 상기 제1 비트라인 및 상기 제2 비트라인을 접지시킴으로써 상기 대응하는 메모리 셀을 삭제하도록 구성되는,
    콘텐츠를 삭제하는 방법.
  2. 제1 항에 있어서,
    상기 콘텐츠 삭제 커맨드는 제1 위상 커맨드 및 제2 위상 커맨드를 포함하고, 상기 제1 위상 커맨드는 비트들의 제1 시퀀스를 포함하고, 상기 제2 위상 커맨드는 상기 비트들의 제1 시퀀스에 상보적인 비트들의 제2 시퀀스를 갖는,
    콘텐츠를 삭제하는 방법.
  3. 제2 항에 있어서,
    상기 콘텐츠 삭제 커맨드를 수신하는 단계는 상기 제2 위상 커맨드를 수신하기 전에 상기 제1 위상 커맨드를 수신하는 단계를 포함하는,
    콘텐츠를 삭제하는 방법.
  4. 제1 항에 있어서,
    상기 콘텐츠 삭제 커맨드를 수신하는 단계는 모드 레지스터에 저장된 다중 비트 커맨드를 판독하는 단계를 포함하는,
    콘텐츠를 삭제하는 방법.
  5. 제4 항에 있어서,
    상기 메모리 셀들의 제1 세트의 콘텐츠가 삭제되었다는 결정에 응답하여 상기 모드 레지스터를 삭제하는 단계를 더 포함하는,
    콘텐츠를 삭제하는 방법.
  6. 제1 항에 있어서,
    상기 메모리는 인-라인(in-line) ECC(error correction code)를 이용하는 DRAM(dynamic random-access memory)인,
    콘텐츠를 삭제하는 방법.
  7. 제1 항에 있어서,
    상기 컨트롤러는,
    상기 전자 디바이스의 부팅(boot-up);
    상기 메모리에서 검출된 상태 오류; 또는
    상기 메모리에서 검출된 일시적인 오류
    중 하나 이상을 포함하는 이벤트에 응답하여 상기 커맨드를 수신하는,
    콘텐츠를 삭제하는 방법.
  8. 제1 항에 있어서,
    상기 콘텐츠 삭제 커맨드는 상기 메모리 셀들의 제1 세트를 식별하도록 구성된 표시자를 포함하는,
    콘텐츠를 삭제하는 방법.
  9. 제1 항에 있어서,
    상기 메모리 셀들의 제1 세트는 상기 복수의 메모리 뱅크들의 각각의 메모리 뱅크 내의 메모리 셀들의 적어도 하나의 행을 포함하는,
    콘텐츠를 삭제하는 방법.
  10. 디바이스로서,
    복수의 메모리 뱅크들을 포함하는 메모리 － 상기 복수의 메모리 뱅크들 각각에 복수의 메모리 셀들이 배열되고, 상기 복수의 메모리 셀들 각각은 연관된 감지 증폭기에 커플링됨 － ; 및
    상기 메모리에 통신 가능하게 커플링된 프로세서를 포함하고,
    상기 프로세서는,
    상기 복수의 메모리 뱅크들의 상기 복수의 메모리 셀들 중 메모리 셀들의 제1 세트 상에 저장된 콘텐츠를 삭제하도록 구성된 콘텐츠 삭제 커맨드를 수신하고;
    상기 콘텐츠 삭제 커맨드에 응답하여, 상기 메모리 셀들의 제1 세트의 각각의 메모리 셀과 연관된 각각의 감지 증폭기의 제1 스위치 및 제2 스위치를 활성화하도록 구성되고,
    상기 제1 스위치는 대응하는 메모리 셀의 제1 비트라인과 접지 사이에 커플링되며, 상기 제2 스위치는 상기 대응하는 메모리 셀의 제2 비트라인과 상기 접지 사이에 커플링되며, 상기 제1 스위치 및 상기 제2 스위치를 활성화하는 것은 상기 제1 비트라인 및 상기 제2 비트라인을 접지시킴으로써 상기 대응하는 메모리 셀을 삭제하도록 구성되는,
    디바이스.
  11. 제10 항에 있어서,
    상기 콘텐츠 삭제 커맨드는 제1 위상 커맨드 및 제2 위상 커맨드를 포함하고, 상기 제1 위상 커맨드는 비트들의 제1 시퀀스를 포함하고, 상기 제2 위상 커맨드는 상기 비트들의 제1 시퀀스에 상보적인 비트들의 제2 시퀀스를 갖는,
    디바이스.
  12. 제11 항에 있어서,
    상기 콘텐츠 삭제 커맨드를 수신하도록 구성되는 프로세서는, 상기 제2 위상 커맨드를 수신하기 전에 상기 제1 위상 커맨드를 수신하도록 더 구성되는,
    디바이스.
  13. 제10 항에 있어서,
    상기 콘텐츠 삭제 커맨드를 수신하도록 구성되는 프로세서는, 모드 레지스터에 저장된 다중 비트 커맨드를 판독하도록 더 구성되는,
    디바이스.
  14. 제13 항에 있어서,
    상기 프로세서는 상기 메모리 셀들의 제1 세트의 콘텐츠가 삭제되었다는 결정에 응답하여 상기 모드 레지스터를 삭제하도록 더 구성되는,
    디바이스.
  15. 제10 항에 있어서,
    상기 메모리는 인-라인 ECC(error correction code)를 이용하는 DRAM(dynamic random-access memory)인,
    디바이스.
  16. 제10 항에 있어서,
    상기 커맨드는,
    상기 디바이스의 부팅;
    상기 메모리에서 검출된 상태 오류; 또는
    상기 메모리에서 검출된 일시적인 오류
    중 하나 이상을 포함하는 이벤트에 응답하여 수신되는,
    디바이스.
  17. 제10 항에 있어서,
    상기 콘텐츠 삭제 커맨드는 상기 메모리 셀들의 제1 세트를 식별하도록 구성된 표시자를 포함하는,
    디바이스.
  18. 제10 항에 있어서,
    상기 메모리 셀들의 제1 세트는 상기 복수의 메모리 뱅크들의 각각의 메모리 뱅크 내의 메모리 셀들의 적어도 하나의 행을 포함하는,
    디바이스.
  19. 전자 디바이스의 메모리 상에 저장된 콘텐츠를 삭제하도록 구성된 장치로서,
    상기 메모리는 복수의 메모리 뱅크들을 포함하고, 상기 복수의 메모리 뱅크들 각각에 복수의 메모리 셀들이 배열되며, 상기 복수의 메모리 셀들 각각은 연관된 감지 증폭기에 커플링되고,
    상기 장치는,
    상기 복수의 메모리 뱅크들의 상기 복수의 메모리 셀들 중 메모리 셀들의 제1 세트 상에 저장된 콘텐츠를 삭제하도록 구성된 콘텐츠 삭제 커맨드를 수신하는 수단; 및
    상기 콘텐츠 삭제 커맨드에 응답하여, 상기 메모리 셀들의 제1 세트의 각각의 메모리 셀과 연관된 각각의 감지 증폭기의 제1 스위치 및 제2 스위치를 활성화하는 수단을 포함하고, 상기 제1 스위치는 대응하는 메모리 셀의 제1 비트라인과 접지 사이에 커플링되며, 상기 제2 스위치는 상기 대응하는 메모리 셀의 제2 비트라인과 상기 접지 사이에 커플링되며, 상기 제1 스위치 및 상기 제2 스위치를 활성화하는 것은 상기 제1 비트라인 및 상기 제2 비트라인을 접지시킴으로써 상기 대응하는 메모리 셀을 삭제하도록 구성되는,
    장치.
  20. 제19 항에 있어서,
    상기 콘텐츠 삭제 커맨드는 제1 위상 커맨드 및 제2 위상 커맨드를 포함하고, 상기 제1 위상 커맨드는 비트들의 제1 시퀀스를 포함하고, 상기 제2 위상 커맨드는 상기 비트들의 제1 시퀀스에 상보적인 비트들의 제2 시퀀스를 갖는,
    장치.
  21. 제20 항에 있어서,
    상기 콘텐츠 삭제 커맨드를 수신하는 수단은, 상기 제2 위상 커맨드 전에 상기 제1 위상 커맨드를 수신하는 수단을 포함하는,
    장치.
  22. 제19 항에 있어서,
    상기 콘텐츠 삭제 커맨드를 수신하는 수단은, 모드 레지스터에 저장된 다중 비트 커맨드를 판독하는 수단을 포함하는,
    장치.
  23. 제22 항에 있어서,
    상기 메모리 셀들의 제1 세트의 콘텐츠가 삭제되었다는 결정에 응답하여 상기 모드 레지스터를 삭제하는 수단을 더 포함하는,
    장치.
  24. 제19 항에 있어서,
    상기 메모리는 인-라인 ECC(error correction code)를 이용하는 DRAM(dynamic random-access memory)인,
    장치.
  25. 제19 항에 있어서,
    상기 커맨드는,
    상기 장치의 부팅;
    상기 메모리에서 검출된 상태 오류; 또는
    상기 메모리에서 검출된 일시적인 오류
    중 하나 이상을 포함하는 이벤트에 응답하여 수신되는,
    장치.
  26. 제19 항에 있어서,
    상기 콘텐츠 삭제 커맨드는 상기 메모리 셀들의 제1 세트를 식별하도록 구성된 표시자를 포함하는,
    장치.
  27. 제19 항에 있어서,
    상기 메모리 셀들의 제1 세트는 상기 복수의 메모리 뱅크들의 각각의 메모리 뱅크 내의 메모리 셀들의 적어도 하나의 행을 포함하는,
    장치.
  28. 장치의 프로세서에 의해 실행될 때 상기 장치로 하여금 전자 디바이스의 메모리 상에 저장된 콘텐츠를 삭제하는 방법을 수행하게 하는 명령어들을 저장하는 비일시적 컴퓨터 판독가능 저장 매체로서,
    상기 메모리는 복수의 메모리 뱅크들을 포함하고, 상기 복수의 메모리 뱅크들 각각에 복수의 메모리 셀들이 배열되며, 상기 복수의 메모리 셀들 각각은 연관된 감지 증폭기에 커플링되고,
    상기 방법은,
    상기 장치에 의해, 상기 복수의 메모리 뱅크들의 상기 복수의 메모리 셀들 중 메모리 셀들의 제1 세트 상에 저장된 콘텐츠를 삭제하도록 구성된 콘텐츠 삭제 커맨드를 수신하는 단계; 및
    상기 장치에 의해, 상기 콘텐츠 삭제 커맨드에 응답하여, 상기 메모리 셀들의 제1 세트의 각각의 메모리 셀과 연관된 각각의 감지 증폭기의 제1 스위치 및 제2 스위치를 활성화하는 단계를 포함하고, 상기 제1 스위치는 대응하는 메모리 셀의 제1 비트라인과 접지 사이에 커플링되며, 상기 제2 스위치는 상기 대응하는 메모리 셀의 제2 비트라인과 상기 접지 사이에 커플링되고, 상기 제1 스위치 및 상기 제2 스위치를 활성화하는 것은 상기 제1 비트라인 및 상기 제2 비트라인을 접지시킴으로써 상기 대응하는 메모리 셀을 삭제하도록 구성되는,
    비일시적 컴퓨터 판독가능 저장 매체.
  29. 제28 항에 있어서,
    상기 콘텐츠 삭제 커맨드는 제1 위상 커맨드 및 제2 위상 커맨드를 포함하고, 상기 제1 위상 커맨드는 비트들의 제1 시퀀스를 포함하며, 상기 제2 위상 커맨드는 상기 비트들의 제1 시퀀스에 상보적인 비트들의 제2 시퀀스를 갖는,
    비일시적 컴퓨터 판독가능 저장 매체.
  30. 제29 항에 있어서,
    상기 콘텐츠 삭제 커맨드를 수신하는 단계는 상기 제2 위상 커맨드를 수신하기 전에 상기 제1 위상 커맨드를 수신하는 단계를 포함하는,
    비일시적 컴퓨터 판독가능 저장 매체.
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Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3236105B2 (ja) * 1993-03-17 2001-12-10 富士通株式会社 不揮発性半導体記憶装置及びその動作試験方法
US20080094877A1 (en) * 2006-10-20 2008-04-24 Honeywell International Inc. Faster initialization of dram memory
JP5489861B2 (ja) * 2010-05-20 2014-05-14 ルネサスエレクトロニクス株式会社 半導体装置及びエンジン制御用ボード
US10127971B1 (en) * 2017-05-01 2018-11-13 Micron Technology, Inc. Systems and methods for memory cell array initialization
JP2020087495A (ja) * 2018-11-29 2020-06-04 キオクシア株式会社 半導体メモリ

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