KR20230050719A - 메모리 시스템 및 메모리 시스템의 동작 방법 - Google Patents

메모리 시스템 및 메모리 시스템의 동작 방법 Download PDF

Info

Publication number
KR20230050719A
KR20230050719A KR1020210133886A KR20210133886A KR20230050719A KR 20230050719 A KR20230050719 A KR 20230050719A KR 1020210133886 A KR1020210133886 A KR 1020210133886A KR 20210133886 A KR20210133886 A KR 20210133886A KR 20230050719 A KR20230050719 A KR 20230050719A
Authority
KR
South Korea
Prior art keywords
memory
data
type
read
blk
Prior art date
Application number
KR1020210133886A
Other languages
English (en)
Inventor
김정우
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020210133886A priority Critical patent/KR20230050719A/ko
Priority to US17/674,483 priority patent/US11941272B2/en
Priority to CN202210789370.2A priority patent/CN115963981A/zh
Publication of KR20230050719A publication Critical patent/KR20230050719A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G06F3/0616—Improving the reliability of storage systems in relation to life time, e.g. increasing Mean Time Between Failures [MTBF]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0638—Organizing or formatting or addressing of data
    • G06F3/064—Management of blocks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0653—Monitoring storage devices or systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

본 발명의 실시예들은 메모리 시스템 및 메모리 시스템의 동작 방법에 관한 것이다. 본 발명의 실시예들에 따르면, 메모리 시스템은, 메모리 장치에 저장되는 데이터에 대하여 데이터의 타입이 리드 집중형 타입인지 또는 라이트 집중형 타입인지에 따라, 데이터를 복수의 메모리 블록들 중에서 제1 타깃 메모리 블록 또는 제2 타깃 메모리 블록에 라이트할 수 있다.

Description

메모리 시스템 및 메모리 시스템의 동작 방법{MEMORY SYSTEM AND OPERATING METHOD OF MEMORY SYSTEM}
본 발명의 실시예들은 메모리 시스템 및 메모리 시스템의 동작 방법에 관한 것이다.
저장 장치에 해당하는 메모리 시스템은 컴퓨터와, 스마트 폰, 태블릿 등의 모바일 단말, 또는 각종 전자 기기와 같은 호스트(host)의 요청을 기초로 데이터를 저장하는 장치이다. 메모리 시스템은 하드 디스크 드라이브(HDD: Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치뿐 아니라, 솔리드 스테이트 드라이브(SSD: Solid State Drive), UFS(Universal Flash Storage) 장치, eMMC(embedded MMC) 장치 등과 같이 비휘발성 메모리에 데이터를 저장하는 장치 등을 포함할 수 있다.
메모리 시스템은 메모리 장치(e.g. 휘발성 메모리/비휘발성 메모리)를 제어하기 위한 메모리 컨트롤러를 더 포함할 수 있으며, 이러한 메모리 컨트롤러는 호스트로부터 커맨드(Command)를 입력 받아, 입력 받은 커맨드에 기초하여 메모리 시스템에 포함된 메모리 장치에 데이터를 리드(Read), 라이트(Write), 또는 소거(Erase) 하기 위한 동작들을 실행하거나 제어할 수 있다. 그리고 메모리 컨트롤러는 이러한 동작들을 실행하거나 제어하기 위한 논리 연산을 수행하기 위한 펌웨어를 구동할 수 있다.
한편, 메모리 컨트롤러는 하나의 메모리 블록에 저장된 데이터 중에서 유효한 데이터를 다른 메모리 블록에 라이트한 후에, 해당 메모리 블록의 데이터를 소거하여 여유 메모리 블록을 확보할 수 있다.
본 발명의 실시예들은 데이터를 라이트할 때, 메모리 장치의 내구성 및 신뢰성이 감소되는 문제를 방지할 수 있는 메모리 시스템 및 메모리 시스템의 동작 방법을 제공할 수 있다.
일 측면에서, 본 발명의 실시예들은 복수의 메모리 블록들을 포함하는 메모리 장치; 및 메모리 장치에 저장되는 데이터에 대하여, 데이터의 타입이 리드 집중형 타입인지 또는 라이트 집중형 타입인지에 따라, 데이터를 복수의 메모리 블록들 중에서 제1 타깃 메모리 블록 또는 제2 타깃 메모리 블록에 라이트하도록 메모리 장치를 제어하는 메모리 컨트롤러;를 포함하는 메모리 시스템을 제공할 수 있다.
다른 측면에서, 본 발명의 실시예들은 복수의 메모리 블록들을 포함하는 메모리 장치에 저장되는 데이터에 대하여, 데이터의 타입이 리드 집중형 타입인지 또는 라이트 집중형 타입인지 결정하는 단계; 및 데이터의 타입에 따라 데이터를 복수의 메모리 블록들 중에서 제1 타깃 메모리 블록 또는 제2 타깃 메모리 블록에 라이트하는 단계;를 포함하는 메모리 시스템의 동작 방법을 제공할 수 있다.
본 발명의 실시예들에 의하면, 메모리 장치에 데이터의 타입을 고려하여 라이트 동작을 수행함으로써 메모리 장치의 내구성 및 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템의 개략적인 구성도이다.
도 2는 본 발명의 실시예들에 따른 메모리 장치를 개략적으로 나타낸 블록도이다.
도 3은 본 발명의 실시예들에 따른 메모리 장치의 워드 라인 및 비트 라인의 구조를 나타낸 도면이다.
도 4는 본 발명의 실시예들에 따른 메모리 시스템의 개략적인 동작을 나타낸 도면이다.
도 5는 본 발명의 실시예들에 따른 메모리 시스템이 리드 커맨드 카운트 및 라이트 커맨드 카운트를 증가시키는 동작을 나타낸 도면이다.
도 6은 본 발명의 실시예들에 따른 메모리 시스템이 리드 커맨드 카운트 또는 라이트 커맨드 카운트를 갱신하는 동작의 일 예를 나타낸 도면이다.
도 7은 본 발명의 실시예들에 따른 메모리 시스템이 데이터의 타입을 판단하는 일 예를 나타낸 도면이다.
도 8은 본 발명의 실시예들에 따른 메모리 시스템이 타깃 시구간 동안 호스트로부터 수신한 커맨드를 모니터링하는 일 예를 나타낸 도면이다.
도 9는 본 발명의 실시예들에 따른 메모리 시스템이 호스트로부터 데이터 타입에 관한 정보를 직접 수신하는 일 예를 나타낸 도면이다.
도 10은 본 발명의 실시예들에 따른 메모리 시스템이 제1 타깃 메모리 블록 또는 제2 타깃 메모리 블록을 결정하는 동작의 일 예를 나타낸 도면이다.
도 11은 본 발명의 실시예들에 따른 성능 특성의 일 예를 나타낸 도면이다.
도 12은 본 발명의 실시예들에 따른 메모리 시스템이 제1 타깃 메모리 블록을 결정하는 일 예를 나타낸 도면이다.
도 13는 본 발명의 실시예들에 따른 메모리 시스템이 리드 집중형 타입의 데이터를 제1 타깃 메모리 블록에 라이트하는 동작의 일 예를 나타낸 도면이다.
도 14는 본 발명의 실시예들에 따른 메모리 시스템이 제2 타깃 메모리 블록을 결정하는 일 예를 나타낸 도면이다.
도 15은 본 발명의 실시예들에 따른 메모리 시스템이 라이트 집중형 타입의 데이터를 제2 타깃 메모리 블록에 라이트하는 동작의 일 예를 나타낸 도면이다.
도 16은 본 발명의 실시예들에 따른 메모리 시스템의 동작 방법을 나타낸 도면이다.
도 17는 본 발명의 실시예들에 따른 컴퓨팅 시스템의 구성도이다.
이하에서는, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템(100)의 개략적인 구성도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 메모리 시스템(100)은 데이터를 저장하는 메모리 장치(110)와, 메모리 장치(110)를 제어하는 메모리 컨트롤러(120) 등을 포함할 수 있다.
메모리 장치(110)는 다수의 메모리 블록(Memory Block)을 포함하며, 메모리 컨트롤러(120)의 제어에 응답하여 동작한다. 여기서, 메모리 장치(110)의 동작은 일 예로, 리드 동작(Read Operation), 프로그램 동작(Program Operation; "Write Operation" 이라고도 함) 및 소거 동작(Erasure Operation) 등을 포함할 수 있다.
메모리 장치(110)는 데이터를 저장하는 복수의 메모리 셀(Memory Cell; 간단히 줄여서 "셀" 이라고도 함)을 포함하는 메모리 셀 어레이(Memory Cell Array)를 포함할 수 있다. 이러한 메모리 셀 어레이는 메모리 블록 내에 존재할 수 있다.
예를 들어, 메모리 장치(110)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND Flash Memory), 3차원 낸드 플래시 메모리(3D NAND Flash Memory), 노아 플래시 메모리(NOR Flash memory), 저항성 램(Resistive Random Access Memory: RRAM), 상변화 메모리(Phase-Change Memory: PRAM), 자기저항 메모리(Magnetoresistive Random Access Memory: MRAM), 강유전체 메모리(Ferroelectric Random Access Memory: FRAM), 또는 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM) 등으로 다양한 타입으로 구현될 수 있다.
한편, 메모리 장치(110)는 3차원 어레이 구조(three-Dimensional Array structure)로 구현될 수 있다. 본 발명의 실시예들은 전하 저장층이 전도성 부유 게이트(Floating Gate)로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash; CTF)에도 적용될 수 있다.
메모리 장치(110)는 메모리 컨트롤러(120)로부터 커맨드 및 어드레스 등을 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(110)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 동작을 수행할 수 있다.
예를 들면, 메모리 장치(110)는 프로그램 동작, 리드 동작 및 소거 동작 등을 수행할 수 있다. 이와 관련하여, 프로그램 동작 시, 메모리 장치(110)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시, 메모리 장치(110)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시, 메모리 장치(110)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 컨트롤러(120)는 메모리 장치(110)에 대한 쓰기(프로그램), 읽기, 소거 및 백그라운드(background) 동작을 제어할 수 있다. 여기서, 백그라운드 동작은 일 예로 가비지 컬렉션(GC, Garbage Collection), 웨어 레벨링(WL, Wear Leveling), 또는 배드 블록 관리(BBM, Bad Block Management) 동작 등 중 하나 이상을 포함할 수 있다.
메모리 컨트롤러(120)는 호스트(HOST)의 요청에 따라 메모리 장치(110)의 동작을 제어할 수 있다. 이와 다르게, 메모리 컨트롤러(120)는 호스트(HOST)의 요청과 무관하게 메모리 장치(110)의 동작을 제어할 수도 있다.
한편, 메모리 컨트롤러(120)와 호스트(HOST)는 서로 분리된 장치일 수도 있다. 경우에 따라서, 메모리 컨트롤러(120)와 호스트(HOST)는 하나의 장치로 통합되어 구현될 수도 있다. 아래에서는, 설명의 편의를 위하여, 메모리 컨트롤러(120)와 호스트(HOST)가 서로 분리된 장치인 것을 예로 들어 설명한다.
도 1을 참조하면, 메모리 컨트롤러(120)는 메모리 인터페이스(122) 및 제어 회로(123) 등을 포함할 수 있으며, 호스트 인터페이스(121) 등을 더 포함할 수 있다.
호스트 인터페이스(121)는 호스트(HOST)와의 통신을 위한 인터페이스를 제공한다.
제어 회로(123)는 호스트(HOST)로부터 커맨드를 수신할 때, 호스트 인터페이스(121)를 통해서 커맨드를 수신하여, 수신된 커맨드를 처리하는 동작을 수행할 수 있다.
메모리 인터페이스(122)는, 메모리 장치(110)와 연결되어 메모리 장치(110)와의 통신을 위한 인터페이스를 제공한다. 즉, 메모리 인터페이스(122)는 제어 회로(123)의 제어에 응답하여 메모리 장치(110)와 메모리 컨트롤러(120)를 인터페이스를 제공하도록 구성될 수 있다.
제어 회로(123)는 메모리 컨트롤러(120)의 전반적인 제어 동작을 수행하여 메모리 장치(110)의 동작을 제어한다. 이를 위해, 일 예로, 제어 회로(123)는 프로세서(124), 워킹 메모리(125) 등 중 하나 이상을 포함할 수 있으며, 경우에 따라서, 에러 검출 및 정정 회로(ECC Circuit, 126) 등을 더 포함할 수 있다.
프로세서(124)는 메모리 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(124)는 호스트 인터페이스(121)를 통해 호스트(HOST)와 통신하고, 메모리 인터페이스(122)를 통해 메모리 장치(110)와 통신할 수 있다.
프로세서(124)는 플래시 변환 계층(FTL: Flash Translation Layer)의 기능을 수행할 수 있다. 프로세서(124)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(LBA, logical block address)를 물리 블록 어드레스(PBA, physical block address)로 변환할 수 있다. 플래시 변환 계층(FTL)은 매핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다.
플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
프로세서(124)는 호스트(HOST)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세서(124)는 랜더마이징 시드(seed)를 이용하여 호스트(HOST)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 메모리 장치(110)에 제공되어 메모리 셀 어레이에 프로그램 된다.
프로세서(124)는 리드 동작 시 메모리 장치(110)로부터 수신된 데이터를 디랜더마이즈하도록 구성된다. 예를 들면, 프로세서(124)는 디랜더마이징 시드를 이용하여 메모리 장치(110)로부터 수신된 데이터를 디랜더마이즈할 것이다. 디랜더마이즈된 데이터는 호스트(HOST)로 출력될 것이다.
프로세서(124)는 펌웨어(FirmWare)를 실행하여 메모리 컨트롤러(120)의 동작을 제어할 수 있다. 다시 말해, 프로세서(124)는, 메모리 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행하기 위하여, 부팅 시 워킹 메모리(125)에 로딩 된 펌웨어를 실행(구동)할 수 있다.
펌웨어(FirmWare)는 메모리 시스템(100) 내에서 실행되는 프로그램으로서, 다양한 기능적 계층들을 포함할 수 있다.
예를 들어, 펌웨어는, 호스트(HOST)에서 메모리 시스템(100)에 요구하는 논리 주소(Logical Address)와 메모리 장치(110)의 물리 주소(Physical Address) 간의 변환 기능을 하는 플래시 변환 계층(FTL: Flash Translation Layer)와, 호스트(HOST)에서 저장 장치인 메모리 시스템(100)에 요구하는 커맨드를 해석하여 플래시 변환 계층(FTL)에 전달하는 역할을 하는 호스트 인터페이스 계층(HIL: Host Interface Layer)와, 플래시 변환 계층(FTL)에서 지시하는 커맨드를 메모리 장치(110)로 전달하는 플래시 인터페이스 계층(FIL: Flash Interface Layer) 등 중 하나 이상을 포함할 수 있다.
이러한 펌웨어는, 일 예로, 메모리 장치(110)에 저장되어 있다가 워킹 메모리(125)에 로딩 될 수 있다.
워킹 메모리(125)는 메모리 컨트롤러(120)를 구동하기 위해 필요한 펌웨어, 프로그램 코드, 커맨드 또는 데이터들을 저장할 수 있다. 이러한 워킹 메모리(125)는, 일 예로, 휘발성 메모리로서, SRAM (Static RAM), DRAM (Dynamic RAM) 및 SDRAM(Synchronous DRAM) 등 중 하나 이상을 포함할 수 있다.
에러 검출 및 정정 회로(126)는 에러 정정 코드(Error Correction Code)를 이용하여 확인 대상 데이터의 에러 비트를 검출하고, 검출된 에러 비트를 정정하도록 구성될 수 있다. 여기서, 확인 대상 데이터는, 일 예로, 워킹 메모리(125)에 저장된 데이터이거나, 메모리 장치(110)로부터 읽어온 데이터 등일 수 있다.
에러 검출 및 정정 회로(126)는 에러 정정 코드로 데이터를 디코딩하도록 구현될 수 있다. 에러 검출 및 정정 회로(126)는 다양한 코드 디코더로 구현될 수 있다. 예를 들어, 비체계적 코드 디코딩을 수행하는 디코더 또는 체계적 코드 디코딩을 수행하는 디코더가 이용될 수 있다.
예를 들면, 에러 검출 및 정정 회로(126)는 읽기 데이터들 각각에 대해 섹터(Sector) 단위로 에러 비트를 검출할 수 있다. 즉, 각각의 읽기 데이터는 복수의 섹터(Sector)로 구성될 수 있다. 섹터(Sector)는 플래시 메모리의 읽기 단위인 페이지(Page)보다 더 작은 데이터 단위를 의미할 수 있다. 각각의 읽기 데이터를 구성하는 섹터들은 어드레스를 매개로 서로 대응될 수 있다.
에러 검출 및 정정 회로(126)는 비트 에러율(Bit Error Rate, BER)을 산출하고, 섹터 단위로 정정 가능 여부를 판단할 수 있다. 에러 검출 및 정정 회로(126)는 예를 들어, 비트 에러율(BER)이 기준값(reference value)보다 높은 경우 해당 섹터를 정정 불가능(Uncorrectable or Fail)으로 판단할 것이다. 반면에, 비트 에러율(BER)이 기준값보다 낮은 경우 해당 섹터를 정정 가능(Correctable or Pass)으로 판단할 것이다.
에러 검출 및 정정 회로(126)는 모든 읽기 데이터들에 대해 순차적으로 에러 검출 및 정정 동작을 수행할 수 있다. 에러 검출 및 정정 회로(126)는 읽기 데이터에 포함된 섹터가 정정 가능한 경우 다음 읽기 데이터에 대해서는 해당 섹터에 대한 에러 검출 및 정정 동작을 생략할 수 있다. 이렇게 모든 읽기 데이터들에 대한 에러 검출 및 정정 동작이 종료되면, 에러 검출 및 정정 회로(126)는 마지막까지 정정 불가능으로 판단된 섹터를 검출할 수 있다. 정정 불가능한 것으로 판단된 섹터는 하나 또는 그 이상일 수 있다. 에러 검출 및 정정 회로(126)는 정정 불가능으로 판단된 섹터에 대한 정보(ex. 어드레스 정보)를 프로세서(124)로 전달할 수 있다.
버스(127)는 메모리 컨트롤러(120)의 구성 요소들(121, 122, 124, 125, 126) 사이의 채널(Channel)을 제공하도록 구성될 수 있다. 이러한 버스(127)는, 일 예로, 각종 제어 신호, 커맨드 등을 전달하기 위한 제어 버스와, 각종 데이터를 전달하기 위한 데이터 버스 등을 포함할 수 있다.
메모리 컨트롤러(120)의 전술한 구성 요소들(121, 122, 124, 125, 126)은 예시일 뿐이다. 메모리 컨트롤러(120)의 전술한 구성 요소들(121, 122, 124, 125, 126) 중 일부의 구성 요소는 삭제되거나, 메모리 컨트롤러(120)의 전술한 구성 요소들 (121, 122, 124, 125, 126) 중 몇몇 구성 요소들이 하나로 통합될 수 있다. 경우에 따라, 메모리 컨트롤러(120)의 전술한 구성 요소들 이외에 하나 이상의 다른 구성 요소가 추가될 수도 있다.
아래에서는, 도 2를 참조하여 메모리 장치(110)에 대하여 더욱 상세하게 설명한다.
도 2는 본 발명의 실시예들에 따른 메모리 장치(110)를 개략적으로 나타낸 블록도다.
도 2를 참조하면, 본 발명의 실시예들에 따른 메모리 장치(110)는, 메모리 셀 어레이(Memory Cell Array, 210), 어드레스 디코더(Address Decoder, 220), 읽기 및 쓰기 회로(Read and Write Circuit, 230), 제어 로직(Control Logic, 240) 및 전압 생성 회로(Voltage Generation Circuit, 250) 등을 포함할 수 있다.
메모리 셀 어레이(210)는 다수의 메모리 블록(BLK1~BLKz, z는 2 이상의 자연수)을 포함할 수 있다.
다수의 메모리 블록(BLK1~BLKz)에는, 다수의 워드 라인(WL)과 다수의 비트 라인(BL)이 배치되며, 다수의 메모리 셀(MC)이 배열될 수 있다.
다수의 메모리 블록(BLK1~BLKz)은 다수의 워드 라인(WL)을 통해 어드레스 디코더(220)와 연결될 수 있다. 다수의 메모리 블록(BLK1~BLKz)은 다수의 비트 라인(BL)을 통해 읽기 및 쓰기 회로(230)와 연결될 수 있다.
다수의 메모리 블록(BLK1~BLKz) 각각은 다수의 메모리 셀을 포함할 수 있다. 예를 들어, 다수의 메모리 셀은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다.
메모리 셀 어레이(210)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있으며, 경우에 따라서는, 3차원 구조의 메모리 셀 어레이로 구성될 수도 있다.
한편, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 1비트의 데이터를 저장하는 싱글-레벨 셀(SLC: Single-Level Cell)일 수 있다. 다른 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 2비트의 데이터를 저장하는 멀티-레벨 셀(MLC: Multi-Level Cell)일 수 있다. 또 다른 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 3비트의 데이터를 저장하는 트리플-레벨 셀(TLC: Triple-Level Cell)일 수 있다. 또 다른 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 4비트의 데이터를 저장하는 쿼드-레벨 셀(QLC: Quad-Level Cell)일 수 있다. 또 다른 예로, 메모리 셀 어레이(210)는 5비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀을 포함할 수도 있다.
도 2를 참조하면, 어드레스 디코더(220), 읽기 및 쓰기 회로(230), 제어 로직(240) 및 전압 생성 회로(250) 등은 메모리 셀 어레이(210)를 구동하는 주변 회로로서 동작할 수 있다.
어드레스 디코더(220)는 다수의 워드 라인(WL)을 통해 메모리 셀 어레이(210)에 연결될 수 있다.
어드레스 디코더(220)는 제어 로직(240)의 제어에 응답하여 동작하도록 구성될 수 있다.
어드레스 디코더(220)는 메모리 장치(110) 내부의 입출력 버퍼를 통해 어드레스(Address)를 수신할 수 있다. 어드레스 디코더(220)는 수신된 어드레스 중 블록 어드레스(Block Address)를 디코딩하도록 구성될 수 있다. 어드레스 디코더(220)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택할 수 있다.
어드레스 디코더(220)는 전압 생성 회로(250)로부터 읽기 전압(Vread) 및 패스 전압(Vpass)을 입력 받을 수 있다.
어드레스 디코더(220)는 리드 동작 중 읽기 전압 인가 동작 시, 선택된 메모리 블록 내 선택된 워드 라인(WL)으로 읽기 전압(Vread)을 인가하고, 나머지 비 선택된 워드 라인들(WL)에는 패스 전압(Vpass)을 인가할 수 있다.
어드레스 디코더(220)는 프로그램 검증 동작 시, 선택된 메모리 블록 내 선택된 워드 라인(WL)에 전압 생성 회로(250)에서 발생된 검증 전압을 인가하고, 나머지 비 선택된 워드 라인들(WL)에 패스 전압(Vpass)을 인가할 수 있다.
어드레스 디코더(220)는 수신된 어드레스 중 열 어드레스를 디코딩 하도록 구성될 수 있다. 어드레스 디코더(220)는 디코딩 된 열 어드레스를 읽기 및 쓰기 회로(230)에 전송할 수 있다.
메모리 장치(110)의 리드 동작 및 프로그램 동작은 페이지 단위로 수행될 수 있다. 리드 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스 중 하나 이상을 포함할 수 있다.
어드레스 디코더(220)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드 라인을 선택할 수 있다. 열 어드레스는 어드레스 디코더(220)에 의해 디코딩 되어 읽기 및 쓰기 회로(230)에 제공될 수 있다.
어드레스 디코더(220)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등 중 하나 이상을 포함할 수 있다.
읽기 및 쓰기 회로(230)는 다수의 페이지 버퍼(PB)를 포함할 수 있다. 읽기 및 쓰기 회로(230)는 메모리 셀 어레이(210)의 리드 동작(Read Operation) 시에는 "읽기 회로(Read Circuit)"로 동작하고, 쓰기 동작(Write Operation) 시에는 "쓰기 회로(Write Circuit)"로 동작할 수 있다.
전술한 읽기 및 쓰기 회로(230)는 다수의 페이지 버퍼(PB)를 포함하는 페이지 버퍼 회로(Page Buffer Circuit) 또는 데이터 레지스터 회로(Data Register Circuit)라고도 한다. 여기서, 읽기 및 쓰기 회로(230)는 데이터 처리 기능을 담당하는 데이터 버퍼(Data Buffer)를 포함할 수 있고, 경우에 따라서, 캐싱 기능을 담당하는 캐쉬 버퍼(Cache Buffer)를 추가로 더 포함할 수 있다.
다수의 페이지 버퍼(PB)는 다수의 비트 라인(BL)을 통해 메모리 셀 어레이(210)에 연결될 수 있다. 다수의 페이지 버퍼(PB)는 리드 동작 및 프로그램 검증 동작 시, 메모리 셀들의 문턱전압(Vth)을 센싱하기 위하여, 메모리 셀들과 연결된 비트 라인들(BL)에 센싱 전류를 계속적으로 공급하면서, 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것을 센싱 노드를 통해 감지하여 센싱 데이터로 래치할 수 있다.
읽기 및 쓰기 회로(230)는 제어 로직(240)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작할 수 있다.
읽기 및 쓰기 회로(230)는 리드 동작 시, 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후, 메모리 장치(110)의 입출력 버퍼로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(230)는 페이지 버퍼들(PB) 또는 페이지 레지스터들 이외에도, 열 선택 회로 등을 포함할 수 있다.
제어 로직(240)은 어드레스 디코더(220), 읽기 및 쓰기 회로(230), 및 전압 생성 회로(250) 등과 연결될 수 있다. 제어 로직(240)은 메모리 장치(110)의 입출력 버퍼를 통해 커맨드(CMD) 및 제어 신호(CTRL)를 수신할 수 있다.
제어 로직(240)은 제어 신호(CTRL)에 응답하여 메모리 장치(110)의 제반 동작을 제어하도록 구성될 수 있다. 제어 로직(240)은 다수의 페이지 버퍼(PB)의 센싱 노드의 프리 차지 전위 레벨을 조절하기 위한 제어 신호를 출력할 수 있다.
제어 로직(240)은 메모리 셀 어레이(210)의 리드 동작을 수행하도록 읽기 및 쓰기 회로(230)를 제어할 수 있다. 전압 생성 회로(250)는, 제어 로직(240)에서 출력되는 전압 생성 회로 제어 신호에 응답하여, 리드 동작 시, 이용되는 읽기 전압(Vread) 및 패스 전압(Vpass)을 생성할 수 있다.
한편, 전술한 메모리 장치(110)의 메모리 블록 각각은 다수의 워드 라인(WL)과 대응되는 다수의 페이지와 다수의 비트 라인(BL)과 대응되는 다수의 스트링으로 구성될 수 있다.
메모리 블록(BLK)에는 다수의 워드 라인(WL)과 다수의 비트 라인(BL)이 교차하면서 배치될 수 있다. 예를 들어, 다수의 워드 라인(WL) 각각은 행 방향으로 배치되고, 다수의 비트 라인(BL) 각각은 열 방향으로 배치될 수 있다. 다른 예를 들어, 다수의 워드 라인(WL) 각각은 열 방향으로 배치되고, 다수의 비트 라인(BL) 각각은 행 방향으로 배치될 수 있다.
다수의 워드 라인(WL) 중 하나와 다수의 비트 라인(BL) 중 하나에 연결되는 메모리 셀이 정의될 수 있다. 각 메모리 셀에는 트랜지스터가 배치될 수 있다.
예를 들어, 메모리 셀(MC)에 배치된 트랜지스터는 드레인, 소스 및 게이트 등을 포함할 수 있다. 트랜지스터의 드레인(또는 소스)은 해당 비트 라인(BL)과 직접 또는 다른 트랜지스터를 경유하여 연결될 수 있다. 트랜지스터의 소스(또는 드레인)는 소스 라인(그라운드일 수 있음)과 직접 또는 다른 트랜지스터를 경유하여 연결될 수 있다. 트랜지스터의 게이트는 절연체에 둘러싸인 플로팅 게이트(Floating Gate)와 워드 라인(WL)으로부터 게이트 전압이 인가되는 컨트롤 게이트(Control Gate)를 포함할 수 있다.
각 메모리 블록에는, 2개의 최외곽 워드 라인 중 읽기 및 쓰기 회로(230)와 더 인접한 제1 최외곽 워드 라인의 바깥쪽에 제1 선택 라인(소스 선택 라인 또는 드레인 선택 라인이라고도 함)이 더 배치될 수 있으며, 다른 제2 최외곽 워드 라인의 바깥쪽에 제2 선택 라인(드레인 선택 라인 또는 소스 선택 라인이라고도 함)이 더 배치될 수 있다.
경우에 따라서, 제1 최외곽 워드 라인과 제1 선택 라인 사이에는 하나 이상의 더미 워드 라인이 더 배치될 수 있다. 또한, 제2 최외곽 워드 라인과 제2 선택 라인 사이에도 하나 이상의 더미 워드 라인이 더 배치될 수 있다.
전술한 메모리 블록의 리드 동작 및 프로그램 동작(쓰기 동작)은 페이지 단위로 수행될 수 있으며, 소거(Erasure) 동작은 메모리 블록 단위로 수행될 수 있다.
도 3는 본 발명의 실시예들에 따른 메모리 장치(110)의 워드 라인(WL) 및 비트 라인(BL)의 구조를 나타낸 도면이다.
도 3를 참조하면, 메모리 장치(110)에는, 메모리 셀들(MC)이 모여 있는 핵심 영역과 이 핵심 영역의 나머지 영역에 해당하며 메모리 셀 어레이(210)의 동작을 위해 서포트(Support)해주는 보조 영역이 존재한다.
핵심 영역은 페이지들(PG)과 스트링들(STR)으로 구성될 수 있다. 이러한 핵심 영역에는, 다수의 워드 라인(WL1 ~ WL9)과 다수의 비트 라인(BL)이 교차하면서 배치된다.
다수의 워드 라인(WL1 ~ WL9)은 행 디코더(310)와 연결되고, 다수의 비트 라인(BL)은 열 디코더(320)와 연결될 수 있다. 다수의 비트 라인(BL)과 열 디코더(420) 사이에는 읽기 및 쓰기 회로(230)에 해당하는 데이터 레지스터(330)가 존재할 수 있다.
다수의 워드 라인(WL1 ~ WL9)은 다수의 페이지(PG)와 대응된다.
예를 들어, 도 3와 같이 다수의 워드 라인(WL1 ~ WL9) 각각은 하나의 페이지(PG)와 대응될 수 있다. 이와 다르게, 다수의 워드 라인(WL1 ~ WL9) 각각이 사이즈가 큰 경우, 다수의 워드 라인(WL1 ~ WL9) 각각은 둘 이상(예: 2개 또는 4개)의 페이지(PG)와 대응될 수도 있다. 페이지(PG)는 프로그램 동작과 리드 동작을 진행하는데 있어서 최소 단위가 되며, 프로그램 동작 및 리드 동작 시, 동일 페이지(PG) 내에서의 모든 메모리 셀(MC)은 동시 동작을 수행할 수 있다.
다수의 비트 라인(BL)은 홀수 번째 비트 라인(BL)과 짝수 번째 비트 라인(BL)을 구분되면서 열 디코더(320)와 연결될 수 있다.
메모리 셀(MC)에 액세스 하기 위해서는, 주소가 먼저 입출력 단을 거쳐 행 디코더(310)와 열 디코더(320)를 통하여 핵심 영역으로 들어와서, 타깃 메모리 셀을 지정할 수 있다. 타깃 메모리 셀을 지정한다는 것은 행 디코더(310)와 연결된 워드 라인들(WL1 ~ WL9)과 열 디코더(320)와 연결된 비트 라인들(BL)의 교차되는 사이트에 있는 메모리 셀(MC)에 데이터를 프로그램 하거나 프로그램 된 데이터를 읽어 내기 위하여 액세스 한다는 것을 의미한다.
메모리 장치(110)의 데이터 처리 모두는, 데이터 레지스터(330)를 경유하여 프로그램 및 읽기가 되므로, 데이터 레지스터(330)는 중추적 역할을 한다. 데이터 레지스터(330)의 데이터 처리가 늦어지면 다른 모든 영역에서는 데이터 레지스터(330)가 데이터 처리를 완료할 때까지 기다려야 한다. 또한, 데이터 레지스터(330)의 성능이 저하되면, 메모리 장치(110)의 전체 성능을 저하시킬 수 있다.
도 3의 예시를 참조하면, 1개의 스트링(STR)에는, 다수의 워드 라인(WL1 ~ WL9)과 연결되는 다수의 트랜지스터(TR1 ~ TR9)가 존재할 수 있다. 다수의 트랜지스터(TR1 ~ TR9)가 존재하는 영역들이 메모리 셀들(MC)에 해당한다. 여기서, 다수의 트랜지스터(TR1 ~ TR9)는 전술한 바와 같이, 제어 게이트 (CG)와 플로팅 게이트(FG)를 포함하는 트랜지스터들이다.
다수의 워드 라인(WL1 ~ WL9)은 2개의 최외곽 워드 라인(WL1, WL9)을 포함한다. 2개의 최외곽 워드 라인(WL1, WL9) 중 신호 경로적 측면에서 데이터 레지스터(330)와 더 인접한 제1 최외곽 워드 라인(WL1)의 바깥쪽에는 제1 선택 라인(DSL)이 더 배치되고, 다른 제2 최외곽 워드 라인(WL9)의 바깥쪽에는 제2 선택 라인(SSL)이 더 배치될 수 있다.
제1 선택 라인(DSL)에 의해 온-오프가 제어되는 제1 선택 트랜지스터(D-TR)는 제1 선택 라인(DSL)과 연결된 게이트 전극을 가지고 있을 뿐, 플로팅 게이트(FG)를 포함하지 않는 트랜지스터이다. 제2 선택 라인(SSL)에 의해 온-오프가 제어되는 제2 선택 트랜지스터(S-TR)는 제2 선택 라인(SSL)과 연결된 게이트 전극을 가지고 있을 뿐, 플로팅 게이트(FG)를 포함하지 않는 트랜지스터이다.
제1 선택 트랜지스터(D-TR)는 해당 스트링(STR)과 데이터 레지스터(430) 간의 연결을 온 또는 오프 시키는 스위치 역할을 한다. 제2 선택 트랜지스터(S-TR)는 해당 스트링(STR)과 소스 라인(SL) 간의 연결을 온 또는 오프 시켜주는 스위치 역할을 한다. 즉, 제1 선택 트랜지스터(D-TR) 및 제2 선택 트랜지스터(S-TR)는 해당 스트링(STR)의 양쪽 끝에 있으면서, 신호를 이어주고 끊어내는 문지기 역할을 한다.
메모리 시스템(100)은, 프로그램 동작 시, 프로그램 할 비트 라인(BL)의 타깃 메모리 셀(MC)에 전자를 채워야 하기 때문에, 제1 선택 트랜지스터(D-TR)의 게이트 전극에 소정의 턴-온 전압(Vcc)을 인가하여 제1 선택 트랜지스터(D-TR)를 턴-온 시키고, 제2 선택 트랜지스터(S-TR)의 게이트 전극에는 소정의 턴-오프 전압(예: 0V)을 인가하여 제2 선택 트랜지스터(S-TR)를 턴-오프 시킨다.
메모리 시스템(100)은, 리드 동작 또는 검증(Verification) 동작 시, 제1 선택 트랜지스터(D-TR) 및 제2 선택 트랜지스터(S-TR)를 모두 턴-온 시켜준다. 이에 따라, 전류가 해당 스트링(STR)을 관통하여 그라운드에 해당하는 소스 라인(SL)으로 빠질 수 있어서, 비트 라인(BL)의 전압 레벨이 측정될 수 있다. 다만, 리드 동작 시, 제1 선택 트랜지스터(D-TR) 및 제2 선택 트랜지스터(S-TR)의 온-오프 타이밍의 시간 차이가 있을 수 있다.
메모리 시스템(100)은, 소거(Erasure) 동작 시, 소스 라인(SL)을 통하여 기판(Substrate)에 소정 전압(예: +20V)를 공급하기도 한다. 메모리 시스템(100)은, 소거(Erasure) 동작 시, 제1 선택 트랜지스터(D-TR) 및 제2 선택 트랜지스터(S-TR)를 모두 플로팅(Floating) 시켜서 무한대의 저항을 만들어 준다. 이에 따라, 제1 선택 트랜지스터(D-TR) 및 제2 선택 트랜지스터(S-TR)의 역할이 없도록 해주고, 플로팅 게이트(FG)와 기판(Substrate) 사이에서만 전위 차이에 의한 전자(electron)가 동작할 수 있도록 구조화 되어 있다.
도 4는 본 발명의 실시예들에 따른 메모리 시스템(100)의 개략적인 동작을 나타낸 도면이다.
도 4를 참조하면, 메모리 시스템(100)의 메모리 장치(110)는 복수의 메모리 블록들(BLK_1, BLK_2, BLK_3, ~, BLK_N-2, BLK_N-1, BLK_N)을 포함할 수 있다.
도 4를 참조하면, 메모리 시스템(100)의 메모리 컨트롤러(120)는 메모리 장치(110)에 저장되는 데이터(DATA_0, DATA_1, DATA_2, DATA_3, DATA_4, DATA_5, …)에 대하여, 데이터의 타입이 리드 집중형 타입(R_Intensive)인지 또는 라이트 집중형 타입(W_Intensive)인지에 따라, 데이터를 복수의 메모리 블록들(BLK_1, BLK_2, BLK_3, ~, BLK_N-2, BLK_N-1, BLK_N) 중에서 제1 타깃 메모리 블록(1st TAR_BLK) 또는 제2 타깃 메모리 블록(2nd TAR_BLK)에 라이트하도록 메모리 장치(110)를 제어할 수 있다.
메모리 장치(110)에 저장되는 데이터(DATA_0, DATA_1, DATA_2, DATA_3, DATA_4, DATA_5, …)는 각각 논리 블록 주소(LBA) 0, 1, 2, 3, 4, 5, …에 대응한다.
데이터가 리드 집중형 타입(R_Intensive)이라는 것은, 데이터에 리드 동작이 집중적으로 발생할 가능성이 높다는 것을 의미한다.
일 예로, 사운드(e.g. MP3, FLAC, WAV 등), 이미지(e.g. BMP, JPEG, PNG 등), 동영상(e.g. MP4, WMV, MKV 등) 데이터 및 읽기 전용 문서 데이터 등은 한번 메모리 장치(110)에 라이트되면 리드 동작이 빈번하게 요청될 확률이 높다.
한편, 데이터가 라이트 집중형 타입(W_Intensive)이라는 것은 데이터에 라이트 동작이 집중적으로 발생할 가능성이 높다는 것을 의미한다.
일 예로, 메모리 장치(110)에 저장되는 데이터의 편집이 빈번하게 발생하는 데이터들은 라이트 동작이 빈번하게 요청될 확률이 높다.
메모리 컨트롤러(120)는 메모리 장치(110)에 저장된 데이터를 업데이트하거나 백그라운드 동작으로 가비지 컬렉션(GC, Garbage Collection)을 수행하는 중에 해당 데이터를 다른 메모리 블록에 라이트할 때, 해당 데이터가 리드 집중형 타입(R_Intensive)인지 또는 라이트 집중형 타입(W_Intensive)인지를 판단할 수 있다.
한편, 메모리 장치(110)에 저장되는 데이터의 타입은 다양한 자료 구조(e.g. 테이블, 맵, 리스트)를 통해 관리될 수 있다. 일 예로, 메모리 컨트롤러(120)는 리드 집중형 타입(R_Intensive) 또는 라이트 집중형 타입(W_Intensive)에 해당하는 데이터를 별도의 테이블로써 관리할 수 있다. 논리 블록 주소(LBA)와 데이터의 타입(Type)을 매칭한 테이블을 통해 논리 블록 주소에 대응하는 데이터의 데이터 타입을 표시할 수 있다. 다른 예로, 메모리 컨트롤러(120)는 논리 주소에 대한 물리 주소를 매핑한 L2P(Logical-to-Physical) 매핑 테이블에 할당된 특정 비트를 통해, 데이터가 리드 집중형 타입(R_Intensive)인지 또는 라이트 집중형 타입(W_Intensive)인지 여부를 표시할 수 있다. 메모리 장치(110)에 저장되는 데이터의 타입에 대한 정보는, 메모리 컨트롤러(120)의 워킹 메모리(125) 상에 저장될 수 있으며, 파워 오프가 발생할 때 메모리 장치(110)에 기록될 수 있다.
도 4에서, 메모리 컨트롤러(120)는 논리 블록 주소(LBA) 0에 대응하는 데이터가 리드 집중형 타입(R_Intensive)이라고 판단할 수 있다. 이때, 메모리 컨트롤러(120)는 메모리 블록(BLK_3)을 제1 타깃 메모리 블록(1st TAR_BLK)으로 결정하고, 논리 블록 주소(LBA) 0에 대응하는 데이터(DATA_0)를 메모리 블록(BLK_3)에 라이트할 수 있다.
메모리 컨트롤러(120)가 백그라운드에서 소스 블록(Source Block)으로부터 데스티네이션 블록(Destination Block)으로 유효한 데이터를 이동시키는 가비지 컬렉션을 수행할 때, 메모리 컨트롤러(120)는 소스 블록(Source BLock)-논리 블록 주소(LBA) 0에 매핑된 메모리 블록-에 저장된 데이터 중에서 유효한 데이터만을 데스티네이션 블록(Destination Block)인 메모리 블록(BLK_3)에 라이트할 수 있다.
한편, 메모리 컨트롤러(120)는 논리 블록 주소(LBA) 4에 대응하는 데이터(DATA_4)가 라이트 집중형 타입(W_Intensive)이라고 판단할 수 있다. 이때, 메모리 컨트롤러(120)는 메모리 블록(BLK_N-1)을 제2 타깃 메모리 블록(2nd TAR_BLK)으로 결정하고, 논리 블록 주소(LBA) 4에 대응하는 데이터를 메모리 블록(BLK_N-1)에 라이트할 수 있다.
전술한 바와 마찬가지로, 메모리 컨트롤러(120)가 백그라운드에서 가비지 컬렉션(Garbage Collection)을 수행할 때, 메모리 컨트롤러(120)는 소스 블록(Source block)-논리 블록 주소(LBA) 4에 매핑된 메모리 블록-에 저장된 데이터 중에서 유효한 데이터만을 데스티네이션 블록(Destination Block)인 메모리 블록(BLK_N-1)에 라이트할 수 있다.
메모리 컨트롤러(120)는 제1 타깃 메모리 블록(1st TAR_BLK) 또는 제2 타깃 메모리 블록(2nd TAR_BLK)을, 각각 리드 집중형 타입(R_Intensive) 또는 라이트 집중형 타입(W_Intensive)의 데이터를 저장하는데 유리한 메모리 블록으로 결정할 수 있다.
이와 같이 메모리 컨트롤러(120)는 메모리 장치(110)에 데이터를 라이트할 때, 해당 데이터의 타입을 기초로 하여, 해당 데이터를 저장하는데 유리한 메모리 블록에 해당 데이터를 라이트할 수 있다. 이를 통해 메모리 컨트롤러(120)는 메모리 장치(110)에 포함된 복수의 메모리 블록들을 균형적으로 운영할 수 있다. 이를 통해 메모리 컨트롤러(120)는 메모리 장치(110)의 내구성 및 신뢰성을 향상시킬 수 있다.
이하, 메모리 시스템(100)이 데이터의 타입을 리드 집중형 타입(R_Intensive) 또는 라이트 집중형 타입(W_Intensive)인지 판단하는 구체적인 실시예들을 설명한다.
도 5는 본 발명의 실시예들에 따른 메모리 시스템(100)이 리드 커맨드 카운트 및 라이트 커맨드 카운트를 증가시키는 동작을 나타낸 도면이다.
도 5를 참조하면, 메모리 시스템(100)의 메모리 컨트롤러(120)는 호스트(HOST)로부터 리드 커맨드(R_CMD) 또는 라이트 커맨드(W_CMD)를 수신할 수 있다.
또한, 메모리 시스템(100)의 메모리 컨트롤러(120)는 데이터의 논리 블록 주소(LBA)에 대응하는 리드 커맨드(R_CMD)의 접근 횟수인 리드 커맨드 카운트 또는 데이터의 논리 블록 주소(LBA)에 대응하는 라이트 커맨드(W_CMD)의 접근 횟수인 라이트 커맨드 카운트에 기초하여 데이터의 타입을 리드 집중형 타입(R_Intensive) 또는 라이트 집중형 타입(W_Intensive)으로 판단할 수 있다.
전술한 바와 같이 메모리 컨트롤러(120)는 호스트(HOST)의 요청에 따라 메모리 장치(110)의 동작을 제어할 수 있다. 메모리 컨트롤러(120)는 호스트(HOST) 인터페이스(121)를 통하여 호스트(HOST)로부터 리드 커맨드(R_CMD) 또는 라이트 커맨드(W_CMD)를 수신할 수 있다.
호스트(HOST)는 리드 커맨드(R_CMD)를 전송할 때, 리드 커맨드(R_CMD)에 의해 리드되는 데이터의 논리 블록 주소(LBA)에 대한 정보를 메모리 컨트롤러(120)에 전송할 수 있다. 메모리 컨트롤러(120)는 호스트(HOST)의 요청에 따라 해당 논리 블록 주소(LBA)에 대응하는 물리 블록 주소에 저장된 데이터를 리드하여 호스트(HOST)에게 응답할 수 있다.
또한, 호스트(HOST)는 라이트 커맨드(W_CMD)를 전송할 때, 라이트 커맨드(W_CMD)에 의해 라이트되는 데이터의 논리 블록 주소(LBA)에 대한 정보를 메모리 컨트롤러(120)에 전송할 수 있다. 메모리 컨트롤러(120)는 호스트(HOST)의 요청에 따라 해당 논리 블록 주소(LBA)에 대응하는 물리 블록 주소에 데이터를 라이트할 수 있다.
리드 커맨드 카운트는 호스트(HOST)가 리드 커맨드(R_CMD)를 통하여 특정한 논리 블록 주소(LBA)에 접근한 횟수를 의미한다.
라이트 커맨드 카운트는 호스트(HOST)가 라이트 커맨드를 통하여 특정한 논리 블록 주소(LBA)에 접근한 횟수를 의미한다.
도 5에서, 종전(Before)의 논리 블록 주소(LBA) 별 리드 커맨드 카운트 및 라이트 커맨드 카운트를 나타내는 테이블(TBL_1)을 참고하면, 호스트(HOST)는 논리 블록 주소(LBA) 0, 1에 각각 리드 커맨드를 통하여 51회 접근하였다. 또한 호스트(HOST)는 논리 블록 주소(LBA) 3에 라이트 커맨드를 통하여 10회 접근하였다.
도 5에서, 메모리 컨트롤러(120)는 호스트(HOST)로부터 논리 블록 주소(LBA) 0, 1에 대응하는 리드 커맨드(R_CMD[0, 1])를 수신하고, 논리 블록 주소(LBA) 3에 대응하는 라이트 커맨드(W_CMD[3])를 수신하였다.
호스트(HOST)로부터 리드 커맨드(R_CMD[0, 1]) 및 라이트 커맨드(W_CMD[3])를 수신한 이후(After)에 논리 블록 주소당 리드 커맨드 카운트 및 라이트 커맨드 카운트를 나타내는 테이블(TBL_2)을 참고하면, 논리 블록 주소(LBA) 0, 1에 대한 리드 커맨드 카운트가 1 증가하여 52가 되고, 논리 블록 주소(LBA) 3에 대한 라이트 커맨드 카운트가 1 증가하여 11이 된 것을 확인할 수 있다.
메모리 컨트롤러(120)는 논리 블록 주소(LBA) 별로 대응하는 데이터의 타입을 리드 커맨드 카운트 또는 라이트 커맨드 카운트를 바탕으로 판단할 수 있다. 일 예로, 메모리 컨트롤러(120)는 리드 커맨드 카운트가 큰 논리 블록 주소에 해당하는 리드 집중형 타입(R_Intensive)의 데이터로 판단하고, 라이트 커맨드 카운트가 큰 논리 블록 주소에 해당하는 데이터는 라이트 집중형 타입(W_Intensive)의 데이터로 판단할 수 있다.
메모리 컨트롤러(120)는, 논리 블록 주소(LBA) 별 리드 커맨드 카운트 또는 라이트 커맨드 카운트에 기초하여 메모리 장치(110)에 저장된 데이터의 타입을 판단할 때, 다양한 방법을 이용할 수 있다.
일 예로, 메모리 컨트롤러(120)는 논리 블록 주소의 리드 커맨드 카운트 또는 라이트 커맨드 카운트가 설정된 임계 카운트 이상인 경우, 해당 논리 블록 주소에 대응하는 데이터를 리드 집중형 타입(R_Intensive) 또는 라이트 집중형 타입(W_Intensive)으로 판단할 수 있다.
다른 예로, 메모리 컨트롤러(120)는 리드 커맨드 카운트 또는 라이트 커맨드 카운트가 미리 설정된 상위 비율에 해당하는 논리 블록 주소(LBA)에 대응하는 데이터를 리드 집중형 타입(R_Intensive) 또는 라이트 집중형 타입(W_Intensive)으로 판단할 수 있다.
도 6은 본 발명의 실시예들에 따른 메모리 시스템(100)이 리드 커맨드 카운트 또는 라이트 커맨드 카운트를 갱신하는 동작의 일 예를 나타낸 도면이다.
도 6을 참조하면, 메모리 시스템(100)의 메모리 컨트롤러(120)는 메모리 장치(110)에 저장되는 데이터에 해당하는 논리 블록 주소(LBA)에 대응하는 리드 커맨드 카운트가 제1 임계 카운트(1st_Threshold) 이상일 때, 데이터의 타입을 리드 집중형 타입(R_Intensive)으로 판단할 수 있다.
또한 메모리 시스템(100)의 메모리 컨트롤러(120)는 메모리 장치(110)에 저장되는 데이터에 해당하는 논리 블록 주소(LBA)에 대응하는 라이트 커맨드 카운트가 제2 임계 카운트(2nd_Threshold) 이상일 때, 데이터의 타입을 라이트 집중형 타입(W_Intensive)으로 판단할 수 있다.
도 6에서, 제1 임계 카운트(1st_Threshold)는 53으로 설정되어 있다.
메모리 컨트롤러(120)는 호스트(HOST)로부터 논리 블록 주소(LBA) 0, 1에 대한 리드 커맨드(R_CMD[0, 1])을 수신할 때, 해당 논리 블록 주소(LBA)에 대한 리드 커맨드 카운트를 52에서 53으로 증가시킬 수 있다. 메모리 컨트롤러(120)는 논리 블록 주소(LBA) 0, 1에 대한 리드 커맨드 카운트가 제1 임계 카운트(1st_Threshold)인 53 이상이 되었으므로 해당 논리 블록 주소(LBA)에 대응하는 데이터의 타입을 리드 집중형 타입(R_Intensive)으로 판단할 수 있다.
도 6에서, 제2 임계 카운트(2nd_Threshold)는 12로 설정되어 있다.
메모리 컨트롤러(120)는 호스트(HOST)로부터 논리 블록 주소(LBA) 3에 대한 라이트 커맨드(W_CMD[3])를 수신할 때, 해당 논리 블록 주소(LBA)에 대한 라이트 커맨드 카운트를 11에서 12로 증가사킬 수 있다. 메모리 컨트롤러(120)는 논리 블록 주소(LBA) 3에 대한 라이트 커맨드 카운트가 제2 임계 카운트(2nd_Threshold)인 12 이상이 되었으므로 해당 논리 블록 주소(LBA)에 대응하는 데이터의 타입을 라이트 집중형 타입(W_Intensive)으로 판단할 수 있다.
도 7은 본 발명의 실시예들에 따른 메모리 시스템(100)이 데이터 타입을 판단하는 일 예를 나타낸 도면이다.
도 7에 도시된 바와 같이, 메모리 시스템(100)의 메모리 컨트롤러(120)는 논리 블록 주소(LBA)와 데이터의 타입(Type)을 매칭한 테이블 상에서, 논리 블록 주소(LBA) 0, 1에 대응하는 데이터의 타입을 리드 집중형 타입(R_Intensive)으로 표시할 수 있다.
마찬가지로, 메모리 컨트롤러(120)는 논리 블록 주소(LBA)와 데이터의 타입(Type)을 매칭한 테이블 상에서, 논리 블록 주소(LBA) 3에 대응하는 데이터 타입을 라이트 집중형 타입(W_Intensive)으로 표시할 수 있다.
한편, 특정 논리 블록 주소에 대하여 리드 커맨드 카운트가 제1 임계 카운트(1st_Threshold) 이상인 동시에 라이트 커맨드 카운트가 제2 임계 카운트(2nd_Threshold) 이상이어서 데이터의 타입이 리드 집중형 타입(R_Intensive)인 동시에 라이트 집중형 타입(W_Intensive)으로 판단되는 경우, 메모리 컨트롤러(120)는 해당 논리 블록 주소에 대응하는 데이터의 타입을, 우선순위에 따라 논리 블록 주소(LBA)와 데이터의 타입(Type)을 매칭한 테이블 상에 표시할 수 있다. 메모리 컨트롤러(120)는 이를 참고하여 제1 타깃 메모리 블록(1st TAR_BLK) 또는 제2 타깃 메모리 블록(2nd TAR_BLK)을 결정할 수 있다. 일 예로, 리드 집중형 타입(R_Intensive)의 우선순위가 라이트 집중형 타입(W_Intensive)보다 높은 경우, 메모리 컨트롤러(120)는 테이블 상에 해당 데이터의 타입을 리드 집중형 타입(R_Intensive)으로 표시할 수 있고, 이를 참고하여 해당 데이터를 리드 집중형 타입(R_Intensive)의 데이터가 라이트되는 제1 타깃 메모리 블록(1st TAR_BLK)에 라이트할 수 있다.
다른 예로, 메모리 컨트롤러(120)는 논리 블록 주소(LBA)에 대응하는 데이터의 타입을 배타적으로 판단할 수 있다. 메모리 컨트롤러(120)는 특정 논리 블록 주소(LBA)의 리드 커맨드 카운트가 제1 임계 카운트(1st_Threshold) 이상이어서 해당 논리 블록 주소(LBA)에 대응하는 데이터의 타입을 리드 집중형 타입(R_Intensive)으로 판단한 후에, 해당 논리 블록 주소(LBA)의 라이트 커맨드 카운트가 제2 임계 카운트(2nd_Threshold) 이상이 되었을 때, 해당 논리 블록 주소(LBA)에 대응하는 데이터의 타입을 리드 집중형 타입(R_Intensive)에서 라이트 집중형 타입(W_Intensive)으로 변경하여, 해당 데이터의 타입이 동시에 리드 집중형 타입(R_Intensive)과 라이트 집중형 타입(W_Intensive)으로 판단되는 것을 배제할 수 있다.
이를 통하여, 메모리 컨트롤러(120)는 호스트(HOST)로부터 수신한 커맨드에 따라 리드 커맨드 카운트 및 라이트 커맨드 카운트를 계산하고 각각이 제1 임계 카운트(1st_Threshold) 또는 제2 임계 카운트(2nd_Threshold) 이상인지 여부를 판단함으로써, 해당 데이터의 타입을 리드 집중형 타입(R_Intensive) 또는 라이트 집중형 타입(W_Intensive)으로 판단할 수 있다.
도 8은 본 발명의 실시예들에 따른 메모리 시스템(100)이 타깃 시구간(TAR_Period) 동안 호스트(HOST)로부터 수신한 커맨드를 모니터링하는 일 예를 나타낸 도면이다.
도 8을 참조하면, 리드 커맨드 카운트 또는 라이트 커맨드 카운트는 설정된 타깃 시구간 동안 모니터링 될 수 있다.
도 8에서, 메모리 시스템(100)이 타깃 시구간(TAR_Period)동안, 논리 블록 주소(LBA) 0, 1에 대한 리드 커맨드(R_CMD[0, 1])를 1회, 논리 블록 주소(LBA) 2에 대한 리드 커맨드(R_CMD[2])를 a회, 논리 블록 주소(LBA) 4, 5에 대한 라이트 커맨드(W_CMD[4, 5])는 b회만큼 수신하였다. 이때, a는 전술한 제1 임계 카운트 이상이고 b는 전술한 제2 임계 카운트 이상이라고 가정한다.
논리 블록 주소(LBA) 0, 1에 해당하는 데이터의 타입은 리드 집중형 타입(R_Intensive)으로 판단되었다. 다만, 메모리 컨트롤러(120)는, 논리 블록 주소(LBA) 0, 1에 해당하는 데이터가 기존에는 리드 집중형 타입(R_Intensive)으로 판단되었으나, 타깃 시구간(TAR_Period) 동안 호스트(HOST)로부터 수신한 리드 커맨드(R_CMD)를 모니터링한 결과 해당 데이터는 더 이상 리드 집중형 타입(R_Intensive)에 해당하지 않는다고 판단할 수 있다. 따라서, 메모리 컨트롤러(120)는 논리 블록 주소(LBA) 0, 1에 대응하는 데이터에 대하여 리드 집중형 타입(R_Intensive)이 아니라고 판단할 수 있다.
한편, 메모리 컨트롤러(120)는 논리 블록 주소(LBA) 2에 대하여, 호스트(HOST)로부터 a회 리드 커맨드를 수신하였으므로, 논리 블록 주소(LBA) 2에 대응하는 데이터의 타입을 리드 집중형 타입(R_Intensive)으로 판단할 수 있다. 메모리 컨트롤러(120)는 논리 블록 주소(LBA) 2에 대응하는 데이터를 다른 메모리 블록에 라이트할 때, 전술한 제1 타깃 메모리 블록(1st TAR_BLK)에 라이트하도록 메모리 장치(110)를 제어할 수 있다.
한편, 메모리 컨트롤러(120)는 논리 블록 주소(LBA) 4, 5에 대하여, 호스트(HOST)로부터 b회 라이트 커맨드를 수신하였으므로, 논리 블록 주소(LBA) 4, 5에 대응하는 데이터의 타입을 라이트 집중형 타입(W_Intensive)으로 판단할 수 있다. 논리 블록 주소(LBA) 4, 5의 경우, 이미 라이트 집중형 타입(W_Intensive)으로 판단되었으므로, 메모리 컨트롤러(120)는 해당 데이터의 타입을 변경하지 않고 그대로 유지할 수 있다. 메모리 컨트롤러(120)는 논리 블록 주소(LBA) 4, 5에 대응하는 데이터를 다른 메모리 블록에 라이트할 때, 전술한 제2 타깃 메모리 블록(2nd TAR_BLK)에 라이트하도록 메모리 장치(110)를 제어할 수 있다.
전술한 바와 같이, 메모리 컨트롤러(120)는 타깃 시구간(TAR_Period) 동안 모니터링한 결과를 기초로 메모리 장치(110)에 저장되는 데이터의 타입을 판단할 수 있다. 이를 통하여, 메모리 컨트롤러(120)는 타깃 시구간(TAR_Period) 별로 메모리 장치(110)에 저장되는 데이터의 타입을 업데이트함으로써, 데이터 타입의 변화를 실시간으로 반영할 수 있다.
한편, 메모리 시스템(100)은, 데이터의 타입을 전술한 바와 같이 호스트(HOST)로부터 수신한 리드 커맨드(R_CMD) 또는 라이트 커맨드(W_CMD)를 기초로 판단하는 대신에, 호스트(HOST)로부터 데이터의 타입에 관한 정보를 직접 수신할 수도 있다.
도 9는 본 발명의 실시예들에 따른 메모리 시스템(100)이 호스트(HOST)로부터 데이터의 타입에 관한 정보를 직접 수신하는 일 예를 나타낸 도면이다.
도 9를 참조하면, 메모리 시스템(100)의 메모리 컨트롤러(120)는 호스트(HOST)로부터 메모리 장치(110)에 저장되는 데이터의 타입 정보를 수신하고, 수신된 타입 정보에 기초하여 메모리 장치(110)에 저장되는 데이터의 데이터 타입을 리드 집중형 타입(R_Intensive) 또는 라이트 집중형 타입(W_Intensive)으로 판단할 수 있다.
호스트(HOST)는 데이터의 특성(e.g. 포맷)을 기반으로 장래에 발생 가능성이 높은 리드 요청 또는 라이트 요청을 예측할 수 있다. 따라서 호스트(HOST)측에서 메모리 시스템(100)에 저장되는 데이터에 대해 직접 데이터의 타입을 지정한 정보를 전송할 수 있다.
메모리 컨트롤러(120)는 데이터의 타입을 지정한 정보를 수신하여 논리 블록 주소(LBA) 별로 반영할 수 있다. 그리고 메모리 컨트롤러(120)는 메모리 장치(110)에 저장되는 데이터를 메모리 블록에 라이트할 때, 해당 데이터를 데이터의 타입에 따라 제1 타깃 메모리 블록(1st TAR_BLK) 또는 제2 타깃 메모리 블록(2nd TAR_BLK)에 라이트할 수 있다.
일 예로, 메모리 컨트롤러(120)는 호스트(HOST)로부터 논리 블록 주소(LBA) 3에 해당하는 데이터가 리드 집중형 타입(R_Intensive)이라는 타입 정보(R_intensive[3])를 수신할 수 있다. 메모리 컨트롤러(120)는 수신된 타입 정보를 바탕으로 논리 블록 주소(LBA) 3에 해당하는 데이터의 타입이 리드 집중형 타입(R_Intensive)이라고 판단할 수 있다.
또한, 메모리 컨트롤러(120)는 호스트(HOST)로부터 라이트 커맨드(W_CMD)와 함께 데이터의 타입을 지정한 정보를 수신하여, 메모리 장치(110)에 데이터를 라이트할 때, 지정된 데이터의 타입에 따라 데이터를 제1 타깃 메모리 블록(1st TAR_BLK) 또는 제2 타깃 메모리 블록(2nd TAR_BLK)에 라이트할 수 있다.
이를 통해, 메모리 컨트롤러(120)는 리드 커맨드 카운트 또는 라이트 커맨드 카운트를 별도로 산출하지 않고서도 메모리 장치(110)에 저장되는 데이터의 타입을 판단할 수 있다.
도 10은 본 발명의 실시예들에 따른 메모리 시스템(100)이 제1 타깃 메모리 블록(1st TAR_BLK) 또는 제2 타깃 메모리 블록(2nd TAR_BLK)을 결정하는 동작의 일 예를 나타낸 도면이다.
도 10을 참조하면, 메모리 시스템(100)의 메모리 컨트롤러(120)는 메모리 장치(110)에 포함된 복수의 메모리 블록들(BLK_1, BLK_2, BLK_3, ~, BLK_N-2, BLK_N-1, BLK_N)에 대한 성능 특성을 기초로 제1 타깃 메모리 블록(1st TAR_BLK) 또는 제2 타깃 메모리 블록(2nd TAR_BLK)을 결정할 수 있다.
성능 특성은 메모리 블록의 물리적 성능을 나타내는 지표이다. 예를 들어 성능 특성은, 리드 리트라이 횟수, 에러 비트 레이트, 데이터를 리드할 때 소요되는 리드 시간, 데이터를 라이트할 때 발생하는 프로그램 사이클 횟수 및 데이터를 라이트할 때 소요되는 프로그램 시간 중 적어도 하나를 포함할 수 있다.
메모리 컨트롤러(120)는 리드 동작에 관련된 성능 특성을 기초로 리드 동작 성능이 우수한 메모리 블록을 제1 타깃 메모리 블록(1st TAR_BLK)으로 결정할 수 있다. 또한, 메모리 컨트롤러(120)는 라이트 동작에 관련된 성능 특성을 기초로 라이트 동작 성능이 우수한 메모리 블록을 제2 타깃 메모리 블록(2nd TAR_BLK)으로 결정할 수 있다.
도 10에서 도시한 테이블을 참조하면, 메모리 블록(BLK) 별로 제1 성능 특성(PERF_CHR1)과 제2 성능 특성(PERF_CHR2)이 기록되어 있다.
일 예로, 제1 성능 특성(PERF_CHR1)이 높은 메모리 블록(BLK)은 메모리 컨트롤러(120)가 메모리 장치(110)에 리드 동작을 수행할 때, 리드 동작을 수행하는데 필요한 물리적 성능이 우수한 메모리 블록일 수 있다. 메모리 컨트롤러(120)는 제1 성능 특성(PERF_CHR1)이 가장 높은 메모리 블록(BLK_3)을 제1 타겟 메모리 블록(1st TAR_BLK)으로 결정할 수 있다.
다른 예로, 제2 성능 특성(PERF_CHR2)이 낮은 메모리 블록(BLK)은 메모리 컨트롤러(120)가 메모리 장치(110)에 라이트 동작을 수행할 때, 라이트 동작을 수행하는데 필요한 물리적 성능이 우수한 메모리 블록일 수 있다. 메모리 컨트롤러(120)는 제2 성능 특성(PERF_CHR2)이 가장 낮은 메모리 블록(BLK_N-1)을 제2 타깃 메모리 블록(2nd TAR_BLK)으로 결정할 수 있다.
메모리 컨트롤러(120)는 메모리 장치(110)에 포함된 복수의 메모리 블록들(BLK_1, BLK_2, BLK_3, ~, BLK_N-2, BLK_N-1, BLK_N) 각각에 대한 성능 특성을 바탕으로 복수의 메모리 블록들(BLK_1, BLK_2, BLK_3, ~, BLK_N-2, BLK_N-1, BLK_N)에 대한 기준을 설정할 수 있다. 그리고 메모리 컨트롤러(120)는 설정된 기준을 바탕으로 성능 특성이 우수하거나 열등한 메모리 블록을 별도로 관리할 수 있다.
일 예로, 복수의 메모리 블록들(BLK_1, BLK_2, BLK_3, ~, BLK_N-2, BLK_N-1, BLK_N)의 물리적 성능을 평가하는 기준은 복수의 메모리 블록들에 대한 물리적 성능의 평균값(AVG)일 수 있다. 한편, 평균값(AVG)을 산출하는 방법은 산술 평균 또는 기하 평균일 수 있다.
도 11은 본 발명의 실시예들에 따른 성능 특성의 일 예를 나타낸 도면이다.
도 11을 참조하면,전술한 바와 같이, 성능 특성은 리드 리트라이 횟수(Read_Retry_CNT), 에러 비트 레이트(Error_Bit_Rate), 리드 시간(TR), 프로그램 사이클 횟수(Program_Cycle_CNT) 또는 프로그램 시간(TPROG) 중에서 하나를 포함할 수 있다.
리드 집중형 타입(R_Intensive)의 데이터는 호스트(HOST)로부터 리드 동작이 요청될 가능성이 높은 데이터이므로, 메모리 컨트롤러(120)는 리드 집중형 타입(R_Intensive)의 데이터를 리드 동작의 성능이 우수한 메모리 블록에 라이트할 수 있다.
메모리 컨트롤러(120)가 메모리 장치(110)에 저장된 데이터를 리드하는 과정에서 발생한 에러에 대하여 에러 정정(Error Correction)에 실패한 경우, 읽기 전압(Vread)을 변경하여 리드 동작을 수행한다. 이처럼 읽기 전압(Vread)을 변경하면서 리드 동작을 시도하는 것을 리드 리트라이라고 한다. 리드 리트라이 횟수가 높은 메모리 블록은 리드 동작에 취약한 메모리 블록으로 취급될 수 있다.
에러 비트 레이트(Error_Bit_Rate)는 메모리 컨트롤러(120)가 메모리 장치(110)에 저장된 데이터를 리드할 때, 메모리 블록당 발생한 에러 비트의 비율을 의미한다. 에러 비트 레이트가 높은 메모리 블록은 리드 동작에 취약한 메모리 블록으로 취급될 수 있다.
리드 시간(TR)은 데이터를 리드하는데 소요되는 시간으로, 메모리 셀에 저장된 데이터를 페이지 버퍼(PB)까지 리드하는데 걸리는 시간 또는 메모리 시스템(100)이 데이터를 리드하는데 걸리는 시간 등으로 정의할 수 있다. 리드 시간(TR)은 읽기 속도를 결정하는데 주요 요인이다. 리드 시간(TR)이 긴 메모리 블록은 리드 동작에 취약한 메모리 블록으로 취급될 수 있다.
라이트 집중형 타입(W_Intensive)의 데이터는 호스트(HOST)로부터 라이트 동작이 요청될 가능성이 높은 데이터이므로, 메모리 컨트롤러(120)는 라이트 집중형 타입(W_Intensive)의 데이터를 라이트 동작의 성능이 우수한 메모리 블록에 라이트할 수 있다.
메모리 컨트롤러(120)가 메모리 장치(110)에 데이터를 라이트할 때, 메모리 컨트롤러(120)는 메모리 장치(110) 내의 메모리 셀들에 형성된 문턱 전압 산포를 좁히기 위하여 복수의 프로그램 동작들을 반복적으로 수행할 수 있다. 이때, 1회의 프로그램 동작을 프로그램 사이클(Program Cycle)로 호칭할 수 있다. 각 메모리 블록의 물리적 특성에 따라 각 메모리 블록에 대한 프로그램 사이클 횟수(Program_Cycle_CNT)는 다르게 설정될 수 있다. 프로그램 사이클 횟수가 높은 메모리 블록은 라이트 동작에 취약한 메모리 블록으로 취급될 수 있다.
프로그램 시간(TPROG)은 한 페이지(Page)의 데이터를 메모리 셀에 라이트하기 위해 필요한 시간 또는 호스트(Host)에서 라이트 커맨드(W_CMD)를 수신한 때로부터, 메모리 시스템(100)이 라이트 동작이 끝났다는 응답(Response)을 호스트(Host)로 보내는 사이의 시간일 수 있다. 프로그램 시간이 긴 메모리 블록은 라이트 동작에 취약한 메모리 블록으로 취급될 수 있다.
도 12는 본 발명의 실시예들에 따른 메모리 시스템(100)이 제1 타깃 메모리 블록(1st TAR_BLK)을 결정하는 일 예를 나타낸 도면이다.
도 12을 참조하면, 메모리 시스템(100)의 메모리 컨트롤러(120)는 메모리 장치(110)에 저장되는 데이터의 타입이 리드 집중형 타입(R_Intensive)일 때, 리드 리트라이 횟수(Read_Retry_CNT)가 메모리 장치(110)에 포함된 복수의 메모리 블록들(BLK_1, BLK_2, BLK_3, ~, BLK_N-2, BLK_N-1, BLK_N)의 리드 리트라이 횟수의 평균값(AVG) 이하인 메모리 블록들 중 하나를 제1 타깃 메모리 블록(1st_ TAR_BLK)으로 결정할 수 있다.
도 12에서, 메모리 장치(110)에 포함된 복수의 메모리 블록들(BLK_1, BLK_2, BLK_3, ~, BLK_N-2, BLK_N-1, BLK_N)의 리드 리트라이 횟수(Read_Retry_CNT)의 평균값(AVG)은 2.83회이다. 도 12에서, 메모리 블록(BLK_3), 메모리 블록(BLK_N-2) 및 메모리 블록(BLK_N-1)은 리드 리트라이 횟수(Read_Retry_CNT)가 각각 1, 2, 0회로 평균값(AVG)인 2.83 이하이므로, 메모리 컨트롤러(120)는 메모리 블록(BLK_3), 메모리 블록(BLK_N-2) 및 메모리 블록(BLK_N-1) 중에서 하나를 제1 타깃 메모리 블록(1st TAR_BLK)으로 결정할 수 있다. 복수의 메모리 블록들(BLK_1, BLK_2, BLK_3, ~, BLK_N-2, BLK_N-1, BLK_N)의 리드 리트라이 횟수(Read_Retry_CNT)의 평균값(AVG) 이하의 리드 리트라이 횟수를 가지는 메모리 블록은 리드 동작 수행 시 성능이 우수한 메모리 블록으로 취급될 수 있다.
또한, 도 12에서, 메모리 장치(110)에 포함된 복수의 메모리 블록들(BLK_1, BLK_2, BLK_3, ~, BLK_N-2, BLK_N-1, BLK_N)의 에러 비트 레이트의 평균값은 2%이다. 도 12에서 메모리 블록(BLK_1), 메모리 블록(BLK_3), 메모리 블록(BLK_N-2), 메모리 블록(BLK_N-1)은 에러 비트 레이트가 각각 2%, 2%, 2%, 0으로 평균값인 2% 이하이다. 메모리 컨트롤러(120)는 메모리 블록(BLK_3), 메모리 블록(BLK_N-2) 및 메모리 블록(BLK_N-1) 중에서 하나를 제1 타깃 메모리 블록(1st TAR_BLK)으로 결정할 수 있다. 복수의 메모리 블록들(BLK_1, BLK_2, BLK_3, ~, BLK_N-2, BLK_N-1, BLK_N)의 에러 비트 레이트(Error_Bit_Rate)의 평균값(AVG) 이하인 에러 비트 레이트를 가지는 메모리 블록은 리드 동작 수행 시 성능이 우수한 메모리 블록으로 취급될 수 있다.
또한, 도 12에서, 메모리 장치(110)에 포함된 복수의 메모리 블록들(BLK_1, BLK_2, BLK_3, ~, BLK_N-2, BLK_N-1, BLK_N)의 리드시간의 평균값은 25μs이다. 도 12에서 메모리 블록(BLK_3), 메모리 블록(BLK_N-2), 메모리 블록(BLK_N-1)은 리드 시간이 각각 22μs, 24μs, 20μs으로 평균값인 25μs 이하이다. 메모리 컨트롤러(120)는 메모리 블록(BLK_3), 메모리 블록(BLK_N-2) 및 메모리 블록(BLK_N-1) 중에서 하나를 제1 타깃 메모리 블록(1st TAR_BLK)으로 결정할 수 있다. 복수의 메모리 블록들(BLK_1, BLK_2, BLK_3, ~, BLK_N-2, BLK_N-1, BLK_N)의 평균값(AVG)이하인 리드 시간을 가지는 메모리 블록은 리드 동작 수행시 성능이 우수한 메모리 블록으로 취급될 수 있다.
도 13은 본 발명의 실시예들에 따른 메모리 시스템(100)이 리드 집중형 타입(R_Intensive)의 데이터를 제1 타깃 메모리 블록(1st TAR_BLK)에 라이트하는 동작의 일 예를 나타낸 도면이다.
메모리 컨트롤러(120)는 도 13의 논리 블록 주소(LBA) 0에 해당하는 데이터(DATA_0)를 메모리 블록에 라이트할 때, 해당 데이터의 타입이 리드 집중형 타입(R_Intensive)인 것을 확인할 수 있다. 메모리 컨트롤러(120)는 해당 데이터의 타입에 따라 성능 특성 중 하나인 리드 리트라이 횟수를 참고하여, 리드 성능이 우수한 메모리 블록인 메모리 블록(BLK_3), 메모리 블록(BLK_N-2) 및 메모리 블록(BLK_N-1) 중 하나인 메모리 블록(BLK_N-2)을 제1 타깃 메모리 블록(1st TAR_BLK)으로 결정하고, 논리 블록 주소(LBA) 0에 해당하는 데이터(DATA_0)를 메모리 블록(BLK_N-2)에 라이트할 수 있다.
또한, 메모리 컨트롤러(120)는 해당 데이터의 타입에 따라 성능 특성 중 하나인 에러 비트 레이트를 참고하여, 리드 성능이 우수한 메모리 블록이 메모리 블록(BLK_1), 메모리 블록(BLK_3), 메모리 블록(BLK_N-2) 및 메모리 블록(BLK_N-1)인 경우 그 중 하나를 제1 타깃 메모리 블록(1st TAR_BLK)으로 결정하고, 논리 블록 주소(LBA) 0에 해당하는 데이터(DATA_0)를 제1 타깃 메모리 블록에 라이트할 수 있다.
또한, 메모리 컨트롤러(120)는 해당 데이터의 타입에 따라 성능 특성 중 하나인 리드 시간을 참고하여, 리드 성능이 우수한 메모리 블록이 블록(BLK_3), 메모리 블록(BLK_N-2) 및 메모리 블록(BLK_N-1)인 경우 그 중 하나를 제1 타깃 메모리 블록(1st TAR_BLK)으로 결정하고, 논리 블록 주소(LBA) 0에 해당하는 데이터(DATA_0)를 제1 타깃 메모리 블록에 라이트할 수 있다.
이와 같이, 메모리 컨트롤러(120)는 리드 동작이 요청될 가능성이 높은 데이터를 리드 성능이 우수한 메모리 블록에 라이트함으로써, 메모리 시스템(100)의 내구성 및 신뢰성을 향상시킬 수 있다.
도 14는 본 발명의 실시예들에 따른 메모리 시스템(100)이 제2 타깃 메모리 블록(2nd TAR_BLK)을 결정하는 일 예를 나타낸 도면이다.
도 14를 참조하면, 메모리 시스템(100)의 메모리 컨트롤러(120)는 메모리 장치(110)에 저장되는 데이터의 타입이 라이트 집중형 타입(W_Intensive)일 때, 프로그램 사이클 횟수(Program_Cycle_CNT)가 메모리 장치(110)에 포함된 복수의 메모리 블록들(BLK_1, BLK_2, BLK_3, ~, BLK_N-2, BLK_N-1, BLK_N)의 프로그램 사이클 횟수(Program_Cycle_CNT)의 평균값(AVG) 이하인 메모리 블록들 중 하나를 제2 타깃 메모리 블록(2nd TAR_BLK)으로 결정할 수 있다.
도 14에서, 메모리 장치(110)에 포함된 복수의 메모리 블록들(BLK_1, BLK_2, BLK_3, ~, BLK_N-2, BLK_N-1, BLK_N)의 프로그램 사이클 횟수(Program_Cycle_CNT)의 평균값(AVG)은 3회이다. 도 14에서, 메모리 블록(BLK_2), 메모리 블록(BLK_N-1), 메모리 블록(BLK_N)은 프로그램 사이클 횟수가 각각 3, 2, 1회로 평균값인 3 이하이므로, 메모리 컨트롤러(120)는 메모리 블록 BLK_2, BLK_N-1, BLK_N 중에서 하나를 제2 타깃 메모리 블록(2nd TAR_BLK)으로 결정할 수 있다. 복수의 메모리 블록들(BLK_1, BLK_2, BLK_3, ~, BLK_N-2, BLK_N-1, BLK_N)의 프로그램 사이클 횟수(Program_Cycle_CNT)의 평균값(AVG) 이하의 프로그램 사이클 횟수(Program_Cycle_CNT)를 가지는 메모리 블록은 라이트 동작 수행시 성능이 우수한 메모리 블록으로 취급될 수 있다.
또한, 도14에서, 메모리 장치(110)에 포함된 복수의 메모리 블록들(BLK_1, BLK_2, BLK_3, ~, BLK_N-2, BLK_N-1, BLK_N)의 프로그램 시간(TPROG)의 평균값은 1217μs이다. 메모리 블록(BLK_1), 메모리 블록(BLK_2), 메모리 블록(BLK_N-1), 메모리 블록(BLK_N)은 프로그램 시간이 각각 1200 μs, μs, 1100μs, 1100μs으로 평균값인 1217μs 이하이다. 메모리 컨트롤러(120)는 메모리 블록(BLK_1), 메모리 블록(BLK_2), 메모리 블록(BLK_N-1) 및 메모리 블록(BLK_N) 중에서 하나를 제1 타깃 메모리 블록(2nd TAR_BLK)으로 결정할 수 있다. 복수의 메모리 블록들(BLK_1, BLK_2, BLK_3, ~, BLK_N-2, BLK_N-1, BLK_N)의 평균값(AVG)이하인 프로그램 시간을 가지는 메모리 블록은 리드 동작 수행시 성능이 우수한 메모리 블록으로 취급될 수 있다.
도 15는 본 발명의 실시예들에 따른 메모리 시스템(100)이 라이트 집중형 타입(W_Intensive)의 데이터를 제2 타깃 메모리 블록(2nd TAR_BLK)에 라이트하는 동작의 일 예를 나타낸 도면이다.
메모리 컨트롤러(120)는 도 15의 논리 블록 주소(LBA) 4에 해당하는 데이터를 메모리 블록에 라이트할 때, 해당 데이터의 타입이 라이트 집중형 타입(W_Intensive)인 것을 확인할 수 있다. 메모리 컨트롤러(120)는 해당 데이터의 타입에 따라 성능 특성 중 하나인 프로그램 사이클 횟수를 참고하여, 라이트 성능이 우수한 메모리 블록인 메모리 블록(BLK_2), 메모리 블록(BLK_N-1) 및 메모리 블록(BLK_N) 중 하나인 메모리 블록(BLK_2)을 제2 타깃 메모리 블록(2nd TAR_BLK)으로 결정하고, 논리 블록 주소(LBA) 4에 해당하는 데이터(DATA_4)를 메모리 블록(BLK_2)에 라이트할 수 있다.
또한, 메모리 컨트롤러(120)는 해당 데이터의 타입에 따라 성능 특성 중 하나인 프로그램 시간을 참고하여, 라이트 성능이 우수한 메모리 블록이 메모리 블록(BLK_1), 메모리 블록(BLK_2), 메모리 블록(BLK_N-1) 및 메모리 블록(BLK_N)인 경우 그 중 하나를 제2 타깃 메모리 블록(2nd TAR_BLK)으로 결정하고, 논리 블록 주소(LBA) 4에 해당하는 데이터(DATA_4)를 제2 타깃 메모리 블록에 라이트할 수 있다.
이와 같이, 메모리 컨트롤러(120)는 라이트 동작이 요청될 가능성이 높은 데이터를 라이트 성능이 우수한 메모리 블록에 라이트함으로써, 메모리 시스템(100)의 내구성 및 신뢰성을 향상시킬 수 있다.
도 16은 본 발명의 실시예들에 따른 메모리 시스템(100)의 동작 방법을 나타낸 도면이다.
도 16을 참조하면, 메모리 시스템(100)의 동작 방법은 복수의 메모리 블록들(BLK_1, BLK_2, BLK_3, ~, BLK_N-2, BLK_N-1, BLK_N)을 포함하는 메모리 장치(110)에 저장되는 데이터의 타입이 리드 집중형 타입(R_Intensive)인지 라이트 집중형 타입(W_Intensive)인지 결정하는 단계(S1610)를 포함할 수 있다.
그리고 메모리 시스템(100)의 동작 방법은, 해당 데이터의 타입에 따라, 해당 데이터를 복수의 메모리 블록들(BLK_1, BLK_2, BLK_3, ~, BLK_N-2, BLK_N-1, BLK_N) 중에서 제1 타깃 메모리 블록(1st TAR_BLK) 또는 제2 타깃 메모리 블록(2nd TAR_BLK)에 라이트하는 단계(S1620)를 포함할 수 있다.
한편, S1610 단계는, 일 예로, 호스트(HOST)로부터 리드 커맨드(R_CMD) 또는 라이트 커맨드(W_CMD)를 수신하는 단계를 포함할 수 있다.
그리고 S1610 단계는 데이터의 논리 블록 주소(LBA)에 대응하는 리드 커맨드(R_CMD)의 접근 횟수인 리드 커맨드 카운트 또는 데이터의 논리 블록 주소(LBA)에 대응하는 라이트 커맨드(W_CMD)의 접근 횟수인 라이트 커맨드 카운트에 기초하여, 데이터의 타입을 리드 집중형 타입(R_Intensive) 또는 라이트 집중형 타입(W_Intensive)으로 판단하는 단계를 포함할 수 있다.
이때, 데이터의 타입을 판단하는 단계는, 메모리 장치(110)에 저장되는 데이터의 논리 블록 주소(LBA)에 대응하는 리드 커맨드 카운트가 제1 임계 카운트(1st_Threshold) 이상일 때, 데이터의 타입을 리드 집중형 타입(R_Intensive)으로 판단하고, 메모리 장치(110)에 저장되는 데이터의 논리 블록 주소(LBA)에 대응하는 라이트 커맨드 카운트가 제2 임계 카운트(2nd_Threshold) 이상일 때, 데이터의 타입을 라이트 집중형 타입(W_Intensive)으로 판단할 수 있다.
한편, 리드 커맨드 카운트 또는 라이트 커맨드 카운트는, 설정된 타깃 시구간(TAR_Period) 동안에 모니터링 될 수 있다.
한편, S1610 단계는, 다른 예로, 호스트(HOST)로부터 메모리 장치(110)에 저장되는 데이터의 타입 정보를 수신하는 단계를 포함할 수 있다.
그리고 S1610 단계는 호스트(HOST)로부터 수신한 타입 정보에 기초하여, 메모리 장치(110)에 저장되는 데이터의 데이터 타입을 리드 집중형 데이터 타입(R_Intensive) 또는 라이트 집중형 데이터 타입(W_Intensive)으로 판단할 수 있다.
한편, S1720 단계는, 메모리 장치(110)에 포함된 복수의 메모리 블록들(BLK_1, BLK_2, BLK_3, ~, BLK_N-2, BLK_N-1, BLK_N)에 대한 성능 특성을 기초로 제1 타깃 메모리 블록(1st TAR_BLK) 또는 제2 타깃 메모리 블록(2nd TAR_BLK)을 결정하는 단계를 포함할 수 있다.
이때, 성능 특성은 리드 리트라이 횟수(Read_Retry_CNT), 에러 비트 레이트(Error Bit Rate), 리드 시간(TR), 프로그램 사이클 횟수(Program_Cycle_CNT) 또는 프로그램 시간(TPROG) 중 하나를 포함할 수 있다.
일 실시예로, 제1 타깃 메모리 블록(1st TAR_BLK) 또는 제2 타깃 메모리 블록(2nd TAR_BLK)을 결정하는 단계는, 메모리 장치(110)에 저장되는 데이터의 타입이 리드 집중형 타입(R_Intensive)일 때, 복수의 메모리 블록들(BLK_1, BLK_2, BLK_3, ~, BLK_N-2, BLK_N-1, BLK_N) 중에서 리드 리트라이 횟수(Read_Retry_CNT), 에러 비트 레이트(Error Bit Rate) 또는 리드 시간(TR)이 복수의 메모리 블록들(BLK_1, BLK_2, BLK_3, ~, BLK_N-2, BLK_N-1, BLK_N)의 평균값 이하인 메모리 블록들 중에서 하나를 제1 타깃 메모리 블록(1st TAR_BLK)으로 결정할 수 있다.
다른 실시예로, 제1 타깃 메모리 블록(1st TAR_BLK) 또는 제2 타깃 메모리 블록(2nd TAR_BLK)을 결정하는 단계는, 메모리 장치(110)에 저장되는 데이터의 타입이 라이트 집중형 타입(W_Intensive)일 때, 복수의 메모리 블록들(BLK_1, BLK_2, BLK_3, ~, BLK_N-2, BLK_N-1, BLK_N) 중에서 프로그램 사이클 횟수(Program_Cycle_CNT) 또는 프로그램 시간(TPROG)이 복수의 메모리 블록들(BLK_1, BLK_2, BLK_3, ~, BLK_N-2, BLK_N-1, BLK_N)의 평균값 이하인 메모리 블록들 중에서 하나를 제2 타깃 메모리 블록(2nd TAR_BLK)으로 결정할 수 있다.
도 17는 본 발명의 실시예들에 따른 컴퓨팅 시스템(1700)의 구성도이다.
도 17을 참조하면, 본 발명의 실시예들에 따른 컴퓨팅 시스템(1700)은 시스템 버스(1760)에 전기적으로 연결되는 메모리 시스템(100), 컴퓨팅 시스템(1700)의 전반적인 동작을 제어하는 중앙처리장치(CPU, 1710), 컴퓨팅 시스템(1700)의 동작과 관련한 데이터 및 정보를 저장하는 램(RAM, 1720), 사용자에게 사용 환경을 제공하기 위한 UI/UX (User Interface/User Experience) 모듈(1730), 외부 장치와 유선 및/또는 무선 방식으로 통신하기 위한 통신 모듈(1740), 컴퓨팅 시스템(1700)이 사용하는 파워를 관리하는 파워 관리 모듈(1750) 등을 포함할 수 있다.
컴퓨팅 시스템(1700)은 PC(Personal Computer)이거나, 스마트 폰, 태블릿 등의 모바일 단말, 또는 각종 전자 기기 등을 포함할 수 있다.
컴퓨팅 시스템(1700)은, 동작 전압을 공급하기 위한 배터리를 더 포함할 수 있으며, 응용 칩셋(Application Chipset), 그래픽 관련 모듈, 카메라 이미지 프로세서(Camera Image Processor), 디램 등을 더 포함할 수도 있다. 이외에도, 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
한편, 메모리 시스템(100)은, 하드 디스크 드라이브(HDD: Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치뿐 아니라, 솔리드 스테이트 드라이브(SSD: Solid State Drive), UFS(Universal Flash Storage) 장치, eMMC(embedded MMC) 장치 등과 같이 비휘발성 메모리에 데이터를 저장하는 장치 등을 포함할 수 있다. 비휘발성 메모리는 ROM(Read Only Memory), PROM(Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등을 포함할 수 있다. 이뿐만 아니라, 메모리 시스템(100)은 다양한 형태의 저장 장치로 구현되어, 다양한 전자 기기 내에 탑재될 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 메모리 시스템 110: 메모리 장치
120: 메모리 컨트롤러 121: 호스트 인터페이스
122: 메모리 인터페이스 123: 제어 회로
124: 프로세서 125: 워킹 메모리
126: 에러 검출 및 정정 회로
210: 메모리 셀 어레이 220: 어드레스 디코더
230: 리드 앤 라이트 회로 240: 제어 로직
250: 전압 생성 회로

Claims (18)

  1. 복수의 메모리 블록들을 포함하는 메모리 장치; 및
    상기 메모리 장치에 저장되는 데이터에 대하여, 상기 데이터의 타입이 리드 집중형 타입인지 또는 라이트 집중형 타입인지에 따라, 상기 데이터를 상기 복수의 메모리 블록들 중에서 제1 타깃 메모리 블록 또는 제2 타깃 메모리 블록에 라이트하도록 상기 메모리 장치를 제어하는 메모리 컨트롤러;를 포함하는 메모리 시스템.
  2. 제1항에 있어서,
    상기 메모리 컨트롤러는,
    호스트로부터 리드 커맨드 또는 라이트 커맨드를 수신하고,
    상기 데이터의 논리 블록 주소에 대응하는 리드 커맨드의 접근 횟수인 리드 커맨드 카운트 또는 상기 데이터의 논리 블록 주소에 대응하는 라이트 커맨드의 접근 횟수인 라이트 커맨드 카운트에 기초하여, 상기 데이터의 타입을 리드 집중형 타입 또는 라이트 집중형 타입으로 판단하는 메모리 시스템.
  3. 제2항에 있어서,
    상기 메모리 컨트롤러는,
    상기 데이터의 논리 블록 주소에 대응하는 리드 커맨드 카운트가 제1 임계 카운트 이상일 때, 상기 데이터의 타입을 리드 집중형 타입으로 판단하고,
    상기 데이터의 논리 블록 주소에 대응하는 라이트 커맨드 카운트가 제2 임계 카운트 이상일 때, 상기 데이터의 타입을 라이트 집중형 타입으로 판단하는 메모리 시스템.
  4. 제2항에 있어서,
    상기 리드 커맨드 카운트 또는 라이트 커맨드 카운트는,
    설정된 타깃 시구간 동안 모니터링되는 메모리 시스템.
  5. 제1항에 있어서,
    상기 메모리 컨트롤러는,
    호스트로부터 상기 메모리 장치에 저장되는 데이터의 타입 정보를 수신하고, 상기 타입 정보에 기초하여 상기 데이터의 타입을 리드 집중형 타입 또는 라이트 집중형 타입으로 판단하는 메모리 시스템.
  6. 제1항에 있어서,
    상기 메모리 컨트롤러는,
    상기 복수의 메모리 블록들에 대한 성능 특성을 기초로 상기 제1 타깃 메모리 블록 또는 상기 제2 타깃 메모리 블록을 결정하는 메모리 시스템.
  7. 제6항에 있어서,
    상기 성능 특성은,
    리드 리트라이 횟수, 에러 비트 레이트, 리드 시간, 프로그램 사이클 횟수 또는 프로그램 시간 중에서 하나를 포함하는 메모리 시스템.
  8. 제7항에 있어서,
    상기 메모리 컨트롤러는,
    상기 메모리 장치에 저장되는 데이터의 타입이 리드 집중형 타입일 때, 상기 복수의 메모리 블록들 중에서 상기 리드 리트라이 횟수, 에러 비트 레이트 또는 리드 시간이 상기 복수의 메모리 블록들의 평균값 이하인 메모리 블록들 중 하나를 상기 제1 타깃 메모리 블록으로 결정하는 메모리 시스템.

  9. 제7항에 있어서,
    상기 메모리 컨트롤러는,
    상기 메모리 장치에 저장되는 데이터의 타입이 라이트 집중형 타입일 때, 상기 복수의 메모리 블록들 중에서 상기 프로그램 사이클 횟수 또는 프로그램 시간이 상기 복수의 메모리 블록들의 평균값 이하인 메모리 블록들 중 하나를 상기 제2 타깃 메모리 블록을 결정하는 메모리 시스템.
  10. 복수의 메모리 블록들을 포함하는 메모리 장치에 저장되는 데이터의 타입이 리드 집중형 타입인지 또는 라이트 집중형 타입인지 결정하는 단계; 및
    상기 데이터의 타입에 따라 상기 데이터를 상기 복수의 메모리 블록들 중에서 제1 타깃 메모리 블록 또는 제2 타깃 메모리 블록에 라이트하는 단계;를 포함하는 메모리 시스템의 동작 방법.
  11. 제10항에 있어서,
    상기 데이터의 타입이 리드 집중형 타입인지 또는 라이트 집중형 타입인지 결정하는 단계는,
    호스트로부터 리드 커맨드 또는 라이트 커맨드를 수신하는 단계; 및
    상기 데이터의 논리 블록 주소에 대응하는 리드 커맨드의 접근 횟수인 리드 커맨드 카운트 또는 상기 데이터의 논리 블록 주소에 대응하는 라이트 커맨드의 접근 횟수인 라이트 커맨드 카운트에 기초하여 상기 데이터의 타입을 리드 집중형 타입 또는 라이트 집중형 타입으로 판단하는 단계;를 포함하는 메모리 시스템의 동작 방법.
  12. 제11항에 있어서,
    상기 데이터의 타입을 판단하는 단계는,
    상기 데이터의 논리 블록 주소에 대응하는 리드 커맨드 카운트가 제1 임계 카운트 이상일 때, 상기 데이터의 타입을 리드 집중형 타입으로 판단하고,
    상기 데이터의 논리 블록 주소에 대응하는 라이트 커맨드 카운트가 제2 임계 카운트 이상일 때, 상기 데이터의 타입을 라이트 집중형 타입으로 판단하는 메모리 시스템의 동작 방법.
  13. 제11항에 있어서,
    상기 리드 커맨드 카운트 또는 라이트 커맨드 카운트는,
    설정된 타깃 시구간 동안 모니터링되는 메모리 시스템의 동작 방법.
  14. 제10항에 있어서,
    상기 데이터의 타입이 리드 집중형 타입인지 또는 라이트 집중형 타입인지 결정하는 단계는,
    호스트로부터 상기 메모리 장치에 저장되는 데이터의 타입 정보를 수신하는 단계; 및
    상기 타입 정보에 기초하여 상기 데이터의 타입을 리드 집중형 타입 또는 라이트 집중형 타입으로 판단하는 단계;를 포함하는 메모리 시스템의 동작 방법.
  15. 제10항에 있어서,
    상기 데이터를 상기 제1 타깃 메모리 블록 또는 상기 제2 타깃 메모리 블록에 라이트하는 단계는,
    상기 복수의 메모리 블록들에 대한 성능 특성을 기초로 상기 제1 타깃 메모리 블록 또는 상기 제2 타깃 메모리 블록을 결정하는 단계;를 포함하는 메모리 시스템의 동작 방법.
  16. 제15항에 있어서,
    상기 성능 특성은,
    리드 라이트 횟수, 에러 비트 레이트, 리드 시간, 프로그램 사이클 횟수 또는 프로그램 시간 중 하나를 포함하는 메모리 시스템.

  17. 제16항에 있어서,
    상기 제1 타깃 메모리 블록 또는 상기 제2 타깃 메모리 블록을 결정하는 단계는,
    상기 메모리 장치에 저장되는 데이터의 타입이 리드 집중형 타입일 때, 상기 복수의 메모리 블록들 중에서 리드 리트라이 횟수, 에러 비트 레이트 또는 리드 시간이 상기 복수의 메모리 블록들의 평균값 이하인 메모리 블록들 중 하나를 상기 제1 타깃 메모리 블록으로 결정하는 메모리 시스템의 동작 방법.
  18. 제16항에 있어서,
    상기 제1 타깃 메모리 블록 또는 상기 제2 타깃 메모리 블록을 결정하는 단계는,
    상기 메모리 장치에 저장되는 데이터의 타입이 라이트 집중형 타입일 때, 상기 복수의 메모리 블록들 중에서 프로그램 사이클 횟수 또는 프로그램 시간이 상기 복수의 메모리 블록들의 평균값 이하인 메모리 블록들 중 하나를 상기 제2 타깃 메모리 블록으로 결정하는 메모리 시스템의 동작 방법.
KR1020210133886A 2021-10-08 2021-10-08 메모리 시스템 및 메모리 시스템의 동작 방법 KR20230050719A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020210133886A KR20230050719A (ko) 2021-10-08 2021-10-08 메모리 시스템 및 메모리 시스템의 동작 방법
US17/674,483 US11941272B2 (en) 2021-10-08 2022-02-17 Memory system and operating method of memory system
CN202210789370.2A CN115963981A (zh) 2021-10-08 2022-07-05 存储器系统及存储器系统的操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210133886A KR20230050719A (ko) 2021-10-08 2021-10-08 메모리 시스템 및 메모리 시스템의 동작 방법

Publications (1)

Publication Number Publication Date
KR20230050719A true KR20230050719A (ko) 2023-04-17

Family

ID=85798174

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210133886A KR20230050719A (ko) 2021-10-08 2021-10-08 메모리 시스템 및 메모리 시스템의 동작 방법

Country Status (3)

Country Link
US (1) US11941272B2 (ko)
KR (1) KR20230050719A (ko)
CN (1) CN115963981A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12014077B2 (en) * 2022-08-08 2024-06-18 Micron Technology, Inc. Rating-based mapping of data to memory

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7058788B2 (en) * 2001-02-23 2006-06-06 Falconstor Software, Inc. Dynamic allocation of computer memory
KR20130076429A (ko) 2011-12-28 2013-07-08 삼성전자주식회사 메모리 장치의 저장 영역 관리 방법 및 이를 이용한 저장 장치
US10162748B2 (en) * 2014-05-30 2018-12-25 Sandisk Technologies Llc Prioritizing garbage collection and block allocation based on I/O history for logical address regions
JP6403162B2 (ja) 2015-07-23 2018-10-10 東芝メモリ株式会社 メモリシステム
US10067683B2 (en) * 2016-07-19 2018-09-04 Western Digital Technologies, Inc. Systems and methods for classifying data in solid state drives
KR20180094372A (ko) * 2017-02-15 2018-08-23 에스케이하이닉스 주식회사 하이브리드 메모리 시스템 및 그 제어 방법
TWI647567B (zh) * 2017-12-13 2019-01-11 國立中正大學 使用記憶體位址定位冷熱存取區間之方法
US11526433B2 (en) * 2020-03-12 2022-12-13 International Business Machines Corporation Data structure allocation into storage class memory during compilation
US11449386B2 (en) * 2020-03-20 2022-09-20 Alibaba Group Holding Limited Method and system for optimizing persistent memory on data retention, endurance, and performance for host memory
US11573621B2 (en) * 2020-07-25 2023-02-07 International Business Machines Corporation Reduction of performance impacts of storage power control by migration of write-intensive extent

Also Published As

Publication number Publication date
US11941272B2 (en) 2024-03-26
US20230114493A1 (en) 2023-04-13
CN115963981A (zh) 2023-04-14

Similar Documents

Publication Publication Date Title
US11262939B2 (en) Memory system, memory controller, and operation method
KR20220105303A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20220079264A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20210097353A (ko) 메모리 시스템, 메모리 컨트롤러 및 메모리 시스템의 동작 방법
KR20210079549A (ko) 메모리 시스템, 메모리 컨트롤러 및 그 동작 방법
KR20220025405A (ko) 메모리 시스템, 메모리 컨트롤러 및 메모리 시스템의 동작 방법
KR20210143387A (ko) 메모리 시스템, 메모리 컨트롤러 및 메모리 시스템의 동작 방법
KR20210152706A (ko) 메모리 장치, 메모리 시스템 및 메모리 장치의 동작 방법
KR20210079552A (ko) 메모리 시스템 및 메모리 컨트롤러
US11941272B2 (en) Memory system and operating method of memory system
KR20210041233A (ko) 메모리 시스템, 메모리 컨트롤러 및 동작 방법
KR20210017181A (ko) 메모리 시스템, 메모리 컨트롤러 및 동작 방법
KR20230072196A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
US11137942B2 (en) Memory system, memory controller, and method of operating a memory system for determining a number of hit and miss requests about map segments in a map cache and determining whether or not to perform data read operation in parallel
KR20230049858A (ko) 메모리 컨트롤러 및 메모리 컨트롤러의 동작 방법
KR20220068535A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20220138961A (ko) 메모리 장치 및 메모리 장치의 동작 방법
KR20220118004A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20210071314A (ko) 메모리 시스템, 메모리 컨트롤러 및 그 동작 방법
KR20210051644A (ko) 메모리 시스템, 메모리 컨트롤러 및 동작 방법
KR20230094588A (ko) 복수의 존들에 대응하는 데이터를 관리하는 메모리 시스템 및 그 방법
KR20220163661A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20220022139A (ko) 메모리 시스템, 메모리 컨트롤러 및 메모리 시스템의 동작 방법
KR20230036680A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20220067070A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법