KR20230048813A - 반도체 패키지 - Google Patents

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KR20230048813A
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semiconductor chip
semiconductor
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진화일
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Abstract

반도체 패키지는 하부 반도체 칩, 상기 하부 반도체 칩 상에 상기 하부 반도체 칩의 상면에 수직한 제1 방향으로 적층된 복수의 반도체 칩들, 상기 복수의 반도체 칩들 중 최하층의 반도체 칩과 상기 하부 반도체 칩 사이, 및 상기 복수의 반도체 칩들 사이에 배치되는 복수의 연결 범프들, 상기 복수의 연결 범프들의 각각의 측면을 덮는 보호막, 및 상기 하부 반도체 칩 상에 상기 복수의 반도체 칩들의 측면들을 덮는 몰드막을 포함한다. 상기 몰드막은 상기 최하층의 반도체 칩과 상기 하부 반도체 칩 사이, 및 상기 복수의 반도체 칩들 사이로 연장되고, 상기 보호막은 상기 복수의 연결 범프들의 각각의 상기 측면과 상기 몰드막 사이에 개재된다.

Description

반도체 패키지{Semiconductor packages}
본 발명은 반도체 패키지 및 그 제조방법에 대한 것으로, 보다 상세하게는 복수의 반도체 칩들이 실장된 반도체 패키지 및 그 제조방법에 대한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 상에 반도체 칩을 실장하고 본딩 와이어 또는 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달에 따라 전자 기기의 소형화, 경량화, 및 다기능화가 요구되고 있고, 이에 따라, 하나의 반도체 패키지 안에 복수의 칩들이 적층된 멀티 칩 패키지(Multi-Chip Package), 또는 하나의 반도체 패키지 안에 이종 칩들이 실장되어 하나의 시스템으로 동작하는 시스템 인 패키지(System-In Package) 등이 제시되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 전기적 특성이 개선된 반도체 패키지 및 그 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 제조공정이 단순화되고 방열 특성이 개선된 반도체 패키지 및 그 제조방법을 제공하는데 있다.
본 발명에 따른 반도체 패키지는, 하부 반도체 칩; 상기 하부 반도체 칩 상에 상기 하부 반도체 칩의 상면에 수직한 제1 방향으로 적층된 복수의 반도체 칩들; 상기 복수의 반도체 칩들 중 최하층의 반도체 칩과 상기 하부 반도체 칩 사이, 및 상기 복수의 반도체 칩들 사이에 배치되는 복수의 연결 범프들; 상기 복수의 연결 범프들의 각각의 측면을 덮는 보호막; 및 상기 하부 반도체 칩 상에 상기 복수의 반도체 칩들의 측면들을 덮는 몰드막을 포함할 수 있다. 상기 몰드막은 상기 최하층의 반도체 칩과 상기 하부 반도체 칩 사이, 및 상기 복수의 반도체 칩들 사이로 연장될 수 있고, 상기 보호막은 상기 복수의 연결 범프들의 각각의 상기 측면과 상기 몰드막 사이에 개재될 수 있다.
본 발명에 따른 반도체 패키지는, 하부 반도체 칩; 상기 하부 반도체 칩 상에 상기 하부 반도체 칩의 상면에 수직한 제1 방향으로 적층된 복수의 반도체 칩들; 상기 복수의 반도체 칩들 중 최하층의 반도체 칩과 상기 하부 반도체 칩 사이, 및 상기 복수의 반도체 칩들 사이에 배치되는 복수의 연결 범프들; 상기 복수의 연결 범프들의 각각의 측면을 덮는 보호막; 상기 복수의 반도체 칩들의 측면들을 덮고, 상기 최하층의 반도체 칩과 상기 하부 반도체 칩 사이, 및 상기 복수의 반도체 칩들 사이로 연장되는 몰드막; 및 상기 최하층의 반도체 칩과 상기 하부 반도체 칩 사이, 또는 상기 복수의 반도체 칩들 사이의 상기 몰드막 내에 제공된 적어도 하나의 보이드(void)를 포함할 수 있다. 상기 적어도 하나의 보이드는 상기 보호막의 적어도 일부를 노출할 수 있다.
본 발명에 따른 반도체 패키지는, 하부 반도체 칩(100); 상기 하부 반도체 칩 상에 상기 하부 반도체 칩의 상면에 수직한 제1 방향으로 적층된 복수의 반도체 칩들, 상기 복수의 반도체 칩들의 각각은 그 내부를 관통하는 칩 관통 전극들을 포함하는 것; 상기 복수의 반도체 칩들 사이에 배치되는 복수의 연결 범프들; 상기 복수의 연결 범프들의 각각의 측면을 덮는 보호막; 및 상기 복수의 반도체 칩들의 측면들을 덮고, 상기 복수의 반도체 칩들 사이로 연장되는 몰드막을 포함할 수 있다. 상기 칩 관통 전극들은 상기 복수의 연결 범프들 중 대응하는 연결 범프들에 각각 연결될 수 있다. 상기 보호막은 상기 복수의 연결 범프들의 각각의 상기 측면과 상기 몰드막 사이에 개재될 수 있다.
본 발명의 개념에 따르면, 적어도 하나의 보이드가 서로 이웃하는 한 쌍의 연결 범프들 사이의 상기 몰드막 내에 형성되는 경우, 보호막이 상기 한 쌍의 연결 범프들의 각각과 상기 몰드막 사이에 개재될 수 있고, 상기 한 쌍의 연결 범프들의 각각과 상기 적어도 하나의 보이드 사이로 연장될 수 있다. 상기 한 쌍의 연결 범프들의 각각은 상기 보호막을 사이에 두고 상기 적어도 하나의 보이드로부터 이격될 수 있다. 이에 따라, 후속 공정에서 상기 한 쌍의 연결 범프들의 솔더 범프들이 상기 적어도 하나의 보이드를 통해 압출(Extrusion)되는 것이 방지될 수 있고, 그 결과, 상기 한 쌍의 연결 범프들 사이의 전기적 단락이 방지될 수 있다.
또한, 상기 몰드막은 MUF(Molded Underfill) 물질을 포함할 수 있고, 이에 따라, 상기 몰드막은 수직하게 적층된 반도체 칩들 사이의 언더필과 동시에, 상기 반도체 칩들의 측면들을 덮는 몰딩 컴파운드로 기능할 수 있다. 이에 따라, 반도체 패키지의 제조 공정이 단순화될 수 있다. 더하여, 상기 몰드막이 MUF(Molded Underfill) 물질을 포함함에 따라, 상기 몰드막 내 방열소재의 함량을 증가시키는 것이 용이할 수 있다. 이에 따라, 상기 반도체 패키지의 방열 특성이 개선될 수 있다.
따라서, 전기적 특성 및 방열 특성이 개선되고, 제조 공정이 단순화된 반도체 패키지 및 그 제조방법이 제공될 수 있다.
도 1은 본 발명의 일부 실시예들에 따른 반도체 패키지의 단면도이다.
도 2는 도 1의 P부분의 확대도이다.
도 3 및 도 4는 도 1의 보호막 내 자기조립 단분자막을 예시적으로 설명하기 위한 개념도들이다.
도 5는 본 발명의 일부 실시예들에 따른 반도체 패키지의 일 변형예를 나타내는 도면으로, 도 1의 P부분에 대응하는 확대도이다.
도 6은 본 발명의 일부 실시예들에 따른 반도체 패키지의 단면도이다.
도 7은 도 6의 P부분의 확대도이다.
도 8은 본 발명의 일부 실시예들에 따른 반도체 패키지의 일 변형예를 나타내는 도면으로, 도 6의 P부분에 대응하는 확대도이다.
도 9 내지 도 11은 본 발명의 일부 실시예들에 따른 반도체 패키지의 제조방법을 나타내는 단면도들이다.
도 12는 본 발명의 일부 실시예들에 따른 반도체 패키지의 단면도이다.
도 13은 본 발명의 일부 실시예들에 따른 반도체 패키지의 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 일부 실시예들에 따른 반도체 패키지의 단면도이다. 도 2는 도 1의 P부분의 확대도이다. 도 3 및 도 4는 도 1의 보호막 내 자기조립 단분자막을 예시적으로 설명하기 위한 개념도들이다.
도 1을 참조하면, 반도체 패키지(1000)는 하부 반도체 칩(100), 및 상기 하부 반도체 칩(100) 상에 수직하게 적층된 복수의 반도체 칩들(200)을 포함할 수 있다. 상기 하부 반도체 칩(100)은 서로 대향하는 상면(100a) 및 하면(100b)을 가질 수 있다. 상기 복수의 반도체 칩들(200)은 상기 하부 반도체 칩(100)의 상면(100a) 상에 배치될 수 있고, 상기 하부 반도체 칩(100)의 상면(100a)에 수직한 제1 방향(D1)을 따라 상기 하부 반도체 칩(100) 상에 적층될 수 있다. 도 1에서, 8개의 반도체 칩들(200)이 상기 하부 반도체 칩(100) 상에 적층된 구조가 예시적으로 도시되었으나, 본 발명의 개념은 이에 한정되지 않는다.
상기 하부 반도체 칩(100)은 하부 반도체 기판(110), 하부 회로층(120), 하부 관통 전극들(130), 하부 칩 패드들(140) 및 하부 범프들(150)을 포함할 수 있다. 상기 하부 반도체 기판(110)은 실리콘 기판, 저머늄 기판, 및/또는 실리콘-저머늄 기판일 수 있다. 상기 하부 회로층(120)은 상기 하부 반도체 기판(110) 상에 형성된 집적회로들을 포함할 수 있다. 일 예로, 상기 하부 회로층(120)은 상기 하부 반도체 칩(100)의 하면(100b)에 인접할 수 있다.
상기 하부 관통 전극들(130)은 상기 하부 반도체 기판(110)을 관통할 수 있고, 상기 하부 반도체 기판(110) 내에서 수평적으로 서로 이격될 수 있다. 상기 하부 관통 전극들(130)은 상기 하부 반도체 칩(100)의 상면(100a)에 평행한 제2 방향(D2)을 따라 서로 이격될 수 있다. 상기 하부 관통 전극들(130)은 상기 하부 회로층(120)에 전기적으로 연결될 수 있다. 상기 하부 관통 전극들(130)은 금속(일 예로, 구리, 텡스텐, 티타늄, 탄탈륨 등)을 포함할 수 있다.
상기 하부 칩 패드들(140)은 상기 하부 반도체 칩(100)의 하면(100b) 상에 배치될 수 있고, 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 하부 칩 패드들(140)은 상기 하부 회로층(120)에 전기적으로 연결될 수 있다. 상기 하부 범프들(150)이 상기 하부 칩 패드들(140) 상에 각각 배치될 수 있고, 상기 하부 칩 패드들(140)에 각각 연결될 수 있다. 상기 하부 범프들(150)은 외부 단자들에 연결될 수 있다. 상기 하부 칩 패드들(140)은 금속(일 예로, 구리)을 포함할 수 있다. 상기 하부 범프들(150)은 도전 물질을 포함할 수 있고, 솔더볼, 범프, 및 필라 중 적어도 하나의 형태를 가질 수 있다.
상기 복수의 반도체 칩들(200)의 각각은 반도체 기판(210), 회로층(220) 및 칩 관통 전극들(230)을 포함할 수 있다. 일부 실시예들에 따르면, 상기 복수의 반도체 칩들(200) 중 최상층의 반도체 칩(200U)은 상기 칩 관통 전극들(230)을 포함하지 않을 수 있다. 상기 반도체 기판(210)은 실리콘 기판, 저머늄 기판, 및/또는 실리콘-저머늄 기판일 수 있다. 상기 회로층(220)은 상기 반도체 기판(210) 상에 형성된 집적회로들을 포함할 수 있다. 상기 복수의 반도체 칩들(200)의 각각은 서로 대향하는 상면(200a) 및 하면(200b)을 가질 수 있고, 상기 회로층(220)은 상기 복수의 반도체 칩들(200)의 각각의 하면(200b)에 인접할 수 있다. 상기 칩 관통 전극들(230)은 상기 반도체 기판(210)을 관통할 수 있고, 상기 반도체 기판(210) 내에서 수평적으로 서로 이격될 수 있다. 상기 칩 관통 전극들(230)은 상기 제2 방향(D2)으로 서로 이격될 수 있고, 상기 회로층(220)에 전기적으로 연결될 수 있다. 상기 칩 관통 전극들(230)은 금속(일 예로, 구리, 텡스텐, 티타늄, 탄탈륨 등)을 포함할 수 있다.
상기 반도체 패키지(1000)는 상기 복수의 반도체 칩들(200) 중 최하층의 반도체 칩(200L)과 상기 하부 반도체 칩(100) 사이, 및 상기 복수의 반도체 칩들(200) 사이에 배치되는 복수의 연결 범프들(CB)을 더 포함할 수 있다. 상기 복수의 연결 범프들(CB) 중 제1 연결 범프들(CB1)은 상기 최하층의 반도체 칩(200L)의 하면(200b) 상에 배치될 수 있고, 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 제1 연결 범프들(CB1)은 상기 최하층의 반도체 칩(200L)의 상기 회로층(220)에 전기적으로 연결될 수 있고, 상기 하부 반도체 칩(100)의 상기 하부 관통 전극들(130)에 각각 연결될 수 있다. 상기 최하층의 반도체 칩(200L)은 상기 제1 연결 범프들(CB1)을 통해 상기 하부 반도체 칩(100)에 전기적으로 연결될 수 있다. 상기 복수의 연결 범프들(CB) 중 제2 연결 범프들(CB2)은 상기 복수의 반도체 칩들(200) 중 나머지 반도체 칩들(200)의 각각의 하면(200b) 상에 배치될 수 있고, 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 제2 연결 범프들(CB2)은 상기 나머지 반도체 칩들(200)의 각각의 상기 회로층(220)에 전기적으로 연결될 수 있다. 상기 제2 연결 범프들(CB2)은 상기 복수의 반도체 칩들(200) 중 대응하는 반도체 칩(200)의 상기 칩 관통 전극들(230)에 각각 연결될 수 있다. 상기 복수의 반도체 칩들(200)은 상기 제2 연결 범프들(CB2)을 통해 서로 전기적으로 연결될 수 있다. 상기 하부 반도체 칩(100) 및 상기 복수의 반도체 칩들(200)은 상기 복수의 연결 범프들(CB)을 통해 전기적으로 서로 연결될 수 있다.
상기 하부 반도체 칩(100)은 메모리 칩, 로직 칩, 어플리케이션 프로세서(AP) 칩, 또는 시스템 온 칩(SOC)일 수 있다. 상기 복수의 반도체 칩들(200)은 메모리 칩들일 수 있다. 상기 복수의 반도체 칩들(200)은 서로 동일한 반도체 칩들일 수 있고, 일 예로, 서로 동일한 메모리 칩들일 수 있다. 상기 복수의 반도체 칩들(200) 및 상기 하부 반도체 칩(100)은 서로 전기적으로 연결될 수 있고, 고대역 메모리(HBM, High Bandwidth Memory) 칩을 구성할 수 있다. 상기 복수의 반도체 칩들(200) 및 상기 하부 반도체 칩(100)의 각각은 상기 제2 방향(D2)에 따른 폭을 가질 수 있다. 일부 실시예들에 따르면, 상기 하부 반도체 칩(100)의 폭(100WD)은 상기 복수의 반도체 칩들(200)의 각각의 폭(200WD)보다 클 수 있다.
도 1 및 도 2를 참조하면, 상기 복수의 연결 범프들(CB)의 각각은 도전 필라(240), 솔더 범프(250), 및 도전 패드(260)를 포함할 수 있다. 상기 도전 필라(240)는 상기 복수의 반도체 칩들(200)의 각각의 하면(200b)에 인접할 수 있고, 상기 복수의 반도체 칩들(200)의 각각의 상기 회로층(220)에 전기적으로 연결될 수 있다. 상기 솔더 범프(250)는 상기 도전 필라(240) 상에 배치될 수 있고, 상기 도전 필라(240)에 연결될 수 있다. 상기 도전 필라(240)는 상기 복수의 반도체 칩들(200)의 각각의 하면(200b)과 상기 솔더 범프(250) 사이에 개재될 수 있다. 상기 도전 패드(260)는 상기 솔더 범프(250) 상에 배치될 수 있고, 상기 솔더 범프(250)에 연결될 수 있다. 상기 도전 필라(240) 및 상기 솔더 범프(250)는 상기 복수의 반도체 칩들(200)의 각각의 하면(200b)과 상기 도전 패드(260) 사이에 개재될 수 있다. 상기 도전 패드(260)는 상기 복수의 반도체 칩들(200) 중 대응하는 반도체 칩(200)의 상면(200a), 또는 상기 하부 반도체 칩(100)의 상면(100a)에 인접할 수 있고, 상기 대응하는 반도체 칩(200)의 상기 칩 관통 전극들(230) 중 하나 또는 상기 하부 반도체 칩(100)의 상기 하부 관통 전극들(130) 중 하나에 연결될 수 있다.
상기 도전 필라(240) 및 상기 도전 패드(260)는 금속(일 예로, 구리)을 포함할 수 있다. 상기 도전 필라(240) 및 상기 도전 패드(260)는 상기 제1 방향(D1)에 따른 두께를 가질 수 있고, 상기 도전 필라(240)의 두께(240T)는 상기 도전 패드(260)의 두께(260T)보다 클 수 있다. 상기 솔더 범프(250)는 도전 물질을 포함할 수 있고, 솔더볼, 범프, 및 필라 중 적어도 하나의 형태를 가질 수 있다.
상기 반도체 패키지(1000)는 상기 복수의 연결 범프들(CB)의 각각의 측면(CB_S)을 덮는 보호막(300), 및 상기 하부 반도체 칩(100)의 상면(100a) 상에 배치되고 상기 복수의 반도체 칩들(200)의 측면들(200s)을 덮는 몰드막(400)을 더 포함할 수 있다. 상기 몰드막(400)은 상기 최하층의 반도체 칩(200L)과 상기 하부 반도체 칩(100) 사이로 연장될 수 있고, 상기 제1 연결 범프들(CB1) 사이의 공간을 채울 수 있다. 상기 몰드막(400)은 상기 복수의 반도체 칩들(200) 사이로 연장될 수 있고, 상기 제2 연결 범프들(CB2) 사이의 공간을 채울 수 있다. 상기 몰드막(400)은 상기 복수의 반도체 칩들(200)의 상기 측면들(200s)로부터 상기 최하층의 반도체 칩(200L)과 상기 하부 반도체 칩(100) 사이, 및 상기 복수의 반도체 칩들(200) 사이로 경계면 없이 연장될 수 있다.
상기 보호막(300)은 상기 복수의 연결 범프들(CB)의 각각의 상기 측면(CB_S)과 상기 몰드막(400) 사이에 개재될 수 있다. 상기 보호막(300)은 상기 솔더 범프(250)의 측면을 덮을 수 있고, 상기 도전 필라(240) 및 상기 도전 패드(260)의 측면들 상으로 연장될 수 있다. 상기 보호막(300)은 상기 솔더 범프(250)의 상기 측면과 상기 몰드막(400) 사이에 개재될 수 있고, 상기 도전 필라(240)의 측면과 상기 몰드막(400) 사이, 및 상기 도전 패드(260)의 측면과 상기 몰드막(400) 사이로 연장될 수 있다.
상기 보호막(300)은 상기 복수의 연결 범프들(CB)의 각각의 상기 측면(CB_S)과 접촉할 수 있다. 상기 보호막(300)은 상기 솔더 범프(250), 상기 도전 필라(240) 및 상기 도전 패드(260)의 상기 측면들과 접촉할 수 있다. 상기 보호막(300)은 상기 몰드막(400)과 접촉할 수 있다. 상기 몰드막(400)은 MUF(Molded Underfill) 물질을 포함할 수 있고, 일 예로, 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다. 상기 몰드막(400)은 방열 소재를 더 포함할 수 있고, 상기 방열 소재는 일 예로, Al2O3, BeO, AlN, SiC 및 BN 중 적어도 하나를 포함할 수 있다.
일부 실시예들에 따르면, 상기 보호막(300)은 상기 복수의 반도체 칩들(200)의 각각의 하면(200b) 및 상면(200a) 상으로 연장될 수 있고, 상기 복수의 반도체 칩들(200)의 각각의 측면(200s) 상으로 연장될 수 있다. 상기 보호막(300)은 상기 하부 반도체 칩(100)의 상면(100a) 상으로 연장될 수 있다. 상기 보호막(300)은 상기 복수의 반도체 칩들(200)의 각각의 하면(200b)과 상기 몰드막(400) 사이, 및 상기 복수의 반도체 칩들(200)의 각각의 상면(200a)과 상기 몰드막(400) 사이로 연장될 수 있다. 상기 보호막(300)은 상기 복수의 반도체 칩들(200)의 각각의 측면(200s)과 상기 몰드막(400) 사이로 더 연장될 수 있다. 상기 보호막(300)은 상기 하부 반도체 칩(100)의 상면(100a)과 상기 몰드막(400) 사이로 연장될 수 있다.
일부 실시예들에 따르면, 상기 보호막(300)은 자기조립 단분자막(self-assembled monolayer)을 포함할 수 있다. 상기 자기조립 단분자막은 탄화수소사슬(hydrocarbon chain), 상기 탄화수소사슬의 일 단에 연결된 제1 반응기, 및 상기 탄화수소사슬의 타 단에 연결된 제2 반응기를 포함할 수 있다. 상기 자기조립 단분자막은 일 예로, 아래의 화학식으로 나타낼 수 있다.
[화학식]
R1-CnH2n-R2
여기서, n은 1 이상의 정수이다. R1은 상기 제1 반응기를 나타내고, 상기 복수의 연결 범프들(CB)과 반응하는 반응기이다. R1은 일 예로, -SH, -COOH, -SiH3 등 중 어느 하나이다. R2는 상기 제2 반응기를 나타내고, 상기 몰드막(400)과 반응하는 반응기이다. 일 예로, R2는 OH, -NH2, 이미다졸기(Imidazole group), 에폭시기 등 중 어느 하나이다.
상기 자기조립 단분자막은 상기 제1 반응기에 의해 상기 복수의 연결 범프들(CB)의 각각의 상기 측면(CB_S)에 화학흡착될 수 있고, 상기 제2 반응기에 의해 상기 몰드막(400)의 표면에 화학흡착될 수 있다. 일부 실시예들에 따르면, 상기 자기조립 단분자막은 티올(thiol), 카르복실산(carboxylic acid), 아미노실란(Aminosilane) 및 에폭시실란 중 적어도 하나를 포함할 수 있다.
도 2 내지 도 4를 참조하면, 상기 자기조립 단분자막의 상기 제1 반응기(R1)가 -SH이고 상기 제2 반응기(R2)가 -NH2 인 경우, 상기 제1 반응기(R1)가 상기 복수의 연결 범프들(CB)의 각각 내 금속과 반응할 수 있고, 이에 따라, 상기 자기조립 단분자막은 상기 복수의 연결 범프들(CB)의 각각의 상기 측면(CB_S)에 화학흡착될 수 있다. 상기 자기조립 단분자막의 상기 제2 반응기(R2)는 상기 몰드막(400) 내 에폭시와 반응할 수 있고, 이에 따라, 상기 자기조립 단분자막은 상기 몰드막(400)의 상기 표면에 화학흡착될 수 있다.
도 1 및 도 2를 다시 참조하면, 다른 실시예들에 따르면, 상기 보호막(300)은 무기 절연물질을 포함할 수 있다. 일 예로, 상기 보호막(300)은 SiO2, Si3N4, PSG(phosphosilicate glass, SiO2/P2O5) 및 BPSG(Borophosphosilicate glass, SiO2/P2O5/B2O3) 중 적어도 하나를 포함할 수 있다.
상기 반도체 패키지(1000)는 상기 몰드막(400) 내에 형성된 적어도 하나의 보이드(void, 400V)를 더 포함할 수 있다. 상기 적어도 하나의 보이드(400V)는 상기 최하층의 반도체 칩(200L)과 상기 하부 반도체 칩(100) 사이, 및/또는 상기 복수의 반도체 칩들(200) 사이의 상기 몰드막(400) 내에 형성될 수 있다. 상기 적어도 하나의 보이드(400V)는 상기 제1 연결 범프들(CB1) 사이 및/또는 상기 제2 연결 범프들(CB2) 사이에 배치될 수 있고, 상기 보호막(300)의 적어도 일부를 노출할 수 있다.
상기 복수의 연결 범프들(CB)은 상기 적어도 하나의 보이드(400V)를 사이에 두고 서로 이웃하는 한 쌍의 연결 범프들(CB)을 포함할 수 있다. 상기 보호막(300)은 상기 한 쌍의 연결 범프들(CB)의 각각과 상기 적어도 하나의 보이드(400V) 사이에 개재될 수 있다. 일부 실시예들에 따르면, 상기 보호막(300)은 상기 하부 반도체 칩(100)과 상기 적어도 하나의 보이드(400V) 사이 또는 상기 복수의 반도체 칩들(200)의 각각과 상기 적어도 하나의 보이드(400V) 사이로 연장될 수 있다. 상기 한 쌍의 연결 범프들(CB)의 각각은 상기 보호막(300)을 사이에 두고 상기 몰드막(400) 및 상기 적어도 하나의 보이드(400V)로부터 이격될 수 있다.
상기 몰드막(400)이 MUF(Molded Underfill) 물질을 포함함에 따라, 상기 최하층의 반도체 칩(200L)과 상기 하부 반도체 칩(100) 사이, 및/또는 상기 복수의 반도체 칩들(200) 사이의 상기 몰드막(400) 내에 상기 적어도 하나의 보이드(400V)이 형성될 수 있다. 상기 적어도 하나의 보이드(400V)가 서로 이웃하는 한 쌍의 연결 범프들(CB) 사이에 형성되는 경우, 후속 공정에서 상기 한 쌍의 연결 범프들(CB) 중 적어도 하나의 상기 솔더 범프(250)가 상기 적어도 하나의 보이드(400V)를 통해 압출(Extrusion)될 수 있고, 그 결과, 상기 한 쌍의 연결 범프들(CB)이 서로 전기적으로 단락될 수 있다.
본 발명의 개념에 따르면, 상기 보호막(300)이 상기 복수의 연결 범프들(CB)의 각각의 상기 측면(CB_S)을 덮도록 형성될 수 있고, 상기 복수의 연결 범프들(CB)의 각각의 상기 측면(CB_S)과 상기 몰드막(400) 사이에 개재될 수 있다. 상기 적어도 하나의 보이드(400V)가 서로 이웃하는 한 쌍의 연결 범프들(CB) 사이의 상기 몰드막(400) 내에 형성되는 경우, 상기 보호막(300)은 상기 한 쌍의 연결 범프들(CB)의 각각과 상기 몰드막(400) 사이에 개재될 수 있고, 상기 한 쌍의 연결 범프들(CB)의 각각과 상기 적어도 하나의 보이드(400V) 사이로 연장될 수 있다. 상기 한 쌍의 연결 범프들(CB)의 각각은 상기 보호막(300)을 사이에 두고 상기 적어도 하나의 보이드(400V)로부터 이격될 수 있다. 이에 따라, 후속 공정에서 상기 한 쌍의 연결 범프들(CB) 중 적어도 하나의 상기 솔더 범프(250)가 상기 적어도 하나의 보이드(400V)를 통해 압출(Extrusion)되는 것이 방지될 수 있고, 그 결과, 상기 한 쌍의 연결 범프들(CB) 사이의 전기적 단락이 방지될 수 있다.
또한, 상기 몰드막(400)이 MUF(Molded Underfill) 물질을 포함함에 따라, 상기 몰드막(400)은 상기 복수의 반도체 칩들(200)의 상기 측면들(200s)을 덮을 수 있고, 상기 복수의 반도체 칩들(200)의 상기 측면들(200s)로부터 상기 최하층의 반도체 칩(200L)과 상기 하부 반도체 칩(100) 사이, 및 상기 복수의 반도체 칩들(200) 사이로 경계면 없이 연장될 수 있다. 즉, 상기 몰드막(400)은 상기 하부 반도체 칩(100) 및 상기 복수의 반도체 칩들(200) 사이의 언더필과 동시에, 상기 복수의 반도체 칩들(200)의 상기 측면들(200s)을 덮는 몰딩 컴파운드로 기능할 수 있다. 이에 따라, 상기 반도체 패키지(1000)의 제조 공정이 단순화될 수 있다. 더하여, 상기 몰드막(400)이 MUF(Molded Underfill) 물질을 포함함에 따라, 상기 몰드막(400) 내 방열소재의 함량을 증가시키는 것이 용이할 수 있다. 이에 따라, 상기 반도체 패키지(1000)의 방열 특성이 개선될 수 있다.
따라서, 전기적 특성 및 방열 특성이 개선되고, 제조 공정이 단순화된 반도체 패키지 및 그 제조방법이 제공될 수 있다.
도 5는 본 발명의 일부 실시예들에 따른 반도체 패키지의 일 변형예를 나타내는 도면으로, 도 1의 P부분에 대응하는 확대도이다. 설명의 간소화를 위해, 도 1 내지 도 4를 참조하여 설명한 반도체 패키지와 차이점을 주로 설명한다.
도 1 및 도 5를 참조하면, 일부 실시예들에 따르면, 상기 보호막(300)은 자기조립 단분자막(300a) 및 유기 절연막(300b)을 포함하는 이중막일 수 있다. 상기 자기조립 단분자막(300a)은 도 1 내지 도 4를 참조하여 설명한, 상기 자기조립 단분자막과 실질적으로 동일하다. 상기 자기조립 단분자막(300a)은 상기 제1 반응기에 의해 상기 복수의 연결 범프들(CB)의 각각의 상기 측면(CB_S)에 화학흡착될 수 있다. 상기 유기 절연막(300b)은 상기 자기조립 단분자막(300a)과 상기 몰드막(400) 사이에 개재될 수 있다. 상기 자기조립 단분자막(300a)은 상기 제2 반응기에 의해 상기 유기 절연막(300b)의 표면에 화학흡착될 수 있다. 상기 유기 절연막(300b)은 일 예로, 에폭시 수지를 포함할 수 있다.
도 3 내지 도 5를 참조하면, 상기 자기조립 단분자막(300a)의 상기 제1 반응기(R1)가 -SH이고 상기 제2 반응기(R2)가 -NH2 인 경우, 상기 제1 반응기(R1)가 상기 복수의 연결 범프들(CB)의 각각 내 금속과 반응할 수 있고, 이에 따라, 상기 자기조립 단분자막(300a)은 상기 복수의 연결 범프들(CB)의 각각의 상기 측면(CB_S)에 화학흡착될 수 있다. 상기 자기조립 단분자막(300a)의 상기 제2 반응기(R2)는 상기 유기 절연막(300b) 내 에폭시와 반응할 수 있고, 이에 따라, 상기 자기조립 단분자막(300a)은 상기 유기 절연막(300b)의 상기 표면에 화학흡착될 수 있다.
도 1 및 도 5를 다시 참조하면, 상기 적어도 하나의 보이드(400V)가 서로 이웃하는 한 쌍의 연결 범프들(CB) 사이에 제공될 수 있다. 상기 적어도 하나의 보이드(400V)는 상기 유기 절연막(300b)의 적어도 일부를 노출할 수 있다.
도 6은 본 발명의 일부 실시예들에 따른 반도체 패키지의 단면도이다. 도 7은 도 6의 P부분의 확대도이다. 설명의 간소화를 위해, 도 1 내지 도 4를 참조하여 설명한 반도체 패키지와 차이점을 주로 설명한다.
도 6 및 도 7을 참조하면, 상기 보호막(300)은 상기 복수의 연결 범프들(CB)의 각각의 상기 측면(CB_S)과 상기 몰드막(400) 사이에 개재될 수 있다. 상기 보호막(300)은 상기 솔더 범프(250)의 측면을 덮을 수 있고, 상기 도전 필라(240) 및 상기 도전 패드(260)의 측면들 상으로 연장될 수 있다. 상기 보호막(300)은 상기 솔더 범프(250)의 상기 측면과 상기 몰드막(400) 사이에 개재될 수 있고, 상기 도전 필라(240)의 측면과 상기 몰드막(400) 사이, 및 상기 도전 패드(260)의 측면과 상기 몰드막(400) 사이로 연장될 수 있다. 상기 보호막(300)은 상기 복수의 연결 범프들(CB)의 각각의 상기 측면(CB_S)과 접촉할 수 있다. 상기 보호막(300)은 상기 솔더 범프(250), 상기 도전 필라(240) 및 상기 도전 패드(260)의 상기 측면들과 접촉할 수 있다. 상기 보호막(300)은 상기 몰드막(400)과 접촉할 수 있다.
일부 실시예들에 따르면, 상기 보호막(300)은 상기 복수의 연결 범프들(CB)의 각각의 상기 측면(CB_S) 상에 국소적으로 제공될 수 있다. 상기 몰드막(400)은 상기 복수의 반도체 칩들(200)의 각각의 하면(200b) 및 상면(200a)과 접촉할 수 있고, 상기 복수의 반도체 칩들(200)의 각각의 측면(200s)과 접촉할 수 있다. 상기 몰드막(400)은 상기 하부 반도체 칩(100)의 상면(100a)과 접촉할 수 있다.
일부 실시예들에 따르면, 상기 보호막(300)은 상기 자기조립 단분자막(self- assembled monolayer)을 포함할 수 있다. 상기 자기조립 단분자막은 상기 제1 반응기에 의해 상기 복수의 연결 범프들(CB)의 각각의 상기 측면(CB_S)에 화학흡착될 수 있고, 상기 제2 반응기에 의해 상기 몰드막(400)의 표면에 화학흡착될 수 있다. 다른 실시예들에 따르면, 상기 보호막(300)은 무기 절연물질을 포함할 수 있다. 일 예로, 상기 보호막(300)은 SiO2, Si3N4, PSG(phosphosilicate glass, SiO2/P2O5) 및 BPSG(Borophosphosilicate glass, SiO2/P2O5/B2O3) 중 적어도 하나를 포함할 수 있다.
상기 적어도 하나의 보이드(400V)가 서로 이웃하는 한 쌍의 연결 범프들(CB) 사이에 형성될 수 있다. 상기 보호막(300)은 상기 한 쌍의 연결 범프들(CB)의 각각과 상기 적어도 하나의 보이드(400V) 사이에 개재될 수 있다. 상기 적어도 하나의 보이드(400V)는 상기 한 쌍의 연결 범프들(CB) 사이의 상기 하부 반도체 칩(100)의 상면(100a), 또는 상기 한 쌍의 연결 범프들(CB) 사이의 상기 복수의 반도체 칩들(200)의 각각의 상면(200a, 또는 하면(200b))을 노출할 수 있다. 상기 한 쌍의 연결 범프들(CB)의 각각은 상기 보호막(300)을 사이에 두고 상기 몰드막(400) 및 상기 적어도 하나의 보이드(400V)로부터 이격될 수 있다.
상술한 차이를 제외하고, 본 실시예들에 따른 반도체 패키지(1000)는 도 1 내지 도 4를 참조하여 설명한 반도체 패키지(1000)와 실질적으로 동일하다.
도 8은 본 발명의 일부 실시예들에 따른 반도체 패키지의 일 변형예를 나타내는 도면으로, 도 6의 P부분에 대응하는 확대도이다. 설명의 간소화를 위해, 도 6 및 도 7을 참조하여 설명한 반도체 패키지와 차이점을 주로 설명한다.
도 6 및 도 8을 참조하면, 일부 실시예들에 따르면, 상기 보호막(300)은 자기조립 단분자막(300a) 및 유기 절연막(300b)을 포함하는 이중막일 수 있다. 상기 자기조립 단분자막(300a)은 도 1 내지 도 4를 참조하여 설명한, 상기 자기조립 단분자막과 실질적으로 동일하다. 상기 자기조립 단분자막(300a)은 상기 제1 반응기에 의해 상기 복수의 연결 범프들(CB)의 각각의 상기 측면(CB_S)에 화학흡착될 수 있다. 상기 유기 절연막(300b)은 상기 자기조립 단분자막(300a)과 상기 몰드막(400) 사이에 개재될 수 있다. 상기 자기조립 단분자막(300a)은 상기 제2 반응기에 의해 상기 유기 절연막(300b)의 표면에 화학흡착될 수 있다. 상기 유기 절연막(300b)은 일 예로, 에폭시 수지를 포함할 수 있다.
도 3, 도 4 및 도 8을 참조하면, 상기 자기조립 단분자막(300a)의 상기 제1 반응기(R1)가 -SH이고 상기 제2 반응기(R2)가 -NH2 인 경우, 상기 제1 반응기(R1)가 상기 복수의 연결 범프들(CB)의 각각 내 금속과 반응할 수 있고, 이에 따라, 상기 자기조립 단분자막(300a)은 상기 복수의 연결 범프들(CB)의 각각의 상기 측면(CB_S)에 화학흡착될 수 있다. 상기 자기조립 단분자막(300a)의 상기 제2 반응기(R2)는 상기 유기 절연막(300b) 내 에폭시와 반응할 수 있고, 이에 따라, 상기 자기조립 단분자막(300a)은 상기 유기 절연막(300b)의 상기 표면에 화학흡착될 수 있다.
도 6 및 도 8을 다시 참조하면, 상기 적어도 하나의 보이드(400V)가 서로 이웃하는 한 쌍의 연결 범프들(CB) 사이에 제공될 수 있다. 상기 적어도 하나의 보이드(400V)는 상기 유기 절연막(300b)의 적어도 일부를 노출할 수 있고, 상기 한 쌍의 연결 범프들(CB) 사이의 상기 하부 반도체 칩(100)의 상면(100a), 또는 상기 한 쌍의 연결 범프들(CB) 사이의 상기 복수의 반도체 칩들(200)의 각각의 상면(200a, 또는 하면(200b))을 노출할 수 있다.
도 9 내지 도 11은 본 발명의 일부 실시예들에 따른 반도체 패키지의 제조방법을 나타내는 단면도들이다. 설명의 간소화를 위해, 도 1 내지 도 8을 참조하여 설명한 반도체 패키지와 중복되는 설명은 생략된다.
도 9를 참조하면, 복수의 하부 반도체 칩들(100)을 포함하는 하부 기판(100W)이 제공될 수 있다. 상기 하부 기판(100W)은 서로 대향하는 상면(100Wa) 및 하면(100Wb)을 가질 수 있다. 상기 하부 기판(100W)의 상면(100Wa)은 상기 복수의 하부 반도체 칩들(100)의 상면들(100a)에 대응할 수 있고, 상기 하부 기판(100W)의 하면(100Wb)은 상기 복수의 하부 반도체 칩들(100)의 하면들(100b)에 대응할 수 있다. 상기 복수의 하부 반도체 칩들(100)은 상기 하부 기판(100W)의 상면(100Wa)에 평행한 방향(일 예로, 상기 제2 방향(D2))으로 배열될 수 있다. 상기 복수의 하부 반도체 칩들(100)의 각각은 도 1을 참조하여 설명한, 상기 하부 반도체 기판(110), 상기 하부 회로층(120), 상기 하부 관통 전극들(130), 상기 하부 칩 패드들(140) 및 상기 하부 범프들(150)을 포함할 수 있다.
복수의 칩 스택들(CS)이 상기 하부 기판(100W)의 상면(100Wa) 상에 제공될 수 있고, 상기 복수의 하부 반도체 칩들(100) 상에 각각 제공될 수 있다. 상기 복수의 칩 스택들(CS)의 각각은 상기 제1 방향(D1)으로 수직하게 적층된 복수의 반도체 칩들(200), 및 상기 복수의 반도체 칩들(200)의 각각의 하면(200b) 상에 배치된 복수의 연결 범프들(CB)을 포함할 수 있다. 상기 복수의 반도체 칩들(200)의 각각은 도 1을 참조하여 설명한, 상기 반도체 기판(210), 상기 회로층(220) 및 상기 칩 관통 전극들(230)을 포함할 수 있다. 일부 실시예들에 따르면, 상기 복수의 반도체 칩들(200) 중 최상층의 반도체 칩(200U)은 상기 칩 관통 전극들(230)을 포함하지 않을 수 있다. 상기 복수의 연결 범프들(CB)의 각각은 도 1 및 도 2를 참조하여 설명한, 상기 도전 필라(240), 상기 솔더 범프(250), 및 상기 도전 패드(260)를 포함할 수 있다.
상기 복수의 연결 범프들(CB) 중 제1 연결 범프들(CB1)은 상기 복수의 반도체 칩들(200) 중 최하층의 반도체 칩(200L)과 대응하는 하부 반도체 칩(100) 사이에 배치될 수 있고, 상기 복수의 연결 범프들(CB) 중 제2 연결 범프들(CB2)은 상기 복수의 반도체 칩들(200) 사이에 배치될 수 있다. 상기 복수의 반도체 칩들(200)은 상기 제2 연결 범프들(CB2)을 통해 서로 전기적으로 연결될 수 있고, 상기 최하층의 반도체 칩(200L)은 상기 제1 연결 범프들(CB1)을 통해 상기 대응하는 하부 반도체 칩(100)에 전기적으로 연결될 수 있다. 이에 따라, 상기 칩 스택(CS)의 각각은 상기 대응하는 하부 반도체 칩(100)에 전기적으로 연결될 수 있다.
도 10을 참조하면, 보호막(300)이 상기 하부 기판(100W) 상에 상기 복수의 칩 스택들(CS)을 덮도록 형성될 수 있다. 일부 실시예들에 따르면, 상기 보호막(300)은 상기 복수의 반도체 칩들(200)의 상면들(200a), 측면들(200s) 및 하면들(200b)을 덮도록 형성될 수 있고, 상기 복수의 연결 범프들(CB)의 각각의 측면(CB_S)을 덮도록 형성될 수 있다. 상기 보호막(300)은 상기 하부 기판(100W)의 상면(100Wa)을 덮도록 형성될 수 있다. 다른 실시예들에 따르면, 상기 보호막(300)은 도 6 내지 도 8을 참조하여 설명한 바와 같이, 상기 복수의 연결 범프들(CB)의 각각의 상기 측면(CB_S) 상에 국소적으로 형성될 수도 있다.
일부 실시예들에 따르면, 상기 보호막(300)은 도 1 내지 도 4, 도 6 및 도 7을 참조하여 설명한 바와 같이, 상기 자기조립 단분자막을 포함하는 단일막 또는 무기 절연물질을 포함하는 단일막으로 형성될 수 있다. 다른 실시예들에 따르면, 상기 보호막(300)은 도 5 및 도 8을 참조하여 설명한 바와 같이, 상기 자기조립 단분자막(300a) 및 상기 유기 절연막(300b)을 포함하는 이중막으로 형성될 수도 있다.
상기 보호막(300)은 일 예로, 스프레이 코팅(spray coating) 공정, 디핑 코팅(dipping coating) 공정, 스핀 코팅(spin coating) 공정, 스퍼터링 증착 공정, 전착(electrodeposition) 공정 및 화학기상증착 공정 중 적어도 하나를 이용하여 형성될 수 있다.
도 11을 참조하면, 몰드막(400)이 상기 하부 기판(100W) 상에 상기 복수의 칩 스택들(CS) 및 상기 보호막(300)을 덮도록 형성될 수 있다. 상기 몰드막(400)은 상기 복수의 반도체 칩들(200)의 측면들(200s)을 덮고 상기 복수의 반도체 칩들(200) 사이로 연장되도록 형성될 수 있다. 상기 몰드막(400)은 상기 복수의 칩 스택들(CS)의 각각과 상기 하부 기판(100W) 사이로 연장되도록 형성될 수 있다. 상기 몰드막(400)은 상기 복수의 반도체 칩들(200) 사이로 연장되어 상기 제2 연결 범프들(CB2) 사이의 공간을 채울 수 있고, 상기 복수의 칩 스택들(CS)의 각각과 상기 하부 기판(100W) 사이로 연장되어 상기 제1 연결 범프들(CB1) 사이의 공간을 채울 수 있다.
상기 보호막(300)은 상기 복수의 연결 범프들(CB)의 각각의 상기 측면(CB_S)과 상기 몰드막(400) 사이에 개재될 수 있다. 일부 실시예들에 따르면, 상기 보호막(300)은 상기 복수의 반도체 칩들(200)의 각각의 하면(200b)과 상기 몰드막(400) 사이, 및 상기 복수의 반도체 칩들(200)의 각각의 상면(200a)과 상기 몰드막(400) 사이로 연장될 수 있다. 상기 보호막(300)은 상기 복수의 반도체 칩들(200)의 각각의 측면(200s)과 상기 몰드막(400) 사이로 더 연장될 수 있다. 상기 보호막(300)은 상기 하부 반도체 칩들(100)의 각각의 상면(100a)과 상기 몰드막(400) 사이로 연장될 수 있다.
상기 몰드막(400)은 MUF(Molded Underfill) 물질을 포함할 수 있고, 일 예로, 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다. 상기 몰드막(400)은 방열 소재를 더 포함할 수 있다. 상기 몰드막(400)은 일 예로, 압축 몰딩(compression modling) 공정 및 트랜스퍼 몰딩(transfer molding) 공정 중 적어도 하나를 이용하여 형성될 수 있다.
상기 몰드막(400)이 형성된 후, 상기 하부 기판(100W) 상에 커팅 공정(CP)이 수행될 수 있다. 상기 커팅 공정(CP)은 일 예로, 블레이드를 이용하여 상기 복수의 칩 스택들(CS) 사이의 상기 몰드막(400)을 커팅하는 것, 및 상기 복수의 하부 반도체 칩들(100) 사이의 상기 하부 기판(100W)을 커팅하는 것을 포함할 수 있다. 상기 복수의 하부 반도체 칩들(100)의 각각, 및 상기 복수의 칩 스택들(CS)의 각각은 도 1 내지 도 8을 참조하여 설명한 상기 반도체 패키지(1000)를 구성할 수 있다.
도 12는 본 발명의 일부 실시예들에 따른 반도체 패키지의 단면도이다. 설명의 간소화를 위해, 도 1 내지 도 8을 참조하여 설명한 반도체 패키지와 차이점을 주로 설명한다.
도 12를 참조하면, 반도체 패키지(1100)는 제1 기판(500), 및 상기 제1 기판(500) 상에 실장된 단위 칩 패키지(1000) 및 추가적인 반도체 칩(600)을 포함할 수 있다.
상기 제1 기판(500)은 인터포저 기판일 수 있다. 상기 제1 기판(500)은 베이스 기판(510), 상기 베이스 기판(510)을 관통하는 복수의 관통 전극들(530), 및 상기 베이스 기판(510) 상의 배선층(520)을 포함할 수 있다. 상기 베이스 기판(510)은 일 예로, 실리콘 기판일 수 있다. 상기 복수의 관통 전극들(530)은 상기 베이스 기판(510) 내에서 수평적으로 서로 이격될 수 있고, 상기 복수의 관통 전극들(530)의 각각은 상기 베이스 기판(510)을 관통할 수 있다. 상기 복수의 관통 전극들(530)은 금속(일 예로, 구리(Cu)를 포함할 수 있다. 상기 배선층(520)은 상기 복수의 관통 전극들(530)에 전기적으로 연결되는 금속 패턴들을 포함할 수 있다.
상기 제1 기판(500)은 서로 대향하는 제1 면(500a) 및 제2 면(500b)을 가질 수 있고, 상기 배선층(520)은 상기 제1 면(500a)에 인접할 수 있다. 상기 제1 기판(500)의 상기 제2 면(500b)은 상기 베이스 기판(510)의 일 면에 대응할 수 있다. 상기 복수의 관통 전극들(530)의 각각은 상기 배선층(520)으로부터 상기 제2 면(500b)을 향하여 연장될 수 있다.
제1 기판 패드들(560)이 상기 제1 기판(500)의 상기 제1 면(500a)에 인접하게 배치될 수 있다. 상기 제1 기판 패드들(560)은 상기 제1 기판(500)의 상기 제1 면(500a)에 평행한 방향(일 예로, 상기 제2 방향(D2))을 따라 서로 이격될 수 있다. 상기 제1 기판 패드들(560)은 상기 배선층(520) 내 상기 금속 패턴들에 연결될 수 있고, 상기 금속 패턴들을 통해 상기 복수의 관통 전극들(530)에 전기적으로 연결될 수 있다. 상기 제1 기판 패드들(560)은 도전 물질(일 예로, 금속)을 포함할 수 있다.
제2 기판 패드들(540)이 상기 제1 기판(500)의 상기 제2 면(500b) 상에 배치될 수 있다. 상기 제2 기판 패드들(540)은 상기 제1 기판(500)의 상기 제2 면(500b)에 평행한 방향(일 예로, 상기 제2 방향(D2))을 따라 서로 이격될 수 있다. 상기 복수의 관통 전극들(530)의 각각은 상기 제2 기판 패드들(540) 중 대응하는 제2 기판 패드(540)에 연결될 수 있다. 상기 제2 기판 패드들(540)은 도전 물질(일 예로, 금속)을 포함할 수 있다.
제1 범프들(550)이 상기 제1 기판(500)의 상기 제2 면(500b) 상에 배치될 수 있고, 상기 제2 기판 패드들(540)에 각각 연결될 수 있다. 상기 제1 범프들(550)은 상기 제2 기판 패드들(540) 상에 각각 배치될 수 있다. 상기 제1 범프들(550)은 도전 물질을 포함할 수 있고, 솔더볼, 범프, 및 필라 중 적어도 하나의 형태를 가질 수 있다.
상기 단위 칩 패키지(1000) 및 상기 추가적인 반도체 칩(600)이 상기 제1 기판(500)의 상기 제1 면(500a) 상에 실장될 수 있다. 상기 단위 칩 패키지(1000) 및 상기 추가적인 반도체 칩(600)은 상기 제1 기판(500)의 상기 제1 면(500a)에 평행한 방향(일 예로, 상기 제2 방향(D2)으로) 서로 이격될 수 있다. 일부 실시예들에 따르면, 상기 단위 칩 패키지(1000)는 도 1 내지 도 8을 참조하여 설명한 상기 반도체 패키지(1000)일 수 있다. 이 경우, 상기 단위 칩 패키지(1000)의 상기 하부 반도체 칩(100)이 상기 제1 기판(500)의 상기 제1 면(500a) 상에 배치될 수 있고, 상기 하부 반도체 칩(100)의 상기 하부 범프들(150)이 상기 제1 기판(500)의 상기 제1 기판 패드들(560) 중 대응하는 제1 기판 패드들(560)에 연결될 수 있다. 상기 단위 칩 패키지(1000)는 상기 하부 범프들(150) 및 상기 대응하는 제1 기판 패드들(560)을 통해 상기 제1 기판(500)의 상기 배선층(520)에 전기적으로 연결될 수 있다.
제1 언더필막(650)이 상기 단위 칩 패키지(1000)의 상기 하부 반도체 칩(100)과 상기 제1 기판(500) 사이에 개재할 수 있고, 상기 하부 반도체 칩(100)의 상기 하부 범프들(150)을 덮을 수 있다. 상기 제1 언더필막(650)은 에폭시 수지와 같은 절연성 고분자 물질을 포함할 수 있다.
상기 추가적인 반도체 칩(600)은 상기 단위 칩 패키지(1000)로부터 수평적으로 이격될 수 있다. 상기 추가적인 반도체 칩(600)은 상기 단위 칩 패키지(1000)의 상기 하부 반도체 칩(100)으로부터 수평적으로 이격되도록 실장될 수 있다. 상기 추가적인 반도체 칩(600)은 상기 추가적인 반도체 칩(600)의 일면 상에 배치되는 추가적인 칩 패드들(610), 및 상기 추가적인 칩 패드들(610)에 각각 연결된 추가적인 범프들(620)을 포함할 수 있다. 상기 추가적인 범프들(620)은 상기 제1 기판(500)의 상기 제1 기판 패드들(560) 중 대응하는 제1 기판 패드들(560)에 연결될 수 있다. 상기 추가적인 반도체 칩(600)은 상기 추가적인 칩 패드들(610), 상기 추가적인 범프들(620) 및 상기 대응하는 제1 기판 패드들(560)을 통해 상기 제1 기판(500)의 상기 배선층(520)에 전기적으로 연결될 수 있다.
제2 언더필막(660)이 상기 추가적인 반도체 칩(600)과 상기 제1 기판(500) 사이에 개재할 수 있고, 상기 추가적인 반도체 칩(600)의 상기 추가적인 범프들(620)을 덮을 수 있다. 상기 제2 언더필막(660)은 에폭시 수지와 같은 절연성 고분자 물질을 포함할 수 있다.
상기 단위 칩 패키지(1000) 및 상기 추가적인 반도체 칩(600)은 상기 제1 기판(500)의 상기 배선층(520) 내 상기 금속 패턴들을 통해 전기적으로 서로 연결될 수 있다. 일 예로, 상기 단위 칩 패키지(1000)는 고대역 메모리(HBM, High Bandwidth Memory) 칩일 수 있고, 상기 추가적인 반도체 칩(600)은 메모리 칩, 로직 칩, 어플리케이션 프로세서(AP) 칩, 또는 시스템 온 칩(SOC)일 수 있다.
도 13은 본 발명의 일부 실시예들에 따른 반도체 패키지의 단면도이다. 설명의 간소화를 위해, 도 1 내지 도 8, 및 도 12를 참조하여 설명한 반도체 패키지와 차이점을 주로 설명한다.
도 13을 참조하면, 반도체 패키지(1200)는 제2 기판(700), 및 상기 제2 기판(700) 상의 방열 구조체(800)를 더 포함할 수 있다. 도 1 내지 도 8, 및 도 12를 참조하여 설명한 반도체 패키지의 구성들이 상기 제2 기판(700) 상에, 그리고 상기 방열 구조체(800) 내부에 배치될 수 있다.
상기 제2 기판(700)은 상기 제2 기판(700)의 제1 면(700a)에 인접한 제1 하부 기판 패드들(710), 및 상기 제2 기판(700)의 제2 면(700b)에 인접한 제2 하부 기판 패드들(720)을 포함할 수 있다. 상기 제1 하부 기판 패드들(710)은 상기 제2 기판(700) 내 내부 배선들을 통해 상기 제2 하부 기판 패드들(720)에 전기적으로 연결될 수 있다. 상기 제1 및 제2 하부 기판 패드들(710, 720)은 도전 물질(일 예로, 금속)을 포함할 수 있다. 제2 범프들(730)이 상기 제2 기판(700)의 상기 제2 면(700b) 상에 배치될 수 있고, 상기 제2 하부 기판 패드들(720)에 각각 연결될 수 있다. 상기 제2 범프들(730)은 도전 물질을 포함할 수 있고, 솔더볼, 범프, 및 필라 중 적어도 하나의 형태를 가질 수 있다. 상기 제2 기판(900)은 일 예로, 인쇄회로기판, 반도체 칩, 또는 반도체 패키지일 수 있다.
상기 제1 기판(500)이 상기 제2 기판(700)의 상기 제1 면(700a) 상에 실장될 수 있다. 상기 제1 기판(500)의 상기 제1 범프들(550)이 상기 제2 기판(700)의 상기 제1 하부 기판 패드들(710) 중 대응하는 제1 하부 기판 패드들(710)에 연결될 수 있다. 상기 제1 기판(500)은 상기 제1 범프들(550) 및 상기 제1 하부 기판 패드들(710)을 통해 상기 제2 기판(700)에 전기적으로 연결될 수 있다.
하부 언더필막(740)이 상기 제1 기판(500)과 상기 제2 기판(700) 사이에 배치될 수 있고, 상기 제1 범프들(550)을 덮을 수 있다. 상기 하부 언더필막(740)은 에폭시 수지와 같은 절연성 고분자 물질을 포함할 수 있다.
상기 방열 구조체(800)는 상기 제2 기판(700)의 상기 제1 면(700a) 상에 배치될 수 있고, 도 1 내지 도 8, 및 도 12를 참조하여 설명한 반도체 패키지(1000/1100)의 구성들을 덮을 수 있다. 상기 방열 구조체(800)는 열전도성 물질을 포함할 수 있다. 상기 열전도성 물질은 금속(예를 들어, 구리 및/또는 알루미늄 등) 또는 탄소 함유 물질(예를 들어, 그래핀, 그라파이트, 및/또는 탄소 나노튜브 등)을 포함할 수 있다. 일 예로, 상기 방열 구조체(800)는 단일 금속층 또는 적층된 복수의 금속층들을 포함할 수 있다. 다른 예로, 상기 방열 구조체(800)는 히트 싱크(heat sink) 또는 히트파이프(heatpipe)를 포함할 수 있다. 또 다른 예로, 상기 방열 구조체(800)는 수냉(water cooling) 방식을 이용할 수도 있다.
상기 반도체 패키지(1200)는 상기 단위 칩 패키지(1000)와 상기 방열 구조체(800) 사이에 개재되는 열전도층(810)을 더 포함할 수 있다. 상기 열전도층(810)은 열 인터페이스 물질(Thermal interface material, TIM)을 포함할 수 있다. 상기 열 인터페이스 물질은 일 예로, 폴리머 및 열전도성 입자들을 포함할 수 있다. 상기 열전도성 입자들은 폴리머 내에 분산될 수 있다. 상기 단위 칩 패키지(1000)로부터 발생된 열은 상기 열전도층(810)을 통해 상기 방열 구조체(800)로 전달될 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.

Claims (20)

  1. 하부 반도체 칩;
    상기 하부 반도체 칩 상에 상기 하부 반도체 칩의 상면에 수직한 제1 방향으로 적층된 복수의 반도체 칩들;
    상기 복수의 반도체 칩들 중 최하층의 반도체 칩과 상기 하부 반도체 칩 사이, 및 상기 복수의 반도체 칩들 사이에 배치되는 복수의 연결 범프들;
    상기 복수의 연결 범프들의 각각의 측면을 덮는 보호막; 및
    상기 하부 반도체 칩 상에 상기 복수의 반도체 칩들의 측면들을 덮는 몰드막을 포함하되,
    상기 몰드막은 상기 최하층의 반도체 칩과 상기 하부 반도체 칩 사이, 및 상기 복수의 반도체 칩들 사이로 연장되고,
    상기 보호막은 상기 복수의 연결 범프들의 각각의 상기 측면과 상기 몰드막 사이에 개재되는 반도체 패키지.
  2. 청구항 1에 있어서,
    상기 보호막은 상기 복수의 연결 범프들의 각각의 상기 측면과 접촉하는 반도체 패키지.
  3. 청구항 2에 있어서,
    상기 보호막은 상기 몰드막과 접촉하는 반도체 패키지.
  4. 청구항 1에 있어서,
    상기 몰드막은 상기 복수의 반도체 칩들의 상기 측면들로부터 상기 최하층의 반도체 칩과 상기 하부 반도체 칩 사이, 및 상기 복수의 반도체 칩들 사이로 경계면 없이 연장되는 반도체 패키지.
  5. 청구항 1에 있어서,
    상기 복수의 반도체 칩들의 각각은 상기 제1 방향으로 서로 대향하는 상면 및 하면을 가지고,
    상기 보호막은 상기 복수의 반도체 칩들의 각각의 상기 상면과 상기 몰드막 사이, 및 상기 복수의 반도체 칩들의 각각의 상기 하면과 상기 몰드막 사이로 연장되는 반도체 패키지.
  6. 청구항 5에 있어서,
    상기 보호막은 상기 복수의 반도체 칩들의 상기 측면들과 상기 몰드막 사이로 연장되는 반도체 패키지.
  7. 청구항 1에 있어서,
    상기 최하층의 반도체 칩과 상기 하부 반도체 칩 사이, 또는 상기 복수의 반도체 칩들 사이의 상기 몰드막 내에 제공된 적어도 하나의 보이드(void)를 더 포함하는 반도체 패키지.
  8. 청구항 7에 있어서,
    상기 적어도 하나의 보이드는 상기 보호막의 적어도 일부를 노출하는 반도체 패키지.
  9. 청구항 1에 있어서,
    상기 보호막은 자기조립 단분자막을 포함하되,
    상기 자기조립 단분자막은 탄화수소사슬(hydrocarbon chain), 상기 탄화수소사슬의 일 단에 연결된 제1 반응기, 및 상기 탄화수소사슬의 타 단에 연결된 제2 반응기를 포함하고,
    상기 자기조립 단분자막은 상기 제1 반응기에 의해 상기 복수의 연결 범프들의 각각의 상기 측면에 화학흡착되는 반도체 패키지.
  10. 청구항 9에 있어서,
    상기 자기조립 단분자막은 상기 제2 반응기에 의해 상기 몰드막의 표면에 화학흡착되는 반도체 패키지.
  11. 청구항 9에 있어서,
    상기 보호막은 상기 자기조립 단분자막과 상기 몰드막 사이의 유기 절연막을 더 포함하는 반도체 패키지.
  12. 청구항 11에 있어서,
    상기 자기조립 단분자막은 상기 제2 반응기에 의해 상기 유기 절연막의 표면에 화학흡착되는 반도체 패키지.
  13. 청구항 1에 있어서,
    상기 보호막은 무기 절연물질을 포함하는 반도체 패키지.
  14. 하부 반도체 칩;
    상기 하부 반도체 칩 상에 상기 하부 반도체 칩의 상면에 수직한 제1 방향으로 적층된 복수의 반도체 칩들;
    상기 복수의 반도체 칩들 중 최하층의 반도체 칩과 상기 하부 반도체 칩 사이, 및 상기 복수의 반도체 칩들 사이에 배치되는 복수의 연결 범프들;
    상기 복수의 연결 범프들의 각각의 측면을 덮는 보호막;
    상기 복수의 반도체 칩들의 측면들을 덮고, 상기 최하층의 반도체 칩과 상기 하부 반도체 칩 사이, 및 상기 복수의 반도체 칩들 사이로 연장되는 몰드막; 및
    상기 최하층의 반도체 칩과 상기 하부 반도체 칩 사이, 또는 상기 복수의 반도체 칩들 사이의 상기 몰드막 내에 제공된 적어도 하나의 보이드(void)를 포함하되,
    상기 적어도 하나의 보이드는 상기 보호막의 적어도 일부를 노출하는 반도체 패키지.
  15. 청구항 14에 있어서,
    상기 복수의 연결 범프들은 상기 적어도 하나의 보이드를 사이에 두고 서로 이격되는 한 쌍의 연결 범프들을 포함하고,
    상기 보호막은 상기 한 쌍의 연결 범프들의 각각과 상기 적어도 하나의 보이드 사이에 개재되는 반도체 패키지.
  16. 청구항 15에 있어서,
    상기 적어도 하나의 보이드는 상기 한 쌍의 연결 범프들 사이의 상기 몰드막 내에 제공되고,
    상기 보호막은 상기 한 쌍의 연결 범프들의 각각과 상기 몰드막 사이로 연장되는 반도체 패키지.
  17. 청구항 14에 있어서,
    상기 복수의 반도체 칩들의 각각은 상기 제1 방향으로 서로 대향하는 상면 및 하면을 가지고,
    상기 복수의 연결 범프들의 각각은 상기 복수의 반도체 칩들의 각각의 상기 하면 상에 차례로 적층된 도전 필라, 솔더 범프 및 도전 패드를 포함하고,
    상기 보호막은 상기 솔더 범프의 측면을 덮고, 상기 도전 필라 및 상기 도전 패드의 측면들 상으로 연장되는 반도체 패키지.
  18. 청구항 17에 있어서,
    상기 도전 필라는 상기 복수의 반도체 칩들의 각각의 상기 하면에 인접하고,
    상기 도전 패드는 상기 복수의 반도체 칩들 중 대응하는 반도체 칩의 상면 또는 상기 하부 반도체 칩의 상기 상면에 인접하고,
    상기 솔더 범프는 상기 도전 필라와 상기 도전 패드 사이에 개재되는 반도체 패키지.
  19. 청구항 14에 있어서,
    상기 복수의 반도체 칩들의 각각은 상기 제1 방향으로 서로 대향하는 상면 및 하면을 가지고,
    상기 보호막은 상기 복수의 반도체 칩들의 각각의 상기 하면과 상기 몰드막 사이, 및 상기 복수의 반도체 칩들의 각각의 상기 상면과 상기 몰드막 사이로 연장되는 반도체 패키지.
  20. 하부 반도체 칩;
    상기 하부 반도체 칩 상에 상기 하부 반도체 칩의 상면에 수직한 제1 방향으로 적층된 복수의 반도체 칩들, 상기 복수의 반도체 칩들의 각각은 그 내부를 관통하는 칩 관통 전극들을 포함하는 것;
    상기 복수의 반도체 칩들 사이에 배치되는 복수의 연결 범프들;
    상기 복수의 연결 범프들의 각각의 측면을 덮는 보호막; 및
    상기 복수의 반도체 칩들의 측면들을 덮고, 상기 복수의 반도체 칩들 사이로 연장되는 몰드막을 포함하되,
    상기 칩 관통 전극들은 상기 복수의 연결 범프들 중 대응하는 연결 범프들에 각각 연결되고,
    상기 보호막은 상기 복수의 연결 범프들의 각각의 상기 측면과 상기 몰드막 사이에 개재되는 반도체 패키지.
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