KR20230048211A - 전자 장치 - Google Patents

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KR20230048211A
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transistor
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light emitting
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KR1020210131159A
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김현식
안태경
이대영
김상우
조상환
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삼성디스플레이 주식회사
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Abstract

전자 장치는 베이스 층, 상기 베이스 층 상에 배치되고 제1 개구부와 제2 개구부가 정의된 화소 정의막, 상기 베이스 층 상에 배치되고 상기 제1 개구부와 중첩하는 발광 소자, 상기 베이스 층 상에 배치되고 상기 제2 개구부와 중첩하고, 포토 다이오드 및 상기 포토 다이오드에 접촉하는 도전 패턴을 포함하는 광 감지 소자, 상기 발광 소자에 연결된 화소 트랜지스터, 및 상기 광 감지 소자에 연결된 센싱 트랜지스터를 포함하고, 상기 광 감지 소자는 상기 화소 트랜지스터가 배치된 층과 상기 발광 소자가 배치된 층 사이에 배치된다.

Description

전자 장치{ELECTRONIC DEVICE}
본 발명은 전자 장치에 관한 것으로, 상세하게는, 생체 정보 인식이 가능한 전자 장치에 관한 것이다.
영상 정보를 제공하기 위하여 다양한 형태의 전자 장치가 사용되고 있으며, 이러한 전자 장치는 사용자의 입력을 감지하는 등 사용자와 유기적으로 소통할 수 있는 다양한 기능을 제공한다. 특히 최근의 전자 장치들은 사용자의 지문을 감지하기 위한 기능을 함께 포함하고 있다.
지문 인식 방식으로는 전극들 사이에 형성된 정전용량 변화를 감지하는 정전용량 방식, 광 센서를 이용하여 입사되는 광을 감지하는 광 방식, 압전체 등을 활용하여 진동을 감지하는 초음파 방식 등이 있다. 한편, 광 방식의 센서를 포함하는 경우 외부광 등에 의한 노이즈를 차단하여 지문 인식 성능을 향상시키는 것이 필요하다.
본 발명은 생체 정보 인식을 위한 센서를 구비하는 표시 패널을 포함하는 전자 장치를 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 전자 장치는 베이스 층, 상기 베이스 층 상에 배치되고 제1 개구부와 제2 개구부가 정의된 화소 정의막, 상기 베이스 층 상에 배치되고 상기 제1 개구부와 중첩하는 발광 소자, 상기 베이스 층 상에 배치되고 상기 제2 개구부와 중첩하고, 포토 다이오드 및 상기 포토 다이오드에 접촉하는 도전 패턴을 포함하는 광 감지 소자, 상기 발광 소자에 연결된 화소 트랜지스터, 및 상기 광 감지 소자에 연결된 센싱 트랜지스터를 포함하고, 상기 광 감지 소자는 상기 화소 트랜지스터가 배치된 층과 상기 발광 소자가 배치된 층 사이에 배치된다.
상기 도전 패턴은 투명 도전성 산화물을 포함할 수 있다.
상기 화소 트랜지스터는 제1 반도체 패턴 및 제1 전극을 포함하고, 상기 센싱 트랜지스터는 상기 제1 반도체 패턴과 동일한 층 상에 배치된 반도체 패턴 및 상기 제1 전극과 동일한 층 상에 배치된 전극을 포함할 수 있다.
상기 제1 반도체 패턴에 접속된 제1 도전 패턴, 및 상기 센싱 트랜지스터의 반도체 패턴에 접속되고 상기 제1 도전 패턴과 동일한 층 상에 배치된 제2 도전 패턴을 더 포함하고,
상기 포토 다이오드는 상기 제2 도전 패턴에 접촉할 수 있다.
상기 제1 화소 트랜지스터와 전기적으로 연결된 제2 화소 트랜지스터를 더 포함하고, 상기 제2 화소 트랜지스터는 제2 반도체 패턴과 제2 전극을 포함하고, 상기 제2 반도체 패턴은 상기 제1 반도체 패턴과 상이한 물질을 포함할 수 있다.
상기 제2 반도체 패턴과 상기 제2 전극은 상기 제1 전극이 배치된 층과 상기 제1 도전 패턴이 배치된 층 사이에 배치될 수 있다.
본 발명의 일 실시예에 따른 전자 장치는 상기 제2 반도체 패턴 하 측에 배치된 금속 패턴을 더 포함하고, 상기 금속 패턴은 상기 제1 전극과 동일한 층에 배치될 수 있다.
상기 제2 반도체 패턴은 산화물 반도체를 포함하고 상기 제1 반도체 패턴은 폴리 실리콘을 포함할 수 있다.
상기 제1 도전 패턴과 상기 발광 소자 사이에 배치되고 상기 제1 도전 패턴과 상기 발광 소자에 접속된 제3 도전 패턴, 및 상기 광 감지 소자에 접속된 제4 도전 패턴을 더 포함하고, 상기 제3 도전 패턴과 상기 제4 도전 패턴은 동일한 층에 배치될 수 있다.
상기 발광 소자 상에 배치되고 블랙 매트릭스를 포함하는 컬러 필터층을 더 포함하고, 상기 블랙 매트릭스에는 상기 제1 개구부 및 상기 제2 개구부 각각에 중첩하는 개구부들이 정의될 수 있다.
상기 화소 정의막은 염료 또는 안료를 포함할 수 있다.
본 발명의 일 실시예에 따른 전자 장치는 상기 컬러 필터층과 상기 발광 소자 사이에 배치된 입력 감지층을 더 포함할 수 있다.
본 발명의 일 실시예에 따른 전자 장치는 베이스 층, 상기 베이스 층 상에 배치되고 화소 트랜지스터, 광 감지 소자, 및 상기 광 감지 소자와 접속된 센싱 트랜지스터를 포함하는 회로층, 상기 회로층 상에 배치되고 염료 또는 안료를 포함하며, 제1 개구부 및 상기 제1 개구부와 이격되어 상기 광 감지 소자와 중첩하는 제2 개구부가 정의된 화소 정의막, 상기 제1 개구부와 중첩하는 발광 소자, 상기 발광 소자 상에 배치된 봉지층, 및 상기 봉지층 상에 배치되고 블랙 매트릭스를 포함하는 컬러 필터층을 포함하고, 상기 광 감지 소자는, 상기 광 감지 소자 상에 배치된 포토 다이오드, 및 상기 포토 다이오드 상에 배치된 투명 전극을 포함한다.
상기 화소 트랜지스터 및 상기 센싱 트랜지스터는 동일한 층 상에 배치된 반도체 패턴과 동일한 층 상에 배치된 전극을 포함할 수 있다.
본 발명의 일 실시예에 따른 전자 장치는 상기 센싱 트랜지스터의 상기 반도체 패턴에 접속된 도전 패턴을 더 포함하고, 상기 포토 다이오드는 상기 도전 패턴 상에 접촉하여 배치될 수 있다.
본 발명의 일 실시예에 따른 전자 장치는 상기 화소 트랜지스터와 이격되고 상기 발광 소자에 연결된 제2 화소 트랜지스터를 더 포함하고, 상기 제2 화소 트랜지스터는 상기 반도체 패턴 및 상기 전극과 각각 상이한 층 상에 배치된 제2 반도체 패턴 및 제2 전극을 포함할 수 있다.
상기 제2 화소 트랜지스터는 산화물 반도체를 포함할 수 있다.
상기 화소 트랜지스터와 상기 센싱 트랜지스터는 폴리 실리콘을 포함할 수 있다.
상기 컬러 필터층과 상기 봉지층 사이에 배치된 입력 감지층을 더 포함할 수 있다.
본 발명에 따르면, 포토 다이오드를 포함하는 광 감지 소자를 표시 패널에 실장할 수 있다. 이에 따라, 사용자의 생체 정보를 인식하는 기능을 표시 패널에 내재화할 수 있어, 사용자의 편의성이 향상될 수 있다.
도 1은 본 발명의 일 실시예에 따른 전자 장치의 사시도이다.
도 2는 본 발명의 일 실시예에 따른 전자 장치의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.
도 4는 본 발명의 실시예들에 따른 표시 패널의 일부 영역을 확대한 평면도이다.
도 5는 본 발명의 일 실시예에 따른 화소 구동 회로 및 센서 구동 회로를 나타낸 회로도이다.
도 6은 본 발명의 일 실시예에 따른 전자 장치의 단면도이다.
도 7은 본 발명의 일 실시예에 따른 전자 장치의 단면도이다.
도 8a 내지 도 8m은 본 발명의 일 실시예에 따른 전자 장치의 제조 방법을 도시한 단면도들이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
"및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 이상적인 또는 지나치게 형식적인 의미로 해석되지 않는 한, 명시적으로 여기에서 정의될 수 있다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 일 실시예에 따른 전자 장치의 사시도이고, 도 2는 본 발명의 일 실시예에 따른 전자 장치의 단면도이다.
도 1 및 도 2를 참조하면, 전자 장치(EA)는 전기적 신호에 따라 활성화되는 장치일 수 있다. 예를 들어, 전자 장치(EA)는 스마트 폰, 스마트 워치, 태블릿, 노트북, 컴퓨터, 스마트 텔레비전 등의 전자 장치에 적용될 수 있다. 본 실시예에서, 전자 장치(EA)는 스마트 폰인 경우를 예시적으로 도시하였다.
전자 장치(EA)는 전면(IS)에 영상을 표시한다. 전면(IS)은 서로 교차하는 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의되는 평면일 수 있다. 본 실시예에서, 제3 방향(DR3)은 제1 방향(DR1) 및 제2 방향(DR2)에 각각 교차하며, 전자 장치(EA)의 두께 방향을 정의할 수 있다.
전면(IS)은 투과 영역(TA) 및 베젤 영역(BZA)으로 구분될 수 있다. 투과 영역(TA)은 영상들(IM)이 표시되는 영역일 수 있다. 사용자는 투과 영역(TA)을 통해 영상들(IM)을 시인한다. 본 실시예에서, 투과 영역(TA)은 꼭지점들이 둥근 사각 형상으로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 투과 영역(TA)은 다양한 형상을 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
베젤 영역(BZA)은 투과 영역(TA)에 인접한다. 베젤 영역(BZA)은 소정의 컬러를 가질 수 있다. 베젤 영역(BZA)은 투과 영역(TA)을 에워쌀 수 있다. 이에 따라, 투과 영역(TA)의 형상은 실질적으로 베젤 영역(BA)에 의해 정의될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 베젤 영역(BZA)은 투과 영역(TA)의 어느 일 측에만 인접하여 배치될 수도 있고, 생략될 수도 있다.
한편, 본 실시예에서, 전자 장치(EA)는 전면(IS)에 인가되는 외부 입력을 감지할 수 있다. 외부 입력은 본 실시예에서는 외부 입력으로 사용자의 손(US_F)으로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 외부 입력은 전자 장치(EA) 외부에서 제공되는 다양한 형태의 입력들을 포함할 수 있다. 예를 들어, 외부 입력은 사용자의 손 등 신체의 일부에 의한 접촉은 물론, 전자기 펜, 광, 열, 또는 압력 등 다양한 형태의 외부 입력들을 포함한다.
또한, 외부 입력의 인가는 전자 장치(EA)에 직접적인 접촉은 물론, 전자 장치(EA)에 근접하거나 소정의 거리로 인접하여 인가되는 외부 입력(예를 들어, 호버링)을 포함할 수 있다. 한편, 외부 입력이 감지되는 위치는 전면(IS)으로 예시적으로 도시하였으나, 이에 한정되지 않고 영상이 표시되는 영역과 반드시 일치하지는 않을 수도 있으며, 다양한 위치에 제공될 수 있다.
또한, 전자 장치(EA)는 사용자의 생체 정보를 감지할 수 있다. 생체 정보는 지문, 손금, 체온 등 사용자의 신체를 통해 감지될 수 있는 다양한 정보를 포함할 수 있다. 본 실시예에서, 생체 정보는 사용자의 손(US_F)을 통해 감지되는 지문일 수 있다. 본 실시예에서 생체 정보를 감지하기 위한 영역은 전면(IS)의 전 영역에 제공될 수 있다. 다만, 이는 예시적으로 설명한 것이고, 본 발명의 일 실시예에 따른 전자 장치(EA)는 생체 정보를 감지하기 위한 영역을 외부 입력의 감지 영역과 다른 일부 영역에 제공할 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
도 2를 참조하면, 전자 장치(EA)는 윈도우(WM), 전자 패널(EP), 및 하우징(EDC)을 포함할 수 있다. 본 실시예에서, 윈도우(WM)와 하우징(EDC)은 결합되어 표시 장치(DD)의 외관을 구성한다.
윈도우(WM)의 전면은 전자 장치(EA)의 전면(IS)을 정의한다. 윈도우(WM)는 광학적으로 투명한 절연 물질을 포함할 수 있다. 예를 들어, 윈도우(WM)는 유리 또는 플라스틱을 포함할 수 있다. 윈도우(WM)는 다층구조 또는 단층구조를 가질 수 있다. 예를 들어, 윈도우(WM)는 접착제로 결합된 복수 개의 플라스틱 필름을 포함하거나, 접착제로 결합된 유리 기판과 플라스틱 필름을 포함할 수 있다.
전자 패널(EP)은 표시 패널(EP) 및 입력 감지층(ISL)을 포함할 수 있다. 표시 패널(EP)은 전기적 신호에 따라 영상을 표시하고, 입력 감지층(ISL)은 외부에서 인가되는 외부 입력을 감지할 수 있다. 외부 입력은 외부에서 인가되는 입력은 다양한 형태로 제공될 수 있다.
본 발명의 일 실시예에 따른 표시 패널(EP)은 발광형 표시패널일 수 있고, 특별히 제한되지 않는다. 예컨대, 표시 패널(EP)은 유기발광 표시패널, 무기발광 표시패널 또는 퀀텀닷 발광 표시패널일 수 있다. 유기발광 표시 패널의 발광층은 유기발광물질을 포함할 수 있고, 무기발광 표시 패널의 발광층은 무기발광물질을 포함할 수 있다. 퀀텀닷 발광 표시 패널의 발광층은 퀀텀닷 및 퀀텀로드 등을 포함할 수 있다. 이하, 표시 패널(EP)은 유기발광 표시 패널로 설명된다.
표시 패널(EP)은 베이스층(BL), 회로층(EP_CL), 소자층(EP_ED), 및 봉지층(TFE)을 포함한다. 본 발명에 따른 표시 패널(EP)은 플렉서블(flexible) 표시 패널일 수 있다. 이에 따라, 표시 패널(EP)은 폴딩되거나 롤링될 수 있다. 다만, 이는 예시적으로 설명한 것이고, 표시 패널(EP)은 리지드(rigid) 표시 패널이거나 스트레쳐블(stretchable) 표시 패널일 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
베이스층(BL)은 합성수지층을 포함할 수 있다. 합성수지층은 폴리이미드계 수지층일 수 있고, 그 재료는 특별히 제한되지 않는다. 그밖에 베이스층(BL)은 유리 기판, 금속 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다.
회로층(EP_CL)은 베이스층(BL) 상에 배치된다. 회로층(EP_CL)은 적어도 하나의 절연층과 회로 소자를 포함한다. 이하, 회로층(EP_CL)에 포함된 절연층은 중간 절연층으로 지칭된다. 중간 절연층은 적어도 하나의 중간 무기막과 적어도 하나의 중간 유기막을 포함한다. 회로 소자는 영상을 표시하기 위한 복수개의 화소들 각각에 포함된 화소 구동 회로 및 외부 정보를 인식하기 위한 복수개의 센서들 각각에 포함된 센서 구동 회로 등을 포함할 수 있다. 외부 정보는 생체 정보일 수 있다.
한편, 회로층(EP_CL)은 센서를 포함할 수 있다. 센서는 지문 인식 센서, 근접 센서, 홍채 인식 센서 등일 수 있다. 또한, 센서는 광학 방식으로 생체 정보를 인식하는 광학식 센서일 수 있다. 광학식 지문 센서는 사용자의 지문에 의해 반사된 광을 감지할 수 있다. 본 발명의 일 예로, 광학식 지문 센서는 포토 다이오드를 포함할 수 있다. 한편, 회로층(EP_CL)은 화소 구동 회로 및 센서 구동 회로에 연결된 신호 라인들을 더 포함할 수 있다.
소자층(EP_ED)은 화소들 각각에 포함된 발광 소자를 포함할 수 있다. 발광 소자는 유기발광소자, 무기발광소자, 퀀텀닷 발광 소자를 포함할 수 있다.
봉지층(TFE)은 소자층(DP_ED)을 밀봉한다. 봉지층(TFE)은 적어도 하나의 유기막 및 적어도 하나의 무기막을 포함할 수 있다. 무기막은 무기 물질을 포함하고, 수분/산소로부터 소자층(DP_ED)을 보호할 수 있다. 무기막은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있으나, 이에 특별히 제한되지 않는다. 유기층은 유기 물질을 포함하고, 먼지 입자와 같은 이물질로부터 소자층(DP_ED)을 보호할 수 있다.
전자 패널(EP) 상에 입력 감지층(ISL)이 형성될 수 있다. 입력 감지층(ISL)은 봉지층(TFE) 상에 직접 배치될 수 있다. 본 발명의 일 실시예에 따르면, 입력 감지층(ISL)은 연속 공정에 의해 표시패널(DP) 상에 형성될 수 있다. 즉, 입력 감지층(ISL)이 표시 패널(DP) 상에 직접 배치되는 경우, 접착필름이 입력 감지층(ISL)과 봉지층(TFE) 사이에 배치되지 않는다. 그러나, 대안적으로 입력 감지층(ISL)과 표시 패널(DP) 사이에 내부 접착필름이 배치될 수 있다. 이 경우, 입력 감지층(ISL)은 표시 패널(DP)과 연속 공정에 의해 제조되지 않으며, 표시 패널(DP)과 별도의 공정을 통해 제조된 후, 내부 접착필름에 의해 표시 패널(DP)의 상면에 고정될 수 있다.
입력 감지층(ISL)은 외부의 입력(예를 들어, 사용자의 터치)을 감지하여 소정의 입력 신호로 변경하고, 입력 신호를 표시 패널(DP)에 제공할 수 있다. 입력 감지층(ISL)은 외부의 입력을 감지하기 위한 복수 개의 감지 전극들을 포함할 수 있다. 감지 전극들은 정전 용량 방식으로 외부의 입력을 감지할 수 있다. 표시 패널(DP)은 입력 감지층(ISL)으로부터 입력 신호를 제공받고, 입력 신호에 대응하는 영상을 생성할 수 있다. 한편, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 전자 장치에 있어서, 입력 감지층(ISL)은 생략될 수도 있다.
컬러 필터층(CFL)은 표시 패널(DP) 상에 배치될 수 있다. 본 발명의 일 예로, 컬러 필터층(CFL)은 입력 감지층(ISL) 상에 배치될 수 있다. 컬러 필터층(CFL)은 복수의 컬러필터 및 블랙 매트릭스를 포함할 수 있다. 한편, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 전자 장치에 있어서, 컬러 필터층(CFL)은 표시 패널(DP)과 입력 감지층(ISL) 사이에 배치되거나 생략될 수도 있다.
본 발명의 일 실시예에 따른 전자 장치(EA)는 접착층(AL)을 더 포함할 수 있다. 윈도우(WM)는 접착층(AL)에 의해 입력 감지층(ISL)에 부착될 수 있다. 접착층(AL)은 광학 투명 접착제(Optical Clear Adhesive), 광학 투명 접착 수지(Optically Clear Adhesive Resin) 또는 감압 접착제(PSA, Pressure Sensitive Adhesive)을 포함할 수 있다.
하우징(EDC)은 윈도우(WM)와 결합된다. 하우징(EDC)은 윈도우(WM)와 결합되어 소정의 내부 공간을 제공한다. 전자 패널(EP)은 내부 공간에 수용될 수 있다. 하우징(EDC)은 상대적으로 높은 강성을 가진 물질을 포함할 수 있다. 예를 들어, 하우징(EDC)은 유리, 플라스틱, 또는 금속을 포함하거나, 이들의 조합으로 구성된 복수 개의 프레임 및/또는 플레이트를 포함할 수 있다. 하우징(EDC)은 내부 공간에 수용된 전자 장치(EA)의 구성들을 외부 충격으로부터 안정적으로 보호할 수 있다. 도시되지 않았으나, 표시 모듈(DM)과 하우징(EDC) 사이에는 전자 장치(EA)의 전반적인 동작에 필요한 전원을 공급하는 배터리 모듈 등이 배치될 수 있다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 블록도이고, 도 4는 본 발명의 실시예들에 따른 표시 패널의 일부 영역을 확대한 평면도이다. 이하, 도 3 및 도 4를 참조하여 본 발명에 대해 설명한다.
도 3에 도시된 것과 같이, 표시 장치(DD)는 표시 패널(DP), 패널 드라이버, 및 구동 컨트롤러(100)를 포함한다. 본 발명의 일 예로, 패널 드라이버는 데이터 드라이버(200), 스캔 드라이버(300), 발광 드라이버(350), 전압 발생기(400) 및 리드아웃회로(500)를 포함한다.
구동 컨트롤러(100)는 영상 신호(RGB) 및 제어 신호(CTRL)를 수신한다. 구동 컨트롤러(100)는 데이터 드라이버(200)와의 인터페이스 사양에 맞도록 영상 신호(RGB)의 데이터 포맷을 변환한 영상 데이터 신호(DATA)를 생성한다. 구동 컨트롤러(100)는 제1 제어 신호(SCS), 제2 제어 신호(ECS), 제3 제어 신호(DCS) 및 제4 제어 신호(RCS)를 출력한다.
데이터 드라이버(200)는 구동 컨트롤러(100)로부터 제3 제어 신호(DCS) 및 영상 데이터 신호(DATA)를 수신한다. 데이터 드라이버(200)는 영상 데이터 신호(DATA)를 데이터 신호들로 변환하고, 데이터 신호들을 후술하는 복수 개의 데이터 라인들(DL1-DLm)에 출력한다. 데이터 신호들은 영상 데이터 신호(DATA)의 계조 값에 대응하는 아날로그 전압들이다.
스캔 드라이버(300)는 구동 컨트롤러(100)로부터 제1 제어 신호(SCS)를 수신한다. 스캔 드라이버(300)는 제1 제어 신호(SCS)에 응답해서 스캔 라인들로 스캔 신호들을 출력할 수 있다.
전압 발생기(400)는 표시 패널(DP)의 동작에 필요한 전압들을 발생한다. 이 실시예에서, 전압 발생기(400)는 제1 구동 전압(ELVDD), 제2 구동 전압(ELVSS), 제1 초기화 전압(VINT1), 제2 초기화 전압(VINT2), 리셋 전압(VRST)을 발생한다.
표시 패널(DP)은 투과 영역(TA)(도 1에 도시됨)에 대응하는 표시 영역(DA) 및 베젤 영역(BZA)(도 1에 도시됨)에 대응하는 비표시 영역(NDA)을 포함할 수 있다.
표시 패널(DP)은 표시 영역(DA)에 배치되는 복수의 화소들(PX) 및 표시 영역(DA)에 배치되는 복수의 센서들(FX)을 포함할 수 있다. 본 발명의 일 예로, 복수의 센서들(FX) 각각은 서로 인접하는 두 개의 화소(PX) 사이에 배치될 수 있다. 복수의 화소들(PX) 및 복수의 센서들(FX)은 제1 및 제2 방향(DR1, DR2) 상에서 교번적으로 배치될 수 있다.
표시 패널(DP)은 초기화 스캔 라인들(SIL1~SILn), 보상 스캔 라인들(SCL1~SCLn), 기입 스캔 라인들(SWL1~SWLn+1), 발광 제어 라인들(EML1~EMLn), 데이터 라인들(DL1~DLm) 및 리드아웃라인들(RL1~RLm)을 더 포함한다. 초기화 스캔 라인들(SIL1~SILn), 보상 스캔 라인들(SCL1~SCLn), 기입 스캔 라인들(SWL1~SWLn+1) 및 발광 제어 라인들(EML1~EMLn)은 제2 방향(DR2)으로 연장된다. 초기화 스캔 라인들(SIL1~SILn), 보상 스캔 라인들(SCL1~SCLn), 기입 스캔 라인들(SWL1~SWLn+1) 및 발광 제어 라인들(EML1~EMLn)은 제1 방향(DR1)으로 서로 이격되어 배열된다. 데이터 라인들(DL1~DLm) 및 리드아웃라인들(RL1~RLm)은 제1 방향(DR1)로 연장되며, 제2 방향(DR2)으로 서로 이격되어 배열된다.
복수의 화소들(PX)은 초기화 스캔 라인들(SIL1~SILn), 보상 스캔 라인들(SCL1~SCLn), 기입 스캔 라인들(SWL1~SWLn+1), 발광 제어 라인들(EML1~EMLn), 그리고 데이터 라인들(DL1~DLm)에 각각 전기적으로 연결된다. 복수의 화소들(PX) 각각은 4개의 스캔 라인들에 전기적으로 연결될 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 첫 번째 행의 화소들(PX)은 제1 초기화 스캔 라인(SIL1), 제1 보상 스캔 라인(SCL1), 제1 및 제2 기입 스캔 라인(SWL1, SWL2)에 연결될 수 있다. 또한, 두 번째 행의 화소들(PX)은 제2 초기화 스캔 라인(SIL2), 제2 보상 스캔 라인(SCL2), 제2 및 제3 기입 스캔 라인(SWL2, SWL3)에 연결될 수 있다.
복수의 센서들(FX)은 초기화 스캔 라인들(SIL1~SILn), 보상 스캔 라인들(SCL1~SCLn) 및 리드아웃라인들(RL1~RLm)에 각각 전기적으로 연결된다. 복수의 센서들(FX) 각각은 2개의 스캔 라인들에 전기적으로 연결될 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 첫 번째 행의 센서들(FX)은 제1 초기화 스캔 라인(SIL1) 및 제1 보상 스캔 라인(SCL1)에 연결될 수 있다. 또한, 두 번째 행의 센서들(FX)은 제2 초기화 스캔 라인(SIL2) 및 제2 보상 스캔 라인(SCL2)에 연결될 수 있다.
스캔 드라이버(300)는 표시 패널(DP)의 비표시 영역(NDA)에 배치될 수 있다. 스캔 드라이버(300)는 구동 컨트롤러(100)로부터 제1 제어 신호(SCS)를 수신한다. 제1 제어 신호(SCS)는 시작 신호 및 복수의 클럭 신호를 포함할 수 있다. 스캔 드라이버(300)는 제1 제어 신호(SCS)에 응답해서 초기화 스캔 라인들(SIL1~SILn)로 초기화 스캔 신호들을 출력하고, 보상 스캔 라인들(SCL1~SCLn)로 보상 스캔 신호들을 출력하며, 기입 스캔 라인들(SWL1~SWLn+1)로 기입 스캔 신호들을 출력할 수 있다.
발광 드라이버(350)는 표시 패널(DP)의 비표시 영역(NDA)에 배치될 수 있다. 발광 드라이버(350)는 구동 컨트롤러(100)로부터 제2 제어 신호(ECS)를 수신한다. 발광 드라이버(350)는 제2 제어 신호(ECS)에 응답해서 발광 제어 라인들(EML1~EMLn)로 발광 제어 신호들을 출력할 수 있다. 대안적으로, 스캔 드라이버(300)가 발광 제어 라인들(EML1~EMLn)에 연결될 수 있다. 이 경우, 스캔 드라이버(300)는 발광 제어 라인들(EML1~EMLn)로 발광 제어 신호들을 출력할 수 있다.
리드아웃회로(500)는 구동 컨트롤러(100)로부터 제4 제어 신호(RCS)를 수신한다. 리드아웃회로(500)는 제4 제어 신호(RCS)에 응답해서, 리드아웃라인들(RL1~RLm)로부터 감지 신호들을 수신할 수 있다. 리드아웃회로(500)는 리드아웃라인들(RL1~RLm)로부터 수신된 감지 신호들을 가공하고, 가공된 감지 신호들(S_FS)을 구동 컨트롤러(100)로 제공할 수 있다. 구동 컨트롤러(100)는 감지 신호들(S_FS)에 근거하여 생체 정보를 인식할 수 있다.
도 4를 참조하면, 표시 패널(DP)은 화소들(PXR, PXG, PXB) 및 센서들(FX)을 포함한다. 화소들(PXR, PXG, PXB) 각각은 발광 소자(ED_R, ED_G, ED_B) 및 화소 구동 회로(PDC)를 포함한다. 센서들(FX) 각각은 광 감지 소자(PE) 및 센서 구동 회로(SDC)를 포함한다.
화소들(PXR, PXG, PXB) 및 센서들(FX)은 제1 방향(DR1)으로 번갈아 배치되고, 제2 방향(DR2)으로 번갈아 배치된다. 화소들(PXR, PXG, PXB)은 제1 컬러(예를 들면, 레드(R))의 광을 출력하는 발광 소자(이하, 제1 발광 소자(ED_R)라 함)를 포함하는 제1 화소들(PXR), 제2 컬러(예를 들면, 그린(G))의 광을 출력하는 발광 소자(이하, 제2 발광 소자(ED_G)라 함)를 포함하는 제2 화소들(PXG) 및 제3 컬러(예를 들면, 블루(B))의 광을 출력하는 발광 소자(이하, 제3 발광 소자(ED_B)라 함)를 포함하는 제3 화소들(PXB)을 포함한다.
제1 및 제2 방향(DR1, DR2) 상에서, 제1 화소들(PXR) 및 제3 화소들(PXB)은 서로 교대로 반복되어 배치될 수 있다. 제2 화소들(PXG)은 제1 및 제2 방향(DR1, DR2)을 따라 배열될 수 있다.
제1 및 제2 방향(DR1, DR2) 상에서, 센서들(FX) 각각은 서로 인접하는 제1 화소(PXR) 및 제3 화소(PXB) 사이에 배치될 수 있다. 또한, 제1 및 제2 방향(DR1, DR2) 상에서, 센서들(FX) 각각은 두 개의 제2 화소들(PXG) 사이에 배치될 수 있다. 그러나, 화소들(PX) 및 센서들(FX)의 배열 구조는 이에 한정되지 않는다.
본 실시예에서, 제1 발광 소자(ED_R)는 제2 발광 소자(ED_G)보다 큰 사이즈를 가질 수 있다. 또한, 제3 발광 소자(ED_B)는 제1 발광 소자(ED_R)보다 크거나 동일한 사이즈를 가질 수 있다. 다만, 이는 예시적으로 도시한 것이고, 제1 내지 제3 발광 소자들(ED_R, ED_G, ED_B) 각각의 사이즈는 이에 한정되지 않으며, 다양하게 변형하여 적용될 수 있다. 예를 들어, 본 발명의 일 실시예에서 제1 내지 제3 발광 소자들(ED_R, ED_G, ED_B)은 서로 동일한 사이즈를 가질 수도 있다.
또한, 제1 내지 제3 발광 소자들(ED_R, ED_G, ED_B) 각각이 사각 형상을 갖는 것을 예시적으로 도시하였으나, 이에 제한되는 것은 아니고, 제1 내지 제3 발광 소자들(ED_R, ED_G, ED_B) 각각의 형상은 다각형, 원형, 타원형 등으로 다양하게 변형될 수 있다. 또한, 제1 내지 제3 발광 소자들(ED_R, ED_G, ED_B)의 형상은 서로 상이할 수도 있다. 즉, 제2 발광 소자(ED_G)는 원 형상을 갖고, 제1 및 제3 발광 소자들(ED_R, ED_B)는 사각 형상을 가질 수도 있다.
광 감지 소자(OPD)는 제1 및 제3 발광 소자(ED_R, ED_B)보다 작은 사이즈를 가질 수 있다. 본 발명의 일 예로, 광 감지 소자(OPD)는 제2 발광 소자(ED_G)보다 작거나 동일한 사이즈를 가질 수 있다. 그러나, 광 감지 소자(OPD)의 사이즈는 이에 한정되지 않으며, 다양하게 변형하여 적용될 수 있다. 광 감지 소자(OPD)는 사각 형상을 갖는 것을 예시적으로 도시하였으나, 이에 제한되는 것은 아니고, 광 감지 소자(OPD)의 형상은 다각형, 원형, 타원형 등으로 다양하게 변형될 수 있다.
제1 내지 제3 발광 소자들(ED_R, ED_G, ED_B) 각각은 대응하는 화소 구동 회로(PDC)와 전기적으로 연결된다. 화소 구동 회로(PDC)는 복수의 트랜지스터들 및 커패시터를 포함할 수 있다. 제1 내지 제3 발광 소자들(ED_R, ED_G, ED_B) 각각에 연결된 화소 구동 회로들(PDC)은 동일한 회로 구성을 가질 수 있다.
광 감지 소자(PE)는 대응하는 센서 구동 회로(SDC)와 전기적으로 연결된다. 센서 구동 회로(SDC)는 복수의 트랜지스터들을 포함할 수 있다. 본 발명의 일 예로, 센서 구동 회로(SDC)와 화소 구동 회로(PDC)는 동일한 공정을 통해 동시에 형성될 수 있다. 또한, 스캔 드라이버(300)는 화소 구동 회로(PDC) 및 센서 구동 회로(SDC)와 동일한 공정을 통해 형성된 트랜지스터들을 포함할 수 있다.
화소 구동 회로(PDC)는 전압 발생기(400)로부터 제1 구동 전압(ELVDD), 제2 구동 전압(ELVSS), 제1 및 제2 초기화 전압(VINT1, VINT2)을 수신한다. 센서 구동 회로(SDC)는 전압 발생기(400)로부터 제1 구동 전압(ELVDD), 제2 구동 전압(ELVSS), 및 리셋 전압(VRST)을 수신한다. 화소 구동 회로(PDC) 및 센서 구동 회로(SDC)에 대한 상세한 설명은 후술하기로 한다.
도 5는 본 발명의 일 실시예에 따른 화소 구동 회로 및 센서 구동 회로를 나타낸 회로도이다. 도 5에는 도 3에 도시된 복수의 화소들(PX) 중 하나의 화소(PXij)의 등가 회로도가 예시적으로 도시되었다. 복수의 화소들(PX) 각각은 동일한 회로 구조를 가지므로, 상기 화소(PXij)에 대한 회로 구조의 설명으로 나머지 화소들에 대한 구체적인 설명은 생략한다. 또한, 도 5에는 도 3에 도시된 복수의 센서들(FX) 중 하나의 센서(FXij)의 등가 회로도가 예시적으로 도시되었다. 복수의 센서들(FX) 각각은 동일한 회로 구조를 가지므로, 상기 센서(FXij)에 대한 회로 구조의 설명으로 나머지 화소들에 대한 구체적인 설명은 생략하기로 한다.
도 5를 참조하면, 상기 화소(PXij)는 데이터 라인들(DL1~DLm) 중 i번째 데이터 라인(DLi)(이하, 데이터 라인), 초기화 스캔 라인들(SIL1~SILn) 중 j번째 초기화 스캔 라인(SILj)(이하, 초기화 스캔 라인), 보상 스캔 라인들(SCL1~SCLn) 중 j번째 보상 스캔 라인(SCLj)(이하, 보상 스캔 라인), 기입 스캔 라인들(SWL1~SWLn) 중 j번째 및 j+1번째 스캔 라인(SWLj, SWLj+1)(이하, 제1 및 제2 기입 스캔 라인), 발광 제어 라인들(EML1~EMLn) 중 j번째 발광 제어 라인(EMLj)(이하, 발광 제어 라인)에 접속된다.
화소(PXij)는 발광 소자(ED) 및 화소 구동 회로(PDC)를 포함한다. 발광 소자(ED)는 발광 다이오드일 수 있다. 본 발명의 일 예로, 발광 소자(ED)는 유기 발광층을 포함하는 유기발광 다이오드일 수 있다.
화소 구동 회로(PDC)는 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 및 하나의 커패시터(Cst)를 포함한다. 제1 내지 제7 트랜지스터들(T1~T7) 각각은 저온 폴리 실리콘(low-temperature polycrystalline silicon, LTPS) 반도체층을 갖는 트랜지스터일 수 있다. 제1 내지 제7 트랜지스터들(T1~T7) 중 일부는 P-타입 트랜지스터일 수 있고, 나머지 일부는 N-타입 트랜지스터일 수 있다. 예를 들어, 제1 내지 제7 트랜지스터들(T1~T7) 중 제1, 제2, 제5 내지 제7 트랜지스터(T1, T2, T5~T7)는 PMOS 트랜지스터이고, 제3 및 제4 트랜지스터(T3, T4)는 산화물 반도체를 반도체층으로 하는 NMOS 트랜지스터일 수 있다. 일 실시예에서, 제1 내지 제7 트랜지스터들(T1~T7) 중 적어도 하나가 N-타입 트랜지스터이고, 나머지는 P-타입 트랜지스터일 수 있다. 본 발명에 따른 화소 구동 회로(PDC)의 구성은 도 5에 도시된 실시예에 제한되지 않는다. 도 5에 도시된 화소 구동 회로(PDC)는 하나의 예시에 불과하고 화소 구동 회로(PDC)의 구성은 변형되어 실시될 수 있다. 예를 들어, 제1 내지 제7 트랜지스터들(T1~T7) 모두가 P-타입 트랜지스터이거나 N-타입 트랜지스터일 수 있다.
초기화 스캔 라인(SILj), 보상 스캔 라인(SCLj), 제1 및 제2 기입 스캔 라인(SWLj, SWLj+1) 및 발광 제어 라인(EMLj)은 각각 j번째 초기화 스캔 신호(GIj, 이하, 초기화 스캔 신호라 함), j번째 보상 스캔 신호(GCj, 이하, 보상 스캔 신호라 함), j번째 및 j+1번째 기입 스캔 신호(SWj, GWj+1)(이하, 제1 및 제2 기입 스캔 신호라 함), 그리고 j번째 발광 제어 신호(EMj, 이하, 발광 제어 신호라 함)를 화소(PXij)로 전달할 수 있다. 데이터 라인(DLi)은 데이터 신호(Di)를 화소(PXij)로 전달한다. 데이터 신호(Di)는 표시 장치(DD, 도 3 참조)에 입력되는 영상 신호(RGB)에 대응하는 전압 레벨을 가질 수 있다.
제1 및 제2 구동 전압 라인들(VL1, VL2) 각각은 제1 구동 전압(ELVDD) 및 제2 구동 전압(ELVSS)을 화소(PXij)로 전달할 수 있다. 또한, 제1 및 제2 초기화 전압 라인들(VL3, VL4)은 각각 제1 초기화 전압(VINT1) 및 제2 초기화 전압(VINT2)을 화소(PXij)로 전달할 수 있다.
제1 트랜지스터(T1)는 제1 구동 전압(ELVDD)을 수신하는 제1 구동 전압 라인(VL1)과 발광 소자(ED) 사이에 접속된다. 제1 트랜지스터(T1)는 제5 트랜지스터(T5)를 경유하여 제1 구동 전압 라인(VL1)과 연결된 제1 전극, 제6 트랜지스터(T6)를 경유하여 발광 소자(ED)의 애노드(anode)와 전기적으로 연결된 제2 전극, 커패시터(Cst)의 일단과 연결된 제3 전극을 포함한다. 제1 트랜지스터(T1)는 제2 트랜지스터(T2)의 스위칭 동작에 따라 데이터 라인(DLi)이 전달하는 데이터 신호(Di)를 전달받아 발광 소자(ED)에 구동 전류(Id)를 공급할 수 있다.
제2 트랜지스터(T2)는 데이터 라인(DLi)과 제1 트랜지스터(T1)의 제1 전극 사이에 접속된다. 제2 트랜지스터(T2)는 데이터 라인(DLi)과 연결된 제1 전극, 제1 트랜지스터(T1)의 제1 전극과 연결된 제2 전극 및 제1 기입 스캔 라인(SWLj)과 연결된 제3 전극을 포함한다. 제2 트랜지스터(T2)는 제1 기입 스캔 라인(SWLj)을 통해 전달받은 제1 기입 스캔 신호(SWj)에 따라 턴 온되어 데이터 라인(DLi)으로부터 전달된 데이터 신호(Di)를 제1 트랜지스터(T1)의 제1 전극으로 전달할 수 있다.
제3 트랜지스터(T3)는 상기 제1 트랜지스터(T1)의 제2 전극과 제1 노드(N1) 사이에 접속된다. 제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 제3 전극과 연결된 제1 전극, 제1 트랜지스터(T1)의 제2 전극과 연결된 제2 전극, 보상 스캔 라인(SCLj)과 연결된 제3 전극을 포함한다. 제3 트랜지스터(T3)는 보상 스캔 라인(SCLj)을 통해 전달받은 보상 스캔 신호(GCj)에 따라 턴 온되어 제1 트랜지스터(T1)의 제3 전극과 제2 전극을 서로 연결하여 제1 트랜지스터(T1)를 다이오드 연결시킬 수 있다.
제4 트랜지스터(T4)는 제2 초기화 전압(VINT2)이 인가되는 제2 초기화 라인(VL4)과 제1 노드(N1) 사이에 접속된다. 제4 트랜지스터(T4)는 제1 트랜지스터(T1)의 제3 전극과 연결된 제1 전극, 제2 초기화 전압(VINT2)이 전달되는 제2 초기화 전압 라인(VL4)과 연결된 제2 전극 및 초기화 스캔 라인(SILj)과 연결된 제3 전극을 포함한다. 제4 트랜지스터(T4)는 초기화 스캔 라인(SILj)을 통해 전달받은 초기화 스캔 신호(GIj)에 따라 턴 온된다. 턴 온된 제4 트랜지스터(T4)는 제2 초기화 전압(VINT2)을 제1 트랜지스터(T1)의 제3 전극에 전달하여 제1 트랜지스터(T1)의 제3 전극의 전위(즉, 제1 노드(N1)의 전위)를 초기화시킨다.
제5 트랜지스터(T5)는 제1 구동 전압 라인(VL1)과 연결된 제1 전극, 제1 트랜지스터(T1)의 제1 전극과 연결된 제2 전극 및 발광 제어 라인(EMLj)에 연결된 제3 전극을 포함한다. 제5 트랜지스터(T5)는 제1 발광 제어 트랜지스터로 지칭될 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 제2 전극과 연결된 제1 전극, 발광 소자(ED)의 애노드에 연결된 제2 전극 및 발광 제어 라인(EMLj)에 연결된 제3 전극을 포함한다. 제6 트랜지스터(T6)는 제2 발광 제어 트랜지스터로 지칭될 수 있다.
제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 발광 제어 라인(EMLj)을 통해 전달받은 발광 제어 신호(EMj)에 따라 동시에 턴 온된다. 턴-온된 제5 트랜지스터(T5)를 통해 인가된 제1 구동 전압(ELVDD)은 다이오드 연결된 제1 트랜지스터(T1)를 통해 보상된 후 발광 소자(ED)에 전달될 수 있다.
제7 트랜지스터(T7)는 제1 초기화 전압(VINT1)이 전달되는 제1 초기화 전압 라인(VL3)에 연결된 제1 전극, 제6 트랜지스터(T6)의 제2 전극과 연결된 제2 전극 및 제2 기입 스캔 라인(SWLj+1)과 연결된 제3 전극을 포함한다. 제1 초기화 전압(VINT1)은 제2 초기화 전압(VINT2)보다 낮거나 같은 전압 레벨을 가질 수 있다.
커패시터(Cst)의 일단은 앞에서 설명한 바와 같이 제1 트랜지스터(T1)의 제3 전극과 연결되어 있고, 타단은 제1 구동 전압 라인(VL1)과 연결되어 있다. 발광 소자(ED)의 캐소드(cathode)는 제2 구동 전압(ELVSS)을 전달하는 제2 구동 전압 라인(VL2)과 연결될 수 있다. 제2 구동 전압(ELVSS)은 제1 구동 전압(ELVDD)보다 낮은 전압 레벨을 가질 수 있다. 본 발명의 일 예로, 제2 구동 전압(ELVSS)은 제1 및 제2 초기화 전압(VINT1, VINT2)보다 낮은 전압 레벨을 가질 수 있다.
초기화 스캔 라인(SILj)을 통해 하이 레벨의 초기화 스캔 신호(GIj)가 제공되면, 하이 레벨의 초기화 스캔 신호(GIj)에 응답해서 제4 트랜지스터(T4)가 턴-온된다. 제2 초기화 전압(VINT2)은 턴-온된 제4 트랜지스터(T4)를 통해 제1 트랜지스터(T1)의 제3 전극에 전달되고, 제2 초기화 전압(VINT2)에 의해 제1 노드(N1)가 초기화된다. 따라서, 초기화 스캔 신호(GIj)의 하이 레벨 구간은 화소(PXij)의 초기화 구간일 수 있다.
다음, 보상 스캔 라인(SCLj)을 통해 하이 레벨의 보상 스캔 신호(GCj)가 공급되면 제3 트랜지스터(T3)가 턴-온된다. 제1 트랜지스터(T1)는 턴-온된 제3 트랜지스터(T3)에 의해 다이오드 연결되고, 순방향으로 바이어스된다. 또한, 로우 레벨의 제1 기입 스캔 신호(SWj)에 의해 제2 트랜지스터(T2)가 턴-온된다. 그러면, 데이터 라인(DLi)으로부터 공급된 데이터 신호(Di)에서 제1 트랜지스터(T1)의 문턱 전압(Vth, threshold voltage)만큼 감소한 보상 전압이 제1 트랜지스터(T1)의 제3 전극에 인가된다.
커패시터(Cst)의 양단에는 제1 구동 전압(ELVDD)과 보상 전압("Di-Vth")이 인가되고, 커패시터(Cst)에는 양단 전압 차에 대응하는 전하가 저장될 수 있다. 여기서, 보상 스캔 신호(GCj)의 하이 레벨 구간은 화소(PXij)의 보상 구간으로 지칭될 수 있다.
한편, 제7 트랜지스터(T7)는 제2 기입 스캔 라인(SWLj+1)을 통해 로우 레벨의 제2 기입 스캔 신호(GWj+1)를 공급받아 턴-온된다. 제7 트랜지스터(T7)에 의해 구동 전류의 일부는 바이패스 전류로서 제7 트랜지스터(T7)를 통해 빠져나갈 수 있다.
블랙 영상을 표시하는 제1 트랜지스터(T1)의 최소 전류가 구동 전류로 흐를 경우에도 발광 소자(ED)가 발광하게 된다면 제대로 블랙 영상이 표시되지 않는다. 따라서, 본 발명의 일 실시예에 따른 화소(PXij) 내 제7 트랜지스터(T7)는 제1 트랜지스터(T1)의 최소 전류의 일부를 바이패스 전류(Ibp)로서 발광 소자(ED) 쪽의 전류 경로 외의 다른 전류 경로로 분산시킬 수 있다. 여기서 제1 트랜지스터(T1)의 최소 전류란 제1 트랜지스터(T1)의 게이트-소스 전압(Vgs)이 문턱 전압(Vth)보다 작아서 제1 트랜지스터(T1)가 오프되는 조건에서의 전류를 의미한다. 이렇게 제1 트랜지스터(T1)를 오프시키는 조건에서의 최소 구동 전류가 발광 소자(ED)에 전달되어 블랙 휘도의 영상으로 표현된다. 블랙 영상을 표시하는 최소 구동 전류가 흐르는 경우 바이패스 전류의 우회 전달의 영향이 큰 반면, 일반 영상 또는 화이트 영상과 같은 영상을 표시하는 큰 구동 전류가 흐를 경우에는 바이패스 전류의 영향이 거의 없다고 할 수 있다. 따라서, 블랙 영상을 표시하는 구동 전류가 흐를 경우에 구동 전류로부터 제7 트랜지스터(T7)를 통해 빠져나온 바이패스 전류의 전류량만큼 감소된 발광 소자(ED)의 발광 전류는 블랙 영상을 확실하게 표현할 수 있는 수준으로 최소의 전류량을 가지게 된다. 따라서, 제7 트랜지스터(T7)를 이용하여 정확한 블랙 휘도 영상을 구현하여 콘트라스트비를 향상시킬 수 있다.
다음, 발광 제어 라인(EMLj)으로부터 공급되는 발광 제어 신호(EMj)가 하이 레벨에서 로우 레벨로 변경된다. 로우 레벨의 발광 제어 신호(EMj)에 의해 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴 온 된다. 그러면, 제1 트랜지스터(T1)의 제3 전극의 전압과 제1 구동 전압(ELVDD) 간의 전압 차에 따르는 구동 전류가 발생하고, 제6 트랜지스터(T6)를 통해 구동 전류가 발광 소자(ED)에 공급되어 발광 소자(ED)에 발광 전류가 흐른다.
센서(FXij)는 리드아웃라인들(RL1~RLm) 중 i번째 리드아웃라인(RLi)(이하, 리드아웃라인이라 함), j-1번째 기입 스캔 신호 라인(SWLj-1), 및 j번째 신호 라인(SLj, 이하 신호 라인)에 접속된다. 또한, 상기 센서(FXij)는 제1 내지 제3 센서 구동 전압 라인들(VL5, VL6, VL7)에 접속될 수 있다.
센서(FXij)는 광 감지 소자(PE) 및 센서 구동 회로(SDC)를 포함한다. 광 감지 소자(PE)는 포토 다이오드(photo-diode)를 포함할 수 있다. 본 발명의 일 예로, 광 감지 소자(PE)는 광전 변환층으로 무기 물질을 포함하는 포토 다이오드를 포함할 수 있다. 광 감지 소자(PE)의 애노드는 제1 센싱 노드(SN1)에 연결되고, 캐소드는 제3 센서 구동 전압 라인(VL7)과 연결될 수 있다. 제3 센서 구동 전압 라인(VL7)은 바이어스 전압(Vbias)을 제공한다.
센서 구동 회로(SDC)는 3개의 트랜지스터들(ST1~ST3)을 포함한다. 3개의 트랜지스터들(ST1~ST3)은 각각 증폭 트랜지스터(ST1), 출력 트랜지스터(ST2), 및 리셋 트랜지스터(ST3)일 수 있다. 증폭 트랜지스터(ST1), 출력 트랜지스터(ST2), 리셋 트랜지스터(ST3) 중 일부는 P-타입 트랜지스터일 수 있고, 일부는 N-타입 트랜지스터일 수 있다. 본 발명의 일 예로, 증폭 트랜지스터(ST1) 및 출력 트랜지스터(ST2)는 PMOS 트랜지스터일 수 있고, 리셋 트랜지스터(ST3)는 NMOS 트랜지스터일 수 있다. 그러나, 이에 한정되는 것은 아니고, 증폭 트랜지스터(ST1), 출력 트랜지스터(ST2), 및 리셋 트랜지스터(ST3)가 모두 N-타입 트랜지스터이거나, 모두 P-타입 트랜지스터일 수도 있다.
본 발명에 따른 센서 구동 회로(SDC)의 회로 구성은 도 5에 제한되지 않는다. 도 5에 도시된 센서 구동 회로(SDC)는 하나의 예시에 불과하고 센서 구동 회로(SDC)의 구성은 변형되어 실시될 수 있다.
증폭 트랜지스터(ST1)는 제1 센싱 구동 전압 라인(VL5)에 연결된 제1 전극, 출력 트랜지스터(ST2)와 연결된 제2 전극 및 제1 센싱 노드(SN1)와 연결된 제3 전극을 포함한다. 제1 센싱 구동 전압 라인(VL5)은 다양한 전압을 제공할 수 있다. 예를 들어, 제1 센싱 구동 전압 라인(VL5)은 게이트 로우 전압(VGL), 초기화 전압(VINT), 또는 제1 구동 전압(ELVDD)을 제공할 수 있다. 본 실시예에서, 제1 센싱 구동 전압 라인(VL5)은 제1 구동 전압(ELVDD)을 제공하는 것으로 도시되었다. 증폭 트랜지스터(ST1)는 제1 센싱 노드(SN1)의 전위에 따라 턴 온되어 출력 트랜지스터(ST2)로 제1 구동 전압(ELVDD)을 인가할 수 있다.
한편, 제1 센싱 구동 전압 라인(VL5)이 제1 구동 전압(ELVDD)을 제공하는 경우, 제1 센싱 구동 전압 라인(VL5)은 제1 구동 전압 라인(VL1)과 동일할 수 있으나, 이에 한정되지 않고 제1 센싱 구동 전압 라인(VL5)은 제1 구동 전압 라인(VL1)과 독립적으로 형성될 수도 있으며 어느 하나의 실시예로 한정되지 않는다.
출력 트랜지스터(ST2)는 증폭 트랜지스터(ST1)와 연결된 제1 전극, 리드아웃라인(RLi)과 연결된 제2 전극, 및 j-1번째 기입 스캔 신호(GWj-1)를 수신하는 j-1번째 기입 스캔 라인(SWLj-1)에 연결된 제3 전극을 포함한다. 출력 트랜지스터(ST2)는 j-1번째 기입 스캔 신호(GWj-1)에 응답해서 감지 신호(VRi)를 리드아웃라인(RLi)으로 전달할 수 있다.
리셋 트랜지스터(ST3)는 리셋 전압(VRST)을 수신하는 제2 센싱 구동 전압 라인(VL6)에 연결된 제1 전극, 제1 센싱 노드(SN1)와 연결된 제2 전극, 및 리셋 신호(RESET)를 수신하는 신호 라인(SLj)에 연결된 제3 전극을 포함한다. 리셋 트랜지스터(ST3)는 리셋 신호(RESET)에 응답해서 제1 센싱 노드(SN1)의 전위를 리셋 전압(VRST)으로 리셋시킬 수 있다. 본 발명의 일 예로, 리셋 전압(VRST)은 제2 구동 전압(ELVSS)보다 낮은 전압 레벨을 가질 수 있다. 예를 들어 리셋 전압(VRST)은 게이트 로우 전압(VGL)일 수 있다. 다만, 이는 예시적으로 설명한 것이고, 리셋 전압(VRST)은 제1 센싱 노드(SN1)를 리셋 시킬 수 있는 다양한 전압일 수 있으며, 어느 하나의 실시예로 한정되지 않는다. 한편, 도시되지 않았으나, 리셋 트랜지스터(ST3)는 제2 센싱 구동 전압 라인(VL6)과 제1 센싱 노드(SN1) 사이에서 직렬 연결된 복수의 서브 리셋 트랜지스터를 포함할 수도 있다.
본 실시예에서, 리셋 트랜지스터(ST3)을 턴 온시키는 신호 라인(SLj)은 화소 구동 회로(PDC)에 연결된 스캔 라인들(예를 들어, 기입 스캔 라인, 보상 스캔 라인, 및 초기화 스캔 라인)과 독립적으로 제공될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 신호 라인(SLj)은 스캔 라인들 중 일부를 이용하여 제공되고 리셋 신호(RESET)는 스캔 신호들 중 어느 하나일 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
광감지 소자(PE)는 화소(PXij)의 발광 소자(ED)로부터 출력된 광이 사용자의 손으로부터 반사되어 입사되는 광을 수신하여 지문 정보를 감지할 수 있다. 구체적으로, 사용자의 손(US_F: 도 1 참조)이 전면(IS: 도 1 참조)을 터치하면, 광감지 소자(PE)는 지문의 융선(ridge) 또는 융선 사이의 골(valley)에 의해 반사된 광에 대응하는 광전하들을 생성하고, 생성된 광전하들은 제1 센싱 노드(SN1)에 축적될 수 있다.
증폭 트랜지스터(ST1)는 제3 전극으로 입력되는 제1 센싱 노드(SN1)의 전하량에 비례하여 소오스-드레인 전류를 발생시키는 소오스 팔로워 증폭기(source follower amplifier)일 수 있다.
이와 같이 표시 패널(DP)에는 화소(PXij) 및 센서(FXij)가 구비되고, 표시 패널(DP)에 형성된 신호 라인을 통해 센서(FXij)가 구동될 수 있다. 이에 따라, 별도의 접착층 등을 통한 센서 조립 공정이 생략될 수 있다. 또한, 하나의 패널을 통해 영상을 표시하는 것과 동시에 사용자의 생체 정보를 감지할 수 있어, 사용자의 편의성이 증대된 전자 장치가 제공될 수 있다.
도 6은 본 발명의 일 실시예에 따른 전자 장치의 단면도이다. 이하, 도 6을 참조하여 본 발명에 대해 설명한다.
도 6에 도시된 바와 같이, 전자 장치(EA)는 베이스 층(10), 표시 패널(DP), 및 컬러 필터층(CFL)을 포함한다. 베이스 층(10)은 도 2에 도시된 베이스 층(BL)과 대응될 수 있다.
베이스 층(10)은 합성 수지층을 포함할 수 있다. 합성수지층은 열 경화성 수지를 포함할 수 있다. 특히, 합성수지층은 폴리이미드계 수지층일 수 있고, 그 재료는 특별히 제한되지 않는다. 합성수지층은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다. 그밖에 베이스 층(10)은 유리 기판, 금속 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다.
베이스 층(10) 상에 회로층(DP_CL)이 배치된다. 회로층(DP_CL)은 복수의 절연층들(21, 22, 23, 24, 25, 26, 27, 28, 29), 복수의 구동 소자들(ST, SC, T1, T2), 및 광 감지 소자(PE)를 포함할 수 있다. 절연층들(21, 22, 23, 24, 25, 26, 27, 28, 29)은 제1 내지 제9 절연층들(21, 22, 23, 24, 25, 26, 27, 28, 29)을 포함하고, 구동 소자들(ST, SC, T1, T2)은 센싱 트랜지스터(ST), 센싱 커패시터(SC), 제1 화소 트랜지스터(T1), 및 제2 화소 트랜지스터(T2)를 포함할 수 있다.
제1 절연층(21)은 무기층을 포함할 수 있다. 무기층은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 무기층은 다층으로 형성될 수 있다. 다층의 무기층들은 배리어층(barrier layer) 및/또는 버퍼층(buffer layer)을 구성할 수 있다. 배리어층과 버퍼층은 선택적으로 배치될 수 있다.
배리어층은 외부로부터 이물질이 유입되는 것을 방지한다. 배리어층은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함할 수 있다. 이들 각각은 복수 개 제공될 수 있고, 실리콘옥사이드층들과 실리콘나이트라이드층들은 교번하게 적층될 수 있다.
버퍼층은 배리어층 상에 배치될 수 있다. 버퍼층은 베이스층과 반도체 패턴 및/또는 도전패턴 사이의 결합력을 향상시킨다. 버퍼층은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함할 수 있다. 실리콘옥사이드층과 실리콘나이트라이드층은 교번하게 적층될 수 있다.
제1 화소 트랜지스터(T1)는 도 5에 도시된 제1 트랜지스터(T1)와 대응될 수 있다. 제1 화소 트랜지스터(T1)는 제1 제어 전극(G1) 및 제1 반도체 패턴(A1)을 포함한다. 제1 반도체 패턴(A1)은 제1 절연층(21)과 제2 절연층(22) 사이에 배치되고, 제1 제어 전극(G1)은 제2 절연층(22)과 제3 절연층(23) 사이에 배치된다.
제1 반도체 패턴(A1)은 반도체 물질을 포함할 수 있다. 예를 들어, 제1 반도체 패턴(A1)은 폴리 실리콘을 포함할 수 있다. 다만, 이는 예시적으로 설명한 것이고, 제1 반도체 패턴(A1)은 비정질 실리콘, 단결정 실리콘, 또는 산화물 반도체를 포함할 수도 있으며 어느 하나의 실시예로 한정되지 않는다.
본 실시예에서, 제1 반도체 패턴(A1)은 채널, 소스, 및 드레인을 포함할 수 있다. 채널은 제1 반도체 패턴(A1) 중 제1 제어 전극(G1)과 평면상에서 중첩하는 영역에 형성될 수 있다. 소스 및 드레인은 채널을 사이에 두고 이격되어 형성될 수 있다. 소스 및 드레인은 채널에 비해 상대적으로 높은 전도성을 가진 부분일 수 있다. 예를 들어, 소스 및 드레인은 제1 반도체 패턴(A1) 중 도핑 영역들일 수 있다. P-타입의 트랜지스터는 P형 도판트로 도핑된 도핑영역을 포함하고, N-타입의 트랜지스터는 N형 도판트로 도핑된 도핑영역을 포함한다.
소스 및 드레인은 도 5에서의 제1 트랜지스터(T1)의 제1 전극 및 제2 전극에 각각 대응될 수 있다. 한편, 이는 예시적으로 도시한 것이고, 제1 화소 트랜지스터(T1)의 소스 및 드레인은 제1 반도체 패턴(A1)에 접촉하는 전극들로 제공될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
제1 제어 전극(G1)은 제3 절연층(23) 상에 배치되고 제1 반도체 패턴(A1)과 평면상에서 중첩하여 배치된다. 제1 제어 전극(G1)은 금속 패턴의 일부일 수 있다. 제1 제어 전극(G1)은 제1 반도체 패턴(A1)을 도핑하는 공정에서 마스크 역할을 할 수 있다. 제1 제어 전극(G1)은 도 5에서의 제1 트랜지스터(T1)의 제3 전극에 대응될 수 있다.
제2 절연층(22) 및 제3 절연층(23) 각각은 무기층 및/또는 유기층을 포함할 수 있으며 단층 또는 다층 구조를 가질 수 있다. 무기층은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 후술하는 절연층들은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 무기층은 상술한 물질 중 적어도 어느 하나를 포함할 수 있다.
한편, 전자 장치(EA)는 제1 제어 전극(G1) 상에 배치된 상부 전극(UE)을 더 포함할 수 있다. 상부 전극(UE)은 제3 절연층(23)과 제4 절연층(24) 사이에 배치된다. 상부 전극(UE)은 금속 패턴의 일부일 수 있다.
상부 전극(UE)은 제1 제어 전극(G1)과 제3 절연층(23)을 사이에 두고 이격되어 배치된다. 상부 전극(UE)은 제1 제어 전극(G1)과 커패시터를 형성할 수 있다. 커패시터는 도 5에 도시된 커패시터(Cst)와 대응되거나 커패시터(Cst)의 일부를 구성할 수 있다. 이에 따라, 커패시터(Cst)로 인한 화소 구동 회로(PDC)의 면적 증가가 방지될 수 있어 고해상도 회로 설계가 유리해질 수 있다. 다만, 이는 예시적으로 도시한 것이고, 상부 전극(UE)은 생략될 수도 있다.
제2 화소 트랜지스터(T2)는 제2 반도체 패턴(A2) 및 제2 제어 전극(G2)을 포함한다. 제2 반도체 패턴(A2)은 제4 절연층(24)과 제5 절연층(25) 사이에 배치되고, 제2 제어 전극(G2)은 제4 절연층(24)과 제5 절연층(25) 사이에 배치된다. 제3 절연층(23)은 제1 화소 트랜지스터(T1)를 커버한다. 이에 따라, 제2 화소 트랜지스터(T2)는 제1 화소 트랜지스터(T1) 형성 이후에 형성될 수 있다.
제2 반도체 패턴(A2)은 제1 반도체 패턴(A1)과 다른 층 상에 배치된다. 제2 반도체 패턴(A2)은 제1 반도체 패턴(A1)과 상이한 물질로 형성될 수 있다. 예를 들어, 제2 반도체 패턴(A2)은 산화물 반도체를 포함할 수 있다. 다만, 이는 예시적으로 설명한 것이고, 제1 반도체 패턴(A1)은 폴리 실리콘, 비정질 실리콘, 또는 단결정 실리콘을 포함할 수도 있으며 어느 하나의 실시예로 한정되지 않는다. 또한, 제2 반도체 패턴(A2)은 제1 반도체 패턴(A1)과 동일한 층 상에 배치될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
제2 반도체 패턴(A2)은 제2 제어 전극(G2)과 중첩하는 채널, 채널을 사이에 두고 이격된 소스, 및 드레인을 포함한다. 소스 및 드레인은 도 5의 제2 트랜지스터(T2)의 제1 전극 및 제2 전극에 각각 대응되고, 제2 제어 전극(G2)은 제3 전극에 대응될 수 있다. 이하 제2 반도체 패턴(A2) 및 제2 제어 전극(G2)에 대한 상세한 설명은 제1 반도체 패턴(A1) 및 제1 제어 전극(G1)에 대한 설명과 대응되며, 중복된 설명은 생략하기로 한다.
한편, 전자 장치(EA)는 제2 제어 전극(G2)과 중첩하여 제2 반도체 패턴(A2) 하측에 배치된 하부 전극(BE)을 더 포함할 수 있다. 하부 전극(BE)은 상부 전극(UE)과 동일한 층 상에 배치될 수 있다. 하부 전극(BE)은 금속 패턴의 일부일 수 있다.
하부 전극(BE)은 베이스 층(10)으로부터 입사되는 광에 의한 제2 반도체 패턴(A2)의 손상을 방지할 수 있다. 또한, 하부 전극(BE)은 전기적 신호를 인가받아 제2 트랜지스터(T2)가 이중-게이트 구조를 갖도록 할 수 있다. 한편, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 전자 장치(EA)에 있어서, 하부 전극(BE)은 생략될 수도 있다.
센싱 트랜지스터(ST)는 반도체 패턴(SA) 및 제어 전극(SG)을 포함한다. 반도체 패턴(SA)은 제1 반도체 패턴(A1)과 동일 층 상에 배치된다. 반도체 패턴(SA)은 제1 반도체 패턴(A1)과 동일 물질로 동일 공정을 통해 동시에 형성될 수 있다. 다만, 이는 예시적으로 설명한 것이고, 반도체 패턴(SA)은 제1 반도체 패턴(A1)과 다른 층 상에 배치되거나 제1 반도체 패턴(A1)과 다른 물질로 형성될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
반도체 패턴(SA)은 제어 전극(SG)과 중첩하는 채널, 채널을 사이에 두고 이격된 소스, 및 드레인을 포함한다. 소스 및 드레인은 도 5의 리셋 트랜지스터(ST3)의 제1 전극 및 제2 전극에 각각 대응되고, 제어 전극(SG)은 제3 전극에 대응될 수 있다. 이하 반도체 패턴(SA) 및 제어 전극(SG)에 대한 상세한 설명은 제1 반도체 패턴(A1) 및 제1 제어 전극(G1)에 대한 설명과 대응되며, 중복된 설명은 생략하기로 한다.
센싱 커패시터(SC)는 제1 커패시터 전극(SC1) 및 제2 커패시터 전극(SC2)을 포함한다. 제1 커패시터 전극(SC1)과 제2 커패시터 전극(SC2)은 제2 절연층(22)을 사이에 두고 이격되어 배치된다.
제1 커패시터 전극(SC1)은 제1 반도체 패턴(A1)과 동일 층 상에 배치될 수 있다. 제1 커패시터 전극(SC1)은 제1 반도체 패턴(A1)과 동일한 반도체 물질로 형성되고, 전 영역을 도핑 영역으로 제공함으로써 전도성을 가질 수 있다. 제2 커패시터 전극(SC2)은 제1 제어 전극(G1)과 동일 층 상에 배치될 수 있다. 제2 커패시터 전극(SC2)은 금속을 포함할 수 있다. 한편, 이는 예시적으로 도시한 것이고, 제1 커패시터 전극(SC1) 및 제2 커패시터 전극(SC2)은 제1 반도체 패턴(A1) 및 제1 제어 전극(G1)과 다른 층 상에 배치되거나 다른 물질로 형성될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
제6 절연층(26)은 제5 절연층(25) 상에 배치되어 제2 화소 트랜지스터(T2)를 커버한다. 제6 절연층(26) 상에 복수의 도전 패턴들(CP1, CP2, CP3, CP4, CP5, CP6, CP7)이 형성될 수 있다. 도전 패턴들(CP1, CP2, CP3, CP4, CP5, CP6, CP7)은 제7 절연층(27)에 의해 커버된다. 구동 소자들은 도전 패턴들(CP1, CP2, CP3, CP4, CP5, CP6, CP7)을 통해 서로 전기적으로 연결될 수 있다. 도전 패턴들(CP1, CP2, CP3, CP4, CP5, CP6, CP7)은 제1 내지 제7 도전 패턴들(CP1, CP2, CP3, CP4, CP5, CP6, CP7)을 포함할 수 있다.
제1 도전 패턴(CP1)과 제2 도전 패턴(CP2)은 제1 화소 트랜지스터(T1)에 접속된다. 제1 도전 패턴(CP1)은 제1 화소 트랜지스터(T1)의 드레인(제1 트랜지스터의 제2 전극)에 연결되고, 제2 도전 패턴(CP2)은 제1 화소 트랜지스터(T1)의 소스(제1 트랜지스터의 제1 전극)에 연결될 수 있다.
제3 도전 패턴(CP3)과 제4 도전 패턴(CP4)은 제2 화소 트랜지스터(T2)에 접속된다. 제3 도전 패턴(CP3)은 제2 화소 트랜지스터(T2)의 소스(제2 트랜지스터의 제1 전극)에 연결되고, 제4 도전 패턴(CP4)은 제2 화소 트랜지스터(T2)의 소스(제2 트랜지스터의 제2 전극)에 연결될 수 있다.
제5 도전 패턴(CP5)과 제6 도전 패턴(CP6)은 센싱 트랜지스터(ST)에 접속된다. 제5 도전 패턴(CP5)은 센싱 트랜지스터(ST)의 소스(리셋 트랜지스터의 제1 전극)에 연결되고, 제6 도전 패턴(CP6)은 센싱 트랜지스터(ST)의 드레인(리셋 트랜지스터의 제2 전극)에 연결될 수 있다.
한편, 제6 도전 패턴(CP6)은 센싱 커패시터(SC)에도 접속될 수 있다. 제6 도전 패턴(CP6)과 제7 도전 패턴(CP7)은 제2 커패시터 전극(SC2)과 제1 커패시터 전극(SC1)에 각각 연결될 수 있다.
광 감지 소자(PE)는 제6 도전 패턴(CP6) 상에 배치된다. 광 감지 소자(PE)는 광 다이오드(PIN) 및 캐소드(CC)를 포함할 수 있다. 광 다이오드(PIN)는 제7 절연층(27)을 관통하여 제6 도전 패턴(CP6)에 접촉할 수 있다. 제6 도전 패턴(CP6)은 광 감지 소자(PE)의 애노드와 대응될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 제6 도전 패턴(CP6)과 광 다이오드(PIN) 사이에 애노드 기능을 하는 별도의 도전 패턴이 배치될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
제7 절연층(27)은 단층의 실리콘 옥사이드층일 수 있다. 다만, 이는 예시적으로 설명한 것이고, 상술한 바와 같이, 제6 절연층(27)은 무기층 및/또는 유기층을 포함할 수 있고, 단층 또는 다층 구조를 가질 수 있다. 또한, 무기층은 상술한 무기물들 중 적어도 어느 하나를 포함할 수 있다.
광 다이오드(PIN)는 실리콘계 다이오드를 포함할 수 있으며, 다양한 접합 형태를 가진 구조를 포함할 수 있다. 예를 들어, 광 다이오드는 PN형 다이오드, PIN형 다이오드, 쇼트키 다이오드(schottky diode), 또는 애벌랜치 다이오드(avalanche diode)를 포함할 수 있다. 본 실시예에서는 PIN형 다이오드를 예시적으로 도시하였다.
광 다이오드(PIN)는 순차적으로 적층된 P형 영역(PR), 진성 영역(IR), 및 N형 영역(NR)을 포함할 수 있다. P형 영역(PR), 진성 영역(IR), 및 N형 영역(NR) 각각은 반도체 물질을 포함할 수 있다. 예를 들어, P형 영역(PR)은 P형 비정질 실리콘을 포함하고, 진성 영역(IR)은 I형 비정질 실리콘을 포함하고, N형 영역(NR)은 N형 비정질 실리콘을 포함할 수 있다.
캐소드(CC)는 광 다이오드(PIN) 상에 배치된다. 캐소드(CC)는 N형 영역(NR)에 접촉할 수 있다. 캐소드(CC)는 도전성을 가진다. 예를 들어, 캐소드(CC)는 투명 도전성 산화물을 포함할 수 있다. 이에 따라, 전면(IS: 도 1 참조)에 제공되는 사용자의 지문으로부터 반사되는 광이 캐소드(CC)를 통과하여 광 다이오드(PIN)에 안정적으로 도달할 수 있다. 다만, 이는 예시적으로 설명한 것이고, 캐소드(CC)는 금속 또는 금속 산화물을 포함할 수 있고, 광 다이오드(PIN)의 일부와 중첩하는 면적으로 제공될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
제8 절연층(28)은 광 감지 소자(PE)를 커버한다. 제8 절연층(28) 상에 복수의 도전 패턴들(CP8, CP9, CP10, CP11, CP12)이 제공될 수 있다. 도전 패턴들(CP8, CP9, CP10, CP11, CP12)은 제8 내지 제12 도전 패턴들(CP8, CP9, CP10, CP11, CP12)을 포함할 수 있다.
제8 도전 패턴(CP8)은 제8 절연층(28)을 관통하여 제2 화소 트랜지스터(T2)에 접속될 수 있다. 제9 도전 패턴(CP9)은 화소 구동 회로(PDC)의 구동 소자들을 연결하는 도전 패턴들 중 일부일 수 있다. 또한, 제9 도전 패턴(CP9)은 상측으로부터 수신되는 광이 제2 화소 트랜지스터(T2)에 도달하는 것을 차단할 수도 있다.
제10 도전 패턴(CP10)은 센싱 트랜지스터(ST)에 접속된다. 제10 도전 패턴(CP10)은 제5 도전 패턴(CP5)을 통해 센싱 트랜지스터(ST)에 전기적 신호를 제공한다. 예를 들어, 제10 도전 패턴(CP10)은 리셋 전압(RST: 도 5 참조)을 전달하는 제2 센싱 구동 전압 라인(VL6: 도 5 참조)과 대응될 수 있다.
제11 도전 패턴(CP11)은 광 감지 소자(PE)에 접속된다. 제11 도전 패턴(CP11)은 제8 절연층(28)을 관통하여 캐소드(CC)에 연결될 수 있다. 따라서, 제11 도전 패턴(CP11)은 제3 센싱 구동 전압 라인(VL7: 도 5 참조)과 대응될 수 있다. 광 감지 소자(PE)는 제11 도전 패턴(CP11)을 통해 바이어스 전압을 수신할 수 있다. 다만, 이는 예시적으로 설명한 것이고, 제11 도전 패턴(CP11)은 다양한 전압을 수신할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
제12 도전 패턴(CP12)은 센싱 커패시터(SC)에 접속된다. 제12 도전 패턴(CP12)은 제8 절연층(28)을 관통하여 제1 커패시터 전극(SC1)에 접속된 제7 도전 패턴(CP7)에 연결된다. 제12 도전 패턴(CP12)은 바이어스 전압을 수신할 있다. 다만, 이는 예시적으로 설명한 것이고, 제12 도전 패턴(CP12)은 공통 전압 이나 다른 다양한 전압을 수신할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
제9 절연층(29)은 제8 절연층(28) 상에 배치되어 도전 패턴들(CP8, CP9, CP10, CP11, CP12)을 커버한다. 제8 절연층(28) 및 제9 절연층(29) 각각은 단층의 폴리 이미드계 수지층일 수 있다. 다만, 이는 예시적으로 설명한 것이고, 제8 절연층(28) 및 제9 절연층(29) 각각은 유기층 및/또는 무기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 유기층은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다. 무기층은 상술한 무기물 중 적어도 어느 하나를 포함할 수 있다.
회로층(DP_CL) 상에 소자층(DP_ED)이 배치된다. 소자층(DP_ED)은 발광 소자(ED), 화소 정의막(31), 및 스페이서(32)를 포함한다. 발광 소자(ED)는 제1 전극(E1), 발광층(EE), 및 제2 전극(E2)을 포함할 수 있다. 발광 소자(ED)의 제1 전극(E1)은 제9 절연층(29) 상에 배치된다. 발광 소자(ED)의 제1 전극(E1)는 제9 절연층(29)을 관통하여 제8 도전 패턴(CP8)과 연결될 수 있다.
화소 정의막(31)에는 제1 개구부(31_OPP) 및 제2 개구부(31_OPS)가 정의될 수 있다. 제1 개구부(31_OPP) 및 제2 개구부(31_OPS)는 화소 정의막(31)을 관통하여 정의된다.
제1 개구부(31_OPP)는 발광 영역(PXA)에 중첩한다. 제1 개구부(31_OPP)는 발광 소자(ED)에서 광이 발생되는 영역을 정의할 수 있다. 제1 개구부(31_OPP)는 발광 소자(ED)의 애노드(E1)의 적어도 일부분을 노출시킨다.
제2 개구부(31_OPS)는 센싱 영역(SA)에 중첩한다. 제2 개구부(31_OPS)는 전면(IS)에 인가되는 사용자의 지문으로부터 반사되는 광이 광 감지 소자(PE)에 입사되는 영역을 정의할 수 있다. 광 감지 소자(PE)는 제2 개구부(31_OPS)를 통과하는 광을 수신하여 지문 정보를 감지한다.
한편, 본 실시예에서, 화소 정의막(31)은 블랙 컬러를 가질 수 있다. 이에 따라, 화소 정의막(31)은 별도의 흑색 물질을 더 포함할 수 있다. 예를 들어, 화소 정의막(31)은 카본 블랙, 또는 아닐린 블랙 등의 흑색 유기 염료/안료를 더 포함할 수 있다. 화소 정의막(31)은 청색 유기 물질과 흑색 유기 물질이 혼합되어 형성된 것일 수 있다. 또한, 화소 정의막(31)은 발액성 유기물을 더 포함할 수 있다. 다만, 이는 예시적으로 설명한 것이고, 화소 정의막(31)에 있어서, 염료/안료는 생략될 수도 있다.
스페이서(32)는 화소 정의막(31) 상에 배치된다. 본 실시예에서, 스페이서(32)는 화소 정의막(31) 중 일부에 배치될 수 있다. 스페이서(32)는 발광층(EM) 형성 시 이용되는 마스크를 지지하고, 마스크에 의한 패널 손상을 방지한다. 스페이서(32)는 화소 정의막(31)과 동일한 물질로 형성된 것으로 도시되었으나, 이는 예시적으로 도시한 것이고, 스페이서(32)는 화소 정의막(31)과 상이한 물질로 형성될 수도 있다. 또한, 스페이서(32)와 화소 정의막(31)은 일체의 형상을 갖도록 형성될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
발광층(EE)은 제1 개구부(31_OPP)에 배치된다. 발광층(EE)은 개구부(31_OPP)에 대응하는 영역에만 배치될 수 있다. 발광층(EE)은 복수 개의 화소들(PX) 각각에 분리되어 형성될 수 있다.
본 실시예에서 패터닝된 발광층(EE)을 예시적으로 도시하였으나, 발광층(EE)은 복수 개의 화소들(PX)에 공통적으로 배치될 수 있다. 이때, 발광층(EE)은 백색 광 또는 청색 광을 생성할 수 있다. 또한, 발광층(EE)은 다층구조를 가질 수 있다.
발광층(EE) 상에 제2 전극(E2)이 배치된다. 제2 전극(E2)은 복수 개의 화소들(PX)에 공통적으로 배치된다. 제2 전극(E2) 상에 봉지층(TFE)이 배치된다. 봉지층(TFE)은 복수 개의 화소들(PX)을 커버할 수 있다. 본 실시예에서 봉지층(TFE)은 캐소드(CE)를 직접 커버한다.
봉지층(TFE)은 제1 층(41), 제2 층(42), 및 제3 층(43)을 포함할 수 있다. 제1 층(41), 제2 층(42), 및 제3 층(43) 각각은 무기층 또는 유기층일 수 있다. 예를 들어, 본 실시예에서, 제1 층(41), 제2 층(42), 및 제3 층(43) 각각은 무기층, 유기층, 무기층일 수 있다. 봉지층(TFE)은 교번하게 적층된 복수 개의 무기층들과 복수 개의 유기층들을 포함할 수 있다.
봉지층(TFE)의 무기층은 수분/산소로부터 발광 소자(ED)을 보호하고, 봉지층(TFE)의 유기층은 먼지 입자와 같은 이물질로부터 발광 소자(ED)을 보호한다. 무기층은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있고, 어느 하나의 실시예로 한정되지 않는다. 유기층은 아크릴 계열 유기층을 포함할 수 있고, 어느 하나의 실시예로 한정되지 않는다.
컬러 필터층(CFL)은 봉지층(TFE) 상에 배치된다. 컬러 필터층(CFL)은 복수의 절연층들(50, 51), 블랙 매트릭스(BM), 및 컬러 필터(CF)를 포함할 수 있다. 절연층들(50, 51)은 제1 보호층(50) 및 제2 보호층(51)을 포함할 수 있다. 블랙 매트릭스(BM)는 실질적으로 비 발광 영역(NPA)을 정의할 수 있다. 블랙 매트릭스(BM)는 입사되는 광을 차단하여, 발광 영역(PXA)이나 센싱 영역(SA) 외의 다른 영역에 광이 입사되는 것을 방지할 수 있다. 이에 따라, 외광에 의한 하부 구동 소자 등이 시인되는 불량이 방지될 수 있어 시인성이 개선될 수 있다.
컬러 필터(CF)와 블랙 매트릭스(BM)는 제1 보호층(50)과 제2 보호층(51) 사이에 배치된다. 제1 보호층(50)과 제2 보호층(51) 각각은 유기물 및/또는 무기물일 수 있다. 한편, 본 발명의 일 실시예에 다른 전자 장치에 있어서, 제1 보호층(50)과 제2 보호층(51) 중 어느 하나는 생략될 수도 있다.
본 발명에 따르면, 지문 감지를 위한 센싱 영역(SA)과 영상을 표시하는 발광 영역(PXA)이 하나의 표시 패널(DP) 상에 제공될 수 있다. 또한, 광 감지 소자(PE)가 회로층(CP_CL)에 제공될 수 있어, 하나의 패널을 통해 영상을 표시하는 것과 동시에 지문을 감지할 수 있다.
도 7은 본 발명의 일 실시예에 따른 전자 장치의 단면도이다. 용이한 설명을 위해 도 7에는 도 6과 대응되는 영역을 도시하였다. 이하, 도 6에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.
도 7에 도시된 것과 같이, 전자 장치(EA)는 입력 감지층(ISL)을 더 포함할 수 있다. 입력 감지층(ISL)은 표시 패널(DP)과 컬러 필터층(CFL) 사이에 배치된 것으로 도시되었으나, 이는 예시적으로 도시한 것이고, 입력 감지층(ISL)의 위치는 다양하게 설계될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
입력 감지층(ISL)은 복수의 절연층들(61, 62, 63) 및 도전층들(ML1, ML2)을 포함할 수 있다. 도전층들(ML1, ML2) 각각은 서로 다른 층 상에 배치된다. 본 실시예에서, 도전층들(ML1, ML2) 각각은 메쉬선들을 포함할 수 있다. 메쉬선들은 비발광 영역(NPA)에 중첩하여 배치된다. 이에 따라, 발광 영역(PXA)이나 센싱 영역(SA)에서 시인되는 문제가 방지될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 도전층들(ML1, ML2) 각각은 투명 전도성 산화물을 포함할 수 있고, 발광 영역(PXA)이나 센싱 영역(SA)에 중첩하여 배치될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
본 발명에 따르면, 하나의 패널을 통해 영상을 표시하는 것은 물론, 외부에서 인가되는 터치를 감지하거나, 사용자의 생체 정보도 감지할 수 있다. 이에 따라, 다양한 기능을 가진 전자 장치가 제공될 수 있어 사용자의 편의성이 증대될 수 있다.
도 8a 내지 도 8m은 본 발명의 일 실시예에 따른 전자 장치의 제조 방법을 도시한 단면도들이다. 도 8a 내지 도 8m에는 도 6과 대응되는 영역을 도시하였다. 이하, 도 8a 내지 도 8m을 참조하여 본 발명에 대해 설명한다.
도 8a에 도시된 것과 같이, 제1 화소 트랜지스터(T1), 제2 화소 트랜지스터(T2), 센싱 트랜지스터(ST), 및 센싱 커패시터(SC)를 형성한다. 또한, 복수의 도전 패턴들(CP1, CP2, CP3, CP4, CP5, CP6)을 통해 각 구동 소자들을 전기적으로 연결하기 위한 경로를 형성한다.
이후, 도 8b에 도시된 것과 같이, 초기 절연층(27_I)을 형성한다. 초기 절연층(27_I)은 무기물을 증착하여 형성될 수 있다. 초기 절연층(27_I)은 도전 패턴들(CP1, CP2, CP3, CP4, CP5, CP6)을 커버하여 전기적으로 절연시킨다.
이후, 도 8c에 도시된 것과 같이, 초기 절연층(27_I)에 개구부(27_OP)를 형성하여 제7 절연층(27)을 형성한다. 개구부(27_OP)는 제7 절연층(27)을 관통하여 제6 도전 패턴(CP6)의 일부를 노출시킨다.
이후, 도 8d에 도시된 것과 같이, 광 다이오드(PIN)를 형성한다. 광 다이오드(PIN)는 P형 영역(PR), 진성 영역(IR), 및 N형 영역(NR)을 순차적으로 적층하여 형성될 수 있다. P형 영역(PR), 진성 영역(IR), 및 N형 영역(NR) 각각은 반도체층을 증착/패터닝하여 형성될 수 있으나, 이에 한정되지는 않는다.
이후, 도 8e에 도시된 것과 같이, 캐소드(CC)를 형성한다. 캐소드(CC)는 투명 도전성 산화물을 증착/패터닝하여 형성될 수 있으나, 이에 한정되지 않는다. 캐소드(CC)는 광 다이오드(PIN) 상에 직접 형성됨으로써, N형 영역(NR)과 캐소드(CC)는 직접 접촉한다.
이후, 도 8f에 도시된 것과 같이, 제8 절연층(28)을 형성한다. 제8 절연층(28)에는 제5 도전 패턴(CP5), 제7 도전 패턴(CP7), 및 제1 도전 패턴(CP1)을 각각 노출시키는 개구부들(28_OP1, 28_OP2, 28_OP3)이 형성될 수 있다. 제8 절연층(28)은 유기물을 증착/패터닝하여 형성될 수 있으나, 이에 한정되지는 않는다.
이후, 도 8g에 도시된 것과 같이, 복수의 도전 패턴들(CP8, CP9, CP10, CP11, CP12)을 형성한다. 복수의 도전 패턴들(CP8, CP9, CP10, CP11, CP12)은 개구부들 각각을 충진하거나, 주변에 형성되어 전압 이동 경로를 형성할 수 있다.
이후, 도 8h에 도시된 것과 같이, 제9 절연층(29)을 형성한다. 제9 절연층(29)에는 제8 도전 패턴(CP8)을 노출시키는 개구부(29_OP)가 형성될 수 있다. 제9 절연층(29)은 유기물을 증착/패터닝하여 형성될 수 있으나, 이에 한정되지는 않는다.
이후, 도 8i에 도시된 것과 같이, 발광 소자(ED)의 제1 전극(E1)을 형성한다. 제1 전극(E1)은 전도성 물질을 증착/패터닝하여 형성할 수 있으나, 이에 한정되지 않는다.
이후, 도 8j에 도시된 것과 같이, 화소 정의막(31)을 형성한다. 화소 정의막(31)에는 제1 전극(E1)과 중첩하는 제1 개구부(31_OP) 및 광 감지 소자(PE)와 중첩하는 제2 개구부(31_OP)가 형성될 수 있따. 화소 정의막(31)은 절연 물질을 증착/패터닝하여 형성될 수 있으나, 이에 한정되지 않는다. 또한, 본 실시예에서, 화소 정의막(31)은 블랙 염료/안료 등을 혼합하여 형성될 수 있다.
이후, 도 8k에 도시되 것과 같이, 스페이서(32)를 형성한다. 스페이서(32)는 화소 정의막(31) 상에 형성될 수 있다. 스페이서(32)는 절연 물질로 형성될 수 있으며, 화소 정의막(31)과 동일하거나 상이한 물질로 형성될 수 있다. 한편, 본 실시예에서, 스페이서(32)는 화소 정의막(31)과 별도의 공정으로 형성되었으나, 하프톤 마스크 등을 통해 하나의 공정으로 화소 정의막(31)과 스페이서(32)가 형성될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
이후, 8l에 도시된 것과 같이, 발광층(EE)을 형성한다. 발광층(EE)은 제1 개구부(31_OP)에 선택적으로 형성될 수 있다. 발광층(EE)은 프린팅 공정이나 패터닝 공정을 통해 형성될 수 있으나 어느 하나의 실시예로 한정되지 않는다. 이후, 도 8m에 도시되 것과 같이, 이후 공정들을 순차적으로 진행하여 전자 장치(EA)를 형성한다.
본 발명에 따르면, 광 감지 소자(PE)를 회로층(DP_CL) 형성 공정에서 형성함으로써, 광 감지 소자(PE)의 조립 공정이 생략될 수 있다. 또한, 광 감지 소자(PE)를 표시 패널(DP)에 일체화하여 제공할 수 있으므로, 편의성이 증대될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
EP: 전자 패널 ED_R: 제1 발광 소자
PE: 광 감지 소자 T1: 화소 트랜지스터
ST: 센싱 트랜지스터

Claims (20)

  1. 베이스 층;
    상기 베이스 층 상에 배치되고 제1 개구부와 제2 개구부가 정의된 화소 정의막;
    상기 베이스 층 상에 배치되고 상기 제1 개구부와 중첩하는 발광 소자;
    상기 베이스 층 상에 배치되고 상기 제2 개구부와 중첩하고, 포토 다이오드 및 상기 포토 다이오드에 접촉하는 도전 패턴을 포함하는 광 감지 소자;
    상기 발광 소자에 연결된 화소 트랜지스터; 및
    상기 광 감지 소자에 연결된 센싱 트랜지스터를 포함하고,
    상기 광 감지 소자는 상기 화소 트랜지스터가 배치된 층과 상기 발광 소자가 배치된 층 사이에 배치된 전자 장치.
  2. 제1 항에 있어서,
    상기 도전 패턴은 투명 도전성 산화물을 포함하는 전자 장치.
  3. 제1 항에 있어서,
    상기 화소 트랜지스터는 제1 반도체 패턴 및 제1 전극을 포함하고,
    상기 센싱 트랜지스터는 상기 제1 반도체 패턴과 동일한 층 상에 배치된 반도체 패턴 및 상기 제1 전극과 동일한 층 상에 배치된 전극을 포함하는 전자 장치.
  4. 제3 항에 있어서,
    상기 제1 반도체 패턴에 접속된 제1 도전 패턴; 및
    상기 센싱 트랜지스터의 반도체 패턴에 접속되고 상기 제1 도전 패턴과 동일한 층 상에 배치된 제2 도전 패턴을 더 포함하고,
    상기 포토 다이오드는 상기 제2 도전 패턴에 접촉하는 전자 장치.
  5. 제4 항에 있어서,
    상기 제1 화소 트랜지스터와 전기적으로 연결된 제2 화소 트랜지스터를 더 포함하고,
    상기 제2 화소 트랜지스터는 제2 반도체 패턴과 제2 전극을 포함하고,
    상기 제2 반도체 패턴은 상기 제1 반도체 패턴과 상이한 물질을 포함하는 전자 장치.
  6. 제5 항에 있어서,
    상기 제2 반도체 패턴과 상기 제2 전극은 상기 제1 전극이 배치된 층과 상기 제1 도전 패턴이 배치된 층 사이에 배치된 전자 장치.
  7. 제5 항에 있어서,
    상기 제2 반도체 패턴 하 측에 배치된 금속 패턴을 더 포함하고,
    상기 금속 패턴은 상기 제1 전극과 동일한 층에 배치된 전자 장치.
  8. 제5 항에 있어서,
    상기 제2 반도체 패턴은 산화물 반도체를 포함하고
    상기 제1 반도체 패턴은 폴리 실리콘을 포함하는 전자 장치.
  9. 제4 항에 있어서,
    상기 제1 도전 패턴과 상기 발광 소자 사이에 배치되고 상기 제1 도전 패턴과 상기 발광 소자에 접속된 제3 도전 패턴; 및
    상기 광 감지 소자에 접속된 제4 도전 패턴을 더 포함하고,
    상기 제3 도전 패턴과 상기 제4 도전 패턴은 동일한 층에 배치된 전자 장치.
  10. 제1 항에 있어서,
    상기 발광 소자 상에 배치되고 블랙 매트릭스를 포함하는 컬러 필터층을 더 포함하고,
    상기 블랙 매트릭스에는 상기 제1 개구부 및 상기 제2 개구부 각각에 중첩하는 개구부들이 정의된 전자 장치.
  11. 제10 항에 있어서,
    상기 화소 정의막은 염료 또는 안료를 포함하는 전자 장치.
  12. 제10 항에 있어서,
    상기 컬러 필터층과 상기 발광 소자 사이에 배치된 입력 감지층을 더 포함하는 전자 장치.
  13. 제12 항에 있어서,
    상기 입력 감지층은 서로 연결된 메쉬선들을 포함하고,
    상기 메쉬선들은 상기 화소 정의막과 평면상에서 중첩하는 전자 장치.
  14. 베이스 층;
    상기 베이스 층 상에 배치되고 화소 트랜지스터, 광 감지 소자, 및 상기 광 감지 소자와 접속된 센싱 트랜지스터를 포함하는 회로층;
    상기 회로층 상에 배치되고 염료 또는 안료를 포함하며, 제1 개구부 및 상기 제1 개구부와 이격되어 상기 광 감지 소자와 중첩하는 제2 개구부가 정의된 화소 정의막;
    상기 제1 개구부와 중첩하는 발광 소자;
    상기 발광 소자 상에 배치된 봉지층; 및
    상기 봉지층 상에 배치되고 블랙 매트릭스를 포함하는 컬러 필터층을 포함하고,
    상기 광 감지 소자는,
    상기 광 감지 소자 상에 배치된 포토 다이오드; 및
    상기 포토 다이오드 상에 배치된 투명 전극을 포함하는 전자 장치.
  15. 제14 항에 있어서,
    상기 화소 트랜지스터 및 상기 센싱 트랜지스터는 동일한 층 상에 배치된 반도체 패턴과 동일한 층 상에 배치된 전극을 포함하는 전자 장치.
  16. 제15 항에 있어서,
    상기 센싱 트랜지스터의 상기 반도체 패턴에 접속된 도전 패턴을 더 포함하고,
    상기 포토 다이오드는 상기 도전 패턴 상에 접촉하여 배치된 전자 장치.
  17. 제16 항에 있어서,
    상기 화소 트랜지스터와 이격되고 상기 발광 소자에 연결된 제2 화소 트랜지스터를 더 포함하고,
    상기 제2 화소 트랜지스터는 상기 반도체 패턴 및 상기 전극과 각각 상이한 층 상에 배치된 제2 반도체 패턴 및 제2 전극을 포함하는 전자 장치.
  18. 제17 항에 있어서,
    상기 제2 화소 트랜지스터는 산화물 반도체를 포함하는 전자 장치.
  19. 제14 항에 있어서,
    상기 화소 트랜지스터와 상기 센싱 트랜지스터는 폴리 실리콘을 포함하는 전자 장치.
  20. 제14 항에 있어서,
    상기 컬러 필터층과 상기 봉지층 사이에 배치된 입력 감지층을 더 포함하는 전자 장치.
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