KR20230045091A - 공진 코어 전원 - Google Patents

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Abstract

공진 코어 전원은 여기, 공진 및 부하 권선이 있는 코어를 포함한다. 여기서 공진 권선은 탱크 회로에 결합되고 제어기는 여기 권선에 적용되는 여기 신호의 위상, 진폭 및 파형을 조작한다.

Description

공진 코어 전원
우선권 주장
본 출원은 2020년 9월 22일에 출원된 미국 특허 출원 제17/027,985호의 계속인 2020년 8월 8일에 출원된 미국 특허 출원 제16/988,621호의 계속 출원이며, 둘 모두 공진 코어 전원이라는 명칭을 갖는다. 이 출원은 공진 디바이스 및 탱크 회로에 대한 설명을 포함하는 미국 특허 번호 제8,618,749호, 제9,871,459호 및 제6,594,160호를 참조로 통합한다.
발명의 분야
본 발명은 제조된 전력 공급 디바이스의 분야에 관한 것이다. 보다 구체적으로, 본 발명은 전력 공급에 사용하기 위한 공진 코어 전원(resonant core power supply)에 관한 것이다.
전력 공급원은 일반적으로 다양한 기술을 활용하여 이용가능하다. 예를 들어 전원의 변형예는 선형 전원 및 스위칭 전원을 포함한다. 본 발명과 마찬가지로, 선형 공급원은 스위칭 반도체를 사용하지 않는다. 알려진 선형 공급원과 달리, 본 발명의 실시예는 내부에 전압을 유도하는 공진 권선을 통과하는 자기 코어 주위에 플럭스(flux)를 생성하는 1차 권선(primary winding) 및 코어 주위에 플럭스 흐름을 생성하기 위한 탱크 회로의 공진 권선을 포함한다.
공진 코어 전원은 코어 플럭스 흐름을 생성하고 권선 전압을 유도하기 위한 권선이 있는 코어를 포함한다. 실시예에서, 공진 코어 전원은 자기 속성을 갖는 코어; 코어의 여기, 공진 및 부하 권선; 여기 신호를 수신하고 제1 플럭스 흐름을 생성하기 위한 여기 권선; 여기 신호 주파수와 매칭되는 공진 주파수 FRES를 갖는 탱크 회로를 형성하기 위해 공진 커패시터를 포함하는 하나 이상의 커패시터에 연결된 공진 권선; 공진 권선을 통과하여 그 안에 전압을 유도하는 제1 플럭스 흐름; 제2 플럭스 흐름을 생성하는 공진 권선; 및 전기 부하에 전력을 공급하기 위해, 부하 권선을 통과하고 그 안에 전압을 유도하는 제3 플럭스 흐름 중 하나 이상을 포함하고; 탱크 회로로부터 유도된 제어기 피드백은 여기 신호의 위상, 진폭 및 파형에 영향을 주어 제1 플럭스 흐름의 위상, 진폭 및 파형을 유지한다.
다양한 실시예에서 공진 코어 전원은 안정적인 전력, 조정된 전력, 필터링된 전력 및 무정전 전력 중 임의의 전력일 수 있는 전력을 부하에 제공한다.
일부 실시예에서 공진 코어 전원은 자기 속성 및 제어기를 갖는 코어; 코어의 여기, 공진 및 부하 권선; 여기 자속 흐름을 야기하기 위해 여기 신호를 수신하는 여기 권선; 여기 신호 주파수와 동일한 공진 주파수 FRES를 갖는 탱크 회로를 형성하기 위해 공진 커패시터에 연결된 공진 권선 중 하나 이상을 포함하고; 여기 자속 흐름은 공진 권선을 통과하여 내부에 전압을 유도하고; 여기 공진 권선은 탱크 회로와 공진하는 공진 플럭스 흐름을 야기하고; 공진 자속 흐름은 전압을 유도하고 전기 부하에 전력을 공급하기 위해 부하 권선을 통과하고; 및 a) 공진 권선을 통과하는 전류를 감지하고 b) 공진 커패시터 양단의 전압을 감지하는 것을 포함하는 센서들; a) 센서는 공진 플럭스 흐름의 위상, 진폭 및 파형을 유지하기 위해 여기 신호의 위상, 진폭 및 파형에 영향을 주는 제어기 피드백을 제공하고, b) 탱크 회로로의 돌입 전류는 제어기의 기준 전압에 의해 제한되고, c) 기준 전압은 탱크 회로 전류 제한을 결정하고 H 브리지 리턴을 상호 연결하는 MOSFET을 제어하기 위해 서보 루프에서 연산 증폭기를 구동하고 d) 여기 전류 싱크는 전류 감지 저항 양단의 전압이 기준 전압과 매칭되는 경향이 있는 전류 감지 저항기를 가지며, e) 코어가 포화되지 않는다.
첨부된 도면을 참조하여 본 발명을 설명한다. 본 명세서에 통합되고 명세서의 일부를 형성하는 이들 도면은 본 발명의 실시예를 예시하고, 설명과 함께 관련 기술 분야의 숙련자가 본 발명을 만들고 사용할 수 있게 하는 원리를 설명하는 역할을 한다. 본 발명은 예시된 피쳐의 일부 또는 전부를 포함할 수 있다.
도 1은 공진 코어 전원의 실시예를 도시한다.
도 2a는 도 1의 공진 코어 전원의 탱크 회로 피드백 신호를 도시한다.
도 2b는 도 1의 공진 코어 전원의 여기 플럭스(excitation flux)에 대한 히스테리시스 지연(hysteresis delay)을 도시한다.
도 2c는 도 1의 공진 코어 전원의 플럭스의 조합을 도시한다.
도 2d는 도 1의 공진 코어 전원의 브레이크 사이클(brake cycle)을 도시한다.
도 3은 도 1의 공진 코어 전원의 전류 피드백 입력 회로를 도시한다.
도 4a 내지 b는 도 1의 공진 코어 전원의 0 교차 및 타이밍 회로를 도시한다.
도 4c 내지 d는 도 1의 공진 코어 전원의 플럭스 위상 및 여기 카운터를 도시한다.
도 4e는 도 1의 공진 코어 전원의 여기 타이밍을 도시한다.
도 5a 내지 c는 도 1의 공진 코어 전원의 듀티 사이클(duty cycle)을 도시한다.
도 5d는 도 1의 공진 코어 전원의 잔류 플럭스(remanent flux)를 결정하고 측정하는 것을 도시한다.
도 5e는 도 1의 공진 코어 전원의 여기 신호의 양의 절반을 형성하는 것을 도시한다.
도 5f는 도 1의 공진 코어 전원의 레그 A에서 하부 MOSFET을 제어하는 것을 도시한다.
도 5g는 도 1의 공진 코어 전원의 "H" 브리지의 예시적인 절반을 도시한다.
도 5h는 도 1의 공진 코어 전원의 래치로 공급되는 예시적인 데이터 버스를 도시한다.
도 5i는 사용되지 않는다.
도 5j는 도 1의 공진 코어 전원의 레그 B에서 하부 MOSFET을 제어하는 것을 도시한다.
도 6a는 도 1의 공진 코어 전원의 상부 MOSFET을 제어하는 것을 도시한다.
도 6b는 도 1의 공진형 코어 전원의 상부 MOSFET 게이트 신호의 파형을 도시한다.
도 6c는 도 1의 공진 코어 전원의 EDC 유닛 내부의 신호 분리 및 전원을 도시한다.
도 6d는 도 1의 공진 코어 전원의 EDC 유닛 내부에서 사용되는 "H" 브리지 회로를 도시한다.
도 6e는 도 1의 공진 코어 전원의 EDC 유닛 내부에서 사용되는 여기 전류 싱크를 도시한다.
도 7a는 도 1의 공진 코어 전원의 FFC 내부에서 사용되는 전압 피드백 회로를 도시한다.
도 7b는 도 1의 공진 코어 전원의 FFC 내부에서 플럭스 레벨 제어 프로세서를 도시한다.
도 7c는 도 1의 공진 전원에서 공진 커패시터의 조정 샤프트의 절대 위치 센서를 도시한다.
다음 페이지들에서 제공된 개시는 본 발명의 일부 실시예의 예를 설명한다. 설계, 도면 및 설명은 이들이 개시하는 실시예의 비제한적인 예이다. 예를 들어, 개시된 디바이스의 다른 실시예 및/또는 다른 방법 및 용도는 본 명세서에 설명된 피쳐를 포함하거나 포함하지 않을 수 있다. 또한, 개시된 이점 및 장점은 본 발명의 특정 실시예에만 적용될 수 있으며 개시된 발명을 제한하는 데 사용되어서는 안 된다.
본 명세서에서 사용되는 바와 같이, "결합된(coupled)"이라는 용어는 직접 및 간접 연결을 포함한다. 또한, 제1 디바이스와 제2 디바이스가 결합되는 경우, 능동 디바이스를 포함하는 중간 디바이스가 그 사이에 위치할 수 있다.
1. RCPS 디바이스의 설명
도 1은 공진 코어 전원(RCPS)에 포함될 수 있는 컴포넌트들(100)을 도시한다.
다음은 공진 코어 전원(RCPS)를 형성하는 데 사용될 수 있는 기본 구성요소들의 항목별 리스트이다. 참조 번호는 도 1에 도시된 번호에 대응한다.
공명 자기 코어(RCPS 코어)(102)는 자기 코어 주위에 감긴 권선들(104, 130, 132, 134, 140, 150)을 포함한다. 공진 자기 플럭스 필드가 생성되어 이 자기 코어 내에 포함될 수 있다.
특정 자체-인덕턴스 값을 가질 수 있는 공진 권선(WRES)(104). 이 권선은 공진 커패시터(106)와 병렬로 연결되어 공진 LC 탱크 회로(104, 106, 108, 110(또는 103))를 형성한다. LC 탱크 회로(103) 양단의 공진 전압(VRES)(170)은 104, 106, 108, 110 양단의 전압으로 구성된다. 이 LC 탱크 회로는 자기 코어(102) 내의 플럭스의 공진 주파수를 결정할 수 있다.
공진 커패시터(CRES)(106)는 공진 권선 WRES(104)를 가로질러 병렬로 연결되어 공진 LC 탱크 회로(103)를 형성할 수 있다. 104, 106, 108, 110(또는 103)에 의해 형성된 LC 탱크 회로는 높은 Q 값을 가질 수 있다. CRES 커패시터는 예를 들어 공장을 떠난 후 조정할 수 있는 수단이 필요할 수 있다. 튜닝 메커니즘(tuning mechanism)(116)은 수동 조정을 피하기 위해 CRES를 자동으로 기계적으로 조정(소프트웨어 제어형 절차)하는 데 사용되는 전동(motorized) 디바이스이다.
104, 106, 108, 110에 의해 형성된 LC 탱크의 고유 공진 주파수(natural resonant frequency)는 EDC 유닛(120, 122, 124)에서 오는 WEXC 권선들(130, 132, 134)에 공급되는 여기 신호 VEXC(170)의 주파수에 근접하게 조정될 수 있다. LC 탱크 회로(103)의 고유 공진 주파수가 여기 신호(VEXC) 주파수의 주파수와 다르거나 실질적으로 다른 경우, 시스템이 적절하게 공진하지 않을 수 있다.
전압 분배기(voltage divider)는 직렬로 연결된 커패시터들 C직렬(108) 및 C감지(110)로 구성된다. 전압 분배기는 안전한 전압 레벨 피드백 신호(V감지)를 FFC(114)에 제공하기 위해 WRES(104) 및 CRES(106)에 걸쳐 VRES(170)의 전압을 감소시킬 수 있다. 직렬로 연결된 2개의 커패시터들(C직렬 108 및 C감지(110)의 조합된 커패시턴스는 CRES 커패시턴스 값에 최소한의 영향을 미치도록 CRES(106)에 비해 상대적으로 미미할 수 있다.
RCPS의 코어(102)에 저장된 에너지의 양을 최대화하려면, 설계자는 VRES(170)의 공칭 동작 전압을 상대적으로 높은 전압(수천 볼트)으로 설정할 수 있다. 분배기(직렬로 연결된 108 및 110)에 의한 VRES 전압 피드백 신호의 진폭을 줄이지 않으면 VRES(170) 전압 레벨이 저전압 회로부의 안전 레벨을 초과할 수 있다. VRES(170)의 진폭은 코어(102) 내의 플럭스 필드의 진폭과 관련된다. 이 분배기(직렬로 연결된 108 및 110)에 의해 제공되는 전압 피드백 신호는 여전히 VRES(170)와 유사한 파형을 가지면서 실질적으로 감소된 전압 진폭을 가질 수 있어서, VRES(170)의 진폭 및 주파수가 FFC 유닛(114)에 의해 결정될 수 있도록 한다.
센서(112)는 권선 WRES(104) 및 공진 커패시터 CRES(106)를 통과하는 LC 탱크(103) 공진 전류 IRES(160)를 모니터링한다. 센서는 수동 전류 감지 변압기, 증폭기에 의해 모니터링되는 수동 전류 감지 저항기 또는 홀 센서(hall sensor)와 같은 능동 전류 센서일 수 있다.
전류 감지 변압기 또는 홀 요소 센서를 사용하면 갈바닉 절연 출력 신호가 제공된다. 수동 감지 저항기를 사용하면 코어 내의 자속이 변류기 또는 홀 센서가 의존하는 내부 자기장을 혼동시킬 만큼 충분히 강할 수 있는 자기장 영향에 대한 내성을 제공한다. 선택은 센서가 실제로 위치한 자기 코어에 대한 근접성에 따라 달라질 수 있다. 일부 실시예에서, 전류 센서로부터의 출력은 FFC(114)가 다음을 결정할 수 있게 한다.
a. 공진 전류 레벨 IRES(160).
b. 공진 플럭스 필드의 위상은 FFC(114)가 다음 여기 사이클 동안 EDC 유닛(107)(또는 107)에 공급될 여기 신호의 위상을 결정하도록 할 수 있다.
c. 공진 플럭스 필드(PRES)의 저장된 공진 전력(VA)은 VRES(170)의 RMS 값에 IRES(160)를 곱함으로써 결정될 수 있다.
d. 여기 신호의 파형을 변경하여 보정 절차(remedial procedure)를 수행하기 위해 비대칭 여기로 인한 DC 바이어스 잔류 플럭스를 검출.
플럭스 필드 제어기(FFC)(114)는 여기 신호의 타이밍(위상) 및 진폭을 결정할 수 있다. VRES(170) 진폭 및 파형을 나타내는 피드백 신호는 전압 분배기(직렬로 연결된 108 및 110)로부터 수신된다. 전류 센서(112)로부터의 차동 피드백 신호 I감지A(162) & I감지B(164)는 IRES LC 탱크(103) 전류를 나타낸다. 전압 및 전류 피드백 신호는 다음을 추론하기 위해 FFC(114)에 의해 수신될 수 있다.
a. 저장된 에너지(공진 전력)의 크기는 전류 센서(112)로부터의 IRES 전류 피드백 I감지A(162) 및 I감지B(164)에 의해 곱해진 전압 피드백 신호, V감지(172)(전압 분배기(직렬로 연결된 108 및 110)에 의해 제공되는 VRES(170) 진폭을 나타냄)의 진폭에 기초할 수 있다.
b. 코어(102) 내의 자속의 위상은 전류 센서(112)에 의해 수신된 차동 전류 피드백 신호(I감지A(162) 및 I감지B(164))의 위상에 기초할 수 있다.
c. 신호 여기 권선들(130, 132, 134)의 최적의 피크 전압 진폭은 EDC 유닛들(120, 122, 124)에 의해 결정될 수 있다. 이는 코어(102) 내의 공진 플럭스의 동작 진폭에 영향을 미치거나 이를 결정한다.
d. VRES(170)의 주파수를 모니터링하는 동안, 공진 플럭스 필드의 주파수가 FRES의 의도된 동작 주파수와 다른지 여부가 결정될 수 있다. 주파수가 특정 한계를 넘어 드리프트된 경우, FFC 유닛(114)은 튜닝 메커니즘(116)을 제어함으로써 CRES(106)의 자동 재조정을 수행할 수 있음에 유의한다.
e. 튜닝 메커니즘(116)을 제어하는 FCC 유닛을 통해 CRES의 자동 초기 교정을 수행할지 여부. 초기 시작(start-up) 동안, FFC 유닛(114)은 LC 탱크 회로(103)가 올바른 공진 주파수로 설정되었는지를 결정한다. LC 탱크가 올바르게 튜닝되었는지를 결정하기 위해, FFC 유닛(114)은 올바른 공진 주파수에서 하나 이상의 EDC 유닛들(120, 122 및 124)을 통해 작은 테스트 신호를 주입한다. FFC 유닛(114)은 튜닝 메커니즘(116)을 사용하여 CRES(106)를 조정하는 동시에 전압 분배기(직렬로 연결된 108 및 110)에 의해 제공되는 전압 피드백 신호 V감지(172)의 진폭을 모니터링한다. LC 탱크 회로가 테스트 신호와 공진할 때, 전압 분배기(직렬로 연결된 108 및 110)로부터의 전압 피드백(172)은 극적으로 피크에 이를 것이다. 조정을 의도적으로 오버슈팅(overshooting)함으로써, FFC 유닛(114)은 가장 높은 피크 진폭에 도달하는 때를 발견할 수 있고, 이에 따라 가장 높은 진폭에서 정지하기 위해 조정을 백업한다. 이는 병렬로 연결된 LC 탱크 회로(104, 106) 및 분배기(110과 직렬로 연결된 108)의 올바른 공진 주파수를 설정한다.
f. 교정 조치가 취해질 수 있도록 모니터링 및 감지 기능이 있는 DC 바이어스 잔류 플럭스의 존재. 예를 들어 잔류 플럭스의 존재를 교정하거나 보상하기 위해, FFC(114)는 여기 신호의 듀티 사이클을 변경하여 여기 신호의 파형을 수정한다.
RCPS는 전동 CRES 튜닝 메커니즘(116)을 포함할 수 있다. CRES 양단의 VRES(170) 전압이 인명에 대한 안전 위협을 나타낼 만큼 충분히 높은 경우, 숙련된 기술자에 의한 RCPS 동작 중 CRES의 수동 조정은 자동 가변 커패시터로 피할 수 있다. 자동 가변 커패시터, 예를 들어 전동 가변 커패시터는 다음을 포함하는 이점을 제공할 수 있다.
a. 섀시가 개방되면 RCPS를 종료하는 안전 잠금 스위치를 갖는, 밀봉된 섀시에서 RCPS 코어(102) 및 CRES(106) 주변과 같은 고전압 영역을 찾기. 이는 RCPS가 동작할 때마다 누구든 고전압 영역에 액세스하는 것을 방지한다.
b. FFC(114) 내부의 소프트웨어에 의해 제어되는 튜닝 메커니즘(116)에 의해 수행되는 자동 튜닝은 누구에게나 조정을 훈련시킬 필요가 없다.
c. LC 탱크 회로 드리프트 교정. FFC(114)가 LC 탱크 회로(104, 106, 108, 110(또는 103))의 공진 주파수가 온도 또는 구성요소 노후화로 인해 드리프트되었다고 결정할 때마다 RCPS 유닛의 작동을 방해하지 않고 자동 재조정이 수행될 수 있다. 이는 아무도 조치를 취하지 않아도 백그라운드에서 발생한다.
d. CRES(106) 조정에 대한 훈련이 필요하지 않다. 수동 조정을 위한 액세스를 제공할 필요가 없기 때문에, RCPS를 종료하고 분해하지 않는 한 모든 액세스를 차단하여 조정을 악의적으로 조작하는 사람의 위협을 방지할 수 있다.
e. CRES 재조정 공지. 시작 시, FFC(114)는 CRES(106)가 재조정이 필요한지 결정하고, 필요한 경우 RCPS가 전체 동작을 진행하도록 허용하기 전에 CRES(106)를 올바른 설정으로 교정한다.
여기 구동 회로(EDC)(120)는 FFC(114)에 의해 생성된 여기 신호(VEXC)를 증폭한다. 이는 그런 다음 연결된 여기 권선에, 이 경우에는 여기 권선(130)에 이 전압을 인가한다. RCPS 시스템 내에는 하나 이상의 EDC 유닛이 있을 수 있다. 도 1은 연관된 WEXC 권선들(130, 132, 134)과 함께 설치된 3개의 EDC 유닛들(107)을 도시한다. 연관된 여기 권선과 함께 더 많은 EDC 유닛들이 설치될 수 있다. 모든 EDC 유닛들은 공진 코어(102) 내부에서 개별 플럭스 필드들이 서로 충돌하는 것을 방지하기 위해 동일하거나 똑같은 여기 VEXC 신호들로 구동되어야 한다. 아래에 열거된 것은 얼마나 많은 EDC 유닛들(120)이 사용되어야 하는지를 선택할 때 포함될 수 있는 몇 가지 고려사항이다.
a. EDC(120) 내부의 회로부는 LC 탱크 회로(103)가 완전히 충전되지 않았을 때 구동하는 WEXC 권선(130)의 낮은 임피던스 부하를 견디도록 돌입(in-rush) 전류 제한을 제공해야 한다. 하나 이상의 EDC 유닛(120) 및 연관된 여기 권선(WEXC(130))을 가짐으로써, 각각의 EDC 유닛은 형제 EDC 유닛(122 및 124)이 부하를 공유하도록 함으로써 더 낮은 돌입 전류 제한 설정을 가질 수 있다. 설치된 모든 EDC 유닛들은, 사용된 수에 관계없이, 동일한 위상을 갖는 VEXC 신호들을 각각의 EDC의 개별적으로 연관된 WEXC 권선(130, 132 및 134)을 통해 공진 코어(102)로 동시에 구동하도록 의도되었다. 각각의 여기 권선(130, 132, 134)을 서로로부터 분리함으로써 또한 리던던시(redundancy)를 제공한다.
b. EDC 유닛(120, 122 및 124(또는 107))이 고장나면, 회로 상태 모니터링 회로는 FFC(114)에 결함이 있는 유닛을 종료하도록 알리고 나머지 유닛은 동작하도록 할 수 있다. 하나 이상의 결함이 있는 EDC 유닛을 종료하면 나머지 유닛들은 여전히 동작하므로, RCPS가 계속 작동할 수 있지만 성능이나 출력 전력 용량이 감소할 수 있다. 연관된 WEXC 권선(130, 132 또는 134)과 함께 여분의 EDC 유닛들(120, 122 또는 124)이 설치되면, 하나의 EDC 유닛이 고장났을 때 EDC 유닛에 대한 스트레스를 줄이기 위해 추가적인 안전 마진이 제공된다. 120과 같은 EDC 장치가 고장나면, RCPS가 정상적으로 동작할 수 있다. 유닛의 표시기(indicator)는 수리 기간 동안 RCPS가 계속 동작하는 동안 수리가 필요함을 사용자에게 알릴 수 있다.
c. 고전력 RCPS 구현의 경우, WEXC 권선들(130, 132, 134)의 와이어 크기/직경은 여러 EDC 유닛들(120, 122, 124)이 조합된 부하를 공유하는 경우 더 작을 수 있다. 이점은 와이어 크기와 와이어 비용을 포함할 수 있으며 표피 효과 손실이 더 적은 더 작은 직경의 와이어로 인해 전도체 단면 영역의 활용도가 향상된다.
d. 고전력 RCPS의 경우, EDC(120, 122 및 124)에 사용되는 트랜지스터들/MOSFET들/IGBT들과 같은 출력 디바이스는 일반적으로 더 빨리 스위칭되는 더 저렴한 저전류 정격 디바이스(rated device)를 사용할 수 있으므로, 스위칭 손실이 줄어든다. 다른 EDC 유닛들이 조합된 전류를 공유하므로 각 출력 디바이스로부터의 열이 더 낮고, 각 출력 디바이스에서 발산되는 열은 다른 EDC 유닛들의 디바이스와 물리적으로 떨어져 위치하며, 이는 열을 한 곳에 집중시키는 대신 생성된 열을 여러 위치로 나눈다.
리던던트(선택적) EDC 유닛(122)이 포함될 수 있다. 이 유닛은 WEXC 권선(132)을 구동하는 도 1에 도시되어 있다. 120을 참조한다.
리던던트(선택적) EDC 유닛(124)이 포함될 수 있다. 이 유닛은 WEXC 권선(134)을 구동하는 도 1에 도시되어 있다. 120을 참조한다.
자기 코어(102) 내에 자속 필드를 유도하기 위해 EDC 모듈(120)에 의해 공급되는 여기 권선(WEXC)(130). FFC(114)는 EDC(120)에 공급되고 그에 의해 증폭되는 여기 신호(VEXC)를 생성한다. EDC(120)로부터의 증폭된 VEXC 신호는 자기 코어(102)에서 자기 플럭스를 생성하는 이 여기 권선에 걸쳐 인가된다.
리던던트(선택적) WEXC 권선(132)이 포함될 수 있다. 130을 참조한다.
리던던트(선택적) WEXC 권선(134)이 포함될 수 있다. 130을 참조한다.
부하 권선 1(W출력1)(140)은 자기 코어(102)로부터 일부 플럭스를 흡수하고 내부 시스템 회로에 공급하기 위한 전력을 생성한다. W출력1(140) 양단에 유도된 AC 전압은 AC 전압을 전파 맥동 DC 전압으로 변환하는 정류기 회로(142)에 전력을 공급한다. 정류된 전압은 필터링된 DC 전압을 생성하는 역률(power factor) 교정 회로(144)에 제시된다. 이 필터링된 DC 전압은 하나 이상의 출력 전압들을 갖는 전원(146)에 공급된다. 146로부터의 전력 출력들은 다양한 내부 회로에 공급된다. 전원(146)에 의해 전력이 공급될 수 있는 회로들은 다음을 포함한다: FFC(114), 센서(112), 튜닝 메커니즘(116), EDC 유닛들(120, 122 및 124) 및 기본 동작에 사용되는 기타 내부 회로.
브리지 정류기 회로(142)는 수동 다이오드 브리지 정류기 또는 능동 트랜지스터 또는 MOSFET 브리지 회로일 수 있다. 능동 정류기 회로를 사용하면 단순한 다이오드 브리지 회로와 달리 비용과 복잡성이 추가된다. 그러나 출력 전류가 높아지면 직렬 순방향 다이오드 전압 강하로 인해 상당한 전력 효율 손실과 열 발산이 발생할 수 있다. 이 결정은 능동 브리지 회로와 저비용 수동 다이오드 브리지 회로의 장점 및 RCPS 유닛의 특정 애플리케이션에 따라 이루어질 수 있다.
역률 교정(PFC) 회로(144)는 브리지 정류기 회로(142)를 통해 W출력1(140)에 의해 전력을 공급받을 수 있다. 여기서, 역률 교정 회로는 RCPS 코어에 적용되는 부하의 리액티브(reactive) 특성을 제거한다. 여기서 추가된 PFC가 없으면, 다이오드 브리지 출력은 일반적으로 리플이 적은 DC 전압을 생성하기 위해 필터 커패시터에 공급되어 W출력1(140)의 부하가 용량성으로 나타나게 한다. 이 프로세스에서, RCPS 코어는 CRES(106)과 병렬로 W출력1 필터 커패시턴스를 확인한다. CRES(106)의 커패시턴스 값은 나노패럿의 범위에 있을 수 있는 반면, 필터 커패시터는 많은 마이크로패럿의 범위에 있을 수 있다. 그 결과 CRES(106)가 몇 배 더 큰 것처럼 나타나며, 이는 LC 탱크 회로(103)의 공진 주파수가 의도된 설계 주파수보다 낮은 값으로 효과적으로 떨어지게 한다. 여기서 여기 신호의 주파수는 필터 커패시터로 인해 LC 탱크 회로의 의도된 고유 공진 주파수와 매칭되지 않는다.
전원(146)은 동작을 유지하기 위해 RCPS 유닛 내부의 다양한 회로에 조정된 DC 전력을 제공할 수 있다. 공급되는 각 회로의 개별 요구 사항에 따라, 이 전원은 하나 이상의 출력 전압을 제공해야 할 수 있다.
부하 권선 2(W출력2)(150)은 자기 코어(102)로부터 공진 플럭스의 지배적인 부분을 끌어 당겨 RCPS 유닛과 독립적인 디바이스인 외부 부하 회로들(미도시)에 전력을 공급할 수 있다. W출력2 양단에 유도된 AC 전압은 전압을 전파 맥동 DC 전압으로 변환하는 정류기 회로(152)에 의해 정류된다. 정류된 전압은 필터링된 DC 전압을 생성하는 역률 교정 회로(154)에 제시된다. 이 DC 전압은 배터리 충전 시스템, AC 전력 인버터 및/또는 기계류와 같은 다른 디바이스와 같은 외부 부하들(미도시)을 공급하기 위한 전원(156)으로 공급된다.
브리지 정류기 회로(152)는 W출력2 권선(150) 양단에 유도된 AC 전압을 정류할 수 있다. 이 회로는 수동 다이오드 브리지 정류기 또는 능동 트랜지스터 또는 MOSFET 브리지 회로일 수 있다. 선택에 대한 가어던스는 위를 참조한다.
역률 교정(PFC) 회로(154)는 브리지 정류기 회로(152)를 통해 W출력2(150)에 의해 공급될 수 있다. 역률 보정 회로는 RCPS 코어에 적용된 부하의 리액티브 특성을 제거한다. 여기서 추가된 PFC가 없으면, 다이오드 브리지 출력은 일반적으로 필터링된 DC 전압을 생성하기 위해 필터 커패시터에 공급되어, W출력2(150)의 부하가 용량성으로 나타나게 한다. 이 프로세스에서, RCPS 코어는 CRES(106)와 병렬로 W출력2 커패시턴스를 확인한다. CRES(106)의 커패시턴스 값은 수십 나노패럿의 범위에 있을 수 있는 반면, 필터 커패시터는 많은 마이크로패럿의 범위에 있을 수 있다. CRES(106)에 대한 효과는 위를 참조한다.
전원(156)은 RCPS 장치 외부의 부하 회로에 공급하기 위해 조정된 DC 전력을 제공할 수 있다. 의도된 부하 애플리케이션의 개별 요구 사항에 따라, 이 전원은 하나 이상의 출력 전압을 제공해야 할 수 있다. 외부 부하는 특정 모터, AC 전력 인버터 또는 전기 자동차용 대형 배터리 충전기와 같은 전기 디바이스일 수 있다. 헤비한(heavy) 외부 부하의 경우, 여러 개의 복제(150, 152, 154 및 156)을 사용하여 큰 헤비한 부하를 공유할 수 있다. 마찬가지로 손전등, 휴대폰, 휴대용 전동 툴과 같은 소형 디바이스에 전력을 공급하는 것과 같이 의도된 외부 부하가 상대적으로 작은 경우, 연관된 항목들(150, 152 및 154)과 함께 전원(156)이 제거될 수 있으며 작은 외부 부하는 156 대신 146에 의해 공급된다.
공진 전류 IRES(160)는 공진 권선(WRES(104))을 통해 흐른다. 센서(112)는 이 전류를 모니터링하고 I감지A(162) 및 I감지B(164)로 구성된 차동 피드백 신호를 생성한다. 차동 쌍 전류 피드백 신호의 양의 극성 신호 절반(I감지A)(162)은 전류 센서(112)에 의해 생성된다. 차동 쌍 전류 피드백 신호의 음의 극성 신호 절반(I감지B)(164)은 전류 센서(112)에 의해 생성된다.
전압 피드백 신호(V감지)(172)는 C감지(110)와 직렬로 연결된 C직렬(108)에 의해 형성된 용량성 전압 분배기에 의해 생성될 수 있다. 이 신호는 VRES(170)와 동일한 파형을 유지하면서 VRES(170)에 비해 진폭이 줄거나 크게 줄었다.
2. 동작의 설명
도 1을 참조하면, 여기 신호 전압이 여기 권선 WEXC(130) 양단에 인가된다. 생성된 자속 필드는 자기 코어(102) 내에 자속을 유도한다. 전용 공진 커패시터 CRES(106)와 병렬로 연결된 공진 권선 WRES(104)에 의해 형성된 LC 탱크 회로(103)는 특정 주파수(FRES)에서 공진하도록 교정될 수 있고, 이는 WEXC 권선(130)에 인가된 여기 신호의 주파수와 의도적으로 매칭시킨다. 용량성 전압 분배기(C감지(110)와 직렬로 연결된 C직렬(108)에 의해 형성됨)도 CRES(106)과 병렬이므로 CRES(106)의 커패시턴스를 결정할 때 고려해야 한다. LC 탱크 회로의 고유 공진 주파수(FRES)는 다음과 같이 결정된다
Figure pct00001
수학식 2.1
여기서
FRES=LC 탱크 회로(103)의 고유 공진 주파수; (Hz)
LRES=공진 권선 WRES(104)의 자체 인덕턴스 값; (헨리)
CRES=(CRES [106]//([110]과 직렬인 [108])의 커패시턴스 값; 패럿
코어(102) 내의 공진 플럭스, 즉 코어 플럭스에 의해 W출력1 권선(140) 양단에 전압이 유도된다. W출력1(140) 양단의 전압은 W출력1 권선(140) 양단의 AC 전압을 맥동 DC 전압으로 변환하는 브리지 정류기(142) 양단에 공급된다. 이 맥동 DC 전압은 역률 보정 회로(PFC)(144)에 공급된다. PFC(144)는 권선 W출력1(140) 양단에 걸쳐 비-리액티브(저항성) 부하로 나타나도록 만들어진다. 이것은 중요할 수 있는데, 그 이유는 맥동 전압이 이에 걸쳐 단순히 필터 커패시터를 추가함으로써 필터링된다면 W출력1 권선(140)에 의해 보여지는 부하는 용량성으로 나타날 것이기 때문이다. CRES(106)와 병렬로 연결된 WRES 권선(104)의 인덕턴스 LRES를 포함하는 LC 탱크 회로(103)는 마치 필터 커패시터가 WRES 권선(104)에 추가하여 CRES(106)와 병렬로 연결된 것처럼 반응할 것이라는 점에 유의한다. 여기서, LC 탱크의 고유 공진 주파수 FRES가 변경되어, LC 탱크 회로의 공진 주파수를 여기 권선 WEXC(130)에 공급되는 의도된 FRES 주파수에 의해 여기될 때 전혀 공진을 허용하지 않을 수 있는 주파수로 줄인다.
PFC(144) 회로는 W출력1 권선(140)에 부착된 부하가 비-리액티브 부하(저항성)라는 환상(illusion)을 생성한다. 이는 LC 탱크의 공진 주파수가 주로 WRES(104) 및 CRES(106)의 LRES의 값들에 의해 결정되는 동안 LC 탱크의 Q를 약화시킨다. PFC(144)는 W출력1(140) 양단의 피크 AC 전압보다 약간 높은 DC 전압을 생성한다. 이 DC 전압은 PFC(144)에 의해 W출력1(140)로부터 절연된 PFC(144) 내에 통합된 필터 커패시터에 의해 부분적으로 필터링되는 약간의 AC 리플을 가질 수 있다. 정상 동작 시, 코어(102) 내의 플럭스 레벨은 W출력2 권선(150)과 같은 다른 권선에 적용된 임의의 부하에 더하여 W출력1(140)에 적용된 부하에 따라 변동할 것이다. 코어 플럭스 레벨이 부하 하에서 변동함에 따라, 각각의 2차 권선(140 및 150) 양단의 유도 전압도 변동한다.
전자 회로는 일반적으로 공급되는 전원이 상대적으로 안정적인 전압 레벨을 유지하는 경우 가장 잘 동작한다. 조정된 DC 출력 전압을 생성하는 전원에 PFC(144)의 출력을 공급함으로써, 회로부가 보다 안정적으로 동작될 수 있다. 조정된 전원(146)은 하나 이상의 조정된 DC 출력을 가질 수 있어서, 이에 의해 공급되는 상이한 전압 레벨들을 요구하는 회로가 제공될 수 있다.
플럭스 필드 제어기(FFC)(114) 및 여기구동 회부(EDC)(107)용 전력은 조정된 DC 전원(146)에 의해 제공된다. FFC(114)는 여기 권선들(130, 132 및 134)을 차례로 구동하는 EDC 유닛들(107)에 제시될 여기 신호 파형 및 타이밍(위상)을 생성한다. 여기 신호의 파형, 위상, 주파수 및 듀티 사이클은 코어(102) 내의 플럭스 축적에 영향을 미친다.
도 1에 도시된 직사각형 박스(112)는 WRES 권선(104)을 통해 흐르는 IRES 전류(160)와 연관되고 IRES(160)와 동일한 파형을 갖는 차동 전류 피드백 신호(I감지A(162) 및 I감지B(164)로 구성됨)를 제공하는 전류 센서이다. FFC(114)는 자기 코어(102)를 통해 흐르는 플럭스의 위상을 결정하기 위해 이 차동 전류 피드백 신호(I감지A(162) 및 I감지B(164))를 사용한다. FFC(114)가 자기 코어(102) 내에 축적된 플럭스의 위상을 알게 되면, EDC 유닛들(120, 122, 124)에 의해 공급될 다음 여기 신호를 시작할 때를 결정할 수 있다.
다음 단락은 위에서 설명한 구성요소들 중 다양한 구성요소와 이러한 구성요소들을 구성/사용하는 다양한 수단을 포함하는 RCPS 실시예를 설명한다.
도 2a를 참조한다. LRES의 인덕턴스를 갖는 WRES(104)와 병렬로 공진 커패시터 CRES(106)를 포함하는 LC 탱크 회로가 도시되어 있다. 또한 CRES(106)와 병렬로 도시된 것은 한 쌍의 직렬 커패시터들인 C직렬(108) 및 C감지(110)이다. 커패시터들 C직렬(108) 및 C감지(110)는 V감지 피드백 신호(172)를 보다 안전한 레벨로 감소시키기 위해 AC 전압 분배기를 형성한다. VRES(170)가 높거나 매우 높은 전압(예를 들어, 2K 내지 10K 볼트와 같은 수천 볼트)에서 동작하는 경우, V감지 신호(172)에 포함된 케이블 절연, 커넥터 전압 정격 및 구성요소에 과도한 스트레스가 가해질 수 있다.
2개의 과도 전압 억제기(TVS) 다이오드들(202 및 204)은 모놀리식(monolithic) 이중 디바이스에 의해 촉진될 수 있는 이중 극성 전압 클램프를 형성한다. 이러한 다이오드들은 C감지(110)가 예를 들어 기계적 손상이나 전기적 오류로 인해 개방되어 고장하는 경우 V감지(172)에 연결된 회로 다운스트림에 대한 잠재적인 손상으로부터 보호한다. 또한 이러한 클램프 다이오드들은 C직렬(108)가 단락될 경우, 예를 들어, V감지가 사람의 생명을 위협하는 수준으로 상승하는 경우 발생하는 손상으로부터 보호한다.
전압 피드백 신호 V감지(172)의 진폭은 LC 탱크 회로(103) 양단에 유지되는 공진 전압 VRES(170)의 진폭으로부터 크게 감소된다. 피드백 전압 V감지(172)의 진폭은 대략 몇 볼트일 수 있는 반면, LC 탱크 회로 양단의 공진 전압 VRES(170)는 아마도 수백 또는 수천 볼트로 훨씬 더 높을 수 있다.
C직렬(108) 및 C감지(110)에 의해 형성된 전압 분배기는 VRES(170)의 파형과 유사한 파형을 유지하면서 VRES(170)의 진폭을 감소시킨다. 직렬 저항기들 Rscale(206) 및 RcalV(208)은 C감지(110)에 걸쳐 전압 분배기 출력에 병렬로 연결된다.
RcalV(208) 트림 포트(trim pot)를 조정하여 C직렬(108) 및 C감지(110)로 구성된 분배기의 진폭 감소 값을 보정하여 VRES(170)으로 나눈 V감지(172)의 원하는 전압 비율을 산출할 수 있다. 이상적인 비율과 같은 비율은 VRES(170)가 VRES(170)의 최대 안전 동작 레벨에 있을 때(일부 안전 마진 추가와 함께) V감지(172)의 피크 진폭이 204와 직렬로 202에 의해 설정된 클램프 전압 바로 아래에 유지되도록 설정될 수 있으며, 이는 WRES(104) 권선의 와이어 절연의 절연 파괴 전압과 CRES(106), C직렬(108) 및 C감지(110)의 유전체 재료의 유전체 파괴 전압에 의해 지시된다.
도 1에 도시된 "센서"(112)는 도 2a에 도시된 전류 감지 변압기와 같은 전류 감지 디바이스일 수 있다. 전류 감지 변압기(112)는 그의 1차 권선(N1), 일반적으로 단일 턴(single turn)을 통과하는 공진 전류 IRES(160)를 모니터링한다. 2차 권선(N2)은 1차 권선(N1)과 대비 많은 턴들을 가진다. 전류 감소는 턴의 비율(N1/N2)과 동일한 전류 감지 변압기(112)에 의해 제공되며, 이상적으로는 1차 권선 IRES(160)에 공급되는 입력 신호의 파형과 동일한 파형을 생성한다.
2차(N2) 양단의 부하 임피던스는 1차 권선, IRES(160)을 통과하는 전류 레벨과 관련된 전압을 결정한다. 직렬로 조합된 션트 저항기들 R션트A(210), R션트B(214) 및 Rcalshunt(212)는 저항기들로 구성된 차동 TEE 패드 네트워크(216)와 병렬로 연결된다. 따라서 입력 임피던스의 병렬 조합, TEE 패드 네트워크(216)의 ZinTEE(220) 및 직렬 션트 저항기들(210, 212 및 214)은 TEE 패드 네트워크(216)의 입력에 적용되는 암페어당 전압 비율을 결정할 것이다. 전류 감지 변압기 "센서"(112)의 1차측을 통과하는 IRES(160) 전류의 암페어당 특정 전압 스케일링 인자에 대응하도록 출력 전압을 조정 및/또는 교정하기 위해, Rcalshunt 트림 포트(212)가 조정된다.
TEE 패드 네트워크(216)는 션트 저항기들(210, 212, 214)과 병렬인 변류기(112)의 2차측(N2) 대 FFC 유닛(114)에 연결될 특정 전류 피드백 케이블의 임피던스 사이의 임피던스 정합을 제공한다. TEE 패드 네트워크는 I감지A(162) 및 I감지B(162)로 구성된 차동 전류 피드백 신호를 FFC(114)로 전달하는 데 사용될 차폐 트위스트 페어 케이블(shielded twisted pair cable)의 임피던스와 동일한 출력 임피던스 ZoutTEE(222)를 갖도록 설계되었다.
TEE 패드 네트워크(216)는 또한 안정적인 감쇠를 제공한다. 임의의 임피던스 미스매칭으로 인해 발생하는 VSWR(Standing Wave Voltage) 케이블 반사는 TEE 패드 네트워크의 감쇠 값의 두 배로 줄어든다. 전류 피드백 케이블은 전류 감지 변압기(112)의 출력 전류의 일부를 전달하도록 연결되고 FFC(114) 내부의 종단 저항기로 종단된다.
출원인은 히스테리시스가 물리적 속성의 값이 그것을 유발하는 효과의 변화보다 뒤처지는 현상을 포함한다고 지적한다. 또한, 자기 히스테리시스의 증거는 자기 유도가 자화력보다 뒤처지는 곳에서 발견될 수 있다. 예를 들어, 코어의 완전히 발달된 자화는 1차 권선에 에너지가 공급된 후 일정 시간이 지나면 발생한다.
FFC(114) 내부의 회로부는 자기 코어(102)의 히스테리시스로 인한 시간 지연을 측정할 수 있고 및/또는 자기 코어(102)의 재료 속성을 포함하는 특정 속성에 내재된 히스테리시스 시간 지연(위상 지연)과 동일한 양만큼 일찍 여기 신호를 시작함으로써 이 지연을 보상한다. 여기를 위한 이러한 이른 시작은 내연 기관의 "스파크 어드밴스(spark advance)"("타이밍 어드밴스")와 유사하다. 내연 기관에서 "스파크 어드밴스"는 피스톤이 "상사점" 위치에 도달하기 직전에 스파크를 시작하여 피스톤이 운동의 최대 정점에 도달하는 순간 스파크가 연료를 완전히 점화할 수 있는 시간을 허용한다. 자동차 정비공은 엔진이 "튜닝"될 때마다 이 타이밍을 조정한다. 엔진 속도가 증가함에 따라 타이밍 어드밴스의 양을 변경하기 위해 스프링 장착 카운터 웨이트 시스템에 의해 자동 기계식 어드밴스 조정이 제공되어 동작 중 실시간으로 어드밴스를 최적화한다. 보다 현대적인 자동차는 엔진이 동작할 때 엔진 제어 컴퓨터 내부에서 실시간으로 실행되는 소프트웨어를 통해 이 스파크 어드밴스를 자동으로 제어한다.
여기 신호에 "타이밍 어드밴스"를 제공함으로써, 히스테리시스 시간 지연을 취소하기 위한 추가 시간이 제공된다. 자기 코어(102) 히스테리시스로 인한 시간 지연이 경과한 후, 여기 권선들(130, 132, 134)에 인가된 여기 신호에 의해 방금 생성된 플럭스의 위상은 코어(102) 내에 이미 축적된 플럭스의 위상과 일치한다. 히스테리시스 지연을 실시간으로 모니터링하여, 최적의 위상 보상을 유지할 수 있다.
도 2b는 코어(102)와 같은 코어의 히스테리시스가 코어 플럭스 축적에 어떻게 영향을 미치는지를 도시한다. 솔리드 트레이스(224)는 여기 권선 WEXC(130)에 인가된 여기 신호를 나타낸다. 이 트레이스(224)는 0-도 위상 시프트를 나타내는 원점(0 라디안)에서 0을 교차한다는 점에 유의한다. 점선 트레이스(228)는 코어(102) 내에 이미 축적된 정현파 플럭스(sinusoidal flux)를 나타낸다. 이 점선 트레이스(228)는 코어(102), DHST(226)의 히스테리시스 지연으로 인해 오른쪽으로 시프트되었다. 설명의 목적으로 DHST(226)의 임의 값을 선택하여 코어(102)로 인한 히스테리시스 지연을 나타낸다.
따라서, 도 2b에 도시된 코어(102) 내에 축적되는 플럭스(점선 트레이스(228))는 히스테리시스 지연 DHYST(226)에 의해 지연되며, 원래 플럭스를 생성한 여기 신호(도 2b에 도시된 실선 트레이스(224))로부터 오른쪽으로 오프셋된다. 기존 플럭스에 다른 여기 신호의 플럭스를 추가하려면 다음 여기 신호는 기존 플럭스와 위상으로 적용되는 대신 코어(102)에 이미 축적된 플럭스보다 먼저 발생해야 한다.
도 2c는 히스테리시스 지연(226) 후에 어드밴스된 여기 신호(실선 트레이스(224))에 의해 생성된 플럭스가 기존 플럭스(점선 트레이스(228))와 조합하여 코어(점선 트레이스(230)) 내에서 두 배의 플럭스를 축적하는 방법을 보여준다. 어드밴스 타이밍의 양은 히스테리시스 지연 DHYST(226)와 동일하게 설정되었으므로, 224에 의해 생성된 지연된 여기 플럭스의 위상과 기존 플럭스(228)가 일치하여, 두 플럭스 필드들이 조합되어 플럭스 레벨의 두 배인 점선 트레이스(230)를 산출할 수 있다.
RCPS 디바이스가 무거운 부하를 구동함에 따라, FFC(114)는 코어(102) 내에 저장된 최적의(공칭) 동작 플럭스 레벨을 유지하기 위해 플럭스 레벨을 서보한다. 부하가 상대적으로 안정적이면, 부하가 PFC(154) 및 전원(156)을 통해 W출력2(150)에 의해 계속 공급됨에 따라 동작 플럭스 레벨은 공칭 레벨에 도달할 때까지 플럭스를 축적할 것이다.
그러나, RCPS에 의해 구동되는 대형 공작 기계의 전력 스위치를 차단하는 것과 같이 헤비한 부하가 갑자기 떨어지는 경우, 코어(102) 내부에 축적된 플럭스 레벨이 원하는 플럭스 레벨을 초과할 수 있다. 이러한 초과 플럭스 레벨은 LC 탱크 회로(103) 양단의 과도한 VRES(170) 전압 레벨을 초래할 수 있다. 이로 인해 VRES(170)은 원래 설계 레벨보다 높은 전압 레벨을 경험하게 된다. 증가된 전압은 실제로 상당히 급증할 수 있다. 과도한 레벨이 CRES(106) 또는 해당 WRES(104) 와이어 절연의 절연 파괴 전압에 근접할 만큼 충분히 높게 증가하면 영구적인 손상이 발생할 수 있다. 공진 전압 VRES(170)의 서지 또는 스파이크를 흡수하기 위해 FFC(114)는 제동 절차(Braking procedure)를 적용할 수 있다.
도 2d는 "브레이크" 사이클을 추가한 효과를 설명한다. 실선 트레이스(234)는 타이밍 어드밴스가 없는 "브레이크" 여기 사이클을 나타낸다. 브레이크 사이클(234)은 도 2c에 이전에 도시된 어드벤스된 여기 신호(224)와 유사하지만,
Figure pct00002
라디안(180도)만큼 시프트되어 거꾸로 나타나게 한다. 브레이크 사이클에 의해 생성된 플럭스(점선 트레이스(236))는 DHYST(226)에 의해 지연되어 "브레이크" 플럭스(236)가 코어(102) 내의 기존 플럭스와 정렬되지만 반대 극성을 갖도록 한다.
점선 트레이스(228)는 "브레이크" 사이클(236)에 의해 생성된 플럭스와 비교하여 타이밍 어드밴스를 갖는 비반전 정상 여기 신호에 의해 생성된 플럭스가 히스테리시스 지연(226) 후에 생성하는 것을 나타내는 참조로서 도시되어 있다.
설명을 위해, 단일 여기 신호에 의해 생성된 플럭스 진폭의 3배에 해당하는 진폭을 갖는 점선 트레이스(232)는 과도한 플럭스 레벨을 나타낸다. 하나의 "브레이크" 사이클(236)에 의해 생성된 플럭스와 기존의 과도한 플럭스(232)를 조합하는 결과적인 플럭스 레벨(230)은 더 낮은 플럭스 레벨을 산출한다. 초과 플럭스(232)는 이제 단일 여기 신호(228)에 의해 정상적으로 생성된 것과 동일한 양만큼 감소되어, 점선 트레이스(230)로 도시된 새로운 레벨을 초래한다.
각 브레이크 사이클은
Figure pct00003
라디안(180도)만큼 시프트되므로, 기존 플럭스와 조합하면 기존 축적된 플럭스에서 하나의 가진 사이클만큼의 플럭스가 상쇄된다. 축척된 플럭스의 3 사이클들에 해당하는 트레이스(232)는 축적된 플럭스의 2 사이클들에 해당하는 조합된 플럭스 레벨(230)로 감소된다. "브레이크 사이클"을 추가하면 FFC(114)가 기존 플럭스의 위상에 영향을 주지 않고 과도한 플럭스 레벨을 보상할 수 있다.
일반적으로 코어(102) 내의 플럭스는 많은 사이클들에 걸쳐 축적된다. 각 여기 사이클에 의해 생성된 플럭스의 양은 각 EDC 유닛(120, 122 및 124)의 돌입 전류 제한 설정 및 탠덤(tandem)에서 작동하는 EDC 유닛들의 수에 따라 다르다. 공칭 동작 플럭스는 각 여기 권선(130, 132 및 134)의 턴 수로 나눈 공진 권선(104) 사이의 턴의 비율과 여기 신호의 피크 전압의 곱에 의해 결정된다. 따라서 도면이 더 정확하기 위해 공칭 동작 플럭스 레벨을 나타내는 기존 플럭스(230)의 진폭은 한 여기 사이클의 플럭스(228) 진폭의 여러 배인 것으로 나타나야 한다.
3. 플럭스 필드 제어기(FFC)에 대한 전류 피드백 신호
자기 코어의 히스테리시스 지연은 주로 자기 코어(102)를 구성하는 데 사용되는 자기 코어 재료에 따라 달라집니다. 임의의 하나의 특정 코어로 인해 발생하는 정확한 히스테리시스 지연은 예측하기 어렵지만, 이는 측정될 수 있다. 코어(102) 내에 이미 축적된 플럭스는 I감지A(162) 및 I감지B(164)로 구성된 차동 I감지 피드백 신호와 관련된다. 자기 코어의 히스테리시스 지연으로 인한 위상 시프트는 적용된 마지막 여기 신호 대 코어(102) 내에 이미 있는 플럭스의 위상 사이의 위상 차이를 측정하여 결정된다.
FFC(114)는 전류 센서(112)로부터 차동 전류 피드백 신호를 수신한다.
도 3을 참조하면, 도 2a에 도시된 차동 전류 감지 출력은 TEE 패드 네트워크(216)의 출력에 부착된 차폐 트위스트 페어 케이블을 통해 I감지A(162) 및 I감지B(164)로서 도착한다. 종단 저항기(RTERM)(302)의 값은 항목들(306, 350, 352, 354, 358, 356 및 360)을 포함하는 회로들과 병렬로 차폐 트위스트 페어 전류 피드백 케이블의 조합된 임피던스를 매칭시키기 위해 제공된다.
차동 증폭기(306)는 전류 피드백 신호의 진폭을 모니터링한다. 306의 차동 이득은 이득 저항기 RG(304)의 값에 의해 설정된다. 306의 출력은 안정적인 DC 복귀 경로를 제공하기 위해 저항기 R부하1(312)에 의해 종단된다. 306의 출력, IFBK(320) 신호는 나중에 측정을 위해 아날로그-디지털 변환기(ADC)로 공급된다. IFBK(320) 신호는 일반 마이크로프로세서의 아날로그 입력(Ain)과 같은 접지 기준 단일 종단 아날로그-디지털 변환기(ADC)에 공급하기 위해 더 호환되는 출력을 제공하도록 바이어싱될 수 있다. 차동 증폭기(306)의 기준 입력(REF)(308)에 DC 바이어스를 인가함으로써, IFBK(320) 신호는 접지 레벨 위로 IFBK(320)를 올리도록 바이어싱될 수 있다. 이렇게 하면 IFBK(320)의 음의 신호 피크 동안 ADC가 접지 아래로 당겨지는 IFBK(320)에 의해 공급되는 것을 방지할 수 있다.
바이어스 전압, DCBIAS(310)은 두 개의 서로 다른 전압 기준들을 사용하여 발생하는 임의의 열적 드리프트로 인한 DC 오프셋 오류 생성을 방지하기 위해 ADC가 사용하는 것과 동일한 전압 기준에 의해 이상적으로 파생되어야 한다. 오프셋 바이어스는 ADC를 포함하는 동일한 마이크로프로세서의 DAC 출력에 의해 편리하게 제공될 수 있다. DAC와 ADC가 두 개의 개별 디바이스들인 경우, 그들은 동일한 아날로그 기준 전압을 공유해야 한다. 306의 IFBK 출력(320)은 IFBK(320)의 진폭을 디지털화하기 위해 ADC에 제시된다.
일부 ADC 및 마이크로프로세서는 차동 아날로그 입력을 갖는다. 차동 입력의 경우, I감지A(162) 마이너스 I감지B(164)로 구성된 차동 전류 피드백 신호가 ADC의 동적 입력 범위를 초과하지 않는 한 RTERM 저항기(302)와 병렬로 ADC의 차동 입력에 직접 I감지A(162) 및 I감지B(164)를 공급함으로써 ADC(306)가 생략할 수 있다.
디지털 변환은 공진 주파수(FRES) 사이클마다,
Figure pct00004
/2 라디안(90도)에서 한 번, 3/2
Figure pct00005
라디안(270도)에서 다시 한 번, 이렇게 두 번 수행된다. 이 두 개의 디지털 값들은 IFBK(320)의 양의 및 음의 피크 전압 레벨을 나타낸다. 양의 피크 값에서 음의 피크 값을 빼면, 잔류 플럭스의 존재가 두 피크 값들 사이의 디지털화된 전압 차이로 나타난다.
잔류 플럭스가 없는 경우와 같이, DC 바이어스가 없으면, 두 피크 전압 측정들 사이에 진폭 차이가 없어야 한다. 가장 최근의 (양의 또는 음의) 측정값은 각각의 이전(양의 또는 음의) 측정값을 업데이트한다. 샘플링할 다음 양의 또는 음의 피크 값과 비교하기 위해 가장 최근 측정값이 유지된다. 이 절차는 각각의 새 측정값을 가장 최근에 저장된 양의 또는 음의 피크 값 샘플과 비교함으로써 코어 내의 DC 바이어싱 잔류 플럭스의 존재와 진폭을 결정한다.
서브회로(360)는 아날로그 파형을 DC 전압으로 표현되는 RMS 전력 레벨(dBm 신호 전력 레벨)로 변환하는 회로이다. 서브회로(360)는 TEE 패드 네트워크(216)를 통해 112에 의해 공급되는 전류 피드백 신호의 차동 진폭을 모니터링하기 위해 RTERM(302)의 종단 저항에 걸쳐 AC 결합된다. 입력 커패시터(CinA(350) 및 CinB(356))는 서브회로(360)가 잔류 플럭스에 의해 야기된 DC 바이어스를 무시하도록 허용한다. 저역 통과 필터는 입력 저항기들 RinA(352) 및 RinB(358)와 함께 필터 커패시터(C필터)(354)에 의해 형성되어 전류 피드백 케이블에서 픽업된 고주파수 노이즈로 인한 측정 오류를 줄이는 데 도움이 된다.
360으로부터의 출력 IRESLEVEL(370)은 안정적인 DC 복귀 경로를 제공하기 위해 R부하2(362)에 의해 종단된다. 서브회로(360)의 출력 신호 IRESLEVEL(370)은 특정 dB 인터셉트 값(intercept value)에 대해 볼트 DC당 dB로 절대 dBm 전력 레벨 값을 나타내는 DC 전압이다. 입력 신호 전력이 인터셉트 값에 있을 때, DC 출력(IRESLEVEL(370))은 0볼트 DC이다. 인터셉트 레벨 이상의 신호에 대해, DC 출력(370)은 0VDC 플러스 서브회로(360) 디바이스 제조자에 의해 지정된 양의 DC 변환 인자에 의해 곱해진 인터셉트 값 이상의 dB 레벨이다.
종단 저항에 의해 소비되는 전력은 다음과 같이 계산된다
Figure pct00006
수학식 3.1
여기서
PCFS=[302]에 걸친 전류 피드백 신호의 전력 레벨; 밀리와트
VCFSrms=[302]에 걸친 전류 피드백 신호의 차동 전압; VRMS
Rterm=저항, [360]과 병렬로 [306]과 병렬로 RTERM [302];
Figure pct00007
피드백 전력 레벨을 dBm으로 변환하려면(Rterm = 50
Figure pct00008
으로 가정)
Figure pct00009
수학식 3.2
여기서
PdBm=dBm을 50
Figure pct00010
으로 환산한 전류 피드백 신호의 전력 레벨
PCFS=밀리와트 단위로 나타낸 전류 피드백 신호의 전력 레벨
0dBm=1.0 밀리와트
RMS-DC 변환기 회로의 출력은 다음에 의해 결정된다
Figure pct00011
수학식 3.3
여기서
VIRESLEVEL=RMS-DC 변환기의 DC 출력 전압, VDC
PdBm=dBm을 50Ω으로 환산한 전류 피드백 신호의 전력 레벨
PINTERCEPT=50Ω에 공급되는 것처럼 인터셉트 포인트의 전력 레벨
VCONVERT=신호 전력 레벨당 DC 출력의 변환 인자, dBm
360으로부터의 IRESLEVEL 출력(370)은 그런 다음 디지털화될 ADC로 공급된다. IRESLEVEL(370)의 디지털 값은 파형이 정확히 정현파가 아니더라도 WRES 권선(104)을 통과하는 공진 전류 IRES(160)의 실제 RMS 전류 레벨을 결정하는 데 사용된다. 이 측정값은 VRES(170)의 RMS 레벨에 의해 곱해져 자기 코어(102) 내의 플럭스로서 저장된 공진 VA 전력을 산출할 것이다.
4. 플럭스 필드 제어기(FFC)(114), 축적된 플럭스
자기 코어(102) 내부에 축적된 플럭스의 위상을 모니터링하기 위해, FFC(114) 내부의 회로는 I감지A(162) 대 I감지B(164) 차동 피드백 신호가 "0을 교차"하는 시기를 결정한다. 0을 교차하는 것은 I감지A(162) 및 I감지B(164) 신호가 양의 값에서 음의 값으로 또는 그 반대로 음의 값에서 양의 값으로 변경되는 극성을 변경할 때를 나타낸다.
도 4a를 참조한다. 두 개의 0-교차 신호들이 FFC(114) 내부에서 사용된다; 하나는 플럭스가 야의 레벨에서 음의 레벨로 떨어질 때를 검출하고(ZXFALL(410)), 다른 하나는 플럭스가 음의 레벨에서 양의 레벨로 상승할 때를 검출한다(ZXRISE(440)). 이것은 전류 센서(112)에 의해 제공되는 차동 전류 피드백 신호를 모니터링함으로써 달성된다. 공진 권선(104)을 통해 흐르는 공진 전류 IRES(160)는 자기 코어(102) 내에서 공진하는 자기 플럭스와 관련된다. 공진 전류 IRES(160)가 0을 교차하면 코어(102) 내의 자속도 교차한다.
전압 비교기(402)의 하강 출력(404)은 402의 2개의 입력들(I감지A(162) 및 I감지B(164))이 I감지A(162)의 전압 레벨이 I감지B(164) 아래로 떨어지는 극성을 교환하자마자 하이가 된다. 플립-플롭(408)의 데이터 "D" 입력(406)은 논리 1 전압 레벨에 하이로 묶인다. 플립-플롭(408)의 "Q" 출력 "ZXFALL"(410)은 비교기(402) 출력으로부터의 "하강" 신호(404)의 상승 에지가 플립-플롭(408)을 트리거할 때까지 리셋 상태(그의 Q 출력이 로우일 때)에서 대기한다.
하강(404)의 상승 에지에서, 플립-플롭(408)은 "D" 입력(406)에 제시된 데이터 입력 신호의 논리 상태(하이 대 로우)를 "Q" 출력, ZXFALL(410)으로 전송한다. "D" 입력이 상수 "하이"에 연결되기 때문에, 플립-플롭은 항상 "SET"이고 여기서 그의 Q 출력 "ZXFALL"(410)은 하이가 된다. "하강" 신호(404)는 I감지A 신호(162)가 I감지B 신호(164) 위로 상승할 때까지 하이로 유지되고, 이는 "하강"이 로우가 되도록 FRES 사이클마다 한 번씩 발생한다. 408은 그의 클록 입력(404)(삼각형 기호가 있는 핀)의 상승 에지에서만 트리거하기 때문에 "하강"(404)이 로우가 될 때 아무 일도 일어나지 않는다.
출력 신호 ZXFALL(410)이 로우에서 하이로 바뀔 때, 슈미트 트리거(Schmitt trigger) "AND" 게이트(416)에 대한 하나의 입력이 상승한다. 저항기 R1(412)은 또한 ZXFALL(410)에 의해 하이로 풀링되며, 이는 차례로 커패시터 C1(414)을 충전한다. C1(414)이 충전되면서, 어느 시점에서 C1(414) 양단의 전압은 416의 입력 트리거 임계 전압에 도달하여, 416의 두 입력들이 동시에 하이가 되도록 하여 "AND" 게이트(416)의 출력(418)이 하이가 되도록 한다.
RCPS의 전원이 처음 켜지면, 플립-플롭 출력의 상태를 알 수 없으며, 이는 하이 또는 로우일 수 있다. 파워-온 리셋 신호(POR)(420)는 파워-온 리셋 회로(미도시)에 의해 생성되며 이는 POR 신호(420)가 몇 밀리초 동안 잠시 활성(하이)이 되게 한다. 그 후 POR(420)은 비활성화(로우)되고 RCPS가 "오프(OFF)"("파워 다운")된 다음 다시 켜질 때까지("파워 온") 로우를 유지한다. POR 신호(420)는 "NOR" 게이트(422)에 공급되고, 이는 활성화(하이)될 때 NOR 게이트(422)의 출력(424)이 로우가 되도록 한다. 408의 nCLR 입력에 공급하는 "NOR" 게이트(422)로부터의 로우 출력은 플립-플롭(408)을 클리어(RESET)하게 하고, 그의 Q 출력 "ZXFALL"(410)이 로우가 되게 한다. 몇 밀리초 후에, POR 신호(420)는 로우가 되고 RCPS의 다음 파워-온 시퀀스까지 로우로 유지된다. 이 논의의 나머지 부분에서는 POR(420)이 항상 로우인 것으로 간주된다.
"NOR" 게이트(422)의 다른 입력(418)은 "AND" 게이트(416)의 출력(418)에 의해 공급된다. 정상 동작 모드 동안, POR(420)은 로우이고 따라서 "AND" 게이트(416)의 출력(418)이 하이가 되지 않는 한 "NOR" 게이트(422)의 출력은 항상 하이다. R1(412) 및 C1(414)에 의해 생성된 시간 지연은 "AND" 게이트(416)의 출력(418)이 플립-플롭(408)의 ZXFALL 출력(410)이 하이가 된 후에 지연되게 한다. 이것은 "AND" 게이트(416)의 상승 출력이 "NOR" 게이트(422)의 하강 출력(424)을 "리셋(RESET)" 플립플롭(408)으로 야기하기 전에 ZXFALL 신호(410)가 잠시 "하이"로 유지되게 한다. 플립-플롭(408)이 리셋되면 ZXFALL 신호(410)는 즉시 로우가 된다. ZXFALL(410)이 로우가 될 때, R1(412) 및 C1(414)과 연관된 "AND" 게이트(416)의 입력은 잠시 하이로 유지된다. "AND" 게이트(416)를 공급하는 ZXFALL 입력(410)은 즉시 로우가 되어, "AND" 게이트(416)의 다른 입력을 "하이"로 유지하는 C1(414) 상에 여전히 전하가 있을 수 있음에도 불구하고 408의 출력(418)이 지연 없이 로우가 되도록 한다.
이는 ZXFALL 출력이 "하강" 신호(404)의 각각의 상승 에지에서 시작하여 짧은 단일 펄스 동안 하이로 유지되게 한다. 짧은 펄스 지속시간은 R1(412) 대 C1(414)의 RC 상수에 의해 지정되며, 이는 ZXFALL(410)의 다른 논리 디바이스 다운스트림이 리셋되기에 충분히 길도록 설계되었지만, 하강 신호(404)가 다시 로우가 되기 훨씬 전에 ZXFALL(410) 펄스를 제거하며, 이는 하강(404)이 하이가된 후 약 180도에서 다시 발생할 것으로 예상된다.
서브회로들(432, 436), R2(442), C2(443, 444 및 446)를 포함하는 도 4a의 회로부는 상승 0 교차(RISE)(434)를 검출한다. 이 회로는 하강 0 교차(하강)(404)를 검출하는 이전에 논의된 회로와 동일하다. 차이점은 입력 신호들(I감지A(162) 및 I감지B(164))이 비교기(402)와 비교하여 비교기(432)에서 스왑된다는 것인데, 여기서 I감지A 신호(162)는 반전 입력 대신에 비교기(432)의 비반전 입력을 제공한다. 마찬가지로, I감지B 입력(164)은 비반전 입력 대신에 비교기(432)의 반전 입력에 공급한다. 이것은 비교기(432)의 출력 "RISE"(434)가 비교기(402)의 하강 출력(404)의 반대가 되게 한다.
I감지A(162) 대 I감지B(164)의 극성을 비교함으로써 IRES(160) 신호의 극성을 모니터링함으로써, IRES(160) 전류를 나타내는 센서(112)로부터의 ISENSE 피드백 신호의 차동 진폭에 관계없이 신뢰할 수 있는 0 교차 검출을 생성한다.
FFC(114)는 자기 코어(102)에 의해 야기된 히스테리시스 위상 지연을 측정하기 위해 ZXFALL(410)의 0 교차 신호를 사용할 것이다. RISE 신호(434) 및 ZXRISE 신호(440)의 0 교차 신호는 다음 여기 신호의 시작을 동기화하는 데 사용될 것이다.
RCPS가 처음 켜질 때 코어(102)에는 플럭스가 없으므로 도 4a의 회로는 0 교차 신호를 생성할 수 없다. 차동 I감지 피드백 신호(I감지A(162) 대 I감지B(164))는 코어(102) 내의 축적된 플럭스에 의해 도출되기 때문에, I감지 피드백이 없으므로 0 교차 신호가 없다. RCPS의 초기 "시작" 시, LC 탱크 회로(103) 내에서 공진하는 IRES 전류(160)가 도 4a의 0 교차 회로가 적절하게 기능할 수 있도록 충분한 진폭을 발생시킬 때까지 일시적으로 상승(434) 신호를 교체하기 위해 대체 신호가 사용되어야 한다. 상승 신호(434)는 여기 신호를 생성할 때 얼마나 많은 어드벤스 타이밍을 적용할지 결정하기 위해 FFC(114) 내의 타이밍 회로를 동기화하는 데 필요하다.
LC 탱크 회로(103)의 "Q" 값에 따라, 발진기는 단순한 RC 발진기일 수 있다. 이상적으로는 LC 탱크 회로의 "Q"가 상대적으로 커야 한다. 탱크의 고유 주파수 대역폭이 매우 좁은 곳에서 LC 탱크 회로(103)의 "Q"가 큰 경우, 수정 또는 세라믹 공진기에서 파생된 것과 같이 더 정확한 주파수 설정을 가진 발진기가 필요할 수 있다.
FFC(114)가 적어도 하나의 마이크로프로세서를 갖는 경우, 이는 동작하려면 시스템 클록이 필요하다. 시스템 클록은 메가헤르츠 주파수 범위에서 동작할 가능성이 높으며 FRES는 주파수가 훨씬 낮을 가능성이 높다(킬로헤르츠 범위). 시스템 클록이 디지털 논리 레벨 출력을 갖는 수정 발진기를 사용한다면, 시스템 클록 주파수는 시스템 클록 주파수를 분할하기 위해 디지털 카운터 회로를 사용함으로써 LC 탱크 회로(104, 106, 108 및 110)의 공진 주파수 FRES에 더 가까운 값으로 감소될 수 있다.
도 4b를 참조한다. LC 탱크 회로(104, 106, 108 및 110)의 공진 주파수(FRES)에 더 가깝게 시스템 클록 주파수를 낮추기 위해, 디지털 카운터(450)는 시스템 클록(SYSCLK)의 출력 주파수를 "M"의 정수 값으로 나누어 기준 주파수 신호 REF(451)를 생성하는 데 사용된다.
디지털 카운터(450)로부터의 감소된 주파수 출력은 시스템 클록에 동기화된 상태를 유지한다. 이 동기화는 RCPS 회로와 마이크로프로세서 회로 사이의 비트 주파수 전자기 간섭(EMI)을 줄인다. 디지털 카운터(450)의 REF(451) 출력은 FRES의 공진 주파수의 정수배인 주파수를 산출해야 한다.
시작하는 동안, 대리(surrogate) RISE(434) 신호가 발진기에서 파생된다. RCPS 타이밍 회로를 REF(451) 신호에 동기화하기 위해 위상 잠금 루프(PLL) 회로(452) 및 주파수 분할기(디지털 카운터)(457)가 제공된다.
452와 같은 PLL 회로는 2개의 입력 신호들(REF(451) 및 FB(460))의 위상을 비교한 다음 위상 미스매칭과 관련된 제어 전압(454)을 생성하여 차례로 VCO의 출력 신호(456)의 주파수를 수정하기 위해 VCO(455)를 제어하는 "위상 검출기"(453) 회로를 포함한다.
피드백 신호, StartCLK(460)는 위상 검출기(453)의 FB 입력에 적용된다. VCO(455)의 출력(456)은 위상 검출기(453)의 FB 입력에 도달하기 전에 주파수 분배기(디지털 카운터)(457)를 통해 공급된다. 주파수 분할기(디지털 카운터)(457)는 VCO(455) 출력(456)의 주파수를 "K"의 정수 값으로 나눈다. 따라서, VCO(455) 출력(456)은 디지털 카운터(457)로부터 출력 StartCLK(460)의 주파수의 "K"배이다.
REF 신호(451)는 위상 검출기(453)의 "REF" 입력에 공급된다. VCO 출력(456)의 위상은 "REF" 입력(기준 입력)(451)에 인가된 신호의 위상을 추적할 것이다. REF(451) 신호는 시스템 클록(SYSCLK)에 동기화되므로, REF 신호(451)의 위상과 StartCLK(460)에 의해 공급되는 FB 입력의 위상은 PLL(452)이 StartCLK(460)를 유발하여 StartCLK(460)가 또한 시스템 클록(SYSCLK)에 동기화되게 하는 동안 위상 검출기(453)에 의해 비교될 것이다.
이것이 작동하려면, VCO 출력(456)의 주파수는 StartCLK(460)의 주파수와 주파수 분할기(457)의 분할 값 "K"를 곱한 것과 매칭되어야 한다. 또한, 디지털 카운터(450)에 의해 "M"으로 나누어진 시스템 클록(SYSCLK)의 주파수는 StartCLK(460) 신호의 주파수와 같아야 한다.
위상 검출기(453) 출력(454)은 VCO(455) 출력(456)의 주파수를 제어하여 REF 입력 신호(451)의 배수(분할비 "K"와 동일)가 되도록 한다. VCO(455) 출력(456)은 또한 REF 신호(451)의 위상을 추적할 것이다. 이를 "잠금(LOCK)" 상태라고 한다. 즉, PLL은 FB 및 REF 입력이 서로 "잠금(LOCK)" 단계에서 동기화될 때까지 VCO의 출력 주파수를 천천히 증가시키거나 감소시킴으로써 FB 입력 신호가 REF 입력에 공급되는 신호의 위상 및 주파수 모두와 매칭되도록 노력할 것이다.
위상 검출기(453)로부터의 출력(454)은 펄스 폭 변조 신호로 구성된다. "루프(LOOP) 필터"는 VCO 455에 제공되기 전에 펄스를 필터링한다. 루프 필터는 위상 검출기(453) 출력(454)과 접지 사이에 그려진 도 4b에 도시된 커패시터로 표현된다. 루프 필터는 도 4b에 표시된 단일 커패시터 외에 능동 또는 수동 컴포넌트로 구성될 수 있다. 루프 필터 역학은 VCO 출력(456) 주파수가 교정을 위해 얼마나 빨리 변경될 수 있는지를 지시한다.
REF(451) 신호는 본질적으로 StartCLK(460)를 생성하기 위해 카운터(457)로 인해 "K"의 정수 값으로 나누어 진다. StartCLK(460)의 결과 주파수는 FRES의 정수배여야 한다. StartCLK(460) 주파수는 나중에 또 다른 디지털 카운터(461)에 의해 분할되고, 이는 LC 탱크의 공진 주파수(FRES)와 매칭시키기 위해 StartCLK(460)를 "B"의 정수 값으로 나눈다. 따라서, 분할기(457)에 공급되는 신호(456)의 주파수는 "K" 곱하기 "B" 곱하기 FRES가 되어야 하며, "KxBxFRESCLK"(456)로 라벨링된다.
SYSCLK로부터 파생된 적절한 StartCLK(460) 주파수에 도달하도록 설계 작업을 용이하게 하기 위해, PLL 회로(452)가 도 4b에 포함되어 있다. 452에 사용되는 특정 PLL 디바이스의 토폴로지에 따라, 정수 값으로 나누거나 정수 값 또는 두 정수들의 분수 몫으로 곱한 디지털 출력 클록 주파수가 생성될 수 있다. 450, 452 및 457의 이러한 조합은 FRES의 정수배인 StartCLK(460)의 주파수를 생성해야 한다.
SYSCLK 신호(451) 주파수의 루트와 일치하도록 설계 프로세스 동안 공진 주파수를 의도적으로 선택함으로써, StartCLK 주파수에 대한 FRES의 정수배는 시스템 클록(SYSCLK)을 직접 나눔으로써 달성될 수 있다. REF 신호(451) 주파수가 "K" 값을 갖는 FRES의 정수배이면, PLL(452)은 완전히 생략될 수 있다. 이 상황에서, REF 신호(451)는 PLL 출력(456) 대신에 주파수 분할기(457)에 직접 공급할 것이다.
회로들(450 및 452)을 포함하는 PLL이 내장된 수정 발진기가 있을 수 있으며, 이는 StartCLK 주파수(460)과 동일한 맞춤형 출력 주파수에 대해 재프로그래밍될 수 있다. 일반적인 실시간 클록 회로는 32.768KHz 수정 또는 수정 발진기를 사용하며, 이는 편리하게 FRES의 정수배를 생성할 수 있는 오디오 범위의 주파수로 쉽게 나눌 수 있다. 이렇게 하면 시스템 클록을 사용할 필요가 없다.
디지털 카운터(450)와 함께 이러한 저주파 수정 발진기들 중 하나를 사용함으로써 FRES 주파수에 대해 선택된 설계 주파수가 StartCLK 주파수가 "K" 곱하기 FRES인 수정 주파수의 정수근(integer root)인 경우 PLL 회로(452)가 생략될 수 있다.
PLL 루프 필터는 전원이 처음 켜진 후 PLL이 잠금 상태에 도달하는 데 걸리는 시간을 결정한다. PLL 회로는 일반적으로 루프 필터 역학에 추가하여 피드백 경로에서 주파수 분할기(457)의 분할 비율에 의해 영향을 받는 "잠금"을 획득하기 전에 (그 VCO로부터의) 다수의 발진기 사이클들을 필요로 한다. 따라서 시작하는 동안, PLL은 수 밀리초 동안 즉시 "잠금"을 달성하지 못할 수 있다.
PLL이 잠금을 달성하는 데 어려움을 겪는 경우, 위상 검출기 제어 전압 출력(454)은 공급 레일(VDC 또는 공통 접지) 중 하나에 접근할 수 있다. 이것은 헤비한 트레일러를 끄는 힘이 약한 자동차로 가파른 언덕을 오르려고 시도하는 것과 관련이 있으며, 운전자는 갑자기 나타나는 장애물에 부딪히지 않으려고 가속페달을 바닥에 내리치거나 브레이크를 잠근다.
시작하는 동안, FFC(114)는 코어(102)의 플럭스 레벨, 다양한 내부 시스템 회로들에 공급하는 전원 레벨 및 다양한 PLL 회로의 LOCK 상태와 같은 여러 파라미터를 평가한다. 도 4b에서, 452, 465 및 472로 도시된 3개의 PLL 회로들이 있으며, 각각은 "LD"로 라벨링된 "잠금 검출(LOCK Detect)" 신호를 갖는다. 도 4b에 도시된 이러한 "잠금 검출" 신호는 다음과 같이 라벨링된다: Osc잠금(459), 플럭스잠금 (469) 및 위상잠금(475).
일부 PLL 회로는 PLL이 예상대로 작동하는지 또는 잠금에 더 많은 시간이 필요한지 모니터링하기 위한 상태 비트를 제공하는 내장형 "잠금 검출" 회로를 갖는다. 잠금 검출 회로는 위상 검출기의 제어 전압 출력이 VCO 입력에 대한 정당한(legitimate) 동작 전압 범위 내 어딘가에 있는지 또는 두 공급 레일; VDC 또는 접지 중 하나에 대해 충돌하는지를 결정하는 단순한 "윈도우 검출 회로"이다.
PLL(465)는 RCPS의 중요한 부분일 수 있다. 465의 작업은 자기 코어(102) 내 플럭스 필드의 위상 및 주파수를 추적하는 고주파 클록 신호를 생성하는 것이다. 시작 중에, StartCLK(460)는 주파수 분배기(디지털 카운터)(461)에 공급된다. 분배기(461)는 분배기의 출력(461)의 주파수가 FRES와 같아지도록 StartCLK(460)의 주파수를 "B"의 정수 값으로 나눈다. 이는 StartCLK(460) 신호의 주파수가 "B" 곱하기 FRES와 같아야 함을 의미한다. "B"로 나누어진 StartCLK 신호(460)의 주파수는 디지털 멀티플렉서(mux)(463)의 "0" 입력으로 공급된다.
선택 신호, 운영/nSTART(471)는 디지털 멀티플렉서 회로(mux)(463)의 선택(SEL) 입력에 제시된다. 운영/nSTART 신호(471)는 시작하는 동안 로우이고 다양한 회로들로부터의 상태들(PLL로부터의 잠금 상태 신호 포함)가 모두 "운영" 모드 상태를 나타내는 "OKAY" 상태를 보고하면 하이가 된다. 운영/nSTART 신호(471)가 로우일 때, 461로 나누어진 StartCLK 신호(460)는 PLL(465)의 REF 입력(464)에 제시된다. 동작이 "운영" 모드로 스위칭되면, mux(463)의 SEL 입력은 "1" 입력을 선택하고 그것을 출력(464)에 제공한다. mux(463)에 의해 선택된 신호(464)는 도 4a에서 생성된 "상승" 신호(434)로서 PLL(464)의 REF 입력에 제공된다. "상승" 신호(434)의 주파수가 FRES와 같기 때문에, 461로부터의 신호(462)의 주파수는 또한 PLL(465)이 잠기도록 "상승" 신호(434)의 주파수(FRES)와 일치해야 한다.
시동 동안, "B"로 나누어진 StartCLK(460)로부터의 신호(462)는 "상승" 신호(434)를 대체하여 FFC(114)가 여기 신호 파형을 생성하여 다양한 EDC 유닛들(120, 122 및 124)로 공급하도록 한다. EDC 유닛들(120, 122 및 124)은 각 여기 권선(130, 132 및 134) 양단에 여기 전압을 인가하여 코어(102) 내에 생성될 플럭스를 강제한다. 대체 신호 "StartCLK"(460)는 플럭스가 코어(102) 내에 축적되도록 적절한 동작을 허용한다. 결국 플럭스 레벨은 도 4a에 도시된 0 교차 회로가 제대로 기능하기에 충분히 높은 레벨을 달성하여, FFC(114)가 "운영" 상태가 달성되었음을 선언하기 위해 충족되어야 하는 파라미터들 중 하나를 만족시키고, 운영/nSTART 신호(471)를 하이로 설정한다.
따라서, 분배기(461)가 StartCLK(460)의 주파수를 "B"로 나누기 전에, StartCLK의 주파수는 "B" 곱하기 FRES여야 하며, 그렇지 않으면 모드가 "Startup"에서 "운영" 모드로 변경될 때 PLL(465)이 "잠금" 상태를 유지할 수 없다. 주파수 분배기(467)는 또한 분배기(461)와 동일한 정수 값 "B"로 나누어 진다. PLL(465)가 "잠금" 상태일 때 VCO 출력 주파수는 FRES의 B배이다.
멀티플렉서(458)는 StartCLK(460) 및 PLL(465)의 VCO 출력(466), "BxFRESCLK" 모두에 의해 공급된다. 일단 PLL(465)이 "잠금" 상태이면 mux(458)에 공급되는 두 신호들 모두 거의 동일한 주파수(B 곱하기 FRES)가 될 것이다. 유일한 차이점은 StartCLK(460)의 위상이 REF 신호(451)에 동기화되는 반면 PLL(465) VCO 출력(466)의 위상은 코어(102) 내의 자속과 동기화되는 "상승" 입력(434)에 동기화된다는 것이다.
StartCLK(460)와 PLL(465)의 VCO 출력(466) 사이의 정확한 주파수는 약간 다를 수 있으며, 이는 StartCLK 주파수(460)는 REF 신호(451)에 의해 결정되는 반면 플럭스 주파수는 LC 탱크(104, 106, 108 및 110)의 공진 주파수에 의해 결정되기 때문이다.
멀티플렉서(458)로부터의 출력(470)의 주파수는 StartCLK(460) 또는 "BxFRESCLK"(466)여야 하며, 따라서 "BCLK"로 지칭된다.
PLL이 동작할 수 있는 주파수 범위는 그의 연관된 위상 검출기 및 VCO의 주파수 범위에 의해 결정된다. 시장에 나와 있는 대부분의 PLL 회로는 일반적으로 메가헤르츠에서 기가헤르츠의 주파수 범위에 있는 무선 주파수용으로 설계되었으므로 위상 검출기 출력 전압 범위는 일반적으로 더 낮은 주파수와 호환되지 않는다. PLL 회로(465)의 경우, FRES 주파수와 같은 상대적으로 낮은 주파수에서 올바르게 동작할 수 있는 위상 검출기와 VCO 조합을 갖춘 PLL이 신중하게 선택되어야 한다.
PLL(465)이 상승(434) 신호에 잠금될 때 BCLK(470) 신호의 각 펄스는 코어(102) 내 플럭스 필드의 위상 증분을 나타낸다. 카운터(461 및 467)에 의해 사용되는 정수 "B"의 값이 충분히 큰 경우, BCLK(470)는 코어(102) 내의 플럭스의 현재 위상을 축적하기 위해 디지털 이진 카운터를 공급할 수 있다. 공진 주파수 FRES와 위상 축적에 사용되는 위상 카운터에 의해 사용되는 이진 비트 수에 따라, BCLK(470)에 필요한 주파수는 PLL(465)의 VCO 주파수 범위보다 높을 수 있다. 위상 축적 카운터에 직접 공급하기 위해 BCLK(470)에 필요한 주파수는 FRES 곱하기 2N이며, 여기서 N은 위상 카운터의 비트 수이다. 상대적으로 낮은 FRES 주파수에서 동작할 수 있는 위상 검출기를 갖도록 PLL(465)이 선택되기 때문에, 연관된 VCO는 FRES X 2N의 주파수에 도달하지 못할 수 있다. 이를 해결하기 위해, 필요한 FRES X 2N 주파수에 도달하기 위해 분배기(473)의 도움으로 저주파수 BCLK(470) 신호를 "J"의 정수 인자로 곱하기 위한 추가 PLL(472)이 도 4b에 도시되어 있다. 그런 다음 PLL(472)은 RF 애플리케이션용으로 설계된 보다 유비쿼터스적인 고주파수 PLL 디바이스들로부터 선택될 수 있다.
멀티플렉서(458)에 의해 선택된 "BCLK"(470)는 디지털 카운터(473)의 존재로 인해 "BCLK" 주파수를 "J"의 정수 값으로 곱하는 PLL(472)에 공급된다. VCO 출력 PCLK(476)는 충분한 출력 주파수 범위를 가질 수 있지만, PLL(465)의 위상 검출기는 FRES의 것과 같은 낮은 주파수에서 동작할 필요가 없다. 그러나 PLL(465)의 위상 검출기가 FRES 주파수에서 동작할 수 있고 VCO 출력이 FRES X 2N에 도달할 수 있는 경우, 디지털 카운터(473)와 함께 PLL(472)이 모두 제거될 수 있으며, 여기서 BCLK(470)은 PCLK(476)를 대체한다. REF(451) 및 StartCLK(460)의 매칭의 요구사항을 충족하기 위해 분할 인자 "B"에 대한 올바른 값을 선택함으로써, 추가 PLL(472) 및 디지털 카운터(473)가 제거될 수 있다.
따라서 VCO 출력 신호(476)(PCLK)의 주파수는 B 곱하기 J, 곱하기 공진 주파수(FRES)이고, 여기서 B x J는 2N과 같다.
도 4c를 참조하면, 도 4b로부터의 PCLK 신호(476) 또는 BCLK(470)(적절한 주파수인 경우)는 도 4c에 도시된 이진 카운터(477)로 공급된다. 이진 카운터(477)는 "PCLK" 펄스(476)를 카운트하고 임의의 시점에서 축적된 이진 가중 카운트는 코어(102) 내의 자속의 현재 위상각을 나타내며, 따라서 카운터(477)는 "플럭스 위상 카운터"로 지칭된다. 자기 코어(102) 내부를 순환하는 자속의 순시 위상을 나타내는 병렬 이진 값은 "PBUS"(481)에 제시된다. PBUS(481)의 각 비트는 라디안 단위로 플럭스 위상의 이진 증분을 나타낸다.
도 4c에 도시된 PBUS(481)의 각각의 비트는 라디안 단위의 이진 가중치로 표시된다. 하나의 전체 정현파 사이클은 2
Figure pct00012
라디안으로 구성되며, PBUS(481)에 제시되는 특정 이진 가중 플럭스 위상 값은 0 라디안과 (2
Figure pct00013
- 1 LSB) 라디안 사이의 범위를 포함한다. 최하위 비트(LSB)는 20비트이다. Q0은 라디안 단위로 카운트의 가장 작은 위상 증분 값을 나타낸다.
PBUS(481)의 이진 가중 값의 분해능은 카운터(477)에 포함된 이진 비트의 수에 의해 결정된다
Figure pct00014
수학식 4.1
여기서
Figure pct00015
=라디안 단위의 각 PCLK [476] 펄스의 위상 분해능
N=카운터의 비트 수
각 비트의 이진 가중치는
Figure pct00016
수학식 4.2
여기서
Figure pct00017
=특정 비트의 이진 가중치; 라디안 단위
N=카운터의 비트 수
n=각 비트가 0에서 (N - 1)까지 넘버링될 때 특정 비트
플럭스 위상 카운터(477)를 코어(102) 내부에 축적된 자속과 동기화시키기 위해, 도 4a로부터의 0 교차 신호 ZXRISE(440)는 ZXRISE(440)의 상승 에지에서 즉시 카운트를 리셋한다(모든 비트를 0으로 설정한다). ZXRISE(440)의 상승 에지는 항상 코어(102) 내 자속의 위상각 0도에서 발생해야 한다. 따라서, ZXRISE(440)의 상승 에지에서 위상 카운터가 0으로 리셋되면, 위상 카운터는 "0"에서 카운트를 다시 시작하며, 이는 ZXRISE(440)의 상승 에지에 코어(102) 내 자속의 0 라디안(0도) 위상 각도를 동기화한다.
ZXRISE 신호(440)는 플럭스 위상 카운터(477)를 리셋하기에 충분히 길지만 PCLK(476)의 펄스 폭보다 훨씬 짧은 폭을 갖는 짧은 펄스로 구성된다. PCLK(476)의 다음 상승 에지를 마스킹하지 않으려면 ZXRISE 펄스(440)는 PCLK(476)의 다음 상승 에지가 발생하기 전에 플럭스 위상 카운터(477)에 대한 충분한 설정 시간을 허용하도록 안전한 마진을 남기고 종료되어야 한다. 이는 도 4a에 도시된 회로에서 R2(442) 대 C2(443)에 의해 생성된 시간 지연을 포함하는 목적이다.
도 4d는 여기 위상 카운터(482)를 도시한다. 여기 위상 카운터(482)는 플럭스 위상 카운터(477)와 매우 유사하며 이는 두 카운터들 모두 PCLK(476) 펄스의 수를 축적하기 때문이다. 그러나 두 카운터들은 서로 다른 두 신호들의 현재 위상 각도를 나타낸다; FFC(114)에 의해 구성되는 여기 신호의 현재 위상 각도 대 코어(102) 내에 축적된 플럭스의 현재 위상 각도.
도 4c에 도시된 플럭스 위상 카운터(477)는 이진 가중 값이 코어(102) 내에 축적된 플럭스의 현재 위상 각도를 나타내는 "PBUS"(481)를 생성한다. 도 4a에서 생성된 ZXRISE 신호(440)의 상승 에지에서, 플럭스 위상 카운터(477)가 리셋된다.
도 4d에 도시된 여기 위상 카운터(482)는 이진 가중 값이 FFC(114)에서 어셈블링되는 여기 신호의 현재 위상 각도를 나타내는 "XBUS"(484)를 생성한다. SYNC 신호(485)의 상승 에지에서, 여기 위상 카운터(482)가 리셋된다. 나중에 논의될 SYNC 신호(485)는 도 4e에서 생성된다. SYNC 신호(485)의 의도는 코어(102)에 의해 야기된 히스테리시스 지연(도 2b의 DHYST(226))과 관련된 위상 양만큼 PBUS보다 앞선 XBUS의 값을 오프셋하는 것이다. 이 위상 오프셋은 도 2b, 2c 및 2d에서 DHYST(226)로 설명된 "타이밍 어드밴스"이다.
도 4e는 여기 신호의 어드벤스 타이밍을 제어하기 위한 회로부를 도시한다. 여기 신호는 코어(102) 내의 자속을 강제하는 반면, 코어(102)의 히스테리시스 지연(DHYST(226))은 여기 신호에 의해 생성된 플럭스의 위상을 지연시킨다. 따라서 PBUS(481)가 자속과 동기화되면, PBUS(481)의 위상 값은 XBUS(484)의 위상 값보다 작을 것이며, 이는 코어(102) 내의 플럭스의 위상이 여기 신호의 위상에 대해 지연되기 때문이다. 도 4e에 도시된 서브회로는 정확한 시간에 여기 위상 카운터(482)를 리셋하기 위해 SYNC 펄스(485)를 생성함으로써 PBUS(481)와 XBUS(484) 사이의 위상 차이를 결정한다.
XBUS(484)는 여기 신호의 현재 병렬 이진 가중 위상 값을 나타내는 위상 카운트를 디지털 래치(486)에 전달한다. ZXFALL(410)의 상승 에지(도 4a로부터)는
Figure pct00018
라디안(180도)에서 발생하는 자속의 하강 기울기에서 자속의 0 교차에서 발생한다. ZXFALL(410)의 상승 에지에서 래치(486)는 코어(102) 내의 자속이
Figure pct00019
라디안(180도)에서 0 교차 하강할 때 XBUS(484)의 "스냅샷"을 캡처한다.
래치(486)에 의해 캡처된 이진 값은 코어(102) 내의 플럭스가
Figure pct00020
라디안(180도)에서 0과 교차하는 순간에 PBUS(481)와 XBUS(484) 사이의 위상차를 나타낸다. XBUS(484)가 PBUS(481)보다 앞서 있기 때문에, PBUS481이
Figure pct00021
라디안(180도)에 도달하면 XPI 비트(483)(XBUS(484)의
Figure pct00022
라디안을 나타냄)은 이미 설정되어 있어야 하며, XBUS(484)의 다른 비트의 이진 가중 값은 XBUS(484) 대 PBUS(481) 사이의 위상 지연 차이에 더해진다. XPI 비트(483)는 XBUS(484)의 가장 중요한 비트(MSB)이다. 따라서, 래치(486)에 의해 캡처된 이진 값의 MSB를 무시함으로써, 나머지 비트는 자기 코어(102)의 히스테리시스(226)에 의해 야기된 지연의 이진 값을 나타낸다.
래치(486)에 의해 캡처된 "위상 지연'(487)의 이진 값은 인버터 게이트(488)의 병렬 뱅크에 제공되어, 따라서 래칭된 위상 지연 값(487)의 각 비트가 반전되게 하여, 임의의 논리 하이를 논리 로우로 변경하고 그 반대로 논리 로우를 논리 하이로 변경한다. 이진 값의 모든 개별 비트가 반전되면 이진 값은 동일하게 유지되지만 부호가 변경되었으며, 이는 음수 값을 나타내는 2의 보수(2의 보수) 값이라고 한다.
위에서 언급했듯이 위상 지연(487)의 MSB는 무시될 수 있다. MSB를 반전시켜 이를 2의 COMP 버스에 제공하는 대신, 2의 COMP 버스의 MSB를 GND에 연결하여 논리 로우로 설정할 수 있다. 이는 히스테리시스 위상 지연 DHYST(226)를 나타내는 래치(486)에 의해 캡처된 위상 지연의 비트가 반전되고 2의 COMP 버스(489)에 제공되는 반면 2의 COMP 버스의 MSB는 항상 로우로 묶일 것이다. 위상 지연 값(487)을 반전시키고 2의 보완 로우의 MSB를 설정한 후, 결과 2의 보완 값은 이제 히스테리시스 위상 지연 값 DHYST(226)의 음의 값을 나타낸다.
히스테리시스 위상 지연 값(487)은 그 다음 2의 COMP 버스(489)에 제시된다(2의 COMP 버스의 MSB는 로우로 묶여 있음). 2의 COMP 버스(489)는 이제 히스테리시스 위상 지연의 이진 음의 값을 라디안 단위로 나타낸다. PBUS(481)의 이진 값에 히스테리시스 위상 지연의 음의 값을 더하면, 결과 합계 "D"는 PBUS(481)의 현재 위상에서 히스테리시스 위상 지연 DHYST(226)을 뺀 값을 나타낸다.
히스테리시스 지연을 보상하기 위해 다음 여기 신호에 인가되어야 하는 위상 어드벤스 타이밍(226)의 양은 값 "DHYST"(226)를 사용하여 계산될 수 있다. DHYST(226)의 이러한 타이밍 어드밴스는 다음 여기 신호에 의해 생성된 플럭스 에너지의 위상이 자기 코어(102)에 이미 축적된 기존 플럭스 에너지의 위상과 일치하도록 한다.
도 4c의 플럭스 위상 카운터(477)는 12비트 폭인 것으로 도시되어 있지만, 코어(102)의 히스테리시스 및 FRES의 주파수에 따라 12비트 분해능이 필요하지 않을 수 있다. N 비트 폭의 이진수의 경우 모든 0(0 라디안)의 값은 2N(2
Figure pct00023
라디안과 같음)을 나타낼 수도 있다. N이 12비트인 경우 PBUS(481)의 최소 이진 카운트 값은 0인 반면 PBUS에 표시되는 최대 이진 카운트 값은 ((2N) -1)이다.
필요한 어드벤스의 양은 0 라디안에서 DHYST(226)을 뺀 값이다. 정현파의 0 라디안(0도) 위상각은 다음 사이클의 시작을 나타내는 2
Figure pct00024
라디안(360도)과 같다. 이진 0(0 라디안을 나타냄)가 2N으로 대체되면 다음 여기 신호가 시작되어야 하는 이진 플럭스 위상 각도(PBUS(481)의 이진 값)는 다음과 같이 계산될 수 있다
Figure pct00025
수학식 4.3
여기서
Figure pct00026
=다음 여기가 시작될 때 코어(102)의 플럭스 위상
N=PBUS[481]의 폭(이진 비트의 수)
D=2의 보수 값[489], (MSB가 로우로 묶인 상태)
여기 신호에 의해 생성된 플럭스와 코어(102) 내에 축적된 기존 플럭스 간의 위상 매칭을 달성하기 위해, 도 2c에 도시된 바와 같이, 여기 신호는 히스테리시스 지연(DHYST(226))에 의해 여기 신호의 위상이 진행될 때 시작되어야 한다. PBUS(481)의 값이 2
Figure pct00027
빼기 DHYST(226)에 도달하면 다음 여기 신호가 시작된다.
PBUS(481)는 입력 워드 "A"로서 디지털 비교기(490)에 제공되는 반면, 2의 COMP 버스(489)는 워드 "B"로서 디지털 비교기(490)에 제공된다.
PBUS(481)의 값은 지속적으로 증가하는 반면 단어 "B"에 표시된 이진 값은 각 사이클 동안 일정하게 유지된다. 따라서 어떤 시점에서 비교기(490)의 "A" 워드 입력에 제시된 PBUS(481)의 이진 값은 디지털 비교기(490)의 워드 "B" 입력에 제시된 이진 값과 동일할 것이다. 입력 "A"의 이진 워드가 워드 "B"의 이진 값과 같을 때마다, 비교기(490)의 "A=B" 출력(매칭(491))은 하이가 될 것이다.
매칭의 상승 에지는 플립-플롭(492)을 트리거링하여, "Q" 출력(485)(SYNC)이 하이로 설정되게 한다. 492의 "Q" 출력은 플립-플롭(492)이 RESET될 때까지 하이로 유지된다. SYNC 신호(485)는 슈미트 트리거 "NAND" 게이트(495)의 하나의 입력에 제공된다. 또한 저항기 RD(493)은 SYNC(485)에 의해 하이로 풀링되어, 커패시터 CD(494)가 충전되어, 495의 나머지 입력에 적용된 전압이 천천히 상승하게 한다.
커패시터 CD(494) 양단의 전압이 "NAND" 게이트(495)의 입력 임계 전압에 도달하면, 495의 출력(496)은 활성 "로우" 리셋 입력 핀(nRESET)을 로우로 풀링하여, 492를 리셋으로 만든다. 이는 SYNC 출력(485)이 로우가 되어 저항 RD(493)를 통해 충전하는 커패시터 CD(494)가 NAND 게이트(495)가 하이(논리 "1") 전압 레벨을 인식하도록 허용하기 위해 충분한 전압 레벨에 도달하는 데 걸리는 시간과 관련된 단기간 동안만 지속되는 SYNC 출력(485)을 야기한다. SYNC 신호(485)가 로우가 될 때, CD(494)의 전하는 다음 SYNC 펄스(485)에 대비하여 RD(493)를 통해 0 볼트를 향해 아래로 배출된다.
플립-플롭(492), 저항기 RD(493), 커패시터 CD(494) 및 NAND 게이트(495)의 조합은 매칭(491)이이 로우에서 하이로 상승할 때마다 단 하나의 짧은 SYNC 펄스(485)만을 생성하는 "싱글-샷"(멀티-바이브레이터) 회로를 형성한다. SYNC(485)의 펄스 폭을 PCLK(476)의 주기에서 일부 "셋업" 시간을 뺀 것보다 짧게 함으로써, 여기 위상 카운터(482)에 제공되는 SYNC 펄스(485)는 다음 PCLK 펄스(476)가 도착하기 전에 리셋될 수 있다. 여기 위상 카운터(482)는 XBUS(484)에 제시된 이진 위상 카운트 값이 PBUS(481)에 제시된 이진 위상 카운트 값에 대해 어드벤스된다는 점을 제외하고는 도 4c의 플럭스 위상 카운터(477)와 동일한 기능을 수행한다.
여기 위상 카운터(482)는 도 4c의 플럭스 위상 카운터(477)가 0으로 리셋되는 한계에 도달하기 전에 일찍 리셋(재-동기화)되기 때문에, XBUS(484)는 이제 래치(486)에 의해 캡처된 위상 지연 값(DHYST 226) 만큼 PBUS(481)보다 앞서 있다. 플럭스 위상 카운터(477)(도 4c에 도시됨) 및 여기 위상 카운터(482) 모두에 공급하는 PCLK(476)는 PLL(465)(도 4b)에 의해 "상승"(434)(도 4a)에 "위상 잠금"되기 때문에, PBUS(481)(도 4c) 및 XBUS(484)(도 4d)는 모두 그들의 위상이 서로 일치하지 않지만 자기 코어(102) 내의 자기 플럭스 필드와 동위상으로 동기화된다.
XBUS(484)의 카운트 값은 이전에 LACTH(486)에 의해 캡처된 DHYST(226) 위상 지연 값에 의해 어드벤스되는 FFC(114)에 의해 생성되는 여기 신호의 순시 위상을 나타낸다. FFC(114)는 XBUS(484)를 사용하여 EDC 유닛(120, 122 및 124)(도 1)에 제공될 파형을 조합한다.
5. 잔류 플럭스 검출 및 보상에 대한 설명
플럭스 필드 제어기(114)는 여기 신호를 함께 생성하는 여기 구동 회로 유닛(120, 122 및 124)에 공급되는 다양한 신호 컴포넌트를 생성한다. 자속은 EDC 유닛들(120, 122, 124)에 의해 하나 이상의 여기 권선들(130, 132, 134)에 걸쳐 인가된 여기 신호의 차동 전압에 의해 코어(102) 내에서 생성된다.
LC 탱크 회로(104, 106, 108, 110)는 대역 통과 필터로서 작용하여 코어(102) 내의 플럭스가 사인 파형에 접근하게 한다. 여기 에너지는 코어(102) 내에서 자속을 생성하는 데 사용되므로 LC 탱크 회로에 의해 필터링된다. 따라서, 여기 권선들(130, 132, 134) 양단에 인가된 파형이 무엇이든 간에 결국에는 정현파 플럭스 파형에 접근하는 것을 생성한다.
정현파가 아니고 듀티 사이클이 50%가 아닌 여기 파형은 DC 바이어싱된 플럭스 구성요소를 생성한다. 50% 듀티 사이클 구형파 여기 신호는 DC 바이어싱된 플럭스를 유발하지 않는다. 불행하게도 구형파 여기 신호를 공급하려는 의도가 있더라도 구형파 구동 회로의 상승 시간과 하강 시간의 작은 불일치로 인해 약간의 DC 바이어스가 발생할 수 있다. 여기 사이클마다, 작은 DC 바이어스가 축적된다. DC 바이어싱된 플럭스 컴포넌트(잔류 플럭스)의 높은 축적은 다음과 같은 이유로 문제가 될 수 있다.
조합된 AC 및 DC 자속으로 인해 AC 자속 피크가 코어 포화 레벨에 도달할 수 있다. DC 바이어스가 상승하면, DC 바이어싱된 플럭스 위에 있는 AC 플럭스가 포화에 가까워지면서 AC 플럭스 파형 피크들 중 하나가 압축된다. 큰 고조파 컴포넌트로 구성된 이 비대칭 AC 플럭스 파형은 듀티 사이클이 50%가 아닌 파형처럼 동작한다. 이 비대칭 AC 플럭스 파형은 추가 DC 바이어싱된 플럭스를 생성하여 상황을 악화시킬 뿐이다.
코어를 포화시키면 코어(102)를 포함하는 자성 재료 내에 극도의 열 축적이 발생하고 권선의 인덕턴스 값이 감소한다. 특히 골칫거리는 공진 권선 WRES(104)의 자체 인덕턴스 값(LRES)을 변경하는 것이다. 그 결과 LC 탱크(104, 106, 108 및 110)의 공진 주파수가 의도된 공진 주파수로부터 시프트되고 더 이상 StartCLK(460) 신호 주파수와 일치하지 않는다. RCPS 유닛을 종료한 후, 코어(102)가 너무 뜨거우면 WRES(104)의 변경된 자체 인덕턴스 값(LRES)은 LC 탱크(104, 106, 108 및 110)의 공진 주파수(FRES)가 StartCLK(460)와 너무 많이 달라지게 할 수 있으며, 코어(102)가 식을 때까지 RCPS 유닛이 시작되지 않도록 한다.
조합된 DC 잔류 플럭스 및 의도된 AC 동작 플럭스 레벨은 코어(102)의 열 소실을 증가시킨다. 동작 플럭스 레벨이 증가함에 따라, 철 손실(iron loss)이 증가하므로 코어(102) 온도가 상승한다.
높은 DC 바이어싱된 플럭스 레벨이 발생할 위험으로 인해, 플럭스 필드 제어기(FFC)(114)는 임의의 DC 플럭스 레벨(잔류)을 모니터링, 검출 및 보상해야 한다. FFC(114)가 DC 잔류 플럭스 축적을 검출하면, FFC(114)는 여기 신호 파형의 듀티 사이클을 조정하여 DC 플럭스 바이어스에 대응한다.
정확한 타이밍 어드밴스를 유지하면서 여기 신호의 듀티 사이클을 변조함으로써, DC 바이어싱된 잔류 플럭스가 제거될 수 있다. 여기 신호를 형성하는 데 사용되는 FFC(114)로부터의 제어 신호는 모든 EDC 유닛들(120, 122 및 124)에 동시에 공급된다. 동일한 여기 신호들은 각각의 여기 권선(130, 132, 134)에 걸쳐 동시에 구동되는 모든 EDC 유닛들(120, 122, 124)에 의해 생성된다.
자속은 EDC 유닛들(120, 122, 124)에 의해 구동되는 각각의 여기 권선(130, 132, 134)에 걸쳐 차별적으로 여기 신호를 인가함으로써 자기 코어(102) 내부에서 강제된다. 각각의 여기 사이클에 의해 자기 코어로 강제되는 플럭스의 크기는 여기 WEXC 권선들(130, 132 또는 134)의 각각의 양단에 인가되는 피크 대 피크 전압에 의존한다. 강제된 플럭스의 강도는 여기 신호 FRES의 주파수로 나눈 각 권선에 적용되는 턴당 피크 전압에 따라 달라진다.
따라서, 여기 신호의 피크 전압을 제어함으로써, 플럭스 레벨이 제어될 수 있다. 여기 신호와 코어(102) 내에 이미 축적된 플럭스 사이의 올바른 위상 관계를 유지하기 위한 FFC(114)의 노력을 통해, 적용된 각 여기 사이클은 코어(102) 내에 저장된 추가 플럭스를 축적한다. 결국, 코어(102) 내의 축적 플럭스는 공진 전압 레벨 VRES(170)가 공칭 동작 레벨에 도달했을 때 최대 레벨에 도달한다. VRES(170)의 공칭 동적 피크 전압 레벨은 WRES 공진 권선(104)의 턴 수 NRES 대 WEXC 여기 권선의 권선 NEXC 수 곱하기 각 여기 권선(130, 132, 134) 양단에 인가된 피크 전압 사이의 턴 비율을 기반으로 한다.
이 시점에서, 공진 전압 VRES(170)는 공칭 동작 레벨에 도달했으며, LC 탱크 회로는 "완전히 충전"되었다. LC 탱크 회로(104, 106, 108 및 110)가 완전히 충전됨에 따라, LC 탱크의 공진 임피던스는 무한대에 가까워지고, LC 탱크 회로(104, 106, 108 및 110)로 유입되는 임의의 추가 전력을 배제한다. 여기 신호의 피크 전압 진폭을 제어하는 것은 일단 LC 탱크 회로(104, 106, 108 및 110)가 충전되면 VRES(170)의 레벨을 제어하고, 그러면 코어(102) 내에 저장된 공칭 공진 플럭스 레벨이 결정된다.
도 a를 참조하면, 실선 트레이스(501)는 각각의 여기 권선(130, 132, 134) 양단에 인가된 차동 여기 신호 전압의 구형파(50% 듀티 사이클)를 나타낸다. 상승 및 하강 시간은 명확성을 위해 도면에서 과장되었다. X 축(504)은 여기 권선(130, 132, 134) 각각에 걸쳐 인가된 0볼트 피크 대 피크 차동 전압을 나타낸다. 여기 권선(130, 132 및 134)에 걸쳐 인가된 최대 차동 양의 피크 전압 +VEXCPK(502)는 이상적으로는 최대 음의 피크 전압 -VEXCPK(503)과 일치한다.
수평 축을 따른 위상 마킹은 도 4d의 XBUS(484)에 제시된 여기 위상 카운터(482) 값의 위상 카운트를 지칭한다.
도 5a에 도시된 여기 파형(501)은 도 2b, 2c 및 2d의 히스테리시스 지연량 DHYST(226)에 의해 플럭스 위상 카운터(477)에 대해 이미 어드벤스되었다. 도 4e에 도시된 회로는 SYNC 신호(485)를 생성하여 도 4c의 플럭스 위상 카운터(477)에 앞서 여기 위상 카운터(482)를 리셋한다. 따라서, 도 5a의 X 축 상의 0 라디안 값은 히스테리시스 지연량 DHYST(226)만큼 코어(102) 내의 축적된 플럭스에 대해 어드밴스된다.
셰이딩 영역(505)은 코어(102) 내의 특정 여기 권선 WEXC(130, 132 또는 134) 강제 플럭스에 의해 당겨지는 양의 전류를 나타낸다. 셰이딩 영역(506)은 코어(102) 내의 특정 여기 권선 WEXC(130, 132 또는 134) 강제 플럭스에 의해 유도되는 음의 전류를 나타낸다. 양의 파형 피크(505) 동안 당겨진 전류의 셰이딩 영역은 파형(506)의 음의 피크 동안 당겨진 전류의 셰이딩 영역과 동일하므로 잔류 플럭스를 유발하는 결과적인 DC 바이어스가 없어야 한다.
도 5b를 참조하면, 점선 트레이스(507)는 비교 기준으로서 도시된 구형파(50% 듀티 사이클)를 갖는 여기 신호를 나타낸다. 실선 트레이스(508)는 변경된 듀티 사이클 파형을 갖는 여기 신호를 도시한다. 셰이딩 영역(509)은 부착된 여기 권선(130, 132 또는 134)을 통해 공급되는 양의 전류 흐름을 나타낸다. 다른 셰이딩 영역(506)은 부하를 통한 음의 전류 흐름을 나타낸다. 음의 전류 흐름 영역(506)은 도 5a에 도시된 바와 같이 50% 듀티 사이클 여기 신호에 의해 생성된 이전 음의 전류 흐름 영역(506)으로부터 변경되지 않았다.
음의 전류 흐름 영역(506)이 양의 전류 흐름 영역(509)보다 크기 때문에, 최종 결과는 양의 바이어스보다 음의 바이어스가 더 크므로 일부 양의 잔류 플럭스를 제거한다. 여기 파형의 양의 절반의 듀티 사이클은 50% 미만으로 감소한 반면 파형의 음의 부분은 약 50%로 유지된다. 양의 영역은 dPD(510)으로 도시된 양만큼 0 라디안 이후 지연되었다. 그런 다음 파형의 양의 피크가 일찍 절단된다(X 축(504), 0 Vpp로 떨어짐).
이 듀티 사이클 변화는 FFC(114)에 의해 결정된 PosQUIT(512)로 표시된 시간에 양의 DC 바이어싱된 잔류 플럭스를 제거하는 데 필요할 때 발생한다. 파형의 위쪽 절반은 늦게 시작하고 일찍 끝나는 반면, 결과 펄스 폭은
Figure pct00028
/2 라디안 주위에 동일하게 집중된다. 이는 FFC(114)가 의도적으로 위상 지연량 dPD(510)를 펄스의 끝에서 절단된 듀티 사이클의 양, dPT(511)과 동일하게 유지함으로써 달성된다. 이는 코어(102) 내에 이미 축적된 기존 플럭스에 대해 새로 생성된 여기 플럭스의 위상 시프트를 피하기 위해 더 나은 플럭스 대칭을 유지한다.
전류 파형(508)의 상승 및 하강 시간으로 인해 PosQUIT(512)와 dPT(511)의 시작 사이에 작은 차이가 있다. 이상적으로, PosQUIT(512)의 값을 결정하기 위해 FFC(114)에 의해 만들어진 계산은 dPD(510)와 dPT(511) 사이의 차이를 최소화하기 위해 하강 시간을 고려하였다. FFC는 잔류 플럭스를 줄이는 데 사용할 이상적인 듀티 사이클을 결정한다.
도 5c를 참조하면, 점선 트레이스(507)는 구형파(50% 듀티 사이클)를 나타낸다. 여기 신호는 참조를 위한 비교로 도시된다. 실선 트레이스(513)는 음의 부분(X 축(504) 아래)이 잘린 여기 신호의 변경된 듀티 사이클의 전압 파형을 도시한다. 파형의 양의 부분(셰이딩 영역(505))의 상승 에지는 0도 또는 2
Figure pct00029
라디안의 배수에서 시작하고 약 50% 듀티 사이클을 갖는다. 음의 전류의 시작(셰이딩 영역(515))은
Figure pct00030
라디안 후에 지연되기 때문에 X 축을 따라 잠시 남아 있고, 그 다음 X 축으로 돌아가서
Figure pct00031
라디안에 도달하기 전에 일찍 잘린다(0 전류 흐름). 결과 펄스 폭은 생성된 플럭스의 위상 편이를 최소화하려는 의도로 파형 대칭을 유지하기 위해
Figure pct00032
라디안 주위에 균등하게 집중된다. 그 결과 음의 전류 흐름 듀티 사이클이 50% 미만이 된다.
Figure pct00033
라디안과 음의 전류 흐름 피크 dND(514)의 시작 사이의 위상 지연은 의도적으로 음의 전류 흐름 펄스 폭 dNT(516)에서 절단된 양과 동일하게 유지된다. 이렇게 하면 약
Figure pct00034
라디안을 중심으로 음의 펄스 피크가 유지된다. 전류 파형의 상승 및 하강 시간으로 인해 NegQUIT(517)과 dNT(516)의 시작 부분 사이에 작은 차이가 있다. 이상적으로, NegQUIT(517)의 값을 결정하기 위해 수행된 계산은 dND(514)와 dNT(516) 간의 차이를 최소화하기 위해 전류 하강 시간을 고려하였다.
도 5d에 도시된 회로는 잔류 플럭스의 존재를 검출하고 잔류 플럭스를 보상하기 위해 여기 신호의 듀티 사이클을 변조하는 FFC(114)의 일부이다. 이 회로는 프로그래밍 가능한 논리 디바이스를 사용하여 구현하도록 되어 있지만 개별 하드웨어 구성요소가 또한 사용될 수 있다.
여기 신호 파형을 생성하려면, 신호는 두 섹션들로 나누어 진다: 파형의 "양수" 절반은 0 라디안(0도)에서
Figure pct00035
라디안(180도)까지 확장되는 반면, "음의" 부분은
Figure pct00036
라디안(180도)에서
Figure pct00037
라디안(360도) 사이로 확장된다. 잔류 플럭스를 보상하기 위해 신호의 각 절반의 듀티 사이클은 DC 바이어싱된 잔류 플럭스의 존재 및 진폭에 따라 변조되어야 한다.
도 5d를 참조한다. 코어(102) 내의 공진 자속의 현재 위상각은 PBUS(481)에 의해 모니터링되며, 이는 도 4c에 도시된 플럭스 위상 카운터(477)에 의해 생성된다. PBUS(481)의 가장 중요한 비트(MSB)는
Figure pct00038
라디안 비트 PI(478)를 나타내고, 두 번째로 높은 비트는
Figure pct00039
라디안 비트, PIdiv2(479) 신호를 나타내고, 둘 모두 도 5d의 왼쪽 상단 모서리에 도달한다.
인버터 게이트(518)는 PI 신호(478)를 수신하고, 그것을 반전시켜 nPI(519)를 생성하고 그것을 PIdiv2 신호(479)와 함께 "AND" 게이트(520)에 제시한다. "AND" 게이트(520) 출력 "SetP"(521)의 상승 에지는 PI(478)가 로우이고 PIdiv2(479)가 하이일 때 플립-플롭(522)이 그의 Q 출력, PSAMPLE(523)을 하이로 설정하게 한다. PSAMPLE(523) 플래그 신호는 PI(478)이 로우고 위상각이 PI 라디안(180°) 미만이고 PIdiv2 신호가 하이(
Figure pct00040
라디안, 90°)인 경우에만 발생한다. 플립-플롭(522)의 리셋 입력(RST)은 다섯 번째로 높은 PBUS 비트인 PIdivl6(480)(5.625°의 홀수 배수를 나타냄)에 의해 공급된다. PIdivl6(480)의 다음 상승 에지에서 플립-플롭(522)이 리셋되어 PSAMPLE(523) 플래그 신호가 다시 로우가 된다.
이는 PSAMPLE 플래그 신호(523)가 다음과 같은 때에만 하이임을 의미한다
Figure pct00041
또는
Figure pct00042
유사하게, "AND" 게이트(524)의 출력 SetN(525)은 PI(478) 및 PIdiv2(479)가 둘 모두 하이일 때 플립-플롭(526)의 Q 출력 NSAMPLE(527)을 설정하고 PIdiv16(480)의 다음 상승 에지에서 리셋된다.
이는 NSAMPLE이 다음과 같은 경우에만 하이임을 의미한다
Figure pct00043
또는
Figure pct00044
PSAMPLE(523) 및 NSAMPLE(527) 플래그 신호들은 코어(102) 내의 정현파 플럭스의 두 진폭 피크들 중 하나가 발생할 것으로 예상되는 때를 나타낸다. 이들 2개의 피크들은 PSAMPLE 플래그 신호(523)에 대해
Figure pct00045
라디안(90°) 및 NSAMPLE 플래그 신호(527)에 대해
Figure pct00046
라디안(270°)에서 발생할 것으로 예상된다. 이러한 플래그 신호는 너무 오래 머물러서는 안 되며 관련 피크가 지나간 후 빠르게 지워져야 하며, 이 경우에 PBUS(481)로부터의 PIdivl6 신호(480)는 플래그 신호가 5.625° 후에 소거되도록 한다.
도 2a 및 도 3에서, I감지A(162) 및 I감지B(164)로 구성된 차동 피드백 신호는 도 5d에서 반복된 차동 증폭기(306)(도 3)로 공급되며, 이는 단일 종단 출력 신호인 IFBK(320)를 생성한다. IFBK 신호(320)는 DC 기준 신호, DC 바이어스(310)를 차동 증폭기(306)의 REF 입력(308)에 추가함으로써 접지(0 볼트) 이상으로 바이어싱되고 마이크로프로세서(528)의 아날로그 입력(Ain)으로 공급된다. DC 바이어스(310)는 일반적인 마이크로프로세서(528)의 단일 종단 아날로그 입력(Ain)을 만족시키기 위해 접지 위의 IFBK 신호(320)를 오프셋한다. 프로세서(528) 상의 디지털-아날로그 변환기(DAC) 출력은 오프셋 바이어스 전압으로 사용하기 위해 DC 전압을 쉽게 교정할 수 있도록 한다. 일반적으로 마이크로프로세서 DAC 출력은 0볼트와 아날로그 기준 전압 사이의 단일 종단 양의 DC 전압이다.
528의 아날로그 입력(Ain)에 인가된 IFBK 신호(320)는 528 내부의 아날로그-디지털 변환기(ADC)에 의해 디지털화된다. 본 명세서에서 PS 및 NS로 표시된 528 상의 디지털 범용 입력/출력(GPIO) 입력은 플립-플롭(522)으로부터의 플래그 비트 PSAMPLE(523) 및 플립플롭(526)으로부터의 NSAMPLE(527)을 수신하며, 이는 DC 바이어싱된 IFBK(320) 아날로그 신호를 디지털화("샘플 채취")하는 정확한 시간을 나타낸다. IFBK(320)에 의해 공급되는 ADC는 샘플 플래그 비트(PSAMPLE(523) 또는 NSAMPLE(527))가 활성화되는 짧은 기간 동안 아날로그에서 디지털로의 변환을 수행할 수 있을 만큼 충분히 빠른 변환 속도를 가져야 한다.
이상적으로는 IRES(160) 전류 파형 IFBK(320)의 절대 피크 누락으로 인한 측정 오류를 최소화하기 위해 각 플래그 비트의 상승 에지에서 즉시 위의 변환이 이루어진다. DAC에 의해 생성된 DC 바이어스기준 신호(310)는 시간과 온도에 따른 DC 오프셋 드리프트로 인한 오류를 최소화하는 Ain ADC에 의해 사용되는 동일한 DC 기준 전압을 추적한다.
마이크로프로세서(528)의 속도는 각 아날로그-디지털 변환을 수행하고, 데이터 분석 알고리즘을 수행하고, 다음 샘플 플래그(PSAMPLE(523) 또는 NSAMPLE(527))를 누락하지 않도록 충분히 신속하게 필요한 소프트웨어 루틴을 완료하기에 충분해야 하며, 이러한 작업을 수행하기 위해 샘플들 간에 FRES의
Figure pct00047
라디안(174.375도)만 허용한다.
잔류 플럭스가 존재하는 경우, IFBK 신호(320)는 잔류 플럭스의 양을 나타내는 작은 DC 오프셋을 포함할 것이다. 잔류 플럭스로 인한 DC 오프셋은 IFBK 신호(320)의 공칭 진폭에 비해 상대적으로 작은 값이다. 작은 DC 오프셋, DC 드리프트 또는 노이즈로 인해 잔류 플럭스가 잘못 표시될 수 있다. 이러한 잠재적인 위험을 최소화하기 위해 IFBK 신호(320)의 피크 진폭은
Figure pct00048
라디안(90도) 및
Figure pct00049
라디안(270도)에서 발생하는 이론적인 사인파 피크 각각에서 한 번씩, 각 사이클마다 두 번 샘플링된다. 잔류 플럭스가 없는 경우 90도에서 IFBK(320)의 피크 값과 270도에서 피크 값은 이상적으로 동일해야 한다(반대 극성 제외).
잔류 플럭스로 인해 발생하는 것과 같이 작은 DC 오프셋이 존재하는 경우 하나의 피크 측정값이 다른 측정값보다 DC 오프셋 양의 두 배만큼 높아진다. 이러한 측정값은 디지털화된 수치 값을 산출하기 때문에 마이크로프로세서(528)는 한 측정값의 절대값을 다른 측정값에서 빼서 두 측정값들 간의 진폭 차이를 쉽게 결정할 수 있다. 노이즈는 여러 샘플에 대해 평균화될 수 있다. 증폭기 DC 오프셋 및 열 드리프트로 인한 DC 오프셋은 양의 피크 및 음의 피크 측정치 모두에 대해 동일한 차동 증폭기 및 아날로그 입력(Ain)을 사용하여 최소화될 수 있다. 정적 DC 오프셋이 계산될 수 있으며 DAC 값을 변경하여 528 내부의 소프트웨어 루틴에 의해 수행되는 재교정 알고리즘을 사용하여 증폭기 DC 오프셋을 취소할 수 있다.
각 IFBK(320) 사인파 신호 피크의 피크 값은
Figure pct00050
라디안(90도)에서 발생하는 예상 최대 양의 사인파 피크와
Figure pct00051
라디안(270도)에서 발생하는 음의 사인파 피크와 관련된 두 시점에서 528의 동일한 Ain ADC에 의해 IFBK 신호(320)의 샘플을 취함으로써 결정된다.
마이크로프로세서(528)가 PSAMPLE 플래그(523)가 하이가 되는 것을 확인할 때, IFBK 신호(320)는 "양의 피크 값"을 얻기 위해 ADC 내부(528)에 의해 측정되고 디지털화된다. 마이크로프로세서(528)가 NSAMPLE 플래그(527)가 하이가 되는 것을 확인할 때, IFBK 신호(320)는 "음의 피크 값"을 얻기 위해 ADC 내부(528)에 의해 측정되고 디지털화된다.
양의 피크 진폭은 Ain ADC 내부(528)에 의해 취해진 양의 피크 측정치의 디지털화된 값으로부터 바이어스 증폭기(306)에 사용되는 DC 바이어스(310)를 생성하는 데 사용되는 DAC 내부(528)에 공급되는 이진 값을 빼서 계산된다. 음의 피크 진폭의 절대값은 528 내부의 Ain ADC에 의해 취해진 음의 피크 측정치의 디지털화된 값으로부터 DC 바이어스(310)(이는 306을 바이어싱함)를 생성하기 위해 사용된 528 내부의 DAC에 공급된 이진 값을 빼서 계산된다.
양의 피크 값이 음의 피크 값과 같으면 잔류 플럭스가 없으므로 여기 신호의 양쪽 절반의 듀티 사이클은 각각 약 50% 듀티 사이클에서 동일하게 유지되어야 한다(각 절반은 길이가 약
Figure pct00052
라디안(180도)임). 2개의 피크 값들 사이에 차이가 있는 경우, 528은 어느 피크 값(양의 측정 값 대 음의 측정 값)이 더 큰지 결정한다. 여기 신호의 펄스 폭 듀티 사이클은 잔류 플럭스를 보상하기 위해 변경되어야 한다. 두 개의 피크 측정치들 중 더 큰 값은 여기 신호의 어느 피크(양의 피크 대 음의 피크)가 수정되는지를 결정한다.
양의 잔류 플럭스를 보상하기 위해, 여기 신호의 양의 피크 듀티 사이클은 DC 잔류 자속 바이어스로 인해 피크 진폭이 증가한 비슷한 양만큼 감소해야 한다. 마찬가지로 잔류 플럭스가 음수이면, 여기 신호의 음의 피크 듀티 사이클이 감소되어야 한다.
최적의 듀티 사이클 값은 IFBK(320)의 DC 오프셋의 진폭에 기초하여 마이크로프로세서(528)에 의해 결정된다. 파형 대칭을 유지하려면, 듀티 사이클 감소량을 반으로 나누어 수정할 파형 피크들 중 하나의 각 끝에 대해 두 개의 동일한 이진 위상 감소 값들을 생성한다(양의 펄스 폭 또는 음의 펄스 폭). 이 이진 값들은 파형의 양의 절반을 변조하기 위한 PosDELAY, dPD(510) 및 PosQUIT(512)이고, 파형의 음의 절반을 변조하기 위한 NegDELAY, dND(514) 및 NegQUIT(517)이다.
잔류 플럭스를 보상하는 데 필요한 듀티 사이클 교정 값은 다음 단계에 의해 결정된다.
어떤 피크 진폭 측정이 더 큰지 결정한다(양수 대 음수). 최대 진폭 측정값을 갖는 피크는 펄스 폭을 줄여야 하며 나머지 피크는 약
Figure pct00053
라디안(180도) 기간 동안 남는다.
더 큰 피크 측정값에서 더 작은 값(양의 피크 또는 음의 피크 진폭)을 뺀다. 이는 잔류 자속으로 인한 DC 바이어스의 두 배를 나타낸다.
결과 차이를 2로 나눈다. 이는 잔류 DC 플럭스로 인한 피크 진폭 오프셋을 산출한다. 이 나눔은 이진 차이 값을 오른쪽으로 한 비트 위치만큼 시프팅하여 이진수로 수행될 수 있다(이진 값이 가장 왼쪽에 있는 가장 중요한 비트(MSB)로 표현되는 경우: 리틀엔디언(little-endian)).
IFBK(320) 신호의 예상 공칭 피크 진폭 값은 위의 피크 DC 오프셋 값을 2개의 피크 측정 값(528의 Ain에 의해 만들어진 양의 피크 대 음의 피크 측정 값) 중 더 작은 값에 추가하여 계산된다.
잔류 DC 오프셋 진폭 대 공칭 피크 진폭 값의 비율을 결정한다. 이 비율(R감소)은 피크 DC 오프셋 값을 공칭 피크 값으로 나누어 계산한다. R감소 비율은 잘못된 펄스 폭에 필요한 듀티 사이클 감소 계수를 나타낸다.
R감소 비율에
Figure pct00054
라디안(180도, 여기서 MSB는 하이로 설정되고 다른 모든 나머지 비트는 로우로 설정됨)을 나타내는 이진수 값과 R감소 비율 값을 곱하여 최종 수정 듀티 사이클이 될 피크의 펄스 폭(듀티 사이클)을 계산한다. 결과의 가장 가까운 정수 값으로 반올림한다.
결과적인 이진 펄스 폭은 50% 펄스 폭(n 라디안)에 대한 공칭 이진 값에서 뺀다. 상승 시간, 하강 시간 및 "불감 시간(dead time)"(나중에 논의됨)을 고려하면 50% 듀티 사이클에 대한 공칭 이진 값은
Figure pct00055
라디안 미만일 수 있다. 그러면 펄스 폭에서 제거된 이진 값(라디안으로 표현)이 생성된다.
위의 단계에서 펄스 폭 감소의 이진 정수 값을 2로 나누고 가장 가까운 정수로 반올림한다. 이 결과(B지연)는 여기 위상 카운트, PCLK(476) 펄스의 관점에서 수정되는 각 펄스 피크의 시작과 끝 모두에서 제거된 이진 라디안 단위의 동일한 양의 펄스 폭을 나타낸다. 이 이진 B지연 는 수정된 음의 여기 신호 피크를 시작하기 위한 "시" 지연 값(수정된 양의 여기 신호 피크를 시작하기 위한 dPD(510), 또는 도 5c의 dND(514))이 된다.
양의 "종료(QUIT)" 값(양의 펄스 피크를 종료하기 위한 PosQUIT(512))은 약
Figure pct00056
라디안의 공칭 50% 듀티 사이클 이진 라디안 값에서 지연 감소 값(B지연)을 빼서 결정된다. 음의 "종료" 값, 음의 펄스 피크를 종료하기 위한 NegQUIT(517)는 이진수
Figure pct00057
라디안 값(또한 "제로" 라디안, 이진수 0x000h임)에서 지연 감소 값(B지연)을 빼서 결정된다.
위의 단계를 수행한 후 잔류 플럭스를 보상하기 위해 다음 여기 신호에 대한 최적의 양의 및 음의 듀티 사이클이 결정되었다. 다음 여기 신호 파형은 "양의" 절반 파형을 "음의" 절반 파형과 연결하여 어셈블링된다. 양의 절반 듀티 사이클은 파형의 양의 0 내지
Figure pct00058
라디안(0 내지 180도) 부분 동안 발생하는 반면, 음의 듀티 사이클 값은
Figure pct00059
라디안 내지
Figure pct00060
라디안(180도에서 360도) 범위의 파형의 음의 절반 동안 파형에 적용된다. 2개의 절반들을 연결하면 도 5b 및 5c에 도시된 것과 유사한 여기 파형이 생성된다.
마이크로프로세서(528)가 가장 최근의 피크 진폭 측정을 평가한 후에 이상적인 파형을 결정하면, 여기 신호의 파형을 수정하는 데 사용되는 회로에 4개의 이진 값들이 제공된다. 이러한 이진 값들은 다음과 같다
Figure pct00061
파형의 양의 절반(도 5b의 셰이딩 영역(509)) 시작을 지연시키는 데 사용되는 위상 지연의 양(양의 지연, dPD 510).
Figure pct00062
양의 펄스 폭(도 5b의 셰이딩 영역(509))이 절단되는 시간의 위상각(PosQUIT(512)).
Figure pct00063
파형의 음의 절반(도 5c에서 셰이딩 영역(515)) 시작을 지연하는 데 사용되는 위상 지연의 양(음의 지연, dND(514)).
Figure pct00064
음의 펄스 폭(도 5c에서 셰이딩 영역(515))이 절단되는 시간의 위상각(NegQUIT(517)).
위에 열거된 이진 값들은 마이크로프로세서(528)에 의해 데이터 버스(529)에 한 번에 하나씩 제공되고 특정 데이터 래치에 래칭되어, 각 디지털 값을 나중에 사용될 수 있게 한다. 마이크로프로세서(528)로부터의 PosSTART(530), PosSTOP(531), NegSTART(532) 및 NegSTOP(533)을 포함하는 래치 스트로브 신호는 데이터 버스(529)에 제시된 현재 데이터에 대한 적절한 데이터 래치를 스트로브하는 데 사용된다.
각각의 새로운 이진 값 세트가 IFBK(320)의 마지막 샘플에서 결정되면, "시작" 지연 및 "종료" 위상 각도 값에 대한 관련 값이 적절한 데이터 래치로 즉시 업데이트된다. 이를 통해 RCPS가 동작하는 동안 실시간 조정이 가능하다.
도 5e를 참조한다. PosSTART 스트로브(530)의 상승 에지에서, 래치(554)는 여기 파형의 양의 피크가 시작되기 전에 위상 지연의 양을 나타내는 마이크로프로세서(528)에 의해 데이터 버스(529)에 제시된 이진 위상 값을 로딩하고 래치(554)에 의해 PDELAY(555)로 저장된다. PDELAY(555)의 래치된 이진 값은 워드 "B"로서 디지털 비교기(556)에 공급되는 반면 XBUS(484)는 워드 "A"로서 556에 공급되어 여기 파형의 현재 위상을 나타낸다. XBUS(484)는 시간이 지남에 따라 지속적으로 증가하므로, 어떤 시점에서 워드 "A"는 워드 "B"와 같아 PCLK 476 펄스 주기(도 4b)의 지속 기간 동안 556의 A=B 출력, PSTART(557)가 잠시 하이가 되도록 한다.
528에서 PosSTOP 스트로브(531)의 상승 에지에서, 래치(558)는 마이크로프로세서(528)에 의해 데이터 버스(529)에 제시된 PosQUIT(512)(도 5b)의 이진 위상 값을 로딩하여 양의 피크 펄스 폭이 끝나는 지점에서 위상 각도를 나타낸다. 래치(558)는 PosQUIT(512) 값을 저장하고 이를 PQUIT(559)로 표시한다. XBUS(484) 값이 PQUIT(559) 값과 같을 때, 디지털 비교기(560)의 A=B 출력, PosEND(561)은 잠시 하이가 된다.
도 5f를 참조한다. XBUS(484)로부터의 XPI 비트(483)는 여기 파형 위상각이 180도 이상 360도 미만인 경우에만 하이인
Figure pct00065
라디안 여기 위상 비트를 나타낸다. XPI 비트(483)는 인버터(562)에 의해 반전되어 nXPI(563)가 된다. nXPI 신호(563)는 여기 파형의 현재 위상각이 0도 이상 180도 미만임을 의미한다. PSTART(557)는 nXPI 비트(563)와 함께 "AND" 게이트(564)에 공급된다. PSTART(557) 및 nXPI(563)가 둘 다 하이일 때, AND 게이트(564)의 출력(565)의 상승 에지는 Q 출력, 플립-플롭(566)의 POS(567)를 "SET"으로 하여 여기 파형의 양의 절반을 시작한다.
"NOR" 게이트(568)의 출력(569)은 PosEND 신호(561) 또는 POR(Power-On Reset) 신호(420)가 하이가 될 때마다 플립-플롭(566)이 "RESET"되게 한다. 이로 인해 플립-플롭(566)의 출력 POS(567)가 로우가 되어 여기 신호의 양의 피크가 종료된다.
과도한 플럭스 진폭을 제거하기 위해, 항복 신호(574)(나중에 설명됨)는 "배타적 논리합"(XOR) 게이트(570)에 인가되어 POS 신호(567)가 반전되어 POSHALF(571) 신호가 되고, BRAKE 신호(574)가 활성화될 때마다 POS(567) 신호를 180도 효과적으로 이동시킨다.
슈미트 트리거 "AND" 게이트(572)의 출력 신호 하부_A(573)는 여기 신호를 생성할 때 EDC 유닛(120, 122 및 124)에 공급하는데 사용된다. EDC 유닛(120, 122 및 124)은 (레그_A 및 레그_B)로 라벨링된 "H" 브리지의 두 출력 단자들에 차동 연결된 여기 권선(130, 132 또는 134)에 걸쳐 여기 신호를 차동 구동하기 위해 "H" 브리지 회로를 통합한다.
도 5g를 참조한다. "H" 브리지 회로는 "레그_A" 및 "레그_B"의 두 절반들(레그들)로 구성된다. 각 레그는 직렬로 연결된 트랜지스터, IGBT 또는 MOSFET과 같은 상부 및 하부 스위치 디바이스로 구성된다(토템-폴 구성). 도 5g는 "H" 브리지의 "레그_A" 절반을 도시한다. 상부_A 신호(577)에 의해 제어되는 상부 스위치 디바이스를 나타내는 P-채널 MOSFET이 도시되어 있다. 하부_A 신호(579)에 의해 제어되는 하부 스위치 디바이스를 나타내는 N-채널 MOSFET이 도시되어 있다. 두 디바이스들은 TermLEG_A(578)로 라벨링된 두개 사이의 공통 노드에 의해 직렬로 연결된다. TermLEG_A(578)는 "레그_A"의 출력 단자이다. 완전한 "H" 브리지 회로는 TermLEG_B로 표시된 출력 단자가 있는 "레그_B"라고 하는 제2 동일한 회로로 구성된다. 레그_B의 상부 MOSFET은 UPPER_B에 의해 구동되고 하부 레그_B MOSFET은 로우ER_B에 의해 구동된다. DC 전원은 리턴이 "접지"에 연결된 +VDC로 표시된다. "H" 브리지의 양쪽 레그들은 동일한 전원을 공유한다.
각 레그의 2개 스위치 디바이스들(MOSFET들)은 각 MOSFET 사이의 공통 출력 노드를 DC 전원 쪽으로 위쪽으로 또는 DC 전원 반환 노드(접지) 쪽으로 아래쪽으로 끌어당기기 위해 교번하여 에너지가 공급된다. 상부 MOSFET이 "온(ON)"으로 전환될 때마다 하부 MOSFET이 "오프(OFF)"로 전환되어야 하며, 그렇지 않으면 둘 다 "ON"인 경우 두 디바이스들은 하나 또는 두 디바이스들이 모두 파괴될 때까지 서로 끌어당긴다("래치-업"). 다른 디바이스가 완전히 꺼지기 전에 한 디바이스가 켜지지 않도록 주의해서 설계해야 한다.
도 5f에 도시된 신호 하부_A(573)는 EDC 유닛(120, 122 및 124) 내부의 "H" 브리지의 레그_A 상의 하부 MOSFET을 제어하여 하이일 때 켜지고 로우일 때 꺼진다. 저항기 R3(575) 및 커패시터 C3(576)을 포함하는 회로는 RC 지연 회로를 형성한다. POSHALF(571)가 하이가 되면 슈미트 트리거 "AND" 게이트(572)에 대한 하나의 입력이 즉시 하이로 풀링되고, 572에 대한 다른 입력은 C3 커패시터(576) 양단의 전압이 충전됨에 따라 지연된다. 이것은 출력 하부_A(573)가 "AND" 게이트(572)가 그것의 입력 모두가 동시에 하이가 될 때까지 기다리기 때문에 지연되게 한다. POSHALF(571)가 하이에서 로우로 갈 때, 출력 하부_A(573)는 C3(576)에 걸친 전하가 일시적으로 "AND" 게이트(572)의 관련 입력을 하이로 유지한다는 사실에도 불구하고 즉시 로우가 된다. RC 지연 회로의 결과는 하부_A(573) 신호가 하이가 되라는 명령을 받았을 때 잠깐 멈추게 하는 반면 하부_A(573) 신호는 POSHALF(571)가 로우가 되자마자 즉시 로우가 된다. 유사한 회로를 사용하여 레그_A의 상부 스위치 디바이스(MOSFET)를 제어하는 경우 "OFF" 명령을 받은 장치는 즉시 "오프(OFF)"를 시작하며, 반면에 "온(ON)"을 켜라는 지시를 받으면 디바이스는 턴 "온(ON)"을 시작하기 전에 잠시 멈춘다. 이 "불감 시간"을 제공함으로써 차단 명령을 받은 MOSFET은 즉시 차단을 시작하고 동일한 레그의 관련 MOSFET은 켜기 시작하기 전에 지연된다. 설계 의도는 두 디바이스들이 동시에 켜져 있는 래치업 재앙을 피하기 위해 두 스위치 디바이스들(상부 대 하부 장치) 중 가장 느린 디바이스의 "하강 시간"을 초과할 수 있을 만큼 불감 타임을 연장하는 것이다.
도 5h를 참조한다. 마이크로프로세서(528)로부터의 NegSTART 스트로브(532)의 상승 에지에서, 래치(580)는 여기 파형의 음의 피크, dND(514)(도 5c)가 시작되기 전에 위상 지연의 양을 나타내는 마이크로프로세서(528)에 의해 데이터 버스(529) 상에 제공된 이진 위상 값을 로딩한다. 이진 값 dND(514)는 NDELAY(581)가 되는 래치(580)에 의해 저장된다. 저장된 NDELAY(581) 값은 디지털 비교기(582)에 단어 "B"로 제공되는 반면 여기 파형의 현재 위상 각도를 나타내는 XBUS(484)는 단어 "A"로 582에 공급된다. XBUS(484)는 시간이 지남에 따라 지속적으로 증가하므로, 어떤 시점에서 워드 "A"는 워드 "B"와 같아 A=B 출력, 디지털 비교기(582)의 NSTART(583)가 한 POLK(476) 펄스 주기(도 4b)의 기간 동안 잠시 하이가 되도록 한다.
마이크로프로세서(528)로부터의 NegSTOP 스트로브(533)의 상승 에지에서, 래치(584)는 여기 파형의 음의 피크가 종료할 때, 도 5c, NegQUIT(517), XBUS(484)의 위상을 나타내는 마이크로프로세서(528)에 의해 데이터 버스(529) 상에 제시된 이진 위상 값을 로딩한다. 이진 값 NegQUIT(517)은 래치(584)에 의해 저장되고 NQUIT(585)로 제시된다. 저장된 NQUIT(585) 값은 워드 "B"로 디지털 비교기(586)에 제공되는 반면 여기 파형의 현재 위상 각도를 나타내는 XBUS(484)는 워드 "A"로 586에 공급된다. XBUS(484)는 시간이 지남에 따라 지속적으로 증가하므로, 어떤 시점에서 워드 "A"는 워드 "B"와 같아 A=B 출력, 디지털 비교기(586)의 NegEND(587)가 하나의 POLK(476) 펄스 기간(도 4b) 동안 잠시 하이가 되도록 한다.
도 5j를 참조하면, NSTART(583)는 XPI 비트(483)와 함께 "AND" 게이트(588)에 공급된다. XPI 비트(483)는 여기 파형 위상각이 180도 이상 360도 미만인 경우에만 하이인
Figure pct00066
라디안 위상 비트를 나타낸다.
이것은 여기 신호 파형의 "음의" 부분에서 발생한다. NSTART(583)과 XPI(483)이 모두 하이일 때, "AND" 게이트(588)의 출력(589)은 플립-플롭(590)의 Q 출력 NEG(591)를 세트로 야기하고, 이는 여기 파형의 음의 피크를 시작한다.
NegEND(587) 신호는 NegEND(587)가 하이가 될 때 592의 출력(593)이 로우가 되도록 하는 "NOR" 게이트(592)에 공급된다. "NOR" 게이트(592)로부터의 로우 출력(593)은 NegEND(587) 신호 또는 POR(Power-On Reset) 신호(420)가 하이가 될 때마다 플립-플롭(590)을 "리셋"으로 만든다. 이로 인해 NEG(591)이 로우가 되어 여기 파형의 음의 피크를 종료한다.
FFC(114)가 LC 탱크(104, 106, 108 및 110) 양단의 공진 전압 VRES(170)가 의도된 공칭 동작 전압 레벨을 초과했다고 결정하면, FFC(114)는 항복(574) 신호를 하이로 풀링한다. 항복 신호(574)는 LC 탱크(104, 106, 108 및 110) 양단의 공진 전압 VRES(170)가 안전 진폭을 초과할 때마다 VRES(170) 전압 레벨을 감소시키기 위해 제공된다. 정상 동작 중에 항복 신호(574)는 로우다. 항복 신호(574)가 하이일 때, 두 신호들 POSHALF(571) 및 NEGHALF(595)의 극성은 "XOR" 게이트들((570, 도 5f) 및 (594, 도 5J))에 의해 반전되어, 하부_A(573)(도 5f) 및 하부_B(597)(도 5j) 신호에 의해 제어되는 각각의 레그 상의 관련된 하부 MOSFET이 토글링(반전)되도록 한다. 이것은 도 2d에 도시된 것처럼 여기 신호를 180도 시프트하는 데 사용되는 프로세스의 일부이다.
각각의 여기 WEXC 권선(130, 132 및 134)은 고주파 스위칭 과도 현상이 RCPS 유닛에서 방송되는 것을 줄이기 위해 EMI 필터를 통해 EDC 유닛(120, 122 또는 124)의 "H" 브리지 출력("레그_A" 및 "레그_B")에 걸쳐 차동적으로 연결된다. 각각의 WEXC 권선(130, 132 및 134)은 EDC 유닛(120, 122 및 124)에 의해 차동 구동된다. EMI 필터에 의해 야기된 임의의 그룹 지연은 도 4e에 도시된 회로에 의해 결정되는 도 2b, 2c 및 2d에 도시된 히스테리시스 지연 측정(DHYST(226))으로 흡수될 것이다.
6. 여기 구동 회로(EDC)(120, 122 및 124)
EDC 유닛(120, 122 및 124) 내부에서 하나 이상의 "H" 브리지 회로는 "H" 브리지 출력 단자에 걸쳐 차동적으로 연결된 각 WEXC 권선(130, 132 또는 134)에 걸쳐 여기 신호를 구동하는 데 사용된다. FFC(114) 내에서 생성된 제어 신호는 모든 EDC 유닛들(120, 122 및 124)에 동시에 공급된다. 모든 EDC 유닛들(120, 122, 124)은 각각의 여기 권선(130, 132, 134)에 걸쳐 동일한 여기 신호를 구동함으로써 자기 코어(102) 내에서 흐르도록 플럭스를 강제하기 위해 탠덤으로 작동한다. 여기 권선들(130, 132, 134)은 각각의 권선의 각 턴이 삼중(tri-filar) 권선과 유사하게 다른 권선의 동일한 권선에 인접하도록 인터리브 권취된다. 이는 자기 경로에 대해 기계적 방향이 다르기 때문에 여기 권선 사이의 위상 불일치를 무효화한다.
EDC 유닛(120, 122 및 124)의 내부 H 브리지 회로는 XBUS(484)의 최상위 비트(MSB), XPI(483)에 따라 "레그_A" 또는 "레그_B" 상부 MOSFET 중 하나의 상부 MOSFET을 항상 가질 것이다. 두 상부 MOSFET들(레그_A 및 레그_B)은 동시에 켜지지 않는다. 하부 MOSFET은 섹션 5에 설명된 듀티 사이클 수정 회로에 의해 제어된다. 임의의 경우에, 동일한 레그의 상부 및 하부 MOSFET들은 동시에 켜지지 않는다. 어느 시점에서든 하나의 하부 MOSFET(레그_A 대 레그_B)만 켜지지만 듀티 사이클 변조로 인해 하나 또는 두 하부 MOSFET들이 동시에 차단될 수 있다.
어떤 상단 MOSFET(레그_A 대 레그_B)이 "ON"인지 선택하는 것은 XBUS(484)의
Figure pct00067
라디안마다 발생하며 XBUS(484)가 다음
Figure pct00068
라디안 증분에 도달할 때까지 "ON" 상태를 유지한다. 그 결과 듀티가 50%인 각 상단 MOSFET의 듀티 사이클이 발생한다. 하부 MOSFET의 듀티 사이클은 50%일 수 있지만 바닥 MOSFET의 듀티 사이클은 잔류 플럭스 보상에 사용되는 듀티 사이클 변조로 인해 50% 미만일 수 있다.
항복 사이클에서, 모든 4개의 MOSFET들의 논리 상태는 반전되어 여기 신호의 위상을 180도까지 효과적으로 이동시킨다. 4개의 모든 MOSFET들의 상태는 항복 동작이 해제될 때까지 반전된 상태를 유지하고 항복(574)은 로우가 된다.
EDC 유닛(120, 122 및 124)의 "H" 브리지는 "양의" 여기 전류 흐름 동안, 셰이딩 영역(505 또는 509)(도 5a, 5b 및 5c)인 "ON"인 상부 레그_B MOSFET과 함께 "온(ON)"인 하부 레그_A MOSFET을 갖는 것으로 임의로 정의되었다. 하부 레그_B MOSFET이 "ON"이고 상부 레그_A MOSFET이 "온(ON)"일 때, 여기 권선(130, 132 및 134)을 통해 흐르는 전류는 음의 전류 흐름, 셰이딩 영역(506 또는 515)(도 5a, 5b 및 5c)을 생성하는 것으로 지정된다.
자기 코어(102) 내에서 공진 플럭스를 생성 및 유지하기 위해 RCPS는 적어도 하나의 여기 권선(130, 132 또는 134)을 구동하기 위해 적어도 하나의 EDC 유닛(120, 122 또는 124)을 가져야 한다. EDC 유닛들(120, 122 및 124)은 내부 "H" 브리지(들)의 MOSFET을 제어하는 데 사용되는 FFC(114)로부터 4개의 신호들을 공급받는다. 도 5f 및 도 5j에 의해 생성된 이들 신호들 중 2개가 아래에 있다.
Figure pct00069
"H" 브리지 출력 레그_A에서 하부 MOSFET을 제어하는 하부_A(573).
Figure pct00070
"H" 브리지 출력 레그_B에서 하부 MOSFET을 제어하는 하부_B(597).
FFC(114)로부터 EDC 유닛(120, 122, 124)으로 공급되는 나머지 2개의 신호들은 도 6a에 도시된 회로에 의해 생성된다.
Figure pct00071
"H" 브리지 출력 레그_A에서 상단 MOSFET을 제어하는 게이트_A(606).
Figure pct00072
"H" 브리지 출력 레그_B에서 상단 MOSFET을 제어하는 게이트_B(614).
어떤(레그_A 또는 레그_B) 상부 MOSFET이 완전히 켜지고 다른 상부 MOSFET이 완전히 꺼지는지는 XBUS(484)의 XPI(483) 비트에 따라 여기 파형의 양의 피크 또는 음의 피크가 구동되는지 여부를 결정한다. XBUS(484)에 제시된 위상 값이 0 라디안보다 크고
Figure pct00073
라디안보다 작은 여기 파형의 양의 피크 동안, "레그_B" 레그의 상단 MOSFET이 ON이고 그렇지 않으면 "레그_A"의 상단 MOSFET이 온(ON)이다. 임의이 경우에, 2개(레그_A 또는 레그_B)의 상단 MOSFET들 중 하나만 언제든지 온(ON) 상태이다. 이것은 하부_A(573) 및 하부_B(597) 신호에 의해 제어되는 하부 MOSFET들에 적용되는 듀티 사이클 변조와는 독립적이다.
도 6a를 참조한다. FFC(114) 내에서 배타적 "OR"(XOR) 게이트(602)는 "BRAKE" 신호(574) 및 XPI(483) 신호 모두에 의해 공급된다. "항복복" 신호(574)가 활성이 아니라고(로우) 가정하면, XOR 게이트(602)로부터의 "레그_A에 대한 상단 인에이블" 출력 TOPEN_A(603)는 XPI(483) 신호를 뒤따른다. TOPEN_A(603) 신호는 "레그_A"에서 상부 MOSFET을 켜기 위한 인에이블 신호이다. RA(607) 및 CA(608)로 구성된 RC 지연 회로는 레그_A의 상부 MOSFET을 켤 때 "불감 시간"을 제공하지만 XPI(483)이 로우가 되면 레그_A의 상부 MOSFET을 즉시 차단한다. 이것은 하부_A 신호(573)를 생성하는 슈미트 트리거 "AND" 게이트(572)를 수반하는 도 5f에 설명된 RC 지연 회로와 유사하다. 슈미트 트리거 "AND" 게이트(609)의 "레그_A에 대한 상부 게이트 인에이블 신호" 신호, ENG_A(610) 출력은 nHALT(604)와 함께 "AND" 게이트(605)에 제시된다.
nHALT(604) 신호는 비상 정지(ESTOP) 키라인(Keyline)에 의해 풀링 다운되는 활성 로우 신호이다. ESTOP 키라인 신호는 일반적으로 풀링 업 저항을 통해 하이로 풀링되고 "와이어(Wired)-OR" 구성에서 ESTOP 키라인에 연결된 비상 정지 버튼 또는 FFC(114)에 의해 로우로 풀링된다. 안전을 위해 ESTOP 키라인에 연결된 모든 ESTOP 버튼은 인간 작업자가 비상 시 RCPS 유닛을 차단해야 하는 경우 키라인을 로우로 풀링할 수 있다. FFC(114)는 또한 안전하지 않은 상태가 발생한다고 결정하는 경우 ESTOP 키라인 로우를 풀링할 수 있다. 각각의 EDC 유닛(120, 122 및 124)은 다른 EDC 유닛과 독립적인 자체 nHALT(604) 신호 연결을 갖는다. 이는 FFC(114)가 모든 EDC 유닛들(120, 122 및 124)의 상태를 모니터링하고 단 하나의 EDC 유닛에 결함이 있는지 결정하고 독립적으로 차단하거나 모든 EDC 유닛들을 동시에 종료해야 하는 ESTOP 비상 사태가 발생했는지 결정할 수 있게 한다. nHALT(604) 신호를 로우로 풀링하면 "AND" 게이트(605)가 디스에이블되어 게이트_A(606)가 차단된다. nHALT(604)가 활성화되지 않은 경우(하이) 인에이블 신호, Leg A에 대한 ENG_A(610)는 "AND" 게이트(605)를 통해 게이트_A(606) 신호를 제어하고, 이는 이후 레그_A의 상부 MOSFET을 제어한다.
"XOR" 게이트(611) 저항기 RB(615), 커패시터 CB(616), 슈미트 트리거 "AND" 게이트(617) 및 "AND" 게이트(613)를 포함하는 회로는 nXPI 신호(563)가 XPI(483) 신호를 대체한다는 점을 제외하고는 방금 설명한 게이트_A(606) 신호를 생성하는 회로와 동일하게 동작한다. nHALT(604)가 활성화되지 않은 경우(하이) 인에이블 신호, 레그_B에 대한 ENG_B(618)는 "AND" 게이트(613)를 통해 게이트_B(614) 신호를 제어하고, 이는 이후 레그_B의 상부 MOSFET을 제어한다.
nXPI(563) 신호는 인버터(562)에 의해 XPI(483)를 반전시킴으로써 생성되기 때문에 게이트_A(606) 및 게이트_B(614)는 항상 반대 극성을 가질 것이다.
도 6b는 상부 MOSFET 게이트 신호의 파형을 보여준다. 레그_B 상의 상부 MOSFET은 실선 트레이스로 도시된 게이트_B(614)에 의해 제어된다. 도 6b의 점선 트레이스는 레그_A에서 상부 MOSFET을 제어하는 게이트_A(606)를 나타낸다. 이는 두 상부 MOSFET들이 교대로 켜져 있는 동안 50% 듀티 사이클을 가짐을 보여준다.
하이일 때 BRAKE(574) 신호는 "XOR" 게이트(570, 594, 602)를 야기하고 나머지 입력에 인가된 신호를 반전시킴으로써 인버터로서 작용한다. 이로 인해 POSHALF(571), NEGHALF(595), TOPEN_A(603) 및 TOPEN_B가 반전되기 때문에 4개의 MOSFET들 모두 동시에 상태를 반전시킨다. 이로 인해 출력 단자의 차동 여기 신호가 극성을 플립하여 기본적으로 각 "H" 브리지의 레그_A 및 레그_B 출력 단자에서 차동 출력의 위상을 180도 시프팅한다. MOSFET은 실제로 각각 "불감 시간" RC 지연 회로를 갖는 신호(하부_A(573), 하부_B(597), 게이트_A(606) 및 게이트_B(614))에 의해 제어되기 때문에, 항복복(574) 신호를 활성화하면 여전히 래치업으로부터 "불감 시간" 보호 기능을 제공한다.
FFC(114)로부터 공급되는 이러한 제어 신호는 각 EDC 유닛의 여기 출력이 모든 다른 EDC 유닛의 위상, 진폭 및 파형과 일치하도록 하기 위해 모든 EDC 유닛들(120, 122 및 124)에 동시에 공급된다. 각각의 EDC 유닛(120, 122 또는 124)은 관련 여기 권선 WEXC(130, 132 또는 134)에 공급한다.
도 6c를 참조한다. 각각의 EDC 유닛(120, 122 및 124) 내부에는 각각의 "H" 브리지에 전력을 공급하기 위한 전원, PSI(621)가 있다. "H" 브리지 회로에 공급하기 위해 PSI(621)로부터 출력되는 DC 전원 VBRG(622)의 전압 레벨은 각 여기 권선 WEXC(130, 132 및 134)에 걸쳐 공급되는 여기 신호의 피크 전압 진폭을 설정한다. VBRG(622)의 전압 레벨은 도 5a, 5b 및 5c에 도시된 +VEXCPK(502) 및 -VEXCPK(503) 피크 여기 전압과 관련된다. LC 탱크 회로(104, 106, 108 및 110) 양단에 축적된 공진 전압 VRES(170)는 공진 권선 WRES(104)의 권선 수(NRES)를 각 여자 권선 WEXC(130, 132, 134)의 권선 수(NEXC)로 나눈 값 사이의 권선비를 곱한 각 여기 권선 WEXC(130, 132 및 134) 양단에 인가된 여기 신호의 피크 전압에 의해 결정된다. FFC(114)는 공진 전류 IRES(160)의 레벨이 공진 권선 WRES(104)를 통과하고 있는지를 결정하기 위해 306에 의해 증폭된 센서(112)에 의해 제공된 공진 전류 피드백 IFBK(320) 신호의 진폭을 평가한다. FFC(114)는 원하는 공진 VA 전력 레벨(PRES)을 달성하는 데 필요한 LC 탱크 회로(104, 106, 108 및 110)에 걸쳐 필요한 VRES(170) 레벨을 계산한다. 이 전압 레벨은 FFC(114)가 정상 동작 중에 유지할 VRES(170)의 공칭 동작 레벨이 된다.
각 EDC 유닛(120, 122 및 124)의 "H" 브리지 회로는 VBRG(622)에 의해 전원이 공급된다. VBRG(622)의 전압 레벨은 피크 여기 전압 레벨, +VEXCPK(502) 및 -VEXCPK(503)를 제어하기 위해 FFC(114)에 의해 조정되며, 이는 차례로 LC 탱크 회로(104, 106, 108 및 110) 양단의 공진 전압 VRES(170)를 제어한다. 각 "H" 브리지 전원의 PSI(621)로부터의 출력 전압 VBRG(622)는 FFC(114) 내부의 마이크로프로세서에 의해 제어되는 디지털-아날로그 변환기(DAC)에 의해 생성된 DC 기준 전압 신호인 VBRGREF(620)에 의해 제어된다. VBRGREF(620)의 전압 레벨 설정은 상수(KVBRG)로 나눈 원하는 VRES(170) 레벨에 기초하여 FFC(114)에 의해 결정된다.
FFC(114)로부터의 VBRGREF(620) 신호는 모든 EDC 유닛들(120, 122 및 124)에 의해 동시에 모니터링되며, 그 다음 개별 내부 "H" 브리지 전원인 PSI(621)의 VBRG(622) 출력 전압을 조정하여 각 VBRG(622) 출력 전압 레벨이 VBRGREF(620)에 KVBRG의 상수 값을 곱한 것과 같도록 한다.
모든 EDC 유닛들(120, 122 및 124)에 대한 공통 기준을 사용함으로써 모든 EDC 유닛들 간에 보다 균일한 여기 신호 진폭을 유지하는 데 도움이 된다.
VBRGREF(620) 신호는 모든 EDC 유닛들(120, 122 및 124)에 공급하기 위해 RCPS 전체에 분배하기에 충분히 버퍼링된다. 단일 DAC 출력이 모든 VBRGREF(620) 기준에 대해 보편적으로 사용되는 경우 DAC 전압 레벨을 변경하면 모든 EDC 유닛들(120, 122 및 124)의 VBRG(622) 전압 레벨이 동시에 변경된다. 이를 통해 FFC(114)는 VRES(170)의 전압 레벨을 제어할 수 있다.
RCPS 유닛의 원하는 공진 전력 레벨(PRES)에 따라 "H" 브리지 회로에 필요한 전압 및 전류 레벨을 핸들링하는 것은 하나의 "H" 브리지와 하나의 EDC 유닛(120, 122, 124)만으로는 어려울 수 있으며, 따라서 각각이 개별 여기 권선 WEXC(130, 132 또는 134)를 구동하는 다수의 EDC 유닛들(120, 122 및 124)을 직렬로 사용하는 것이 장점이 될 수 있다. 각각의 EDC 유닛(120, 122 또는 124) 내의 다수의 "H" 브리지 회로들은 각각의 여기 권선 WEXC(130, 132 또는 134)를 구동하기 위해 병렬로 연결될 필요가 있을 수 있다.
도 6c의 상단에는 다음과 같이 라벨링된 전원들이 있다; PS1(621), PS2(626), PS3(628) 및 PS4(629). 이러한 전원들은 다음을 위한 것이다.
Figure pct00074
PS1(621)은 "H" 브리지 전원 전압 VBRG(622)를 모든 "H" 브리지 회로에 공급하는 브리지 전원이다. 기준 전압, FFC(114)의 VBRGREF(620)은 VBRG(622)의 출력 전압 레벨을 제어한다. VGATE는 PS1(621)이 다양한 내부 회로에 사용하는 PS3(628)에 의해 제공된다. CALCRES 신호(624)는 또한 FFC(114)에 의해 제공되어 VBRG(622) 출력 전압 레벨을 감소시켜 CRES 커패시터(106)를 교정하기 위한 저전압 여기 테스트 신호를 생성한다. VDD(625)는 PS4(629)에 의해 제공되어 PS1(621) 내부의 다양한 디지털 논리 회로에 전원을 공급한다.
Figure pct00075
PS2(626) 전원은 하이 사이드 MOSFET 게이트 드라이버 회로에 전원을 공급한다. 이 전원의 양의 출력 리드는 PS1(621)의 VBRG(622) 출력에 연결되는 반면 음의 RTN_상단(627) 리드는 VBRG(622)에 대해 일정한 음의 DC 전압을 유지한다. 전원 PS2(626)는 VBRG(622) 출력 전압으로 플로팅하면서 상부 MOSFET 게이트 구동 회로에만 일정한 DC 전압을 제공한다. FFC(114)에 의해 제어되는 VBRGREF(620)의 변화에 응답하여 VBRG(622) 전압 레벨이 변화함에 따라, PS2(626)는 새로운 VBRG(622) 출력 레벨과 함께 플로팅한다. CALCRES 신호가 활성인 동안 VBRG(622) 전압 레벨은 PS2(626)의 음의 리턴 리드, RTN_상단(627)이 실제로 접지 아래로 떨어지도록(접지에 대한 음의 전압) 너무 낮게 떨어질 수 있다. PS2(626)의 출력 전압은 상부 MOSFET 게이트 구동 회로가 상부 P-채널 MOSFET을 하드 포화 상태로 구동할 수 있도록 설계되었으며, 따라서 VDS 포화 전압을 줄여 전력 손실을 줄인다. 디지털 절연 회로(630)는 630의 좌측에서 저전압 논리 신호 게이트_A(606)와 게이트_B(614) 사이에 고전압 절연을 제공한다. 저전압 논리 신호 게이트_A(606) 및 게이트_B(614)는 상부 MOSFET이 고전압 전원인 VBRG(622)로부터 전력을 공급받기 때문에 상부 MOSFET 게이트를 직접 구동할 수 없다. 디지털 아이솔레이터 회로(630)는 좌측의 입력에 제공된 게이트_A(606) 및 게이트_B(614)의 디지털 로직 레벨을 검출하고, 우측 상단_A(631) 및 상단_B(632))의 출력 신호의 이러한 로직 레벨을 반복한다. 630의 왼쪽은 시스템 접지를 기준으로 하는 PS4(629)의 디지털 논리 전원 VDD(625) 출력에 의해 전원이 공급된다. 630의 오른쪽은 시스템 접지를 기준으로 하는 PSI(621)의 "H" 브리지 전원 VBRG(622) 출력에 의해 전원이 공급된다. 논리 레벨 출력 신호 상단_A(631) 및 상단_B(632)에 대한 신호 복귀는 플로팅 전원 PS2(626)의 전력 복귀 RTN_상단(627)에 의해 제공된다.
Figure pct00076
PS3(628)은 "H" 브리지의 하부 MOSFET을 제어하는 게이트 구동 회로에 공급하는 게이트 구동기 전원 VGATE(623)이다. PS3(628)의 DC 전원 출력 VGATE(623)은 EDC(120, 122 및 124)의 다양한 위치에서 사용되는 전원을 제공한다. 또한 VGATE(623) 전압은 공통 게이트(캐스코드) 구성 MOSFET에 대한 GATE 전압 기준으로 사용된다. VGATE는 돌입 전류 제한기 회로로 사용되는 여기 전류 싱크 회로(도 6e)에도 있다.
Figure pct00077
PS4(629)는 VDD(625)로 표시된 다양한 디지털 논리 회로에 전원을 공급한다.
하부 좌측에서 도 6c에 들어가는 디지털 논리 신호 게이트_A(606) 및 게이트_B(614)는 FFC(114)로부터 나온다. 이러한 신호는 도 6a에 표시된 회로에 의해 생성된다.
도 6a에 도시된 "AND" 게이트(605 및 613)로부터의 상부 MOSFET 제어 신호 게이트_A(606) 및 게이트_B(614)는 레벨 시프트되고 상단_A(631) 및 상단_B(632)로 제시되는 디지털 아이솔레이터(630)에 공급된다.
도 6d는 단일 "H" 브리지 회로를 도시한다. H 브리지 회로의 상단은 PS1(621)의 VBRG(622) 전원에 의해 공급된다. 도 6d의 왼쪽에는 "레그_A" 부분이 있는 반면 오른쪽에는 "H" 브리지의 "레그_B" 부분이 있다.
디지털 아이솔레이터(630)로부터의 상단_A 신호(631)는 VBRG(622)와 플로팅 전원 PS2(626)의 전원 리턴 리드, RTN_상단(627) 사이에 전원이 공급되는 반전 게이트 구동 회로(641)에 공급된다. 상단_A(631)가 하이일 때, 반전 게이트 드라이버 회로(641)의 출력은 로우가 되고, 그런 다음 RTN_상단(627)을 향해 "레그_A"의 P-채널 MOSFET(647)의 게이트(642)를 풀링한다. 이는 레그_A"의 상부 MOSFET(647)을 강하게 켠다. 상단_A(631)가 로우가 되면, 반전 게이트 구동 회로(641)는 MOSFET(647)의 게이트(642)를 VBRG(622) 쪽으로 풀링한다. 이것은 MOSFET(647)을 끈다. 유사하게, 상단_B(632)가 하이가 될 때 MOSFET(648)의 게이트를 RTN_상단(627) 쪽으로 풀링 다운하는 반전 게이트 구동 회로(646)의 출력(645)에 의해 "레그_B"의 상부 P-채널 MOSFET(648)가 켜진다. 상단_B(632)가 로우가 될 때, 반전 게이트 구동 회로(646)의 출력(645)은 MOSFET(648)의 게이트를 VBRG(622) 쪽으로 풀링하여 MOSFET(648)을 끈다.
커패시터(643, 644)와 함께 인덕터(649, 650)는 준공진 방식으로 상부 MOSFET(647, 648)을 차단하는 것을 돕는다. 각각의 상부 MOSFET(647 또는 648)이 차단됨에 따라, MOSFET(647 또는 648)의 드레인에 연결된 관련된 인덕터(649 또는 650)에 저장된 전류는 전류 흐름을 유지하려고 시도한다. 인덕터로부터의 역기전력 방전 전압은 관련 커패시터(643 또는 644)에 의해 수집되는 동안 VBRG(622)를 향해 위쪽으로 역류한다. 커패시터(643 또는 644)가 충전됨에 따라 관련된 상부 MOSFET(647 또는 648)의 출력 커패시턴스(Coss)를 분류하여 MOSFET의 Coss에 저장된 전하를 방전시킨다. 인덕터(649 또는 650)로부터의 역기전력은 상부 MOSFET(647 또는 648)의 Coss 커패시턴스를 더 방전시킨다. 커패시터(643, 644)의 컴포넌트 값과 인덕터(649, 650)의 값은 MOSFET을 차단하기에 충분한 시간(1/f)초의 공진 주파수를 계산함으로써 선택된다. 이것은 다음과 같이 계산된다
Figure pct00078
수학식 6.1
여기서
T차단=MOSFET를 차단하기 위해 제공된 시간, 초
L=인덕터 값 [649] 또는 [650], 헨리
C=커패시터 값 [643] 또는 [644], 패럿
도 6d에 도시된 회로는 도 5g에 도시된 "H" 브리지 회로의 간단한 예와 레그당 4개의 MOSFET들 대 2개의 MOSFET들이 있다는 점에서 다르다. VBRG(622) 전원이 상당히 클 가능성이 높기 때문에, 상부 및 하부 MOSFET들 모두의 드레인-게이트 전압 스윙이 상당히 커진다. 밀러 효과(Miller effect)로 인해 스위치 디바이스의 스위칭 속도가 느려진다. 캐스코드(cascode) 구성을 사용하면, 밀러 효과가 크게 감소하므로 상승 및 하강 시간이 빨라진다.
캐스코드 구성은 각 레그의 회로에 세 번째(중간) 공통 게이트 바이어싱된 MOSFET을 추가한다. 이 중간 MOSFET은 여기 전류(IEXC)와 VBRG(622)의 곱에 가까운 상당한 양의 전력을 소모하는 데 필요하다. 2개 이상의 동일한 MOSFET들을 병렬로 연결하면, 각 MOSFET이 전력 손실을 공유하고 조합된 MOSFET들은 하나의 대형 MOSFET으로 작동한다. 도 6d는 각각의 중간 MOSFET을 포함하는 2개의 병렬 MOSFET들을 도시한다. 도 6d에 도시된 중간 MOSFET은 레그_A 중간 MOSFET에 대한 659 및 660으로 구성되는 반면, 661 및 662는 레그_B의 중간 MOSFET을 구성한다.
하부_A(573) 신호가 하이일 때, 비반전 게이트 구동 회로(665)의 출력은 하부 MOSFET(666)의 게이트를 VGATE(623) 쪽으로 위쪽으로 풀링한다. VGATE(623)의 전압 레벨은 MOSFET(666)을 충분히 세게 켜기에 충분한 게이트-소스 전압(VGS)을 제공하기에 충분하여, MOSFET(666)의 포화 전압(VdsSat) 및 온 저항(RdsON)이 모두 최소화되도록 한다. 이는 더 낮은 입력 커패시턴스(Ciss)를 갖는 더 작은 디바이스를 사용할 수 있도록 충분히 낮게 MOSFET(666)의 전력 손실을 유지한다. 낮은 Ciss 값을 가진 MOSFET은 더 많은 입력 게이트 커패시턴스(Ciss)를 가진 것보다 빠르게 스위칭되는 경향이 있다. 마찬가지로, 게이트 드라이버(668)는 하부_B(597)가 하이일 때 하부 MOSFET(667)을 하드 온(on hard)으로 전환한다.
하부 MOSFET(666)이 켜지면, 이는 "H" 브리지 리턴(670)을 향해 단일 MOSFET으로 작동하는 소스 리드들(659 및 660)을 풀링한다. 중간 MOSFET의 게이트 리드가 VGATE(623) 전원에 연결된 상태에서 중간 MOSFET(659 및 660)의 소스 리드를 아래로 풀링함으로써, 중간 MOSFET(659 및 660)가 켜진다. 마찬가지로, 하부_B(597)가 하이가 될 때 비반전 게이트 드라이버(668)에 의해 하부 MOSFET(667)가 켜질 때 레그_B의 중간 MOSFET(661 및 662)가 켜진다.
중간 MOSFET(659 및 660)의 소스 리드가 하부 MOSFET(666)에 의해 풀링 다운됨에 따라, 중간 MOSFET(659 및 660)는 스티어링 다이오드(655 및 656)를 통해 레그_A 단자(653)를 아래로 풀링한다.
여기 권선(130, 132 또는 134)은 "H" 브리지 출력 단자(653 및 654)에 걸쳐 차동적으로 연결된다. 도 6d는 연관된 WEXC 권선(130, 132 또는 134)에 여기 신호를 제공하기 전에 "H" 브리지 단자 레그_A(653) 및 레그_B(654)에 걸쳐 연결된 전자기간섭(EMI) 필터(669)(좌측 하단 코너)를 도시하며, 이 경우 WEXC 권선(130)이 연결된 것으로 도시되어 있다. EMI 필터(669)는 무선 간섭을 일으킬 수 있는 스위칭 과도 현상을 흡수한다.
상부 MOSFET(648)이 켜졌다고 가정하면, 전류는 EMI 필터(669)의 레그_A 측을 통해, 부착된 WEXC 권선(130, 132 또는 134)을 통해, 다이오드(652)를 통해, 인덕터(650)를 통해, 그리고 상부 MOSFET(648)을 통해 풀링된다. 이 전류는 LC 탱크 회로(104, 106, 108 및 110)의 공진 임피던스(ZRES)에 의해 또는 도 6e에 도시된 바와 같이 나중에 논의될 여기 전류 싱크 회로에 의해 부과된 돌입 전류 제한에 의해 영향을 받는 부착된 WEXC 권선(130, 132 또는 134)의 입력 임피던스에 의해 제한된다.
EDC 유닛(120, 122 또는 124)이 동작하지 않거나 셧다운 지시를 받은 경우(로우로 풀링된 도 6a의 nHALT 신호(604)로 인해), 코어(102)를 통해 흐르는 플럭스는 부착된 WEXC 권선(130, 132 또는 134) 양단에 전압을 유도하려고 시도할 것이다. 스티어링 다이오드(651, 652, 655, 656, 657 및 658)는 코어(102) 내에서 계속해서 흐르는 플럭스에 의해 유도 전압으로부터의 전류가 "H" 브리지를 통해 백워싱(backwashing)되는 것을 방지한다. 스티어링 다이오드 없이, 셧다운 EDC 유닛(130, 132 및 134)은 백워시 전류가 모든 "H" 브리지 MOSFET의 바디 다이오드를 통해 흐를 때 코어(102) 내의 자기 플럭스를 다운시켜, 부착된 WEXC 권선(130, 132 또는 134)이 단락된 권선으로 나타나게 할 것이다.
도 6e를 참조한다. EDC 유닛(120, 122 및 124) 내부에서 사용되는 "H" 브리지는 "하부" 리턴 노드, "H" 브리지 리턴(670)에서 여기 전류 싱크 회로를 갖는다. 여기 전류 싱크는 여기 전류, IEXC(687)에 대한 최대 돌입 전류 방출을 설정한다.
FFC(114)의 기준 전압 VEXCREF(680)은 디지털-아날로그 변환기(DAC)에 의해 생성된다. 모든 EDC 유닛들(120, 122 및 124)은 모든 EDC 유닛들(120, 122 및 124)에 대한 돌입 전류 제한을 보편적으로 설정하는 VEXCREF 신호(680)를 모니터링한다.
전류 감지 저항기 RLIMIT(688) 양단의 VINRUSH(690) 전압이 VEXCREF(680)과 매칭(근처에서 서보)되도록 연산 증폭기(682)는 충분한 전류가 RGATE(685)를 통해 흐르도록 하기 위해 트랜지스터(684)의 이미터 팔로워 회로를 통해 MOSFET(686)에 제공되는 게이트 전압을 제어한다. 이는 FFC(114)가 모든 EDC 유닛들(120, 122 및 124)의 여기 전류 제한이 동일한 레벨로 설정되도록 제어할 수 있게 한다.
약 50옴의 작은 값 저항기, RBASE(683)는 트랜지스터(684)의 기본 입력 커패시턴스와 MOSFET(686)의 게이트 입력 커패시턴스를 연산 증폭기(682)의 출력으로부터 분리하여 회로 안정성을 향상시킨다. RGATE(685)를 통과하는 전류는 MOSFET(686)을 켜짐 상태로 유지하기에 충분한 게이트-소스 전압(VGS)이 있을 때까지 MOSFET(686)의 게이트를 충분히 풀링 업한다. RGATE의 값은 686의 입력 커패시턴스에 대해 MOSFET을 빠르게 켜기에 충분히 낮고, 트랜지스터(684)의 전력 소산 방출을 초과하지 않을 만큼 충분히 크다. 트랜지스터(684)가 RGATE(685)를 통해 잉여 전류를 접지로 싱크하는 동안 686을 켜짐 상태로 유지하는 데는 몇 마이크로암페어만 있으면 충분하다. RGATE(685)의 저항은 충분한 전류가 MOSFET(686)의 게이트의 입력 커패시턴스(Ciss)를 빠르게 충전할 수 있도록 선택된다. RGATE(685)의 저항은 MOSFET(686)의 게이트에 인가된 게이트 전압이 일정한 레벨로 유지될 때마다 필요하지 않은 RGATE(685)를 통한 초과 전류를 션트할 때 트랜지스터(684)에 스트레스를 주지 않도록 전류를 제한하기에 충분히 커야 한다.
연산 증폭기(682), 저항기 RBASE(683), 트랜지스터(684), MOSFET(686) 및 전류 감지 저항기 RLIMIT(688)를 포함하는 서보 루프는 VEXCREF(680)과 매칭되도록 VINRUSH(690) 전압을 유지한다. 여기 전류 IEXC(687)은 RLIMIT(688)로 나눈 VINRUSH(690) 전압에 의해 제한된다.
여기 전류 IEXC(687)는 VINRUSH 전압(690)을 생성하는 RLIMIT(688) 양단의 전압 강하에 의해 모니터링된다. 연산 증폭기(682)는 MOSET(686)의 게이트에 인가되는 게이트-소스(VGS) 전압을 제어하여 MOSFET(686)를 통과하는 충분한 전류를 허용하여 저항 RLIMIT(688) 양단의 전압 강하 VINRUSH(690)가 VEXCREF(680) 전압과 일치하도록 함으로써, 따라서 RLIMIT(688)를 통과하도록 허용된 IEXC 전류(687)의 양을 제한한다.
보상 커패시터 CCOMP(689)는 "H" 브리지에 의해 생성된 스위칭 과도 현상을 제거하고 또한 잔류 플럭스를 보상할 때 듀티 사이클 변조가 여기 파형을 절단할 때 전류가 흐르지 않는 짧은 기간 동안 VINRUSH(690) 전압을 안정적으로 유지하기 위해 회로 대역폭을 줄임으로써 회로 안정성을 돕는다. 피드백 저항기 RFB(691)은 연산 증폭기 입력에서 CCOMP(689) 커패시터의 커패시턴스를 분리한다. 연산 증폭기(682)의 입력 바이어스 전류로 인한 DC 입력 오프셋 전압 오차를 최소화하기 위해, RFB(689) 저항기는 VEXCREF(680)의 소스 임피던스와 직렬로 연결된 RIN(681)의 입력 저항과 매칭된다.
LC 탱크 회로(104, 106, 108, 110)가 완전히 충전되지 않은 경우, 부착된 WEXC 권선(130, 132 또는 134)의 입력 임피던스는 매우 낮을 수 있다. 전류를 제한하지 않으면, VBRG(622) 전원에 과부하가 걸리거나 "H" 브리지를 통해 흐르는 전류로 인해 구성요소가 손상될 수 있다. LC 탱크 회로(104, 106, 108, 110)가 충전되지 않는 과부하 기간 동안, 활성 전류 싱크 회로에 의해 제한되는 전류의 양은 부착된 WEXC 권선(130, 132 또는 134) 양단에 많은 전압 전위를 지원하지 않을 수 있다. LC 탱크 회로(104, 106, 108, 110)가 충전됨에 따라, WEXC 권선(130, 132 또는 134)의 입력 임피던스가 증가하여 부착된 WEXC 권선(130, 132 또는 134) 양단에 더 많은 전압이 허용된다. LC 탱크 회로(104, 106, 108, 110)가 충분한 전하를 획득할 때까지, 레그_A와 레그_B 단자들 사이의 차동 전압은 거의 2 x VBRG; +VEXCPK(502) 및 -VEXCPK(503)의 의도된 피크 대 피크 전압보다 낮다.
여기 신호의 양의 부분 동안 레그_B의 상부 MOSFET(648)이 켜진다. VBRG(622)로부터의 전류는 MOSFET(648)의 드레인, 인덕터(650), 다이오드(652)를 통과한 다음 EMI 필터(669)의 레그_B 측을 통과한다. 전류는 부착된 WEXC 권선(130, 132 또는 134)을 통해, EMI 필터(669)의 레그_A 측을 통해, 다이오드(655 및 656), 레그_A 중간 MOSFET(659 및 660), 하부 MOSFET(666), 전류 싱크 MOSFET(686) 및 감지 저항기 RLIMIT(688)를 통해 계속된다. WEXC 권선(130, 132 또는 134)의 임피던스가 낮으면, 레그_B 단자(654)는 레그_A 단자(653)가 레그_B 단자(654) 전압보다 단지 몇 볼트 아래로 풀링 다운하는 동안 VBRG(622)에 가깝게 유지된다. 파형의 다음 절반에서, 레그_A 단자(653)는 VBRG(622)에 가깝게 풀링되는 반면 레그_B 단자(654)는 레그_A 단자(653)보다 몇 볼트 아래에 있다. LC 탱크 회로(104, 106, 108 및 110)가 충전됨에 따라, 레그_A 단자(653)와 레그_B 단자(654) 사이의 차동 전압이 증가한다.
탱크 회로(104, 106, 108, 110)가 완전 충전에 가까워짐에 따라, 부착된 WEXC 권선(130, 132 또는 134)을 통한 반사 임피던스는 WEXC 권선(130, 132 또는 134)을 통과하는 전류가 돌입 전류 제한보다 작아지도록 충분히 높아진다. 여기 전류가 돌입 전류 제한 아래로 감소하면, 레그_A 단자(653)는 결국 감지 저항기 RLIMIT(688) 양단의 VINRUSH(690) 전압 플러스 하부 MOSFET(666), 중간 MOSFET(659 및 660), 다이오드(656)와 병렬인 다이오드(655)의 순방향 드롭의 포화 전압의 합에 근접하도록 풀링 다운될 것이다. 부착된 WEXC 권선(130, 132 또는 134) 양단에 인가된 피크 대 피크 여기 전압은 다음과 같이 계산될 수 있다
Figure pct00079
수학식 6.2
여기서
VEXCpk=부착된 W_EXC 권선의 피크 여기 전압,Vpk
VBRG=브리지 전원의 DC 출력 전압 레벨 VBRG [622], VDC
Figure pct00080
=[648, 659 & 660, 666, 686]의 합계 MOSFET 포화 전압, 볼트
V650=I*인덕터 [650] 전체의 Rdc 손실 전압, 볼트
V652=다이오드 [652]의 순방향 전압 강하, 볼트
VBlegFLT=필터 [669]의 LEG B 측에 걸친 I*Rdc 손실 전압, 볼트
VAlegFLT=I*필터 [669]의 LEG A 측의 Rdc 손실 전압, 볼트
V655=다이오드 [655] 내지 [656]의 순방향 전압 강하, 볼트
VRLIMIT=RLIMIT [688] 내지 VEXCREF[680]의 VINRUSH [690] 전압, 볼트
각 여기 사이클이 각 사이클 동안 공진 LC 탱크 회로(104, 106, 108 및 110) 내에 저장된 공진 에너지로서 축적되도록 전달하는 전력량은 다음과 같이 추정될 수 있다
Figure pct00081
수학식 6.3
여기서
PEXCrms=여기 사이클당 LC 탱크에 전달되는 RMS 전력 레벨, 와트
VEXCpk=W_EXC 권선에 걸친 여기 전압의 피크 전압 레벨, Vpk
IEXC=전류 싱크 암페어의 DC 전류 제한 레벨
NEDC=RCPS에서 사용되는 EDC의 [120,122 및 124] 및 W_EXC [130,132 또는 134]의 수
NHBRG=각 WEXC [130,132 또는 134]당 병렬의 "H" 브리지 수
여기 사이클당 전달되는 전력량을 추정함으로써, 초기 시작에서 완전 충전까지 LC 탱크 회로(104, 106, 108 및 110)를 충전하는 데 얼마나 많은 여기 사이클이 필요한지에 대한 추정.
Figure pct00082
, 수학식 6.4
여기서
N충전=LC 탱크를 완전히 충전하는 데 필요한 여기 사이클 수, 사이클
PRESVA=원하는 공칭 공진 동작 전력, VA
PEXCrms=여기 사이클당 LC 탱크에 전달되는 RMS 전력 수준, 와트
피크 전력 부하/과도 사이에서 공진 전력 레벨을 재충전하는 데 필요한 시간을 결정하는 것이 유용하다. RCPS에 의해 구동되는 의도된 부하가 정현파 AC 전원 인버터인 경우, 단상 인버터의 사이클마다 2개의 반복 피크가 예상되는 반면, 3상 인버터는 인버터 출력의 사이클당 6개의 피크를 발생시킨다. 인버터 출력 주파수와 인버터 출력의 위상 수에 따라 인버터로 인한 부하 피크 사이에 사용할 수 있는 시간이 결정된다. 각 인버터 부하 피크 대 RCPS의 공진 주파수(FRES) 사이에서 발생할 수 있는 여기 사이클의 수를 비교하면 RCPS가 다음 인버터 부하 피크에 맞춰 재충전에 실패하기 전에 부하에서 얼마나 많은 전력을 끌어올 수 있는지에 대한 성능 지수가 산출된다.
Figure pct00083
수학식 6.5
여기서
T부하=인버터 부하 피크들 사이의 시간, 초
F부하=공급되는 전력 인버터의 출력 주파수, Hz
Figure pct00084
=인버터 출력의 위상들의 수
RCPS가 완전히 배수된 LC 탱크 회로를 재충전하는 데 필요한 시간은 LC 탱크 회로(104, 106, 108 및 110) 내에 저장된 공칭 공진 전력(PRES)이 RCPS가 다음 부하 피크 이전에 완전히 복구하지 못하기 전에, 인버터 부하 피크들 사이에서 얼마나 많이 배수될 수 있는지를 나타내며, FRES 사이클당 하나의 여기 사이클을 가정한다.
Figure pct00085
수학식 6.6
여기서
T충전=LC 탱크 [104,106,108 및 110]를 완전히 재충전하는 데 필요한 시간
N충전=LC 탱크를 충전하는 데 필요한 여기 사이클 수, 사이클
FRES=LC 탱크 회로 [104,106,108 및 110]의 공진 주파수, Hz
T부하가 T충전보다 작으면 각 여기 사이클에서 제공하는 전력량이 동작을 유지하기에 충분하지 않다. 이를 해결하기 위해 아래 나열된 다양한 수단을 사용할 수 있다.
각 EDC 내의 다양한 전자 디바이스가 증가된 전력 손실을 견딜 수 있는 한 돌입 전류 제한을 증가시키며, 즉 중간 MOSFET(659//660 및 661//662)가 가장 큰 영향을 받는다.
각각의 EMI 필터(669) 및 연관된 WEXC 권선(130, 132 및 134)을 구동하기 위해 각각의 EDC 유닛(120, 122 및 124) 내부에서 병렬로 사용되는 "H" 브리지의 수를 증가시킨다.
연관된 WEXC 권선(130, 132 및 134)과 함께 EDC 유닛(120, 122 및 124)의 수를 증가시킨다.
WEXC 권선에 사용되는 와이어는 증가된 전류를 전달할 수 있어야 한다. FRES 주파수에서의 표면 깊이(skin depth)는 와이어 크기를 늘리는 것이 여러 EDC 및 WEXC 권선을 사용하는 것만큼 효과적이지 않음을 나타낼 수 있다.
시작 시 EDC 유닛들(120, 122, 124)에서 소모되는 전력을 최소화하기 위해, VEXCREF(680)은 정상 동작 레벨보다 낮게 설정되어, IEXC(687)이 공칭 동작 레벨보다 낮아질 수 있다. 이렇게 하면 RCPS 유닛을 시작하는 데 더 많은 시간이 필요하지만 시작 전원에서 끌어오는 전력은 적다. RCPS가 LC 탱크 회로(104, 106, 108 및 110)를 완전히 충전하고 모든 것이 정상인지 확인하면, RCPS는 모드를 "시작"에서 "운영" 모드로 변경한다. FFC(114)가 RCPS가 정상 동작을 시작할 준비가 되었다고 결정하면, 운영/nSTART 신호(471)(도 4B)는 하이가 되어 다양한 회로가 정상 동작을 시작하도록 한다. "운영" 모드에 들어갈 때, VEXCREF 신호(680)는 공칭 동작 레벨로 변경되어 IEXC(687)의 돌입 전류 제한을 공칭 동작 레벨로 증가시킨다.
작업자가 비상("E-정지") 버튼을 누른 경우, 하드웨어 회로를 통해 동시에 RCPS는 nHALT(604) 신호를 로우로 풀링하여 모든 EDC 유닛들(120, 122 및 124)을 차단하며, 따라서 모든 상부 MOSFET들을 즉시 끈다. 또한, FFC(114)는 소프트웨어를 통해 VEXCREF(680) 전압을 접지(0 볼트)로 설정한다. 이는 모든 EDC 유닛들(120, 122 및 124)이 IEXC(687)에 대한 전류 제한을 0 암페어로 감소시키게 하고, 이는 RLIMIT(688) 저항을 통해 CCOMP(689) 커패시터와 VINRUSH(690)을 0V로 배출한다. 따라서 ESTOP 버튼을 해제한 후 RCPS를 빠르게 재시작하면, 여기 전류 IEXC(687)은 FFC(114)가 모든 것이 여기 전류를 재설정하기 전에 동작을 재개할 준비가 되었다고 결정할 때까지 0암페어로 유지된다.
7. 공진 전압 레벨 모니터링 및 C RES 교정 회로:
LC 탱크 회로(104, 106, 108 및 110) 양단의 공진 전압 VRES(170)는 공진 권선 WRES 권선(104)의 턴 수(NRES) 대 여기 권선(WEXC, 130, 132 및 134)의 턴 수(NEXC) 사이의 턴 비율에 의해 결정된 레벨에 도달할 때까지 각 여기 사이클과 함께 구축된다. 공칭 공진 전압 레벨 VRES(170)는 다음 수학식 7.1이 충족될 때까지 각 여기 사이클와 함께 증가한다.
Figure pct00086
수학식 7.1
여기서
VRESpk=LC 탱크 회로 [104,106,108 및 110]의 피크 공진 전압
NRES=공진 권선의 턴 수, WRES [104]
NEXC=각 여기 권선의 턴 수, WEXC [130,132 및 134]
VEXCpk=피크 여기 전압, +VEXCPK [502] 또는 |-VEXCPK [503]| ;볼트
공진 전압 VRES(170)에 대해 설계에 의해 선택된 공칭 동작 전압 레벨은 아마도 수천 볼트로 상당히 높을 수 있다. 동작 전압이 높을수록 WRES 권선(104)에 사용되는 와이어 절연체와 공진 커패시터 CRES(106)에 사용되는 유전체 재료에 더 많은 응력이 가해진다. CRES(106) 또는 C직렬(108)의 와이어 절연 또는 유전체 재료에 대한 항복 전압 정격에 도달하지 않도록 주의해야 한다. 공진 권선 WRES(104) 또는 CRES(106) 및 C직렬(108) 내부에 사용된 유전체의 와이어 절연 손상을 영구적으로 방지하기 위해 잠재적 피크 전압 서지에 대한 안전 마진도 고려해야 한다.
수학식 7.1에 따르면 VRES(170)은 원하는 동작 전압 레벨에 도달할 때까지 증가한다. 그러나 부하 변동이 있는 경우, 피크 서지로 인해 VRES(170)이 수학식 7.1에 의해 결정된 공칭 동작 레벨을 초과할 수 있다. 이러한 경우 FFC(114)는 도 2d에서 언급한 것처럼 "BRAKE" 사이클을 실행하여 부하로 인한 피크 서지를 보상한다. BRAKE 신호(574)는 여기 신호가 반전되고 위상이 180도 시프트되도록 한다.
각 반전된 여기 사이클은 코어(102) 내에 축적된 공진 자속의 일부를 흡수(댐핑)하며, 이는 차례로 WRES 권선(104) 양단에 유도된 전압을 감소시키고 따라서 VRES(170)를 감소시킨다. 일단 FFC(114)가 VRES(170)가 안전한 레벨로 떨어졌다고 결정하면, 항복복 신호(574)는 소거되어 정상 동작을 허용한다.
도 7a를 참조한다. C직렬(108)와 C감지(110)로 구성된 전압 분배기에 의해 생성된 전압 피드백 신호는 동축 커넥터(702)에 연결된 동축 케이블을 통해 도착하는 도 2a에서 V감지(172)로 표시된다.
이 피드백 신호는 차동 증폭기(708) 및 RMS-DC 변환기 회로(726)에 의해 공유된다.
감쇠기(704)의 입력 임피던스는 동축 커넥터(702)에 부착된 V감지(172) 피드백 케이블의 임피던스와 매칭된다.
V감지(172) 신호의 진폭은 LC 탱크(104, 106, 108 및 110)를 가로지르는 VRES(170) 대 V감지 신호(172) 사이의 정확한 감쇠 비율을 설정하기 위해 제조 중에 RcalV 전위차계(208)(도 2a)를 설정함으로써 교정된다. 감쇠기(704)의 감쇠 값은 차동 증폭기(708) 및 RMS-DC 변환기(726) 모두에 대해 최적의 신호 레벨 VDETECT(706)를 제공하도록 선택된다.
차동 증폭기(708)는 VFBK(710) 신호를 생성하기 위해 VDETECT(706) 신호를 수신한다. VFBK(710) 신호는 VFBK(710)가 접지 아래로 스윙하거나 마이크로프로세서(732)의 아날로그 입력 Ain1(710)을 클리핑하는 것을 방지하기 위해 DC 바이어싱(오프셋)된다(도 7b). DC 오프셋은 차동 증폭기(708)의 REF 입력(716)으로 공급되는 마이크로프로세서(732)의 DAC1에 의해 제공되는 VDCBIAS(714) 신호에 의해 제어된다. 차동 증폭기(708)의 이득은 마이크로프로세서(732)의 Ain1 입력의 입력 전압 범위 내에 맞는 VFBK(710)의 최대 피크 대 피크 진폭을 제공하기 위해 저항기 RG(712)의 값에 의해 설정된다.
도 5d의 회로에 의해 생성된 PSAMPLE(523) 및 NSAMPLE(527) 플래그 신호는 마이크로프로세서(528)에 의해 모니터링된다. 마이크로프로세서(732)는 PS(523) 및 NS(527) 플래그 입력 비트를 모니터링하고 아날로그 입력 Ain1이 VFBK(710)의 피크에서 샘플을 취하도록 한다. VFBK(710)의 양의 피크 진폭은 PS 플래그(523) 동안 Ain1에 의해 취해진 PSAMPLE 측정값에서 DAC1에 의해 설정된 VDCBIAS(714) 전압을 빼서 결정된다.
VFBK(710)의 음의 피크 진폭은 DAC1에 의해 설정된 VDC 바이어스 전압에서 NS 플래그(527) 동안 Ain1에 의해 취해진 NSAMPLE 측정값을 빼서 결정된다.
정상 동작 시 두 개의 피크 진폭 계산 결과는 동일해야 한다. 부하 유도 서지로 인해 피크가 발생하면 이러한 신호 피크 측정 중 하나 또는 둘 모두 이상적으로 서지를 검출한다. VRES(170)이 공칭 동작 레벨을 초과했음을 나타내는, VRES(170) 진폭에 피크 서지가 발생하면 마이크로프로세서(732)는 "항복"로 라벨링된 범용 입력/출력 비트(GPI/O 비트)를 통해 "항복" 신호(574)를 하이로 풀링한다. 이 항복복 신호(574)는 도 2d에 도시된 바와 같이 여기 신호의 극성을 반전시킨다.
RMS-DC 변환기 회로(726)(도 7a)는 차동 증폭기(708)가 VRES(170)의 진폭을 나타내는 것처럼 VDETECT(706)의 진폭 레벨을 모니터링한다. 그러나 726은 전압 레벨 대신에 VDETECT(706)의 상대 전력 레벨을 지속적으로 모니터링한다. 726의 출력 VRESLEVEL(730)은 마이크로프로세서(732)의 아날로그 입력 Ain2에 제공되는 DC 전압이다. VRESLEVEL(730)은 VDETECT 전압(706)이 50옴에 걸쳐 인가된 것처럼 dBm으로 VDETECT(706)의 전력 레벨을 나타내며, 여기서 0dBm는 1mWrms와 같다. VRESLEVEL(730)은 726 디바이스 제조업체에서 지정한 작은 신호 레벨의 인터셉트 신호 레벨을 나타내는 0 VDC로 결정된다.
RMS-DC 변환기 회로(726)의 입력 VDETECT(706)가 인터셉트 값보다 클 때, VRESLEVEL(730) 전압은 0VDC 더하기 제조업체가 지정한 인터셉트 전력 레벨보다 높은 VDETECT(706)의 dBm 전력에 인터셉트 레벨보다 높은 dB당 l0mVDC와 같은 배율 계수를 곱한 값을 나타내는 DC 전압 레벨이다. 732의 아날로그 입력 Ain2에 공급되는 VRESLEVEL(730) 신호는 파형에 관계없이 VRES(170)의 실제 RMS 값과 정확하게 관련된다.
IRES(160)의 공진 전류 측정 IRESLEVEL(370)의 실제 RMS 진폭은 도 3에 도시된 RMS-DC 변환기(360)에 의해 유사한 방식으로 정확하게 만들어진다. 도 3으로부터의 IRESLEVEL(370) 신호는 도 7a에 도시된 마이크로프로세서(732)의 아날로그 입력 Ain3으로 공급된다.
마이크로프로세서(732)는 두 가지 측정치를 사용한다; Ain2의 VRESLEVEL(730) 및 Ain3의 IRESLEVEL(370), 이들 2개의 측정치를 곱함으로써 자기 코어(102) 내에 저장된 공진 VA 전력 레벨(PRES)을 결정한다.
VA 측면에서 공진 전력 레벨을 결정하려면, VRESLEVEL(730) 및 IRESLEVEL(370)의 결과 곱에 배율 인자(Kscale)를 곱해야 한다. 배율 인자(Kscale)는 각각의 RMS-DC 변환기 회로(도 3의 360 및 도 7a의 726)의 RMS 전력-DC 전압 변환 인자, 전류 감지 변압기(도 2a에 표시된 TRsense)의 턴 비율, Rcalv 전위차계(208)(도 2a)를 교정한 후 C직렬(108) 및 C감지(110)(도 2a)로 구성된 AC 전압 분배기의 분배 비율, 감쇠기(704)의 감쇠 값, Ain2의 비트당 볼트 분해능 및 Ain3의 비트 분해능당 암페어를 보상한다. 두 가지 측정치; VRESLEVEL(730) 및 IRESLEVEL(370)은 RMS 레벨을 기반으로 한다. LC 탱크 회로(104, 106, 108, 110)가 공진으로 동작하고 있다는 사실로 인해, 조합된 리액턴스는 거의 저항성(비반응성)으로 나타나므로 LC 탱크 회로에 저장된 공진 전력은 거의 1.0의 역률을 갖고, 이는 VA 곱이 와트 단위로 실제 전력 레벨에 근접함을 의미한다.
자기 코어(102)를 제조하는 데 사용되는 자기 코어 재료는 일반적으로 최대
Figure pct00087
25%와 같은 큰 자기 투자율 공차를 갖는다. 코어 재료의 자기 투자율 값은 공진 권선 WRES(104)의 자체 인덕턴스 값 LRES에 주요한 영향을 미친다. 이는 실제 LRES 값의 불확실성을
Figure pct00088
25%로 만들고, 후속적으로 공차 불확실성;
Figure pct00089
의 제곱근에 의해 LC 탱크 회로(104, 106, 108 및 110)의 공진 주파수(FRES)를 야기한다. 따라서, LC 탱크 회로(104, 106, 108, 110)의 공진 주파수(FRES)를 원하는 주파수로 강제하기 위해, 공진 커패시터 CRES(106)는 의도된 값과 다른 LRES 값을 보상하도록 조정되어야 한다. 튜닝 메커니즘(116)은 CRES(106)의 값을 조정하는 데 사용된다.
튜닝 메커니즘(116)은 CRES(106)의 커패시턴스 설정을 기계적으로 조정하기 위해 모터를 사용한다. 도 7b는 튜닝 메커니즘(116)을 구동하는 모터를 제어하기 위해 지정된 마이크로프로세서(732)의 여러 범용 입력/출력 비트(GPI/O 비트)를 보여준다. 이러한 GPI/O 신호는 모터를 구동하는 튜닝 메커니즘(116) 내부의 모터 제어 회로를 인에이블하고 모터 제어 회로에 모터 작동 방법, 모터 샤프트를 얼마나 빨리 움직일지, 또 다른 "스텝(STEP)" 단위로 언제 움직일지의 동작 모드를 지시한다. 도 7b에 도시된 마이크로프로세서(732)에 의해 제어되는 이들 GPI/O 신호에 주어진 이름은 스테퍼 모터 제어 신호의 전형적인 제어 신호 이름과 관련된다. 물론 스테퍼 모터 대신 싱크로 리졸버(synchro-resolver)를 사용하면 제어 신호가 스테퍼 모터와 다르게 동작한다.
CRES(106) 조정 후, LC 탱크(104, 106, 108 및 110)의 결과적인 유도 및 용량 반응 임피던스(XLRES 및 XCRES)는 공칭 설계 값과
Figure pct00090
25% 다를 수 있다. LC 탱크 회로(104, 106, 108 및 110)가 고유 공진 주파수(FRES)에서 동작할 때, 유도성 리액턴스 XLRES와 용량성 리액턴스 XCRES는 동일하다. 공진 권선 WRES(104)의 유도성 리액턴스 XLRES는 감지 커패시터 C감지(110)와 직렬로 연결된 C직렬(108)에 의해 형성된 AC 전압 분배기와 병렬인 공진 커패시터 CRES(106)의 용량성 리액턴스 XCRES와 동일하다. 공진 전류 IRES(160)는 공진 임피던스; XLRES 또는 XCRES로 나누어진 공진 전압 VRES(170)에 의해 결정된다. CRES(106)의 값은 코어(102)의 자기 투과율의 공차 오차로 인해 LRES의 실제 값과 의도된 LRES 값의 차이를 보상하기 위해 CRES(106)를 재조정하는 프로세스에서 변경되었다. LRES는 의도한 값과 다르기 때문에, CRES(106)은 실제 LRES 값을 보상하기 위해 초기 의도된 값이 아닌 다른 값으로 조정되었으며, 이제 리액턴스 값(XCRES 및 XLRES)이 의도한 공칭 값과 다르다. 의도된 값과 다른 XLRES로 나눈 VRES(170)에 의해 결정되는 공진 권선 WRES(104)를 통과하는 공진 전류 IRES(160)는 의도된 공칭 동작 전류 레벨과 다른 IRES(160) 전류를 산출한다.
이것은 VA에 관하여 원하는 저장 에너지 레벨(PRES)을 달성하기 위해 VRES(170)의 전압 레벨이 CRES(106) 조정 후에 결과적인 IRES(160) 전류에 따라 조정되어야 한다는 것을 의미한다. 마이크로프로세서(732)는 실제 PRES 레벨을 계산한 다음 실제 IRESLEVEL(370)에 기초하여 VRESLEVEL(730)이 조정되어야 하는 양을 결정한다. VRESLEVEL(730)은 수학식 7.1에 따라 각 여기 권선(130, 132 또는 134)에 걸쳐 적용된 피크 전압 +VEXCPK(502) 또는 -VEXCPK(503)의 여기 권선 WEXC(130, 132 또는 134)배에 대한 공진 WRES 권선(104)의 턴 비율에 따라 달라진다.
VRES(170)의 진폭을 제어하려면, 마이크로프로세서(732)는 DAC2 VBRGREF(620)의 출력을 설정하고, 이는 "H" 브리지 전원 전압 VBRG(622)를 설정하기 위해 모든 EDC 유닛(120, 122 및 124)에 의해 사용되는 기준 전압이다. "H" 브리지 전압 VBRG(622)를 조정하여 여기 신호(+VEXCPK(502) 또는 -VEXCPK(503))의 유효 피크 전압이 조정되어 VRES(170) 레벨을 조정한다.
LC 탱크 회로(104, 106, 108, 110)가 부분적으로 충전되면, 각각의 WEXC 권선(104)의 입력 임피던스는 각각의 EDC 유닛(120, 122 및 124)의 각각의 "H" 브리지 회로로부터 인출된 전류가 도 6e에 도시된 전류 싱크 회로에 의해 제한될 정도로 충분히 낮을 수 있다. 전류가 WEXC 권선(130, 132, 134)의 입력 임피던스에 의해 제한되는 대신 전류 싱크 회로에 의해 제한될 때, 피크 진폭 전압은 VBRG(622)보다 실질적으로 낮다. VRES(170)의 진폭은 전류가 제한되어 있는 동안에도 각 사이클마다 증가한다.
LC 탱크 회로(104, 106, 108 및 110)를 가로지르는 VRES(170)가 공칭 동작 레벨에 접근함에 따라(수학식 7.1에 의해 계산됨) 각각의 여기 권선(130, 132, 134)의 입력 임피던스는 무한대에 접근한다. 일단 각각의 WEXC 권선(130, 132 및 134)의 입력 임피던스가 각각의 "H" 브리지의 돌입 전류 한계 이상을 끌어오지 않도록 충분히 증가되면, 각각의 WEXC 권선(130, 132 및 134) 양단에 인가된 피크 전압은 VBRG(622)에 근접할 수 있다.
RCPS가 전원을 켤 때마다 LC 탱크 회로(104, 106, 108 및 110)의 고유 공진 주파수 FRES는 FRES가 StartCLK(460) 주파수와 매칭되도록 올바르게 설정되어야 한다. 따라서 튜닝 메커니즘(116)에 의해 이루어진 CRES(106)에 대한 최신 조정은 RCPS를 시작할 때 검증될 필요가 있다. 절대 위치 센서나 엔코더를 이용하여 마이크로프로세서(732)는 RCPS가 마지막으로 동작한 이후 전원이 꺼진 동안 튜닝 메커니즘(116)이 부주의하게 이동되었는지 여부를 결정할 수 있다. 그렇지 않으면 마이크로프로세서(732)(도 7b)는 튜닝 메커니즘(116)이 마지막 동작 이후에 이동되었는지 여부를 인식하지 못할 것이다.
따라서 튜닝 메커니즘(116)에 의해 이루어진 CRES(106)의 마지막 설정이 변경되었는지 여부가 불확실한 경우, 마이크로프로세서(732)(도 7b)는 그 후 조정 메커니즘(116)을 사용하여 한계 스위치에 도달하는 것과 같은 알려진 위치로 CRES(106)를 재조정해야 하고, 그런 다음 확실하게 하기 위해 RCPS의 전원이 켜질 때마다 튜닝 메커니즘(116)을 재조정한다. 싱크로-리졸버를 사용하면, 절대 위치 센서를 제공할 필요가 없지만 싱크로-리졸버를 사용하기 위한 보다 복잡한 구동 회로가 필요하다.
도 7c를 참조한다. 마이크로프로세서(732)의 아날로그 입력 Ain4는 CRES(106)의 로터 샤프트에 기계적으로 결합된 전위차계, R위치(751)의 와이퍼로부터 아날로그 절대 위치 신호 ABSPOSITION(742) 신호를 수신한다. 증폭기(748)(도 7b)는 아날로그 기준 전압 입력(AnREF)에 공급되는 아날로그 DC 전압 기준 AnalogREF(746)의 버퍼 버전 BREF(750)를 제공한다. AnalogREF(746)은 732 내부의 아날로그 입력(Ain1 내지 Ain4) 및 DAC(DAC1 내지 DAC3)에 의해 내부적으로 사용된다. 절대 위치 감지 전위차계, R위치(751)은 하나의 고정 리드가 접지에 연결된 반면 다른 고정 리드는 버퍼 증폭기(748)에 의해 구동되는 버퍼링된 기준 전압 BREF(750)에 연결되어 있다(도 7b). 튜닝 메커니즘(116)은 위치 전위차계, R위치(751)의 부착된 샤프트와 함께 CRES(106)의 조정 샤프트를 기계적으로 배치하고, 이는 차례로 R위치(751)의 와이퍼를 이동시킨다.
위치 센서 전위차계 R위치(751)의 와이퍼는 0 볼트와 버퍼링된 기준 전압 BREF(750) 사이의 커패시터 샤프트 범위의 회전 위치를 나타내는 아날로그 전압을 제공한다. 전위차계가 기계적으로 커패시터 샤프트에 결합되면 전위차계 샤프트의 위치는 전위차계의 전체 기계식 시계 방향(CW) 위치보다 약간 적고 커패시터 샤프트에 고정되는 동안 커패시터의 샤프트는 전체 시계 방향(CW) 기계식 HMIT 위치에 고정된다. 커패시터의 샤프트가 최대 커패시턴스 값으로 배치되면, 이는 메커니즘의 샤프트와 결합되는 반면 메커니즘의 샤프트는 전체 시계방향(CW) 기계 위치에 불과하다. 전위차계가 전체 시계방향(CW) 기계식 한계로 회전하기 직전에 메커니즘은 전체 시계방향(CW) 한계에 도달하여, 와이퍼 전압이 기준 전압, BREF(750)에 매우 가깝게 된다. 메커니즘 샤프트가 전체 반 시계방향CCW 위치를 향해 회전함에 따라, 와이퍼 전압은 0 볼트에 접근한다. 메커니즘은 전위차계의 하드한 한계 또는 튜닝 메커니즘의 하드한 한계에 도달하기 직전에 최소 및 최대 커패시턴스 값에 도달하도록 설계되었다. 안전 제한 와이퍼 위치(시계방향과 반 시계방향)를 나타내는 ABSPOSITION(742)의 최대 및 최소 전압 값들은 마이크로프로세서(732)에 의해 측정되고 마이크로프로세서(732)에 의해 비 휘발성 메모리 위치로 프로그래밍된다. 마이크로 프로세서(732) 내부에 소프트웨어를두면 ABSPOSITION(742)의 안전한 제한 값을 넘어서 추가 이동을 중지하여 기계적 손상을 피할 수 있다.
CRES(106)를 올바른 값으로 설정하는 초기 공장 교정 조정 프로세스는 여기 권선(130, 132 및 134)에 원하는 FRES 주파수로 정확하게 설정된 주파수를 갖는 작은 테스트 신호를 인가하는 것을 포함한다. 마이크로프로세서(732)는 "CALCRES" 신호를 하이로 설정하며, 이는 각 EDC 유닛(120, 122 및 124) 내부의 모든 VBRG PS1(621) 전원에 공급될 때 모든 VBRG(622) 출력 전압 레벨이 미리 정의된 저전압 "테스트" 신호 레벨로 떨어지게 한다. 그 결과 여기 신호 피크 전압 레벨이 감소하여 작은 "테스트" 신호(1볼트 피크의 절반 미만)를 생성하면서도 원하는 공진 주파수(FRES)와 매칭되는 올바른 주파수를 갖게 된다.
튜닝 메커니즘(116)이 스테퍼 모터를 사용한다고 가정하면, 마이크로프로세서(732)는 튜닝 메커니즘(116) 내의 스테퍼 모터 드라이브 회로에 제어 신호를 발행함으로써 튜닝 메커니즘(116)을 제어한다. 스테퍼 모터 제어 신호는 다음과 같이 도 7b에 도시되어 있다.
STEPEN: 스테퍼 모터 제어기 인에이블 신호. 활성화되면 스테퍼 모터 제어기 회로가 완전히 동작하는 반면, 활성화되지 않은 경우 스테퍼 모터 제어기는 마지막 기계적 위치를 유지하는 데 도움이 되도록 스테퍼 모터 권선에 작은 홀딩 토크 전류를 제공하는 동안 절전 모드로 전환되어, 외부 진동으로 인한 우발적인 움직임을 방지한다.
STEP MODE: 스테퍼 모터 제어기가 사용하는 스텝 모드, 주로 하프 스텝 대 풀 스텝을 선택한다.
DIR: 다음 단계를 위한 스테퍼 모터 방향, 시계방향(CW) 또는 반 시계방향(CCW).
STEP: 실제로 모터가 DIR 신호에 의해 지시된 방향으로 한 단계 이동하게 하는 펄스.
RMS-DC 변환기(726)의 VRESLEVEL(730) 출력은 대수적이며(logarithmic), 이는 측정될 수 있는 수십 dB 부근에서 매우 큰 동적 범위를 제공한다. RMS-DC 변환기(726)에 공급되는 VDETECT(706)의 작은 신호 레벨은 마이크로프로세서(732)의 아날로그 입력(Ain2)을 과도하게 구동하지 않고 큰 신호 레벨을 측정할 수 있게 하면서 우수한 분해능으로 측정될 수 있다.
CRES(106) 커패시턴스 값을 교정하려면, 의도된 FRES 주파수와 동일하게 정확하게 제어되는 주파수를 갖는 작은 진폭 테스트 신호가 하나 이상의 여기 권선에 공급되지만 RCPS가 정상 구성에서 동작 중일 때는 그렇지 않다.
CALCRES(624) 비트를 하이로 설정하는 마이크로프로세서(732)에 의해 작은 테스트 신호가 생성된다. CALCRES(624) 신호는 EDC 유닛(120, 122 및 124)에 공급된다. EDC 유닛(120, 122 및 124) 내부의 "H" 브리지 전원 PS1(621)는 CALCRES(624) 신호를 사용하여 VBRG(622)를 낮은 전압 레벨, 아마도 단지 몇 볼트로 설정한다. VBRG(622)의 저전압 레벨은 여기 권선 WEXC(130, 132, 134)에 제공되는 여기 신호의 피크 진폭 +VEXCPK(502) 및 -VEXCPK(503)가 정상 동작 레벨보다 훨씬 더 낮아지도록 한다. 작은 테스트 신호는 의도된 FRES 주파수와 동일한 올바른 주파수를 갖는다.
튜닝 메커니즘(116)에 의해 CRES(106)가 조정됨에 따라, 공진 전압 VRES(170)를 나타내는 VRESLEVEL(730)의 진폭은 LC 탱크(104, 106, 108 및 110)의 고유 공진 주파수가 여기 테스트 신호의 FRES 주파수에 접근함에 따라 증가한다. 그러나 VRESLEVEL(730)의 진폭은 LC 탱크 회로(104, 106, 108 및 110)의 고유 공진 주파수가 너무 높거나 너무 낮은 테스트 신호의 주파수에서 분기함에 따라 떨어진다. CRES(106)의 커패시턴스 값을 조정함에 따라, VRESLEVEL(730)의 진폭은 LC 탱크 회로(104, 106, 108 및 110)의 고유 주파수가 테스트 신호의 주파수와 매칭될 때 피크에 이른다.
CRES(106) 조정 동안, 마이크로프로세서(732)는 VRESLEVEL(730)에 의해 공급되는 Ain2 입력을 디지털화함으로써 VRESLEVEL(730)을 측정하고 각 스텝마다 측정치를 업데이트한다. VRESLEVEL(730)이 증가함에 따라 마이크로프로세서(732)는 계속해서 더 많은 스텝 신호 펄스를 발행한다. VRESLEVEL(730)이 감소하면, 마이크로프로세서(732)는 DIR 신호(738)의 극성을 뒤집은 다음 더 많은 스텝(740) 펄스를 발행한다. VRESLEVEL(730)의 피크 값에 도달하면 DIR(738) 신호가 역전되고 피크 값에 도달했는지 확인하기 위해 몇 개의 스텝(740) 펄스가 발행된다. 그런 다음 DIR(738) 신호는 튜닝 메커니즘(116)이 피크 진폭 위치로 재배치될 때까지 다시 반전된다. 피크 진폭은 Fres와 일치하도록 설정된 테스트 신호에 의해 자극될 때 CRES(106)의 커패시턴스가 LRES의 실제 값과 공진하는 위치에서 발생한다. 이 프로세스가 성공적이면, ABSPOSITION 값(742)은 732의 Ain4 입력에 의해 측정되고 비휘발성 메모리 위치에 "타겟(TARGET)" 위치로 저장된다. 다음에 이 CRES(106) 교정 절차가 수행될 때, "타겟(TARGET)" 위치는 Ain4에 의해 측정된 현재 ABSPOSITION(742)와 비교된다. 이 비교는 마이크로프로세서(732)에게 ABSPOSITION(742) 값이 저장된 타겟(TARGET) 값과 다른 경우 이동할 방향과 함께 메커니즘이 이상적인 위치에서 얼마나 멀리 떨어져 있는지 알려주며, 따라서 튜닝 메커니즘(116)을 재조정하는 데 필요한 시간을 줄인다.
튜닝 메커니즘(116)이 CRES(106) 교정 프로세스를 완료한 후, CALCRES(624) 및 STEPEN(736) 신호가 클리어되어 RCPS가 "시작"을 진행할 수 있다.
STEPEN(736) 신호가 로우일 때, 스테퍼 모터 제어기 회로는 진동 시 메커니즘과 CRES(106) 값을 유지하는 데 도움이 되는 작은 "디텐트(detent)" 토크를 생성하기 위해 각 활성 모터 권선에서 소량의 "유휴" 전류를 유지한다. 이 작은 "유휴 전류"는 스테퍼 모터에 스트레스를 주지 않을 만큼 충분히 낮다.
CRES(106)을 조정한 후, CRES(106)의 리액턴스 XCRES가 변경되었다. LC 탱크 회로(104, 106, 108, 110)가 공진할 때, CRES(106)의 용량성 리액턴스 XCRES는 WRES 권선(104)의 LRES 유도 값의 유도성 리액턴스 XLRES와 동일하다. 공진 전력 PRES는 VRES(170) x IRES(160)과 관련이 있다. IRES(160) 전류는 XLRES의 리액턴스에 따라 다르므로 WRES(104)를 통과하는 전류도 의도된 공칭 동작 전류와 다르다. 따라서 원하는 저장된 공진 전력 레벨 PRES를 달성하기 위해 VRES(170)의 전압 레벨을 조정해야 한다. 다음과 같이 VRES(170)에 필요한 새 전압 레벨을 계산한다.
Figure pct00091
수학식 7.2
여기서
VRESNEW=새 공진 전압 설정 VRES [170]; 볼트 RMS
PRES=저장된 공진 전력 레벨; 와트 RMS
IRESactual=새 공진 전류 레벨 IRES [160]; 암페어 RMS
VRES(170)에 대한 새로운 설정은 EDC 유닛(120, 122 및 124) 내부의 PS1(621) 전원의 VBRG(622) 전원 출력 전압을 재조정하기 위해 VBRGREF(620)의 전압 레벨을 변경하는 마이크로프로세서(732)에 의해 달성되며, 이는 피크 여기 전압 +VEXCPK(502) 및 -VEXCPK(503)이 수학식 7.1을 만족하게 한다.
CRES(106)이 교정된 후 VRES(170) 레벨의 조정 후, 이상적인 여기 전류 IEXC(687)는 마이크로프로세서(732)에 의해 계산될 수 있다. CRES(106) 교정 설정으로 인해 VRES(170)이 재조정되면 IEXC(160) 전류 레벨은 "H" 브리지 구성요소가 과도하게 스트레스를 받지 않는 한 안전하게 증가할 수 있다. 사이클당 여기 전력 PEXC가 높을수록 RCPS는 부하 서지로 인한 축적된 플럭스 레벨 변동을 더 빨리 보상할 수 있다. 이는 피크 전력 부하 이벤트 사이에서 LC 탱크 회로(104, 106, 108 및 110) 내에 저장된 PRES 레벨을 재충전하는 이점을 제공한다. 여기 전류 IEXC(687)는 EDC 유닛(120, 122 및 124) 내의 다양한 구성요소, 즉 중간(캐스코드 구성) MOSFET(659, 660, 661 및 662) 내에서 소산되는 전력의 안전한 동작 레벨에 의해 제한된다. VBRG(622)가 최대 레벨에 있을 때 IEXC(687) 레벨을 최대 안전 레벨로 선택하면 PEXC의 최대 여기 전력 레벨이 달성된다. 그러나 VBRG(622)가 VRES(170)의 안전한 동작 전압 레벨을 초과하지 않도록 감소된 경우 최대 허용 PEXC 레벨에 더 이상 도달하지 않는다. VRES(170)을 줄이기 위해 VBRG(622)를 줄였기 때문에, EDC 유닛(120, 122, 124) 내부의 "H" 브리지 회로 내에서 소비되는 전력도 감소되었다. 허용 가능한 최고 PEXC 레벨을 달성하려면 IEXC(687)은 "H" 브리지 구성요소 및 여기 권선(130, 132 및 134) 내에서 사용되는 와이어의 정격 전류 및 최대 허용 전력 손실이 초과되지 않는 한 증가하도록 허용될 수 있다. 각 여기 사이클의 최대 안전 RMS 전력 레벨은 다음과 같이 계산될 수 있다.
Figure pct00092
수학식 7.3
여기서
PEXCMAX=최대 안전 여기 전력 레벨; 와트 RMS
IEXCsafe=최대 안전 피크 전류 레벨; 암페어 피크
VBRGactual=VBRG[622]의 실제 "H" 브리지 전압 레벨 설정; VDC
FRES=공진 작동 주파수; Hz
실제 VRES(170) 레벨과 안전한 최대 피크 여기 전력 레벨 PEXCMAX를 기반으로, IEXC(687)의 필요한 피크 전류 레벨은 피크 전력 레벨 PEXCPK를 VBRG(622)와 거의 동일한 +VEXCPK 502 및 -VEXCPK 503에 의해 지정된 여기 신호 레벨의 피크 전압으로 나눔으로써 결정될 수 있다.
Figure pct00093
수학식 7.4
여기서
IEXCPK=PEXCMAX 달성에 필요한 피크 전류 레벨; 암페어 피크
PEXCMAX=최대 안전 여기 전력 레벨; 와트 RMS
VBRGactual=VBRG [622]의 실제 "H" 브리지 전압 레벨 설정; VDC
중간 MOSFET들(659, 660 및 661, 662)에 과도한 스트레스가 가해지지 않았는지 확인하기 위해, 최악의 전력 손실 계산을 평가해야 한다. RCPS를 처음 켜면 LC 탱크가 충전되지 않고, 따라서 IEXC(687) 전류는 돌입 전류 제한에 의해 제한되는 반면 VBRG(622)의 대부분은 중간 MOSFET들(659, 660, 661 및 662)의 드레인과 소스를 가로질러 유지된다. "시작" 동안의 이 짧은 기간은 최악의 경우 전력 손실이다. 이상적으로는 이 상황의 지속 시간이 100mS 미만으로 유지되고 MOSFET은 50% 듀티 사이클 동안 이를 견뎌낸다. 안전을 위해 50% 듀티 사이클을 고려하여 초기 "시작" 중에 소비되는 전력을 계산한다.
Figure pct00094
수학식 7.5
여기서
PMM
Figure pct00095
중간 MOSFET의 각 레그의 전력 손실; 와트 RMS
I돌입=IEXC [687]의 돌입 전류 제한 설정; 암페어 피크
VBRGactual=VBRG [622]의 실제 "H" 브리지 전압 레벨 설정; VDC
PMM의 허용 가능한 전력 소실 레벨은 각 MOSFET 내에서 소산된 열을 끌어당기기 위해 사용되는 방열판(들)의 효율성에 따라 달라진다. 이 평가는 각각의 EDC의 돌입 제한을 줄이면서 병렬로 사용되는 EDC 유닛들(120, 122 및 124)의 수를 증가시키는 것을 가리킬 수 있다.
LC 탱크 회로(104, 106, 108 및 110)의 고유 공진 주파수(FRES)가 노화 또는 온도 변화로 인해 드리프트되지 않았는지 확인하기 위해, 마이크로프로세서(732)는 때때로 주파수 측정을 수행한다.
마이크로프로세서(732)는 PSAMPLE(523)(PS)과 NSAMPLE(527)(NS)의 상승 에지 사이에서 내부 마이크로프로세서 클록으로부터 유도된 타이밍 클록의 타이밍 펄스 수를 측정(카운트)한다. PS와 NS의 위상차는 PI 라디안(180도)이다. 따라서 FRES 주기의 반 사이클(180도)에 해당하는 주기에 걸쳐 발생하는 타이밍 클록 펄스의 결과 카운트를 사용하여 FRES의 주파수를 계산할 수 있다. FRES의 측정된 주파수는 타이밍 클록 주파수를 클록 카운트의 2배로 나눈 값이어야 한다.
Figure pct00096
수학식 7.6
여기서
F측정=
Figure pct00097
라디안 동안 펄스를 카운팅하여 측정된 주파수; Hz
FCLK=카운트되는 타이밍 "클록" 펄스의 반복률; Hz
COUNT=
Figure pct00098
라디안 동안 카운트된 펄스 수
마이크로프로세서(732)는 측정된 실제 공진 주파수가 재조정이 필요할 만큼 이상적인 FRES 주파수와 충분히 다른지 여부를 결정한다. 재조정이 필요한 경우, 마이크로프로세서(732)는 CALCRES(624) 신호를 활성화하지 않고 튜닝 메커니즘(116)을 사용함으로써 RCPS의 동작을 방해하지 않고 CRES(106)에 작은 조정을 할 수 있다. 주파수가 너무 낮으면 CRES(106)의 커패시턴스 값은 감소되어야 하며 마찬가지로 측정된 주파수가 너무 높으면 CRES(106)의 커패시턴스를 증가시켜야 한다. 시간이 지남에 따라 FRES의 설계 주파수 대 LC 탱크 회로(104, 106, 108 및 110)의 실제 고유 공진 주파수 사이의 주파수 오류의 양은 표준 클록과 관련하여 매일 손목 시계를 재설정하면 표준 클록과 손목 시계 간의 절대 시간 불일치가 최소화되는 것과 같이 매우 작아야 한다.
정상 동작 중에 CRES 커패시터(106)를 재조정하기 위해 마이크로프로세서(732)는 다음 절차를 수행한다;
1) CRES(106)을 조정할 방향을 결정하고,
2) STEPEN 신호(736)를 설정하여 스테퍼 모터 구동 회로를 인에이블하고,
3) 올바른 방향으로 DIR 신호(738)를 설정하고,
4) STEP 펄스(740)를 발행하고,
5) 여러 FRES 사이클에 대해 PS 대 NS 클록 카운트 방법을 사용하여 주파수를 다시 측정하고,
6) 올바른 주파수에 도달했는지 결정하고 그렇지 않으면 3 내지 6 단계를 반복하고,
7) ABSPOSITION(742) 값을 측정하고,
8) 새로운 ABSPOSITION(742) 값을 휘발성 RAM 위치 내부의 "임시 타겟(TARGET)" 값으로 저장하고,
9) STEPEN 신호(736)을 소거한다.
이후, RCPS의 전력 차단 프로세스에서, "임시 타겟" 값은 이전에 비휘발성 메모리 위치에 저장된 "타겟" 값을 업데이트하는 데 사용된다. 이 "타겟" 값은 다음에 RCPS 전원을 다시 켤 때 사용된다.
도 7b에서, 상태 버스(752)는 다음과 같은 RCPS 내의 다양한 섹션에 시스템 상태를 통신하기 위해 사용된다.
Figure pct00099
EDC 유닛들(120, 122 및 124)
Figure pct00100
역률 교정 유닛들(144 및 146)
Figure pct00101
전원 유닛들(154 및 156)
추가로, 상태 버스(752)는 소프트웨어 인터럽트 또는 프로토콜 절차를 기다릴 필요 없이 FFC(114)에 더하여 중요한 상태 세부사항을 서로에게 방송하기 위해 위에 열거된 다양한 회로들을 허용한다.
도 7b에 도시된 COMM 버스(754)는 데이터 블록 또는 스크립트 커맨드를 전송하기 위해 다양한 유닛들 사이의 공식적인 통신에 사용된다.
8. 시스템 파라미터 선택
RCPS의 기본 동작 파라미터는 서로 상호작용하므로 시스템이 제대로 동작하려면 신중한 선택과 타협이 필요하다. 의도한 애플리케이션의 경우 의도한 부하를 구동하는 데 필요한 피크 출력 전력을 고려해야 한다. 이것은 동작 동안 유지되어야 하는 최소 공진 전력 레벨(PRES)을 나타낸다. 공진 전력 레벨 PRES는 PRES가 VRES(170)와 IRES(160)의 곱과 같기 때문에 공진 전압 VRES(170)와 공진 전류 IRES(160) 레벨이 무엇이어야 하는지를 지시한다. VRES(170) 레벨이 증가함에 따라, 이는 WRES(104) 와이어 절연의 항복 전압(breakdown voltage)과 CRES(106) 및 C직렬(108) 유전체 재료의 항복 전압에 접근한다. WRES(104)를 통해 흐르는 공진 전류 IRES(160)가 증가함에 따라 이는 WRES 권선(104)에 사용되는 와이어 크기에 대한 안전한 동작 전류 레벨에 접근할 수 있다. VRES(170)가 감소함에 따라, IRES(160) 레벨이 감소하여 FFC(114)가 VRES(170)를 증가시켜 보상하지 않는 한 공진 전력 레벨(PRES)이 원하는 동작 레벨 아래로 감소하게 한다.
의도된 구동 부하의 특성에 따라, 부하 피크 서지의 예상 반복률이 존재할 수 있다. 대형 모터를 구동하기 위해 정현파 AC 전력 인버터에 전원을 공급하려면, RCPS는 인버터 출력 사이클마다 2개의 큰 피크 서지를 마주하거나(인버터에 단상 출력이 있는 경우) 인버터 출력 사이클당 6개의 서지가 마주한다(인버터에 3상 출력이 있는 경우). 인버터의 출력 주파수는 이러한 부하 피크 사이의 시간을 결정한다. 모터 사용 방식도 부하 특성에 영향을 미친다. 관개 펌프(irrigation pump)를 구동하는 모터에는 비교적 일정한 부하가 있다. 모터가 수동으로 동작되는 엔진 선반을 구동하는 경우, 기계공은 손이 무겁고 깊고 무거운 절단을 수행한 다음 각 절단을 완료한 후 도구를 빠르게 후퇴시켜 덜 예측 가능한 부하 특성을 유발한다. RCPS는 부하 피크를 유지하거나 다음 피크가 발생하기 전에 축적된 플럭스를 전체 작동 PRES 레벨로 재충전할 수 있어야 한다. 이는 각 여기 사이클 동안 재충전을 위해 전달되어야 하는 에너지의 양과 예상 부하 피크 사이에 필요한 여기 사이클의 수를 결정한다. 또한 최대 IEXC(687) 돌입 전류 제한은 LC 탱크 회로(104, 106, 108, 110)와 탬덤으로 사용해야 하는 EDC 유닛(120, 122, 124)의 수에 전달되는 여기 사이클당 얼마나 많은 에너지를 결정한다. 공진 주파수(FRES)는 부하 피크 사이에서 사용할 수 있는 여기 사이클 수를 결정한다. 궁극적으로 공진 주파수는 부하 피크 사이에서 많은 재충전(여기) 사이클을 제공할 수 있을 만큼 충분히 높아야 한다.
공진 주파수(FRES)가 증가함에 따라 FRES 주파수가 높을수록 증가하는 공진 권선 WRES(104)의 리액턴스(XLRES)로 인해 LC 탱크(104, 106, 108 및 110) 내에서 더 적은 공진 전류 IRES(160)가 흐른다. 이는 원하는 공진 전력 레벨(PRES)을 달성하기 위해 VRES(170)를 증가시킴으로써 FFC(114)가 보상할 것을 요구한다.
공진 주파수가 증가함에 따라 코어(102) 내의 자기 히스테리시스 손실도 증가하여 더 많은 철 손실이 발생한다. 철 손실은 "파운드당 와트"가 되기 때문에 코어 크기가 증가함에 따라 철 손실이 상당히 커질 수 있다. 코어(102)가 수백 와트를 소산한다면 상당한 냉각이 필요할 것이다. 코어 손실은 재료 유형, 동작 주파수, 동작 플럭스 레벨, 코어(102)의 질량 및 신호 파형에 의해 결정된다.
공칭 동작 전압 레벨 VRES(170)가 증가함에 따라, 코어(102) 내의 동작 플럭스 밀도 레벨(BPk)과 함께 동작 플럭스 레벨도 마찬가지이다. VRES(170)의 공칭 동작 피크 전압 레벨에 의해 생성된 공진 피크 플럭스는 수학식 7.1로 제한된다. 공칭 동작 피크 자속 밀도(BPk)는 공진 피크 플럭스 레벨을 코어(102)의 단면적으로 나눈 값으로 결정된다. 공칭 동작 전압 레벨 VRES(170)가 증가함에 따라, 동일한 플럭스 밀도(BPk)를 유지하려면 더 큰 코어 단면이 필요하다.
증가하는 FRES는 공칭 동작 플럭스 레벨을 전달하기 위해 코어(102)의 요구되는 단면적을 감소시키는 이점이 있는 반면, 코어 히스테리시스에 의해 야기되는 철 손실은 증가한다. 공진 주파수를 선택하려면 철 코어 손실과 코어 단면적의 균형을 맞춰야 한다. FRES를 높이면 부하 서지 사이에 더 많은 공진 여기 사이클을 제공하는 이점도 있다.
그러나, FRES가 증가함에 따라, 공진 WRES 권선(104)의 각각의 인접한 턴 사이의 표류 커패시턴스가 증가한다. 각 턴 사이에 조합된 표류 커패시턴스가 축적되어 더욱 중요한다. 표류 커패시턴스의 효과는 CRES(106)과 병렬로 나타난다. FRES가 증가하면 CRES(106) 값을 더 작은 커패시턴스 값으로 조정해야 한다. 요구되는 CRES(106) 값이 WRES 권선(104)의 표류 커패시턴스의 값에 근접하면, CRES(106)이 충분히 낮게 조정되지 않을 수 있다. 더 낮은 주파수에서, CRES(106)의 필요한 커패시턴스 조정 값이 증가하고 따라서 WRES(104)에 걸친 표류 커패시턴스의 양은 덜 영향을 미치며 아마도 더 이상 문제를 일으키지 않을 것이다. 또한 LRES의 값을 크게 하여 코어(102)의 유효 투과율을 높일 수 있다.
FRES가 감소함에 따라, 직렬로 연결된 C직렬(108) 및 C감지(110)로 구성된 AC 분베기와 병렬인 CRES(106)의 요구 커패시턴스 값은 증가하는 반면 WRES 권선(104)의 자기 인덕턴스 값(LRES)은 감소해야 한다. FRES 주파수가 낮으면 LRES가 너무 커질 수 있다. 단면적을 감소시키거나 자기 경로 길이를 증가시킴으로써 코어(102)의 형상을 변경하면 자기 코어(102)의 유효 투과율이 감소하고, 따라서 WRES 권선(104)의 자기 인덕턴스 값 LRES를 감소시킨다. 인덕턴스 값 LRES가 너무 커지면 WRES 권선(104)을 통해 흐르는 공진 전류 IRES(160)가 원하는 PRES 레벨을 달성하기에는 너무 낮아질 수 있다.
FRES를 낮추면 CRES(106)이 증가해야 한다. VRES(170)은 고전압일 가능성이 있으므로 CRES(106)의 정격 전압은 이 고전압을 핸들링할 수 있어야 한다. CRES(106)을 만드는 데 사용되는 유전체 재료의 두께는 더 높은 전압을 처리하기 위해 증가해야 하며, 따라서 재료 비용이 증가하고 커패시터의 유효 정전 용량이 감소하여, 이는 그런 다음 더 두꺼운 재료를 보상하기 위해 플레이트 면적을 늘려야 하며, 이는 플레이트 비용도 증가시킨다.
FRES가 증가함에 따라, 모든 권선들(104, 130, 132, 134, 140 및 152) 내에서 사용되는 개별 와이어 내에서 더 뚜렷한 "표면 효과"가 발생한다. 주파수에 따라 달라지는 표면 효과는 각 와이어의 유용한 전도체 영역을 줄인다. "표면 깊이" 값을 계산할 때, 이는 전류가 외부 표면에서 와이어 단면으로 흐르는 깊이를 나타낸다. 표면 깊이 값보다 큰 반경을 갖는 더 큰 직경의 와이어는 더 이상 와이어 단면의 중앙 영역에서 효과적으로 전류를 전도할 수 없다. 이는 와이어의 전류 정격 용량을 효과적으로 줄인다. 구리 와이어를 통과하는 6.4KHz의 주파수는 표면 깊이가 814.9μm이다. 14AWG 와이어의 직경은 1.628mm이고 반경은 814.5μm이고 정격 전류 용량은 5.9Arms이다. FRES가 6.4KHz 이상인 경우 반경이 14AWG보다 큰 와이어는 전기적으로 14AWG 와이어와 유사하게 나타난다. FRES가 5.3KHz 이하로 감소하면 표면 깊이는 895.5μm로 증가한다. 13AWG 와이어의 직경은 1.8288mm이고 반경은 914.4μm이다. 13AWG 전선의 전류 정격 용량은 7.4Arms이다. 7.4Arms 미만을 전달하는 권선의 경우 FRES가 5.3KHz 미만으로 유지되면 13AWG 와이어를 사용할 수 있다. FRES가 5.3KHz 이상 6.4KHz 미만인 경우 5.9Arms 이상을 전달하는 권선의 경우 여러 개의 14AWG 이하 와이어들을 병렬로 사용해야 한다.
여기 권선(130, 132, 134)의 경우, 돌입 전류 제한이 5.9Arms 이하로 설정된 EDC 유닛(120, 122, 124)은 14AWG 와이어로 구성된 여기 권선을 구동할 수 있다. 여러 EDC 유닛(120, 122 및 124)이 각각 자신의 14AWG 권선을 구동하는 직렬로 동작하면 하나의 와이어의 정격 전류를 초과하는 조합된 여기 전류가 허용된다.
다수의 EDC 유닛(120, 122, 124) 사이의 여기 신호 진폭의 작은 차이는 코어(102)의 자기 결합을 통해 전기적으로 평균화되고 각 EDC 유닛 내의 전자 회로에 악영향을 미치지 않는다.
유사하게, PFC 유닛(144 및 154)에 대해, 이러한 PFC 회로(146 및 156)에 부착된 부하는 표면 효과가 허용하는 것보다 더 많은 전류를 인출할 수 있다. 따라서, 각 권선에 사용되는 병렬 와이어로 전류를 분할하거나 직렬로 다중 PFC 유닛(144 또는 154)을 사용함으로써 더 높은 전류가 다운스트림 회로(146 및 156)로 전달될 수 있다.
코어 재료 제조사의 코어 재료 데이터시트를 연구하여, 동작 주파수(FRES), 피크 동작 자속 밀도 레벨(BPk) 및 허용 가능한 철 손실에 관한 결정을 내릴 수 있다. 피크 자기 플럭스(BPK) 레벨은 고려 중인 재료에 대한 플럭스 포화 한계(테슬라 또는 가우스로 지정됨) 미만으로 유지되어야 한다. 공칭 피크 자속 밀도 레벨(BPK)은 공칭 피크 자속 동작 레벨(
Figure pct00102
)을 코어(102)의 단면적으로 나눈 값에 의해 결정된다.
공칭 피크 자속 동작 레벨(
Figure pct00103
)은 VRES(170) 레벨을 제어함으로써 원하는 특정 레벨에서 FFC(114)에 의해 유지된다. 피크 동작 플럭스 레벨(
Figure pct00104
)은 공칭 VRES(170) 전압 레벨과 관련하여 결정될 수 있다.
Figure pct00105
수학식 8.1
여기서
Figure pct00106
=동작 플럭스 레벨; 웨버 피크
VRES=LC 탱크 [104,106,108 & 110]에 걸친 공진 전압 [170]; (Vrms)
NRES=공진 권선 WRES [104]의 와이어 턴 수; (턴)
Figure pct00107
=
Figure pct00108
FRES; (초당 라디안)
FRES=LC 탱크 [104,106,108 & 110]의 고유 공진 주파수; Hz
코어(102)에 필요한 최소 단면적은 다음과 같이 계산될 수 있다:
Figure pct00109
수학식 8.2
여기서
A코어=
Figure pct00110
에 필요한 코어 [102]의 최소 면적; ([미터]^2)
Figure pct00111
=수학식 8.1에서 계산된 피크 동작 플럭스 레벨; 웨버
BPk=피크 동작 플럭스 밀도 레벨; (테슬라)
{1 테슬라=10,000 가우스=1 웨버/미터^2 }
Figure pct00112
=
Figure pct00113
FRES; (초당 라디안)
FRES=LC 탱크 [104,106,108 & 110]의 고유 공진 주파수; Hz
코어(102)를 통해 흐르도록 허용된 피크 플럭스 레벨
Figure pct00114
은 자기 코어(102)의 단면적과 관련된다. 수학식 8.2를 수학식 8.3으로 재배열함으로써 수학식 8.1에 의해 계산된 바와 같이 VRES(170)에 의해 코어(102)로 강제된 플럭스 밀도(BPk)가 코어 영역의 플럭스 밀도 용량을 초과하지 않는다는 것을 재확인하는 데 사용될 수 있다;
Figure pct00115
수학식 8.3
여기서
BPk=피크 동작 플럭스 밀도 레벨; (테슬라)
A코어 =
Figure pct00116
를 전달하는 데 필요한 코어 [102]의 최소 단면적; (미터^2)
Figure pct00117
=피크 동작 플럭스 레벨; (웨버)
Figure pct00118
=
Figure pct00119
FRES; (초당 라디안)
FRES=LC 탱크 [104,106,108 & 110]의 고유 공진 주파수; Hz
수학식 8.3은 코어 재료, 코어가 동작하는 데 필요한 플럭스 밀도를 의미하는 VRES(170)의 동작 레벨을 선택하는 데 도움이 되며, FRES에서 코어 재료의 히스테리시스 철 손실 추정을 돕는다.
코어(102) 단면적 A코어가 증가함에 따라, 공진 권선 WRES(104)의 자기 인덕턴스 값 LRES가 높아질수록 유도 리액턴스 XLRES가 증가하고, 이는 IRES(160)를 감소시키고 FFC(114)가 보상을 위해 VRES(170)를 증가시킬 것을 요구한다. FFC(114)가 VRES(170)를 증가시키기 위해 여기 전압을 증가시키므로, 자기 코어(102) 내의 플럭스 레벨은 수학식 8.1에 따라 증가하고, 이는 철 손실을 증가시킨다. 코어(102)의 파운드 중량당 와트의 관점에서 예상되는 철 손실은 자기 코어 재료 제조업체의 데이터시트로부터 얻을 수 있다. 그렇지 않은 경우 데이터시트에서 Steinmetz 상수
Figure pct00120
,
Figure pct00121
및 Kc를 제공할 수 있다. 이러한 변수는 아래에 표시된 Steinmetz 수학식(수학식 8.4)을 사용하여 철 손실을 예측하는 데 사용할 수 있다.
Figure pct00122
수학식 8.4
여기서
철손실=코어 [102]의 예측된 철 손실; (파운드당 와트)
Kc=자기 재료와 관련된 상수; (데이터시트에서)
Figure pct00123
=자기 재료와 관련된 상수; (데이터시트에서)
Figure pct00124
=자기 재료와 관련된 상수; (데이터시트에서)
MPL= 플럭스가 코어를 횡단하는 자기 경로 길이(미터)
코어(102)의 지오메트리가 도넛형이라고 가정하면, 평균 자기 경로 길이(MPL)는 다음과 같이 계산될 수 있다.
Figure pct00125
수학식 8.5
여기서
MPL=플럭스가 코어를 통과하는 자기 경로 길이; (미터)
코어OD=자기 코어 [102]의 외부 직경; (미터)
코어ID =자기 코어 [102]의 내부 직경; (미터)
공진 권선 WRES(104)를 통해 흐르는 공진 전류 IRES(160)는 공진 주파수 FRES에서 LRES의 유도 리액턴스 XLRES에 의해 제어된다. 리액턴스 XLRES는 WRES(104)의 자체 인덕턴스 LRES에 의해 제어된다. LRES의 유도성 리액턴스가 너무 높으면 원하는 레벨의 IRES(160)을 달성하기 위해 LRES를 줄여야 한다. 공진 권선 WRES(104)의 자체 인덕턴스는 다음과 같이 계산될 수 있다.
Figure pct00126
수학식 8.6
여기서
LRES=공진 권선 WRES[104]의 자기 인덕턴스; (헨리)
NRES=공진 권선 WRES [104]의 와이어 턴 수; (턴)
Figure pct00127
=공간의 자기 투과율,
Figure pct00128
; (미터당 헨리)
Figure pct00129
=
Figure pct00130
에 대한 코어 재료의 상대 투과율; 비율
Figure pct00131
/
Figure pct00132
A코어=코어 [102]의 단면적; (미터2)
MPL=수학식 8.5에 의해 계산된 자기 경로 길이; (미터)
LRES 값이 너무 높으면 코어(102)에 하나 이상의 에어 갭을 추가하여 코어(102)의 유효 투과율을 줄일 수 있다. 결과적인 상대 투과율은 코어(102)를 주문할 때 코어 제조업체에 지정할 수 있는 것이다. 코어의 원하는 유효 투과율이 무엇이어야 하는지 지정하는 것은 업계에 익숙한 일반적인 파라미터다. 수학식 8.6의
Figure pct00133
을 원하는 유효 투과율(
Figure pct00134
)로 대체하고 수학식 8.6을 수학식 8.7로 재배열하면
Figure pct00135
에 필요한 올바른 값을 결정할 수 있다.
Figure pct00136
수학식 8.7
여기서
Figure pct00137
=갭 코어의 유효 상대 투과율;
Figure pct00138
/
Figure pct00139
의 비율
NRES=공진 권선 WRES [104]의 와이어 턴 수; (턴)
Figure pct00140
=공간의 자기 투과율,
Figure pct00141
; (미터당 헨리)
A코어=코어의 단면적(항목 1); (미터2)
LRES=공진 권선 WRES [104]의 자체 인덕턴스; (헨리)
MPL=수학식 8.5에 의해 계산된 자기 경로 길이; (미터)
LRES가 너무 높아지는 문제를 해결하려면 하나 이상의 "에어 갭"을 추가하여 코어의 유효 투과율을 줄일 수 있으며, 이는 자기 코어(102) 상의 모든 권선(104, 130, 132, 134, 140 및 150)의 자체 인덕턴스 값이 낮아지게 한다. 코어 갭핑의 이점은 플럭스 레벨이 자기 코어 재료의 포화 레벨에 도달하는 것을 방지하는 데 도움이 된다. 그러나, 코어(102)를 갭핑하면 코어 저항 값이 증가하고, 이는 자기 경로를 따라 흐르도록 허용되는 플럭스의 양을 감소시킨다. 저항이 너무 높아지면 원하는 동작 플럭스 레벨(
Figure pct00142
)이 흐르지 못할 수 있다. 이를 해결하기 위해 코어(102)의 단면적을 증가시킬 수 있으나 LRES가 너무 증가할 정도로는 증가하지 않는다. 이것은 타협이 필요하다.
코어(102)를 갭핑하는 것은 코어(102) 내에서 흐르는 플럭스
Figure pct00143
의 일부가 자기 코어의 경계를 벗어나도록 하는 "플럭스-프린징(flux-fringing)"을 야기할 수 있으며, 따라서 "누설 인덕턴스"가 발생한다. 유효 투과율
Figure pct00144
가 125 이하와 같이 상당히 낮은 값으로 감소하면 빠져나가는 플럭스는 자기 코어로 다시 쉽게 강제되지 않을 수 있고, 코어(102) 내에서 유용하지 않고 손실될 수 있다. 에어 갭의 길이를 최소로 유지하거나 에어 갭 길이를 단일 에어 갭의 조합된 길이를 갖는 다수의 더 짧은 에어 갭으로 분할함으로써 프린징이 덜 발생한다. 프린징의 대부분은 일반적으로 각 에어 갭의 거리와 동일한 반경 내에서 발생한다. 따라서 여러 개의 작은 갭은 더 넓은 단일 에어 갭으로 인해 발생하는 누설보다 적은 조합된 플럭스 누설을 초래할 수 있다.
코어로 절단된 모든 에어 갭의 필수 조합 갭 길이를 아는 것이 도움이 된다. 원하는
Figure pct00145
를 달성하기 위해 필요한 모든 공극의 조합 길이를 계산하기 위해 다음 수학식을 사용할 수 있다.
Figure pct00146
수학식 8.8
여기서
길이갭=조합된 에어 갭 섹션의 자기 경로 길이; (미터)
Figure pct00147
=코어 재료의 상대 자기 투과율;
Figure pct00148
/
Figure pct00149
의 비율
Figure pct00150
=갭 코어의 유효 상대 자기 투과율;
Figure pct00151
/
Figure pct00152
의 비율
MPL=수학식 8.5에 의해 계산된 자기 경로 길이; (미터)
코어를 갭핑한 후 나머지 "철" 코어 섹션(길이철)의 조합된 자기 경로 길이는 단순히 기존의 비갭 자기 경로 길이(MPL)에서 조합된 에어 갭 섹션을 뺀 값이다; (MPL-길이갭). 모든 자기 코어(철) 섹션의 조합된 자기 저항은 다음과 같이 계산될 수 있다.
Figure pct00153
수학식 8.9
여기서
R철=자기 코어 섹션의 조합된 저항; 암페어*턴/웨버
Figure pct00154
=공간의 자기 투과율,
Figure pct00155
; (미터당 헨리)
Figure pct00156
=코어 재료의 상대 자기 투과율;
Figure pct00157
/
Figure pct00158
의 비율
길이철=자기 코어 섹션의 조합된 경로 길이; 미터
A코어=코어 [102]의 단면적; (미터2)
"공기" 갭을 차지하는 재료의 투과율이
Figure pct00159
인 "공간"의 투과율에 매우 근접한 자기 투과율을 갖는다고 가정한다. 모든 에어 갭 섹션의 조합된 자기 저항은 다음과 같이 계산될 수 있다.
Figure pct00160
수학식 8.10
여기서
R갭=모든 에어 갭 섹션의 조합된 저항; (암페어*턴)/웨버
Figure pct00161
=공간의 자기 투과율,
Figure pct00162
; (미터당 헨리)
길이갭=조합된 에어 갭 섹션의 자기 경로 길이; (미터)
A코어=코어 [102]의 단면적; (미터2)
갭 코어(102)의 총 조합 자기 저항은 다음과 같이 계산될 수 있다.
Figure pct00163
수학식 8.11
여기서
R갭코어=갭핑된 코어의 전체 저항; (암페어*턴)/웨버
R철=자기 섹션의 조합 저항; (암페어*턴)/웨버
R갭=에어 갭 섹션의 조합된 저항; (암페어*턴)/웨버
코어가 갭핑된 후 코어 자기저항이 갭이 없는 코어보다 증가하였다. 수학식 8.2는 플럭스 밀도 레벨(BPk)을 증가시키지 않고 수학식 8.1에 의해 지시된 원하는 플럭스 레벨을 전달하기 위해 갭이 없는 코어(102)의 최소 단면적이 얼마인지를 결정한다. 갭핑 후에 코어(102)는 수학식 8.1에 따라 정상 동작 동안 코어(102) 내에 축적된 플럭스 레벨(
Figure pct00164
)을 전달하기 위해 코어(102)의 단면적 크기를 재평가할 것을 요구한다. 갭핑된 코어가 (에어 갭을 통해) 흐를 수 있는 플럭스 레벨 한계는 다음과 같이 계산될 수 있다.
Figure pct00165
수학식 8.12
여기서
Figure pct00166
=갭핑된 코어 자기저항에 의해 부과되는 플럭스 한계; 웨버
NRES=공진 권선 WRES [104]의 와이어 턴 수; (턴)
IRESpk=피크 공진 전류(IRES [160]
Figure pct00167
Figure pct00168
); (암페어 피크)
R갭코어=갭핑된 코어의 전체 자기저항; (암페어*턴)/웨버
플럭스 한계(
Figure pct00169
)가 수학식 8.1에 의해 계산된 동작 공진 플럭스 레벨(
Figure pct00170
)보다 낮은 경우, IRES(160)의 피크 동작 전류 레벨이 흐르지 않게 되어, PRES의 원하는 공진 전력 레벨이 달성되지 못하게 된다. 따라서 코어(A코어)의 단면적을 증가시켜야 한다. 다음 수학식은
Figure pct00171
를 산출하는 자기 코어의 더 높은 자기저항을 수용하기 위해 필요한 새로운 단면적(A코어)을 결정한다.
Figure pct00172
수학식 8.13
여기서
A코어=코어 [102]의 단면적; (미터2)
MPL=플럭스가 코어를 통해 횡단하는 자기 경로 길이; (미터)
Figure pct00173
=공간의 자기 투과율,
Figure pct00174
; (미터당 헨리)
Figure pct00175
=갭핑된 코어의 유효 상대 투과율;
Figure pct00176
/
Figure pct00177
의 비율
NRES=공진 권선 WRES [104]의 와이어 턴 수; (턴)
IRESpk=피크 공진 전류(IRES [160]
Figure pct00178
Figure pct00179
); (암페어 피크)
Figure pct00180
=수학식 8.1당 피크 동작 플럭스 레벨; (웨버)
새로운 A코어 값은 LRES 값에 부정적인 영향을 미칠 수 있으므로 LRES 값은 수학식 8.6을 사용하여 재평가해야 한다. LRES가 문제를 일으킬 만큼 충분히 변경된 경우, 공진 권선(104)의 턴 수(NRES) 또는 조합된 에어 갭 거리가 변경될 필요가 있을 수 있다. NRES가 변경되면 VRES(170)의 동작 전압 레벨도 변경되며, FFC(114)는 VBRG(622) 전원 레벨을 변경하여 보상하거나 보상하지 못할 수 있다. 그런 다음 이는 재평가되어야 한다.
종종, 코어의 유효 투과율(
Figure pct00181
)은 턴 제곱당 코어(102) 주위에 권선된 코일의 인덕턴스를 나타내는 "AL 값"에 의해 지정된다. AL 값은 다음과 같이 계산될 수 있다
Figure pct00182
수학식 8.14
여기서
AL값=코어의 권선 턴의 결과 인덕턴스; [헨리/턴]^2
LRES=공진 권선 WRES [104]의 원하는 LRES 인덕턴스; (헨리)
NRES=공진 권선 WRES [104]의 와이어 턴 수; (턴)
코어 제조업체는 생성 중인 코어 주위에 지정된 수의 턴(갭핑되는 동안)을 감은 다음 결과 인덕턴스를 측정하여 결과 AL 값을 테스트한다. 종 코어 주위에 감긴 턴 수는 10회 턴과 같이 수동으로 적용할 수 있는 간단한 턴 수이다. 이를 통해 테스트 기술자는 권선을 제거하고 에어 갭(들)을 조정한 다음 반복할 때마다 결과 인덕턴스가 합의된 허용 오차 내에 떨어질 때까지 테스트 권선을 수동으로 되감을 수 있다. 제조업체가 N테스트 턴 수를 지정하는 경우 측정된 인덕턴스는 다음과 같은 인덕턴스를 산출해야 한다.
Figure pct00183
수학식 8.15
여기서
L테스트=테스트를 위해 지정된 타겟 인덕턴스 값; (헨리)
AL값=권선의 결과 인덕턴스가 코어로 전환됨; 헨리/턴2
N테스트=테스트를 위해 지정된 와이어 턴 수; (턴)
자기 코어(102)를 제조하는 데 사용되는 재료의 자기 투과율은 코어 제조자가 더 정확한 값을 약속하는 데 동의하지 않는 한
Figure pct00184
25%만큼 변할 수 있다. 이 약속은 지정된 테스트 턴 수가 적용된 갭 코어에만 적용된다. 턴 수(NRES)는 단순 테스트 권선보다 훨씬 많은 턴일 가능성이 높으므로, 에어 갭으로 인한 플럭스 프린징으로 인해 원하는 LRES 인덕턴스 값에 추가되는 추가 직렬 누설 인덕턴스가 발생할 수 있다. 이러한 불확실성은 WRES 권선(104)의 LRES 값에서 유사한 불확실성을 야기한다.
LRES가
Figure pct00185
25% 변하면, XLRES는
Figure pct00186
25% 변하고 IRES(160)은
Figure pct00187
25% 변한다. LC 탱크 회로(104, 106, 108 및 110)의 공진 주파수가 원하는 FRES 주파수와 매칭되도록 LC 탱크(104, 106, 108 및 110)의 고유 공진 주파수는 CRES(106)를 조정하여 LRES의 의도된 값으로부터 LRES의 임의의 변동을 보상하도록 조정(교정)되어야 한다. LC 탱크(104, 106, 108, 110)의 공진 주파수가 원하는 FRES 주파수로 조정되면, 인덕터 WRES(104)의 유도성 리액턴스 XLRES는 CRES(106) 커패시터의 용량성 리액턴스 XCRES와 매칭된다. CRES(106) 커패시터는 LRES 값의
Figure pct00188
25% 공차를 수용할 수 있는 충분한 조정 범위를 가져야 한다.
LRES가 의도한 설계 값과 같지 않으면 올바른 FRES 값을 조정한 후 CRES(106) 값도 의도한 설계의 CRES(106) 커패시턴스 값과 더 이상 매칭되지 않는다. 따라서 XLRES 및 XCRES의 리액턴스는 CRES(106)이 조정된 후 의도한 설계 값과 더 이상 매칭되지 않는다. IRES(160) 전류 레벨은 XLRES 대 VRES(170)에 의해 제어되므로 IRES(160)은 더 이상 의도한 값과 일치하지 매칭되지 않는다. VRES x IRES의 곱은 공진 전력 PRES를 결정한다. 원하는 공진 전력 레벨 PRES를 달성하기 위해, FFC(114)는 VRES x IRES가 원하는 공진 동작 전력 레벨 PRES와 같을 때까지 VRES(170)를 조정한다. IRES(160)은
Figure pct00189
25%까지 변할 수 있으므로 WRES(104) 권선에 사용되는 와이어 크기는 추가 25% 전류를 수용해야 한다.
킬로와트의 전력이 필요한 큰 부하를 구동하는 RCPS 애플리케이션에서 VRES(170) 전압은 수천 볼트에 달할 수 있다. VRES(170) 스트레스 와이어 절연의 높은 피크 전압 레벨, CRES(106) 및 C직렬(108) 커패시터 및 다양한 전기 절연 커버에 사용되는 유전체 재료의 항복 전압.
VRES(170) 연결과 섀시 접지 사이의 "크리프" 거리는 공기의 대기 항복 전압으로 인한 아크 "플래시 오버"를 방지하기에 충분해야 한다. 공기의 절대적으로 일관된 "항복" 전압 등급은 없다. 일부 참고 자료에서는 건조한 공기가 cm당 약 17kV를 이온화한다고 주장하며, 따라서 10,000Vpk의 전압 전위는 연결 사이에 0.588cm의 최소 간격(크리프 거리)이 필요하며, 그렇지 않으면 공기가 이온화되어 연결 사이에서 전압이 아크를 일으키도록 한다. 공기가 습기로 인해 습해짐에 따라 이 항복 전압은 12kV/cm까지 낮아지므로 10,000Vpk 회로에는 최소 0.833cm의 크리프 거리가 필요하다. 이를 합성하기 위해, 노출된 접점에 인쇄 회로 기판 연결부에서 튀어나온 와이어의 납땜 꼬리와 같이 날카로운 뾰족한 돌출부가 있으면 "아크 스프레이"라는 현상이 훨씬 낮은 전압에서 공기를 이온화하는 능력을 증가시킨다. 일부 소스는 공기를 통한 고전압 아크 플래시가 밀(mil)당 25V(25V/0.0254mm)에서 발생한다고 주장한다.
UL 및 기타 기관에서 지정한 안전 규정에는 전압 레벨에 따라 최소 크리프 거리가 명시되어 있다. 이러한 크리프 거리는 습도, 대기 조건으로 인한 공기 밀도, 고도 및 날카로운 접촉 표면 윤곽과 같은 알려지지 않은 조건이 항복 전압에 악영향을 미칠 수 있기 때문에 안전 측면에서 오류를 의도할 경우 상당히 크다. 고전압 등급 포팅 컴파운드 또는 액체 절연 오일의 두꺼운 층으로 이러한 고전압 연결을 내장하면 이러한 아크 오버 위협을 줄일 수 있다. 종종 고전압 변압기는 포팅 화합물에 완전히 매립된다. 포팅 화합물은 코어가 동작 중에 가열될 때 팽창할 수 있도록 충분히 유연해야 하며, 그렇지 않으면 뻣뻣한(단단한) 포팅 화합물로 인해 코어가 팽창함에 따라 압축 상태에서 균열이 발생할 수 있다. 액체 오일 절연을 사용하는 애플리케이션에서는 과열로 인한 파열을 방지하기 위해 압력 해제 밸브를 설치해야 한다.
와이어 절연에 사용되는 절연 재료는 두께 밀당 볼트로 등급이 지정되므로 고전압 정격 와이어는 일반적인 600VAC 정격 와이어보다 훨씬 더 두꺼운 절연이 필요하다. 절연이 두꺼울수록 와이어의 재킷 직경이 증가하여 코어를 감쌀 수 있는 인치당 전선의 턴 수가 줄어든다. 이는 기계적 제한으로 인해 특정 수의 턴을 수용하기 위해 코어(102)의 크기를 증가시키지 않고 WRES(104) 권선을 위해 코어(102) 주위에 물리적으로 맞을 수 있는 턴 수(NRES)에 영향을 미칠 수 있다.
CRES(106) 커패시터를 구축하는 데 사용되는 유전체 재료의 두께는 사용된 특정 유전체 재료의 항복 전압 정격에 따라 최소 두께를 가져야 한다. 유전체 두께가 증가함에 따라 특정 플레이트 영역에 대한 커패시터의 커패시턴스가 낮아진다. 원하는 커패시턴스 값을 얻기 위해 더 큰 플레이트 영역 또는 더 많은 플레이트 쌍이 필요할 수 있다. 더 많은 플레이트 쌍이 추가되면 더 많은 유전체 층도 추가되어야 한다. 일반적으로 유전체 재료는 고전압 커패시터를 구축하는 데 가장 비싼 부분이다. 유전체 재료의 두께가 증가함에 따라 재료의 가격도 상승한다.
FFC(114)가 VBRG(622) 전압 레벨을
Figure pct00190
25% 보상으로 조정하여 LRES 허용 오차로 인해 원하는 PRES 레벨을 달성한 후 동작 플럭스 레벨도
Figure pct00191
25% 변경된다. VRES(170)은
Figure pct00192
25%까지 변동될 수 있으므로, VRES(170)과 관련된 모든 회로 및 절연은 공칭 VRES(170) 동작 전압이 의도한 설계 수준 이상으로 조정되고 추가 안전 마진과 함께 잠재적인 부하 서지로 유도된 전압 스파이크를 견딜 수 있어야 한다. 높은 VRES(170) 전압 레벨에 영향을 받는 항목은 다음과 같다.
1) WRES 권선(104) 및 관련 와이어 리드에 사용되는 와이어 절연.
2) CRES(106) 유전체 항복 전압 정격 및 사용된 유전체 두께.
3) 플라스틱 커버와 같은 안전 절연 컴포넌트에 사용되는 재료의 항복 전압 정격.
4) VRES(170)과 GND(섀시) 연결 사이의 "크립율(Creepage)" 거리.
5) 전류 센서(112)의 절연 전압 정격.
6) AC 전압 분배기를 형성하는 C직렬(108) 및 C감지(110)의 정격 전압.
7) 코어(102)에 감긴 권선을 분리하기 위해 사용되는 절연 테이프.
8) VRES(170) 레벨에 대해 변하는 부하 권선(140, 150) 양단의 전압으로 인한 브리지 정류기(142, 152) 및 PFC 회로(144, 154)의 구성요소.
9) 부하 권선(140, 150)에 사용되는 와이어의 절연 전압 정격 및 전류 용량.
9. 시스템 파라미터 선택
RCPS를 설계하기 위한 기본 파라미터를 선택할 때, 나중에 선택되는 대부분의 파라미터에 영향을 미칠 몇 가지 초기 결정을 고려해야 한다. 이 섹션에서는 구현 중인 RCPS의 최대 및 최소 한계를 설정하는 일련의 계산에 대해 설명한다.
의도된 부하에 대한 주의 깊은 연구는 부하에 의해 얼마나 많은 전력이 소비되는지, 반복적인 전류 서지가 있을 경우, 얼마나 크고 어떤 반복 속도로 발생하는지를 결정하기 위해 이루어져야 한다.
Figure pct00193
의도된 부하에 의해 소비되는 전력, 와트.
Figure pct00194
피크 값과 반복률까지 예상되는 피크 전류 서지 또는 피크 전압 스파이크 측면에서 부하의 특성.
Figure pct00195
일정한 속도의 냉각 팬이나 우물 펌프(well pump)는 상대적으로 일관된 부하를 나타낼 가능성이 있다. 그러나 세탁기는 최대 및 최소 공칭 전류 소비를 지시하는 무거운 세탁 부하 또는 가벼운 세탁 부하로 작동될 수 있다. 균형 잡힌 세탁물 또는 불균형한 세탁물은 세탁조가 회전할 때마다 앞뒤로 흔들릴 때 최대 전류 급증을 유발할 수 있다. 진동식 세탁조 교반의 특성은 선택한 설정 및 세탁, 헹굼, 탈수 등과 같은 동작 사이클에 따라 하나 이상의 다른 반복 속도와 회전 속도로 발생하여, 다양한 피크 전류 서지에서 다른 반복률을 유발한다.
Figure pct00196
기계공이 손이 무거운 대형 수동 엔진 선반에서 절삭 공구가 공작물에 끼어 예상치 못한 높은 전류 부하가 발생하고 갑자기 공구가 빠르게 후퇴할 수 있어서, 대형 회전 공작물이 계속 회전하는 동안 큰 역기전력 전압 스파이크가 발생하게 된다. 기계공은 절삭 공구 이송 속도를 수용하기 위해 공작물 직경에 따라 스핀들 속도 설정을 변경하며, 이는 불연속 절단 또는 비동심 공작물에 의해 발생하는 전류 서지의 반복률에 영향을 미친다.
예상되는 반복적인 피크 전류 서지의 측면에서 의도된 부하의 특성은 부하로 인한 피크 전력 변동 사이에 PRES를 재충전하기 위해 피크 부하 값 및 반복률이 각 EDC 유닛(120, 12 및 124)에 의해 공급되는 전력량 및 직렬로 동작하는데 필요한 EDC 유닛의 수에 영향을 미친다. 예를 들어 대형 AC 인버터 회로에 전원을 공급하면 인버터에 단상 출력이 있는 경우 인버터의 출력 주파수에서 사이클마다 2개의 피크 전류 서지가 발생하는 반면 3상 출력이 있는 인버터는 출력 사이클당 6개의 전류 피크가 발생한다.
덜 예측 가능한 부하 서지 충전률의 예는 모터의 RPM을 기준으로 각 실린더의 각 압축 행정에서 일관된 전류 서지율을 유발하는 대형 공기 압축기에 공급하는 것이다. 그러나 최소 리저버 탱크 압력 설정 포인트가 트리거됨에 따라 컴프레서가 켜질 때마다 피크 전류 서지가 발생한다. 이것이 얼마나 자주 발생하는지는 압축기 부하에 의해 흡입되는 공기의 양에 따라 다르다.
위의 파라미터는 특정 RCPS 설계 구현의 측면에 영향을 미친다. 최대 및 최소 전류 부하 피크를 알면 공칭 동작 전력 레벨을 결정하는 데 도움이 된다. 예상되는 전압 스파이크의 피크 전압을 알면 전압 스파이크 억제 설계에 도움이 된다.
전류 서지 사이의 반복률을 알면 다음을 결정하는 데 도움이 된다.
Figure pct00197
요구되는 최소 공진 주파수. 이것은 LRES 및 CRES 값을 결정한다. LRES 인덕턴스 값은 자기 코어 구조, 사용되는 자기 재료 및 코어 간격 필요 여부를 결정한다. 자기 코어 재료는 최소 및 최대 공진 주파수 모두에 영향을 미친다. 공진 주파수(FRES)를 알면 사용할 최대 와이어 크기, 여러 와이어 또는 여러 PFC 유닛이 필요한 경우, 여러 EDC 유닛이 필요한 경우를 나타내는 표면 깊이가 결정된다.
Figure pct00198
각 EDC 유닛(120, 122, 124)의 돌입 전류 레벨 설정은 무엇이고 직렬로 사용되는 EDC 유닛의 최소 수. 돌입 전류 제한 설정은 여기 권선(130, 132 및 134)에서 사용할 와이어 크기를 결정한다.
허용 가능한 VRES(170) 피크 전압 한계는 모든 연결 도선과 함께 공진 권선 WRES(104)에 사용되는 최소 전선 절연 두께를 결정한다. 최대 허용 피크 VRES(170) 전압은 사용되는 CRES(106) 및 C직렬(108) 유전체의 최소 안전 두께를 결정한다. 접점 사이의 최소 "크리프" 거리는 VRES(170)의 최대 피크 전압 레벨에 의해서도 결정된다.
절연체 두께는 WRES(104) 권선에서 인치당 감길 수 있는 인접 턴 수를 나타내는 와이어 절연 재킷 직경을 결정한다. 이는 공진 권선 WRES(104)에 감긴 레이어당 최대 턴 수에 영향을 미친다. 공진 WRES(104) 권선에서 원하는 턴 수(NRES)를 달성하는 데 필요한 레이어 수는 레이어당 더 많은 턴을 기계적으로 수용하기 위해 NRES에 사용할 총 턴 수를 줄이는 것과 자기 코어(102)의 물리적 크기를 늘리는 것 사이의 결정에 영향을 줄 수 있다.
10. 조정 가능한 공진 커패시터
코어(102)의 투과율 공차로 인한 최소 LRES 인덕턴스 값은 최소 XLRES 값을 결정한다. 최대 VRES(170) 레벨과 함께 최소 XLRES 값은 달성할 수 있는 최대 PRES 레벨을 결정한다. VRES(170)의 최대 RMS 전압 레벨과 함께 최대 RMS IRES(160) 레벨의 제품은 원하는 PRES 레벨을 달성할 수 있는지 여부에 대한 통찰력을 제공한다. IRES(160)의 최대 RMS 전류 레벨은 FRES로 인한 표면 효과를 고려하면서 WRES(104)에 사용되는 와이어 게이지의 최대 전류 용량보다 낮아야 한다.
CRES(106) 조정 가능 커패시터는 2개의 커패시터, 즉 고정 커패시터(C고정)와 병렬로 조정 가능한 커패시터(CADJ)를 구현함으로써 만들어진다. 코어(102)의 투과율 공차로 인한 최대 LRES 인덕턴스 값은 최소 CRES(106) 조정 값인 CRESmin을 결정한다. 조정 가능한 CADJ 부분의 기계적 한계는 작은 겹침을 갖는 조정 플레이트(베인)로 인해 최소 설정 한계를 유발할 수 있다. 이 중첩 C겹침은 다음과 같이 CRES(106)의 최소 커패시턴스 설정에 추가 고정 커패시턴스 양이 추가되도록 한다.
Figure pct00199
수학식 10.1
여기서
CRESmin=CRES [106]의 최소 값; 패럿
FRES=LC 탱크 [104,106,108 및 110]의 고유 공진 주파수; Hz
LRESmax=최대 공차에서 WRES [104]의 인덕턴스 값; 헨리
C겹침=겹침으로 인한 CADJ의 최소 설정 값; 패럿
고정 커패시터는 의도적으로 최소 CRES(106) 조정 값(수학식 10.1로 계산된 CRESmin)보다 5% 작게 설정된다.
Figure pct00200
수학식 10.2
여기서
C고정=CRES [106]의 고정 부분 값; 패럿
CRESmin=수학식 10.1에 의해 계산된 CRES의 최소값; 패럿
C겹침=겹침으로 인한 CADJ의 최소 설정 값; 패럿
CRES(106)의 최대 조정 설정은 다음과 같이 LRES의 최소값에 의해 결정된다.
Figure pct00201
수학식 10.3
여기서
CRESmax=CRES [106]의 최대 조정 설정 값; 패럿
FRES=LC 탱크 [104,106,108 및 110] 고유 공진 주파수; Hz
LRESmin=최소 공차 값에서 LRES의 최소 값; 헨리
CRES(106)의 최대 조정 범위는 CRES(106)의 고정 부분(C고정)의 최대값이 최소 조정값인 CRESmin에 의해 결정되는 반면, CRES(106) CRESmax의 최대값은 CRES(106) 고정 부분(C고정)과 조정 부분(CADJ)의 조합된 정전 용량이다;
Figure pct00202
수학식 10.4
여기서
CADJmax=C_RES[106]의 CADJ 부분의 최대 값; 패럿
CRESmax=수학식 10.3에 의해 계산된 CRES [106]의 최대 값; 패럿
C고정=수학식 10.2에 의해 계산된 CRES [106]의 고정 부분의 값; 패럿
이 조합의 결과는 CRES(106)에 필요한 전체 범위를 포괄하는 조정 범위를 생성하지만 양쪽 끝에 추가 5%의 조정 범위가 있다. 추가 5% 조정을 통해 CRES(106)을 커패시터의 기계적 한계에 도달하지 않고 계산된 최대값 또는 최소값으로 설정할 수 있다.
수학식 10.1 내지 수학식 10.4는 CRES(106)이 다음 범위에서 조정될 수 있도록 한다.
Figure pct00203
수학식 10.5
본 발명의 다양한 실시예가 위에서 설명되었지만, 이들은 단지 예로서 제시된 것이며 제한이 아님을 이해해야 한다. 본 발명의 사상 및 범위를 벗어나지 않는 범위 내에서 형태 및 세부사항의 다양한 변경이 이루어질 수 있음은 당업자에게 자명할 것이다. 이와 같이, 본 발명의 폭과 범위는 전술한 예시적인 실시예에 의해 제한되어서는 안 되며, 다음의 청구범위 및 그 등가물에 따라서만 정의되어야 한다.

Claims (18)

  1. 공진 코어 전원(resonant core power supply)에 있어서,
    자기 속성을 갖는 코어(core) 및 제어기;
    상기 코어의 여기, 공진 및 부하 권선;
    상기 부하 권선으로부터 갈바닉 절연된(galvanically isolated) 공진 권선;
    여기 신호(excitation signal)를 수신하고 여기 플럭스 흐름을 야기하는 여기 권선;
    여기 신호 주파수와 동일한 일정한 공진 주파수 FRES를 갖는 탱크 회로(tank circuit)를 형성하기 위해 공진 커패시터에 연결된 상기 공진 권선;
    상기 여기 플럭스 흐름은 상기 공진 권선을 통과하여 그 내부에 전압을 유도하고;
    상기 여기 공진 권선은 상기탱크 회로와 공진하는 공진 플럭스 흐름을 야기하고;
    상기 공진 플럭스 흐름은 전압을 유도하고 전기 부하에 전력을 공급하기 위해 상기 부하 권선을 통과하고; 및
    a) 상기 공진 권선을 통과하는 전류를 감지하고 b) 상기 공진 커패시터 양단의 전압을 감지하는 것을 포함하는 센서들을 포함하고;
    여기서 a) 상기 센서들은 상기 공진 플럭스 흐름의 위상, 진폭 및 파형을 유지하기 위해 상기 여기 신호의 위상, 진폭 및 파형에 영향을 주는 제어기 피드백을 제공하고 b) 상기 코어는 포화되지 않는, 공진 코어 전원.
  2. 제1항에 있어서, 코어 플럭스는 상기 코어의 히스테리시스 지연(hysteresis delay)에 대한 보상이 있도록 상기 코어 플럭스의 위상에 대해 상기 여기 신호의 상기 위상을 어드밴싱(advancing)함으로써 축적되는, 코어 플럭스를 축적하도록 동작되는, 공진 코어 전원.
  3. 제2항에 있어서, 상기 여기 신호의 상기 위상은 상기 코어 플럭스 파형의 하강 0 교차에 의해 영향을 받는, 공진 코어 전원.
  4. 제1항에 있어서, 상기 여기 플럭스 흐름이 상기 코어에서 흐르는 기존 공진 플럭스와 위상이 상이하도록 a) 코어 플럭스 위상에 대한 상기 여기 신호의 상기 위상이 어드밴스되고 b) 상기 여기 신호가 180도 시프트되는, 상기 코어에서 흐르는 플럭스를 감소시키도록 동작되는, 공진 코어 전원.
  5. 제4항에 있어서, 상기 여기 신호의 상기 위상이 적어도 부분적으로 상기 코어 플럭스 상기 파형의 상기 하강 0 교차에 의해 결정되도록 동작되는, 공진 코어 전원.
  6. 제1항에 있어서,
    잔류 DC 코어 플럭스를 검출하는 기능을 갖춘 제어기; 및
    상기 잔류 DC 코어 플럭스를 감소시키기 위해 여기 신호 파형의 듀티 사이클을 조정하는 기능을 갖춘 제어기를 더 포함하고;
    상기 여기 신호는 인버터 이외의 것으로부터 온 것이고 0도와 360도 사이의 반복적인 여기 전압 파형은 180도 0 교차를 가지며 상기 파형의 상기 듀티 사이클은 잔류 DC 코어 플럭스를 보상하도록 변조되는, 공진 코어 전원.
  7. 제6항에 있어서, 0도와 180도 사이의 상기 파형의 일부는 90도에 중심을 두는, 공진 코어 전원.
  8. 제7항에 있어서, 180도와 360도 사이의 상기 파형의 상기 부분은 270도에 중심을 두는, 공진 코어 전원.
  9. 제1항에 있어서,
    그 출력 전류를 제한하는 수단(provision)을 갖는 여기 권선을 구동하는 여기 구동 회로(EDC)를 더 포함하고; 및
    탱크 회로 돌입 전류가 EDC 전류 한계 설정을 초과하면, 상기 EDC는 탱크 회로 전류 요구가 상기 EDC 전류 설정을 초과하지 않을 때까지 탱크 회로 커패시터 충전 속도가 제한되도록 돌입 전류를 제한하도록 동작하는, 공진 코어 전원.
  10. 제9항에 있어서, 상기 탱크 회로로의 EDC 전류 공급은 EDC 여기 전압 극성을 스위칭하기 위해 H 브리지 회로를 이용하는, 공진 코어 전원.
  11. 제10항에 있어서, 상기 탱크 회로로의 돌입 전류는 상기 제어기로부터의 기준 전압에 의해 제한되는, 공진 코어 전원.
  12. 제11항에 있어서, 상기 기준 전압은 탱크 회로 전류 제한을 결정하고 서보 루프(servo loop)에서 연산 증폭기를 구동하여 전류 감지 저항기를 갖는 여기 전류 싱크인 H 브리지 리턴을 상호연결하는 MOSFET을 제어하여 상기 전류 감지 저항기 양단의 상기 전압이 상기 기준 전압과 일치하는 경향이 있도록 하는, 공진 코어 전원.
  13. 제1항에 있어서,
    양의 잔류 DC 코어 플럭스를 검출하는 기능을 갖춘 상기 제어기; 및
    상기 양의 잔류 DC 코어 플럭스를 감소시키기 위해 여기 신호 파형의 듀티 사이클을 조정하는 기능을 갖춘 상기 제어기를 더 포함하고;
    상기 변조된 파형 잔류 플럭스를 보상하고;
    여기서 상기 파형 a)는 비정현파이고 180도 0 교차를 갖는 0도에서 360도 사이의 구형파에 가깝고, b) 0도에서 180도 사이에서 0볼트 또는 양의 전압이고, c) 180도에서 360도 사이에서 0볼트 또는 음의 전압이고, d) 0도에서 180도 사이에서 180도에서 360도 사이의 파형에 비해 좁은, 공진 코어 전원.
  14. 제13항에 있어서, 0도와 180도 사이의 상기 파형의 상기 부분은 90도에 중심을 두는, 공진 코어 전원.
  15. 제14항에 있어서, 180도와 360도 사이의 상기 파형의 상기 부분은 270도에 중심을 두는, 공진 코어 전원.
  16. 제1항에 있어서,
    음의 잔류 DC 코어 플럭스를 검출하는 기능을 갖춘 상기 제어기; 및
    음의 잔류 DC 코어 플럭스를 감소시키기 위해 여기 신호 파형의 듀티 사이클을 조정하는 기능을 갖춘 상기 제어기를 더 포함하고;
    여기 전압 파형은 180도 0 교차를 갖는 0도와 360도 사이의 구형파에 가깝고, 0볼트 또는 양의 전압에서 0도에서 180도 사이의 파의 부분은 0볼트에서 상기 파의 부분 또는 180도에서 360도 사이의 음의 전압에 비해 넓은, 공진 코어 전원.
  17. 제16항에 있어서, 0도와 180도 사이의 상기 파형의 상기 부분은 90도에 중심을 두는, 공진 코어 전원.
  18. 제16항에 있어서, 180도와 360도 사이의 상기 파형의 상기 부분은 270도에 중심을 두는, 공진 코어 전원.
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