KR20230043047A - Nmos 슈퍼 소스 팔로워 로우 드롭아웃 레귤레이터 - Google Patents
Nmos 슈퍼 소스 팔로워 로우 드롭아웃 레귤레이터 Download PDFInfo
- Publication number
- KR20230043047A KR20230043047A KR1020220108496A KR20220108496A KR20230043047A KR 20230043047 A KR20230043047 A KR 20230043047A KR 1020220108496 A KR1020220108496 A KR 1020220108496A KR 20220108496 A KR20220108496 A KR 20220108496A KR 20230043047 A KR20230043047 A KR 20230043047A
- Authority
- KR
- South Korea
- Prior art keywords
- transistor
- voltage regulator
- coupled
- low dropout
- source
- Prior art date
Links
- 239000003990 capacitor Substances 0.000 claims description 36
- 238000000034 method Methods 0.000 claims description 6
- 239000004065 semiconductor Substances 0.000 abstract description 14
- 230000009467 reduction Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 14
- 229910044991 metal oxide Inorganic materials 0.000 description 12
- 150000004706 metal oxides Chemical class 0.000 description 12
- 230000006870 function Effects 0.000 description 11
- 230000001413 cellular effect Effects 0.000 description 6
- 238000004891 communication Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 238000012546 transfer Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 229920001621 AMOLED Polymers 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000001914 filtration Methods 0.000 description 2
- 230000007774 longterm Effects 0.000 description 2
- 101150012579 ADSL gene Proteins 0.000 description 1
- 102100020775 Adenylosuccinate lyase Human genes 0.000 description 1
- 108700040193 Adenylosuccinate lyases Proteins 0.000 description 1
- 101100127285 Drosophila melanogaster unc-104 gene Proteins 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 230000010267 cellular communication Effects 0.000 description 1
- 238000004590 computer program Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 230000003014 reinforcing effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
- G05F1/575—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices characterised by the feedback circuit
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
- G05F1/59—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices including plural semiconductor devices as final control devices for a single load
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Amplifiers (AREA)
Abstract
본 명세서에 개시된 실시예들은 저전압 드롭아웃 레귤레이터(low-voltage dropout regulator)에 관한 것으로, 보다 구체적으로는 로우 드롭아웃(low dropout) 전압 레귤레이터의 전원 공급 제거비(power supply rejection ratio, PSRR)를 개선하는 것에 관한 것이다. 로우 드롭아웃 전압 레귤레이터는 전자 디바이스의 집적 회로들을 위한 다양한 전압들을 생성하는 데 사용될 수 있다. 일부 경우들에서, p형 금속 산화물 반도체(PMOS) 로우 드롭아웃(LDO) 전압 레귤레이터가 사용될 수 있다. 그러나, PMOS LDO는 충분한 PSRR 또는 공급 노이즈의 감소를 제공하지 않을 수 있다. 이러한 문제들을 해결하기 위해, NMOS 패스 트랜지스터(pass transistor)를 갖는 n형 금속 산화물 반도체(NMOS) LDO 전압 레귤레이터가 사용될 수 있다. NMOS LDO는 PMOS LDO보다 낮은 임피던스를 제공할 수 있다. 또한, NMOS LDO는 PMOS LDO보다 증가된 대역폭을 제공할 수 있고, 더 작은 물리적 영역을 소비할 수 있다.
Description
본 개시내용은 일반적으로 무선 통신에 관한 것으로, 보다 구체적으로는 무선 통신 디바이스들의 전압 레귤레이터들에 관한 것이다.
무선 통신 디바이스는 증폭기들, 믹서들, 송수신기들, 데이터 변환기들 등과 같은 다수의 상이한 집적 회로들을 포함할 수 있다. 각각의 집적 회로의 전압 입력 레벨은 다양한 집적 회로들에 의해 수행되는 기능들에 기초하여 상이할 수 있다. 다양한 전압 레벨들 각각을 생성하기 위해 전압 레귤레이터가 사용될 수 있다. 일부 경우들에서, 다양한 전압 레벨들을 생성하기 위해 로우 드롭아웃(low dropout) 레귤레이터가 사용될 수 있다. 예를 들어, p형 금속 산화물 반도체(PMOS) 로우 드롭아웃(LDO) 전압 레귤레이터가 사용될 수 있다. PMOS LDO는 증폭기, 믹서, 송수신기, 데이터 변환기, 저잡음 증폭기 등과 같은 전자 디바이스의 임의의 적합한 부분에 사용될 수 있다. 그러나, 일부 경우들에서, PMOS LDO는 전자 디바이스에 대한 충분한 전원 공급 제거비(power supply rejection ratio, PSRR) 또는 공급 노이즈의 감소를 제공하지 않을 수 있다.
본 명세서에 개시된 소정의 실시예들의 개요가 아래에 기재된다. 이들 양태들은 단지 이들 소정의 실시예들의 간단한 개요를 독자에게 제공하기 위해 제시되며, 이들 양태들은 본 개시내용의 범주를 제한하도록 의도되지 않음이 이해되어야 한다. 실제로, 본 개시내용은 아래에 기재되지 않을 수 있는 다양한 양태들을 포함할 수 있다.
전술한 바와 같이, p형 금속 산화물 반도체(PMOS) 로우 드롭아웃(LDO) 전압 레귤레이터는 전자 디바이스의 다양한 집적 회로들에 의해 수행되는 다양한 기능들을 위한 다양한 전압 레벨들을 생성하는 데 사용될 수 있다. 그러나, 일부 경우들에서, PMOS LDO는 충분한 전원 공급 제거비(PSRR) 또는 공급 노이즈의 감소를 제공하지 않을 수 있다. PMOS LDO(예컨대, 제2 트랜지스터)는 또한 전자 디바이스의 다양한 집적 회로들 상에서 상대적으로 큰 물리적 영역을 소비할 수 있다.
현재 개시된 실시예들에서, n형 패스 트랜지스터(pass transistor)를 갖는 n형 금속 산화물 반도체(NMOS) LDO 전압 레귤레이터가 사용될 수 있다. NMOS LDO의 토폴로지는 PMOS LDO의 토폴로지와 유사할 수 있다. 그러나, 본 명세서에서는 NMOS LDO와 PMOS LDO 간의 차이점들이 논의된다. 유리하게는, NMOS LDO는 개선된(예컨대, 증가된) PSRR, 증가된 대역폭, 및 공급 노이즈의 개선된 제거를 제공할 수 있다. 또한, NMOS LDO의 물리적 크기는 PMOS LDO보다 작을 수 있고, 따라서 전자 디바이스 내의 물리적 공간을 보존할 수 있다.
하나의 실시예에서, 전류 소스 및 n형 트랜지스터를 포함하는 로우 드롭아웃 전압 레귤레이터가 제시된다. n형 트랜지스터의 게이트는 전류 소스에 커플링되고, n형 트랜지스터의 제1 소스는 p형 트랜지스터의 제2 소스에 커플링된다. p형 트랜지스터는 n형 트랜지스터의 게이트에 커플링되는 드레인을 포함한다. 로우 드롭아웃 전압 레귤레이터는 또한 전류 소스, n형 트랜지스터의 게이트, 및 p형 트랜지스터의 드레인에 커플링되는 보상 커패시터를 포함한다.
다른 실시예에서, 로우 드롭아웃 전압 레귤레이터가 제시된다. 로우 드롭아웃 전압 레귤레이터는 제1 전류 소스 및 제1 전류 소스에 커플링되는 보상 커패시터를 포함한다. 로우 드롭아웃 전압 레귤레이터의 버퍼 트랜지스터는 제1 게이트, 제1 소스, 및 제1 드레인을 갖는다. 버퍼 트랜지스터의 제1 게이트는 보상 커패시터에 커플링된다. 로우 드롭아웃 전압 레귤레이터는 또한, 버퍼 트랜지스터의 제1 소스에 커플링되는 제2 전류 소스를 포함한다. 로우 드롭아웃 전압 레귤레이터는 또한 제2 게이트, 제2 소스, 및 제2 드레인을 갖는 n형 트랜지스터를 포함한다. n형 트랜지스터의 제2 게이트는 제2 전류 소스 및 버퍼 트랜지스터의 제1 소스에 커플링된다. n형 트랜지스터의 제2 소스는 로우 드롭아웃 전압 레귤레이터의 출력에 커플링된다. 로우 드롭아웃 전압 레귤레이터는 또한, 로우 드롭아웃 전압 레귤레이터의 출력에 커플링되는 제3 소스, 및 버퍼 트랜지스터의 제1 게이트에 커플링되는 제3 드레인을 갖는 p형 트랜지스터를 포함한다.
또 다른 실시예에서, 전자 디바이스가 제시된다. 전자 디바이스는 1차 로우 드롭아웃 전압 레귤레이터를 포함한다. 1차 로우 드롭아웃 전압 레귤레이터는 제1 전류 소스, 및 제1 전류 소스에 커플링되는 제1 게이트를 갖는 n형 트랜지스터를 포함한다. n형 트랜지스터의 제1 소스는 1차 로우 드롭아웃 전압 레귤레이터의 출력에 커플링된다. 1차 로우 드롭아웃 전압 레귤레이터는 또한 n형 트랜지스터의 제1 소스에 커플링되는 제2 소스를 갖는 p형 트랜지스터를 포함한다. p형 트랜지스터의 제1 드레인은 n형 트랜지스터의 제1 게이트에 커플링된다. 전자 디바이스는 또한 저항 및 제2 전류 소스를 통해 1차 로우 드롭아웃 전압 레귤레이터에 커플링되는 2차 로우 드롭아웃 전압 레귤레이터를 포함한다. 제2 전류 소스는 1차 로우 드롭아웃 전압 레귤레이터로부터의 2차 로우 드롭아웃 전압 레귤레이터의 입력 전압을 제어하도록 구성된다.
위에서 언급된 특징들의 다양한 개선들이 본 개시내용의 다양한 양태들에 관련하여 존재할 수 있다. 추가적인 특징들이 또한 이들 다양한 양태들에 또한 포함될 수 있다. 이들 개선들 및 추가적인 특징들은 개별적으로 또는 임의의 조합으로 존재할 수 있다. 예를 들어, 예시된 실시예들 중 하나 이상에 관련하여 아래에서 논의되는 다양한 특징들은 본 개시내용의 위에서 설명된 양태들 중 임의의 양태에 단독으로 또는 임의의 조합으로 포함될 수 있다. 위에서 제시된 간단한 발명의 내용은 청구된 요지에 대한 제한 없이 단지 독자로 하여금 본 개시내용의 실시예들의 소정의 양태들 및 맥락들에 익숙해지도록 의도된 것이다.
본 개시내용의 다양한 양태들이 하기의 발명을 실시하기 위한 구체적인 내용을 읽음에 따라, 그리고 동일 부호가 동일 요소를 지칭하는 아래 기재된 도면들을 참조하여 더 잘 이해될 수 있다.
도 1은 본 개시내용의 실시예들에 따른 전자 디바이스의 블록도이다.
도 2는 본 개시내용의 실시예들에 따른 도 1의 전자 디바이스의 기능도이다.
도 3은 본 개시내용의 실시예들에 따른, 도 1의 전자 디바이스의 n형 금속 산화물 반도체(NMOS) 로우 드롭아웃(LDO) 전압 레귤레이터의 예시적인 1차-2차 아키텍처의 회로도이다.
도 4a는 본 개시내용의 실시예들에 따른, 도 1의 전자 디바이스의 예시적인 p형 금속 산화물 반도체(PMOS) 로우 드롭아웃(LDO) 전압 레귤레이터의 회로도이다.
도 4b는 본 개시내용의 실시예들에 따른, 도 3의 n형 금속 산화물 반도체(NMOS) 로우 드롭아웃(LDO)의 회로도이다.
도 5는 본 개시내용의 실시예들에 따른, 도 4a의 PMOS LDO와 도 4b의 NMOS LDO의 전원 공급 제거비(PSRR)의 비교를 예시한 그래프이다.
도 6은 본 개시내용의 실시예들에 따른, 소스 팔로워(source follower)를 갖는 도 4b의 NMOS LDO의 회로도이다.
도 7은 본 개시내용의 실시예들에 따른, 도 4b의 NMOS LDO와 도 6의 소스 팔로워를 갖는 NMOS LDO의 전원 공급 제거비(PSRR)의 비교를 예시한 그래프이다.
도 8은 본 개시내용의 실시예들에 따른, 도 4b의 1차 NMOS LDO가 도 4b의 다수의 2차 NMOS LDO들을 독립적으로 제어하기 위한 예시적인 아키텍처의 회로도이다.
도 1은 본 개시내용의 실시예들에 따른 전자 디바이스의 블록도이다.
도 2는 본 개시내용의 실시예들에 따른 도 1의 전자 디바이스의 기능도이다.
도 3은 본 개시내용의 실시예들에 따른, 도 1의 전자 디바이스의 n형 금속 산화물 반도체(NMOS) 로우 드롭아웃(LDO) 전압 레귤레이터의 예시적인 1차-2차 아키텍처의 회로도이다.
도 4a는 본 개시내용의 실시예들에 따른, 도 1의 전자 디바이스의 예시적인 p형 금속 산화물 반도체(PMOS) 로우 드롭아웃(LDO) 전압 레귤레이터의 회로도이다.
도 4b는 본 개시내용의 실시예들에 따른, 도 3의 n형 금속 산화물 반도체(NMOS) 로우 드롭아웃(LDO)의 회로도이다.
도 5는 본 개시내용의 실시예들에 따른, 도 4a의 PMOS LDO와 도 4b의 NMOS LDO의 전원 공급 제거비(PSRR)의 비교를 예시한 그래프이다.
도 6은 본 개시내용의 실시예들에 따른, 소스 팔로워(source follower)를 갖는 도 4b의 NMOS LDO의 회로도이다.
도 7은 본 개시내용의 실시예들에 따른, 도 4b의 NMOS LDO와 도 6의 소스 팔로워를 갖는 NMOS LDO의 전원 공급 제거비(PSRR)의 비교를 예시한 그래프이다.
도 8은 본 개시내용의 실시예들에 따른, 도 4b의 1차 NMOS LDO가 도 4b의 다수의 2차 NMOS LDO들을 독립적으로 제어하기 위한 예시적인 아키텍처의 회로도이다.
하나 이상의 구체적인 실시예들이 아래에서 설명될 것이다. 이러한 실시예들에 대한 간명한 설명을 제공하려는 노력의 일환으로, 명세서에 실제 구현의 모든 특징들이 설명되지는 않는다. 임의의 엔지니어링 또는 설계 프로젝트에서와 같이 임의의 그러한 실제 구현의 개발에서, 구현마다 다를 수 있는 시스템-관련 및 사업-관련 제약들의 준수와 같은 개발자들의 특정 목표들을 달성하기 위해 많은 구현-특정 결정들이 이루어져야 한다는 것이 이해되어야 한다. 게다가, 그러한 개발 노력은 복잡하고 시간 소모적일 수 있지만, 그럼에도 불구하고 본 개시내용의 이익을 갖는 통상의 기술자에게는 설계, 제조, 및 제작의 일상적인 과제일 것이라는 것이 이해되어야 한다.
본 개시내용의 다양한 실시예들의 요소들을 소개할 때, 단수 형태("a", "an", 및 "the")는 요소들 중 하나 이상이 존재한다는 것을 의미하도록 의도된다. 용어들 "포함하는(comprising, including)", 및 "갖는(having)"은 포괄적인 것이고 열거된 요소들 이외의 추가적인 요소들이 존재할 수 있음을 의미하도록 의도된다. 추가적으로, 본 개시내용의 "하나의 실시예" 또는 "일 실시예"에 대한 참조들은 언급된 특징들을 또한 포함하는 추가적인 실시예들의 존재를 배제하는 것으로 해석되도록 의도되지 않는다는 것이 이해되어야 한다. 또한, 특정 특징들, 구조들 또는 특성들은 하나 이상의 실시예들에서 임의의 적절한 방식으로 조합될 수 있다. 용어 "대략", "거의", "약", "~에 가까운", 및/또는 "실질적으로"의 사용은, 예컨대 임의의 적합한 또는 고려가능한 오류의 마진 내에서(예컨대, 타깃의 0.1% 이내, 타깃의 1% 이내, 타깃의 5% 이내, 타깃의 10% 이내, 타깃의 25% 이내 등), 타깃(예컨대, 설계, 값, 양)에 가까운 것을 포함하는 것을 의미하는 것으로 이해되어야 한다.
본 개시내용은 전원 공급 제거비(PSRR)를 개선하고, 증가된 대역폭을 제공하고, 전자 디바이스의 로우 드롭아웃(LDO) 전압 레귤레이터의 공급 노이즈의 제거를 개선하는 것에 관한 것이다. 또한, 본 명세서의 실시예들은 전자 디바이스의 전체 물리적 크기를 유지하거나 감소시키도록 감소된 물리적 크기를 갖는 LDO를 제공한다. 그렇게 하기 위해, 본 명세서에서 실시예들은 NMOS 패스 트랜지스터를 갖는 n형(예컨대, 전도 유형) 금속 산화물 반도체(NMOS) 로우 드롭아웃(LDO) 전압 레귤레이터를 제공한다. p형(예컨대, 전도 유형) 금속 산화물 반도체(PMOS) 로우 드롭아웃(LDO) 전압 레귤레이터의 임피던스에 비해 NMOS LDO의 임피던스가 감소될 수 있다. 특히, NMOS LDO는 개선된 전원 공급 제거비(PSRR), 개선된 노이즈 제거 및 개선된 대역폭을 지원하기 위해 전자 장치의 임의의 적합한 부분에 사용될 수 있다. 예를 들어, 본 명세서에서 논의된 NMOS LDO는 증폭기, 믹서, 송수신기, 데이터 변환기, 저잡음 증폭기 등에 배치될 수 있다. 본 명세서에서 논의된 하나 이상의 트랜지스터들은 스위치로서 동작할 수 있고, 따라서 스위치를 나타낼 수 있다는 것이 이해되어야 한다.
또한, NMOS LDO의 보상 커패시터는 PMOS LDO의 보상 커패시터보다 작을 수 있다. NMOS LDO의 보상 커패시터의 크기는 감소될 수 있는데, 그 이유는 NMOS LDO의 주극점(dominant pole)이 PMOS LDO의 주극점보다 더 클 수 있기 때문이다. 즉, NMOS LDO의 주극점이 n형 패스 트랜지스터의 결과로 증가될 수 있기 때문에 더 작은 보상 커패시터가 사용될 수 있다. 더 작은 보상 커패시터의 결과로서, PMOS LDO에 비해 NMOS LDO의 대역폭이 증가된다. NMOS LDO의 대역폭은 또한 PMOS LDO의 임피던스에 비해 NMOS LDO의 감소된 임피던스의 결과로 증가될 수 있다.
도 1은 본 개시내용의 실시예들에 따른 전자 디바이스(10)의 블록도이다. 전자 디바이스(10)는, 다른 것들 중에서도, 하나 이상의 프로세서들(12)(본 명세서에서 편의상 단일 프로세서로서 총칭될 수 있고, 이는 임의의 적합한 형태의 프로세싱 회로부로 구현될 수 있음), 메모리(14), 비휘발성 저장소(16), 디스플레이(18), 입력 구조들(22), 입력/출력(I/O) 인터페이스(24), 네트워크 인터페이스(예컨대, 무선 인터페이스)(26), 및 전원(29)을 포함할 수 있다. 도 1에 도시된 다양한 기능 블록들은 하드웨어 요소들(회로부를 포함함), 소프트웨어 요소들(기계-실행가능 명령어들을 포함함) 또는 하드웨어 및 소프트웨어 요소들 둘 모두의 조합(이는 로직으로 지칭될 수 있음)을 포함할 수 있다. 프로세서(12), 메모리(14), 비휘발성 저장소(16), 디스플레이(18), 입력 구조들(22), 입력/출력(I/O) 인터페이스(24), 네트워크 및/또는 무선 인터페이스(26), 및/또는 전원(29)은 각각(예컨대, 다른 컴포넌트, 통신 버스, 무선 연결, 네트워크를 통해) 서로 직접 또는 간접적으로 통신가능하게 커플링되어 서로 간에 데이터를 송신 및/또는 수신할 수 있다. 도 1은 단지 특정 구현의 하나의 예일뿐이며 전자 디바이스(10)에 존재할 수 있는 컴포넌트들의 유형들을 예시하도록 의도된다는 것에 유의해야 한다.
예를 들어, 전자 디바이스(10)는 데스크톱 또는 노트북 컴퓨터(예컨대, 미국 캘리포니아주, 쿠퍼티노 소재의 애플 인크(Apple Inc.)로부터 입수가능한 맥북(MacBook®), 맥북 프로(MacBook® Pro), 맥북 에어(MacBook Air®), 아이맥(iMac®), 맥 미니(Mac® mini), 또는 맥 프로(Mac Pro®)의 형태)를 포함하는 임의의 적합한 컴퓨팅 디바이스, 예컨대, 무선 전자 디바이스 또는 스마트폰(예컨대, 미국 캘리포니아주, 쿠퍼티노 소재의 애플 인크로부터 입수가능한 아이폰(iPhone®)의 모델의 형태), 태블릿(예컨대, 미국 캘리포니아주, 쿠퍼티노 소재의 애플 인크로부터 입수가능한 아이패드(iPad®)의 모델의 형태), 웨어러블 전자 디바이스(예컨대, 미국 캘리포니아주, 쿠퍼티노 소재의 애플 인크로부터 입수가능한 애플 워치(Apple Watch®)의 형태)와 같은 휴대용 전자 또는 핸드헬드 전자 디바이스, 및 기타 유사한 디바이스들을 포함할 수 있다. 도 1의 프로세서(12) 및 다른 관련 항목들이 일반적으로 본 명세서에서 "데이터 프로세싱 회로부"로 지칭될 수 있다는 것에 유의해야 한다. 그러한 데이터 프로세싱 회로부는 소프트웨어, 하드웨어, 또는 둘 모두로서 전체적으로 또는 부분적으로 구현될 수 있다. 더욱이, 도 1의 프로세서(12) 및 다른 관련 항목들은 단일의 내장된 프로세싱 모듈일 수 있거나 전자 디바이스(10) 내의 다른 요소들 중 임의의 요소 내에 전체적으로 또는 부분적으로 포함될 수 있다. 프로세서(12)는 범용 마이크로프로세서, 마이크로제어기, 디지털 신호 프로세서(DSP), 필드 프로그램가능 게이트 어레이(FPGA), 프로그램가능 로직 디바이스(PLD), 제어기, 상태 머신, 게이트 로직, 개별 하드웨어 컴포넌트, 전용 하드웨어 유한 상태 머신, 또는 정보의 계산 또는 기타 조작을 수행할 수 있는 임의의 기타 적합한 엔티티들의 임의의 조합으로 구현될 수 있다. 프로세서들(12)은 본 명세서에서 설명되는 다양한 기능들을 수행할 수 있다.
도 1의 전자 디바이스(10)에서, 프로세서(12)는 다양한 알고리즘들을 수행하기 위해 메모리(14) 및 비휘발성 저장소(16)와 동작가능하게 커플링될 수 있다. 프로세서들(12)에 의해 실행되는 그러한 프로그램들 또는 명령어들은 하나 이상의 유형의(tangible) 컴퓨터 판독가능 매체들을 포함하는 임의의 적합한 제조 물품에 저장될 수 있다. 유형의 컴퓨터 판독가능 매체들은, 개별적으로 또는 집합적으로, 명령어들 또는 루틴들을 저장하기 위해 메모리(14) 및/또는 비휘발성 저장소(16)를 포함할 수 있다. 메모리(14) 및 비휘발성 저장소(16)는 데이터 및 실행가능 명령어들을 저장하기 위한 임의의 적합한 제조 물품들, 예컨대, 랜덤 액세스 메모리, 판독 전용 메모리, 재기입가능 플래시 메모리, 하드 드라이브들, 및 광 디스크들을 포함할 수 있다. 부가적으로, 그러한 컴퓨터 프로그램 제품 상에서 인코딩된 프로그램들(예를 들어, 운영 체제)은 또한 전자 디바이스(10)가 다양한 기능들을 제공하는 것을 가능하게 하도록 프로세서(12)에 의해 실행될 수 있는 명령어들을 포함할 수 있다.
소정의 실시예들에서, 디스플레이(18)는 사용자들이 전자 디바이스(10) 상에서 생성되는 이미지들을 보는 것을 용이하게 할 수 있다. 일부 실시예들에서, 디스플레이(18)는, 전자 디바이스(10)의 사용자 인터페이스와의 사용자 상호작용을 용이하게 할 수 있는 터치 스크린을 포함할 수 있다. 더욱이, 일부 실시예들에서, 디스플레이(18)는 하나 이상의 액정 디스플레이들(LCD), 발광 다이오드(LED) 디스플레이들, 유기 발광 다이오드(OLED) 디스플레이들, 능동형 매트릭스 유기 발광 다이오드(AMOLED) 디스플레이들, 또는 이들 및/또는 다른 디스플레이 기술들의 일부 조합을 포함할 수 있다는 것이 이해되어야 한다.
전자 디바이스(10)의 입력 구조들(22)은 사용자가 전자 디바이스(10)와 상호작용하는 것(예를 들어, 볼륨 레벨을 증가 또는 감소시키기 위해 버튼을 누르는 것)을 가능하게 할 수 있다. I/O 인터페이스(24)는, 네트워크 및/또는 무선 인터페이스(26)가 그럴 수 있는 것처럼, 전자 디바이스(10)가 다양한 다른 전자 디바이스들과 인터페이싱할 수 있게 할 수 있다. 일부 실시예들에서, I/O 인터페이스(24)는 미국 캘리포니아주 쿠퍼티노 소재의 애플 인크에 의해 제공되는 라이트닝 커넥터(Lightning connector), USB(universal serial bus), 또는 다른 유사한 커넥터 및 프로토콜과 같은 표준 커넥터 및 프로토콜을 사용하여 콘텐츠 조작 및/또는 충전을 위한 하드와이어드(hardwired) 연결을 위한 I/O 포트를 포함할 수 있다. 네트워크 및/또는 무선 인터페이스(26)는, 예를 들어, BLUETOOTH® 네트워크와 같은 개인 영역 네트워크(PAN)를 위한, IEEE 802.11x 계열의 프로토콜들 중 하나(예컨대, WI-FI®)를 채용하는 네트워크와 같은 로컬 영역 네트워크(LAN) 또는 무선 로컬 영역 네트워크(WLAN)를 위한, 그리고/또는, 예를 들어, 3G(3rd generation) 셀룰러 네트워크, UMTS(universal mobile telecommunication system), 4G(4th generation) 셀룰러 네트워크, LTE®(long term evolution) 셀룰러 네트워크, LTE-LAA(long term evolution license assisted access) 셀룰러 네트워크, 5G(5th generation) 셀룰러 네트워크, 및/또는 NR(New Radio) 셀룰러 네트워크, 위성 네트워크 등을 포함하는 3GPP(Third Generation Partnership Project)에 관련된 임의의 표준과 같은 광역 네트워크(WAN)를 위한 하나 이상의 인터페이스들을 포함할 수 있다. 특히, 네트워크 인터페이스(26)는, 예를 들어, 밀리미터파(mmWave) 주파수 범위(예컨대, 24.25 내지 300 기가헤르츠(㎓))를 포함하는 5G 규격들의 릴리즈(Release)-15 셀룰러 통신 표준을 사용하기 위한 하나 이상의 인터페이스들을 포함할 수 있다. 전자 디바이스(10)의 네트워크 인터페이스(26)는 전술된 네트워크들(예를 들어, 5G, Wi-Fi, LTE-LAA 등)을 통한 통신을 허용할 수 있다.
네트워크 및/또는 무선 인터페이스(26)는 또한, 예를 들어, 브로드밴드 고정형 무선 액세스 네트워크들(예컨대, WIMAX®), 모바일 브로드밴드 무선 네트워크들(모바일 WIMAX®), 비동기식 디지털 가입자 라인들(예컨대, ADSL, VDSL), 디지털 비디오 브로드캐스팅-지상파(DVB-T®) 네트워크 및 그의 확장 DVB 핸드헬드(DVB-H®) 네트워크, 초광대역(UWB) 네트워크, 교류(AC) 전력 라인들 등을 위한 하나 이상의 인터페이스들을 포함할 수 있다.
예시된 바와 같이, 네트워크 및/또는 무선 인터페이스(26)는 송수신기(30)를 포함할 수 있다. 일부 실시예들에서, 송수신기(30)의 전부 또는 일부들은 프로세서(12) 내에 배치될 수 있다. 송수신기(30)는 하나 이상의 안테나들을 통한 다양한 무선 신호들의 송신 및 수신을 지원할 수 있다. 따라서, 송수신기는 송신기 및 수신기를 포함할 수 있다. 전자 디바이스(10)의 전원(29)은 재충전가능 리튬 폴리머(Li-poly) 배터리 및/또는 교류(AC) 전력 변환기와 같은 임의의 적합한 전원을 포함할 수 있다. 소정의 실시예들에서, 전자 디바이스(10)는 컴퓨터, 휴대용 전자 디바이스, 웨어러블 전자 디바이스, 또는 다른 유형의 전자 디바이스의 형태를 취할 수 있다.
도 2는 본 개시내용의 실시예들에 따른 도 1의 전자 디바이스(10)의 기능도이다. 도시된 바와 같이, 프로세서(12), 메모리(14), 송수신기(30), 송신기(52), 수신기(54), 및/또는 안테나들(55)(55A 내지 55N로 도시되고, 안테나(55)로 총칭됨)은 직접 또는 간접적으로 (예컨대, 다른 컴포넌트, 통신 버스, 네트워크를 통해) 서로 통신가능하게 커플링되어 서로 간에 데이터를 송신 및/또는 수신할 수 있다.
전자 디바이스(10)는 각각, 예를 들어, 네트워크(예컨대, 기지국들을 포함함) 또는 직접 연결을 통해 전자 디바이스(10)와 외부 디바이스 사이의 데이터의 송신 및 수신을 가능하게 하는 송신기(52) 및/또는 수신기(54)를 포함할 수 있다. 예시된 바와 같이, 송신기(52) 및 수신기(54)는 송수신기(30)로 조합될 수 있다. 전자 디바이스(10)는 또한 송수신기(30)에 전기적으로 커플링된 하나 이상의 안테나들(55A 내지 55N)을 가질 수 있다. 안테나들(55A 내지 55N)은 무지향성 또는 지향성 구성으로, 단일-빔, 이중-빔, 또는 다중-빔 배열 등으로 구성될 수 있다. 각각의 안테나(55)는 하나 이상의 빔들 및 다양한 구성들과 연관될 수 있다. 일부 실시예들에서, 안테나 그룹 또는 모듈의 안테나들(55A 내지 55N)의 다수의 안테나들은 각각의 송수신기(30)에 통신가능하게 커플링될 수 있고 각각은 보강 및/또는 상쇄 결합하여 빔을 형성할 수 있는 무선 주파수 신호들을 방출할 수 있다.
예시된 바와 같이, 전자 디바이스(10)의 다양한 컴포넌트들은 버스 시스템(56)에 의해 함께 커플링될 수 있다. 버스 시스템(56)은 예를 들어, 데이터 버스뿐만 아니라 데이터 버스에 부가하여, 전력 버스, 제어 신호 버스 및 상태 신호 버스를 포함할 수 있다. 전자 디바이스(10)의 컴포넌트들은 일부 다른 메커니즘을 사용하여 함께 커플링되거나 또는 서로에 대한 입력들을 수용 또는 제공할 수 있다.
도 1 및 도 2는 송수신기를 설명하지만, 본 명세서에서 논의된 바와 같은 n형 금속 산화물 반도체(NMOS) 로우 드롭아웃(LDO) 전압 레귤레이터는 전자 디바이스의 프로세서(12), 메모리(14), 저장소(16), 디스플레이(18), 입력 구조들(22), I/O 인터페이스(24), 전원(29) 등과 같은, 전자 디바이스의 임의의 적합한 부분의 일부일 수 있다는 것에 유의해야 한다. 특히, NMOS LDO는 개선된 전원 공급 제거비(PSRR), 개선된 노이즈 제거 및 개선된 대역폭을 지원하기 위해 전자 장치의 임의의 적합한 부분에 사용될 수 있다. 예를 들어, 본 명세서에서 논의된 NMOS LDO는 증폭기, 믹서, 송수신기, 데이터 변환기, 저잡음 증폭기 등에 배치될 수 있다.
도 3은 본 개시내용의 실시예들에 따른, 도 1의 전자 디바이스의 n형 금속 산화물 반도체(NMOS) 로우 드롭아웃(LDO) 전압 레귤레이터의 예시적인 1차-2차 아키텍처(100)의 회로도이다. 도 1 및/또는 도 2에 도시된 바와 같이, 아키텍처(100)는 프로세서(12), 네트워크 인터페이스(26), 송수신기(30), 송신기(52), 수신기(54), 및/또는 전원(29)의 일부와 같은, 전자 디바이스(10)의 임의의 적합한 컴포넌트에 사용될 수 있다. 추가적인 또는 대안적인 실시예들에서, 아키텍처(100)는 임의의 적합한 집적 회로, DSP, 범용 마이크로프로세서, 마이크로컨트롤러, FPGA, PLD, 및/또는 전자 디바이스(10)의 제어기에 포함될 수 있다. 도시된 바와 같이, 아키텍처(100)는 1차 NMOS LDO(102) 및 2차 NMOS LDO(104)를 포함한다. 2차 NMOS LDO(104)는 1차 NMOS LDO(102)와 실질적으로 유사할 수 있다. 아키텍처(100)는 단지 예일 뿐이며 많은 다른 아키텍처들이 가능할 수 있다는 것이 이해되어야 한다. 예를 들어, 아키텍처는 1차 NMOS LDO(102)에 커플링되는 다수의 2차 NMOS LDO들(104)을 포함할 수 있다.
아키텍처(100)는 1차 NMOS LDO(102) 및 2차 NMOS LDO(104)에 커플링되는 연산 증폭기(106)를 포함한다. 연산 증폭기(106)는 기준 전압(Vref)을 1차 NMOS LDO(102) 및 2차 NMOS LDO(104)에 제공할 수 있다. 1차 NMOS LDO(102)는 다수의 n형 트랜지스터들(114, 120, 122) 및 p형 트랜지스터(118)를 포함할 수 있다. 연산 증폭기(106)는 기준 전압(Vref)을 트랜지스터(118)의 게이트에 제공할 수 있다. 전류 소스(110)는 트랜지스터(114)의 게이트 및 트랜지스터(120)의 드레인에 커플링된다. 트랜지스터(114)의 게이트는 또한 트랜지스터(120)의 드레인에 커플링된다. 트랜지스터(114)의 소스는 트랜지스터(118)의 소스에, 그리고 피드백 루프의 하나 이상의 저항들(124, 126)에 저항들(124, 126) 사이에 배치된 노드(128)를 통해 커플링된다. 트랜지스터(118)의 드레인은 트랜지스터(122)의 드레인 및 게이트에 커플링될 수 있다. 트랜지스터(118)의 드레인은 또한 트랜지스터(120)의 게이트에 커플링될 수 있다. 트랜지스터(120)의 소스 및 트랜지스터(122)의 소스는 접지에 커플링될 수 있다. 아키텍처(100)는 단지 예일 뿐이며, 상이한 전도 유형들을 갖는 트랜지스터들의 상이한 배열들(예컨대, n형 대 p형)이 가능할 수 있다는 것에 유의해야 한다.
트랜지스터(114)는 고압(HV)(112) 및 전류 소스(110)에 기초하여 피드백 루프의 하나 이상의 저항들(124, 126)을 저전압(LV)(108)에 선택적으로 커플링할 수 있다. 저항들(124, 126)은 저항성 전압 분배기를 형성할 수 있고, 1차 NMOS LDO(102)의 출력 전압을 결정하는 데 사용될 수 있다. 트랜지스터(118)는 연산 증폭기(106)로부터의 기준 전압(Vref)에 기초하여 트랜지스터들(120, 122)을 저전압(108)에 선택적으로 커플링할 수 있다.
2차 NMOS LDO(104)는 다수의 n형 트랜지스터들(138, 140, 142) 및 p형 트랜지스터(136)를 포함할 수 있다. 연산 증폭기(106)는 기준 전압(Vref)을 트랜지스터(136)의 게이트에 제공할 수 있다. 전류 소스(134)는 트랜지스터(138)의 게이트 및 트랜지스터(140)의 드레인에 커플링된다. 트랜지스터(138)의 게이트는 또한 트랜지스터(140)의 드레인에 커플링된다. 트랜지스터(138)의 소스는 트랜지스터(136)의 소스에 커플링된다. 트랜지스터(136)의 드레인은 트랜지스터(142)의 드레인 및 게이트에 커플링될 수 있다. 트랜지스터(136)의 드레인은 또한 트랜지스터(140)의 게이트에 커플링될 수 있다. 트랜지스터(140)의 소스 및 트랜지스터(142)의 소스는 접지에 커플링될 수 있다. 2차 NMOS LDO(104)의 출력(146)은 트랜지스터(138)의 소스와 트랜지스터(136)의 소스 사이에서 측정될 수 있다.
아키텍처(100)는 노이즈 필터(154)를 포함할 수 있다. 노이즈 필터(154)는 1차 NMOS LDO(102)와 2차 NMOS LDO(104) 사이에 배치되는 저항(130)을 포함할 수 있다. 노이즈 필터(154)는 또한 저항(130)에 커플링되는 커패시터(132)를 포함할 수 있다. 조합하여, 저항(130) 및 커패시터(132)는 연산 증폭기(106)로부터의 기준 전압(Vref)으로부터 노이즈를 필터링할 수 있다. 다른 노이즈 필터링 기술들 및 장치가 기준 전압(Vref)으로부터 노이즈를 필터링하는 데 사용될 수 있다는 것이 이해되어야 한다.
1차 NMOS LDO(102)는 전류 소스(110)와 트랜지스터(114) 사이에 배치되고 그에 커플링되는 보상 커패시터(116)를 포함한다. 보상 커패시터(116)는 1차 NMOS LDO(102)의 주극점을 생성할 수 있다. 주극점은 NMOS LDO의 크기 곡선의 기울기가 약 20 dB/데케이드 만큼 감소하는 주파수를 지칭할 수 있다(예컨대, 전압 이득은 주파수가 데케이드(10배)로 증가할 때마다 10배(이전 값의 1/10)만큼 떨어진다). 보상 커패시터(116)의 크기는 (예컨대, 아래에서 논의되는 바와 같은 PMOS LDO의 보상 커패시터에 비해) 작을 수 있고, 따라서 NMOS LDO(102)의 증가된 대역폭을 제공할 수 있다. 2차 NMOS LDO(104)는 또한 2차 NMOS LDO(104)의 각자의 전류 소스(134)와 트랜지스터(138) 사이에 배치되고, 그에 커플링되는 보상 커패시터(150)를 포함할 수 있다. 2차 NMOS LDO(104)의 보상 커패시터(150)는 1차 NMOS LDO(102)의 보상 커패시터(116)와 실질적으로 동일하게 기능할 수 있다.
트랜지스터(138)를 통한 전류(152)는 부하 전류(IL)와 정지 전류(quiescent current)(IQ)의 합과 동일할 수 있다. 정지 전류(IQ)는 NMOS LDO(104)의 입력 전류와 NMOS LDO(104)의 출력 전류 사이의 차이의 이유가 될 수 있다. 일부 경우들에서, 부하 전류는 정지 전류(IQ)보다 약 10 내지 100배의 범위, 예컨대, 약 80배 더 클 수 있다. 유리하게는, NMOS 패스 트랜지스터(138)는 낮은 임피던스와 함께, 공급 노이즈의 높은 제거를 제공한다. 또한, NMOS 패스 트랜지스터(138)는 부하 전류(IL)로 인해 낮은 출력 임피던스를 가질 수 있다. NMOS 패스 트랜지스터(138)의 높은 이득은 전력 낭비(예컨대, 과도한 소비) 없이 LDO의 높은 PSRR을 달성하는 데 사용될 수 있다.
도 4a는 본 개시내용의 실시예들에 따른, 도 1의 전자 디바이스의 예시적인 p형 금속 산화물 반도체(PMOS) 로우 드롭아웃(LDO) 전압 레귤레이터(170)의 회로도이다. 도시된 바와 같이, PMOS LDO(170)는 다수의 p형 트랜지스터들(138, 136)을 포함한다. 제1 트랜지스터(138)는 고전압(112)에 적어도 부분적으로 기초하여 PMOS LDO(170)의 출력(172)을 저전압 LV(108)에 선택적으로 커플링할 수 있다. 제1 트랜지스터(138)의 드레인과 게이트 사이에 기생 커패시턴스(176)가 존재할 수 있다. 추가적으로, 용량성 부하(144)가 출력(172)에 존재할 수 있다. 제2 트랜지스터(136)는 PMOS LDO(170)의 입력에 기초하여 피드백 루프를 제3 트랜지스터(174)를 통해 저전압 LV(108)에 선택적으로 커플링할 수 있다.
도시된 바와 같이, 트랜지스터(178)의 게이트는 전류 소스(134)와 트랜지스터(174)의 드레인에 커플링된다. 트랜지스터(178)의 소스는 기생 커패시턴스(176)를 통해 트랜지스터(178)의 게이트에 커플링될 수 있다. 트랜지스터(178)의 드레인은 트랜지스터(136)의 소스에 커플링된다. 트랜지스터(136)의 드레인 및 트랜지스터(174)의 소스는 접지에 커플링된다. PMOS LDO(170)의 출력(172)은 트랜지스터(178)의 드레인과 트랜지스터(136)의 소스 사이에서 측정될 수 있다.
PMOS LDO(170)의 PSRR은 입력 신호의 주파수에 기초하여 상이하게 결정될 수 있다. 예를 들어, 주파수가 주극점의 주파수 이하인 경우, PMOS LDO의 PSRR은 제1 전달 함수에 의해 결정될 수 있다:
여기서, 
은 부하(180)에 공급되는 전압이고, 
는 PMOS LDO(170)의 공급 전압이고, 
는 p형 트랜지스터(178)에 걸친 이득이고, 
은 PMOS LDO(170)의 출력 저항이다. 주파수가 주극점보다 큰 경우, PMOS LDO의 PSRR은 제2 전달 함수에 의해 결정될 수 있다:
여기서, 
는 트랜지스터(178)의 드레인과 소스 사이의 "드레인 소스 온(on)-저항" 또는 전체 저항이다. PMOS LDO(170)의 비-주극점은 정지 전류(IQ)에 의해 결정될 수 있다.
동작 시, 트랜지스터(138)는 부하(144)에 출력 전류를 제공할 수 있다. 일부 실시예들에서, 부하 전류는 대략 2 mA 내지 대략 25 mA, 예컨대 대략 10 mA일 수 있다. 트랜지스터(136)는 낮은 임피던스를 제공하고, PMOS LDO(170)의 입력의 공급 노이즈를 억제하기 위해 루프 이득을 생성할 수 있다. 그렇게 함으로써, 트랜지스터(136)는 대략 0.5 mA를 소비할 수 있다. 그러나, PMOS LDO(170)는 충분한 전원 공급 제거비(PSRR) 또는 공급 노이즈의 감소를 제공하지 않을 수 있다. 전원 공급 제거비(PSRR)는 입력 전력 변화들을 억제하기 위한 LDO의 능력을 지칭할 수 있다. PMOS LDO(170)는 또한 전자 디바이스(10)의 다양한 집적 회로들 상에서 비교적 큰 물리적 영역을 소비할 수 있다.
도 4b는 본 개시내용의 실시예들에 따른, 도 3의 n형 금속 산화물 반도체(NMOS) 로우 드롭아웃(LDO)(102, 104)의 회로도이다. NMOS LDO(102, 104)는 도 4a의 PMOS LDO(170)와 유사할 수 있다. 그러나, NMOS LDO(102, 104)는 n형 트랜지스터들(138, 140, 142) 및 보상 커패시터(150)를 포함한다. NMOS LDO는 또한 트랜지스터들(138, 142) 사이에 배치되고 그에 커플링되는 p형 트랜지스터(136)를 포함할 수 있다. 트랜지스터(138)는 도 4a의 PMOS LDO(170)의 트랜지스터(178)의 부하 전류와 유사한 부하 전류를 선택적으로 제공할 수 있다. 그러나, 트랜지스터(138)는 PMOS LDO(170)의 트랜지스터(178)에 비해 낮은 출력 임피던스를 가질 수 있다. 따라서, NMOS LDO(102, 104)의 임피던스는 도 4a의 PMOS LDO(170)의 임피던스보다 작을 수 있다. 유리하게는, NMOS LDO(102, 104)의 더 낮은 임피던스가 증가된 대역폭을 초래할 수 있다.
도 3과 관련하여 전술한 바와 같이, 전류 소스(134)는 트랜지스터(138)의 게이트 및 트랜지스터(140)의 드레인에 커플링된다. 트랜지스터(138)의 게이트는 또한 트랜지스터(140)의 드레인에 커플링된다. 트랜지스터(138)의 소스는 트랜지스터(136)의 소스에 커플링된다. 트랜지스터(136)의 드레인은 트랜지스터(142)의 드레인 및 게이트에 커플링될 수 있다. 트랜지스터(136)의 드레인은 또한 트랜지스터(140)의 게이트에 커플링될 수 있다. 트랜지스터(140)의 게이트는 트랜지스터(142)의 게이트에 커플링될 수 있다. 트랜지스터(140)의 소스 및 트랜지스터(142)의 소스는 접지에 커플링될 수 있다. NMOS LDO(102, 104)의 출력(192)은 도 3의 출력(146)에 대응할 수 있고 트랜지스터(138)의 소스와 트랜지스터(136)의 소스 사이에서 측정될 수 있다.
전술한 바와 같이, 보상 커패시터(150)는 NMOS LDO(102, 104)의 주극점을 생성할 수 있다. 또한, 보상 커패시터(150)는 도 4a의 PMOS LDO(170)와 비교하여 NMOS LDO(102, 104)의 물리적 크기를 증가시킬 수 있다. 그러나, 보상 커패시터(150)의 커패시턴스, 및 따라서 물리적 크기는 NMOS LDO(102, 104)의 주극점이 PMOS LDO(170)의 주극점보다 작을 때 감소될 수 있다.
도 4a의 PMOS LDO(170)와 관련하여 논의된 바와 같이, NMOS LDO(102, 104)의 PSRR은 입력 신호의 주파수에 기초하여 상이하게 계산될 수 있다. 예를 들어, 주파수가 NMOS LDO(102, 104)의 주극점보다 작을 경우, NMOS LDO(102, 104)의 PSRR은 전달 함수에 의해 계산될 수 있다:
여기서, 
은 n형 트랜지스터(138)에 걸친 이득이고, 
는 p형 트랜지스터(136)에 걸친 이득이고, 
는 트랜지스터(178)의 드레인과 소스 사이의 "드레인 소스 온-저항" 또는 전체 저항이고, 
은 NMOS LDO(102, 104)의 출력 저항이다. 따라서, 주극점보다 작은 주파수에서의 NMOS LDO(102, 104)의 PSRR은 (상기 수학식 1에 의해 도시된 바와 같이) 
배만큼 PMOS LDO(170)의 PSRR에 걸쳐 향상된다. 이러한 방식으로, NMOS LDO(102, 104)는 3 dB 대역폭 내에서 더 높은 공급 제거를 달성할 수 있다.
주파수가 주극점보다 큰 경우, NMOS LDO(104)의 PSRR은 전달 함수에 의해 결정될 수 있다:
따라서, 주극점보다 큰 주파수에서의 NMOS LDO(102, 104)의 PSRR은 (상기 수학식 4에 의해 도시된 바와 같이) 
배만큼 PMOS LDO(170)의 PSRR에 걸쳐 향상된다.
NMOS LDO(102, 104)의 비-주극점은 부하 전류(IL)에 의해 결정될 수 있다. 즉, NMOS LDO(102, 104)는 폐쇄 루프 대역폭을 개선하고 더 높은 주파수들(예컨대, 주극점보다 큰 주파수들)에서의 공급 노이즈를 억제하기 위해, (PMOS LDO(170)의 정지 전류(IQ)보다는) 로드 전류(IL)를 사용할 수 있다. 또한, NMOS LDO(102, 104)에서의 공급 노이즈는 n형 패스 트랜지스터(138)의 드레인을 변조하는 한편, PMOS LDO(170)에서의 공급 노이즈는 p형 패스 트랜지스터(178)의 소스를 변조한다.
유리하게는, NMOS LDO(104)의 임피던스는 PMOS LDO(170)의 임피던스보다 작을 수 있다. 따라서, NMOS LDO(104)의 대역폭은 PMOS LDO(170)의 대역폭에 비해 개선될 수 있다. NMOS LDO(104)의 대역폭은 NMOS LDO(104)의 더 작은 보상 커패시터(150)로 인해 더 개선될 수 있다. 일부 경우들에서, NMOS LDO(102, 104)의 보상 커패시터(150)는 PMOS LDO(170)의 보상 커패시터보다 3 내지 5배 더 작을 수 있다.
일부 동작 주파수들에서, NMOS LDO(102, 104)의 노이즈 제거는 PMOS LDO(170)의 노이즈 제거보다 크게 개선될 수 있다. 예를 들어, NMOS LDO(102, 104)는 PMOS LDO(170)에서 약 25 퍼센트 내지 약 50 퍼센트의 범위보다 크게 개선된 노이즈 제거를 제공할 수 있다. 일부 동작 주파수들에서, NMOS LDO(102, 104)의 노이즈 제거는 PMOS LDO(170)의 노이즈 제거와 유사할 수 있다. 다시 말해서, NMOS LDO(102, 104)는 PMOS LDO(170)에 비해 노이즈 제거를 적어도 유지할 수 있다.
도 5는 본 개시내용의 실시예들에 따른, 도 4a의 PMOS LDO(170)와 도 4b의 NMOS LDO(104)의 전원 공급 제거비(PSRR)의 비교를 예시한 그래프(200)이다. 도시된 바와 같이, 그래프(200)는 도 4a의 PMOS LDO(170)에 대한 전원 공급 제거비(PSRR)(202) 및 도 4b의 NMOS LDO(104)에 대한 PSRR(204)를 예시한다. 일례로서, PMOS LDO(170) 및 NMOS LDO(104)의 주극점은 제1 주파수(f1)에 있을 수 있다. 따라서, PMOS LDO(170) 및 NMOS LDO(102, 104)의 PSRR은 주극점 아래의 주파수 범위(206) 및 주극점 위의 주파수 범위(208)에 대해 상이할 수 있다. 일부 경우들에서, 제1 주파수(f1)는 약 100 ㎑일 수 있다. PMOS LDO(170) 및 NMOS LDO(104)의 제2 극의 제2 주파수(f2)는 약 1 ㎒ 일 수 있다.
그래프(200)는 PSRR 값이 음수이기 때문에 NMOS LDO(104)의 PSRR(204)이 PMOS LDO(170)의 PSRR(202) 아래에 도시한다. 따라서, NMOS LDO(104)의 PSRR(204)이 PMOS LDO(170)의 PSRR(202) 아래에 있더라도, PSRR(204)이 추가적인 제거를 제공하기 때문에 제거가 증가된다. 따라서, 주극점보다 낮은 주파수(예컨대, 제1 주파수(f1)보다 작음)에 대해, NMOS LDO의 PSRR(204)은 PMOS LDO(170)의 PSRR(202)보다 약 30 dB만큼 크게 개선된다. 주극점보다 높은 주파수(예컨대, 제1 주파수(f1)보다 큼)에 대해, NMOS LDO의 PSRR(204)은 PMOS LDO(170)의 PSRR(202)보다 약 20 dB만큼 크게 개선된다.
도 6은 본 개시내용의 실시예들에 따른, 소스 팔로워(234)를 갖는 도 4b의 NMOS LDO(102, 104)의 회로도(220)이다. 소스 팔로워(234)를 갖는 NMOS LDO(102, 104)는 도 4b의 102, 104의 NMOS LDO보다 PSRR을 더 증가시킬 수 있다. 그러나, 도 6의 소스 팔로워(234)를 갖는 NMOS LDO(102, 104)는 도 4b의 NMOS LDO(102, 104)보다 더 많은 전력을 소비할 수 있다. 따라서, 도 6에 도시된 소스 팔로워(234)를 갖는 NMOS LDO(102, 104)는 더 높은 PSRR이 요구될 때 제한된 애플리케이션들에서 사용될 수 있다.
소스 팔로워(234)(예컨대, 버퍼)는 버퍼 트랜지스터(224)에 커플링된 전류 소스(222)를 포함한다. 버퍼 트랜지스터(224)의 드레인은 접지에 커플링되고, 버퍼 트랜지스터(224)의 소스는 트랜지스터(138)의 게이트 및 전류 소스(222)에 커플링된다. 버퍼 트랜지스터(224)의 게이트는 전류 소스(134) 및 트랜지스터(140)의 드레인에 커플링된다. 전류 소스는 또한 트랜지스터(138)의 게이트에 커플링된다. 트랜지스터(138)의 소스는 트랜지스터(136)의 소스 및 NMOS LDO(220)의 출력(228)에 커플링된다. 트랜지스터(136)의 드레인은 트랜지스터(142)의 드레인 및 게이트에 커플링된다. 트랜지스터(136)의 드레인은 또한 트랜지스터(140)의 게이트에 커플링된다. 트랜지스터(140)의 소스 및 트랜지스터(142)의 소스는 접지에 커플링된다. 도시된 바와 같이, 버퍼 트랜지스터(224)는 p형 트랜지스터이다.
도시된 바와 같이, 전류 소스(222) 및 버퍼 트랜지스터(224)는 n형 트랜지스터(138)와 보상 커패시터(226) 사이에 배치된다. 이러한 방식으로, 소스 팔로워(234)의 전류 소스(222) 및 버퍼 트랜지스터(224)는 트랜지스터(138)의 게이트에 커플링된 노드(230)에서의 공급 노이즈를 대략 
배 만큼 감소시키며, 여기서, 
은 n형 패스 트랜지스터(138)의 이득이다. 노드(230)에서의 노이즈는 다음에 의해 결정될 수 있다:
여기서, 
는 트랜지스터(138)에 걸친 기생 커패시턴스의 커패시턴스이다. 즉, 도 6의 소스 팔로워(234)는 트랜지스터(138)의 게이트에서의 임피던스를 감소시키며, 이는 NMOS LDO(102, 104)의 출력(228)에 대한 기생 커패시턴스(Cp) 노이즈 커플링을 감소시킨다. 일부 경우들에서, 도 6의 NMOS LDO(102, 104)의 소스 팔로워(234)는 NMOS LDO(102, 104)의 PSRR을 약 10 dB만큼 감소시킨다.
도 7은 본 개시내용의 실시예들에 따른, 도 4b의 NMOS LDO(102, 104)와 도 6의 소스 팔로워(234)를 갖는 NMOS LDO(102, 104)의 전원 공급 제거비(PSRR)의 비교를 예시한 그래프(250)이다. 도시된 바와 같이, 그래프(250)는 도 4b의 NMOS LDO(102, 104)의 PSRR(204) 및 도 6의 소스 팔로워(234)를 갖는 NMOS LDO(102, 104)의 PSRR(254)을 예시한다. 일례로서, NMOS LDO(102, 104)의 주극점은 제1 주파수(f1)에 있을 수 있다. 일부 경우들에서, 제1 주파수(f1)는 약 100 ㎑일 수 있다. 비-주극점은 예를 들어 약 1 ㎒의 제2 주파수(f2)에 있을 수 있다.
그래프(250)에 도시된 바와 같이, 도 6의 소스 팔로워(234)를 갖는 NMOS LDO(102, 104)의 PSRR(254)은 도 4b의 NMOS LDO(102, 104)의 PSRR(204)보다 약 10 dB만큼 작다. 즉, 소스 팔로워(234)를 갖는 NMOS LDO(102, 104)의 PSRR(254)은 도 4b의 NMOS LDO(102, 104)의 PSRR보다 약 10 dB만큼 크게 개선된다. 일부 경우들에서, NMOS LDO(102, 104)의 피크 PSRR 주파수는 도 6의 추가된 소스 팔로워(234)로 인해 약 1.5배만큼 증가될 수 있다.
도 8은 본 개시내용의 실시예들에 따른, 1차 NMOS LDO(282)(예컨대, 도 3 및 도 4b의 NMOS LDO(102, 104))가 다수의 2차 NMOS LDO들(284)(예컨대, 도 3 및 도 4b의 NMOS LDO(102, 104))을 독립적으로 제어하기 위한 예시적인 아키텍처(280)의 회로도이다. 도시된 바와 같이, 1차 NMOS LDO(282)는 다수의 2차 NMOS LDO들(284)에 커플링된다. 일부 경우들에서, 아키텍처(280)는 도 3의 아키텍처(100)와 실질적으로 유사할 수 있다. 2차 NMOS LDO들(예컨대, 2차(1, 2, … N))(284)은 도 3 및 도 4b의 NMOS LDO들(102, 104)과 실질적으로 유사할 수 있다. 그러나, 1차 NMOS LDO(282)는 연산 증폭기(106)의 출력에 커플링된 저항(288) 및 전류 소스(290)를 포함한다. 도시된 바와 같이, 저항(288)은 연산 증폭기(106)의 출력과 트랜지스터(118)의 게이트에 커플링된다. 추가적인 2차 NMOS LDO(286)의 입력은 저항(288)과 전류 소스(290) 사이에 탭핑될 수 있다.
추가적인 2차 NMOS LDO(예컨대, 2차(N+1))(286)는 도 3 및 도 4b의 NMOS LDO들(102, 104)과 실질적으로 유사할 수 있다. 그러나, 추가적인 2차 NMOS LDO(286)는 트랜지스터(138)의 드레인에 커플링된 저항(292) 및 커패시터(294)를 포함한다. 저항(292) 및 커패시터(294)는 1차 NMOS LDO(282)로부터의 입력 전압의 노이즈를 감소시키기 위해 공급 필터로서 역할을 할 수 있다.
추가적인 2차 NMOS LDO(286)는 저항(288)과 전류 소스(290) 사이에서 1차 NMOS LDO(282)에 커플링된다. 저항(130) 및 커패시터(132)를 포함하는 노이즈 필터(154)는 1차 NMOS LDO(282)와 추가적인 2차 NMOS LDO(286) 사이에 배치될 수 있다. 추가적인 2차 NMOS LDO(286)의 입력 전압은 연산 증폭기(106)의 출력 전압(예컨대, Vb)에서 저항(288)의 저항 및 전류 소스(290)에 의해 제공되는 전류에 기초하여 결정된 전압을 뺀 전압일 수 있다. 즉, 1차 NMOS LDO(282)는, 2차 NMOS LDO들(284, 286)을 1차 NMOS LDO(282)에 커플링하는 데 사용되는 저항 및 전류를 조정함으로써 다양한 2차 NMOS LDO들(284, 286)에 상이한 입력 전압들을 제공할 수 있다. 이러한 방식으로, 2차 NMOS LDO들(284, 286)의 입력 전압들은 1차 NMOS LDO(282)에 커플링된 각자의 전류 소스를 통한 전류를 조정함으로써 독립적으로 제어될 수 있다.
또한, 각각의 2차 NMOS LDO들(284, 286)의 입력은 저항(130) 및 커패시터(132)와 같은 저항 및 커패시터를 포함하는 노이즈 필터(154)를 통해 별개의 노이즈 필터링을 가질 수 있다. 추가적인 2차 NMOS LDO(286)의 입력 전압은 또한 추가적인 2차 NMOS LDO(286)의 출력 전압(296)을 제어할 수 있다. 따라서, 추가적인 2차 NMOS LDO(286)에 대한 입력 전압을 감소시킴으로써, 1차 NMOS LDO(282)는 추가적인 2차 NMOS LDO(286)의 출력 전압(296)을 감소시킬 수 있다. 따라서, 1차 NMOS LDO(282)는 2차 NMOS LDO들(284, 286)의 다수의 출력 전압 레벨들을 지원할 수 있다.
위에서 설명된 특정 실시예들은 예로서 도시되었으며, 이들 실시예들은 다양한 변경들 및 대안적인 형태들을 받아들일 수 있다는 것이 이해되어야 한다. 청구항들은 개시된 특정 형태들로 한정되는 것이 아니라, 오히려 본 개시내용의 기술적 사상 및 범주 내에 속하는 모든 변경들, 등가물들, 및 대안들을 커버하도록 의도된다는 것이 추가로 이해되어야 한다.
본 명세서에서 제시되고 청구된 기법들은 본 기술 분야를 명백히 개선시키고 그러므로 추상적이거나 무형이거나 순수하게 이론적이지 않은 실용적인 속성의 물질적인 대상들 및 구체적인 예들을 참조하고 그에 적용된다. 추가적으로, 본 명세서의 말단에 첨부된 임의의 청구항들이 "[기능]을 [수행]하기 위한 수단..." 또는 "[기능]을 [수행]하기 위한 단계..."로 지정된 하나 이상의 요소들을 포함하면, 그러한 요소들이 35 U.S.C. 112(f) 하에서 해석될 것이라고 의도된다. 그러나, 임의의 다른 방식으로 지정된 요소들을 포함하는 임의의 청구항들에 대해, 그러한 요소들이 35 U.S.C. 112(f) 하에서 해석되지 않을 것이라고 의도된다.
개인 식별가능 정보의 사용은 사용자들의 프라이버시를 유지하기 위한 산업 또는 정부 요구사항들을 충족시키거나 초과하는 것으로 일반적으로 인식되는 프라이버시 정책들 및 관례들을 따라야 하는 것이 잘 이해된다. 특히, 개인 식별가능 정보 데이터는 의도하지 않은 또는 인가되지 않은 액세스 또는 사용의 위험성들을 최소화하도록 관리되고 처리되어야 하며, 인가된 사용의 성질은 사용자들에게 명확히 표시되어야 한다.
Claims (20)
- 로우 드롭아웃(low dropout) 전압 레귤레이터로서,
전류 소스;
상기 전류 소스에 커플링되는 게이트, 및 제2 전도 유형의 제2 트랜지스터의 제2 소스에 커플링되는 제1 소스를 갖는 제1 전도 유형의 제1 트랜지스터;
상기 제1 트랜지스터의 상기 게이트에 커플링되는 드레인을 갖는 상기 제2 트랜지스터; 및
상기 전류 소스, 상기 제1 트랜지스터의 상기 게이트, 및 상기 제2 트랜지스터의 상기 드레인에 커플링되는 보상 커패시터를 포함하는, 로우 드롭아웃 전압 레귤레이터. - 제1항에 있어서, 상기 제2 트랜지스터의 상기 드레인에 커플링되는 제2 드레인을 갖는, 상기 제1 전도 유형의 추가적인 트랜지스터를 포함하는, 로우 드롭아웃 전압 레귤레이터.
- 제2항에 있어서, 상기 제2 트랜지스터 및 상기 추가적인 트랜지스터는 상기 로우 드롭아웃 전압 레귤레이터의 전류에 대한 피드백 루프를 제공하는, 로우 드롭아웃 전압 레귤레이터.
- 제1항에 있어서,
추가적인 전류 소스; 및
상기 제1 트랜지스터의 상기 게이트 및 상기 추가적인 전류 소스에 커플링되는 제3 소스를 갖는 버퍼 트랜지스터를 포함하며, 상기 버퍼 트랜지스터는 접지에 커플링되는 제2 드레인을 갖는, 로우 드롭아웃 전압 레귤레이터. - 제4항에 있어서, 상기 추가적인 전류 소스 및 상기 버퍼 트랜지스터는 상기 로우 드롭아웃 전압 레귤레이터의 전원 공급 제거비(power supply rejection ratio)를 개선하는, 로우 드롭아웃 전압 레귤레이터.
- 제1항에 있어서, 상기 제2 트랜지스터의 제2 게이트에 커플링되는 저항 및 추가적인 전류 소스를 포함하는, 로우 드롭아웃 전압 레귤레이터.
- 제6항에 있어서, 상기 저항 및 상기 추가적인 전류 소스는 감소된 출력 전압을 2차 로우 드롭아웃 전압 레귤레이터에 제공하도록 구성되는, 로우 드롭아웃 전압 레귤레이터.
- 제7항에 있어서, 상기 저항 및 상기 추가적인 전류 소스는 저항-커패시터 필터를 포함하는 노이즈 필터에 커플링되는, 로우 드롭아웃 전압 레귤레이터.
- 로우 드롭아웃 전압 레귤레이터로서,
제1 전류 소스;
상기 제1 전류 소스에 커플링되는 보상 커패시터;
제1 게이트, 제1 소스, 및 제1 드레인을 갖는 버퍼 트랜지스터 - 상기 제1 게이트는 상기 보상 커패시터에 커플링됨 -;
상기 제1 소스에 커플링되는 제2 전류 소스;
제2 게이트, 제2 소스, 및 제2 드레인을 갖는 n형 트랜지스터 - 상기 제2 게이트는 상기 제2 전류 소스 및 상기 버퍼 트랜지스터의 상기 제1 소스에 커플링되고, 상기 제2 소스는 출력에 커플링됨 -;
상기 출력에 커플링되는 제3 소스, 및 상기 버퍼 트랜지스터의 상기 제1 게이트에 커플링되는 제3 드레인을 갖는 p형 트랜지스터를 포함하는, 로우 드롭아웃 전압 레귤레이터. - 제9항에 있어서, 상기 버퍼 트랜지스터 및 상기 제2 전류 소스는 소스 팔로워(source follower)를 포함하는, 로우 드롭아웃 전압 레귤레이터.
- 제10항에 있어서, 상기 소스 팔로워는 상기 로우 드롭아웃 전압 레귤레이터의 전원 공급 제거비를 개선하는, 로우 드롭아웃 전압 레귤레이터.
- 제9항에 있어서, 상기 n형 트랜지스터의 임피던스는 상기 p형 트랜지스터의 임피던스보다 작은, 로우 드롭아웃 전압 레귤레이터.
- 제9항에 있어서, 상기 p형 트랜지스터의 상기 제3 드레인에 커플링되는 제4 드레인을 갖는 추가적인 n형 트랜지스터를 포함하는, 로우 드롭아웃 전압 레귤레이터.
- 제13항에 있어서, 상기 p형 트랜지스터 및 상기 추가적인 n형 트랜지스터는 상기 버퍼 트랜지스터를 통해 상기 로우 드롭아웃 전압 레귤레이터의 전류에 대한 피드백 루프를 제공하는, 로우 드롭아웃 전압 레귤레이터.
- 전자 디바이스로서,
1차 로우 드롭아웃 전압 레귤레이터 - 상기 1차 로우 드롭아웃 전압 레귤레이터는,
제1 전류 소스,
상기 제1 전류 소스에 커플링되는 제1 게이트, 및 출력에 커플링되는 제1 소스를 갖는 n형 트랜지스터, 및
상기 n형 트랜지스터의 제1 소스에 커플링되는 제2 소스, 및 상기 n형 트랜지스터의 상기 제1 게이트에 커플링되는 제1 드레인을 갖는 p형 트랜지스터를 포함함 -; 및
저항 및 제2 전류 소스를 통해 상기 1차 로우 드롭아웃 전압 레귤레이터에 커플링되는 2차 로우 드롭아웃 전압 레귤레이터를 포함하며, 상기 제2 전류 소스는 상기 1차 로우 드롭아웃 전압 레귤레이터로부터의 상기 2차 로우 드롭아웃 전압 레귤레이터의 입력 전압을 제어하도록 구성되는, 전자 디바이스. - 제15항에 있어서, 상기 1차 로우 드롭아웃 전압 레귤레이터는 상기 제1 전류 소스, 상기 n형 트랜지스터의 상기 제1 게이트 및 상기 p형 트랜지스터의 상기 제1 드레인에 커플링되는 보상 커패시터를 포함하는, 전자 디바이스.
- 제16항에 있어서, 상기 2차 로우 드롭아웃 전압 레귤레이터는,
제3 전류 소스,
상기 제3 전류 소스에 커플링되는 제2 게이트, 및 추가적인 출력에 커플링되는 제3 소스를 갖는 추가적인 n형 트랜지스터, 및
상기 추가적인 n형 트랜지스터의 상기 제3 소스에 커플링되는 제4 소스, 및 상기 추가적인 n형 트랜지스터의 상기 제2 게이트에 커플링되는 제2 드레인을 갖는 추가적인 p형 트랜지스터를 포함하는, 전자 디바이스. - 제15항에 있어서, 상기 저항 및 제2 전류 소스는 상기 2차 로우 드롭아웃 전압 레귤레이터의 입력 전압을 감소시키도록 구성되는, 전자 디바이스.
- 제15항에 있어서, 상기 2차 로우 드롭아웃 전압 레귤레이터는,
상기 n형 트랜지스터의 제2 드레인에 커플링되는 추가적인 저항, 및
상기 저항 및 상기 제2 드레인에 커플링되는 커패시터를 포함하며, 상기 추가적인 저항 및 상기 커패시터는 상기 2차 로우 드롭아웃 전압 레귤레이터에 대한 입력 필터를 포함하는, 전자 디바이스. - 제15항에 있어서, 제2 저항 및 제3 전류 소스를 통해 상기 1차 로우 드롭아웃 전압 레귤레이터에 커플링되는 추가적인 로우 드롭아웃 전압 레귤레이터를 포함하며, 상기 제3 전류 소스는 상기 1차 로우 드롭아웃 전압 레귤레이터로부터의 상기 추가적인 로우 드롭아웃 전압 레귤레이터의 입력 전압을 제어하도록 구성되는, 전자 디바이스.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US17/483,005 | 2021-09-23 | ||
| US17/483,005 US11906998B2 (en) | 2021-09-23 | 2021-09-23 | NMOS super source follower low dropout regulator |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20230043047A true KR20230043047A (ko) | 2023-03-30 |
Family
ID=85571687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020220108496A KR20230043047A (ko) | 2021-09-23 | 2022-08-29 | Nmos 슈퍼 소스 팔로워 로우 드롭아웃 레귤레이터 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US11906998B2 (ko) |
| KR (1) | KR20230043047A (ko) |
| CN (1) | CN115857596A (ko) |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6639390B2 (en) * | 2002-04-01 | 2003-10-28 | Texas Instruments Incorporated | Protection circuit for miller compensated voltage regulators |
| US9753474B2 (en) * | 2014-01-14 | 2017-09-05 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Low-power low-dropout voltage regulators with high power supply rejection and fast settling performance |
| CN105045329B (zh) | 2015-07-07 | 2016-10-19 | 吉林大学 | 一种提高瞬态响应和电源抑制比的无片外电容ldo |
| US9946283B1 (en) * | 2016-10-18 | 2018-04-17 | Qualcomm Incorporated | Fast transient response low-dropout (LDO) regulator |
| US20180234086A1 (en) * | 2017-02-13 | 2018-08-16 | Macom Technology Solutions Holdings, Inc. | High speed pin diode driver circuit |
| KR101981382B1 (ko) * | 2017-04-05 | 2019-05-22 | 한양대학교 에리카산학협력단 | 저 드롭 아웃 레귤레이터 |
| CN107491129B (zh) | 2017-08-09 | 2018-11-09 | 电子科技大学 | 一种高电源抑制比的低压差线性稳压器 |
| US10895884B2 (en) * | 2017-11-14 | 2021-01-19 | Semiconductor Components Industries, Llc | Low dropout (LDO) voltage regulator with soft-start circuit |
| TWI657328B (zh) * | 2017-11-28 | 2019-04-21 | 立積電子股份有限公司 | 低壓降穩壓器及電源輸出裝置 |
| US10152072B1 (en) * | 2017-12-01 | 2018-12-11 | Qualcomm Incorporated | Flip voltage follower low dropout regulator |
| CN108762359B (zh) * | 2017-12-29 | 2019-11-01 | 北京智芯微电子科技有限公司 | 高电源抑制比的超低功耗电源结构 |
| US10866606B2 (en) * | 2018-03-28 | 2020-12-15 | Qualcomm Incorporated | Methods and apparatuses for multiple-mode low drop out regulators |
| US10281943B1 (en) * | 2018-04-27 | 2019-05-07 | Elite Semiconductor Memory Technology Inc. | Low dropout regulator with a controlled startup |
| US10554218B1 (en) * | 2018-11-21 | 2020-02-04 | Dialog Semiconductor B.V. | Sigma-delta modulator |
| US11003201B1 (en) * | 2019-11-26 | 2021-05-11 | Qualcomm Incorporated | Low quiescent current low-dropout regulator (LDO) |
| CN111414040A (zh) * | 2020-04-10 | 2020-07-14 | 上海兆芯集成电路有限公司 | 低压差线性稳压器 |
| CN215117309U (zh) * | 2021-06-18 | 2021-12-10 | 东莞市长工微电子有限公司 | 低压差线性稳压器补偿电路及低压差线性稳压器 |
-
2021
- 2021-09-23 US US17/483,005 patent/US11906998B2/en active Active
-
2022
- 2022-08-26 CN CN202211031151.4A patent/CN115857596A/zh active Pending
- 2022-08-29 KR KR1020220108496A patent/KR20230043047A/ko active IP Right Grant
- 2022-09-12 US US17/942,807 patent/US11829175B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US20230091785A1 (en) | 2023-03-23 |
| US20230092708A1 (en) | 2023-03-23 |
| CN115857596A (zh) | 2023-03-28 |
| US11906998B2 (en) | 2024-02-20 |
| US11829175B2 (en) | 2023-11-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10554294B2 (en) | Shared integrated DC-DC supply regulator | |
| US9197255B2 (en) | RF transmitter with average power tracking and methods for use therewith | |
| EP2639964B1 (en) | Adjustable duplexer system | |
| CN105917285B (zh) | 与数字功率门驱动器集成的低压差电压调节器 | |
| US7355375B2 (en) | Dynamic bias circuit for use with a stacked device arrangement | |
| CN109144157B (zh) | 具有反馈路径的电压调节器 | |
| JP2016541077A (ja) | 適応ゲインを持ったデジタル合成可能な低ドロップアウトレギュレータ | |
| US8183843B2 (en) | Voltage regulator and associated methods | |
| CN112702028A (zh) | 射频系统开关功率放大器系统及方法 | |
| CN107257947A (zh) | 发射数模转换器（dac）杂散衰减 | |
| US10333393B2 (en) | Embedded charge pump voltage regulator | |
| US20230421122A1 (en) | Radio-frequency Power Amplifier with Intermodulation Distortion Mitigation | |
| KR20230043047A (ko) | Nmos 슈퍼 소스 팔로워 로우 드롭아웃 레귤레이터 | |
| US20140035631A1 (en) | Tunable capacitance control circuit and tunable capacitance control method | |
| KR102186391B1 (ko) | 소모 전력 최소화 방법 및 이를 구현하는 전자장치 | |
| US7868601B1 (en) | System and method for controlling a regulator circuit for radio frequency power amplifier biases | |
| US20240103550A1 (en) | Low-dropout regulator with improved gain bandwidth and bias generation | |
| US20240028059A1 (en) | Split pass device applications for dac supply systems | |
| US20240028060A1 (en) | Split pass device applications for dac supply systems | |
| US20160195571A1 (en) | Low power current sensor | |
| US20200106472A1 (en) | Bi-directional amplifier with electrostatic discharge protection | |
| US11025214B2 (en) | Low voltage class AB operational trans-conductance amplifier | |
| US20180316343A1 (en) | Transistor Switch | |
| US20230350443A1 (en) | Electronic Devices Having Complementary Current Mirror Circuitry | |
| US20240039564A1 (en) | Split input amplifier for protection from dc offset |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E701 | Decision to grant or registration of patent right |