KR20230042626A - 금속 저항체를 포함하는 집적 회로 장치 및 이를 형성하는 방법 - Google Patents

금속 저항체를 포함하는 집적 회로 장치 및 이를 형성하는 방법 Download PDF

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Abstract

금속 저항체를 포함하는 집적 회로 장치 및 그 형성 방법이 제공된다. 집적 회로 장치는 제1 면 및 제1 면과 대향하며 제1 면과 평행한 제2 면을 포함하는 기판, 게이트 전극을 포함하는 트랜지스터, 기판의 제2 면에 평행한 수평 방향으로 서로 이격되고 제1 및 제2 저항체 콘택들, 및 금속 저항체를 포함할 수 있다. 기판의 제1 면은 게이트 전극과 마주한다. 금속 처항체는 제3 면 및 제3 면 및 기판의 제2 면과 평행한 제4 면을 포함할 수 있으며, 금속 저항체의 제4 면은 제1 면보다 제2 면에 더 인접할 수 있으며, 제1 및 제2 저항체 콘택들과 접한다.

Description

금속 저항체를 포함하는 집적 회로 장치 및 이를 형성하는 방법{Integrated Circuit Devices including a metal resistor and methods of forming the same}
본 발명은 일반적으로 전자 분야에 관한 것으로, 특히 금속 저항체를 포함하는 집적 회로 장치에 관한 것이다.
집적 회로 장치의 다양한 구조들 및 이를 형성하는 방법들이, 집적 회로 장치의 밀도를 향상시키기 위하여 제안되고 있다. 특히, 소자 제조의 중간 라인(middle-of-line, MOL) 영역 또는 소자 제조의 백-엔드-라인(back-end-of-line, BEOL) 영역을 단순화할 수 있는 집적 회로 장치의 다양한 구조들 및 이를 형성하는 방법들이 제안되고 있다.
본 발명이 이루고자 하는 과제는 단순화된 공정으로 형성된 집적 회로 장치를 제공하는데 있다.
본 발명의 일부 실시 예들에 따르면, 직접 회로 장치는 제1 면 및 상기 제1 면에 대향하고 상기 제1 면에 평행한 제2 면을 포함하는 기판, 상기 기판 상에 트랜지스터, 상기 기판의 제2 면에 평행한 수평 방향으로 서로 이격되는 제1 및 제2 저항체 콘택들을 포함할 수 있다. 상기 트랜지스터는 게이트 전극을 포함할 수 있으며, 상기 기판의 제1 면은 상기 게이트 전극과 마주할 수 있다. 상기 금속 저항체는 제3 면 및 상기 제3 면 및 상기 기판의 제2 면에 평행한 제4 면을 포함할 수 있으며, 상기 금속 저항체의 제4 면은 상기 제1 면보다 상기 제2 면에 인접할 수 있으며, 상기 제1 및 제2 저항체 콘택들과 접한다.
본 발명의 일부 실시 예들에 따르면, 집적 회로 장치는 기판, 상기 기판 내 금속 저항체, 및 상기 기판 내에서 서로 이격된 제1 및 제2 저항체 콘택들을 포함할 수 있다. 상기 저항체는 상기 제1 및 제2 저항체 콘택들과 접할 수 있다.
본 발명의 일부 실시 예들에 따르면, 집적 회로 장치를 제조하는 방법은 기판의 제1 면에 트랜지스터를 형성하는 제1 공정을 수행하는 단계, 금속 저항체를 형성하는 제2 공정을 수행하는 단계, 및 상기 기판의 제2 면 상에 제1 및 제2 저항체 콘택들을 형성하는 제3 공정을 수행하는 단계를 포함할 수 있다. 상기 제2 면은 상기 제1 면과 마주할 수 있으며 상기 제1 면에 평행할 수 있고, 상기 금속 저항체는 상기 제1 및 제2 저항체 콘택들과 전기적으로 연결될 수 있다.
상기 절연층은 상기 제1 및 제2 저항체 콘택들의 측면들과 접할 수 있다. 상기 금속 저항체의 상기 제3 면은 상기 기판의 상기 제2 면과 접할 수 있다. 상기 금속 저항체 상에 절연층을 더 포함하되, 상기 제1항 및 제2 저항체 콘택들은 상기 절연층 내에 위치할 수 있다. 상기 절연층은 상기 기판에 대향하는 제5 면 및 상기 제5 면에 대향하고 상기 제5 면에 평행한 제6 면을 포함하고, 상기 제1 및 제2 저항체 콘택들 각각은 상기 절연층의 상기 제6 면과 동일 평면이거나, 상기 절연층의 상기 제6면을 넘어 외측으로 돌출된 콘택 표면을 포함할 수 있다. 상기 절연층 내에 위치하며 상기 기판의 상기 제2면과 접촉하는 파워 레일; 및 상기 기판을 통해 연장되는 전도성 비아를 더 포함하되, 상기 트랜지스터는 상기 도전성 비아를 통해 상기 파워 레일과 전기적으로 연결되는 소오스/드레인 영역을 더 포함할 수 있다.
상기 기판은 제 1 면 및 상기 제 1 면과 대향하고 상기 제 1 면에 평행한 제 2 면을 포함하고, 상기 제1 및 제2 저항체 콘택들 각각은 상기 기판의 상기 제2 면과 동일 평면에 있거나 상기 기판의 상기 제2 면 너머로 외측으로 돌출하는 콘택 표면을 포함할 수 있다. 상기 금속 저항체는 제3 면 및 상기 제3 면에 대향하고 상기 제3 면과 평행한 제4 면을 포함하고, 상기 기판의 상기 제2 면과 상기 금속 저항체의 상기 제4 면은 서로 같은 방향으로 향하며, 상기 저항체의 상기 제4 면은 상기 제1 및 제2 저항체 콘택들과 접할 수 있다. 상기 기판 내에 위치하고 상기 금속 저항체의 상기 제4 면과 접촉하는 절연층을 더 포함할 수 있다. 상기 절연층은 상기 제1 및 제2 저항체 콘택들의 측면들과 접촉할 수 있다.
상기 제2 공정을 수행하기 전에, 상기 기판을 통해 연장되는 전도성 비아를 형성하는 단계; 및 상기 절연층을 통해 연장하며 상기 제1 및 제2 저항체 콘택들과 동시에 파워 레일을 형성하는 단계를 더 포함할 수 있다.
본 발명의 몇몇 실시 예에 따르면, 금속 저항체에 전기적으로 연결되는 저항체 콘택들은, 공정 제조의 MOL 영역 또는 공정 제조의 BEOL 영역 동안 기판의 전면에서 수행되는 공정 대신, 기판의 후면 상에 수행된 공정에 의해 형성될 수 있다. 따라서, 공정 제조의 MOL 영역 또는 공정 제조의 BEOL 영역이 단순화될 수 있고, 기판의 전면 상에 형성된 배선들(예를 들면, 금속 라인들)이 단순화될 수 있다. 몇몇 실시 예들에서, 저항체 콘택들은 베리드 파워 레일(buried power rail, BPR)과 동시에 형성될 수 있어, 저항체 콘택들은 추가 공정 없이 형성될 수 있다.
도 1, 도 2, 도 3, 도 4 및 도 5는 본 발명의 일부 실시 예들에 따른 집적 회로 장치의 단면도들이다.
도 6 및 도 7은 본 발명의 일부 실시 예들에 따른 집적 회로 장치를 형성하는 방법의 순서도들이다.
도 8, 도 9, 도 10, 도 11 및 도 12는 본 발명의 일부 실시 예들에 따른 집적 회로 장치의 형성 방법을 나타내는 단면도들이다.
도 13은 본 발명의 일부 실시 예들에 따른 집적 회로 장치를 형성하는 방법의 순서도다.
도 14, 도 15, 도 16 및 도17은 본 발명의 일부 실시 예들에 따른 집적 회로 장치의 형성 방법을 나타내는 단면도이다.
도 18은 본 발명의 일부 실시 예들에 따른 집적 회로 장치를 형성하는 방법의 순서도다.
도 19, 도 20, 및 도 21 및 도 22는 본 발명의 일부 실시 예들에 따른 집적 회로 장치의 형성 방법을 나타내는 단면도들이다.
도 23은 본 발명의 일부 실시 예들에 따른 집적 회로 장치를 형성하는 방법의 순서도다.
도 24, 도 25 및 도 26은 본 발명의 일부 실시 예들에 따른 집적 회로 장치의 형성 방법을 나타내는 단면도들이다.
본 발명의 몇몇 실시 예에 따르면, 금속 저항체에 전기적으로 연결되는 저항체 콘택들은, 공정 제조의 MOL 영역 또는 공정 제조의 BEOL 영역 동안 기판의 전면에서 수행되는 공정 대신, 기판의 후면 상에 수행된 공정에 의해 형성될 수 있다. 따라서, 공정 제조의 MOL 영역 또는 공정 제조의 BEOL 영역이 단순화될 수 있고, 기판의 전면 상에 형성된 배선들(예를 들면, 금속 라인들)이 단순화될 수 있다. 몇몇 실시 예들에서, 저항체 콘택들은 베리드 파워 레일(buried power rail, BPR)과 동시에 형성될 수 있어, 저항체 콘택들은 추가 공정 없이 형성될 수 있다.
도 1은 본 발명의 일부 실시 예들에 따른 집적 회로 장치(110)의 단면도이다. 도 1을 참조하면, 집적 회로 장치(110)는 제1 면(S1) 및 제2 면(S2)을 포함할 수 있는 기판(10)을 포함할 수 있다. 제1 면(S1)과 제2 면(S2)은 서로 마주하고 평행할 수 있다. 제1 면(S1) 및 제2 면(S2)은 각각 수평 방향인 제1 방향(D1)으로 연장될 수 있다. 제1 면(S1)은 기판(10)의 전면일 수 있고, 제2 면(S2)은 기판(10)의 후면일 수 있다. 기판(10)의 제1 면(S1)은 기판(10)의 상부면이라 할 수 있고, 기판(10)의 제2 면(S2)은 기판(10)의 하부면이라 할 수 있다. 제1 면(S1)과 제2 면(S2)은 제2 방향(D2)으로 서로 이격될 수 있다. 제2 방향(D2)은 제1 면(S1) 및 제2 면(S2)에 수직하며 수직 방향일 수 있다.
집적 회로 장치(110)는 게이트 구조물(20) 및 게이트 구조물(20)의 각각의 측면에 인접한 기판(10)에 위치한 소오스/드레인 영역들(14)을 포함하는 트랜지스터를 포함할 수 있다. 소오스/드레인 영역들(14)은 분리 영역들(12) 사이에 위치할 수 있다. 분리 영역(12)은 STI(Shallow Trench Isolation)일 수 있으며, 절연 물질(들)을 포함할 수 있다. 소오스/드레인 영역들(14)은 제1 방향(D1)으로 서로 이격될 수 있고, 제1 방향(D1)으로 전류가 흐를 수 있다. 도 1은 평면형(planar) 트랜지스터를 도시하나, 본 발명이 이에 한정되는 것은 아니다. 일부 실시 예들에서, 트랜지스터는 다양한 유형의 트랜지스터들(예를 들어, 핀 전계 효과 트랜지스터(fin field-effect transistor, FinFET), 게이트-올-어라운드 전계 효과 트랜지스터(gate-all-around field-effect transistor, GAA FET) 또는 리세스 채널 어레이 트랜지스터(recessed channel array transistor, RCAT))일 수 있다.
게이트 구조물(20)은 게이트 절연체(22) 및 게이트 전극(24)을 포함할 수 있다. 기판(10)의 제1 면(S1)은 게이트 전극(24)과 마주할 수 있다. 도 1은 게이트 절연체(22), 게이트 전극(24), 분리 영역(12) 및 소오스/드레인 영역(14) 각각을 단일 층으로 도시하나, 일부 실시 예들에서, 게이트 절연체(22), 게이트 전극(24), 분리 영역(12) 및 소오스/드레인 영역(14)은 다중 층들을 포함할 수 있다.
집적 회로 장치(110)는 제1 배선 구조물(52)을 통해 소오스/드레인 영역(14)에 전기적으로 연결될 수 있는 파워 레일(36)을 더 포함할 수 있다. 파워 레일(36)은 전압(예를 들면, Vdd 또는 Vss)을 갖는 전원과 전기적으로 연결되어 소오스/드레인 영역(14)에 전원을 공급할 수 있다. 제1 배선 구조물(52)은 적어도 하나의 도전성 배선 및/또는 적어도 하나의 도전성 비아를 포함할 수 있으며, 인접한 전도성 구성 요소들로부터 도전성 배선 및/또는 도전성 비아를 전기적으로 분리하는 절연층(들)을 더 포함할 수 있다. 파워 레일(36)은 기판(10)에 의해 노출된 파워 레일 표면(36S)을 포함할 수 있다. 일부 실시 예들에서, 파워 레일(36)의 파워 레일 표면(36S)은 도 1에 도시된 바와 같이 기판(10)의 제2 면(S2)과 동일 평면에 있을 수 있다.
또한, 집적 회로 장치(110)는 기판(10) 내에 금속 저항체(32)와 제1 및 제2 저항체 콘택들(34)을 포함할 수 있다. 금속 저항체(32)의 제3 면(S3) 및 제4 면(S4)은 기판(10)의 제1 면(S1) 및 제2 면(S2)과 평행할 수 있고, 제4 면(S4)은 기판(10)의 제1 면(S1)보다 기판(10)의 제2 면(S2)에 더 가까울 수 있다. 금속 저항체(32)의 제3 면(S3)을 금속 저항체(32)의 상부면이라 하고, 금속 저항체(32)의 제4 면(S4)을 금속 저항체(32)의 하부면이라 칭할 수 있다. 일부 실시 예들에서, 금속 저항체(32)의 제4 면(S4)과 기판(10)의 제2 면(S2)은 도 1에 도시된 바와 같이 같은 방향으로 마주할 수 있다. 금속 저항체(32)의 제3 면(S3) 및 제4 면(S4)은 제1 방향(D1)과 평행할 수 있다. 금속 저항체(32)의 제4 면(S4)은 제1 및 제2 저항체 콘택들(34)과 접촉할 수 있다. 제1 및 제2 저항체 콘택들(34)은 제1 방향(D1)으로 서로 이격될 수 있다. 제1 및 제2 저항체 콘택들(34) 각각은 도 1에 도시된 바와 같이 기판(10)에 의해 노출될 수 있는 콘택 표면(34S)을 포함할 수 있다. 일부 실시 예에서, 콘택 표면(34S)은 기판(10)의 제2 면(S2)과 동일 평면에 있을 수 있다. 제1 절연층(16)은 기판(10) 내에 제공될 수 있고 금속 저항체(32)의 제3 면(S3)과 접촉할 수 있다.
일부 실시 예들에서, 금속 저항체(32)는 제1 및 제2 저항체 콘택들(34)과 동일하거나 상이한 물질을 포함할 수 있다. 예를 들어, 금속 저항체(32) 및 제1 및 제2 저항체 콘택들(34) 각각은 금속층(예를 들면, 루테늄층, 몰리브덴층, 구리층, 코발트층, 알루미늄층 및/또는 텅스텐층) 및/또는 금속 질화층(예를 들면, 티타늄 질화층 및/또는 탄탈 질화층)을 포함할 수 있다. 일부 실시 예들에서, 금속 저항체(32)는 약 1 나노미터(nm) 내지 약 15 nm 범위의 제2 방향(D2)으로 두께를 가질 수 있다. 예를 들어, 금속 저항체(32)의 제2 방향(D2)의 두께는 약 5 nm 내지 약 10 nm일 수 있다. 기판(10)의 제1 면(S1)으로부터 제2 방향(D2)으로의 분리 영역(12)의 제1 깊이(d1)는 기판(10)의 제1 면(S1)으로부터 제2 방향(D2)으로의 금속 저항체(32)의 제2 깊이(d2)보다 작을 수 있다. 예를 들어, 금속 저항체(32)의 제2 깊이(d2)는 약 50nm 내지 약 100nm일 수 있다.
기판(10)은 하나 이상의 반도체 재료, 예를 들어, Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC 및/또는 InP를 포함할 수 있다. 일부 실시 예들에서, 기판(10)은 벌크 기판(예를 들어, 벌크 실리콘 기판) 또는 SOI(semiconductor on insulator) 기판일 수 있다. 일부 실시 예들에서, 기판(10)의 제2 방향(D2)의 두께(Ts)는 150 nm 미만(예를 들어, 100 nm 미만)일 수 있다. 예를 들어, 기판(10)의 제2 방향(D2)의 두께(Ts)는 약 85 nm 내지 약 100 nm일 수 있다. 게이트 절연체(22)는 실리콘 산화층 및/또는 고유전율 물질층을 포함할 수 있다. 고유전율 물질층은, 예를 들어, 하프늄 실리케이트(hafnium silicate), 지르코늄 실리케이트(zirconium silicate), 하프늄 디옥사이드(hafnium dioxide) 및/또는 지르코늄 디옥사이드(zirconium dioxide)를 포함할 수 있다. 게이트 전극(24)은 반도체층(예를 들면, 폴리실리콘층), 일함수층(예를 들면, TiC층, TiAl층, TiAlC층 또는 TiN층) 및/또는 금속층(예를 들면, 텅스텐층, 알루미늄층 또는 구리층)을 포함할 수 있다. 소오스/드레인 영역들(14)은 반도체 물질(예를 들면, Si 또는 SiGe) 및 불순물들(예를 들면, B, P 또는 As)을 포함할 수 있다.
도 2는 본 발명의 일부 실시 예들에 따른 집적 회로 장치(120)의 단면도이다. 집적 회로 장치(120)는 제1 및 제2 저항체 콘택들(34)의 콘택 표면(34S)이 기판(10)의 제2 면(S2) 너머로 외측으로 돌출한다는 주된 차이점을 갖되, 도 1에 도시된 집적 회로 장치(110)와 유사할 수 있다.
도 3은 본 발명의 일부 실시 예들에 따른 집적 회로 장치(130)의 단면도이다. 집적 회로 장치(130)는 트랜지스터는 수직 방향(즉, 제2 방향(D2))으로 전류가 흐를 수 있는 수직형 트랜지스터라는 주된 차이점 갖되, 도 1에 도시된 집적 회로 장치(110)와 유사할 수 있다. 트랜지스터는 제2 방향(D2)으로 서로 이격될 수 있는 하부 소오스/드레인 영역(15) 및 상부 소오스/드레인 영역(27)을 포함할 수 있다.
하부 소오스/드레인 영역(15)과 상부 소오스/드레인 영역(27) 사이에 수직 게이트 구조물(21)이 제공될 수 있다. 수직 게이트 구조물(21)은 게이트 절연체(23) 및 게이트 전극(25)을 포함할 수 있다. 또한, 하부 스페이서(42) 및 상부 스페이서(44)가 제공될 수 있다. 하부 스페이서(42)는 하부 소오스/드레인 영역(15)으로부터 게이트 전극(25)을 분리할 수 있고, 하부 소오스/드레인 영역(15)으로부터 게이트 전극(25)을 전기적으로 분리시킬 수 있다. 상부 스페이서(44)는 상부 소오스/드레인 영역(27)으로부터 게이트 전극(25)을 분리할 수 있으며, 상부 소오스/드레인 영역(27)로부터 게이트 전극(25)를 전기적으로 분리시킬 수 있다. 하부 스페이서(42) 및 상부 스페이서(44)는 절연 물질(예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물 또는 저유전율 물질)를 포함할 수 있다. 저유전율 물질은 예를 들어, 불소 도핑된 이산화규소(fluorine-doped silicon dioxide), 유기규산염 유리(organosilicate glass), 탄소 도핑된 산화물(carbon-doped oxide), 다공성 이산화규소(porous silicon dioxide), 다공성 유기규산염 유리(porous organosilicate glass), 스핀-온 유기 폴리머 유전체(spin-on organic polymeric dielectric), 또는 스핀-온 실리콘 기반 폴리머 유전체(spin-on silicon based polymeric dielectric)를 포함할 수 있다.
집적 회로 장치(130)는 하부 소오스/드레인 영역(15) 및 상부 소오스/드레인 영역(27) 중 하나에 전기적으로 연결될 수 있는 파워 레일(36)을 더 포함할 수 있다. 일부 실시 예들에서, 파워 레일(36)은 제2 배선 구조물(54)를 통해 하부 소오스/드레인 영역(15)과 전기적으로 연결될 수 있다. 일부 실시 예들에서, 파워 레일(36)은 제3 배선 구조물(56)을 통해 상부 소오스/드레인 영역(27)에 전기적으로 연결될 수 있다.제2 및 제3 배선 구조물들(54, 56) 각각은 적어도 하나의 도전성 배선(예를 들면, 금속 배선) 및/또는 적어도 하나의 도전성 비아(예를 들면, 금속 비아)를 포함할 수 있으며, 인접한 도전성 구성 요소들로부터 도전성 배선 및 도전성 비아를 전기적으로 분리하는 절연층(들)을 더 포함할 수 있다. 트랜지스터들의 두 형태들(즉, 평면형 트랜지스터 및 수직형 트랜지스터)이 도 1 및 도 3에 도시되지만, 본 발명은 이에 한정되지 않는다. 본 발명의 몇몇 실시 예에 따른 집적 회로 장치는 다양한 형태들의 트랜지스터들(예를 들면, 적층형 트랜지스터)을 포함할 수 있다.
도 4는 본 발명의 일부 실시 예들에 따른 집적 회로 장치(140)의 단면도이다. 집적 회로 장치(140)는, 제1 절연층(16)이 생략되고 제2 절연층(38)이 기판(10) 내에 제공된다는 주요 차이점을 갖되, 도 1에 도시된 집적 회로 장치(110)와 유사할 수 있다. 일부 실시 예들에서, 제2 절연층(38)은 금속 저항체(32)의 제4 면(S4)과 접촉할 수 있고 기판(10)에 의해 노출된 표면을 포함할 수 있다. 일부 실시 예들에서, 제2 절연층(38)은 제1 및 제2 저항체 콘택들(34)의 측면들과 접촉할 수 있다.
도 5는 본 발명의 일부 실시 예에 따른 집적 회로 장치(210)의 단면도이다. 집적 회로 장치(210)는 도전성 비아(62) 및 제3 절연층(64)가 추가적으로 제공된다는 주요 차이점을 갖되, 도 1에 도시된 집적 회로 장치(110)와 유사할 수 있다.
도 5를 참조하면, 제3 절연층(64)은 기판(10)의 제2 면(S2) 상에 제공되어 접촉할 수 있다. 제3 절연층(64)은 제5 면(S5)과, 제5 면(S5)과 마주하며 평행한 제6 면(S6)을 포함할 수 있다. 제5 면(S5) 및 제6 면(S6)은 제1 방향(D1)과 평행할 수 있다. 제3 절연층(64)의 제5 면(S5)은 기판(10)의 제2 면(S2)과 접촉할 수 있다.
금속 저항체(32), 제1 및 제2 저항체 콘택들(34) 및 파워 레일(36)은 제3 절연층(64) 내에 제공될 수 있다. 금속 저항체(32)의 제3 면(S3)은 기판(10)의 제2 면(S2)과 접촉할 수 있다. 제3 절연층(64)은 제1 및 제2 저항체 콘택들(34)의 콘택 표면(34S)을 노출시킬 수 있다. 일부 실시 예들에서, 도 5에 도시된 바와 같이, 제1 및 제2 저항체 콘택들(34)의 콘택 표면들(34S)은 제3 절연층(64)의 제6 면(S6)과 동일 평면일 수 있으나, 본 발명은 이에 한정되는 것은 아니다. 일부 실시 예들에서, 제1 및 제2 저항체 콘택들(34)의 콘택 표면들(34S)은 제3 절연층(64)의 제6 표면(S6)을 넘어 제2 방향(D2)으로 외측으로 돌출할 수 있다. 일부 실시 예들에서, 파워 레일(36)의 파워 레일 표면(36S)은 제3 절연층(64)의 제6 면(S6)과 동일 평면일 수 있다.
전도성 비아(62)가 기판(10)에 제공될 수 있다. 전도성 비아(62)는 기판(10)을 통해 연장될 수 있고 소오스/드레인 영역(14)을 파워 레일(36)에 전기적으로 연결할 수 있다.
제1, 제2 및 제3 절연층들(16, 38, 64) 각각은 절연 물질(예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 산화물 또는 저유전율 물질)을 포함할 수 있다.
도 6 및 도 7은 본 발명의 일부 실시 예들에 따른 집적 회로 장치를 형성하는 방법의 순서도들이다. 도 8 내지 도 12는 본 발명의 일부 실시 예들에 따른 집적 회로 장치를 형성하는 방법을 설명한 단면도들이다. 도 6을 참조하면, 방법은 기판의 제1 면에 트랜지스터를 형성하는 제1 공정을 수행하는 단계(블록 300), 금속 저항체를 형성하는 제2 공정을 수행하는 단계(블록 400), 및 기판의 제2 면 상에 제1 및 제2 저항체 콘택들을 형성하는 제3 공정을 수행하는 단계(블록 500)을 포함할 수 있다. 블록 300은 블록 400 및 500 이전 또는 이후에 수행될 수 있다. 블록 400은 블록 500 이전 또는 이후에 수행될 수 있다.
도 7 및 도 8을 참조하면, 방법은 예비 기판(10')의 제1 면(S1) 상에 트랜지스터를 형성하는 제1 공정을 수행하는 단계(블록 300) 및 예비 기판(10')의 제1 면(S1)을 식각하여 예비 기판(10') 내에 제1 개구(17)를 형성하는 단계(블록 410)를 포함할 수 있다. 예비 기판(10')은 예비 기판(10')의 제1 면(S1)과 대향하고 평행할 수 있는 예비 제2 면(PS2)을 포함할 수 있다. 제1 개구(17)는 제2 방향(D2)으로 제3 깊이(d3)를 가질 수 있고, 제3 깊이(d3)는 분리 영역(12)의 제1 깊이(d1)보다 깊을 수 있다.
도 7 및 도 9를 참조하면, 금속 저항체를 형성하는 제2 공정(블록 400)은 제1 개구(17) 내에 금속 저항체(32) 및 제1 절연층(16)을 형성하는 단계(블록 420)를 포함할 수 있다. 금속 저항체(32)는 다양한 증착 공정(예를 들어, 원자층 적층(Atomic Layer Deposition, ALD) 공정)에 의해 형성될 수 있다. 일부 실시 예들에서, 금속 저항체(32)은 ALD 공정으로 형성되어 금속 저항체(32)이 균일한 두께를 가지며 저항의 변동을 감소시킬 수 있다. 몇몇 실시 예들에서, 제1 절연층(16)은 제1 개구(17)의 나머지를 채우고, 제1 절연층(16)의 표면은 예비 기판(10')의 제1 면(S1)과 동일 평면일 수 있다.
도 7 및 도 10을 참조하면, 상기 방법은 예비 기판(10')의 예비 제2 면(PS2)에 대해 박막화(thinning) 공정(블록 430)을 수행하여 기판(10)을 형성하는 것을 포함할 수 있다. 박막화 공정은 식각 공정(예를 들어, 건식 식각 공정 및/또는 습식 식각 공정) 및/또는 연삭(grinding) 공정을 포함할 수 있다.
도 7 및 도 11을 참조하면, 제1 및 제2 저항체 콘택들을 형성하는 제3 공정(블록 500)은 기판(10)의 제2 면(S2)을 식각하여 기판(10)에 제2 개구들(33) 및 제3 개구(35)를 형성(블록 510)하는 것을 포함할 수 있다. 제2 개구들(33)은 금속 저항체(32)의 제4 면(S4)을 노출시킬 수 있다. 일부 실시 예들에서, 제2 개구들(33) 및 제3 개구(35)는 동시에 형성될 수 있다. 본 명세서에 사용된 바와 같이, "동시에 형성되는"은 대략 동일한 시간에(반드시 정확히는 아니지만) 동일한 제조 단계에서 형성되는 것을 의미한다.
도 7 및 도 12를 참조하면, 제1 및 제2 저항체 콘택들을 형성하는 제3 공정(블록 500)은 제2 개구들(33)에 각각 제1 및 제2 저항체 콘택들(34)을 형성하고, 제3 개구(35)에 파워 레일(36)을 형성하는 단계(블록 520)를 포함할 수 있다. 일부 실시 예들에서, 제1 및 제2 저항체 콘택들(34)과 파워 레일(36)은 동시에 형성될 수 있다. 예를 들어, 기판(10)의 제2 면(S2) 상과 제2 개구들(33) 및 제3 개구(35) 내에 도전층을 형성한 후, 식각 및/또는 평탄화 공정(예를 들면, 화학 기계적 평탄화(Chemical Mechanical Polishing, CMP))을 기판(10)의 제2 면(S2)이 노출될 때까지 수행될 수 있다.
일부 실시 예들에서, 도 10 내지 도 12에 도시된 공정들을 수행한 후 도 8 및 도 9에 도시된 공정들을 수행할 수 있다.
도 13은 본 발명의 일부 실시 예들에 따른 집적 회로 장치를 형성하는 방법의 순서도다. 도 14 내지 도 17은 본 발명의 일부 실시 예들에 따른 집적 회로 장치를 형성하는 방법을 설명한 단면도들이다.
도 13 및 도 14를 참조하면, 방법은 기판(10)을 형성하기 위해 박막화 공정(블록 430)를 수행한 다음 기판(10)의 제2 면(S2)을 에칭하여 기판(10)에 제4 개구(39)를 형성(블록 440)하는 것을 포함할 수 있다.
도 13 및 도 15를 참조하면, 방법은 또한 제4 개구(39)에 금속 저항체(32) 및 제2 절연층(38)을 형성(블록 450)하는 것을 포함할 수 있다. 금속 저항체(32)은 다양한 증착 공정(예를 들어, ALD 공정)에 의해 형성될 수 있다. 몇몇 실시 예들에서, 제2 절연층(38)은 제4 개구(39)를 채울 수 있고, 제2 절연층(38)의 표면은 도 15에 도시된 바와 같이 기판(10)의 제2 면(S2)과 동일 평면에 있을 수 있다.
도 13 및 도 16을 참조하면, 방법은 제2 절연층(38) 내에 제2 개구들(33)을 형성하고 기판(10) 내에 제3 개구(35)를 형성하는 단계(블록 512)를 더 포함할 수 있다. 도 13 및 도 17을 참조하면, 제1 및 제2 저항체 콘택들(34)은 제2 개구들(33)에 각각 형성되고, 파워 레일(36)은 제3 개구(35)에 형성(블록 520)될 수 있다.
도 14는 박막화 공정을 수행하기 전에 기판(10)의 제1 면(S1)에 트랜지스터를 형성한 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 일부 실시 예들에서, 트랜지스터는 제1 및 제2 저항체 콘택들(34)이 형성된 후에 기판(10)의 제1 면(S1) 상에 형성될 수 있다.
도 18은 본 발명의 일부 실시 예들에 따른 집적 회로 장치를 형성하는 방법의 순서도다. 도 19 내지 도 22는 본 발명의 일부 실시 예들에 따른 집적 회로 장치를 형성하는 방법을 설명하는 단면도들이다.
도 18 및 도 19를 참조하면, 방법은, 도 18에 도시된 바와 같이 기판(10)에 제1 개구(17)를 형성하는 단계(블록 410)를 포함할 있으며, 희생층(72) 및 제1 절연층(16)이 제1 개구(17) 내에 형성(블록 425)될 수 있다. 방법은, 희생층(72) 및 제1 절연층(16)이 형성되지 전 또는 후에 도 10에 도시된 바와 같이, 박막화 공정(블록 430)을 수행하는 단계를 더 포함할 수 있다.
도 18 및 도 20을 참조하면, 방법은 기판(10) 내에 제2 개구들(33) 및 제3 개구(35)를 형성하는 것을 포함할 수 있다(블록 510). 제2 개구들(33)은 희생층(72)을 노출시킬 수 있다.
도 18 및 도 21을 참조하면, 희생층(72)이 제거되어 제5 개구(71)가 형성될 수 있다(블록 514). 희생층(72)은 건식 식각 공정 및/또는 습식 식각 공정에 의해 제거될 수 있다. 도 18 및 도 22를 참조하면, 제5 개구(71)에 금속 저항체(32)을 형성하고, 제2 개구들(33)에 제1 및 제2 저항체 콘택들(34)을 형성하고, 제3 개구(35)에 파워 레일(36)을 형성할 수 있다(블록 525). 일부 실시 예들에서, 금속 저항체(32)은 제1 및 제2 저항체 콘택들(34)보다 먼저 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 일부 실시 예들에서, 금속 저항체(32)과 제1 및 제2 저항체 콘택들(34)은 단일 증착 공정에 의해 형성될 수 있다.
도 23은 본 발명의 일부 실시 예들에 따른 집적 회로 장치를 형성하는 방법의 순서도다. 도 24 내지 도 26은 본 발명의 일부 실시 예들에 따른 집적 회로 장치를 형성하는 방법을 설명하는 단면도들이다.
도 23 및 도 24를 참조하면, 방법은 기판(10)에 전도성 비아(62)를 형성하는 단계를 포함할 수 있다(블록 310). 전도성 비아(62)는 기판(10)을 통해 연장될 수 있다. 전도성 비아(62)는 박막화 공정(블록 430)를 수행하기 전 또는 후에 형성될 수 있다. 금속 저항체(32) 및 제3 절연층(64)은 박막화 공정이 수행된 후 기판(10)의 제2 면(S2) 상에 형성될 수 있다(블록 455). 금속 저항체(32)는 기판(10)의 제2 면(S2)에 접하는 예비 금속 저항층을 형성한 후, 예비 금속 저항층을 패터닝하여 형성할 수 있다.
도 23 및 도 25를 참조하면, 제3 절연층(64) 내에 제2 개구들(33) 및 제3 개구(35)를 형성할 수 있다(블록 516). 제2 개구들(33)는 도 25에 도시된 바와 같이 금속 저항체(32)를 노출시킬 수 있다. 도 23 및 도 26을 참조하면, 제1 및 제2 저항체 콘택들(34)은 제2 개구들(33) 내에 형성되고 파워 레일(36)은 제3 개구(35)에 형성될 수 있다(블록 520). 일부 실시 예들에서, 제1 및 제2 저항체 콘택들(34)과 파워 레일(36)은 동시에 형성될 수 있다.
예시적인 실시 예들은 첨부 도면을 참조하여 본 명세서에 설명된다. 본 발명은 본 발명의 범주에서 벗어남 없이 다양한 형태들 및 실시 예들이 가능하다. 따라서, 본 발명은 개시되는 실시 예들에 한정되는 것으로 이해되어서는 안 된다. 단지, 본 실시 예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 도면들에서, 막들 및 영역들의 크기 및 상대적인 크기는, 명확성을 위해 과장될 수 있다. 　명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 발명의 실시 예들은 본 명세서 내에서 최적화된 실시 예들 및 실시 예들의 중간 구조들의 개략도인 단면도들을 참조하여 설명된다. 따라서, 제조 기술 및/또는 허용 오차에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는 것으로 이해될 수 있다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 본 출원에서, "포함하다(comprises, comprising)" 또는 "가지다(includes, including)" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 본 명세서에서, “및/또는(and/or)”이라는 용어는 연관된 열거된 항목들의 하나 이상 또는 모든 조합들을 포함한다.
"제1", "제2" 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 "제1 구성요소"는 "제2 구성요소"로 명명될 수 있다.
앞서 개시된 발명들은 실시 예로서 고려된 것이므로, 제한되어 해석되어서는 안되고, 첨부된 청구항들은 발명의 사상에 따라 변형, 첨가, 및 다른 실시 예까지 포함하는 것으로 이해되어야 한다. 따라서, 뒤따르는 청구항 및 그 균등물의 최대한의 해석에 의해 발명의 보호 범위는 법에 의해 허용되는 최대의 내용까지 결정되어야 하며, 앞서 말한 상세한 설명에 의해 제한 해석되어서는 안된다.

Claims (10)

  1. 제1 면 및 상기 제1 면에 대향하고 상기 제1 면에 평행한 제2 면을 포함하는 기판;
    상기 기판 상에, 상기 기판의 제1 면에 마주하는 게이트 전극을 포함하는 트랜지스터;
    상기 기판의 제2 면에 평행한 수평 방향으로 서로 이격되는 제1 및 제2 저항체 콘택들; 및
    금속 저항체를 포함하되,
    상기 금속 저항체는 제3 면 및 상기 제3 면 및 상기 기판의 제2 면에 평행한 제4면을 포함하고, 상기 금속 저항체의 상기 제4면은 상기 제1 면보다 상기 제2 면에 인접하며 상기 제1 및 제2 저항체 콘택들과 접촉하는 집적 회로 장치.
  2. 제1항에 있어서,
    상기 금속 저항체는 상기 기판 내에 위치한 집적 회로 장치.
  3. 제1항에 있어서,
    상기 제 1 및 제 2 저항체 콘택들은 상기 기판 내에 위치한 집적 회로 장치.
  4. 제3항에 있어서,
    상기 제1 및 제2 저항체 콘택들 각각은 상기 기판의 제2 면과 동일 평면에 있는 콘택 표면을 포함하는 집적 회로 장치.
  5. 제1항에 있어서,
    상기 기판 내에 있고 상기 금속 저항체의 상기 제3 면과 접촉하는 절연층을 더 포함하는 집적 회로 장치.
  6. 제1항에 있어서,
    상기 기판 내에 있고 상기 금속 저항체의 상기 제4 면과 접촉하는 절연층을 더 포함하는 집적 회로 장치.
  7. 기판;
    상기 기판 내에 위치한 금속 저항체; 및
    상기 기판 내에 위치하고 서로 이격되고, 상기 금속 저항체와 접촉하는 제1 및 제2 저항체 콘택들을 포함하는 집적 회로 장치.
  8. 기판의 제1 면에 트랜지스터를 형성하는 제1 공정을 수행하는 단계;
    금속 저항을 형성하는 제2 공정을 수행하는 단계; 및
    상기 기판의 제2 면 상에 제1 및 제2 저항체 콘택들을 형성하는 제3 공정을 수행하는 단계를 포함하되,
    상기 제2 면은 상기 제1 면과 마주하고 상기 제1 면과 평행하고, 상기 금속 저항체는 상기 제1 및 제2 저항체 콘택들과 전기적으로 연결되는 집적 회로 장치의 형성 방법.
  9. 제8항에 있어서,
    상기 제2 공정을 수행하는 단계 및 상기 제3 공정을 수행하는 단계는,
    상기 기판의 상기 제2 면 내에 개구를 형성하는 단계;
    상기 개구 내에 상기 금속 저항체를 형성하는 단계;
    상기 개구 내에 절연층을 형성하는 단계; 및
    상기 절연층을 관통하여 연장하고 상기 금속 저항체와 접촉하는 상기 제1 및 제2 저항체 콘택들을 형성하는 단계를 포함하는 집적 회로 장치의 형성 방법.
  10. 제8항에 있어서,
    상기 제2 공정을 수행하는 단계는 상기 기판의 상기 제2 면과 접촉하는 상기 금속 저항체를 형성하는 단계를 포함하고,
    상기 제3 공정을 수행하는 단계는:
    상기 금속 저항체 상에 절연층을 형성하는 단계; 및
    상기 절연층을 통해 연장하는 상기 제1 및 제2 저항체 콘택들을 형성하는 단계를 포함하는 집적 회로 장치의 형성 방법.
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