KR20230040746A - Tunnel Field Effect Transistor using Charge Trap and Method for fabricating the same - Google Patents
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Abstract
Description
본 발명은 터널 전계 효과 트랜지스터(TFET)에 관한 것으로, 구체적으로 게이트 측벽 절연막을 3층의 유전막 구조로 형성하여, 차지 트랩(charge trap)을 통한 전류 형성으로 문턱전압 변화 문제를 해결할 수 있도록 한 차지트랩 기술을 이용하는 터널 전계효과 트랜지스터 및 이의 제조 방법에 관한 것이다.The present invention relates to a tunneling field effect transistor (TFET), and specifically, a gate sidewall insulating film is formed in a three-layer dielectric film structure so that a threshold voltage change problem can be solved by current formation through a charge trap. It relates to a tunneling field effect transistor using trap technology and a manufacturing method thereof.
터널 전계 효과 트랜지스터(TFET: tunnel field-effect transistor)는 전통적인 CMOS(complementary metaloxide-semiconductor)기술의 잠재적인 대체품으로 활발히 연구되고 있다.Tunnel field-effect transistors (TFETs) are being actively studied as a potential replacement for traditional complementary metaloxide-semiconductor (CMOS) technology.
TFET은 문턱 전압 이하 기울기(SS:Subthreshold Slope)를 제공하지만 온 전류(ION) 성능이 제한적이다. 이러한 한계를 극복하기 위해 L형 TFET(LTFET), U형(UTFET) 및 Z형 TFET(ZTFET)를 비롯하여 최근 다양한 유형의 라인 터널링 TFET가 도입되었으나, LTFET가 가장 효율적인 성능을 나타내고 있다.TFETs offer a subthreshold slope (SS) but have limited on-current (ION) performance. To overcome these limitations, various types of line tunneling TFETs have recently been introduced, including L-type TFET (LTFET), U-type (UTFET), and Z-type TFET (ZTFET), but LTFET shows the most efficient performance.
그러나 이러한 LTFET는 소스의 모서리에서 발생하는 2 차원(2D) 코너 효과로 인해 상기 SS 성능을 저하시키는 문제가 있으며, 이로 인해 소스와 드레인 사이의 신속한 전류 흐름이 필요한 LTFET의 동작 성능이 떨어지는 문제가 발생한다.However, these LTFETs have a problem of degrading the SS performance due to a two-dimensional (2D) corner effect occurring at the corner of the source, which causes a problem in that the operating performance of the LTFET requiring rapid current flow between the source and the drain is deteriorated. do.
이러한 LTFET에 구성되는 소스의 모서리에 의해 유발된 코너 효과로 인한 SS 열화를 제거하기 위해 점차적인 도핑 프로파일을 갖는 완전히 공핍된 둥근 모서리를 사용하여 해결하고자 하나, 이러한 방식 역시 SS의 성능 저하의 개선 효과가 미미한 문제가 있다.In order to eliminate the SS degradation caused by the corner effect caused by the corner of the source composed of these LTFETs, we try to solve this by using fully depleted rounded corners with a gradual doping profile, but this method also has the effect of improving the performance degradation of SS has a minor problem.
구체적으로 종래 기술의 TFET에 관하여 설명하면 다음과 같다.In detail, the prior art TFET is described as follows.
도 1은 TFET과 MOSFET의 Log(ID)-VGS 그래프이고, 도 2는 MOSFET과 TFET의 동작원리 차이를 나타낸 구성도이다.1 is a Log(I D )-V GS graph of a TFET and a MOSFET, and FIG. 2 is a configuration diagram showing a difference in operating principle between a MOSFET and a TFET.
그리고 도 3은 높은 도핑 농도에 의한 MOSFET의 RDF 특성을 나타낸 구성도이다.And Figure 3 is a configuration diagram showing the RDF characteristics of the MOSFET by high doping concentration.
MOSFET(MOS field-effect transistor)는 silicon으로 된 반도체 기판 위에 SIO2로 된 공핍층과 금속층을 쌓은 구조에 gate에 전압이 걸리면 채널이 형성되면서 전류가 흐르게 된다.MOSFET (MOS field-effect transistor) has a structure in which a depletion layer made of SIO 2 and a metal layer are stacked on a semiconductor substrate made of silicon. When a voltage is applied to the gate, a channel is formed and current flows.
MOSFET은 thermionic emission 기반의 프로세서로 동작하기 때문에 subthreshold swing(SS)을 상온기준 60mV/decade보다 작게 하는 것이 물리적으로 불가능하다(MOSFET은 많은 전력을 소비한다).Since MOSFET operates as a processor based on thermionic emission, it is physically impossible to make subthreshold swing (SS) smaller than 60mV/decade based on room temperature (MOSFET consumes a lot of power).
반면, TFET은 MOSFET과는 달리 터널링 방식으로 전자나 홀의 흐름을 제어하므로 60mV/dec 이하의 SS값을 가질 수 있어 저전력 구동이 가능하다.On the other hand, unlike MOSFET, TFET controls the flow of electrons or holes in a tunneling method, so it can have an SS value of 60 mV/dec or less, enabling low-power driving.
하지만 현대 반도체 기술이 발전하면서 집적도를 향상시키기 위해 트랜지스터의 크기를 줄여감에 따라, 채널에 대한 게이트의 제어 정도를 높이기 위해 채널 영역의 불순물 농도를 높이면서 RDF(random dopant fluctuation)에 의한 ‘고유한 문턱 전압의 변화 문제’가 발생하고 있다.However, as modern semiconductor technology develops and the size of transistors is reduced to improve integration, the concentration of impurities in the channel region is increased to increase the degree of control of the gate for the channel, thereby increasing the 'unique dopant fluctuation (RDF). A problem of change in threshold voltage is occurring.
따라서, 반도체 소자의 저전력 구동 문제 및 불순물에 의한 RDF 문제를 해결하기 위해 불순물을 사용하지 않고 제작할 수 있는 TFET의 개발이 필요하다.Therefore, it is necessary to develop a TFET that can be manufactured without using impurities in order to solve the low-power driving problem of semiconductor devices and the RDF problem caused by impurities.
본 발명은 종래 기술의 터널 전계 효과 트랜지스터(TFET)의 문제점을 해결하기 위한 것으로, 게이트 측벽 절연막을 3층의 유전막 구조로 형성하여, 차지 트랩(charge trap)을 통한 전류 형성으로 문턱전압 변화 문제를 해결할 수 있도록 한 차지트랩 기술을 이용하는 터널 전계효과 트랜지스터 및 이의 제조 방법을 제공하는데 그 목적이 있다.The present invention is to solve the problems of the tunneling field effect transistor (TFET) of the prior art, and the gate sidewall insulating film is formed in a three-layer dielectric film structure to solve the threshold voltage change problem by forming a current through a charge trap. An object of the present invention is to provide a tunneling field effect transistor using a charge trap technology and a manufacturing method thereof.
본 발명은 TFET 소자의 게이트 측벽 절연막으로 3층의 ONO(oxide-nitride-oxide) 유전막을 형성하여 차지 트랩(charge trap)을 통해 밴드 벤딩(band bending)을 이용하여 구동하도록 하여 소자의 성능 저하없이 RDF(random dopant fluctuation)에 의한 고유한 문턱 전압의 변화 문제를 해결할 수 있도록 한 차지트랩 기술을 이용하는 터널 전계효과 트랜지스터 및 이의 제조 방법을 제공하는데 그 목적이 있다.The present invention forms a three-layer ONO (oxide-nitride-oxide) dielectric film as a gate sidewall insulating film of a TFET device to drive it using band bending through a charge trap, without deteriorating the performance of the device. An object of the present invention is to provide a tunnel field effect transistor using charge trap technology and a method of manufacturing the same, which can solve the problem of unique threshold voltage change caused by random dopant fluctuation (RDF).
본 발명은 게이트 측벽 절연막의 nitride 영역의 전자 트래핑(electron trapping)으로 에너지 밴드를 형성하기 때문에 전기적 특성을 세밀하게 조정할 수 있고, 불순물을 활용하지 않고 차지 트랩(charge trap)으로 밴드 벤딩(band bending)을 이용하여 동작하기 때문에 채널 길이를 줄이더라도 고유한 문턱 전압변화가 발생하지 않아 RDF 문제를 해결할 수 있도록 한 차지트랩 기술을 이용하는 터널 전계효과 트랜지스터 및 이의 제조 방법을 제공하는데 그 목적이 있다.Since the energy band is formed by electron trapping in the nitride region of the gate sidewall insulating film, the present invention can finely adjust the electrical characteristics, and band bending by charge trap without using impurities. An object of the present invention is to provide a tunnel field effect transistor using a charge trap technology and a method for manufacturing the same, which can solve the RDF problem because a unique threshold voltage change does not occur even if the channel length is reduced because it operates using
본 발명의 다른 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.Other objects of the present invention are not limited to the above-mentioned objects, and other objects not mentioned above will be clearly understood by those skilled in the art from the description below.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 차지트랩 기술을 이용하는 터널 전계효과 트랜지스터는 수직 방향의 제 1 면과 제 1 면에 접하는 수평 방향의 제 2 면을 갖는 기판;기판에 형성되어 L형 터널 전계 효과 트랜지스터를 구성하는 소스 영역; 드레인 영역; 게이트;를 포함하고, 소스 영역과 게이트 사이에 ONO(oxide-nitride-oxide) 구조의 게이트 측벽 절연막이 형성되어 소자 동작시에 게이트 측벽 절연막의 ONO(oxide-nitride-oxide)층의 nitride 영역의 전자 트래핑(electron trapping)으로 에너지 밴드를 형성하는 것을 특징으로 한다.A tunneling field effect transistor using the charge trap technology according to the present invention for achieving the above object is a substrate having a first surface in a vertical direction and a second surface in a horizontal direction in contact with the first surface; a source region constituting a tunneling field effect transistor; drain area; A gate sidewall insulating film having an oxide-nitride-oxide (ONO) structure is formed between the source region and the gate so that electrons in the nitride region of the oxide-nitride-oxide (ONO) layer of the gate sidewall insulating film are formed during device operation. It is characterized in that an energy band is formed by trapping (electron trapping).
여기서, 기판의 제 1 면과 제 2 면이 접하는 영역은 소자 동작시에 전류 발생 영역이 되고, 게이트 측벽 절연막은 게이트와 기판의 제 1 면 사이에 형성되는 것을 특징으로 한다.Here, a region where the first surface and the second surface of the substrate are in contact becomes a current generating region during device operation, and a gate sidewall insulating film is formed between the gate and the first surface of the substrate.
그리고 기판의 제 1 면 아래 영역이 소스 영역이고, 제 2 면 아래 영역이 드레인 영역인 것을 특징으로 한다.Further, the region under the first surface of the substrate is a source region, and the region under the second surface is a drain region.
그리고 소스 영역을 형성하기 위한 소스 도핑은 없고, 드레인 영역은 저항 개선 및 ONO(oxide-nitride-oxide)층의 nitride 영역에 전자를 공급하기 위하여 도핑을 하는 것을 특징으로 한다.In addition, there is no source doping to form the source region, and the drain region is characterized in that doping is performed to improve resistance and to supply electrons to the nitride region of the oxide-nitride-oxide (ONO) layer.
그리고 ONO(oxide-nitride-oxide) 구조의 게이트 측벽 절연막의 질화막(Si3N4)에 charging되는 electron의 양을 조절하여 밴드를 형성하여 소자 동작시의 전기적 특성을 제어하는 것을 특징으로 한다.And it is characterized by controlling the electrical characteristics during device operation by forming a band by adjusting the amount of electrons charged to the nitride film (Si 3 N 4 ) of the oxide-nitride-oxide (ONO) structure gate sidewall insulating film.
그리고 게이트에 전압을 인가하면 드레인 영역의 전자가 게이트 측벽 절연막의 질화막(Si3N4)으로 트랩(trap) 이동하면서 소스 영역쪽의 에너지 밴드가 상승하여 터널 베리어(tunnel barrier)를 형성하는 것을 특징으로 한다.In addition, when a voltage is applied to the gate, electrons in the drain region trap and move to the nitride film (Si 3 N 4 ) of the insulating film on the sidewall of the gate, and the energy band on the source region rises to form a tunnel barrier. to be
그리고 게이트 바이어스 전압 크기 및 바이어스를 인가하는 펄스 시간을 제어하여 터널 베리어(tunnel barrier)의 크기 및 산포 조절을 하는 것을 특징으로 한다.And it is characterized in that the size and distribution of a tunnel barrier are adjusted by controlling the gate bias voltage and the pulse time for applying the bias.
그리고 게이트에 전압을 인가하면 게이트 측벽 절연막의 ONO 영역의 아래 기판(Si)에서 밸런스 밴드(valence band)에 존재하는 전자가 채널(channel)로 터널링(tunneling)하며 전류가 흐르게 되는 것을 특징으로 한다.In addition, when a voltage is applied to the gate, electrons present in a valence band of the substrate (Si) under the ONO region of the gate sidewall insulating film tunnel into a channel, and current flows.
다른 목적을 달성하기 위한 본 발명에 따른 차지트랩 기술을 이용하는 터널 전계효과 트랜지스터의 제조 방법은 기판에 포토리소그래피(photolithography)로 공정으로 게이트 영역을 정의하고 건식 식각(dry etch) 공정을 진행하는 단계;수직 방향의 제 1 면과 제 1 면에 접하는 수평 방향의 제 2 면을 갖는 게이트 영역이 정의된 기판의 제 1 면에 게이트 측벽 절연막을 형성하는 단계;게이트 측벽 절연막이 형성된 전면에 게이트 형성용 물질층을 증착하고 선택적으로 패터닝하여 게이트를 형성하는 단계;상기 게이트 양단 기판에 소스 영역 및 드레인 영역을 형성하는 단계;를 포함하고, 소스 영역과 게이트 사이에 ONO(oxide-nitride-oxide) 구조의 게이트 측벽 절연막이 형성되어 소자 동작시에 게이트 측벽 절연막의 ONO(oxide-nitride-oxide)층의 nitride 영역의 전자 트래핑(electron trapping)으로 에너지 밴드를 형성하는 것을 특징으로 한다.To achieve another object, a method for manufacturing a tunneling field effect transistor using a charge trap technology according to the present invention includes defining a gate region on a substrate by a photolithography process and performing a dry etching process; Forming a gate sidewall insulating film on a first surface of a substrate in which a gate region having a first surface in a vertical direction and a second surface in a horizontal direction contacting the first surface is defined; A material for forming a gate on the entire surface on which the gate sidewall insulating film is formed. Forming a gate by depositing and selectively patterning a layer; Forming a source region and a drain region on a substrate at both ends of the gate; and a gate having an oxide-nitride-oxide (ONO) structure between the source region and the gate. An energy band is formed by electron trapping of a nitride region of an oxide-nitride-oxide (ONO) layer of the gate sidewall insulating film during device operation.
여기서, 게이트 측벽 절연막을 형성하는 단계는, 제 1 면 및 제 2 면을 포함하는 기판 표면에 하부 게이트 산화막(bottom gate oxide)을 형성하는 단계와, 하부 게이트 산화막(bottom gate oxide)이 형성된 기판상에 질화막(Si3N4)을 증착(deposition)하고, 식각(etch) 과정을 통해 측벽 스페이서(Side wall spacer) 공정으로 측벽 질화막층을 형성하는 단계와, 측벽 질화막층이 형성된 전면에 산화막(SiO2)을 증착(deposition)하고, 식각 공정으로 상부 게이트 산화막(top gate oxide)층을 형성하는 단계를 포함하는 것을 특징으로 한다.Here, the step of forming the gate sidewall insulating film includes forming a bottom gate oxide on the surface of the substrate including the first and second surfaces, and on the substrate on which the bottom gate oxide is formed. Depositing a nitride film (Si 3 N 4 ) and forming a sidewall nitride film layer by a side wall spacer process through an etching process, and an oxide film (SiO film) on the front surface on which the sidewall nitride film layer is formed 2 ) and forming a top gate oxide layer through an etching process.
그리고 게이트 측벽 절연막을, SiO2-Si3N4-SiO2 또는 Al2O3-HfO2-Al2O3 또는 Al2O3-Si3N4-Al2O3, 또는 SiO2-HfO2-SiO2 의 어느 하나의 구조로 형성하는 것을 특징으로 한다.And a gate sidewall insulating film, SiO 2 -Si 3 N 4 -SiO 2 or Al 2 O 3 -HfO 2 -Al 2 O 3 or Al 2 O 3 -Si 3 N 4 -Al 2 O 3 or SiO 2 -HfO It is characterized by forming in any one structure of 2 -SiO 2 .
이상에서 설명한 바와 같은 본 발명에 따른 차지트랩 기술을 이용하는 터널 전계효과 트랜지스터 및 이의 제조 방법은 다음과 같은 효과가 있다.As described above, the tunneling field effect transistor using the charge trap technology according to the present invention and the manufacturing method thereof have the following effects.
첫째, 게이트 측벽 절연막을 3층의 유전막 구조로 형성하여, 차지 트랩(charge trap)을 통한 전류 형성으로 문턱전압 변화 문제를 해결할 수 있도록 한다.First, the gate sidewall insulating film is formed in a three-layer dielectric film structure so that a threshold voltage change problem can be solved by forming a current through a charge trap.
둘째, TFET 소자의 게이트 측벽 절연막으로 3층의 ONO(oxide-nitride-oxide) 유전막을 형성하여 차지 트랩(charge trap)을 통해 밴드 벤딩(band bending)을 이용하여 구동하도록 하여 소자의 성능 저하없이 RDF(random dopant fluctuation)에 의한 고유한 문턱 전압의 변화 문제를 해결할 수 있도록 한다.Second, a three-layer ONO (oxide-nitride-oxide) dielectric film is formed as a gate sidewall insulating film of the TFET device to drive it using band bending through a charge trap, so that RDF without deteriorating the performance of the device (random dopant fluctuation) to solve the unique threshold voltage change problem.
셋째, 게이트 측벽 절연막의 nitride 영역의 전자 트래핑(electron trapping)으로 에너지 밴드를 형성하기 때문에 전기적 특성을 세밀하게 조정할 수 있다.Third, since an energy band is formed by electron trapping in the nitride region of the gate sidewall insulating film, electrical characteristics can be finely adjusted.
넷째, 불순물을 활용하지 않고 차지 트랩(charge trap)으로 밴드 벤딩(band bending)을 이용하여 동작하기 때문에 채널 길이를 줄이더라도 고유한 문턱 전압변화가 발생하지 않아 RDF 문제를 해결할 수 있다.Fourth, since it operates using band bending as a charge trap without using impurities, even if the channel length is reduced, a unique threshold voltage change does not occur, and thus the RDF problem can be solved.
도 1은 TFET과 MOSFET의 Log(ID)-VGS 그래프
도 2는 MOSFET과 TFET의 동작원리 차이를 나타낸 구성도
도 3은 높은 도핑 농도에 의한 MOSFET의 RDF 특성을 나타낸 구성도
도 4는 본 발명에 따른 차지트랩 기술을 이용하는 터널 전계효과 트랜지스터 구조를 나타낸 단면도
도 5a와 도 5b는 3층 절연막 ONO의 band 특성 그래프 및 ID-VG curve를 통한 특징 그래프
도 6은 본 발명에 따른 차지트랩 기술을 이용하는 터널 전계효과 트랜지스터의 전류 발생 영역을 나타낸 구성도
도 7a 내지 도 7j는 본 발명에 따른 차지트랩 기술을 이용하는 터널 전계효과 트랜지스터의 제조 공정 단면도1 is a Log (I D )-V GS graph of TFET and MOSFET
Figure 2 is a configuration diagram showing the difference between the operation principle of MOSFET and TFET
Figure 3 is a configuration diagram showing the RDF characteristics of a MOSFET by high doping concentration
4 is a cross-sectional view showing a structure of a tunneling field effect transistor using a charge trap technology according to the present invention.
5a and 5b are a characteristic graph through a band characteristic graph and an I D -V G curve of a three-layer insulating film ONO
6 is a configuration diagram showing a current generating region of a tunneling field effect transistor using a charge trap technology according to the present invention.
7a to 7j are cross-sectional views of a manufacturing process of a tunneling field effect transistor using a charge trap technology according to the present invention.
이하, 본 발명에 따른 차지트랩 기술을 이용하는 터널 전계효과 트랜지스터 및 이의 제조 방법의 바람직한 실시 예에 관하여 상세히 설명하면 다음과 같다.Hereinafter, a preferred embodiment of a tunneling field effect transistor using the charge trap technology according to the present invention and a manufacturing method thereof will be described in detail.
본 발명에 따른 차지트랩 기술을 이용하는 터널 전계효과 트랜지스터 및 이의 제조 방법의 특징 및 이점들은 이하에서의 각 실시 예에 대한 상세한 설명을 통해 명백해질 것이다.The characteristics and advantages of the tunneling field effect transistor and the manufacturing method using the charge trap technology according to the present invention will become clear through the detailed description of each embodiment hereinafter.
도 4는 본 발명에 따른 차지트랩 기술을 이용하는 터널 전계효과 트랜지스터 구조를 나타낸 단면도이다.4 is a cross-sectional view showing a structure of a tunneling field effect transistor using a charge trap technology according to the present invention.
본 발명에 따른 차지트랩 기술을 이용하는 터널 전계효과 트랜지스터는 게이트 측벽 절연막을 3층의 유전막 구조로 형성하여, 차지 트랩(charge trap)을 통한 전류 형성으로 문턱전압 변화 문제를 해결할 수 있도록 한 것이다.In the tunneling field effect transistor using the charge trap technology according to the present invention, the gate sidewall insulating film is formed in a three-layer dielectric film structure, so that the threshold voltage change problem can be solved by current formation through a charge trap.
이를 위하여 본 발명은 TFET 소자의 게이트 측벽 절연막으로 3층의 ONO(oxide-nitride-oxide) 유전막을 형성하여 차지 트랩(charge trap)을 통해 밴드 벤딩(band bending)을 이용하여 구동하도록 하여 소자의 성능 저하없이 RDF(random dopant fluctuation)에 의한 고유한 문턱 전압의 변화 문제를 해결할 수 있도록 하는 구성을 포함할 수 있다.To this end, the present invention forms a three-layer oxide-nitride-oxide (ONO) dielectric film as a gate sidewall insulating film of a TFET device to drive it using band bending through a charge trap, thereby improving the performance of the device. A configuration capable of solving a unique threshold voltage change problem caused by random dopant fluctuation (RDF) without degradation may be included.
본 발명에 따른 차지트랩 기술을 이용하는 터널 전계효과 트랜지스터는 도 4에서와 같이, 수직 방향의 제 1 면과 제 1 면에 접하는 수평 방향의 제 2 면을 갖는 기판(40)과, 기판(40)에 형성되어 L형 터널 전계 효과 트랜지스터를 구성하는 소스 영역(41)과, 드레인 영역(42)과, 게이트(43)를 포함하고, 소스 영역(41)과 게이트(43) 사이에 ONO(oxide-nitride-oxide) 구조의 게이트 측벽 절연막(44)이 형성되어 소자 동작시에 게이트 측벽 절연막(44)의 ONO(oxide-nitride-oxide)층의 nitride 영역의 electron trapping으로 에너지 밴드를 형성하는 것이다.As shown in FIG. 4, the tunneling field effect transistor using the charge trap technology according to the present invention includes a
여기서, 기판(40)의 제 1 면과 제 2 면이 접하는 영역은 소자 동작시에 전류 발생 영역이 되고, 게이트 측벽 절연막(44)은 게이트(43)와 기판(40)의 제 1 면 사이에 형성되는 것이다.Here, the area where the first surface and the second surface of the
그리고 기판(40)의 제 1 면 아래 영역이 소스 영역(41)이고, 제 2 면 아래 영역이 드레인 영역(42)이다.An area under the first surface of the
일반적인 TFET의 경우 doping으로 source, channel, drain을 형성하여 영구적으로 에너지 밴드를 조절한 뒤 tunnel barrier를 생성하고, 이후에 동작 시 gate 바이어스를 인가하여 전하의 tunneling 현상을 발생하여 전류를 형성한다.In the case of a general TFET, a source, channel, and drain are formed by doping to permanently adjust the energy band, then a tunnel barrier is created, and then a gate bias is applied during operation to generate a tunneling phenomenon of charges to form a current.
이러한 방식은 제작이 간단하고 영구적이지만 doping의 variation에 따라 전류의 산포가 큰 단점이 있다.This method is simple and permanent in fabrication, but has the disadvantage of large current dispersion depending on doping variation.
이를 해결하기 위해서 doping-less 기술이 나타나는데 주로 source-drain 영역에 서로 다른 metal을 형성하여 Work Function(WF)의 차이로 tunnel barrier 형성하여 소자를 동작 시키게 된다.To solve this problem, doping-less technology appears. Different metals are mainly formed in the source-drain area to form a tunnel barrier with a difference in work function (WF) to operate the device.
하지만 metal을 사용하게 되면 WF의 차이를 두기 위해서 기존 CMOS 공정과 호환이 되지 않는 metal을 사용해야 하는 경우가 많으며, metal마다 특정한 WF값을 가지게 되므로 tunnel barrier의 세밀한 조정이 불가능하다.However, when metal is used, it is often necessary to use a metal that is incompatible with the existing CMOS process to make a difference in WF, and since each metal has a specific WF value, fine adjustment of the tunnel barrier is impossible.
또한, metal grain에 따른 WF variation 효과를 고려하면 doping으로 형성한 tunnel barrier 대비 효과가 크지 않다.In addition, considering the WF variation effect according to the metal grain, the effect is not large compared to the tunnel barrier formed by doping.
이에 비하여, 본 발명에서와 같이 charge trap을 이용한 경우에는 ONO(oxide-nitride-oxide) 구조의 게이트 측벽 절연막(44)의 질화막(Si3N4)에 charging되는 electron의 양을 조절하여 밴드를 형성하므로 보다 세밀하게 전기적 특성을 조정할 수 있다.In contrast, in the case of using a charge trap as in the present invention, a band is formed by adjusting the amount of electrons charged to the nitride film (Si 3 N 4 ) of the gate sidewall insulating
이와 같은 구조 및 특성을 갖는 본 발명에 따른 차지트랩 기술을 이용하는 터널 전계효과 트랜지스터는 게이트(43)에 높은 전압(ex VG=15V)을 인가하면 드레인 영역(42)의 전자가 게이트 측벽 절연막(44)의 질화막(Si3N4)으로 trap 이동하면서 소스 영역(41)쪽의 에너지 밴드가 상승하여 터널 베리어(tunnel barrier)를 형성한다.In the tunneling field effect transistor using the charge trap technology according to the present invention having such a structure and characteristics, when a high voltage (ex V G =15V) is applied to the
여기서, 게이트 바이어스 전압 크기 및 바이어스를 인가하는 펄스 시간을 변형하면 tunnel barrier의 크기 및 산포 조절이 자유롭다.Here, the size and distribution of the tunnel barrier can be freely adjusted by modifying the size of the gate bias voltage and the pulse time for applying the bias.
그리고 소자 동작 전압을 게이트(43)에 인가 시(ex VG<1.5V) ONO 영역의 아래 기판(Si)에서 밸런스 밴드(valence band)에 존재하는 전자가 채널(channel)로 터널링(tunneling)하며 전류가 흐르게 된다.In addition, when a device operating voltage is applied to the gate 43 (ex V G <1.5V), electrons present in the valence band of the substrate (Si) below the ONO region tunnel into the channel. current will flow.
이와 같은 구조는 갖는 본 발명에 따른 차지트랩 기술을 이용하는 터널 전계효과 트랜지스터는 게이트 측벽 절연막의 nitride 영역의 전자 트래핑(electron trapping)으로 에너지 밴드를 형성하기 때문에 전기적 특성을 세밀하게 조정할 수 있고, 불순물을 활용하지 않고 차지 트랩(charge trap)으로 밴드 벤딩(band bending)을 이용하여 동작하기 때문에 채널 길이를 줄이더라도 고유한 문턱 전압변화가 발생하지 않아 RDF 문제를 해결할 수 있도록 한 것이다.Since the tunneling field effect transistor using the charge trap technology according to the present invention having such a structure forms an energy band by electron trapping in the nitride region of the insulating film on the sidewall of the gate, the electrical characteristics can be finely adjusted and impurities can be removed. Since it operates using band bending as a charge trap without utilizing it, even if the channel length is reduced, the unique threshold voltage change does not occur, so that the RDF problem can be solved.
도 5a와 도 5b는 3층 절연막 ONO의 band 특성 그래프 및 ID-VG curve를 통한 특징 그래프이다.5A and 5B are a band characteristic graph and a characteristic graph through an I D -V G curve of the three-layer insulating film ONO.
Charge trap을 이용한 TFET의 특징을 TCAD 시뮬레이션을 통해 확인했다.The characteristics of the TFET using the charge trap were confirmed through TCAD simulation.
도 5a에서와 같이, 0V와 0.5V의 gate 전압을 인가하여 ONO 절연막 band 구조로 charge trap을 통해 source와 channel을 형성하여 동작한다는 것을 확인했다. As shown in FIG. 5a, it was confirmed that the gate voltages of 0V and 0.5V were applied to operate by forming a source and a channel through a charge trap in an ONO insulating film band structure.
또한, 도 5b에서와 같이, 시뮬레이션을 통해 소자의 ID-VG curve를 확인한 결과 SS값의 최솟값은 38mv/decade, 평균값은 62mv/decade으로 ON/OFF 상태 변화가 매우 급격하게 일어나기 때문에 0.5V 이하의 매우 낮은 구동 전압 조건에서 동작 가능하다는 것을 확인했다.In addition, as shown in FIG. 5B, as a result of confirming the I D -V G curve of the device through simulation, the minimum value of the SS value is 38 mv/decade and the average value is 62 mv/decade. It was confirmed that operation is possible under the following very low driving voltage conditions.
도 6은 본 발명에 따른 차지트랩 기술을 이용하는 터널 전계효과 트랜지스터의 전류 발생 영역을 나타낸 구성도이다.6 is a configuration diagram showing a current generating region of a tunneling field effect transistor using a charge trap technology according to the present invention.
본 발명에 따른 차지트랩 기술을 이용하는 터널 전계효과 트랜지스터는 source 영역의 doping-less를 기본으로 하여 동작하고, Drain 영역의 경우 저항개선을 및 Si3N4 영역에 전자를 공급하기 위해서 doping을 통해 제작한다.The tunneling field effect transistor using the charge trap technology according to the present invention operates on the basis of doping-less in the source region, and in the case of the drain region, it is manufactured through doping to improve resistance and supply electrons to the Si 3 N 4 region. do.
본 발명에 따른 차지트랩 기술을 이용하는 터널 전계효과 트랜지스터의 제조 공정을 구체적으로 설명하면 다음과 같다.The manufacturing process of the tunneling field effect transistor using the charge trap technology according to the present invention will be described in detail.
도 7a 내지 도 7k는 본 발명에 따른 차지트랩 기술을 이용하는 터널 전계효과 트랜지스터의 제조 공정 단면도이다.7A to 7K are cross-sectional views of a manufacturing process of a tunneling field effect transistor using a charge trap technology according to the present invention.
먼저, 도 7a에서와 같이, 실리콘 기판(70)상에 포토레지스트(71)를 도포하고, 포토리소그래피(photolithography)로 공정으로 패터닝(patterning)하여 게이트 영역을 정의하고 건식 식각(dry etch) 공정을 진행한다.First, as shown in FIG. 7A, a
도 7b에서와 같이, 건식 식각(dry etch) 공정으로 기판(70)에 수직 방향의 제 1 면과 제 1 면에 접하는 수평 방향의 제 2 면을 갖는 게이트 영역이 정의되면, 도 7c에서와 같이, 건식 산화(Dry oxidation) 과정을 통해 제 1 면 및 제 2 면을 포함하는 기판(70) 표면에 하부 게이트 산화막(bottom gate oxide)(72)을 형성한다.As shown in FIG. 7B, when a gate region having a first surface in a vertical direction and a second surface in a horizontal direction contacting the first surface is defined on the
이어, 도 7d에서와 같이, 하부 게이트 산화막(bottom gate oxide)(72a)이 형성된 기판(70)상에 질화막(Si3N4)(73)을 증착(deposition)하고, 도 7e에서와 같이 식각(etch) 과정을 통해 측벽 스페이서(Side wall spacer) 공정으로 측벽 질화막층(73a)을 형성한다.Next, as shown in FIG. 7D, a nitride film (Si 3 N 4 ) 73 is deposited on the
그리고 도 7f에서와 같이, 측벽 질화막층(73a)이 형성된 전면에 산화막(SiO2)(74)을 증착(deposition)하고, 도 7g에서와 같이, 식각 공정으로 상부 게이트 산화막(top gate oxide)층을 형성한다.And, as shown in FIG. 7F, an oxide film (SiO 2 ) 74 is deposited on the entire surface where the sidewall
이어, 도 7h에서와 같이, 측벽에 게이트 측벽 절연막으로 ONO(SiO2-Si3N4-SiO2)(76)이 형성된 소자 위에 폴리실리콘 또는 금속 물질을 포함하는 게이트 형성용 물질층(77)을 증착하고, 도 7i에서와 같이 식각 공정으로 게이트(77a)를 형성한다.Subsequently, as shown in FIG. 7H, a gate forming
그리고 도 7j에서와 같이, Source 전극(78) contact 영역에 p-type, Drain 영역(79)에 n-type dopant를 하여 implantation하여 소자를 완성한다. And, as shown in FIG. 7J, a p-type dopant is applied to the contact region of the
이와 같은 제조 공정에서 SiO2-Si3N4-SiO2(ONO층)을 실시 예로 하였지만 bandgap engineering을 통해서 다른 물질을 활용해도 동일한 발명 효과를 이용할 수 있다.In this manufacturing process, SiO 2 -Si 3 N 4 -SiO 2 (ONO layer) was used as an example, but the same invention effect can be used by using other materials through bandgap engineering.
예를 들어, Al2O3-HfO2-Al2O3, Al2O3-Si3N4-Al2O3, SiO2-HfO2-SiO2 등의 어느 하나의 구조로 게이트 측벽 절연막을 형성할 수 있다.For example, the gate sidewall insulating film has a structure of any one of Al 2 O 3 -HfO 2 -Al 2 O 3 , Al 2 O 3 -Si 3 N 4 -Al 2 O 3 , SiO 2 -HfO 2 -SiO 2 , and the like. can form
이상에서 설명한 본 발명에 따른 차지트랩 기술을 이용하는 터널 전계효과 트랜지스터 및 이의 제조 방법은 게이트 측벽 절연막의 nitride 영역의 전자 트래핑(electron trapping)으로 에너지 밴드를 형성하기 때문에 전기적 특성을 세밀하게 조정할 수 있고, 불순물을 활용하지 않고 차지 트랩(charge trap)으로 밴드 벤딩(band bending)을 이용하여 동작하기 때문에 채널 길이를 줄이더라도 고유한 문턱 전압변화가 발생하지 않아 RDF 문제를 해결할 수 있도록 한 것이다.The tunneling field effect transistor and its manufacturing method using the charge trap technology according to the present invention described above form an energy band by electron trapping in the nitride region of the gate sidewall insulating film, so the electrical characteristics can be finely adjusted, Since it operates using band bending as a charge trap without using impurities, even if the channel length is reduced, the unique threshold voltage change does not occur, so that the RDF problem can be solved.
이상에서의 설명에서와 같이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 본 발명이 구현되어 있음을 이해할 수 있을 것이다.As described above, it will be understood that the present invention is implemented in a modified form without departing from the essential characteristics of the present invention.
그러므로 명시된 실시 예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 전술한 설명이 아니라 특허청구 범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.Therefore, the specified embodiments should be considered from an explanatory point of view rather than a limiting point of view, and the scope of the present invention is shown in the claims rather than the foregoing description, and all differences within the equivalent range are considered to be included in the present invention. will have to be interpreted
40. 기판
41. 소스 영역
42. 드레인 영역
43. 게이트
44. 게이트 측벽 절연막40. Substrate
41. Source area
42. Drain area
43. Gate
44. Gate side wall insulating film
Claims (11)
기판에 형성되어 L형 터널 전계 효과 트랜지스터를 구성하는 소스 영역; 드레인 영역; 게이트;를 포함하고,
소스 영역과 게이트 사이에 ONO(oxide-nitride-oxide) 구조의 게이트 측벽 절연막이 형성되어 소자 동작시에 게이트 측벽 절연막의 ONO(oxide-nitride-oxide)층의 nitride 영역의 전자 트래핑(electron trapping)으로 에너지 밴드를 형성하는 것을 특징으로 하는 차지트랩 기술을 이용하는 터널 전계효과 트랜지스터.a substrate having a first surface in a vertical direction and a second surface in a horizontal direction in contact with the first surface;
a source region formed on the substrate and constituting an L-type tunneling field effect transistor; drain area; Including; gate;
A gate sidewall insulating film of ONO (oxide-nitride-oxide) structure is formed between the source region and the gate, and electron trapping of the nitride region of the ONO (oxide-nitride-oxide) layer of the gate sidewall insulating film is performed during device operation. Tunnel field effect transistor using charge trap technology, characterized in that it forms an energy band.
게이트 측벽 절연막은 게이트와 기판의 제 1 면 사이에 형성되는 것을 특징으로 하는 차지트랩 기술을 이용하는 터널 전계효과 트랜지스터.The method of claim 1 , wherein a region where the first surface and the second surface of the substrate are in contact becomes a current generation region during device operation,
A tunneling field effect transistor using a charge trap technology, characterized in that the gate sidewall insulating film is formed between the gate and the first surface of the substrate.
수직 방향의 제 1 면과 제 1 면에 접하는 수평 방향의 제 2 면을 갖는 게이트 영역이 정의된 기판의 제 1 면에 게이트 측벽 절연막을 형성하는 단계;
게이트 측벽 절연막이 형성된 전면에 게이트 형성용 물질층을 증착하고 선택적으로 패터닝하여 게이트를 형성하는 단계;
상기 게이트 양단 기판에 소스 영역 및 드레인 영역을 형성하는 단계;를 포함하고,
소스 영역과 게이트 사이에 ONO(oxide-nitride-oxide) 구조의 게이트 측벽 절연막이 형성되어 소자 동작시에 게이트 측벽 절연막의 ONO(oxide-nitride-oxide)층의 nitride 영역의 전자 트래핑(electron trapping)으로 에너지 밴드를 형성하는 것을 특징으로 하는 차지트랩 기술을 이용하는 터널 전계효과 트랜지스터의 제조 방법.defining a gate region on a substrate by a photolithography process and performing a dry etch process;
forming a gate sidewall insulating film on a first surface of a substrate in which a gate region having a first surface in a vertical direction and a second surface in a horizontal direction adjacent to the first surface is defined;
forming a gate by depositing and selectively patterning a gate-forming material layer on the entire surface where the gate sidewall insulating film is formed;
Forming a source region and a drain region on the substrate at both ends of the gate;
A gate sidewall insulating film of ONO (oxide-nitride-oxide) structure is formed between the source region and the gate, and electron trapping of the nitride region of the ONO (oxide-nitride-oxide) layer of the gate sidewall insulating film is performed during device operation. A method of manufacturing a tunneling field effect transistor using a charge trap technology, characterized in that it forms an energy band.
제 1 면 및 제 2 면을 포함하는 기판 표면에 하부 게이트 산화막(bottom gate oxide)을 형성하는 단계와,
하부 게이트 산화막(bottom gate oxide)이 형성된 기판상에 질화막(Si3N4)을 증착(deposition)하고, 식각(etch) 과정을 통해 측벽 스페이서(Side wall spacer) 공정으로 측벽 질화막층을 형성하는 단계와,
측벽 질화막층이 형성된 전면에 산화막(SiO2)을 증착(deposition)하고, 식각 공정으로 상부 게이트 산화막(top gate oxide)층을 형성하는 단계를 포함하는 것을 특징으로 하는 차지트랩 기술을 이용하는 터널 전계효과 트랜지스터의 제조 방법.10. The method of claim 9, wherein forming the gate sidewall insulating film comprises:
forming a bottom gate oxide on the surface of the substrate including the first and second surfaces;
Depositing a nitride film (Si 3 N 4 ) on a substrate on which a bottom gate oxide is formed, and forming a sidewall nitride film layer by a side wall spacer process through an etching process. and,
Depositing an oxide film (SiO 2 ) on the entire surface on which the sidewall nitride film layer is formed, and forming a top gate oxide layer through an etching process. How to make a transistor.
SiO2-Si3N4-SiO2 또는 Al2O3-HfO2-Al2O3 또는 Al2O3-Si3N4-Al2O3, 또는 SiO2-HfO2-SiO2 의 어느 하나의 구조로 형성하는 것을 특징으로 하는 차지트랩 기술을 이용하는 터널 전계효과 트랜지스터의 제조 방법.
The method of claim 9, wherein the gate sidewall insulating film,
Any of SiO 2 -Si 3 N 4 -SiO 2 or Al 2 O 3 -HfO 2 -Al 2 O 3 or Al 2 O 3 -Si 3 N 4 -Al 2 O 3 or SiO 2 -HfO 2 -SiO 2 A method of manufacturing a tunneling field effect transistor using a charge trap technology, characterized in that it is formed as a single structure.
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