KR20230035058A

KR20230035058A - 촬상 장치 및 전자기기

Info

Publication number: KR20230035058A
Application number: KR1020237003041A
Authority: KR
Inventors: 토모노리 야마시타; 아츠시 무토
Original assignee: 소니 세미컨덕터 솔루션즈 가부시키가이샤
Priority date: 2020-07-07
Filing date: 2021-05-19
Publication date: 2023-03-10
Also published as: CN115699793A; US20230209227A1; JPWO2022009530A1; WO2022009530A1; EP4181502A1; TW202205848A; EP4181502A4

Abstract

[과제] 화소가 배치되어 이루어지는 화소 칩의 기여분이 지배적인 칩 사이즈를 유지한 채, 아날로그-디지털 변환기의 병렬 수의 증가에 대응 가능한 촬상 장치를 제공한다.
[해결 수단] 본 개시의 촬상 장치는, 1층째의 반도체 칩, 2층째의 반도체 칩, 및, 3층째의 반도체 칩 중 적어도 3개의 반도체 칩이 적층된 적층 칩 구조를 가진다. 1층째의 반도체 칩에는, 화소가 행렬상으로 2차원 배치되어 이루어지는 화소 어레이부가 형성되어 있다. 2층째의 반도체 칩 및 3층째의 반도체 칩의 일방에는, 화소 어레이부의 각 화소로부터 신호선을 통해 판독되는 아날로그의 화소 신호를 디지털의 화소 신호로 변환하는 아날로그-디지털 변환부의 아날로그 회로부가 배치되어 있다. 2층째의 반도체 칩 및 3층째의 반도체 칩의 타방에는, 아날로그-디지털 변환부의 디지털 회로부가 배치되어 있다.

Description

촬상 장치 및 전자기기

본 개시는, 촬상 장치 및 전자기기에 관한 것이다.

촬상 장치에는, 화소로부터 판독되는 아날로그의 화소 신호를 디지털화하는 아날로그-디지털 변환부가 탑재되어 있다. 아날로그-디지털 변환부는, 화소열에 대응하여 배치된 복수의 아날로그-디지털 변환기로 이루어지는, 소위, 열병렬형의 아날로그-디지털 변환부이다.

또한, 촬상 장치에서는, 화소가 배치되어 이루어지는 화소 어레이부를 1층째의 반도체 칩에 형성하는 한편, 아날로그-디지털 변환부를 2층째의 반도체 칩에 형성하고, 1층째의 반도체 칩과 2층째의 반도체 칩을 적층한 적층 칩 구조가 취해지고 있다(예를 들면, 특허문헌 1참조). 이 적층 칩 구조에 의하면, 1층째의 반도체 칩으로서, 화소 어레이부(11)를 형성할 수 있을 만큼의 크기(면적)인 것이면 되기 때문에, 1층째의 반도체 칩의 사이즈, 나아가서는, 칩 전체의 사이즈 소형화를 도모할 수 있다.

특허문헌 1: WO 2014/007004 A1

특허문헌 1에 기재된 종래 기술에서는, 아날로그-디지털 변환기를 병렬로 2계통 또는 4계통 설치하여, 2개 또는 4개의 화소행의 각 화소로부터 병렬적으로 판독되는 아날로그의 화소 신호를, 2계통 또는 4계통의 아날로그-디지털 변환기에서 병렬적으로 디지털화 처리를 행하는 것에 의해, 화소 신호의 판독 시간의 단축화를 도모하고 있다.

그러나, 적층 칩 구조에 의해 칩 사이즈의 소형화를 도모하고 있지만, 아날로그-디지털 변환기의 병렬 수가 증가한 경우, 2층째의 반도체 칩의 사이즈, 나아가서는, 칩 전체의 사이즈가 커져버린다.

본 개시는, 화소가 배치되어 이루어지는 화소 칩의 기여분이 지배적인 칩 사이즈를 유지한 채, 아날로그-디지털 변환기의 병렬 수의 증가에 대응 가능한 촬상 장치, 및, 당해 촬상 장치를 갖는 전자기기를 제공하는 것을 목적으로 한다.

상기의 목적을 달성하기 위한 본 개시의 촬상 장치는,

1층째의 반도체 칩, 2층째의 반도체 칩, 및, 3층째의 반도체 칩의 적어도 3개의 반도체 칩이 적층된 적층 칩 구조를 가지고,

1층째의 반도체 칩에는, 화소가 행렬 형상으로 2차원 배치되어 이루어지는 화소 어레이부가 형성되어 있고,

2층째의 반도체 칩 및 3층째의 반도체 칩의 일방에는, 화소 어레이부의 각 화소로부터 신호선을 통해 판독되는 아날로그의 화소 신호를 디지털의 화소 신호로 변환하는 아날로그-디지털 변환부의 아날로그 회로부가 배치되어 있고,

2층째의 반도체 칩 및 3층째의 반도체 칩의 타방에는, 아날로그-디지털 변환부의 디지털 회로부가 배치되어 있다.

또한, 상기의 목적을 달성하기 위한 본 개시의 전자기기는, 상기의 구성의 촬상 장치를 가진다.

도 1은, 본 개시에 관한 기술이 적용되는 제1 실시형태에 관한 촬상 장치의 시스템 구성의 개략을 모식적으로 나타내는 블록도이다.
도 2는, 화소의 회로 구성의 일례를 나타내는 회로도이다.
도 3은, 아날로그-디지털 변환부의 구성의 일례를 모식적으로 나타내는 블록도이다.
도 4는, 회로 구성예 1에 관한 비교기의 회로 구성을 나타내는 회로도이다.
도 5는, 회로 구성예 2에 관한 비교기의 회로 구성을 나타내는 회로도이다.
도 6은, 회로 구성예 3에 관한 비교기의 회로 구성을 나타내는 회로도이다.
도 7은, 회로 구성예 4에 관한 비교기의 회로 구성을 나타내는 회로도이다.
도 8은, 제1 실시형태에 관한 CMOS 이미지 센서의 적층 칩 구조를 나타내는 모식적인 분해 사시도이다.
도 9는, 아날로그-디지털 변환기를 병렬로 복수계통 설치하여, 동시 판독의 행 수를 늘리는 경우의 1화소열분의 접속 관계를 나타내는 회로도이다.
도 10은, 본 개시에 관한 기술이 적용되는 제2 실시형태에 관한 촬상 장치의 시스템 구성의 개략을 모식적으로 나타내는 블록도이다.
도 11은, 제2 실시형태에 관한 CMOS 이미지 센서의 적층 칩 구조를 나타내는 모식적인 분해 사시도이다.
도 12a는, 반도체 칩 간의 전기적 접속 구조예 1을 나타내는 절단부 단면도이고, 도 12b는, 반도체 칩 간의 전기적 접속 구조예 2를 나타내는 절단부 단면도이다.
도 13은, 신호선의 기생 저항 및 기생 용량에 대한 설명도이다.
도 14는, 신호선의 기생 저항 및 기생 용량의 반감에 따르는 소비 전력 삭감에 대한 설명도이다.
도 15는, 본 개시에 관한 기술이 적용되는 제3 실시형태에 관한 촬상 장치의 시스템 구성의 개략을 모식적으로 나타내는 블록도이다.
도 16은, 제3 실시형태에 관한 CMOS 이미지 센서의 적층 칩 구조를 나타내는 모식적인 분해 사시도이다.
도 17은, 제4 실시형태에 관한 CMOS 이미지 센서의 적층 칩 구조를 나타내는 모식적인 분해 사시도이다.
도 18은, 제5 실시형태에 관한 CMOS 이미지 센서의 적층 칩 구조를 나타내는 모식적인 분해 사시도이다.
도 19는, 제6 실시형태에 관한 CMOS 이미지 센서의 적층 칩 구조를 나타내는 모식적인 분해 사시도이다.
도 20은, 제7 실시형태에 관한 CMOS 이미지 센서의 적층 칩 구조를 나타내는 모식적인 분해 사시도이다.
도 21은, 제8 실시형태에 관한 CMOS 이미지 센서의 적층 칩 구조를 나타내는 모식적인 분해 사시도이다.
도 22는, 본 개시에 관한 기술의 적용예를 나타내는 도면이다.
도 23은, 본 개시의 전자기기의 일례인 촬상 시스템의 구성예의 개략을 나타내는 블록도이다.
도 24는, 본 개시에 관한 기술이 적용될 수 있는 이동체 제어 시스템의 일례인 차량 제어 시스템의 개략적인 구성예를 나타내는 블록도이다.
도 25는, 이동체 제어 시스템에 있어서의 촬상부의 설치 위치의 예를 나타내는 도면이다.

이하, 본 개시에 관한 기술을 실시하기 위한 형태 (이하, 「실시형태」라고 기술한다)에 대해서 도면을 사용하여 상세하게 설명한다. 본 개시에 관한 기술은 실시형태에 한정되는 것은 아니고, 실시형태에 있어서의 다양한 수치 등은 예시이다. 이하의 설명에 있어서, 동일 요소 또는 동일 기능을 갖는 요소에는 동일 부호를 사용하는 것으로 하고, 중복되는 설명은 생략한다. 한편, 설명은 이하의 순서로 행한다.

1. 본 개시의 촬상 장치 및 전자기기, 전반에 대한 설명

2. 제1 실시형태에 관한 촬상 장치

2-1. CMOS 이미지 센서의 구성예

2-2. 화소의 회로 구성예

2-3. 아날로그-디지털 변환부의 구성예

2-4. 비교기의 회로 구성예

2-4-1. 회로 구성예 1

2-4-2. 회로 구성예 2

2-4-3. 회로 구성예 3

2-4-4. 회로 구성예 4

2-5. 적층 칩 구조

3. 제2 실시형태에 관한 촬상 장치

3-1. CMOS 이미지 센서의 구성예

3-2. 적층 칩 구조

3-3. 반도체 칩 간의 전기적 접속 구조

3-3-1. 전기적 접속 구조예 1

3-3-2. 전기적 접속 구조예 2

4. 제3 실시형태에 관한 촬상 장치

4-1. CMOS 이미지 센서의 구성예

4-2. 적층 칩 구조

5. 제4 실시형태에 관한 촬상 장치

6. 제5 실시형태에 관한 촬상 장치

7. 제6 실시형태에 관한 촬상 장치

8. 제7 실시형태에 관한 촬상 장치

9. 제8 실시형태에 관한 촬상 장치

10. 변형예

11. 응용예

12. 본 개시에 관한 기술의 적용예

12-1. 본 개시의 전자기기(촬상 시스템의 예)

12-2. 이동체에 대한 응용예

13. 본 개시가 취할 수 있는 구성

<본 개시의 촬상 장치 및 전자기기, 전반에 대한 설명>

본 개시의 촬상 장치 및 전자기기에 있어서는, 아날로그-디지털 변환부에 대해, 화소 어레이부의 화소열에 대응하여 설치된 복수의 아날로그-디지털 변환기로 이루어지고, 아날로그-디지털 변환기에 대해, 아날로그의 화소 신호와 램프파의 참조 신호를 비교하는 비교기, 및, 참조 신호의 발생 타이밍으로부터, 아날로그의 화소 신호와 램프파의 참조 신호가 교차할 때까지의 시간을 계측하는 카운터를 갖는 구성으로 할 수 있다. 그리고, 2층째의 반도체 칩 및 3층째의 반도체 칩의 일방에는, 아날로그-디지털 변환부의 비교기가 배치되어 있고, 2층째의 반도체 칩 및 3층째의 반도체 칩의 타방에는, 아날로그-디지털 변환부의 카운터가 배치되어 있는 구성으로 할 수 있다.

상술한 바람직한 구성을 포함하는 본 개시의 촬상 장치 및 전자기기에 있어서는, 2층째의 반도체 칩에는, 아날로그-디지털 변환부의 비교기, 및, 신호선에 접속된 부하 전류원이 배치되어 있고, 3층째의 반도체 칩에는, 아날로그-디지털 변환부의 카운터, 로직 회로부, 및, 인터페이스가 배치되어 있는 구성으로 할 수 있다. 또한, 3층째의 반도체 칩에는, 아날로그-디지털 변환부의 카운터, 로직 회로부, 및, 인터페이스 외에, 메모리부, 혹은, AI(Artificial Intelligence) 회로가 배치되어 있는 구성으로 할 수 있다.

또한, 상술한 바람직한 구성을 포함하는 본 개시의 촬상 장치 및 전자기기에 있어서는, 4층째의 반도체 칩을 갖는 구성으로 할 수 있다. 그리고, 4층째의 반도체 칩에는, 메모리부, 혹은, AI 회로가 배치되어 있는 구성으로 할 수 있다. 또한, 4층째의 반도체 칩에 대해, 사이즈가 다른 층의 반도체 칩의 사이즈보다도 작은 구성으로 할 수 있다.

또한, 상술한 바람직한 구성을 포함하는 본 개시의 촬상 장치 및 전자기기에 있어서는, 2층째의 반도체 칩에는, 아날로그-디지털 변환부의 카운터, 로직 회로부, 및, 인터페이스가 배치되어 있고, 3층째의 반도체 칩에는, 아날로그-디지털 변환부의 비교기, 및, 신호선에 접속된 부하 전류원이 배치되어 있는 구성으로 할 수 있다.

또한, 상술한 바람직한 구성을 포함하는 본 개시의 촬상 장치 및 전자기기에 있어서는, 아날로그-디지털 변환부에 대해, 화소 어레이부의 복수의 화소행의 각 화소로부터 병렬적으로 판독되는 아날로그의 화소 신호의 각각을 디지털의 화소 신호로 변환하는, 제1 아날로그-디지털 변환부 및 제2 아날로그-디지털 변환부를 포함하는 복수계통의 아날로그-디지털 변환부로 이루어지는 구성으로 할 수 있다. 그리고, 신호선에 대해, 그 길이 방향에 있어서, 화소열마다, 복수계통의 아날로그-디지털 변환부에 대응하여, 제1 신호선 및 제2 신호선을 포함하는 복수의 신호선으로 분단되어 있는 구성으로 할 수 있다.

또한, 상술한 바람직한 구성을 포함하는 본 개시의 촬상 장치 및 전자기기에 있어서는, 제1 신호선과 제1 아날로그-디지털 변환부를 접속하는 제1 접속부, 및, 제2 신호선과 제2 아날로그-디지털 변환부를 접속하는 제2 접속부에 대해, 화소 어레이부의 영역 내에 근접하여 설치되어 있는 구성으로 할 수 있다. 또한, 제1 접속부 및 제2 접속부에 대해, Cu 전극을 사용한 직접 접합에 의해, 1층째의 반도체 칩과 2층째의 반도체 칩을 접속하는 구성으로 할 수 있다.

<제1 실시형태에 관한 촬상 장치>

본 개시에 관한 기술이 적용되는 제1 실시형태에 관한 촬상 장치로서, X-Y 어드레스 방식의 촬상 장치의 일종인 CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서를 예로 들어서 설명한다. 이 점에 대해서는, 후술하는 실시형태에 있어서도 마찬가지이다. CMOS 이미지 센서는, CMOS 프로세스를 응용하여, 또는, 부분적으로 사용하여 제작된 이미지 센서이다.

[CMOS 이미지 센서의 구성예]

도 1은, 본 개시에 관한 기술이 적용되는 제1 실시형태에 관한 촬상 장치의 일례인 CMOS 이미지 센서의 시스템 구성의 개략을 모식적으로 나타내는 블록도이다.

제1 실시형태에 관한 CMOS 이미지 센서(1A)는, 화소 어레이부(11) 및 당해 화소 어레이부(11)의 주변 회로부를 갖는 구성으로 되어 있다. 화소 어레이부(11)는, 수광 소자를 포함하는 화소(화소 회로)(20)가 행 방향 및 열 방향으로, 즉, 행렬상으로 2차원 배치된 구성으로 되어 있다. 여기에서, 행 방향이란, 화소행의 화소(20)의 배열 방향을 말하고, 열 방향이란, 화소열의 화소(20)의 배열 방향을 말한다. 화소(20)는, 광전 변환을 행하는 것에 의해, 수광한 광량에 따른 광전하를 생성하고, 축적한다.

화소 어레이부(11)의 주변 회로부는, 예를 들면, 행 선택부(12), 부하 전류원부(13), 아날로그-디지털 변환부(14), 신호 처리부로서의 로직 회로부(15), 및, 타이밍 제어부(16) 등에 의해 구성되어 있다.

화소 어레이부(11)에 있어서, 행렬상의 화소 배열에 대하여, 화소행마다 화소 제어선(31)(31₁∼31_m)이 행 방향을 따라 배선되어 있다. 또한, 화소열마다 신호선(32)(32₁∼32_n)이 열 방향을 따라 배선되어 있다. 화소 제어선(31)은, 화소(20)로부터 신호를 판독할 때의 구동을 행하기 위한 구동 신호를 전송한다. 도 1에서는, 화소 제어선(31)에 대해서 1개의 배선으로서 도시하고 있지만, 1개에 한정되는 것은 아니다. 화소 제어선(31)의 일단은, 행 선택부(12)의 각 행에 대응한 출력단에 접속되어 있다.

이하에, 화소 어레이부(11)의 주변 회로부의 각 구성 요소, 즉, 행 선택부(12), 부하 전류원부(13), 아날로그-디지털 변환부(14), 로직 회로부(15), 및, 타이밍 제어부(16)에 대해 설명한다.

행 선택부(12)는, 시프트 레지스터나 어드레스 디코더 등에 의해 구성되고, 화소 어레이부(11)의 각 화소(20)의 선택에 있어서, 화소행의 주사나 화소행의 어드레스를 제어한다. 이 행 선택부(12)는, 그 구체적인 구성에 대해서는 도시를 생략하지만, 일반적으로, 판독 주사계와 소출(sweeping-out)주사계의 2개의 주사계를 갖는 구성으로 되어 있다.

판독 주사계는, 화소(20)로부터 화소 신호를 판독하기 위해서, 화소 어레이부(11)의 화소(20)를 행 단위로 순서대로 선택 주사한다. 화소(20)로부터 판독되는 화소 신호는 아날로그 신호이다. 소출 주사계는, 판독 주사계에 의해 판독 주사가 행해지는 판독행에 대하여, 그 판독 주사보다도 셔터 스피드의 시간분만큼 선행하여 소출 주사를 행한다.

이 소출 주사계에 의한 소출 주사에 의해, 판독행의 화소(20)의 광전 변환부로부터 불필요한 전하가 소출되는 것에 의해 당해 광전 변환부가 리셋된다. 그리고, 이 소출 주사계에 의한 불필요 전하가 소출되는(리셋되는) 것에 의해, 소위, 전자 셔터 동작이 행해진다. 여기에서, 전자 셔터 동작이란, 광전 변환부의 광전하를 버리고, 새롭게 노광을 개시하는(광전하의 축적을 개시하는) 동작을 말한다.

부하 전류원부(13)는, 화소열마다 신호선(32₁∼32_n)의 각각에 접속된 복수의 부하 전류원(I)(도 2참조)의 집합으로 이루어진다. 부하 전류원(I)은, 예를 들면, MOS 형 전계 효과 트랜지스터(Field Effect Transistor;FET)로 이루어지고, 행 선택부(12)에 의해 선택 주사된 화소행의 각 화소(20)에 대하여, 신호선(32₁∼32_n)의 각각을 통해 바이어스 전류를 공급한다.

아날로그-디지털 변환부(14)는, 화소 어레이부(11)의 화소열에 대응하여(예를 들면, 화소열마다) 설치된 복수의 아날로그-디지털 변환기의 집합으로 이루어진다. 아날로그-디지털 변환부(14)는, 화소열마다 신호선(32₁∼32_n)의 각각을 통해 출력되는 아날로그의 화소 신호를, 디지털 신호로 변환하는 열병렬형의 아날로그-디지털 변환부이다.

아날로그-디지털 변환부(14)에 있어서의 아날로그-디지털 변환기로는, 예를 들면, 참조 신호 비교형의 아날로그-디지털 변환기의 일례인 싱글 슬로프형 아날로그-디지털 변환기를 사용할 수 있다. 단, 아날로그-디지털 변환기로는, 싱글 슬로프형 아날로그-디지털 변환기에 한정되는 것은 아니고, 축차 비교형 아날로그-디지털 변환기나 델타-시그마 변조형 (ΔΣ 변조형) 아날로그-디지털 변환기 등을 사용할 수 있다.

신호 처리부인 로직 회로부(15)는, 아날로그-디지털 변환부(14)에서 디지털화된 화소 신호의 판독이나, 소정의 신호 처리를 행한다. 구체적으로는, 로직 회로부(15)에서는, 소정의 신호 처리로서, 예를 들면, 종선(縱線)결함, 점 결함의 보정, 또는, 신호의 클램프, 나아가, 패러렐-시리얼 변환, 압축, 부호화, 가산, 평균, 및, 간헐 동작 등의 디지털 신호 처리가 행해진다. 로직 회로부(15)는, 생성한 화상 데이터를, 본 CMOS 이미지 센서(1A)의 출력 신호(OUT)로서 후단의 장치에 출력한다.

타이밍 제어부(16)는, 외부로부터 주어지는 동기 신호에 기초하여, 각종의 타이밍 신호, 클럭 신호, 및, 제어 신호 등을 생성한다. 그리고, 타이밍 제어부(16)는, 이들 생성한 신호를 기초로, 행 선택부(12), 아날로그-디지털 변환부(14), 및, 로직 회로부(15) 등의 구동 제어를 행한다.

[화소의 회로 구성예]

도 2는, 화소(20)의 회로 구성의 일례를 나타내는 회로도이다. 화소(20)는, 수광 소자인 광전 변환 소자로서, 예를 들면, 포토다이오드(21)를 가지고 있다. 화소(20)는, 포토다이오드(21) 외에, 전송 트랜지스터(22), 리셋 트랜지스터(23), 증폭 트랜지스터(24), 및, 선택 트랜지스터(25)를 갖는 구성으로 되어 있다.

전송 트랜지스터(22), 리셋 트랜지스터(23), 증폭 트랜지스터(24), 및, 선택 트랜지스터(25)의 4개의 트랜지스터로는, 예를 들면 N채널의 MOS 형 전계 효과 트랜지스터를 사용하고 있다. 단, 여기에서 예시한 4개의 트랜지스터(22∼25)의 도전형 조합은 일례에 불과하고, 이들 조합에 한정되는 것은 아니다.

이 화소(20)에 대하여, 전술한 화소 제어선(31)(31₁∼31_m)으로서, 복수의 화소 제어선이 동일 화소행의 각 화소(20)에 대하여 공통으로 배선되어 있다. 이들 복수의 화소 제어선은, 행 선택부(12)의 각 화소행에 대응한 출력단에 화소행 단위로 접속되어 있다. 행 선택부(12)는, 복수의 화소 제어선에 대하여 전송 신호(TRG), 리셋 신호(RST), 및, 선택 신호(SEL)를 적절히 출력한다.

포토다이오드(21)는, 애노드 전극이 저전위측 전원(예를 들면, 그라운드)에 접속되어 있고, 수광한 광을 그 광량에 따른 전하량의 광전하(여기서는, 광전자)로 광전 변환하여 그 광전하를 축적한다. 포토다이오드(21)의 캐소드 전극은, 전송 트랜지스터(22)를 통해 증폭 트랜지스터(24)의 게이트 전극과 전기적으로 접속되어 있다. 여기에서, 증폭 트랜지스터(24)의 게이트 전극이 전기적으로 연결된 영역은, 플로팅 디퓨전(부유 확산 영역/불순물 확산 영역)(FD)이다. 플로팅 디퓨전(FD)은, 전하를 전압으로 변환하는 전하 전압 변환부이다.

전송 트랜지스터(22)의 게이트 전극에는, 고 레벨(예를 들면, V_DD 레벨)이 액티브가 되는 전송 신호(TRG)가 행 선택부(12)로부터 주어진다. 전송 트랜지스터(22)는, 전송 신호(TRG)에 응답하여 도통 상태가 됨으로써, 포토다이오드(21)로 광전 변환되어, 당해 포토다이오드(21)에 축적된 광전하를 플로팅 디퓨전(FD)에 전송한다.

리셋 트랜지스터(23)는, 고전위측 전원 전압(V_DD)의 노드와 플로팅 디퓨전(FD) 사이에 접속되어 있다. 리셋 트랜지스터(23)의 게이트 전극에는, 고 레벨이 액티브가 되는 리셋 신호(RST)가 행 선택부(12)로부터 주어진다. 리셋 트랜지스터(23)는, 리셋 신호(RST)에 응답하여 도통 상태가 되고, 플로팅 디퓨전(FD)의 전하를 전압(V_DD)의 노드에 버리는 것에 의해 플로팅 디퓨전(FD)을 리셋한다.

증폭 트랜지스터(24)는, 게이트 전극이 플로팅 디퓨전(FD)에, 드레인 전극이 고전위측 전원 전압(V_DD)의 노드에 각각 접속되어 있다. 증폭 트랜지스터(24)는, 포토다이오드(21)에서의 광전 변환에 의해 얻어지는 신호를 판독하는 소스 폴로어의 입력부가 된다. 즉, 증폭 트랜지스터(24)는, 소스 전극이 선택 트랜지스터(25)를 통해 신호선(32)에 접속된다. 그리고, 증폭 트랜지스터(24)와, 신호선(32)의 일단에 접속되는 전류원(I)은, 플로팅 디퓨전(FD)의 전압을 신호선(32)의 전위로 변환하는 소스 폴로어를 구성하고 있다.

선택 트랜지스터(25)는, 드레인 전극이 증폭 트랜지스터(24)의 소스 전극에 접속되고, 소스 전극이 신호선(32)에 접속되어 있다. 선택 트랜지스터(25)의 게이트 전극에는, 고 레벨이 액티브가 되는 선택 신호(SEL)가 행 선택부(12)로부터 주어진다. 선택 트랜지스터(25)는, 선택 신호(SEL)에 응답하여 도통 상태가 됨으로써, 화소(20)를 선택 상태로 하여 증폭 트랜지스터(24)로부터 출력되는 신호를 신호선(32)에 전달한다.

한편, 상기의 회로예에서는, 화소(20)로서, 전송 트랜지스터(22), 리셋 트랜지스터(23), 증폭 트랜지스터(24), 및, 선택 트랜지스터(25)로 이루어지는, 즉, 4개의 트랜지스터(Tr)로 이루어지는 4Tr구성을 예로 들었지만, 이것에 한정되는 것은 아니다. 예를 들면, 선택 트랜지스터(25)를 생략하고, 증폭 트랜지스터(24)에 선택 트랜지스터(25)의 기능을 갖게 하는 3Tr구성으로 할 수도 있고, 필요에 따라, 트랜지스터의 수를 늘린 5Tr이상의 구성으로 할 수도 있다.

[아날로그-디지털 변환부의 구성예]

계속해서, 아날로그-디지털 변환부(14)의 구성의 일례에 대해 설명한다. 여기에서는, 아날로그-디지털 변환부(14)의 각 아날로그-디지털 변환기로서, 싱글 슬로프형 아날로그-디지털 변환기를 사용하는 경우를 예로 들어서 설명한다.

아날로그-디지털 변환부(14)의 구성의 일례를 도 3에 나타낸다. 제1 실시형태에 관한 CMOS 이미지 센서(1A)에 있어서, 아날로그-디지털 변환부(14)는, 화소 어레이부(11)의 각 화소열에 대응하여 설치된 복수의 싱글 슬로프형 아날로그-디지털 변환기의 집합으로 이루어진다. 여기에서는, n열째의 싱글 슬로프형 아날로그-디지털 변환기(140)를 예로 들어서 설명한다.

아날로그-디지털 변환기(140)는, 비교기(141) 및 카운터(142)를 갖는 회로 구성으로 되어 있다. 그리고, 싱글 슬로프형의 아날로그-디지털 변환기(140)에서는, 참조 신호 생성부(17)에서 생성되는 참조 신호가 사용된다. 참조 신호 생성부(17)는, 시간의 경과에 따라 레벨(전압)이 단조 감소하는 램프(RAMP)파의 참조 신호(V_RAMP)를 생성하고, 화소열마다 설치된 비교기(141)에 기준 신호로서 부여한다.

비교기(141)는, 화소(20)로부터 판독되는 아날로그의 화소 신호(V_VSL)를 비교 입력으로 하고, 참조 신호 생성부(17)에서 생성되는 램프파의 참조 신호(V_RAMP)를 기준 입력으로 하여, 양 신호를 비교한다. 그리고, 비교기(141)는, 예를 들면, 참조 신호(V_RAMP)가 화소 신호(V_VSL)보다도 클 때에 출력이 제1 상태(예를 들면, 고 레벨)가 되고, 참조 신호(V_RAMP)가 화소 신호(V_VSL) 이하일 때에 출력이 제2 상태(예를 들면, 저 레벨)가 된다. 이에 의해, 비교기(141)는, 화소 신호(V_VSL)의 신호 레벨에 따른, 구체적으로는, 신호 레벨의 크기에 대응한 펄스 폭을 갖는 펄스 신호를 비교 결과로서 출력한다.

카운터(142)에는, 비교기(141)에 대한 참조 신호(V_RAMP)의 공급 개시 타이밍과 동일한 타이밍으로, 타이밍 제어부(16)로부터 클럭 신호(CLK)가 주어진다. 그리고, 카운터(142)는, 클럭 신호(CLK)에 동기하여 카운트 동작을 행하는 것에 의해, 비교기(141)의 출력 펄스의 펄스 폭의 기간, 즉, 비교 동작의 개시로부터 비교 동작의 종료까지의 기간을 계측한다. 카운터(142)의 카운트 결과(카운트 값)는, 아날로그의 화소 신호(V_VSL)를 디지털화한 디지털 값으로서, 로직 회로부(15)에 공급된다.

상술한 바와 같이, 싱글 슬로프형 아날로그-디지털 변환기(140)의 집합으로 이루어지는 아날로그-디지털 변환부(14)에서는, 참조 신호 생성부(17)에서 생성되는 램프파의 참조 신호(V_RAMP)와, 화소(20)로부터 출력되는 아날로그의 화소 신호(V_VSL)의 대소 관계가 변화될 때까지의 시간 정보로부터 디지털 값을 얻는다.

한편, 상기의 예에서는, 아날로그-디지털 변환부(14)로서, 화소 어레이부(11)의 화소열에 대하여 1대1의 대응 관계로 아날로그-디지털 변환기(140)가 배치되어 이루어지는 구성을 예시했지만, 복수의 화소열을 단위로 하여 아날로그-디지털 변환기(140)가 배치되어 이루어지는 구성으로 하는 것도 가능하다.

[비교기의 회로 구성예]

아날로그-디지털 변환기(140)의 비교기(141)로는, 다양한 구성의 비교기를 사용할 수 있다. 이하에, 아날로그-디지털 변환기(140)의 비교기(141)로서 사용할 수 있는 비교기의 구체적인 회로 구성예에 대해 설명한다.

(회로 구성예 1)

도 4는, 회로 구성예 1에 관한 비교기의 회로 구성을 나타내는 회로도이다. 회로 구성예 1에 관한 비교기(50A)는, 차동 앰프(51), 제1 용량 소자(C₁₁), 제2 용량 소자(C₁₂), 제1 스위치 트랜지스터(NT₁₃), 및, 제2 스위치 트랜지스터(NT₁₄)를 구비하는 구성으로 되어 있다.

제1 스위치 트랜지스터(PT₁₃) 및 제2 스위치 트랜지스터(PT₁₄)는 스위치 소자의 일례이다. 여기에서는, 제1 스위치 트랜지스터(PT₁₃) 및 제2 스위치 트랜지스터(PT₁₄)로서, 예를 들면, N채널의 MOS 트랜지스터를 사용하고 있지만, P채널의 MOS 트랜지스터를 사용해도 상관없다.

차동 앰프(51)는, 제1 차동 트랜지스터(NT₁₁), 제2 차동 트랜지스터(NT₁₂), 전류원(I₁₁), 제1 부하 트랜지스터(PT₁₁), 및, 제2 부하 트랜지스터(PT₁₂)로 구성되어 있다. 여기에서는, 제1 차동 트랜지스터(NT₁₁) 및 제2 차동 트랜지스터(NT₁₂)로서 N채널의 MOS 트랜지스터를 사용하고, 제1 부하 트랜지스터(PT₁₁) 및 제2 부하 트랜지스터(PT₁₂)로서 P채널의 MOS 트랜지스터를 사용하고 있다.

차동 앰프(51)에 있어서, 제1 차동 트랜지스터(NT₁₁) 및 제2 차동 트랜지스터(NT₁₂)는, 소스 전극이 공통으로 접속되어 차동 동작을 이루는 차동쌍을 구성하고 있다. 전류원(I₁₁)은, 제1 차동 트랜지스터(NT₁₁) 및 제2 차동 트랜지스터(NT₁₂)의 소스 공통 접속 노드와 그라운드(GND) 사이에 접속되어 있다. 제1 부하 트랜지스터(PT₁₁)는, 게이트 전극과 드레인 전극이 공통으로 접속된 다이오드 접속의 구성으로 되어 있고, 제1 차동 트랜지스터(NT₁₁)에 대하여 직렬로 접속되어 있다. 즉, 제1 부하 트랜지스터(PT₁₁) 및 제1 차동 트랜지스터(NT₁₁)의 각 드레인 전극이 공통으로 접속되어 있다.

제2 부하 트랜지스터(PT₁₂)는, 제2 차동 트랜지스터(NT₁₂)에 대하여 직렬로 접속되어 있다. 즉, 제2 부하 트랜지스터(PT₁₂) 및 제2 차동 트랜지스터(NT₁₂)의 각 드레인 전극이 공통으로 접속되어 있다. 그리고, 제1 부하 트랜지스터(PT₁₁) 및 제2 부하 트랜지스터(PT₁₂)는, 게이트 전극이 공통으로 접속됨으로써, 커런트 미러 회로를 구성하고 있다.

또한, 제2 차동 트랜지스터(NT₁₂)와 제2 부하 트랜지스터(PT₁₂)의 공통 접속 노드(N₁₁)가, 차동 앰프(51)의 출력 노드로 되어 있고, 당해 출력 노드로부터 출력단자(T₁₀)를 통해 출력 신호(OUT)가 도출된다. 제1 부하 트랜지스터(PT₁₁) 및 제2 부하 트랜지스터(PT₁₂)의 각 소스 전극은, 전원 전압(V_DD)의 노드에 접속되어 있다.

제1 용량 소자(C₁₁)는, 램프파의 참조 신호(V_RAMP)의 입력 단자(T₁₁)와 제1 차동 트랜지스터(NT₁₁)의 게이트 전극 사이에 접속되어 있고, 참조 신호(V_RAMP)에 대한 입력 용량이 된다. 제2 용량 소자(C₁₂)는, 화소 신호(V_VSL)의 입력 단자(T₁₂)와 제2 차동 트랜지스터(NT₁₂)의 게이트 전극 사이에 접속되어 있고, 화소 신호(V_VSL)에 대한 입력 용량이 된다.

제1 스위치 트랜지스터(NT₁₃)는, 제1 차동 트랜지스터(NT₁₁)의 게이트 전극과 드레인 전극 사이에 접속되어 있다. 제2 스위치 트랜지스터(NT₁₄)는, 제2 차동 트랜지스터(NT₁₂)의 게이트 전극과 드레인 전극 사이에 접속되어 있다. 제1 스위치 트랜지스터(NT₁₃) 및 제2 스위치 트랜지스터(NT₁₄)는, 도 1에 나타내는 타이밍 제어부(16)로부터 입력 단자(T₁₃)를 통해 입력되는 구동 신호(AZ)에 의해 온(도통)/오프(비도통) 제어가 행해짐으로써, 선택적으로 오토제로(초기화 동작)를 행한다.

상술한 회로 구성예 1에 관한 비교기(50A)는, 차동 앰프 구성의 주지된 비교기이다. 회로 구성예 1에 관한 비교기(50A)의 경우, 화소(20)의 신호량에 따른 입력 레인지를 확보할 필요가 있기 때문에, 전원 전압(V_DD)을 상대적으로 높게(예를 들면, 1.8V 정도) 설정할 필요가 있다.

(회로 구성예2)

도 5는, 회로 구성예 2에 관한 비교기의 회로 구성을 나타내는 회로도이다. 회로 구성예 2에 관한 비교기(50B)는, 차동 앰프(51), 제1 용량 소자(C₂₁), 제2 용량 소자(C₂₂), 제3 용량 소자(C₂₃), 제1 스위치 트랜지스터(PT₂₃), 및, 제2 스위치 트랜지스터(PT₂₄)를 구비하는 구성으로 되어 있다.

제1 스위치 트랜지스터(PT₂₃) 및 제2 스위치 트랜지스터(PT₂₄)는 오토 제로 스위치의 일례이다. 여기에서는, 제1 스위치 트랜지스터(PT₂₃) 및 제2 스위치 트랜지스터(PT₂₄)로서, 예를 들면, P채널의 MOS 트랜지스터를 사용하고 있지만, N채널의 MOS 트랜지스터를 사용해도 상관없다.

차동 앰프(51)는, 제1 차동 트랜지스터(PT₂₁), 제2 차동 트랜지스터(PT₂₂), 전류원(I₂₁), 제1 부하 트랜지스터(NT₂₁), 및, 제2 부하 트랜지스터(NT₂₂)로 구성되어 있다. 여기에서는, 제1 차동 트랜지스터(PT₂₁) 및 제2 차동 트랜지스터(PT₂₂)로서 P채널의 MOS 트랜지스터를 사용하고, 제1 부하 트랜지스터(NT₂₁) 및 제2 부하 트랜지스터(NT₂₂)로서 N채널의 MOS 트랜지스터를 사용하고 있지만, 이들 차동 트랜지스터 및 부하 트랜지스터를 반대의 채널(역 도전형)로 구성해도 상관없다.

차동 앰프(51)에 있어서, 제1 차동 트랜지스터(PT₂₁) 및 제2 차동 트랜지스터(PT₂₂)는, 소스 전극이 공통으로 접속되어서 차동 동작을 이루는 차동쌍을 구성하고 있다. 전류원(I₂₁)은, 제1 차동 트랜지스터(PT₂₁) 및 제2 차동 트랜지스터(PT₂₂)의 소스 공통 접속 노드와 전원 전압(V_DD)의 노드 사이에 접속되어 있다. 제1 부하 트랜지스터(NT₂₁)는, 게이트 전극과 드레인 전극이 공통으로 접속된 다이오드 접속의 구성으로 되어 있고, 제1 차동 트랜지스터(PT₂₁)에 대하여 직렬로 접속되어 있다. 즉, 제1 부하 트랜지스터(NT₂₁) 및 제1 차동 트랜지스터(PT₂₁)의 각 드레인 전극이 공통으로 접속되어 있다.

제2 부하 트랜지스터(NT₂₂)는, 제2 차동 트랜지스터(PT₂₂)에 대하여 직렬로 접속되어 있다. 즉, 제2 부하 트랜지스터(NT₂₂) 및 제2 차동 트랜지스터(PT₂₂)의 각 드레인 전극이 공통으로 접속되어 있다. 그리고, 제1 부하 트랜지스터(NT₂₁) 및 제2 부하 트랜지스터(NT₂₂)는, 게이트 전극이 공통으로 접속됨으로써, 커런트 미러 회로를 구성하고 있다.

또한, 제2 차동 트랜지스터(PT₂₂)와 제2 부하 트랜지스터(NT₂₂)의 공통 접속 노드가, 차동 앰프(51)의 출력 노드로 되어 있고, 당해 출력 노드로부터 출력 단자(T₂₀)를 통해 출력 신호(OUT)가 도출된다. 제1 부하 트랜지스터(NT₂₁) 및 제2 부하 트랜지스터(NT₂₂)의 각 소스 전극은, 저전위측 전원, 예를 들면 그라운드(GND)에 접속되어 있다.

제1 용량 소자(C₂₁)는, 화소 신호(V_VSL)의 입력 단자(T₂₁)와 제1 차동 트랜지스터(PT₂₁)의 게이트 전극 사이에 접속되어 있고, 화소 신호(V_VSL)에 대한 입력 용량이 된다. 제2 용량 소자(C₂₂)는, 램프파의 참조 신호(V_RAMP)의 입력 단자(T₂₂)와 제1 차동 트랜지스터(PT₂₁)의 게이트 전극 사이에 접속되어 있고, 참조 신호(V_RAMP)에 대한 입력 용량이 된다. 이에 의해, 제1 차동 트랜지스터(PT₂₁)는, 화소 신호(V_VSL)와 참조 신호(V_RAMP)가, 제1 용량 소자(C₂₁) 및 제2 용량 소자(C₂₂)를 통해 합성(가산)된 신호를 게이트 입력으로 한다.

제1 스위치 트랜지스터(PT₂₃)는, 제1 차동 트랜지스터(PT₂₁)의 게이트 전극과 드레인 전극 사이에 접속되어 있다. 제2 스위치 트랜지스터(PT₂₄)는, 제2 차동 트랜지스터(PT₂₂)의 게이트 전극과 드레인 전극 사이에 접속되어 있다. 제1 스위치 트랜지스터(PT₂₃) 및 제2 스위치 트랜지스터(PT₂₄)는, 도 1에 나타내는 타이밍 제어부(16)로부터 입력 단자(T₂₃)를 통해 입력되는 구동 신호(AZ)에 의해 온/오프 제어가 행해짐으로써, 선택적으로 오토제로(초기화 동작)를 행한다.

제3 용량 소자(C₂₃)는, 제2 차동 트랜지스터(PT₂₂)의 게이트 전극과 소정의 전압(REF)의 입력 단자(T₂₄) 사이에 접속되어 있다. 이에 의해, 제2 차동 트랜지스터(PT₂₂)는, 단자(T₂₄)를 통해 주어지는 소정의 전압(REF)을, 제3 용량 소자(C₂₃)를 통해 게이트 입력으로 한다. 소정의 전압(REF)은, 전원 전압(V_DD), GND(그라운드)레벨 등 임의의 일정 전압이다. 여기에서는, 소정의 전압(REF)을 GND 레벨로 한다.

상술한 회로 구성예 2에 관한 비교기(50B)에 의하면, 화소(20)의 신호량에 상관없이, 차동 앰프(51)의 출력 신호(OUT)의 반전시의 차동 앰프(51)의 입력 전압은 변동하지 않고 일정하기 때문에, 전원 전압(V_DD)의 저전압화(예를 들면, 1.3V 정도)가 가능하다. 그 결과, 아날로그-디지털 변환부(14)의 소비 전력을 저감시킬 수 있기 때문에, CMOS 이미지 센서(1A)의 저소비 전력화를 도모할 수 있다.

(회로 구성예3)

도 6은, 회로 구성예 3에 관한 비교기의 회로 구성을 나타내는 회로도이다. 회로 구성예 3에 관한 비교기(50C)는, 제1 용량 소자(C₃₁), 제2 용량 소자(C₃₂), 입력 트랜지스터(PT₃₁), 스위치 트랜지스터(PT₃₂), 제1 전류원 트랜지스터(NT₃₁), 및, 제2 전류원 트랜지스터(NT₃₂)를 구비하는 구성으로 되어 있다.

스위치 트랜지스터(PT₃₂)는 오토 제로 스위치의 일례이다. 여기에서는, 스위치 트랜지스터(PT₃₂)로서, 예를 들면, P채널의 MOS 트랜지스터를 사용하고 있지만, N채널의 MOS 트랜지스터를 사용해도 상관없다. 제1 전류원 트랜지스터(NT₃₁)의 게이트 전극에는, 소정의 바이어스 전압(V_bias1)이 인가된다. 제2 전류원 트랜지스터(NT₃₂)의 게이트 전극에는, 소정의 바이어스 전압(V_bias2)이 인가된다.

제1 전류원 트랜지스터(NT₃₁), 입력 트랜지스터(PT₃₁), 및, 제2 전류원 트랜지스터(NT₃₂)는, 그 순서대로 직렬로, 전원 전압(V_DD)의 노드와 저전위측 전원, 예를 들면 그라운드(GND)와의 사이에 접속되어 있다. 그리고, 입력 트랜지스터(PT₃₁)와 제2 전류원 트랜지스터(NT₃₂)의 공통 접속 노드가 출력 노드가 되고, 당해 출력 노드로부터 출력 단자(T₃₀)를 통해 출력 신호(OUT)가 도출된다.

제1 용량 소자(C₃₁)는, 화소 신호(V_VSL)의 입력 단자(T₃₁)와 입력 트랜지스터(PT₃₁)의 게이트 전극 사이에 접속되어 있고, 화소 신호(V_VSL)에 대한 입력 용량이 된다. 제2 용량 소자(C₃₂)는, 램프파의 참조 신호(V_RAMP)의 입력 단자(T₃₂)와 입력 트랜지스터(PT₃₁)의 게이트 전극 사이에 접속되어 있고, 참조 신호(V_RAMP)에 대한 입력 용량이 된다. 이에 의해, 입력 트랜지스터(PT₃₁)는, 화소 신호(V_VSL)와 참조 신호(V_RAMP)가, 제1 용량 소자(C₃₁) 및 제2 용량 소자(C₃₂)를 통해 합성(가산)된 신호를 게이트 입력으로 한다.

스위치 트랜지스터(PT₃₂)는, 입력 트랜지스터(PT₃₁)의 게이트 전극과 드레인 전극 사이에 접속되어 있다. 스위치 트랜지스터(PT₃₂)는, 도 1에 나타내는 타이밍 제어부(16)로부터 입력 단자(T₃₃)를 통해 입력되는 구동 신호(AZ)에 의해 온/오프 제어가 행해짐으로써, 오토제로(초기화 동작)를 선택적으로 행한다.

상술한 회로 구성예 3에 관한 비교기(50C)는, 차동 앰프 구성의 회로 구성예 2에 관한 비교기(50B)를 싱글화한 비교기이며, 제2 전류원 트랜지스터(NT₃₂)에 흐르는 전류를, 회로 구성예 2에 관한 비교기(50B)의 절반 정도로 저감시킬 수 있다. 그 결과, 회로 구성예 2에 관한 비교기(50B)의 경우에 비해 더욱, 아날로그-디지털 변환부(14)의 저소비 전력화, 나아가서는, CMOS 이미지 센서(1A)의 저소비 전력화를 도모할 수 있다.

(회로 구성예4)

도 7은, 회로 구성예 4에 관한 비교기의 회로 구성을 나타내는 회로도이다. 회로 구성예 4에 관한 비교기(50D)는, 제1 용량 소자(C₄₁), 입력 트랜지스터(PT₄₁), 입력측 부하 전류원(I₄₁), 제2 용량 소자(C₄₂), 출력 트랜지스터(PT₄₂), 출력측 부하 전류원(I₄₂), 및, 스위치 트랜지스터(PT₄₃)를 구비하는 구성으로 되어 있다.

입력 트랜지스터(PT₄₁)는, P채널의 MOS 트랜지스터로 이루어지고, 신호선(32)과 입력측 부하 전류원(I₄₁) 사이에 접속되어 있다. 구체적으로는, 입력 트랜지스터(PT₄₁)의 소스 전극이 신호선(32)에 접속되고, 드레인 전극이 입력측 부하 전류원(I₄₁)의 일단에 접속되어 있다. 이에 의해, 입력 트랜지스터(PT₄₁)의 소스 전극에는, 신호선(32)을 통해 화소 신호(V_VSL)가 입력된다.

입력측 부하 전류원(I₄₁)의 타단은, 저전위측 전원, 예를 들면 그라운드(GND)에 접속되어 있다. 입력측 부하 전류원(I₄₁)은, 입력 트랜지스터(PT₄₁)와 신호선(32)의 직렬 접속 회로에 대하여, 일정한 전류(I_d1)를 공급한다. 입력측 부하 전류원(I₄₁)에 대해서는, 예를 들면, N채널의 MOS 트랜지스터 등을 사용하여 구성할 수 있다.

제1 용량 소자(C₄₁)는, 램프파의 참조 신호(V_RAMP)의 입력 단자(T₄₁)와 입력 트랜지스터(PT₄₁)의 게이트 전극 사이에 접속되어 있고, 참조 신호(V_RAMP)에 대한 입력 용량이 된다. 이에 의해, 입력 트랜지스터(PT₄₁)에는, 화소 신호(V_VSL)가 신호선(32)을 통해 소스 전극에 입력되어, 램프파의 참조 신호(V_RAMP)가 제1 용량 소자(C₄₁)를 통해 게이트 전극에 입력되게 된다.

입력 트랜지스터(PT₄₁)는, 게이트 전극에 입력되는 참조 신호(V_RAMP)와, 소스 전극에 입력되는 화소 신호(V_VSL)의 차, 즉, 입력 트랜지스터(PT₄₁)의 게이트-소스 간 전압(V_gs)을 증폭하고, 드레인 전극으로부터 드레인 전압으로서 출력한다. 한편, 입력 트랜지스터(PT₄₁)에 있어서, 백 게이트 전극과 소스 전극은, 백 게이트 효과를 억제하기 위해서 단락하는 것이 바람직하다.

스위치 트랜지스터(PT₄₃)는, 입력 트랜지스터(PT₄₁)의 게이트 전극과 드레인 전극 사이에 접속되는 오토 제로 스위치의 일례이다. 여기에서는, 스위치 트랜지스터(PT₄₃)로서, 예를 들면, P채널의 MOS 트랜지스터를 사용하고 있지만, N채널의 MOS 트랜지스터를 사용해도 상관없다. 스위치 트랜지스터(PT₄₃)는, 도 1에 나타내는 타이밍 제어부(16)로부터 입력 단자(T₄₂)를 통해 입력되는 구동 신호(AZ)에 의해 온/오프 제어가 행해짐으로써, 선택적으로 오토제로(초기화 동작)를 행한다.

제2 용량 소자(C₄₂)는, 입력 트랜지스터(PT₄₁)에 대하여 병렬로 접속되어 있다. 구체적으로는, 제2 용량 소자(C₄₂)의 일단이 입력 트랜지스터(PT₄₁)의 소스 전극에 접속되고, 제2 용량 소자(C₄₂)의 타단이 입력 트랜지스터(PT₄₁)의 드레인 전극에 접속되어 있다.

출력 트랜지스터(PT₄₂)는, 예를 들면, P채널의 MOS 트랜지스터로 이루어지고, 신호선(32)과 출력측 부하 전류원(I₄₂) 사이에 접속되어 있다. 구체적으로는, 출력 트랜지스터(PT₄₂)의 소스 전극이 신호선(32)에 접속되고, 드레인 전극이 출력측 부하 전류원(I₄₂)의 일단에 접속되어 있다. 이에 의해, 출력 트랜지스터(PT₄₂)의 소스 전극에는, 신호선(32)을 통해 화소 신호(V_VSL)가 입력된다.

출력측 부하 전류원(I₄₂)의 타단은, 저전위측 전원, 예를 들면 그라운드(GND)에 접속되어 있다. 출력측 부하 전류원(I₄₂)은, 출력 트랜지스터(PT₄₂)와 신호선(32)의 직렬 접속 회로에 대하여, 일정한 전류(I_d2)를 공급한다. 출력측 부하 전류원(I₄₂)에 대해서는, 예를 들면, N채널의 MOS 트랜지스터 등을 사용하여 구성할 수 있다.

출력 트랜지스터(PT₄₂)의 게이트 전극은, 입력 트랜지스터(PT₄₁)의 드레인 전극에 접속되어 있다. 이에 의해, 출력 트랜지스터(PT₄₂)의 게이트 전극에는, 입력 트랜지스터(PT₄₁)의 드레인 전압이 입력된다. 출력 트랜지스터(PT₄₂)의 백 게이트 전극과 소스 전극은, 백 게이트 효과를 억제하기 위해서 단락하는 것이 바람직하다.

출력 트랜지스터(PT₄₂)는, 신호선(32)을 통해 소스 전극에 입력되는 화소 신호(V_VSL)와, 게이트 전극에 입력되는 입력 트랜지스터(PT₄₁)의 드레인 전압의 전압차가 소정의 임계값 전압을 초과하는지 여부를 나타내는 신호(OUT)를, 드레인 전극으로부터 출력 단자(T₄₀)를 통해 출력한다.

한편, 여기에서 예시한 회로 구성예 4에 관한 비교기(50D)의 회로 구성은 일례이며, 이 회로 구성에 한정되는 것은 아니다. 구체적으로는, 입력 트랜지스터(PT₄₁)의 후단 회로 구성에 있어서, 예를 들면, 입력 트랜지스터(PT₄₁)의 비도통 상태일 때의 드레인 전압의 저하를 억제하는 클램프 트랜지스터를, 입력 트랜지스터(PT₄₁)에 대하여 병렬로 설치하는 구성으로 할 수 있다. 혹은 또한, 신호선(32)의 전위에 관계없이, 입력 트랜지스터(PT₄₁)의 드레인 전압의 하한을 제한하는 클램프 트랜지스터를, 입력 트랜지스터(PT₄₁)에 대하여 병렬로 설치하는 구성으로 할 수 있다.

상술한 회로 구성예 4에 관한 비교기(50D)는, 회로 구성예 3과 동일한 싱글화한 비교기에 있어서, 비교기(50D)에서 사용하는 부하 전류원으로서, 신호선(32)에 접속하는 부하 전류원(도 2의 부하 전류원(I)에 상당)을 공용한 회로 구성으로 되어 있다. 회로 구성예 4에 관한 비교기(50D)의 경우에도, 비교기(50D)의 전원 전압(V_DD)의 저전압화에 따르는 아날로그-디지털 변환부(14)의 저소비 전력화, 나아가서는, CMOS 이미지 센서(1A)의 저소비 전력화를 도모할 수 있다.

[적층 칩 구조]

제1 실시형태에 관한 CMOS 이미지 센서(1A)는, 1층째의 반도체 칩, 2층째의 반도체 칩, 및, 3층째의 반도체 칩의 적어도 3개의 반도체 칩이 적층된 적층 칩 구조를 가지고 있다. 제1 실시형태에 관한 CMOS 이미지 센서(1A)의 적층 칩 구조의 모식적인 분해 사시도를 도 8에 나타낸다.

도 8에 나타내는 바와 같이, 제1 실시형태에 관한 CMOS 이미지 센서(1A)는, 1층째의 반도체 칩(41), 2층째의 반도체 칩(42), 및, 3층째의 반도체 칩(43)이 적층된 적층 칩 구조를 가지고 있다.

그리고, 1층째의 반도체 칩(41)에는, 화소(20)가 행렬상으로 2차원 배치되어 이루어지는 화소 어레이부(11)가 형성되어 있다. 또한, 1층째의 반도체 칩(41)의 예를 들면 좌우 양 단부에는, 외부 접속용이나 전원용의 패드(51)가 설치되어 있다.

2층째의 반도체 칩(42)에는, 아날로그-디지털 변환부(14)의 아날로그 회로부, 구체적으로는, 아날로그-디지털 변환기(140)의 비교기(141)가 배치되어 있다. 2층째의 반도체 칩(42)에는, 추가로, 부하 전류원부(13) 및 참조 신호 생성부(17)가 배치되어 있다. 한편, 도 4에 나타내는 2층째의 반도체 칩(42) 상의 부하 전류원부(13), 참조 신호 생성부(17), 및, 비교기(141)의 배치에 대해서는, 일례이며, 이 배치예에 한정되는 것은 아니다.

3층째의 반도체 칩(43)에는, 아날로그-디지털 변환부(14)의 디지털 회로부, 구체적으로는, 아날로그-디지털 변환기(140)의 카운터(142)가 배치되어 있다. 3층째의 반도체 칩(43)에는, 추가로, 신호 처리부인 로직 회로부(15), 행 선택부(12), 및, 인터페이스(I/F)(18)가 배치되어 있다. 한편, 도 4에 나타내는 3층째의 반도체 칩(43) 상의 카운터(142), 로직 회로부(15), 행 선택부(12), 및, 인터페이스(18)의 배치에 대해서는, 일례이며, 이 배치예에 한정되는 것은 아니다.

2층째의 반도체 칩(42)의 예를 들면 좌우 양 단부에는, 반도체 칩(42)과 반도체 칩(43)을 전기적으로 접속하는 접속부 (VIA)(52, 53)가 설치되어 있다. 접속부(52, 53)로는, 실리콘 관통 전극(Through Silicon Via:TSV)이나 Cu-Cu 접합을 포함하는 금속-금속 접합 등을 예시할 수 있다.

상술한 적층 칩 구조에 있어서, 1층째의 반도체 칩(41)의 화소 어레이부(11)에 화소열마다 배선된 신호선(32)(도 1참조)과, 2층째의 반도체 칩(42)에 배치된 부하 전류원부(13)의 각 부하 전류원(I)(도 2참조)은, 1층째의 접속부(54) 및 2층째의 접속부(55)를 통해 화소열마다 전기적으로 접속된다. 또한, 2층째의 반도체 칩(42)에 배치된 비교기(141)와, 3층째의 반도체 칩(43)에 배치된 카운터(142)는, 2층째의 접속부(56) 및 3층째의 접속부(57)를 통해 화소열마다 전기적으로 접속된다. 접속부(54), 접속부(55), 접속부(56), 및, 접속부(57)로는, 실리콘 관통 전극(TSV)이나 Cu-Cu 접합을 포함하는 금속-금속 접합 등을 예시할 수 있다.

한편, 상기의 예에서는, 2층째의 반도체 칩(42)에 아날로그-디지털 변환부(14)의 아날로그 회로부를 형성하고, 3층째의 반도체 칩(43)에 아날로그-디지털 변환부(14)의 디지털 회로부를 형성하는 것으로 했지만, 그 반대의 구성이어도 된다. 즉, 2층째의 반도체 칩(42)에 아날로그-디지털 변환부(14)의 디지털 회로부를 형성하고, 3층째의 반도체 칩(43)에 아날로그-디지털 변환부(14)의 아날로그 회로부를 형성하는 구성으로 할 수도 있다.

또한, 상기의 예에서는, 적층 칩 구조가 3층의 적층 구조인 경우를 예시했지만, 3층의 적층 구조에 한정되는 것은 아니고, 4층 이상의 적층 구조여도 된다. 4층 이상의 적층 구조인 경우, 아날로그-디지털 변환부(14)의 아날로그 회로부 및 디지털 회로부를, 2층째 이후의 각 층의 반도체 칩으로 분산하여 배치하도록 할 수 있다.

상술한 바와 같이, 제1 실시형태에 관한 CMOS 이미지 센서(1A)에 의하면, 적층 칩 구조를 3층 이상의 적층 구조로 하고, 아날로그-디지털 변환부(14)의 아날로그 회로부와 디지털 회로부를, 상이한 층의 반도체 칩에 배치함(형성함)으로써, 다음과 같은 작용, 효과를 얻을 수 있다.

예를 들면, 도 9에 나타내는 바와 같이, 1화소열마다, 아날로그-디지털 변환기(140)를 병렬로 복수계통(예를 들면, 4계통) 설치하여, 동시 판독의 행 수를 늘리는 경우, 2층의 적층 구조라면, 아날로그-디지털 변환기(140)의 병렬 수의 증가분만큼, 2층째의 반도체 칩의 사이즈, 나아가서는, 칩 전체의 사이즈가 커져버린다. 이에 반해, 3층 이상의 적층 구조로 하고, 아날로그-디지털 변환부(14)의 아날로그 회로부와 디지털 회로부를, 상이한 층의 반도체 칩에 배치하는 것에 의해, 화소 어레이부(11)가 형성되는 1층째의 반도체 칩(41)의 기여분이 지배적인 칩 사이즈를 유지한 채, 아날로그-디지털 변환기(140)의 병렬 수를 늘려, 프레임 레이트의 향상을 도모할 수 있다.

또한, 3층 이상의 적층 칩 구조를 갖는 제1 실시형태에 관한 CMOS 이미지 센서(1A)에 의하면, 1층째의 반도체 칩(41)에는, 화소(20)의 제작에 적합한 프로세스를 적용할 수 있다. 또한, 상기의 예의 경우에 있어서는, 2층째의 반도체 칩(42)에는, 아날로그-디지털 변환부(14)의 아날로그 회로부의 제작에 적합한 저비용의 프로세스(예를 들면, 55nm 프로세스)를 적용할 수 있고, 3층째의 반도체 칩(43)에는, 아날로그-디지털 변환부(14)의 디지털 회로부의 제작에 적합한 프로세스(예를 들면, 22nm 프로세스)를 적용할 수 있기 때문에, 특성 및 비용의 최적화가 가능해진다. 특히, 디지털 회로부의 제작에 있어서는, 첨단 프로세스의 적용이 가능해진다.

<제2 실시형태에 관한 촬상 장치>

본 개시에 관한 기술이 적용되는 제2 실시형태에 관한 촬상 장치는, 제1 실시형태의 경우와 마찬가지로, CMOS 이미지 센서로 이루어진다. 그리고, 화소 어레이부(11)가, 열 방향에 있어서 복수의 영역, 예를 들면 2개의 영역으로 분할되고, 이것에 대응하여 신호선(32)이, 길이 방향(열 방향)에 있어서, 복수의 신호선으로 분단(예를 들면, 2분할)된 구성으로 되어 있다.

[CMOS 이미지 센서의 구성예]

도 10은, 본 개시에 관한 기술이 적용되는 제2 실시형태에 관한 촬상 장치의 일례인 CMOS 이미지 센서의 시스템 구성의 개략을 모식적으로 나타내는 블록도이다.

제2 실시형태에 관한 CMOS 이미지 센서(1B)에 있어서, 화소(20)가 행렬상으로 배치되어 이루어지는 화소 어레이부(11)는, 열 방향에 있어서 예를 들면 2개의 영역(11A, 11B)으로 분할되어 있다. 이것에 대응하여, 신호선(32)은, 화소열마다, 그 길이 방향(열 방향)에 있어서, 제1 신호선(32A)(32A₁∼32A_n) 및 제2 신호선(32B)(32B₁∼32B_n)으로 분단되어 있다.

또한, 화소 어레이부(11)의 2개의 영역(11A, 11B)에 대응하여, 부하 전류원부(13) 및 아날로그-디지털 변환부(14)도 2계통씩 설치되어 있다. 구체적으로는, 화소 어레이부(11)의 영역(11A)에 대응하여, 부하 전류원부(13A) 및 아날로그-디지털 변환부(14A)가 설치되고, 화소 어레이부(11)의 영역(11B)에 대응하여, 부하 전류원부(13B) 및 아날로그-디지털 변환부(14B)가 설치되어 있다. 신호 처리부로서의 로직 회로부(15)는, 예를 들면, 화소 어레이부(11)의 2개의 영역(11A, 11B)에 대하여 공통으로 설치되어 있다.

화소 어레이부(11)의 2개의 영역(11A, 11B)의 각 화소(20)의 회로 구성, 및, 아날로그-디지털 변환부(14)의 각 아날로그-디지털 변환기의 구성에 대해서는, 기본적으로, 제1 실시형태에 관한 CMOS 이미지 센서(1A)의 경우와 동일하다.

[적층 칩 구조]

제2 실시형태에 관한 CMOS 이미지 센서(1B)의 적층 칩 구조의 모식적인 분해 사시도를 도 11에 나타낸다.

도 11에 나타내는 바와 같이, 제2 실시형태에 관한 CMOS 이미지 센서(1B)도, 제1 실시형태에 관한 CMOS 이미지 센서(1A)의 경우와 마찬가지로, 1층째의 반도체 칩(41), 2층째의 반도체 칩(42), 및, 3층째의 반도체 칩(43)의 적어도 3개의 반도체 칩이 적층된 적층 칩 구조를 가지고 있다.

그리고, 1층째의 반도체 칩(41)에는, 화소(20)가 행렬상으로 2차원 배치되어 이루어지는 화소 어레이부(11)의 분할된 2개의 영역(11A, 11B)이, 2층째의 반도체 칩(42)과의 전기적 접속을 행하는 접속부(VIA)(54A, 54B)를 사이에 두고 형성되어 있다. 또한, 1층째의 반도체 칩(41)의 예를 들면 좌우 양 단부에는, 외부 접속용이나 전원용의 패드(51)가 설치되어 있다.

2층째의 반도체 칩(42)에는, 아날로그-디지털 변환부(14)의 아날로그 회로부, 구체적으로는, 아날로그-디지털 변환기(140)의 비교기(141A, 141B)가 배치되어 있다. 2층째의 반도체 칩(42)에는, 추가로, 1층째의 반도체 칩(41)과의 전기적 접속을 행하는 접속부 (VIA)(55A, 55B)를 사이에 두고 부하 전류원부(13A, 13B)가 배치되어 있다.

또한, 2층째의 반도체 칩(42)에는, 바람직하게는 비교기(141A, 141B)로부터 등거리의 부위에 참조 신호 생성부(17)가 배치되어 있다. 여기에서, 「등거리」란, 엄밀하게 등거리인 경우 외에, 실질적으로 등거리인 경우도 포함하는 의미이며, 설계상 혹은 제조상 발생하는 다양한 편차의 존재는 허용된다.

한편, 도 11에 나타내는 2층째의 반도체 칩(42) 상의 아날로그-디지털 변환기(140)의 비교기(141A, 141B), 부하 전류원부(13A, 13B), 및, 참조 신호 생성부(17)의 배치에 대해서는, 일례이며, 이 배치예에 한정되는 것은 아니다.

3층째의 반도체 칩(43)에는, 아날로그-디지털 변환부(14)의 디지털 회로부, 구체적으로는, 아날로그-디지털 변환기(140)의 카운터(142A, 142B)가 배치되어 있다. 3층째의 반도체 칩(43)에는, 추가로, 신호 처리부인 로직 회로부(15), 행 선택부(12), 및, 인터페이스(I/F)(18)가 배치되어 있다.

한편, 도 11에 나타내는 3층째의 반도체 칩(43) 상의 아날로그-디지털 변환기(140)의 카운터(142A, 142B), 로직 회로부(15), 행 선택부(12), 및, 인터페이스(18)의 배치에 대해서는, 일례이며, 이 배치예에 한정되는 것은 아니다.

상술한 적층 칩 구조에 있어서, 1층째의 반도체 칩(41)의 2개의 영역(11A, 11B)에, 화소열마다, 분단되어서 배선된 신호선(32A, 32B)과, 2층째의 반도체 칩(42)에 2개의 영역(11A, 11B)에 대응하여 배치된 회로부는, 1층째의 접속부(54A, 54B) 및 2층째의 접속부(55A, 55B)를 통해 화소열마다 전기적으로 접속된다.

보다 구체적으로는, 제1 신호선(32A)과, 부하 전류원부(13A)의 각 부하 전류원(I) 및 비교기(141A)는, 제1 접속부인 1층째의 접속부(54A) 및 2층째의 접속부(55A)를 통해 전기적으로 접속된다. 또한, 제2 신호선(32B)과, 부하 전류원부(13B)의 각 부하 전류원(I) 및 비교기(141B)는, 제2 접속부인 1층째의 접속부(54B) 및 2층째의 접속부(55B)를 통해 전기적으로 접속된다.

또한, 2층째의 반도체 칩(42)에 2개의 영역(11A, 11B)에 대응해서 배치된 비교기(141A, 141B)와, 3층째의 반도체 칩(43)에 배치된 카운터(142A, 142B)는, 2층째의 접속부(56A, 56B) 및 3층째의 접속부(57A, 57B)를 통해 화소열마다 전기적으로 접속된다. 접속부(54A, 54B), 접속부(55A, 55B), 접속부(56A, 56B), 및, 접속부(57A, 57B)로는, 실리콘 관통 전극(TSV)이나 Cu-Cu 접합을 포함하는 금속-금속 접합 등을 예시할 수 있다.

한편, 상기의 예에서는, 적층 칩 구조가 3층의 적층 구조인 경우를 예시했지만, 3층의 적층 구조에 한정되는 것은 아니고, 4층 이상의 적층 구조여도 된다. 4층 이상의 적층 구조인 경우, 아날로그-디지털 변환부(14)의 아날로그 회로부 및 디지털 회로부를, 2층째 이후의 각 층의 반도체 칩으로 분산하여 배치하도록 할 수 있다.

[반도체 칩 간의 전기적 접속 구조]

계속해서, 1층째의 반도체 칩(41)-2층째의 반도체 칩(42) 간, 및, 2층째의 반도체 칩(42)-3층째의 반도체 칩(43) 간의 전기적 접속 구조에 대해 설명한다.

(전기적 접속 구조예1)

반도체 칩 간의 전기적 접속 구조예 1의 경우의 절단부 단면도를 도 12a에 나타낸다. 전기적 접속 구조예 1은, 반도체 칩 간의 전기적 접속부로서 실리콘 관통 전극(TSV)을 사용하는 예이다. 도 12a에 나타내는 바와 같이, 화소 어레이부(화소 영역)(11)가 형성된 1층째의 반도체 칩(41)의 좌우 양 단부에는, 외부 접속용이나 전원용의 패드(51) 용의 개구(61)가 형성되어 있다.

그리고, 전기적 접속 구조예 1에서는, 1층째의 반도체 칩(41)-2층째의 반도체 칩(42)-3층째의 반도체 칩(43) 간의 전기적 접속부로서 실리콘 관통 전극(62)을 사용하고 있다. 또한, 1층째의 반도체 칩(41)-2층째의 반도체 칩(42) 간의 전기적 접속을 행하는 접속부(54A(54B)-55A(55B))는, 화소 어레이부(11) 내에 근접하여 설치되어 있다. 화소 어레이부(11) 중의 접속부(54A(54B)-55A(55B))로서, Cu-Cu 접합(Cu 전극을 사용한 직접 접합)을 사용하고 있다.

(전기적 접속 구조예2)

반도체 칩 간의 전기적 접속 구조예 2의 경우의 절단부 단면도를 도 12b에 나타낸다. 전기적 접속 구조예 2에서는, 1층째의 반도체 칩(41)-2층째의 반도체 칩(42) 간의 화소 어레이부(11) 중의 접속부(54A(54B)-55A(55B))로서, Cu-Cu 접합을 사용하고 있다. 2층째의 반도체 칩(42)-3층째의 반도체 칩(43) 간의 화소 어레이부(11) 외의 접속부에 대해서는, 실리콘 관통 전극(62)을 사용해도 되고, Cu-Cu 접합을 사용해도 된다.

상술한 바와 같이, 제2 실시형태에 관한 CMOS 이미지 센서(1B)에 의하면, 적층 칩 구조를 3층 이상의 적층 구조로 하고, 아날로그-디지털 변환부(14)의 아날로그 회로부와 디지털 회로부를, 상이한 층의 반도체 칩에 배치함으로써, 제1 실시형태에 관한 CMOS 이미지 센서(1A)의 경우와 동일한 작용, 효과를 얻을 수 있다.

즉, 화소 어레이부(11)가 형성되는 1층째의 반도체 칩(41)의 기여분이 지배적인 칩 사이즈를 유지한 채, 아날로그-디지털 변환기(140)의 병렬 수를 늘려, 프레임 레이트의 향상을 도모할 수 있다. 또한, 1층째의 반도체 칩(41)에는, 화소(20)의 제작에 적합한 프로세스를 적용할 수 있다.

또한, 상기의 예의 경우에 있어서는, 2층째의 반도체 칩(42)에는, 아날로그-디지털 변환부(14)의 아날로그 회로부의 제작에 적합한 저비용의 프로세스(예를 들면, 55nm 프로세스)를 적용할 수 있고, 3층째의 반도체 칩(43)에는, 아날로그-디지털 변환부(14)의 디지털 회로부의 제작에 적합한 프로세스(예를 들면, 22nm 프로세스)를 적용할 수 있기 때문에, 특성 및 비용의 최적화가 가능해진다. 특히, 디지털 회로부의 제작에 있어서는, 첨단 프로세스의 적용이 가능해진다.

또한, 제2 실시형태에 관한 CMOS 이미지 센서(1B)에서는, 화소 어레이부(11)가, 열 방향에 있어서 복수의 영역으로 분할되고, 이것에 대응하여 신호선(32)이, 화소열마다, 그 길이 방향에 있어서, 복수의 신호선으로 분단된 구성으로 되어 있다. 이에 의해, 다음과 같은 작용, 효과를 얻을 수 있다.

도 13에 나타내는 바와 같이, 신호선(32)의 기생 저항을 R_VSL, 기생 용량을 C_VSL, 부하 전류원(I)에 흐르는 전류를 I_LM, MOS 트랜지스터의 상호 컨덕턴스를 g_m으로 할 때, 화소 P상/D상 세틀링 시간은, 1/g_m(∝1/√I_LM), 기생 저항(R_VSL) 및 기생 용량(C_VSL)으로 결정된다. 신호선(32)을 복수의 신호선으로 분단함으로써, 1개의 신호선의 기생 저항(R_VSL) 및 기생 용량(C_VSL)을 저감시킬 수 있다. 예를 들면, 신호선(32)을 2분할하면, 기생 저항(R_VSL) 및 기생 용량(C_VSL)을 반감할 수 있다.

도 14에, 1수평 기간(1H)의 타이밍도를 나타낸다. 기생 저항(R_VSL) 및 기생 용량(C_VSL)을 반감할 수 있으면, 화소 P상/D상 세틀링 시간(신호선 전위의 세틀링 시간)을 단축할 수 있기 때문에, 1행의 화소 신호의 판독에 필요로 하는 시간을 단축할 수 있고, 프레임 레이트의 향상을 도모할 수 있다. 또한, 세틀링 시간을 단축 할 수 있음으로써, 도 14에 나타내는 바와 같이, 1수평 기간 내에 빈 시간이 발생하기 때문에, 당해 빈 시간에 회로 동작을 정지함으로써, 소비 전력을 저감시킬 수 있다. 혹은, 세틀링 시간을 단축하지 않고, 동일한 1수평 기간을 유지한 채, 기생 저항(R_VSL) 및 기생 용량(C_VSL)이 감소한 만큼, 부하 전류원(I)에 흐르는 전류(I_LM)를 저감시키도록 해도 된다.

<제3 실시형태에 관한 촬상 장치>

제2 실시형태에 관한 촬상 장치는, 2층째의 반도체 칩(42)에 아날로그-디지털 변환부(14)의 아날로그 회로부를 형성하고, 3층째의 반도체 칩(43)에 아날로그-디지털 변환부(14)의 디지털 회로부를 형성한 구성으로 되어 있다. 이에 반해, 제3 실시형태에 관한 촬상 장치는, 2층째의 반도체 칩(42)에 아날로그-디지털 변환부(14)의 디지털 회로부를 형성하고, 3층째의 반도체 칩(43)에 아날로그-디지털 변환부(14)의 아날로그 회로부를 형성한 구성으로 되어 있다.

[CMOS 이미지 센서의 구성예]

도 15는, 본 개시에 관한 기술이 적용되는 제3 실시형태에 관한 촬상 장치의 일례인 CMOS 이미지 센서의 시스템 구성의 개략을 모식적으로 나타내는 블록도이다.

제3 실시형태에 관한 CMOS 이미지 센서(1C)에 있어서, 화소 어레이부(11)가, 열 방향에 있어서 2개의 영역(11A, 11B)으로 분할되고, 이것에 대응하여, 신호선(32)이, 화소열마다, 제1 신호선(32A)(32A₁∼32A_n) 및 제2 신호선(32B)(32B₁∼32B_n)으로 분단되어 있는 점에 대해서는, 제2 실시형태의 경우와 동일하다.

또한, 화소 어레이부(11)의 2개의 영역(11A, 11B)에 대응하여, 부하 전류원부(13), 아날로그-디지털 변환부(14), 및, 신호 처리부로서의 로직 회로부(15)도 2계통씩 설치되어 있다. 구체적으로는, 화소 어레이부(11)의 영역(11A)에 대응하여, 부하 전류원부(13A), 아날로그-디지털 변환부(14A), 및, 로직 회로부(15A)가 설치되고, 화소 어레이부(11)의 영역(11B)에 대응하여, 부하 전류원부(13B), 아날로그-디지털 변환부(14B), 및, 로직 회로부(15B)가 설치되어 있다.

[적층 칩 구조]

제3 실시형태에 관한 CMOS 이미지 센서(1C)의 적층 칩 구조의 모식적인 분해 사시도를 도 16에 나타낸다.

도 16에 나타내는 바와 같이, 제3 실시형태에 관한 CMOS 이미지 센서(1C)도, 제1 실시형태에 관한 CMOS 이미지 센서(1A)의 경우와 마찬가지로, 1층째의 반도체 칩(41), 2층째의 반도체 칩(42), 및, 3층째의 반도체 칩(43)의 적어도 3개의 반도체 칩이 적층된 적층 칩 구조를 가지고 있다.

2층째의 반도체 칩(42)에는, 아날로그-디지털 변환부(14)의 디지털 회로부, 구체적으로는, 아날로그-디지털 변환기(140)의 카운터(142A, 142B)가 배치되어 있다. 카운터(142A, 142B)의 외측에는, 3층째의 반도체 칩(43)과의 전기적 접속을 행하는 접속부(56A, 56B)가 설치되어 있다.

2층째의 반도체 칩(42)에는, 아날로그-디지털 변환부(14)의 디지털 회로부 외에, 신호 처리부인 로직 회로부(15A, 15B)가 배치되어 있다. 로직 회로부(15A, 15B) 간에는, 1층째의 반도체 칩(41)과 2층째의 반도체 칩(42)의 전기적 접속을 중계하는 접속부(55A, 55B)가 설치되어 있다. 2층째의 반도체 칩(42)에는, 추가로, 인터페이스(I/F)(18)가 배치되어 있다.

한편, 도 16에 나타내는 2층째의 반도체 칩(42) 상의 아날로그-디지털 변환기(140)의 카운터(142A, 142B), 로직 회로부(15A, 15B), 및, 인터페이스(18)의 배치에 대해서는, 일례이며, 이 배치예에 한정되는 것은 아니다.

3층째의 반도체 칩(43)에는, 아날로그-디지털 변환부(14)의 아날로그 회로부, 구체적으로는, 아날로그-디지털 변환기(140)의 비교기(141A, 141B)가 배치되어 있다. 비교기(141A, 141B)의 외측에는, 2층째의 반도체 칩(42)과의 전기적 접속을 행하는 접속부(57A, 57B)가 설치되어 있다.

3층째의 반도체 칩(43)에는, 비교기(141A, 141B) 이외에, 2층째의 반도체 칩(42)의 접속부(55A, 55B)를 통해 1층째의 반도체 칩(41)과의 전기적 접속을 행하는 접속부(VIA)(58A, 58B)를 사이에 두고 부하 전류원부(13A, 13B)가 배치되어 있다. 3층째의 반도체 칩(43)에는, 추가로, 행 선택부(12)가 배치되어 있다. 또한, 3층째의 반도체 칩(43)에는, 바람직하게는 비교기(141A, 141B)로부터 등거리의 부위에 참조 신호 생성부(17)가 배치되어 있다.

한편, 도 16에 나타내는 3층째의 반도체 칩(43) 상의 아날로그-디지털 변환기(140)의 비교기(141A, 141B), 부하 전류원부(13A, 13B), 행 선택부(12), 및, 참조 신호 생성부(17)의 배치에 대해서는, 일례이며, 이 배치예에 한정되는 것은 아니다.

상술한 적층 칩 구조에 있어서, 1층째의 반도체 칩(41)에, 화소열마다, 분단되어서 배선된 신호선(32A, 32B)과, 3층째의 반도체 칩(43)에 배치된 부하 전류원부(13A, 13B)의 각 부하 전류원(I)은, 1층째의 접속부(54A, 54B), 2층째의 접속부(55A, 55B), 및, 3층째의 접속부(58A, 58B)를 통해 화소열마다 전기적으로 접속된다.

또한, 2층째의 반도체 칩(42)에 2개의 영역(11A, 11B)에 대응하여 배치된 카운터(142A, 142B)와, 3층째의 반도체 칩(43)에 배치된 비교기(141A, 141B)는, 2층째의 접속부(56A, 56B) 및 3층째의 접속부(57A, 57B)를 통해 화소열마다 전기적으로 접속된다. 접속부(54A, 54B), 접속부(55A, 55B), 접속부(56A, 56B), 접속부(57A, 57B), 및, 접속부(58A, 58B)로는, 실리콘 관통 전극(TSV)이나 Cu-Cu 접합을 포함하는 금속-금속 접합 등을 예시할 수 있다.

상술한 바와 같이, 제3 실시형태에 관한 CMOS 이미지 센서(1C)에 의하면, 적층 칩 구조를 3층 이상의 적층 구조로 하고, 아날로그-디지털 변환부(14)의 아날로그 회로부와 디지털 회로부를, 상이한 층의 반도체 칩에 형성함으로써, 제1 실시형태에 관한 CMOS 이미지 센서(1A)의 경우와 동일한 작용, 효과를 얻을 수 있다.

또한, 상기의 예의 경우에 있어서는, 2층째의 반도체 칩(42)에는, 아날로그-디지털 변환부(14)의 디지털 회로부의 제작에 적합한 프로세스(예를 들면, 22nm 프로세스)를 적용할 수 있고, 3층째의 반도체 칩(43)에는, 아날로그-디지털 변환부(14)의 아날로그 회로부의 제작에 적합한 저비용의 프로세스(예를 들면, 55nm 프로세스)를 적용할 수 있기 때문에, 특성 및 비용의 최적화가 가능해진다. 특히, 디지털 회로부의 제작에 있어서는, 첨단 프로세스의 적용이 가능해진다.

또한, 제3 실시형태에 관한 CMOS 이미지 센서(1C)에서는, 신호선(32)이, 그 길이 방향에 있어서, 복수의 신호선으로 분단되어 있기 때문에, 제2 실시형태에 관한 CMOS 이미지 센서(1B)의 경우와 동일한 작용, 효과를 얻을 수 있다. 즉, 1개의 신호선의 기생 저항(R_VSL) 및 기생 용량(C_VSL)을 저감시킬 수 있기 때문에, 신호선 전위의 세틀링 시간을 단축할 수 있고, 그 결과, 1행의 화소 신호의 판독에 필요로 하는 시간을 단축할 수 있어, 프레임 레이트의 향상을 도모할 수 있다.

또한, 세틀링 시간을 단축할 수 있는 것에 의해, 1수평 기간 내에 빈 시간이 발생하기 때문에, 당해 빈 시간에 회로 동작을 정지함으로써 소비 전력을 저감시킬 수 있다. 혹은 또한, 세틀링 시간을 단축하지 않고, 동일한 1수평 기간을 유지한 채, 기생 저항(R_VSL) 및 기생 용량(C_VSL)이 감소한 만큼, 부하 전류원(I)에 흐르는 전류(I_LM)를 저감시키도록 해도 된다.

또한, 제3 실시형태에 관한 CMOS 이미지 센서(1C)의 경우, 인터페이스(18)가 2층째의 반도체 칩(42)에 설치되어 있음으로써, 3층째의 반도체 칩(43)에 설치되는 경우에 비해, 인터페이스(18)의 출력에 대한 기생 저항 및 기생 용량을 저감시킬 수 있게 된다. 인터페이스(18)의 출력은 고속인 신호로 되어 있어, 1층분의 기생 저항 및 기생 용량을 저감시킬 수 있는 것은, 설계상, 중요한 것이다.

<제4 실시형태에 관한 촬상 장치>

제4 실시형태는, 제2 실시형태의 변형예이고, 3층째의 반도체 칩에 메모리 영역을 확보하는 예이다.

본 개시에 관한 기술이 적용되는 제4 실시형태에 관한 촬상 장치의 일례인 CMOS 이미지 센서의 적층 칩 구조의 모식적인 분해 사시도를 도 17에 나타낸다.

1층째의 반도체 칩(41), 2층째의 반도체 칩(42), 및, 3층째의 반도체 칩(43)의 적어도 3개의 반도체 칩이 적층된 적층 칩 구조에 있어서, 1층째의 반도체 칩(41) 및 2층째의 반도체 칩(42)의 구성에 대해서는, 제2 실시형태에 관한 CMOS 이미지 센서(1B)의 경우와 동일하다.

제4 실시형태에 관한 CMOS 이미지 센서(1D)에서는, 3층째의 반도체 칩(43)에, 아날로그-디지털 변환부(14)의 디지털 회로부인 카운터(142A, 142B), 신호 처리부인 로직 회로부(15), 행 선택부(12), 및, 인터페이스(18) 외에, 메모리부(71)가 배치된 구성으로 되어 있다. 메모리부(71)에 대해서는, 예를 들면, 로직 회로부(15)에서 원하는 신호 처리의 과정에서, 데이터를 일시적으로 보유하기 위해서 사용할 수 있다.

<제5 실시형태에 관한 촬상 장치>

제5 실시형태는, 제4 실시형태의 변형예이고, 3층째의 반도체 칩에 메모리 영역을 대신하여, AI(Artificial Intelligence) 영역을 확보하는 예이다.

본 개시에 관한 기술이 적용되는 제5 실시형태에 관한 촬상 장치의 일례인 CMOS 이미지 센서의 적층 칩 구조의 모식적인 분해 사시도를 도 18에 나타낸다.

제5 실시형태에 관한 CMOS 이미지 센서(1E)에서는, 3층째의 반도체 칩(43)에, 아날로그-디지털 변환부(14)의 디지털 회로부인 카운터(142A, 142B), 신호 처리부인 로직 회로부(15), 행 선택부(12), 및, 인터페이스(18) 외에, AI 회로(72)가 배치된 구성으로 되어 있다. AI 회로(72)에 대해서는, 예를 들면, 화상 처리나, 아날로그 신호에 대한 다양한 설정 등에 사용할 수 있다.

<제6 실시형태에 관한 촬상 장치>

제6 실시형태는, 제2 실시형태의 변형예이고, 적층 칩 구조가 4층의 적층 구조인 예이다.

본 개시에 관한 기술이 적용되는 제6 실시형태에 관한 촬상 장치의 일례인 CMOS 이미지 센서의 적층 칩 구조의 모식적인 분해 사시도를 도 19에 나타낸다.

도 19에 나타내는 바와 같이, 제6 실시형태에 관한 CMOS 이미지 센서(1F)는, 1층째의 반도체 칩(41), 2층째의 반도체 칩(42), 3층째의 반도체 칩(43), 및, 4층째의 반도체 칩(44)의 4개의 반도체 칩이 적층된 적층 칩 구조를 가지고 있다.

1층째의 반도체 칩(41), 2층째의 반도체 칩(42), 및, 3층째의 반도체 칩(43)의 구성에 대해서는, 제2 실시형태에 관한 CMOS 이미지 센서(1B)의 경우와 마찬가지이다. 즉, 1층째의 반도체 칩(41)에는, 화소 어레이부(11)의 분할된 2개의 영역(11A, 11B) 등이 형성되고, 2층째의 반도체 칩(42)에는, 아날로그-디지털 변환기(140)의 비교기(141A, 141B), 부하 전류원부(13A, 13B), 및, 참조 신호 생성부(17) 등이 배치되어 있다. 1층째의 반도체 칩(41)과 2층째의 반도체 칩(42)은, 1층째의 접속부(54A, 54B) 및 2층째의 접속부(55A, 55B)를 통해 전기적으로 접속된다.

3층째의 반도체 칩(43)에는, 아날로그-디지털 변환기(140)의 카운터(142A, 142B), 로직 회로부(15), 및, 행 선택부(12)가 배치되어 있다. 2층째의 반도체 칩(42) 상의 비교기(141A, 141B)와, 3층째의 반도체 칩(43) 상의 카운터(142A, 142B)는, 2층째의 접속부(56A, 56B) 및 3층째의 접속부(57A, 57B)를 통해 전기적으로 접속된다.

4층째의 반도체 칩(44)에는, 메모리부(71) 및 인터페이스(18)가 배치되어 있다. 3층째의 반도체 칩(43)과 4층째의 반도체 칩(44)은, 예를 들면, CoW(Chip on Wafer)의 접속이 된다. 3층째의 반도체 칩(43) 상의 로직 회로부(15)와, 4층째의 반도체 칩(44) 상의 메모리부(71)는, 3층째의 접속부(63) 및 4층째의 접속부(64)를 통해 전기적으로 접속된다. 메모리부(71)에 대해서는, 예를 들면, 로직 회로부(15)에서 원하는 신호 처리의 과정에서, 데이터를 일시적으로 보유하기 위해서 사용할 수 있다.

<제7 실시형태에 관한 촬상 장치>

제7 실시형태는, 제6 실시형태의 변형예이고, 4층째의 반도체 칩에 메모리 영역을 대신하여, AI 영역을 확보하는 예이다.

본 개시에 관한 기술이 적용되는 제7 실시형태에 관한 촬상 장치의 일례인 CMOS 이미지 센서의 적층 칩 구조의 모식적인 분해 사시도를 도 20에 나타낸다.

도 20에 나타내는 바와 같이, 제7 실시형태에 관한 CMOS 이미지 센서(1G)도, 제6 실시형태에 관한 CMOS 이미지 센서(1E)와 마찬가지로, 1층째의 반도체 칩(41), 2층째의 반도체 칩(42), 3층째의 반도체 칩(43), 및, 4층째의 반도체 칩(44)의 4개의 반도체 칩이 적층된 적층 칩 구조를 가지고 있다.

상기의 적층 칩 구조에 있어서, 1층째의 반도체 칩(41), 2층째의 반도체 칩(42), 3층째의 반도체 칩(43)의 구성에 대해서는, 제6 실시형태에 관한 CMOS 이미지 센서(1F)의 경우와 동일하다. 그리고, 4층째의 반도체 칩(44)에는, 메모리부(71)를 대신하여, AI 회로(72)가 배치되어 있다. 3층째의 반도체 칩(43)과 4층째의 반도체 칩(44)은, 예를 들면, CoW의 접속이 되고, 3층째의 반도체 칩(43) 상의 로직 회로부(15)와, 4층째의 반도체 칩(44) 상의 AI 회로(72)는, 3층째의 접속부(63) 및 4층째의 접속부(64)를 통해 전기적으로 접속된다. AI 회로(72)에 대해서는, 예를 들면, 화상 처리나, 아날로그 신호에 대한 다양한 설정 등에 사용할 수 있다.

<제8 실시형태에 관한 촬상 장치>

제8 실시형태는, 제7 실시형태의 변형예이고, 4층째의 반도체 칩의 사이즈를 다른 반도체 칩의 사이즈보다도 작게 한 예이다.

본 개시에 관한 기술이 적용되는 제8 실시형태에 관한 촬상 장치의 일례인 CMOS 이미지 센서의 적층 칩 구조의 모식적인 분해 사시도를 도 21에 나타낸다.

도 21에 나타내는 바와 같이, 제8 실시형태에 관한 CMOS 이미지 센서(1H)도, 1층째의 반도체 칩(41), 2층째의 반도체 칩(42), 3층째의 반도체 칩(43), 및, 4층째의 반도체 칩(44)의 4개의 반도체 칩이 적층된 적층 칩 구조를 가지고 있다. 단, 4층째의 반도체 칩(44)에 대해서는, 그 사이즈가 다른 반도체 칩(41, 42, 43)의 사이즈보다도 작은 구성으로 되어 있다.

3층째의 반도체 칩(43)과 4층째의 반도체 칩(44)은, 예를 들면, CoW의 접속이 되고, 3층째의 반도체 칩(43) 상의 로직 회로부(15)와, 4층째의 반도체 칩(44) 상의 AI 회로(72)는, 3층째의 접속부(63) 및 4층째의 접속부(64)를 통해 전기적으로 접속된다. AI 회로(72)에 대해서는, 예를 들면, 화상 처리나, 아날로그 신호에 대한 다양한 설정 등에 사용할 수 있다.

상기의 적층 칩 구조를 갖는 제8 실시형태에 관한 CMOS 이미지 센서(1H)에 있어서, 4층째의 반도체 칩(44)에는, 첨단 프로세스(예를 들면, 12nm 프로세스)를 적용할 수 있다. 그리고, 4층째의 반도체 칩(44)의 사이즈가, 다른 반도체 칩(41, 42, 43)의 사이즈보다도 작음으로써, 1개의 웨이퍼로부터 반도체 칩(44)을 많이 제작할 수 있기 때문에, 저비용화를 도모할 수 있다.

<변형예>

이상, 본 개시에 관한 기술에 대해, 바람직한 실시형태에 기초하여 설명했지만, 본 개시에 관한 기술은 당해 실시형태에 한정되는 것은 아니다. 상기의 실시형태에 있어서 설명한 촬상 장치의 구성, 구조는 예시이며, 적절히, 변경할 수 있다.

<응용예>

이상 설명한 본 실시형태에 관한 촬상 장치는, 예를 들면 도 22에 나타내는 바와 같이, 가시광, 적외광, 자외광, X선 등의 광을 센싱하는 다양한 장치에 사용할 수 있다. 다양한 장치의 구체예에 대해서 이하에 열거한다.

·디지털 카메라나, 카메라 기능을 가진 휴대기기 등의, 감상용으로 제공되는 화상을 촬영하는 장치

·자동 정지 등의 안전 운전이나, 운전자의 상태의 인식 등을 위해서, 자동차의 전방이나 후방, 주위, 차내 등을 촬영하는 차재용 센서, 주행 차량이나 도로를 감시하는 감시 카메라, 차량 사이 등의 측거(測距)를 행하는 측거 센서 등의, 교통용으로 제공되는 장치

·사용자의 제스처를 촬영하여, 그 제스처에 따른 기기 조작을 행하기 위해, TV나, 냉장고, 에어컨 등의 가전에 제공되는 장치

·내시경이나, 적외광의 수광에 의한 혈관 촬영을 행하는 장치 등의, 의료나 헬스케어용으로 제공되는 장치

·방범 용도의 감시 카메라나, 인물 인증 용도의 카메라 등의, 보안용으로 제공되는 장치

·피부를 촬영하는 피부 측정기나, 두피를 촬영하는 현미경 등의, 미용용으로 제공되는 장치

·스포츠 용도 등을 위한 액션 카메라나 웨어러블 카메라 등의, 스포츠용으로 제공되는 장치

·밭이나 작물의 상태를 감시하기 위한 카메라 등의, 농업용으로 제공되는 장치

<본 개시에 관한 기술의 적용예>

본 개시에 관한 기술은, 다양한 제품에 적용할 수 있다. 이하에, 보다 구체적인 적용예에 대해 설명한다.

[본 개시의 전자기기]

여기에서는, 디지털 스틸 카메라나 비디오 카메라 등의 촬상 시스템이나, 휴대전화기 등의 촬상 기능을 갖는 휴대 단말 장치나, 화상 판독부에 촬상 장치를 사용하는 복사기 등의 전자기기에 적용하는 경우에 대해 설명한다.

(촬상 시스템의 예)

도 23은, 본 개시의 전자기기의 일례인 촬상 시스템의 구성예를 나타내는 블록도이다.

도 23에 나타내는 바와 같이, 본 예에 관한 촬상 시스템(100)은, 렌즈군 등을 포함하는 촬상 광학계(101), 촬상부(102), DSP(Digital Signal Processor) 회로(103), 프레임 메모리(104), 표시 장치(105), 기록 장치(106), 조작계(107), 및, 전원계(108) 등을 가지고 있다. 그리고, DSP 회로(103), 프레임 메모리(104), 표시 장치(105), 기록 장치(106), 조작계(107), 및, 전원계(108)가 버스 라인(109)을 통해 서로 접속된 구성으로 되어 있다.

촬상 광학계(101)는, 피사체로부터의 입사광(상광)을 도입하여 촬상부(102)의 촬상면 상에 결상한다. 촬상부(102)는, 광학계(101)에 의해 촬상면 상에 결상된 입사광의 광량을 화소 단위로 전기 신호로 변환하여 화소 신호로서 출력한다. DSP 회로(103)는, 일반적인 카메라 신호 처리, 예를 들면, 화이트 밸런스 처리, 디모자이크 처리, 감마 보정 처리 등을 행한다.

프레임 메모리(104)는, DSP 회로(103)에서의 신호 처리의 과정에서 적절히 데이터의 저장에 사용된다. 표시 장치(105)는, 액정 표시 장치나 유기 EL(electro luminescence) 표시 장치 등의 패널형 표시 장치로 이루어지고, 촬상부(102)에서 촬상된 동영상 또는 정지 화상을 표시한다. 기록 장치(106)는, 촬상부(102)에서 촬상된 동영상 또는 정지 화상을, 가반형의 반도체 메모리나, 광디스크, HDD(Hard Disk Drive) 등의 기록 매체에 기록한다.

조작계(107)는, 사용자에 의한 조작 하에, 본 촬상 장치(100)가 갖는 다양한 기능에 대해서 조작 지령을 발한다. 전원계(108)는, DSP 회로(103), 프레임 메모리(104), 표시 장치(105), 기록 장치(106), 및, 조작계(107)의 동작 전원이 되는 각종의 전원을, 이들 공급 대상에 대하여 적절히 공급한다.

상기의 구성의 촬상 시스템(100)에 있어서, 촬상부(102)로서, 전술한 각 실시형태에 관한 촬상 장치를 사용할 수 있다. 당해 촬상 장치에 의하면, 화소가 배치되어 이루어지는 화소 칩의 기여분이 지배적인 칩 사이즈를 유지한 채, 아날로그-디지털 변환기의 병렬 수를 늘릴 수 있기 때문에, 프레임 레이트의 향상을 도모할 수 있다.

[이동체에 대한 응용예]

본 개시에 관한 기술(본 기술)은, 다양한 제품에 응용할 수 있다. 예를 들면, 본 개시에 관한 기술은, 자동차, 전기 자동차, 하이브리드 전기 자동차, 오토바이차, 자전거, 퍼스널 모빌리티, 비행기, 드론, 선박, 로봇, 건설 기계, 농업 기계(트랙터) 등의 어느 종류의 이동체에 탑재되는 촬상 장치로서 실현되어도 된다.

도 24는, 본 개시에 관한 기술이 적용될 수 있는 이동체 제어 시스템의 일례인 차량 제어 시스템의 개략적인 구성예를 나타내는 블록도이다.

차량 제어 시스템(12000)은, 통신 네트워크(12001)를 거쳐 접속된 복수의 전자 제어 유닛을 구비한다. 도 24에 나타낸 예에서는, 차량 제어 시스템(12000)은, 구동계 제어 유닛(12010), 보디계 제어 유닛(12020), 차외 정보 검출 유닛(12030), 차내 정보 검출 유닛(12040), 및 통합 제어 유닛(12050)을 구비한다. 또한, 통합 제어 유닛(12050)의 기능 구성으로서, 마이크로컴퓨터(12051), 음성 화상 출력부(12052), 및 차재 네트워크 I/F(interface)(12053)가 도시되어 있다.

구동계 제어 유닛(12010)은, 각종 프로그램에 따라 차량의 구동계에 관련하는 장치의 동작을 제어한다. 예를 들면, 구동계 제어 유닛(12010)은, 내연 기관 또는 구동용 모터 등의 차량 구동력을 발생시키기 위한 구동력 발생 장치, 구동력을 차륜에 전달하기 위한 구동력 전달 기구, 차량의 타각을 조절하는 스티어링 기구, 및, 차량의 제동력을 발생시키는 제동 장치 등의 제어 장치로서 기능한다.

보디계 제어 유닛(12020)은, 각종 프로그램에 따라 차체에 장비된 각종 장치의 동작을 제어한다. 예를 들면, 보디계 제어 유닛(12020)은, 키리스 엔트리(keyless entry) 시스템, 스마트 키 시스템, 파워 윈도우 장치, 또는 헤드 램프, 백 램프, 브레이크 램프, 깜빡이 또는 안개등 등의 각종 램프 제어 장치로서 기능한다. 이 경우, 보디계 제어 유닛(12020)에는, 키를 대체하는 휴대기로부터 발신되는 전파 또는 각종 스위치의 신호가 입력될 수 있다. 보디계 제어 유닛(12020)은, 이들 전파 또는 신호의 입력을 수신하여, 차량의 도어록 장치, 파워 윈도우 장치, 램프 등을 제어한다.

차외 정보 검출 유닛(12030)은, 차량 제어 시스템(12000)을 탑재한 차량의 외부의 정보를 검출한다. 예를 들면, 차외 정보 검출 유닛(12030)에는, 촬상부(12031)가 접속된다. 차외 정보 검출 유닛(12030)은, 촬상부(12031)에 차외의 화상을 촬상시키고, 촬상된 화상을 수신한다. 차외 정보 검출 유닛(12030)은, 수신한 화상에 기초하여, 사람, 차, 장애물, 표식 또는 노면 상의 문자 등의 물체 검출 처리 또는 거리 검출 처리를 행해도 된다.

촬상부(12031)는 광을 수광하고, 그 광의 수광량에 따른 전기 신호를 출력하는 광 센서이다. 촬상부(12031)는, 전기 신호를 화상으로서 출력할 수도 있고, 측거의 정보로서 출력할 수도 있다. 또한, 촬상부(12031)가 수광하는 광은 가시광이어도 되고, 적외선 등의 비가시광이어도 된다.

차내 정보 검출 유닛(12040)은, 차내의 정보를 검출한다. 차내 정보 검출 유닛(12040)에는, 예를 들면, 운전자의 상태를 검출하는 운전자 상태 검출부(12041)가 접속된다. 운전자 상태 검출부(12041)는, 예를 들면, 운전자를 촬상하는 카메라를 포함하고, 차내 정보 검출 유닛(12040)은, 운전자 상태 검출부(12041)가 입력되는 검출 정보에 기초하여 운전자의 피로 정도 또는 집중 정도를 산출해도 되고, 운전자가 졸고 있지 않은지를 판별해도 된다.

마이크로컴퓨터(12051)는, 차외 정보 검출 유닛(12030) 또는 차내 정보 검출 유닛(12040)에서 취득되는 차내외의 정보에 기초하여 구동력 발생 장치, 스티어링 기구 또는 제동 장치의 제어 목표값을 연산하여, 구동계 제어 유닛(12010)에 대해 제어 지령을 출력할 수 있다. 예를 들면, 마이크로컴퓨터(12051)는, 차량의 충돌 회피 혹은 충격 완화, 차간거리에 기초한 추종 주행, 차속 유지 주행, 차량의 충돌경고, 또는 차량의 레인 일탈 경고 등을 포함하는 ADAS(Advanced Driver Assistance System)의 기능 실현을 목적으로 한 협조 제어를 행할 수 있다.

또한, 마이크로컴퓨터(12051)는, 차외 정보 검출 유닛(12030) 또는 차내 정보 검출 유닛(12040)에서 취득되는 차량 주위의 정보에 기초하여 구동력 발생 장치, 스티어링 기구 또는 제동 장치 등을 제어함으로써, 운전자의 조작에 의존하지 않고 자율적으로 주행하는 자동 운전 등을 목적으로 한 협조 제어를 행할 수 있다.

또한, 마이크로컴퓨터(12051)는, 차외 정보 검출 유닛(12030)에서 취득되는 차외의 정보에 기초하여 보디계 제어 유닛(12020)에 대해 제어 지령을 출력할 수 있다. 예를 들면, 마이크로컴퓨터(12051)는, 차외 정보 검출 유닛(12030)으로 검지한 선행차 또는 대향차의 위치에 따라 헤드 램프를 제어하여, 하이 빔을 로우 빔으로 전환하는 등의 눈부심 방지를 도모하는 것을 목적으로 한 협조 제어를 행할 수 있다.

음성 화상 출력부(12052)는, 차량의 탑승자 또는 차외에 대해, 시각적 또는 청각적으로 정보를 통지하는 것이 가능한 출력 장치로 음성 및 화상 중 적어도 일방의 출력 신호를 송신한다. 도 24의 예에서는, 출력 장치로서, 오디오 스피커(12061), 표시부(12062) 및 인스트루먼트 패널(12063)이 예시되어 있다. 표시부(12062)는, 예를 들면, 온 보드 디스플레이 및 헤드 업 디스플레이 중 적어도 하나를 포함하고 있어도 된다.

도 25는 촬상부(12031)의 설치 위치의 예를 나타내는 도면이다.

도 25에서는, 차량(12100)은, 촬상부(12031)로서, 촬상부(12101, 12102, 12103, 12104, 12105)를 갖는다.

촬상부(12101, 12102, 12103, 12104, 12105)는, 예를 들면, 차량(12100)의 프런트 노즈, 사이드 미러, 리어범퍼, 백 도어 및 차실내의 프런트 글래스의 상부 등의 위치에 설치된다. 프런트 노즈에 구비되는 촬상부(12101) 및 차실내의 프런트 글래스의 상부에 구비되는 촬상부(12105)는, 주로 차량(12100)의 전방의 화상을 취득한다. 사이드 미러에 구비되는 촬상부(12102, 12103)는, 주로 차량(12100)의 측방의 화상을 취득한다. 리어범퍼 또는 백 도어에 구비되는 촬상부(12104)는, 주로 차량(12100)의 후방의 화상을 취득한다. 촬상부(12101, 12105)에서 취득되는 전방의 화상은, 주로 선행 차량 또는 보행자, 장애물, 신호기, 교통 표지 또는 차선 등의 검출에 이용된다.

한편, 도 25에는, 촬상부(12101 내지 12104)의 촬영 범위 일례가 도시되어 있다. 촬상 범위(12111)는, 프런트 노즈에 설치된 촬상부(12101)의 촬상 범위를 나타내고, 촬상 범위(12112, 12113)는, 각각 사이드 미러에 설치된 촬상부(12102, 12103)의 촬상 범위를 나타내고, 촬상 범위(12114)는, 리어범퍼 또는 백 도어에 설치된 촬상부(12104)의 촬상 범위를 나타낸다. 예를 들면, 촬상부(12101 내지 12104)에서 촬상된 화상 데이터가 중첩됨으로써, 차량(12100)을 상방으로부터 본 부감 화상이 얻어진다.

촬상부(12101 내지 12104) 중 적어도 하나는 거리 정보를 취득하는 기능을 가지고 있어도 된다. 예를 들면, 촬상부(12101 내지 12104) 중 적어도 하나는 복수의 촬상 소자로 이루어지는 스테레오 카메라여도 되고, 위상차 검출용의 화소를 갖는 촬상 소자여도 된다.

예를 들면, 마이크로컴퓨터(12051)는, 촬상부(12101 내지 12104)로부터 얻어지는 거리 정보를 기초로, 촬상 범위(12111 내지 12114) 내에 있어서의 각 입체물까지의 거리와, 이 거리의 시간적 변화(차량(12100)에 대한 상대속도)를 구함으로써, 특히 차량(12100)의 진행로 상에 있는 가장 가까운 입체물로, 차량(12100)과 대략 같은 방향으로 소정의 속도(예를 들면, 0km/h 이상)로 주행하는 입체물을 선행차로서 추출할 수 있다. 또한, 마이크로컴퓨터(12051)는, 선행차와의 사이에서 미리 확보해야 하는 차간거리를 설정하고, 자동 브레이크 제어(추종 정지 제어도 포함함)나 자동 가속 제어(추종 발진 제어도 포함함) 등을 행할 수 있다. 이와 같이 운전자의 조작에 의존하지 않고 자율적으로 주행하는 자동 운전 등을 목적으로 한 협조 제어를 행할 수 있다.

예를 들면, 마이크로컴퓨터(12051)는, 촬상부(12101 내지 12104)로부터 얻어진 거리 정보를 바탕으로, 입체물에 관한 입체물 데이터를, 이륜차, 보통 차량, 대형차량, 보행자, 전신주 등 그 외의 입체물로 분류하여 추출하고, 장애물의 자동 회피에 이용할 수 있다. 예를 들면, 마이크로컴퓨터(12051)는, 차량(12100) 주변의 장애물을, 차량(12100)의 드라이버가 시인 가능한 장애물과 시인 곤란한 장애물로 식별한다. 그리고, 마이크로컴퓨터(12051)는, 각 장애물과의 충돌 위험도를 나타내는 충돌 리스크를 판단하여, 충돌 리스크가 설정값 이상으로 충돌 가능성이 있는 상황일 때에는, 오디오 스피커(12061)나 표시부(12062)를 통해 드라이버에 경보를 출력하거나, 구동계 제어 유닛(12010)을 통해 강제 감속이나 회피 조타를 행함으로써, 충돌 회피를 위한 운전 지원을 행할 수 있다.

촬상부(12101 내지 12104) 중 적어도 하나는, 적외선을 검출하는 적외선 카메라여도 된다. 예를 들면, 마이크로컴퓨터(12051)는, 촬상부(12101 내지 12104)의 촬상 화상 중에 보행자가 존재하는지 아닌지를 판정함으로써 보행자를 인식할 수 있다. 이러한 보행자의 인식은, 예를 들면, 적외선 카메라로서의 촬상부(12101 내지 12104)의 촬상 화상에 있어서의 특징점을 추출하는 절차와, 물체의 윤곽을 나타내는 일련의 특징점에 패턴 매칭 처리를 행하여 보행자인지 아닌지를 판별하는 절차에 의해 행해진다. 마이크로컴퓨터(12051)가, 촬상부(12101 내지 12104)의 촬상 화상 중에 보행자가 존재한다고 판정하여, 보행자를 인식하면, 음성 화상 출력부(12052)는, 당해 인식된 보행자에게 강조를 위한 사각형 윤곽선을 중첩 표시하도록, 표시부(12062)를 제어한다. 또한, 음성 화상 출력부(12052)는, 보행자를 나타내는 아이콘 등을 원하는 위치에 표시하도록 표시부(12062)를 제어해도 된다.

이상, 본 개시에 따른 기술이 적용될 수 있는 차량 제어 시스템의 일례에 대해 설명하였다. 본 개시에 따른 기술은, 이상 설명한 구성 중, 예를 들면, 촬상부(12031) 등에 적용될 수 있다. 그리고, 촬상부(12031) 등에 본 개시에 따른 기술을 적용하는 것에 의해, 화소가 배치되어 이루어지는 화소 칩의 기여분이 지배적인 칩 사이즈를 유지한 채, 아날로그-디지털 변환기의 병렬 수를 늘릴 수 있기 때문에, 프레임 레이트의 향상을 도모할 수 있다.

<본 개시가 취할 수 있는 구성>

한편, 본 개시는, 이하와 같은 구성을 취할 수도 있다.

≪A. 촬상 장치≫

[A-01]

1층째의 반도체 칩, 2층째의 반도체 칩, 및, 3층째의 반도체 칩 중 적어도 3개의 반도체 칩이 적층된 적층 칩 구조를 가지고,

1층째의 반도체 칩에는, 화소가 행렬상으로 2차원 배치되어 이루어지는 화소 어레이부가 형성되어 있고,

2층째의 반도체 칩 및 3층째의 반도체 칩의 타방에는, 아날로그-디지털 변환부의 디지털 회로부가 배치되어 있는, 촬상 장치.

[A-02]

아날로그-디지털 변환부는, 화소 어레이부의 화소열에 대응하여 설치된 복수의 아날로그-디지털 변환기로 이루어지고,

아날로그-디지털 변환기는,

아날로그의 화소 신호와 램프파의 참조 신호를 비교하는 비교기, 및,

참조 신호의 발생 타이밍으로부터, 아날로그의 화소 신호와 램프파의 참조 신호가 교차할 때까지의 시간을 계측하는 카운터를 가지고,

2층째의 반도체 칩 및 3층째의 반도체 칩의 일방에는, 아날로그-디지털 변환부의 비교기가 배치되어 있고,

2층째의 반도체 칩 및 3층째의 반도체 칩의 타방에는, 아날로그-디지털 변환부의 카운터가 배치되어 있는, 상기 [A-01]에 기재된 촬상 장치.

[A-03]

2층째의 반도체 칩에는, 아날로그-디지털 변환부의 비교기, 및, 신호선에 접속된 부하 전류원이 배치되어 있고,

3층째의 반도체 칩에는, 아날로그-디지털 변환부의 카운터, 로직 회로부, 및, 인터페이스가 배치되어 있는, 상기 [A-02]에 기재된 촬상 장치.

[A-04]

3층째의 반도체 칩에는, 아날로그-디지털 변환부의 카운터, 로직 회로부, 및, 인터페이스 외에, 메모리부가 배치되어 있는, 상기 [A-03]에 기재된 촬상 장치.

[A-05]

3층째의 반도체 칩에는, 아날로그-디지털 변환부의 카운터, 로직 회로부, 및, 인터페이스 외에, AI 회로가 배치되어 있는, 상기 [A-03]에 기재된 촬상 장치.

[A-06]

4층째의 반도체 칩을 가지고,

4층째의 반도체 칩에는, 메모리부가 배치되어 있는, 상기 [A-03]에 기재된 촬상 장치.

[A-07]

4층째의 반도체 칩을 가지고,

4층째의 반도체 칩에는, AI 회로가 배치되어 있는, 상기 [A-03]에 기재된 촬상 장치.

[A-08]

4층째의 반도체 칩은, 사이즈가 다른 층의 반도체 칩의 사이즈보다도 작은, 상기 [A-07]에 기재된 촬상 장치.

[A-09]

2층째의 반도체 칩에는, 아날로그-디지털 변환부의 카운터, 로직 회로부, 및, 인터페이스가 배치되어 있고,

3층째의 반도체 칩에는, 아날로그-디지털 변환부의 비교기, 및, 신호선에 접속된 부하 전류원이 배치되어 있는, 상기 [A-02]에 기재된 촬상 장치.

[A-10]

아날로그-디지털 변환부는, 화소 어레이부의 복수의 화소행의 각 화소로부터 병렬적으로 판독되는 아날로그의 화소 신호의 각각을 디지털의 화소 신호로 변환하는, 제1 아날로그-디지털 변환부 및 제2 아날로그-디지털 변환부를 포함하는 복수계통의 아날로그-디지털 변환부로 이루어지는, 상기 [A-01] 내지 상기 [A-09] 중 어느 하나에 기재된 촬상 장치.

[A-11]

신호선은, 그 길이 방향에 있어서, 화소열마다, 복수계통의 아날로그-디지털 변환부에 대응하여, 제1 신호선 및 제2 신호선을 포함하는 복수의 신호선으로 분단되어 있는, 상기 [A-10]에 기재된 촬상 장치.

[A-12]

제1 신호선과 제1 아날로그-디지털 변환부를 접속하는 제1 접속부, 및, 제2 신호선과 제2 아날로그-디지털 변환부를 접속하는 제2 접속부는, 화소 어레이부의 영역 내에 근접하여 설치되어 있는, 상기 [A-11]에 기재된 촬상 장치.

[A-13]

제1 접속부 및 제2 접속부는, Cu 전극을 사용한 직접 접합에 의해, 1층째의 반도체 칩과 2층째의 반도체 칩을 접속하는, 상기 [A-12]에 기재된 촬상 장치.

≪B. 전자기기≫

[B-01]

2층째의 반도체 칩 및 3층째의 반도체 칩의 타방에는, 아날로그-디지털 변환부의 디지털 회로부가 배치되어 있는, 촬상 장치를 갖는 전자기기.

[B-02]

아날로그-디지털 변환기는,

2층째의 반도체 칩 및 3층째의 반도체 칩의 타방에는, 아날로그-디지털 변환부의 카운터가 배치되어 있는, 상기 [B-01]에 기재된 전자기기.

[B-03]

3층째의 반도체 칩에는, 아날로그-디지털 변환부의 카운터, 로직 회로부, 및, 인터페이스가 배치되어 있는, 상기 [B-02]에 기재된 전자기기.

[B-04]

3층째의 반도체 칩에는, 아날로그-디지털 변환부의 카운터, 로직 회로부, 및, 인터페이스 외에, 메모리부가 배치되어 있는, 상기 [B-03]에 기재된 전자기기.

[B-05]

3층째의 반도체 칩에는, 아날로그-디지털 변환부의 카운터, 로직 회로부, 및, 인터페이스 외에, AI 회로가 배치되어 있는, 상기 [B-03]에 기재된 전자기기.

[B-06]

4층째의 반도체 칩을 가지고,

4층째의 반도체 칩에는, 메모리부가 배치되어 있는, 상기 [B-03]에 기재된 전자기기.

[B-07]

4층째의 반도체 칩을 가지고,

4층째의 반도체 칩에는, AI 회로가 배치되어 있는, 상기 [B-03]에 기재된 전자기기.

[B-08]

4층째의 반도체 칩은, 사이즈가 다른 층의 반도체 칩의 사이즈보다도 작은, 상기 [B-07]에 기재된 전자기기.

[B-09]

3층째의 반도체 칩에는, 아날로그-디지털 변환부의 비교기, 및, 신호선에 접속된 부하 전류원이 배치되어 있는, 상기 [B-02]에 기재된 전자기기.

[B-10]

아날로그-디지털 변환부는, 화소 어레이부의 복수의 화소행의 각 화소로부터 병렬적으로 판독되는 아날로그의 화소 신호의 각각을 디지털의 화소 신호로 변환하는, 제1 아날로그-디지털 변환부 및 제2 아날로그-디지털 변환부를 포함하는 복수계통의 아날로그-디지털 변환부로 이루어지는, 상기 [B-01] 내지 상기 [B-09] 중 어느 하나에 기재된 전자기기.

[B-11]

신호선은, 그 길이 방향에 있어서, 화소열마다, 복수계통의 아날로그-디지털 변환부에 대응하여, 제1 신호선 및 제2 신호선을 포함하는 복수의 신호선으로 분단되어 있는, 상기 [B-10]에 기재된 전자기기.

[B-12]

제1 신호선과 제1 아날로그-디지털 변환부를 접속하는 제1 접속부, 및, 제2 신호선과 제2 아날로그-디지털 변환부를 접속하는 제2 접속부는, 화소 어레이부의 영역 내에 근접하여 설치되어 있는, 상기 [B-11]에 기재된 전자기기.

[B-13]

제1 접속부 및 제2 접속부는, Cu 전극을 사용한 직접 접합에 의해, 1층째의 반도체 칩과 2층째의 반도체 칩을 접속하는, 상기 [B-12]에 기재된 전자기기.

1A: 제1 실시형태에 관한 CMOS 이미지 센서
1B: 제2 실시형태에 관한 CMOS 이미지 센서
1C: 제3 실시형태에 관한 CMOS 이미지 센서
1D: 제4 실시형태에 관한 CMOS 이미지 센서
1E: 제5 실시형태에 관한 CMOS 이미지 센서
1F: 제6 실시형태에 관한 CMOS 이미지 센서
1G: 제7 실시형태에 관한 CMOS 이미지 센서
1H: 제8 실시형태에 관한 CMOS 이미지 센서
11: 화소 어레이부
12: 행 선택부
13: 부하 전류원부
14: 아날로그-디지털 변환부
15: 로직 회로부 (신호 처리부)
16: 타이밍 제어부
17: 참조 신호 생성부
20: 화소(화소 회로)
21: 포토다이오드
22: 전송 트랜지스터
23: 리셋 트랜지스터
24: 증폭 트랜지스터
25: 선택 트랜지스터
31(31₁∼31_m): 화소 제어선
32(32₁∼32_n): 신호선
41: 1층째의 반도체 칩
42: 2층째의 반도체 칩
43: 3층째의 반도체 칩
44: 4층째의 반도체 칩
71: 메모리부
72: AI 회로
140: 아날로그-디지털 변환기
141: 비교기
142: 카운터

Claims

1층째의 반도체 칩, 2층째의 반도체 칩, 및 3층째의 반도체 칩을 포함하는 적어도 3개의 반도체 칩이 적층된 적층 칩 구조를 가지고,
상기 1층째의 반도체 칩에는, 화소가 행렬 형상으로 2차원 배치되어 이루어지는 화소 어레이부가 형성되어 있고,
상기 2층째의 반도체 칩 및 상기 3층째의 반도체 칩의 일방에는, 상기 화소 어레이부의 각 화소로부터 신호선을 통해 판독되는 아날로그의 화소 신호를 디지털의 화소 신호로 변환하는 아날로그-디지털 변환부의 아날로그 회로부가 배치되어 있고,
상기 2층째의 반도체 칩 및 상기 3층째의 반도체 칩의 타방에는, 상기 아날로그-디지털 변환부의 디지털 회로부가 배치되어 있는, 촬상 장치.

제1항에 있어서,
상기 아날로그-디지털 변환부는, 상기 화소 어레이부의 화소열에 대응하여 설치된 복수의 아날로그-디지털 변환기로 이루어지고,
상기 아날로그-디지털 변환기는,
상기 아날로그의 화소 신호와 램프파의 참조 신호를 비교하는 비교기, 및,
상기 참조 신호의 발생 타이밍으로부터, 상기 아날로그의 화소 신호와 상기 램프파의 참조 신호가 교차할 때까지의 시간을 계측하는 카운터를 가지고,
상기 2층째의 반도체 칩 및 상기 3층째의 반도체 칩의 일방에는, 상기 아날로그-디지털 변환부의 상기 비교기가 배치되어 있고,
상기 2층째의 반도체 칩 및 상기 3층째의 반도체 칩의 타방에는, 상기 아날로그-디지털 변환부의 상기 카운터가 배치되어 있는, 촬상 장치.

제2항에 있어서,
상기 2층째의 반도체 칩에는, 상기 아날로그-디지털 변환부의 상기 비교기, 및 상기 신호선에 접속된 부하 전류원이 배치되어 있고,
상기 3층째의 반도체 칩에는, 상기 아날로그-디지털 변환부의 상기 카운터, 로직 회로부, 및 인터페이스가 배치되어 있는, 촬상 장치.

제3항에 있어서,
상기 3층째의 반도체 칩에는, 상기 아날로그-디지털 변환부의 상기 카운터, 로직 회로부, 및 인터페이스에 더하여, 메모리부가 배치되어 있는, 촬상 장치.

제3항에 있어서,
상기 3층째의 반도체 칩에는, 상기 아날로그-디지털 변환부의 상기 카운터, 로직 회로부, 및 인터페이스에 더하여, AI 회로가 배치되어 있는, 촬상 장치.

제3항에 있어서,
4층째의 반도체 칩을 더 포함하고,
상기 4층째의 반도체 칩에는, 메모리부가 배치되어 있는, 촬상 장치.

제3항에 있어서,
4층째의 반도체 칩을 더 포함하고,
상기 4층째의 반도체 칩에는, AI 회로가 배치되어 있는, 촬상 장치.

제7항에 있어서,
상기 4층째의 반도체 칩은, 사이즈가 다른 층의 반도체 칩의 사이즈보다도 작은, 촬상 장치.

제2항에 있어서,
상기 2층째의 반도체 칩에는, 상기 아날로그-디지털 변환부의 상기 카운터, 로직 회로부, 및 인터페이스가 배치되어 있고,
상기 3층째의 반도체 칩에는, 상기 아날로그-디지털 변환부의 상기 비교기, 및 상기 신호선에 접속된 부하 전류원이 배치되어 있는, 촬상 장치.

제1항에 있어서,
상기 아날로그-디지털 변환부는, 화소 어레이부의 복수의 화소행의 각 화소로부터 병렬적으로 판독되는 아날로그의 화소 신호의 각각을 디지털의 화소 신호로 변환하는, 제1 아날로그-디지털 변환부 및 제2 아날로그-디지털 변환부를 포함하는 복수 계통의 아날로그-디지털 변환부로 이루어지는, 촬상 장치.

제10항에 있어서,
상기 신호선은, 그 길이 방향에 있어서, 화소열마다, 상기 복수 계통의 아날로그-디지털 변환부에 대응하여, 제1 신호선 및 제2 신호선을 포함하는 복수의 신호선으로 분단되어 있는, 촬상 장치.

제11항에 있어서,
상기 제1 신호선과 상기 제1 아날로그-디지털 변환부를 접속하는 제1 접속부, 및 상기 제2 신호선과 상기 제2 아날로그-디지털 변환부를 접속하는 제2 접속부는, 화소 어레이부의 영역 내에 근접하여 설치되어 있는, 촬상 장치.

제12항에 있어서,
상기 제1 접속부 및 상기 제2 접속부는, Cu 전극을 사용한 직접 접합에 의해, 상기 1층째의 반도체 칩과 상기 2층째의 반도체 칩을 접속하는, 촬상 장치.

1층째의 반도체 칩, 2층째의 반도체 칩, 및, 3층째의 반도체 칩을 포함하는 적어도 3개의 반도체 칩이 적층된 적층 칩 구조를 가지고,
상기 1층째의 반도체 칩에는, 화소가 행렬 형상으로 2차원 배치되어 이루어지는 화소 어레이부가 형성되어 있고,
상기 2층째의 반도체 칩 및 상기 3층째의 반도체 칩의 일방에는, 상기 화소 어레이부의 각 화소로부터 신호선을 통해 판독되는 아날로그의 화소 신호를 디지털의 화소 신호로 변환하는 아날로그-디지털 변환부의 아날로그 회로부가 배치되어 있고,
상기 2층째의 반도체 칩 및 상기 3층째의 반도체 칩의 타방에는, 상기 아날로그-디지털 변환부의 디지털 회로부가 배치되어 있는, 촬상 장치를 갖는 전자기기.