KR20230031909A - 발광 어레이 - Google Patents

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KR20230031909A
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forming
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모신 아지즈
준-연 김
압둘 샤쿠르
제임스 카스웰
애느워 사이드
케빈 스트리블리
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플레세이 세미컨덕터스 리미티드
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Abstract

발광 어레이
본 개시의 제1 양태에 따르면, 발광 소자 어레이 전구체를 형성하는 방법이 제공된다. 이 방법은 제1 기판 상에 제1 발광층을 형성하는 단계, 상기 제1 발광층으로부터 제1 발광 소자들 - 각각의 제1 발광 소자는 제1 파장을 갖는 광을 방출하도록 구성됨 - 의 어레이를 형성하는 단계를 포함한다. 제1 본딩층은 제1 발광층 상에 형성된다. 제2 기판 상에 제2 발광층이 형성되고, 제2 발광층은 제1 파장과 상이한 제2 파장을 갖는 광을 방출하도록 구성된다. 제2 본딩층은 제2 발광층 상에 형성된다. 제2 본딩층은 핸들링 기판에 본딩되고, 이어서 제2 발광층으로부터 제2 기판을 제거한다. 제3 본딩층은 핸들링 층에 대해 제2 발광층의 반대측 상의 제2 발광층 상에 형성된다. 제1 본딩층은 제3 본딩층에 본딩되고, 핸들링 기판은 제2 발광층으로부터 제거된다. 제2 발광 소자들의 어레이는 제2 발광층으로부터 형성되며, 제2 발광 소자들의 어레이는, 이들이 제1 발광층 및 제2 발광층 각각에 평행한 평면에서 서로 이격되어 배치되도록, 제1 발광 소자들의 어레이에 대해 상대적으로 정렬된다.

Description

발광 어레이
본 개시는 발광 소자들의 어레이에 관한 것이다. 특히, 본 개시는 3족 질화물을 포함하는 발광 소자 어레이에 관한 것이다.
마이크로 LED 어레이는 일반적으로 표면적이 100 × 100μm 이하인 LED 어레이로 정의된다. 마이크로 LED 어레이는 스마트워치, 헤드-웨어링 디스플레이(head-wearing display), 헤드-업 디스플레이(head-up display), 캠코더, 뷰파인더, 멀티사이트 여기 소스(multisite excitation source), 피코-프로젝터와 같은 다양한 장치들에 사용하기에 적합할 수 있는 자체-발광 마이크로-디스플레이/프로젝터이다.
마이크로 LED 어레이의 알려진 형태 중 하나는 3족 질화물로부터 형성된 복수의 LED를 포함한다. 3족 질화물 LED는 활성 발광 영역에 GaN, 및 InN 및 AlN과의 합금들을 함유하는 무기 반도체 LED들이다. 3족 질화물 LED들은 상당히 높은 전류 밀도로 구동되고 기존의 대면적 LED들, 예를 들면, 발광층이 유기 화합물인 유기 발광 다이오드(OLED)들보다 높은 광 전력 밀도를 방출할 수 있다. 그 결과, 주어진 방향에서 광원의 단위 면적 당 방출된 광의 양으로 정의되는 더 높은 휘도(밝기)는 높은 밝기를 필요로 하거나 높은 밝기로부터 이익을 얻는 응용 분야에 마이크로 LED들을 적합하게 한다. 예를 들면, 높은 밝기로부터 이익을 얻는 응용 분야들은 높은 밝기 환경들 또는 프로젝터들에서 디스플레이들을 포함할 수 있다. 또한, 3족 질화물 LED들은 다른 기존의 대면적 LED들과 비교해, 와트당 루멘(lm/W)으로 표현된 상대적으로 높은 발광 효율을 갖는 것으로 알려져 있다. 3족 질화물 마이크로 LED 어레이의 상대적으로 높은 발광 효율은 다른 광원과 비교해 전력 사용을 감소시키고 마이크로 LED들을 휴대용 장치들에 특히 적합하게 한다.
단색(청색) GaN 모놀리식 마이크로 LED 어레이를 제조하는 기술은 당업계에 알려져 있다. 풀 컬러 마이크로 LED 기반 디스플레이를 제작하려면 적색 및 녹색 하위 픽셀을 디스플레이에 통합해야 한다. 풀 컬러 디스플레이를 형성하는 한 가지 방법은 각각 하나 또는 예를 들어 적색, 녹색 및 청색광을 출력하도록 구성된 복수의 상이한 LED를 포함하는 LED 어레이를 제공하는 것이다. 풀 컬러 스펙트럼이 형광체 또는 양자점과 같은 색상 변환 재료를 사용하지 않고 전계발광(electroluminescence)에 의해 직접 생성되는 경우 이러한 LED 어레이는 일반적으로 '네이티브' LED 어레이로 알려져 있다. 마이크로 LED 어레이와 같은 소형 피치 장치의 경우 적색, 녹색 및 청색 LED 어레이를 조립하는 기존의 픽 앤 플레이스(pick and place) 방법은 수율 및 처리량 제약으로 인해 제한된다.
본 발명의 목적은 종래 기술의 방법과 관련된 문제들 중 적어도 하나를 해결하거나 적어도 이에 대한 상업적으로 유용한 대안을 제공하는 발광 소자 어레이 전구체를 형성하는 개선된 방법을 제공하는 것이다.
본 개시의 제1 양태에 따르면, 발광 소자 어레이 전구체를 형성하는 방법이 제공된다.　이 방법은 제1 기판 상에 제1 발광층 - 상기 제1 발광층은 제1 파장을 갖는 광을 방출하도록 구성됨 - 을 형성하는 단계; 상기 제1 발광층으로부터 제1 발광 소자들 - 각각의 제1 발광 소자는 제1 파장을 갖는 광을 방출하도록 구성됨 - 의 어레이를 형성하는 단계; 상기 제1 발광층 상에 제1 본딩층을 형성하는 단계; 제2 기판 상에 제2 발광층 - 상기 제2 발광층은 상기 제1 파장과 상이한 제2 파장을 갖는 광을 방출하도록 구성됨 - 을 형성하는 단계; 상기 제2 발광층 상에 제2 본딩층을 형성하는 단계; 상기 제2 본딩층을 핸들링 기판에 본딩하는 단계; 상기 제2 발광층으로부터 상기 제2 기판을 제거하는 단계; 상기 핸들링 층에 대해 상기 제2 발광층의 반대측 상의 상기 제2 발광층 상에 제3 본딩층을 형성하는 단계; 상기 제1 본딩층을 상기 제3 본딩층에 본딩하는 단계; 상기 제2 발광층으로부터 상기 핸들링 기판을 제거하는 단계; 상기 제2 발광층으로부터 상기 제2 발광 소자들의 어레이를 형성하는 단계;를 포함하고, 상기 제2 발광 소자들의 어레이는, 상기 발광 소자 어레이 전구체가 상기 제1 발광층 및 제2 발광층 각각에 평행한 평면에서 서로 이격되어 있는 제1 발광 소자 및 제2 발광 소자들의 어레이를 포함하도록, 상기 제1 발광 소자들의 어레이에 상대적으로 정렬된다.　
제1 양태의 방법에 따르면, 제1 발광층 및 제2 발광층은 각각 별도의 제1 기판 및 제2 기판 상에 형성될 수 있다.　　제1 발광층 및 제2 발광층을 상이한 기판 상에 형성함으로써, 각각의 형성 프로세스는 제1 발광층 및 제2 발광층이 상이한(제1 및 제2) 파장의 광을 방출하도록 조정될 수 있다.　　예를 들어, 일부 실시예에서, 제1 파장은 일반적으로 청색 가시광일 수 있는 반면, 제2 파장은 일반적으로 적색 또는 녹색 가시광일 수 있다.
일련의 기판 본딩(bonding) 프로세스에 의해, 제2 발광층은 제1 발광층 상에 본딩될(bonded) 수 있다.　　제2 발광 소자들의 어레이가 아직 제2 발광층에 패터닝되지(patterned) 않았으므로, 제2 발광층을 제1 발광층과 본딩하는 프로세스는 상대적으로 간단한데, 이는 본딩 단계가 두 발광층의 정밀한 기계적 정렬을 필요로 하지 않기 때문이다.　　일단 두 개의 발광층이 함께 본딩되면, 제2 발광 소자들의 어레이는 제2 발광층으로부터 형성될 수 있다.　　발광층들이 본딩된 후에 제2 발광 소자 상에서 패터닝을 수행함으로써, 제1 양태의 방법은 각각의 층들의 기계적 정렬을 통해 가능한 것보다 개선된 정렬 허용오차를 달성할 수 있다.　　　
발광층들이 형성된 후에 기판 본딩 단계를 수행함으로써, 제1 양태에 따른 방법은 제2 발광층을 형성하기 위한 초기 프로세싱 조건에 제1 발광층을 노출시키는 것을 피한다.　　예를 들어, 제1 발광층은 제2 발광층을 형성(즉, 증착)하는 프로세스의 일부로서 제공되는 임의의 기판 가열에도 노출되지 않을 수 있는데, 이는 이것이 제2 기판 상에서 수행되기 때문이다.　
이와 같이, 제1 양태에 따른 방법은 제1 발광층이 발광 소자 어레이 전구체의 다른 발광층을 형성하기 위한 임의의 추가 프로세스를 거치지 않게 한다.　　예를 들어, 발광 어레이 전구체의 마스킹된(masked)영역에 있는 p-타입 GaN 표면은 후속 발광 소자 층의 후속 고온 증착 중에 분해되어 이전 단계에서 증착된 접합부에 대한 애노드 접촉을 손상시킬 수 있다는 것이 관찰되었다.　
제1 양태에 따른 방법은 "네이티브" 제1 및 제2 발광 소자의 어레이를 갖는 발광 소자 어레이 전구체를 제공한다.　광 제1 및 제2 발광 소자는 서로 이격되어 배치되어 제1 및 제2 발광 소자 각각이 서로 이격되어 있는 이미지 평면(즉, 제1 및 제2 발광층 각각에 평행한 평면)을 제공한다.　물론, 상기 발광 소자 어레이 전구체를 형성하는 방법의 일부로서 상기 제1 발광층과 제2 발광층의 본딩으로 인해 상기 제1 발광 소자들도 상기 이미지 평면에 수직한 방향으로 상기 제2 발광 소자들로부터 이격되어 있는 것으로 이해될 것이다.　　이미지 평면에서 이격된(즉, 어레이로 어레인지된) 제1 및 제2 발광 소자를 갖는 이러한 발광 소자 어레이 전구체는 발광 소자 디스플레이 또는 발광 소자 프로젝터의 형성에 적합할 수 있다.　
발광 소자 어레이 전구체에서의 전구체라는 용어에 따르면, 설명된 발광 소자 어레이 전구체는 광의 방출을 허용하는 것과 같은 각 발광 소자에 대한 전기적 컨택(contact) 또는 관련 회로를 반드시 포함하지는 않는다는 것을 알 수 있다.　물론, 제1 양태에 따라 형성된 발광 소자 어레이 전구체(또한 제2 양태의 발광 소자 어레이 전구체)는 추가적인 전기적 컨택 및 관련 회로의 추가를 배제하지 않는다.　따라서, 본 개시에서 전구체라는 용어는 최종 생성물(즉, 발광 어레이)을 포함하는 것을 목적으로 한다.　
본 개시의 발광 소자 어레이 전구체 내의 어레이라는 용어는 구조를 가로질러 의도적으로 이격된 복수의 발광 소자를 지칭하는 것을 목적으로 한다.　일반적으로, 상기 발광 소자는 육각형으로 밀집된 어레이 또는 사각형으로 포장된 발광 소자 어레이와 같은 정규 어레이를 형성한다.　
일부 실시예에서, 제1 발광층은 복수의 층을 포함하고, 각 층은 3족 질화물을 포함한다.　일부 실시예에서, 제2 발광층은 복수의 층을 포함하고, 각 층은 3족 질화물을 포함한다.　이와 같이, 제1 발광층 및/또는 제2 발광층은 헤테로구조(heterostructure)접합부를 포함할 수 있다.　이러한 헤테로구조 접합부를 각각의 제1 및/또는 제2 기판 상에 형성함으로써, 상기 제1 및/또는 제2 기판의 평면 내 격자 상수는 변형의 결과로 헤테로 구조에 형성되는 결함을 감소시키기 위해 각각의 헤테로구조의 평면 내 격자 상수에 맞춰질 수 있다.　이와 같이, 각각의 제1 및/또는 제2 발광층으로부터 형성된 소자의 전체 효율이 개선될 수 있다.　
일부 실시예에서, 제1 발광층을 형성하는 단계는 제1 기판 상에 제1 n-타입 반도체층을 형성하는 단계, 제1 n-타입 반도체층 상에 제1 활성층을 형성하는 단계, 및 제1 활성층 상에 제1 p-타입 반도체층을 형성하는 단계를 포함한다.　제1 활성층은 복수의 양자 우물 층을 포함할 수 있다.　각각의 양자 우물 층은 제1 파장의 광을 방출하도록 구성될 수 있다.　이와 같이, 제1 발광층은 발광 반도체 접합을 생성하도록 구성된 복수의 층을 포함할 수 있다.　반도체 접합부는 제1 파장에 대응하는 피크 파장을 갖는 광을 생성하도록 구성될 수 있다.　
일부 실시예에서, 제1 발광 소자들의 어레이를 형성하는 단계는 각각의 제1 발광 소자에 대한 제1 메사 구조를 형성하는 단계를 포함한다.　제1 메사 구조들은 제1 기판에 수직인 방향으로 연장될 수 있다.　각각의 제1 메사 구조는 제1 n-타입 층, 제1 활성층 및 제1 p-타입 반도체층의 일부를 포함할 수 있다.　이와 같이, 발광 반도체 접합부는 각각의 제1 발광 소자의 제1 메사 구조 내에 형성될 수 있다.　각 발광 소자에 대한 제1 메사 구조를 형성하는 단계는 메사 구조 내에 전하 캐리어를 한정하여 발광 소자의 내부 양자 효율을 향상시키는 데 도움이 될 수 있다.　
일부 실시예에서, 제2 발광층을 형성하는 단계는 제2 기판 상에 제2 n-타입 반도체층을 형성하는 단계, 제2 n-타입 반도체층 상에 제2 활성층을 형성하는 단계, 및 제2 활성층 상에 제2 p-타입 반도체층을 형성하는 단계를 포함한다.　제2 활성층은 제2 파장의 광을 방출하도록 구성된 복수의 양자 우물 층을 포함할 수 있다.　이와 같이, 제2 발광층은 제2 파장에 대응하는 피크 파장을 갖는 광을 생성하도록 구성된 반도체 접합을 포함할 수 있다.　
일부 실시예에서, 제2 기판을 제거한 후 및 제3 본딩층을 형성하기 전에, 방법은 제1 기판에 수직인 방향의 제2 n-타입 반도체층의 두께가 2 μm 이하가 되도록 제2 n-타입 반도체층의 일부를 선택적으로 제거하는 단계를 더 포함할 수 있다.　이와 같이, 제2 n-타입 반도체층은 증착 시 두께가 2μm를 초과하는 것으로부터 제1 본딩층에 본딩되기 전에 2μm 이하의 두께로 얇아질 수 있다.　일부 실시예에서, 제2 n-타입 반도체층 상에 형성된 제2 활성층 및 제2 p-타입 반도체층의 특성을 개선하기 위해 증착 시 두께가 2 μm보다 큰 제2 n-타입 반도체층을 형성하는 것이 바람직할 수 있다.　제2 n-타입 반도체층의 두께는 이후에 제1 본딩층과의 본딩에 더 적합한 두께로 얇아질 수 있다.
일부 실시예에서, 제2 본딩층을 핸들링 기판에 본딩하는 단계 및 제1 본딩층을 제3 본딩층에 본딩하는 단계는 탭 본딩(tap bonding), 산화물 본딩(oxide bonding) 또는 접착제(폴리머) 본딩을 사용하여 수행될 수 있다.　　　
제1 본딩층은 제1 발광층에 대한 제1 본딩 표면을 제공하기 위해 제1 발광층 위에 제공될 수 있다.　　제1 본딩 표면은 다른 기판(즉, 제3 본딩층)에 본딩하기에 적합한 실질적으로 평탄한 표면을 제공할 수 있다.　　이와 같이, 제1 본딩층은 제1 발광층에 형성되었을 수 있는 임의의 전기적 컨택을 덮도록(즉, 제1 발광층을 평탄화하기 위해) 제공될 수 있다.　
일부 실시예에서, 제2 발광층으로부터 제2 발광 소자들의 어레이를 형성하는 단계는 각각의 제2 발광 소자에 대한 제2 메사 구조를 형성하는 단계를 포함한다.　제2 메사 구조들은 각각 제1 기판에 수직인 방향으로 연장될 수 있다.　각각의 제2 메사 구조는 제2 n-타입 반도체층, 제2 활성층 및 제2 p-타입 반도체층의 일부를 포함할 수 있다.　
일부 실시예에서, 방법은 제1 발광 소자 및 제2 발광 소자 각각에 전기적 컨택을 형성하는 단계를 더 포함한다.　
일부 실시예에서, 방법은 제1 발광 소자 및 제2 발광 소자 각각에 전기적 컨택을 형성하는 단계를 더 포함하며, 제1 및 제2 발광 소자 각각에 공통 캐소드 컨택을 형성하는 단계를 포함한다.　이와 같이, 효율적인 방식으로 제1 및 제2 발광 소자 각각에 공통 캐소드(common cathode)가 제공될 수 있다.　
일부 실시예에서, 제1 본딩층은 유전체 소재를 포함하고, 제2 본딩층은 유전체 소재를 포함한다.　일부 실시예에서, 제1 본딩층을 제2 본딩층에 본딩하는 단계는 압력 및 열을 가함으로써 제1 본딩층을 제2 본딩층에 직접(또는 탭) 본딩하는 단계를 포함한다.　이와 같이, 제1 본딩층은 제1 및 제2 기판의 정밀한 기계적 정렬을 필요로 하지 않는 본딩 기술을 사용하여 제2 본딩층에 본딩될 수 있다.　
일부 실시예에서, 제1 파장은 440 nm 이상이고, 490 nm 이하이다.　일부 실시예에서, 제2 파장은 500 nm 이상이고, 680 nm 이하이다.　따라서, 제1 파장은 실질적으로 청색 가시광일 수 있다.　일부 실시예에서, 제2 파장은 실질적으로 녹색 또는 적색 가시광일 수 있다.　물론, 다른 실시예에서, 제1 및 제2 파장은 상이한 파장의 광일 수 있으며, 예를 들어, 제1 파장은 적색, 녹색 또는 청색광일 수 있고, 제2 파장은 또한 적색, 녹색 또는 청색광일 수 있다.　일부 실시예에서, 제1 파장 및/또는 제2 파장은 가시적이지 않은 다른 파장의 광, 예를 들어 자외선 또는 적외선일 수 있다.　
일부 실시예에서, 제1 발광층은 제2 발광층에 본딩될 수 있다.　다른 실시예에서, 2개 이상의 발광층이 함께 본딩될 수 있다.　
예를 들어, 일부 실시예에서, 3개의 발광층이 함께 본딩될 수 있다.　　제1 양태에 따른 이러한 방법은 상기 제2 발광층 상에 제4 본딩층을 형성하는 단계; 제3 기판 상에 제3 발광층 - 상기 제3 발광층은 상기 제1 파장과 상이하고 상기 제2 파장과 상이한 제3 파장을 갖는 광을 방출하도록 구성됨 - 을 형성하는 단계; 상기 제3 발광층 상에 제5 본딩층을 형성하는 단계; 상기 제5 본딩층을 추가 핸들링 기판에 본딩하는 단계; 상기 제3 발광층으로부터 상기 제3 기판을 제거하는 단계; 상기 추가 핸들링 층에 대해 상기 제3 발광층의 반대측 상에서의 상기 제3 발광층 상에 제6 본딩층을 형성하는 단계; 상기 제4 본딩층을 상기 제6 본딩층에 본딩하는 단계; 상기 제3 발광층으로부터 상기 추가 핸들링 기판을 제거하는 단계; 상기 제3 발광층으로부터 제3 발광 소자들의 어레이를 형성하는 단계를 더 포함하고, 상기 제3 발광 소자들의 어레이는, 상기 발광 소자 어레이 전구체가 서로 이격된 제1 발광 소자들의 어레이, 제2 발광 소자들의 어레이 및 제3 발광 소자들의 어레이를 포함하도록, 상기 제1 발광 소자들의 어레이 및 상기 제2 발광 소자의 어레이에 대해 정렬된다.　
일부 실시예에서, 제3 발광층은 복수의 층을 포함하고, 각 층은 3족 질화물을 포함한다.　　일부 실시예에서, 제3 발광 소자들의 어레이를 형성하는 단계는 각각의 제3 발광 소자에 대한 제3 메사 구조를 형성하는 단계를 포함한다.　　일부 실시예에서, 제3 발광층을 형성하는 단계는, 상기 제3 기판 상에 제3 n-타입 반도체층을 형성하는 단계, 상기 제1 n-타입 반도체층 상에 제3 활성층 - 상기 제3 활성층은 상기 제3 파장의 광을 방출하도록 구성되는 복수의 양자 우물 층을 포함함 - 을 형성하는 단계, 및 상기 제3 활성층 상에 제3 p-타입 반도체층을 형성하는 단계를 포함한다.　
일부 실시예에서, 발광 소자 어레이 전구체는 각각 마이크로 발광 소자인 제1, 제2(및 선택적으로 제3) 발광 소자를 제공할 수 있다.　　
이와 같이, 제1 기판/제1 본딩층과 평행한 평면 내의 각 제1, 제2 또는 제3 마이크로 발광 소자의 표면적(또는 풋프린트)은 100μm x 100μm 이하일 수 있다.　　예를 들어, 일부 실시예에서, 제1 기판에 평행한 평면 내의 각각의 제1 제2 또는 제3 메사 구조의 표면적(또는 풋프린트)은 100μm x 100μm 이하일 수 있다.　　일부 실시예에서, 각각의 제1, 제2 또는 제3 메사 구조의 표면적은 50 μm x 50 μm, 30 μm x 30 μm 또는 20 μm x 20 μm, 10 μm x 10 μm, 4 μm x 4 μm 또는 2 μm x 2 μm 이하일 수 있다.　
일부 실시예에서, 제1, 제2(및 선택적으로 제3) (마이크로) 발광 소자는 인접한 발광 소자들 사이의 피치(각각의 제1, 제2 또는 제3 마이크로 발광 소자의 중심들 사이에서 측정됨)가 100 μm, 50 μm, 30 μm, 20 μm, 10 μm, 4 μm 또는 2 μm 이하인 이미지 평면을 제공하기 위해 각각의 발광층에 어레인지될 수 있다.　
본 개시의 제2 양태에 따르면, 발광 소자 어레이 전구체가 제공된다.　발광 어레이 전구체는 제1 발광층, 제1 본딩층, 제2 본딩층 및 제2 발광층을 포함한다.　제1 발광층은 제1 발광 소자들의 어레이를 포함한다.　각각의 제1 발광 소자는 제1 파장을 갖는 광을 방출하도록 구성된다.　제1 본딩층은 제1 발광층 상에 제공된다.　제2 본딩층은 제1 본딩층에 본딩된다.　제2 발광층은 제2 본딩층 상에 제공된다.　제2 발광층은 제2 발광 소자들의 어레이를 포함한다.　각각의 제2 발광 소자는 제1 파장과 상이한 제2 파장을 갖는 광을 방출하도록 구성된다.　제2 발광 소자들의 어레이는 발광 소자 어레이 전구체는가 제1 및 제2 발광층들 각각에 평행한 평면에서 서로 측방향으로 이격되어 있는 제1 및 제2 발광 소자들의 어레이를 포함하도록 제1 발광 소자들의 어레이에 대해 정렬된다.　
따라서, 본 개시의 제2 양태에 따른 발광 어레이 전구체는 본 개시의 제1 양태에 따른 방법에 의해 형성될 수 있다.　
제1 및 제2 양태에 따르면, 제1 발광층 및/또는 제2 발광층 및/또는 제3 발광층은 복수의 3족 질화물을 포함할 수 있다.　예를 들어, 3족 질화물은 하나 이상의 AllnGaN, AlGaN, InGaN 및 GaN을 포함할 수 있다.　여기에 사용된 바와 같이, 구성 성분에 의한 종에 대한 모든 참조는 해당 종의 이용 가능한 모든 화학량론을 포함한다.　따라서, 예를 들어 AlGaN은 AlXGA1-xN과 같은 그것의 모든 합금을 포함하며, 여기서 0< X <1이다.　선호되는 화학량론은 특정 층의 기능에 따라 달라진다.
본 발명은 이제 다음과 같은 비제한적 도면들과 관련하여 설명될 것이다. 본 개시의 또 다른 이점은 상세한 설명을 도면과 연계하여 고려할 때 명백히 드러나며, 세부 사항을 보다 명확하게 도시하도록 스케일링할 수 없다. 유사 참조 번호는 여러 뷰에서 동일한 요소를 나타내며, 여기서 도 1은 제1 기판에 형성된 제1 발광층의 단면을 도시한다.
도 2는 제1 본딩층이 형성된 제1 발광층의 단면도를 도시한다.
도 3은 제2 기판 상에 형성된 제2 발광층의 단면도를 도시한다;
도 4는 제2 기판이 제거된 제2 발광층의 단면도를 도시한다;
도 5는 제1 및 제2 본딩층을 통해 제1 발광층에 본딩된 제2 발광층의 단면도를 도시한다.
도 6은 제2 발광층에서의 제2 메사 구조 형성의 단면도를 도시한다;
도 7은 제2 발광층 및 제1 애노드 컨택에 대한 제2 애노드 컨택 형성의 단면도를 도시한다.
도 8은 각 발광 소자에 대한 금속 컨택의 형성과 백 플레인 전자 기판에 대한 발광 소자 어레이 전구체의 본딩에 대한 단면도를 도시한다.
도 9는 발광 소자 어레이 전구체의 각 발광 소자에 대한 광 추출 특징을 형성하기 위한 발광 어레이 전구체의 발광 표면의 추가 프로세싱의 단면도를 도시한다.
도 10은 본 개시의 다른 실시예에 따른 제1 발광층의 단면도를 도시한다.
도 11은 본 개시의 다른 실시예에 따른 제2 발광층에 본딩된 제1 발광층의 단면도를 도시한다.
도 12는 본 개시의 다른 실시예에 따른 제1 발광층과 제2 발광층 사이의 전기적 컨택 형성의 단면도를 도시한다.
도 13은 제3 발광층에 본딩된 도 12의 구조 단면도를 보여준다.
도 14는 제1, 제2 및 제3 발광층들 각각에 전기적 컨택을 형성하기 위해 추가로 프로세싱된 도 13의 구조의 단면도를 도시한다.
도 15는 본 개시의 다른 실시예에 따른 발광 소자 각각에 대한 광 추출 특징의 형성을 도시한다.
본 발명은 이제 추가로 설명될 것이다.　다음 구절에서는 본 발명의 여러 양태에 대해 더 자세히 정의한다.　이렇게 정의된 각 양태는 반대되는 것으로 명확하게 표시되지 않는 한 다른 양태 또는 양태들과 조합될 수 있다.　특히, 선호되거나 유리하거나 선택적인 것으로 표시된 모든 특징은 선호되거나 유리하거나 선택적인 것으로 표시된 다른 특징 또는 특징들과 조합될 수 있다.　
본 개시의 실시예들은 복수의 상이한 방출 파장을 갖는 발광 소자 어레이를 형성하는 것을 단순화하고 비용을 감소시킬 목적으로 다양한 구조적 구성을 갖는 발광 소자 어레이 전구체 및 발광 소자 어레이 전구체를 형성하는 방법을 설명한다.　본 개시의 실시예는 마이크로 발광 소자 어레이 전구체 및/또는 마이크로 발광 소자 어레이에 관한 것일 수 있다.　마이크로 발광 소자 어레이는 일반적으로 크기가 100 x 100 μm2　이하인 발광 소자(예: 발광 다이오드)의 어레이로 정의된다.　본 개시의 실시예에 따르면, 발광 소자 어레이 전구체(100)를 형성하는 방법이 제공된다.　
발광 소자 어레이 전구체를 형성하는 방법의 일부로서, 제1 발광층(20)이 제1 기판(10) 상에 형성된다.　이러한 중간 구조의 예가 도 1에 도시되어 있다.
　도 1에 도시된 바와 같이, 제1 발광층(20)은 기판(10)의 기판 표면(11) 상에 제공된다.　기판(10)은 그 위에 3족 질화물을 제조하기 위한 임의의 적합한 기판일 수 있다.　예를 들어, 기판(10)은 실리콘, 사파이어 또는 SiC, 또는 박막 전자 장치의 제조를 위한 임의의 다른 적합한 기판을 포함할 수 있다.
　도 1에 도시된 바와 같이, 제1 발광층(20)은 복수의 층을 포함할 수 있다.　도 1의 실시예에서, 제1 발광층(20)의 각 층은 3족 질화물을 포함할 수 있다.　예를 들어, 도 1의 실시예에서, 제1 발광층(20)은 n-타입 반도체층(22), 활성층(24) 및 p-타입 반도체층(26)을 포함한다.　제1 발광층(20)의 복수의 층(22, 24, 26)은 스택(stack) 내에서 서로 위에 형성되어 제1 발광층(20)을 형성한다.　이와 같이, 제1 발광층(20)의 복수의 층들은 각각 실질적으로 연속적인 층들로서 기판 표면을 가로질러 연장된다.　이와 같이, 제1 발광층(20)은 기판 표면(11) 상에 실질적으로 연속적인 층으로서 형성될 수 있다.
　제1 발광층(20)은 제1 발광층(20)이 제1 파장을 갖는 광을 출력하도록 구성된 반도체 접합부(junction)를 형성하도록 복수의 3족 질화물 층을 포함한다.　아래에서 더 논의되는 바와 같이, 제1 발광층(20)은 제1 발광 소자들의 어레이를 포함하도록 추가 프로세싱 단계를 거칠 수 있으며, 각각의 제1 발광 소자는 제1 파장을 갖는 광을 방출하도록 구성된다.　제1 발광층(20)의 각 발광 소자는 p-타입 측과 n-타입 측을 갖는 다이오드와 같은 반도체 접합부를 포함할 수 있다.　도 1의 실시예에서, 제1 발광층(20)은 제1 n-타입 반도체층(22)과 제1 p-타입 반도체층(26) 사이에 어레인지된 제1 활성층(24)을 포함한다.　물론, 다른 실시예에서, 제1 발광층(20)은 당업계에 알려진 바와 같이 제1 전자 차단층 또는 다른 스트레인 계면 층과 같은 추가 층을 포함할 수 있다.　　
　도 1에 도시된 바와 같이, 제1 n-타입 반도체층(22)은 기판 표면(11)에 걸쳐 실질적으로 연속적인 층으로서 형성될 수 있다.　도 1의 실시예에서, 제1 n-타입 반도체층(22)은 GaN을 포함할 수 있다.　도 1과 같은 일부 실시예에서, 제1 n-타입 반도체층(22)은 Si 또는 Ge와 같은 임의의 적합한 n-타입 도펀트(dopant)(즉, 전자 공여체)를 포함할 수 있다.　도 1의 실시예에서, 제1 n-타입 반도체층(22)은 적어도 1017　cm-3의 도너(donor) 밀도로 도프되고(doped), 일부 실시예에서는 1019　cm-3　이하로 도프된다.
제1 n-타입 반도체층(22)은 3족 질화물 박막, 예를 들어 금속 유기 화학 기상 증착(MOCVD)또는 분자 빔 에피택시(MBE)의 제조를 위한 임의의 적절한 프로세스를 사용하여 증착될 수 있다.
제1 n-타입 반도체층(22)은 적어도 3μm의 제1 기판 표면(11)에 수직인 방향의 두께로 형성될 수 있다.　　이러한 두께는 이후의 캐소드 컨택 형성을 수용하기 위한 개선된 재료 두께를 제공한다.　　또한, 이러한 두께는 제1 기판(10)을 제거한 후에 광 추출 특징(70)을 형성할 수 있게 한다(아래에서 더 상세히 설명된다).　　일부 실시예에서, 제1 n-타입 반도체층(22)은 10 이하, 또는 더 바람직하게는 5 μm의 두께를 가질 수 있다.
도 1에 도시된 바와 같이, 제1 활성층(24)은 제1 n-타입 반도체층(22) 상에 실질적으로 연속적인 층으로서 형성된다.　제1 활성층(24)은 제1 발광층(20)의 일부로서 제1 파장의 광을 생성하도록 구성된다.
도 1의 실시예에서, 제1 활성층(24)은 하나 이상의 양자 우물 층을 포함할 수 있다.　이와 같이, 제1 활성층(24)은 다중 양자 우물 층일 수 있다.　제1 활성층(24) 내의 양자 우물 층은 3족 질화물 반도체, 바람직하게는 In을 포함하는 3족 질화물 합금을 포함할 수 있다.　예를 들어, 도 1의 실시예에서, 제1 활성층(24)은 GaN 및 InYGA1-YN의 교대 층을 포함할 수 있으며, 여기서 0 < Y
Figure pct00001
1이다.　특히, 일부 실시예에서, 제1 활성층(24)은 인듐 함량 Y가 0 < Y
Figure pct00002
0.2인 InGaN 층을 포함할 수 있다.　이와 같이, 제1 발광층(20)의 제1 활성층(24)은 적어도 280 nm, 490 nm 이하의 파장을 갖는 광(즉, 일반적으로 청색 가시광)을 생성하도록 구성될 수 있다.　　　본 개시에서는 발광 소자에 의해 방출되는 특정 파장의 광에 대한 참조는 발광 소자에 의해 방출되는 피크 파장에 대한 참조로 간주된다.　양자 우물 층의 두께 및 인듐 함량(Y)은 제1 활성층(24)에 의해 생성된 광의 파장을 제어하기 위해 제어될 수 있다.　제1 활성층(24)은 제1 n-타입 반도체층(22) 표면의 상당 부분(예를 들어 전부)을 덮는 연속적인 층으로서 형성될 수 있다.
제1 활성층(24)은 3족 질화물 박막, 예를 들어 금속 유기 화학 기상 증착(MOCVD)또는 분자 빔 에피택시(MBE)의 제조를 위한 임의의 적절한 프로세스를 사용하여 증착될 수 있다.
도 1에 도시된 바와 같이, 제1 p-타입 반도체층(26)은 제1 활성층(24) 위에 제공된다.　제1 p-타입 반도체층(26)은 제1 n-타입 반도체층(22)이 제공되는 제1 활성층(22)의 측면과 반대되는 제1 활성층(24)의 측면 상에 제공된다.　제1 p-타입 반도체층(26)은 3족 질화물, 예를 들어 GaN을 포함한다.　제1 p-타입 반도체층(26)은 적절한 전자 수용체, 예를 들어 Mg로 도프된다.　제1 p-타입 반도체층(26)은 1019　cm-3　이상의 수용체 밀도를 가질 수 있다.　　일부 실시예에서, 제1 p-타입 반도체층(26)은 1021　cm-3　이하의 수용체 밀도를 가질 수 있다.　제1 p-타입 반도체층(26)은 제1 활성층(24)의 노출된 표면의 상당 부분(예를 들어 전부)을 덮는 연속적인 층으로서 형성될 수 있다.　일부 실시예에서, 제1 발광층(20)의 각 층은 3족 질화물 박막, 예를 들어 MOCVD 또는 MBE의 제조를 위한 임의의 적절한 프로세스을 사용하여 형성될 수 있다.
다음으로, 도 2에 도시된 바와 같이, 제1 발광 소자들의 어레이는 제1 발광층(20)에 형성될 수 있다.　도 2에 도시된 바와 같이, 제1 발광 소자의 어레이를 형성하는 단계는 제1 발광층(20) 내에 각 발광 소자에 대한 제1 메사 구조(28)를 형성하는 단계를 포함한다.　도 2에 도시된 바와 같이, 제1 메사 구조(28)는 각각 제1 기판(10)에 수직인 방향으로 연장된다.　각각의 제1 메사 구조(28)는 제1 n-타입 반도체층(22)의 일부, 제1 활성층(24)의 일부 및 제1 p-타입 반도체층(26)의 일부를 포함한다.　도 2에 도시된 바와 같이, 각각의 제2 메사 구조(28)는 제1 기판 표면(11)에 수직인 평면에서 대체로 사다리꼴 단면을 갖는다.　이와 같이, 각 메사 구조(28)는 제1 기판(10)의 표면과 정렬되는 대체로 평면인 제1 메사 표면(27)을 포함한다.　각각의 제1 메사 구조(28)는 또한 제1 메사 표면(27)을 둘러싸는 제1 측벽 표면(29)을 포함한다.　각 메사 구조의 제1 측벽 표면(29)은 일반적으로 제1 기판 표면(11)을 횡단하는 방향으로 연장된다.　도 1의 실시예에서, 제1 측벽 표면(29)은 제1 기판 표면(11)에 대한 수직선에 대해 상대적으로 경사져 있어서, 기울어진 제1 측벽 표면(29)이 사다리꼴 횡단면을 형성한다.
도 2에 도시된 바와 같이, 제1 메사 구조(28)는 일정한 간격의 발광 소자 어레이를 형성하기 위해 제1 발광층(20)을 가로질러 이격되어 있다.　제1 메사 구조(28)는 선택적 제거 프로세스를 사용하여 제1 발광층(20)의 일부를 선택적으로 제거함으로써 형성된다.
예를 들어, 도 2에서 선택적 제거 프로세스는 에칭(etching) 프로세스에 의해 제공된다.　에칭 프로세스에서, 제1 마스크 층(미도시)은 p-타입 반도체층(26)의 노출된 표면 상에 증착될 수 있다.　제1 마스크 층은 제1 메사 구조(28)를 형성하도록 의도된 제1 발광층(20)의 일부를 마스킹하도록(mask) 구성된다.　이와 같이, 제1 마스크 층은 제1 메사 구조(28)를 형성하기 위해 선택적으로 제거되도록 의도된 하나 이상의 영역을 정의할 수 있다.　이어서, 제1 마스크 층에 의해 노출되는 제1 발광층(20)의 부분들은 에천트(etchant)를 사용하여 선택적으로 제거될 수 있다.　도 2에 도시된 바와 같이, 에천트는 제1 p-타입 반도체층(26), 제1 활성층(24) 및 제1 n-타입 반도체층(22)의 일부를 식각하여 제1 메사 구조(28)를 정의할 수 있다.　제1 마스크 층은 당업계에 알려진 임의의 방법을 사용하여 제공될 수 있다.　예를 들어, 제1 마스크 층은 리소그래피 방법을 사용하여 형성 및 패터닝될 수 있다.
전술한 바와 같이, 각각의 제1 메사 구조(28)는 제1 기판 표면(11)에 수직인 두께 방향으로 제1 발광층(20)을 에칭함으로써 형성될 수 있다.　　따라서, 형성된 각각의 제1 메사 구조(28)는 두께 방향의 두께가 0.3 μm 이상, 또는 일부 실시예에서는 0.5 μm, 0.7 μm 또는 1 μm 이상인 두께를 가질 수 있다.　　
전술한 바와 같이, 각각의 제1 메사 구조(28)는 제1 발광층(20)이 제1 마이크로 발광 소자의 어레이를 포함하도록 형성될 수 있다.　　이와 같이, 제1 기판에 평행한 평면 내의 각 제1 마이크로 발광 소자의 표면적(또는 풋프린트)은 100μm x 100μm 이하일 수 있다.　　일부 실시예에서, 각각의 제1 마이크로 발광 소자에 대한 피치(각각의 제1 마이크로 발광 소자의 중심들 사이에서 측정됨)는 100 μm, 50 μm, 30 μm, 20 μm, 10 μm, 4 μm 또는 2 μm 이하일 수 있다.　　아래에서 더 상세히 설명되는 제2 메사 구조(128) 및 제3 메사 구조(228)도 마이크로 발광 소자의 어레이를 제공하기 위해 유사한 치수로 형성될 수 있다는 것이 이해될 것이다.
제1 메사 구조(28)의 어레이의 형성에 이어, 제1 발광층(20) 내의 각 발광 소자의 n-타입 측 및 p-타입 측에 전기적 컨택이 형성될 수 있다.　　
예를 들어, 제1 애노드 층은 제1 발광 소자들의 어레이 상에 형성될 수 있다.　제1 애노드 층은 제1 발광층(20) 내의 발광 소자들 중 적어도 일부의 p-타입 측에 제1 애노드 컨택(30)을 제공하도록 구성된다.　예를 들어, 도 2에 도시된 바와 같이, 제1 애노드 층은 모든 다른 제1 메사 구조(28)의 메사 표면(29) 상에 선택적으로 제공되어 이들 발광 소자에 제1 애노드 컨택(30)을 선택적으로 형성한다.　제1 애노드 층(30)은 그 위에 제1 애노드 컨택이 형성된 제1 발광층의 제1 발광 소자들 사이의 추가 발광 소자의 형성을 고려하기 위해 제1 발광층(20)의 다른 모든 발광 소자 상에 선택적으로 제공된다.　이와 같이, 제1 애노드 층은 제1 발광층(20)의 제1 발광 소자의 선택에 대한 복수의 제1 애노드 컨택(30)을 포함한다.　제1 애노드 컨택 층은 하나 이상의 금속층, 예를 들어 Ti, Al 또는 Ti 및 Al 금속 스택을 포함할 수 있다.　제1 애노드 층은 적절한 특허 방법, 예를 들어 리소그래피를 사용하여 제1 발광층의 메사 표면(29) 상에 선택적으로 형성될 수 있다.
제1 애노드 층의 형성에 이어, 제1 갭(gap) 필링(filling) 절연층(40)이 제1 발광층(20) 및 제1 애노드 컨택 층 위에 형성될 수 있다.　제1 갭 필링 절연층(40)은 제1 발광층(20) 위에 평면을 제공하여 제1 메사 구조(28)로 인해 형성된 임의의 갭을 메우도록 구성된다.　제1 갭 필링 절연층(40)은 SiO2　또는 SiNx와 같은 임의의 적절한 절연체를 포함할 수 있다.　갭 필링 절연층(40)은 화학 기상 증착(CVD)과 같은 임의의 적절한 증착 방법을 사용하여 형성될 수 있다.
제1 갭 필링 절연층(40)의 형성에 이어, 제1 캐소드 컨택 층이 제1 발광층(20)의 제1 n-타입 반도체층(22)에 형성될 수 있다.　제1 캐소드 컨택 층(50)은 제1 발광층(20) 내의 각 발광 소자의 n-타입 측에 제1 캐소드 컨택(50)을 제공하도록 구성된다.　도 2에 도시된 바와 같이, 제1 캐소드 컨택 층은 제1 발광층(20)의 동일한 표면에 제1 캐소드 컨택 층(50)과 제1 양극 컨택 층(30)이 제공되도록 제1 메사 구조(28)를 갖는 제1 발광층(20)의 측면으로부터 형성된다.
도 2에 도시된 바와 같이, 제1 캐소드 컨택 층(50)은 제1 메사 구조(28) 각각의 사이의 영역에서 제1 발광층(20)의 일부를 선택적으로 제거함으로써 형성된다.　이와 같이, 제1 발광층(20)(제1 n-타입 반도체층(22))의 영역은 선택적으로 제거되어 제1 n-타입 반도체층(22) 내에 제1 발광층(20)에 걸쳐 제1 메사 구조(28) 사이에(바람직하게는 균일하게) 이격되는 제1 개구부를 형성한다.　상기 제1 개구부는 리소그래피(개구부를 정의하기 위해) 다음에 에칭하는 것과 같은 적절한 선택적 제거 프로세스를 사용하여 형성될 수 있다.　도 2에 도시된 구조에서, 제1 개구부는 갭 필링 절연층(40)의 노출된 표면으로부터 발광층(20)의 n-타입 측면(즉, 제1 n-타입 반도체층(22))까지 연장된다.　제1 개구부의 형성에 이어, 제1 캐소드 컨택 층이 형성될 수 있다.
도 2에 도시된 바와 같이, 제1 캐소드 컨택 층은 각각의 제1 메사 구조(28) 사이에서 제1 n-타입 반도체층(22)과 전기적으로 접촉하도록 제1 개구부 내에 형성된다.　제1 캐소드 컨택 층(50)의 일부는 또한 제1 n-타입 반도체층(22)을 통해 각각의 개구부를 상호연결하기 위해 제1 갭 필링 절연층(40) 위에 제공될 수 있다.　이와 같이, 제1 캐소드 컨택 층(50)은 제1 발광층(20) 내의 발광 소자 각각에 공통 캐소드를 제공할 수 있다.　도 2에 도시된 바와 같이, 제1 캐소드 컨택 층(50)은 제1 발광층(20) 내에서 발광 소자 각각을 둘러싸도록 구성될 수 있다.　제1 캐소드 컨택 층은 금속 컨택의 형성을 위한 임의의 적절한 기술, 예를 들어 열 증착 또는 물리적 기상 증착을 사용하여 형성될 수 있다.　제1 캐소드 컨택 층(50)은 Ti, Al 또는 Ni 또는 임의의 다른 적절한 재료를 포함할 수 있다.　　일부 실시예에서, 제1 캐소드 컨택 층은 복수의 층, 예를 들어 Ni 층 및 Al 층을 포함할 수 있다.　　일부 실시예에서, 제1 캐소드 컨택 층(50)은 적어도 100 nm의 두께를 가질 수 있다.　　
일부 실시예에서, 제1 캐소드 컨택 층(50)은 제1 개구부를 완전히 채우는 단일 증착 단계를 사용하여 형성된다.　도 2에 도시된 구조에서, 제1 캐소드 컨택 층은 제1 개구부를 완전히 채우기에 충분하지 않은 두께로 형성된다.　　캐소드 컨택의 전도도를 개선하고 발광 소자 전구체에 에어 갭이 형성되는 것을 방지하기 위해, 제1 개구부는 제1 컨택 인필 층(51)으로 추가로 채워질 수 있다.　　예를 들어, 도 2의 구조를 형성하는 방법에서, 제1 컨택 인필 층(51)은 열 증착 또는 임의의 다른 적절한 방법에 의해 증착될 수 있다.　　제1 컨택 인필 층(51)은 임의의 적절한 금속 접촉 물질, 예를 들어 Ti, Al, Au 또는 Ni를 포함할 수 있다.　예를 들어, 도 2의 구조에서 제1 컨택 인필 층(51)은 전착(electrodeposition)을 사용하여 증착된 Cu 또는 Au를 포함할 수 있다.　　제1 컨택 인필 층(51)은 또한 제1 발광층(20)의 각각의 제1 발광 소자에 대한 열 싱크(heat sink)로서 작용할 수 있다.　　제1 컨택 인필 층(51)은 또한 인접한 발광 소자 사이의 크로스토크(cross-talk)를 감소시키는데 도움을 줄 수 있다.　　예를 들어, 제1 컨택 인필 층은 제2 발광층(120)의 제2 발광 소자와 제1 발광층(20)의 인접한 제1 발광 소자 사이의 광학 크로스토크를 감소시킬 수 있다.
제1 인필 컨택 층(51)의 형성에 이어서, 제1 인필 컨택 층 및 제1 발광층(20)의 노출된 표면은 화학적 기계적 연마(CMP) 프로세스를 거칠 수 있다.　　CMP 프로세스는 후속 기판 본딩 단계를 위해 노출된 표면의 평탄화를 개선하기 위해 제공될 수 있다.
도 2에 도시된 구조는 제1 발광층에 제1 발광 소자의 어레이를 형성하기 위한 하나의 가능한 옵션일 뿐이라는 것을 알 수 있을 것이다.　　이와 같이, 본 개시는 도 2에 도시된 제1 발광층(20) 및 애노드 및 캐소드 컨택의 층들의 어레인지에 국한되지 않는다.
제1 발광층(20)의 n-타입 측으로의 전기적 컨택의 형성에 이어서, 제1 발광층(20) 및 제1 애노드 컨택 층 및 제1 캐소드 컨택 층(50) 위에 제1 본딩층(60)이 형성된다.　　제1 본딩층은 제1 발광층(20), 제1 애노드 컨택 층 및 제1 캐소드 컨택 층을 덮는 본딩 표면을 제공한다.　　제1 본딩층(60)은 제1 발광층(20)을 제2 발광층(120)에 본딩하는데 사용되는 기판 본딩 기술과 호환되는 표면을 형성하기 위해 제공된다(아래에서 더 상세히 설명된다).
도 2의 실시예에서, 제1 본딩층(60)은 다른 본딩층에 직접 본딩을 형성하기에 적합한 유전체 소재를 포함한다.　예를 들어, 도 2의 실시예에서, 제1 본딩층은 SiO2를 포함한다.　제1 본딩층(60)은 기판 표면(11)에 평행한 평면 내에서 연장되는 일반적으로 평탄화된 표면을 제공하기 위해 애노드 및 캐소드 컨택 및 제1 발광층(20) 위에 형성된다.　제1 본딩층(60)은 임의의 적절한 방법, 예를 들어 CVD에 의해 형성될 수 있다.　일부 실시예에서, 제1 본딩층(60)은 제1 발광층(20)을 제2 발광층(120)에 본딩시키기 위한 접착층 또는 중합체층을 포함할 수 있다.
도 2의 구조에서, 갭 필링 절연층(40) 및 제1 본딩층(60)은 모두 SiO2를 포함할 수 있다는 것을 알 수 있다.　　이와 같이, 전기적 컨택의 형성이 상이한 프로세스 순서를 따를 수 있는 일부 실시예에서, 갭 필링 절연층(40)의 형성은 다른 본딩층과의 본딩에 적합한 제1 본딩 표면(61)을 갖는 제1 본딩층을 제공할 수 있다.
일부 실시예에서, 제1 본딩층(60)은 표면의 평활도(smoothness)를 개선하기 위해 형성 후 화학적 기계적 연마 프로세스을 추가로 거칠 수 있다.　화학적 기계적 연마 프로세스는 제1 본딩층(60)의 제2 본딩층으로의 후속 본딩을 개선할 수 있다.　따라서, 제1 발광 소자들의 어레이를 포함하는 제1 발광층(20)은 다른 발광층과의 본딩에 적합한 제1 기판(10) 상에 형성될 수 있다.
제1 실시예의 방법에 따라 제1 기판(10) 상에 제1 발광층(20)을 형성하는 것에 더하여, 제2 기판(110) 상에 제2 발광층(120)이 형성된다.　　제2 기판(110) 상에 형성된 이러한 제2 발광층(120)의 예가 도 3에 도시되어 있다.
제2 발광층(120)은 제1 파장과 상이한 제2 파장을 갖는 광을 방출하도록 구성된 (제1 발광층(20)과) 분리된 제2 발광층(120)을 제공하기 위해 제2 기판(110) 상에 형성된다.　　제2 발광층은 성장 조건 및 기판이 제2 발광층(120)의 형성을 개선하도록 구성될 수 있도록 제1 기판(10)과 상이한 기판 상에 형성된다.　　또한, 제2 기판(110) 상에 제2 발광층(120)을 형성하는 것은 제1 발광층(20)을 제2 발광층(120) 형성 프로세스에 노출시키지 않는다.
제2 발광층(120)은 제2 기판(110)의 제2 기판 표면(111) 상에 제공된다.　제2 기판(110)은 그 위에 3족 질화물을 제조하기 위한 임의의 적합한 기판일 수 있다.　예를 들어, 제2 기판(110)은 실리콘, 사파이어 또는 SiC, 또는 박막 전자장치의 제조를 위한 임의의 다른 적합한 기판을 포함할 수 있다.　특히, 제2 기판(110)은 제2 발광층(120)에서의 변형을 감소시키도록 구성된 평면 내 격자 상수를 갖는 기판 표면(111)을 제공하도록 구성된 하나 이상의 층을 포함할 수 있다.
제2 발광층(120)은 복수의 층을 포함할 수 있다.　제1 실시예에 따르면, 제2 발광층(120)의 각 층은 3족 질화물을 포함할 수 있다.　제2 발광층(120)의 복수의 층(22, 24, 26)은 스택에서 서로 위에 형성되어 제2 발광층(120)을 형성할 수 있다.　이와 같이, 제2 발광층(120)의 복수의 층들은 각각 실질적으로 연속적인 층들로서 제2 기판 표면(111)을 가로질러 연장될 수 있다.　이와 같이, 제2 발광층(120)은 제2 기판 표면(111) 상에 실질적으로 연속적인 층으로서 형성될 수 있다.
제1 실시예에 따르면, 제2 발광층(120)은 제2 발광층(120)이 제2 파장을 갖는 광을 출력하도록 구성된 반도체 접합부를 형성하도록 복수의 3족 질화물 층을 포함한다.　아래에서 더 논의되는 바와 같이, 제2 발광층(120)은 제2 발광 소자의 어레이를 포함하도록 추가 프로세싱 단계를 거칠 수 있으며, 각각의 제2 발광 소자는 제2 파장을 갖는 광을 방출하도록 구성된다.　제2 발광층(120)의 각각의 제2 발광 소자는 p-타입 측과 n-타입 측을 갖는 다이오드와 같은 반도체 접합부를 포함할 수 있다.
도 3에 도시된 바와 같이, 제2 발광층(120)은 제2 n-타입 반도체층(122), 제2 활성층(124) 및 제2 p-타입 반도체층(126)을 포함한다.
제2 활성층(124)은 하나 이상의 양자 우물 층을 포함할 수 있다.　이와 같이, 제2 활성층(124)은 다중 양자 우물 층일 수 있다.　제2 활성층(124) 내의 양자 우물 층은 3족 질화물 반도체, 바람직하게는 In을 포함하는 3족 질화물 합금을 포함할 수 있다.　예를 들어, 도 3에 도시된 어레인지에서, 제2 활성층(124)은 GaN 및 lnZGa1-ZN의 교대 층을 포함할 수 있으며, 여기서 0< Z
Figure pct00003
1이다
.　특히, 일부 실시예에서, 제2 활성층(124)은 0.2 < Z
Figure pct00004
0.5인 InZGa1-ZN 층을 포함할 수 있다.　이와 같이, 제2 발광층(120)의 제2 활성층(124)은 파장이 490nm 이상 670nm 이하인 광을 생성하도록 구성될 수 있다.　양자 우물 층의 두께 및 In-함량(Z)은 제2 활성층(124)에 의해 생성된 광의 파장을 제어하기 위해 제어될 수 있다.　제2 활성층(124)은 제2 n-타입 반도체층(122) 표면의 상당 부분(예를 들어 전부)을 덮는 연속적인 층으로서 형성될 수 있다.
제1 실시예의 방법에서, 제2 활성층(124)의 인듐 함량(Z)은 제1 활성층(24)의 인듐 함량(Y)보다 높을 수 있다(즉, Z > Y).　　제2 활성층(124)은 기판 표면(111) 상에 평면 내 격자 상수를 갖는 적절한 제2 기판(110) 상에 형성될 수 있으며, 이는 제2 활성층(124)의 인듐 함량(Z)으로 인해 증가된 평면 내 격자 상수로 인한 제2 활성층(124)에서의 변형을 감소 또는 제거하도록 구성된다.　　
제2 활성층(124)은 3족 질화물 박막, 예를 들어 금속 유기 화학 기상 증착(MOCVD)또는 분자 빔 에피택시(MBE)의 제조를 위한 임의의 적절한 프로세스를 사용하여 증착될 수 있다.
제2 n-타입 반도체층(122)은 제2 기판 표면(111)에 걸쳐 실질적으로 연속적인 층으로서 형성될 수 있다.　도 3에 도시된 바와 같이, 제2 활성층(124)은 제2 n-타입 반도체층(122) 상에 형성된다.　제1 실시예에 따르면, 제2 n-타입 반도체(122)층은 GaN을 포함할 수 있다.　이와 같이, 제2 n-타입 반도체층(122)은 제1 n-타입 반도체층(22)과 유사한 방식으로 형성될 수 있다.
도 3에 도시된 바와 같이, 제2 n-타입 반도체층(124)은 제2 기판 표면(111) 상에 발광층(120)에 적합한 기능을 제공하는 데 필요한 두께보다 두꺼운 기판 표면(111)에 대한 수직 방향의 두께로 형성될 수 있다.　예를 들어, 도 3에 도시된 바와 같이, 제2 n-타입 반도체층(122)은 적어도 0.8 μm의 두께로 형성될 수 있다.　　　일부 실시예에서, 제2 n-타입 반도체층은 적어도 1 μm, 1.2 μm, 1.5 μm, 2 μm 또는 3 μm의 두께로 형성될 수 있다.　　이러한 두께는 후속 프로세싱 단계에서 제2 기판(110)의 제거를 돕기 위해 제공될 수 있다.
도 3에 도시된 바와 같이, 제2 p-타입 반도체층(126)은 제2 활성층(124) 위에 제공된다.　이와 같이, 제2 p-타입 반도체층(126)은 제2 n-타입 반도체층(122)이 제공되는 제2 활성층(124)의 측면과 반대되는 제2 활성층(124)의 측면에 제공된다.　제1 실시예에 따르면, 제2 p-타입 반도체층(126)은 3족 질화물, 예를 들어 GaN을 포함한다.　이와 같이, 제2 p-타입 반도체층(126)은 제1 p-타입 반도체층(26)과 유사한 방식으로 형성될 수 있다.
제2 발광층(120)의 형성에 이어서, 제2 발광층(120) 위에 제2 본딩층(102)이 형성될 수 있다.　제2 본딩층(102)은 제2 발광층(120) 및 제2 기판(110)을 핸들링 기판(104)에 본딩하기 위한 제2 본딩 표면(103)을 제공하도록 구성된다.　제2 본딩층(102)은 기판들의 본딩을 위한 임의의 적절한 재료를 포함할 수 있으며, 예를 들어, 제1 실시예에 따르면, 제2 본딩층(102)은 SiO2　와 같은 유전체 소재를 포함한다.　제2 본딩층(102)은 임의의 적절한 프로세스, 예를 들어 CVD를 사용하여 실질적으로 연속적인 층으로서 제2 발광층(120) 위에 형성될 수 있다.　이와 같이, 제2 본딩층(102)은 제1 본딩층(60)과 유사한 방식으로 형성될 수 있다.　　제2 본딩층(102)은 또한 제1 본딩층(60)과 유사한 CMP 프로세스를 거칠 수 있다.
도 3에 도시된 바와 같이, 제2 기판(110) 및 제2 발광층(120)은 제2 본딩층(102)에 의해 핸들링 기판(104)에 본딩된다.　핸들링 기판(102)은 제2 발광층(120)이 형성된 제2 기판(110)으로부터 제1 본딩층(60)으로 제2 발광층(120)을 전달하기 위한 기판을 제공하도록 구성된다.　이와 같이, 핸들링 기판(102)은 반도체 디바이스를 핸들링하기 위한 임의의 적합한 기판일 수 있다.　예를 들어, 핸들링 기판(102)은 실리콘 또는 임의의 다른 적절한 기판을 포함할 수 있다.　핸들링 기판(104)은 제2 본딩층(102)의 제2 본딩 표면(103)에 본딩하기 위한 핸들링 표면(105)을 제공할 수 있다.
제2 본딩층(102)이 직접 본딩을 형성하도록 구성된 유전체 소재를 포함하는 제1 실시예에 따르면, 핸들링 기판은 제2 본딩층(102)의 제2 본딩 표면(103)과 직접 본딩을 형성하도록 구성된 핸들링 표면(105)을 제공할 수 있다.　예를 들어, 핸들링 기판(104)은 SiO2　층(미도시)을 포함할 수 있다.　핸들링 기판(104)은 기판에 본딩하기 위한 임의의 적절한 수단을 사용하여 제2 본딩층(102)에 본딩될 수 있다.
제1 실시예에 따르면, 핸들링 기판(104)은 웨이퍼 본더(bonder)에서의 압력 및 열의 인가를 통해 직접 본딩을 사용하여 제2 본딩층(102)에 본딩된다.
웨이퍼 본더는 핸들링 기판 표면(105)이 제2 본딩 표면(103)에 평행하게 어레인지될 수 있게 한다.　　이어서 웨이퍼 본더는 두 표면을 접촉시키도록 구성되며, 이에 의해 제2 본딩층(102)은 핸들링 기판(104)의 핸들링 기판 표면(205)과 본딩을 형성한다.　　일부 실시예에서, 웨이퍼 본더는 핸들링 기판 표면(105)과 제2 본딩 표면(103) 사이에 형성된 본딩을 개선하기 위해 하나 이상의 열 및 압력을 가할 수 있다.
예를 들어, 일부 실시예에서, 웨이퍼 본더는 핸들링 기판(104)을 (제2 본딩층(102)을 통해) 제2 발광층(120)에 본딩하기 위해 적어도 10 kN의 압축력을 가할 수 있다.　　일부 실시예에서, 웨이퍼 본더는 적어도 20 kN, 30 kN 또는 40 kN의 압축력을 가할 수 있다.　　더 큰 압축력을 가함으로써, 기판 사이의 본딩 형성의 신뢰성이 향상될 수 있다.　　일부 실시예에서, 웨이퍼 본더는 본딩 중에 기판 파손 또는 기판의 다른 바람직하지 않은 변형의 위험을 감소시키기 위해 45kN 이하의 압축력을 가할 수 있다.
일부 실시예에서, 웨이퍼 본더는 또한 핸들링 기판(104) 및/또는 제2 발광층/제2 본딩층(102)을 가열하도록 구성될 수 있다.　　예를 들어, 웨이퍼 본더는 핸들링 기판(104) 및/또는 제2 발광층/제2 본딩층(102)을 적어도 100ºC의 온도로 가열하도록 구성될 수 있다.　일부 실시예에서, 웨이퍼 본더는 핸들링 기판(104) 및/또는 제2 발광층/제2 본딩층(102)을 적어도 200ºC, 300ºC, 400ºC 또는 500ºC와 같은 온도로 가열하도록 구성될 수 있다.　　웨이퍼 본더는 제2 기판(104) 및 제2 발광층(120)을 압축하에, 그리고 선택적으로 일정 기간 동안 온도로 유지하도록 구성될 수 있다.　　일부 실시예에서, 기간은 적어도 1분, 2분, 5분, 10분 또는 1시간과 같을 수 있다.　　따라서, 웨이퍼 본더는 핸들링 기판(104)과 제2 본딩층(102) 사이의 계면에서 직접 융합 본딩의 형성을 개선하는데 사용될 수 있다.
제1 실시예가 유전체 층들 사이에 형성된 직접 본딩을 이용하지만, 다른 실시예에서는 (핸들링 기판(102)과 같은) 기판을 발광층에 본딩시키는 다른 방법이 사용될 수 있다.　　예를 들어, 본 개시에 따른 방법은 탭 본딩, 폴리머 본딩 또는 옥사이드(oxide) 본딩을 이용할 수 있다.
예를 들어, 일부 실시예에서 폴리머 본딩은 기판을 본딩하는 데 사용될 수 있다.　　따라서, 핸들링 기판(104)은 또한 폴리머 본딩(즉, 접착제 본딩)을 사용하여 제2 본딩층(102)에 본딩될 수 있다.　　이러한 프로세스는 핸들링 기판(104) 및/또는 제2 발광층(120)에 접착층(예를 들어, 폴리머 층)을 적용하는 것을 포함한다.　　접착층은 스핀 코팅에 의해 적용될 수 있다.　이어서 두 기판은 접착층(들)을 통해 접촉될 수 있다.　　이어서 기판에 압력 및/또는 열을 가하여 접착제 본딩을 경화시킬 수 있다.　　접착 본딩 프로세스에 적합한 폴리머의 예로는 폴리이미드, 메틸실레스퀴옥산(MSSQ), 폴리에테르케톤(PEEK), 열경화성 코폴리에스테르(ASTD), 열가소성 코폴리머(PVDC), 팔리엔(parlyene), 액정 폴리머 및 왁스가 있다.　　폴리머 본딩은 적합한 선택성 용매의 적용을 통해 쉽게 제거될 수 있는 기판 본딩을 제공할 수 있다.　　이와 같이, 폴리머 본딩은 특히 핸들링 기판(104)에 대한 기판의 본딩과 같은 일시적인 본딩 용도에 매우 적합할 수 있다.　산화물 본딩, 탭 본딩 및 폴리머 본딩과 같은 기판 본딩 기술에 대한 추가 정보는 적어도 "MEMS 재료 및 프로세스 핸드북", Ch.11m Ghodssi R., et al, Springer Science+Business Media, LLC 2011에서 찾을 수 있다.
일단 제2 발광층(120)이 제2 본딩층(102)을 통해 핸들링 기판(104)에 본딩되면, 제2 기판(110)은 제2 발광층(120)으로부터 제거된다.　이러한 구조의 다이어그램은 도 4에 도시되어 있다.
제2 기판(110)은 임의의 적절한 프로세스를 사용하여 제2 발광층(120)으로부터 제거될 수 있다.　예를 들어, 제2 기판(110)은 분쇄 프로세스(즉, 연마 프로세스)을 사용하여 제거될 수 있다.　　그라인딩 프로세스는 제2 기판(110)의 상당 부분 또는 제2 기판(110) 전부를 제거하도록 제공될 수 있다.　　제2 기판(110)의 일부가 분쇄 프로세스 이후에 남아 있는 경우(예를 들어, 두께 5μm 미만), 제2 기판(102)의 나머지 부분을 제거하기 위한 에칭 프로세스가 제공될 수 있다.　　에칭 프로세스는 핸들링 기판(104)에 본딩된 제2 발광층(120)을 남기고 제2 기판(110)을 선택적으로 제거할 수 있다.
제2 기판(110)의 제거에 이어, 제2 발광층(120)의 제1 메이저 표면(121)이 노출된다.　제2 발광층(120)의 제1 메이저 표면(121)은 핸들링 기판(104)에 대해 제2 발광층(120)의 반대측 상에 있다.　전술한 바와 같이, 제2 발광층(120)은 핸들링 기판 표면(106)에 수직인 방향의 두께로 형성될 수 있으며, 이는 제2 발광층(120)에 대해 바람직한 두께보다 크다.　제2 기판(110)의 제거에 이어, 제2 발광층(120)은 제2 발광층(120)의 두께를 원하는 크기로 감소시키기 위해 제1 메이저 표면(121)으로부터 에칭될 수 있다.　예를 들어, 도 4에 도시된 바와 같이, 제2 n-타입 반도체층(122)은 핸들링 기판 표면(105)에 수직인 방향의 두께가 증착된 당시의 두께보다 감소되도록 에칭되었다.　일부 실시예에서, 제2 n-타입 반도체층(122)의 두께는 그 두께가 2 μm, 더 바람직하게는 1.5 μm 이하가 되도록 에칭될 수 있다.　　제2 기판(110)이 이전에 본딩된 제2 n-타입 반도체층(122)의 일부를 제거함으로써, 제2 기판(110)의 제거로 인한 제2 n-타입 반도체층의 결함도 제거될 수 있다.　　일부 실시예에서, 제2 n-타입 반도체층(122)의 두께는 두께가 적어도 0.8 μm가 되도록 에칭될 수 있다.　　이러한 두께는 제2 발광 소자층(120)의 n-타입 측에서의 접촉 저항을 감소시킬 수 있다.
제2 발광층(120)의 두께를 감소시키기 위한 (선택적인) 에칭 프로세스에 이어서, 제2 발광층(120)의 제1 메이저 표면(121) 위에 제3 본딩층(160)이 형성된다.　제3 본딩층(160)은 제1 본딩층(60)을 통해 제2 발광층(120)을 제1 발광층(20)에 본딩하기 위한 층을 제공하도록 구성된다.　제1 실시예에 따르면, 제3 본딩층(160)은 SiO2　와 같은 유전체 소재를 포함한다.　　따라서, 제3 본딩층(160)은 제1 발광층(20)을 제2 발광층(120)에 본딩시키기 위해 제1 본딩층(60)과 직접 융합 본딩(direct, fusion bond)을 형성하도록 구성된다.　　본 개시의 다른 실시예에서, 다른 본딩 방법들은 제1 및 제2 발광층(20, 120)을 함께 본딩시키는 데 사용될 수 있다.　　예를 들어, 탭 본딩, 폴리머 본딩 또는 옥사이드 본딩이 사용될 수 있다.　　이와 같이, 일부 실시예에서, 제3 본딩층(160)은 제1 본딩층(60)에 본딩하기 위한 접착층을 포함할 수 있다.　　접착층은 유전체 소재로부터 제3 본딩층(160)을 형성하는 것에 대한 대안으로 제공될 수 있거나, 접착층은 유전체 소재에 추가로 제공될 수 있다.
서로 본딩된 제1 및 제2 발광층(20, 120)의 예가 도 5에 도시되어 있다.　　제1 및 제2 발광층(20, 120)은 제2 발광층을 핸들링 기판(102)에 본딩하는 프로세스와 유사하게 웨이퍼 본더를 사용하여 함께 본딩될 수 있다.　　중요한 것은, 제2 발광층(120)은 방법의 이 단계에서 어떠한 발광 소자 특징도 포함하지 않는다는 것이다.　　따라서, 본딩 프로세스는 제2 발광층(120)을 제1 발광층(20)의 발광 소자 특징과 정밀한 기계적 정렬을 필요로 하지 않는다.　　오히려, 제2 발광층(120)의 본딩은 제2 발광층(120) 내의 특징들의 정렬을 필요로 하지 않고 수행될 수 있다.
제1 및 제2 발광층(20, 120)의 본딩에 이어, 핸들링 기판(102)은 제2 발광층(120)으로부터 제거될 수 있다.　제2 발광층(120)으로부터 핸들링 기판(104)을 제거하기 위한 프로세스는 핸들링 기판을 제2 발광층(120)에 본딩하는데 사용되는 본딩 방법에 의존할 것이다.　제1 실시예에 따른 방법에서, 핸들링 기판(104)은 제2 본딩층(102)을 선택적으로 에칭함으로써(즉, 제2 발광층(120)을 에칭하지 않는 동안) 제2 발광층(120)으로부터 제거된다.　　이와 같이, 선택적 에칭 프로세스는 제2 본딩층(102)을 에칭하여 핸들링 기판(104)으로부터 제2 발광층(120)을 분리시킨다.
핸들링 기판(104)을 제2 발광층(120)에 본딩시키기 위해 폴리머 본딩이 사용되는 본 개시의 실시예들에 대해, 핸들링 기판은 폴리머를 제거하기 위해 기판을 선택적 용매에 침지시킴으로써 제거될 수 있다.　　다른 실시예에서, 폴리머는 UV 보조 습식 에칭에 의해 제거될 수 있다.
핸들링 기판(104)의 제거에 이어서, 제2 발광층(120)으로부터 제2 발광 소자들의 어레이가 형성된다.　도 6에 도시된 바와 같이, 제2 발광 소자의 어레이를 형성하는 단계는 제2 발광층(120) 내에 각 발광 소자에 대한 제2 메사 구조(128)를 형성하는 단계를 포함한다.　도 6에 도시된 바와 같이, 제2 메사 구조(128)는 각각 제1 기판 표면(11)에 수직인 방향으로 연장된다.　각각의 제2 메사 구조(128)는 제2 발광층(120)으로부터의 3족 질화물 층의 스택을 포함한다.　　도 6에 도시된 바와 같이, 제2 메사 구조는 제2 n-타입 반도체층(122)의 일부, 제2 활성층(124)의 일부 및 제2 p-타입 반도체층(126)의 일부를 포함하는 3족 질화물 층의 스택을 포함한다.　　도 6에 도시된 바와 같이, 각각의 제2 메사 구조(128)는 제1 기판 표면(11)에 수직인 평면에서 일반적으로 사다리꼴 단면을 갖는다.　이와 같이, 각각의 제2 메사 구조(128)는 제1 기판(10)의 표면과 정렬되는 대체로 평면인 제2 메사 표면(127)을 포함한다.　각각의 제2 메사 구조(128)는 또한 제2 메사 표면(27)을 둘러싸는 제2 측벽 표면(129)을 포함한다.　　제2 메사 구조(128)를 형성하는 복수의 3족 질화물 층 각각은 제2 측벽 표면(129) 사이에서 제2 메사 구조(128)를 가로질러 실질적으로 연속적인 층으로서 연장된다.　　각각의 제2 메사 구조(128)의 제2 측벽 표면(129)은 일반적으로 기판 표면(11)에 대해 횡단하는 방향으로 연장된다.　도 6에 도시된 실시예에서, 제2 측벽 표면(129)은 기판 표면(11)에 대해 경사진 제2 측벽 표면(129)이 사다리꼴 횡단면을 형성하도록 기울어진다.
도 6에 도시된 바와 같이, 제2 메사 구조(128)는 일정한 간격의 발광 소자 어레이를 형성하기 위해 제2 발광층(120)을 가로질러 이격되어 있다.　제2 메사 구조(128)의 간격은 제1 발광층(20)에서의 제1 메사 구조(28)의 간격과 상이할 수 있다.　이와 같이, 제2 발광 소자들의 어레이는 제1 발광 소자 어레이 전구체의 일부를 형성하는 제1 및 제2 발광 소자들이 제1 및 제2 발광층들과 평행한 평면(예를 들어, 제1 기판 표면(11)에 평행한 평면)에서 서로로부터 측방향으로 오프셋되도록 제1 발광 소자들의 어레이에 대해 정렬될 수 있다.　제1 발광 소자 및 제2 발광 소자 각각의 측방향 간격은 사용자가 제1 및 제2 발광 소자 각각을 관찰할 수 있게 한다.　　　제1 및 제2 발광 소자 사이의 측방향 간격에 더하여, 발광 소자 어레이 전구체의 레이어드(layered) 구조로 인해 제1 발광 소자는 본질적으로 제1 및 제2 발광층(20, 120)에 수직인 평면에서 제2 발광 소자들로부터 이격되어 있는 것으로 이해될 것이다.
도 6에서 제2 메사 구조(128)는 제1 발광층의 미사용 제1 메사 구조(128)와 중첩된다는 것을 알 수 있다.　　물론, 다른 실시예에서, 미사용된 제1 메사 구조는 제1 발광 소자의 어레이를 형성할 때 형성되지 않을 수 있다.　이와 같이, 일부 실시예에서, 제1 및 제2 발광 소자의 어레이는 결과 이미지 평면(resulting image plane)에서 인접한 발광 소자들 사이의 피치보다 큰 피치를 갖는 각각의 발광층(20, 120) 내에 형성될 수 있다.
제2 메사 구조(128)는 제1 발광 소자를 형성하기 위해 설명된 프로세스와 유사한 선택적 제거 프로세스를 사용하여 형성될 수 있다.　제1 실시예에 따른 방법은 제2 발광층(120)이 제1 발광층(20)에 본딩된 후에 제2 발광층(120) 내에 제2 발광 소자를 형성함으로써, 기판 본딩 단계를 위해 제2 발광층의 발광 소자 특징을 제1 발광층(120)의 발광 소자 특징과 정확하게 정렬할 필요가 없다.　기판 본딩을 위한 두 기판의 정밀한 기계적 정렬은 리소그래피 단계와 같은 패터닝 층의 정렬과 동일한 수준의 정확도로 수행하기가 기술적으로 어렵다.
도 6에 도시된 실시예는 제2 발광층(120) 내에 제2 발광 소자들의 어레이를 형성하기 위한 하나의 가능한 옵션일 뿐이라는 것이 이해될 것이다.　이와 같이, 본 개시는 제2 발광층(120)의 층들의 어레인지 또는 도 6에 도시된 제2 발광 소자의 어레인지에 국한되지 않는다.
따라서, 개시 내용의 제1 실시예에 따른 발광 소자 어레이 전구체(100)가 제공될 수 있다.　　제1 실시예에 따른 방법은 제2 발광층(120)의 본딩 이전에, 제1 발광 소자에 대한 제1 애노드 컨택(30) 및 제1 캐소드 컨택 층(50)의 형성을 포함하지만, 본 개시는 이러한 프로세싱 순서에 국한되지 않는다는 것이 이해될 것이다.　　예를 들어, 통상의 기술자는 적절한 리소그래피 및 에칭 단계(예를 들어, 제2 발광층(120)을 통해 제1 발광층(20)으로 에칭하는 단계)에 의해 제2 발광층(120)을 본딩한 후에 제1 발광층(20)을 통해 전기적 컨택을 형성하는 것이 가능하다는 것을 이해할 것이다.
제1 실시예에 따르면, 발광 소자 어레이 전구체는 또한 추가 프로세싱 단계를 거칠 수 있다.
예를 들어, 제2 메사 구조(128)의 어레이의 형성에 이어, 제2 애노드 층이 제2 발광 소자들의 어레이 상에 형성될 수 있다.　제2 애노드 층은 제2 발광층(120) 내의 발광 소자들 중 적어도 일부의 p-타입 측에 제2 애노드 컨택(130)을 제공하도록 구성된다.　예를 들어, 도 6에 도시된 바와 같이, 제2 애노드 층은 제2 메사 구조(128) 각각의 메사 표면(129) 상에 선택적으로 제공되어 이들 발광 소자에 제2 애노드 컨택(130)을 선택적으로 형성한다.
도 6에 도시된 예에서, 제1 발광층(20)에서 제1 발광 소자를 형성하는데 사용된 마스크 패턴과 비교하여, 상이한 마스크 패턴이 제2 발광층(120) 내에 제2 발광 소자를 형성하는데 사용된다는 것을 알 수 있을 것이다.　다른 실시예에서, 동일한 마스크 패턴이 제1 및 제2 발광층(20, 120)의 메사 구조들을 형성하는데 사용될 수 있으며, 여기서 제2 애노드 컨택(130)의 선택적 패터닝은 제1 발광층(20)의 제1 발광 소자로부터 횡방향으로 오프셋된 제2 발광 소자들을 제2 발광층(120) 내에 선택적으로 형성하는데 사용될 수 있다.
이와 같이, 제1 애노드 컨택(30) 및 제2 애노드 컨택(130)은 제1 기판 표면(11)에 평행한 평면에서 서로 이격되는 발광 소자 어레이 전구체의 제1 및 제2 발광 소자의 어레이를 제공하기 위해 선택적으로 형성될 수 있다.　제2 애노드 컨택(130)은 위에서 논의한 제1 애노드 컨택(30)과 유사한 방식으로 형성될 수 있다.
제2 애노드 층의 형성에 이어, 제2 발광층(120)의 미사용 부분은 예를 들어 에칭 프로세스를 사용하여 선택적으로 제거될 수 있다.　　선택적 제거 프로세스는 제2 발광층의 각각의 제2 발광 소자를 다른 발광 소자로부터 분리하기 위해 제1 기판 표면(11)에 수직인 방향으로 제2 발광층(120)의 두께를 통해 에칭할 수 있다.　　이러한 분리 단계는 발광 소자 어레이 전구체의 상부면으로부터 각 발광층(20, 120)으로의 전기적 컨택의 후속 형성을 고려하여 수행될 수 있다.
제2 발광층(120)의 미사용 부분의 선택적 제거는 제1 발광층(20)의 제1 발광 소자 각각과 정렬된 제2 발광층의 부분을 선택적으로 제거할 수 있다.　　따라서, 일부 실시예에서 동일한 피치 마스크 패턴이 제1 및 제2 메사 구조(28, 128)를 형성하는데 사용될 수 있으며, 선택적 제거 단계는 제2 발광층(128)으로부터 미사용 제2 메사 구조(128)를 제거한다는 것이 이해될 것이다.　　제2 발광층의 미사용 부분의 선택적 제거의 예(즉, 제2 발광 소자를 형성하지 않는 것)가 도 7에 도시되어 있다.
선택적 제거 단계에 이어, 제2 갭 필링 절연층(140)이 제2 발광층(120) 및 제2 애노드 컨택 층 위에 형성될 수 있다.　제2 갭 필링 절연층(140)은 제2 발광층(120) 위에 평면을 제공하여 제2 메사 구조(128)의 형성 및 후속 제2 발광층(120)의 미사용 부분의 선택적 제거로 인해 형성된 임의의 갭을 필링하도록 구성된다.　제2 갭 필링 절연층(140)은 제1 갭 필링 절연층(40)과 유사한 방식으로 형성될 수 있다.
제2 캐소드 컨택 층(150)은 제2 발광층(120) 상에 형성될 수 있다.　제2 캐소드 컨택 층(150)은 제2 발광층(120) 내의 각 발광 소자의 n-타입 측에 전기적 컨택을 제공하도록 구성된다.　제2 캐소드 컨택 층(150)은 또한 제2 발광층(120) 내의 각 발광 소자를 제1 발광층(20)의 제1 캐소드 컨택 층(50)에 n-타입 측벽을 전기적으로 컨택하도록 구성된다.　이와 같이, 제1 캐소드 컨택 층(50) 및 제2 캐소드 컨택 층(150)은 발광 소자 어레이 전구체를 위한 공통 캐소드를 형성하기 위해 함께 전기적으로 연결될 수 있다.
제2 캐소드 컨택 층(150)의 예가 도 7에 도시되어 있다.　도 7에 도시된 바와 같이, 제2 캐소드 컨택 층(150)은 제2 메사 구조(128) 각각의 사이의 영역에서 제2 발광층(120)의 일부를 선택적으로 제거함으로써 형성된다.　이와 같이, 제2 n-타입 반도체층(122)에 개구부를 형성하기 위해 제2 발광층(120)(제2 n-타입 반도체 어레이(122))의 영역이 선택적으로 제거된다.　개구부는 일반적으로 제1 캐소드 컨택 층(50)을 수용하도록 이전에 형성된 제1 n-타입 반도체층(22)에 형성된 개구부와 정렬된다.　제2 개구부는 제1 캐소드 컨택 층(50)을 위한 제1 개구부를 형성하는데 사용되는 것과 같은 유사한 선택적 제거 프로세스를 사용하여 형성될 수 있다.
도 7에 도시된 바와 같이, 제2 캐소드 컨택 층(150)은 각각의 제1 메사 구조(28) 사이에서 제2 n-타입 반도체층(122)과 전기적으로 컨택하도록 제2 개구부에 형성된다.　제2 캐소드 컨택 층(150)의 일부는 또한 제2 n-타입 반도체층(122)을 통해 각각의 개구부를 상호 연결하기 위해 제2 갭 필링 절연층(140) 위에 제공될 수 있다.
제2 캐소드 컨택 층(150)은 위에서 논의한 제1 캐소드 컨택 층과 유사한 방식으로 형성될 수 있다.　　예를 들어, 도 7에 도시된 바와 같이, 제2 개구부는 또한 제1 발광층(20)에 대한 제1 인필 컨택 층(51)과 유사한 방식으로 제2 인필 컨택 층(151)으로 필링된다.
도 7에 도시된 구조는 제2 발광층(120)에 제2 캐소드 컨택 및 제2 애노드 컨택(130)을 형성하기 위한 하나의 가능한 옵션일 뿐이라는 것을 알 수 있을 것이다.　이와 같이, 본 개시는 도 7에 도시된 제1 및 제2 발광층(20, 120) 및 애노드 및 캐소드 컨택 층의 층들의 상대적 어레인지에 국한되지 않는다.
따라서, 전기적 컨택을 포함하는 발광 소자 어레이 전구체(100)가 제공될 수 있다.　　발광 소자 어레이 전구체(100)는 상이한 파장의 광을 방출하도록 구성된 제1 및 제2 발광층(20, 120)을 포함한다.　　제1 및 제2 발광층(20, 120)은 제1 또는 제2 파장의 광을 각각 방출하도록 구성된 제1 및 제2 발광 소자의 어레이를 제공한다.　　발광 소자는 제1 및 제2 발광 소자가 제1 기판 표면(11)에 평행한 평면에서 서로에 대해 상대적으로 이격되도록 제1 및 제2 발광층(20, 120) 내에 어레인지될 수 있다.
제2 발광층(120)의 n-타입 측으로의 전기적 컨택의 형성에 이어, 발광 소자 어레이 전구체(100)는 일부 실시예에서, 발광 소자 어레이 전구체를 백 플레인 전자 기판에 본딩하기에 적합하도록 만들기 위해 추가 프로세싱 단계를 거칠 수 있다.　예를 들어, 평탄화 유전체층(planarising dielectric layer)(180)은 애노드 컨택(130) 및 제2 캐소드 컨택 층(150)을 덮도록 제2 발광층(120) 및 제2 갭 필링 절연층(140) 위에 형성될 수 있다.　평탄화 유전체층(180)은 백플레인 전자 기판(190)이 본딩되는 평탄화된 유전체 표면(181)을 제공할 수 있다.　평탄화 유전체층(180)은 적합한 유전체 소재, 예를 들어 SiO2를 포함할 수 있다.　제1 및 제2 전기적 컨택은 또한 평탄화 유전체 층(180), 제1 및 제3 본딩층(60, 160) 및 갭 필링 절연층(40, 140)을 통해 형성되어, 평탄화된 유전체 표면과 각 발광 소자의 각각의 제1 및 제2 애노드 컨택(30,130) 사이에 전기적 컨택을 제공할 수 있다.　전기 비아의 형성은 통상의 기술자에게 잘 알려져 있다.　　
평탄화된 유전체 표면(101) 및 제1 및 제2 전기적 컨택(31, 131)를 통한 형성에 이어서, 발광 소자 어레이 전구체는 백플레인 전자 기판(190)에 본딩될 수 있다.　이러한 구조의 예가 도 8에 나와 있다.　도 8에 도시된 바와 같이, 백플레인 전자 기판(190)은 발광 소자 어레이 전구체에 본딩된다.　백플레인 전자 기판(190)은 제1 및 제2 전기 비아(30, 131)와 정렬되는 복수의 전기적 컨택을 갖는다.　이와 같이, 백플레인 전자 기판(190)은 발광 소자 어레이 전구체의 발광 소자를 위한 전자 구동 회로를 제공하도록 구성된다.　발광 소자 어레이와 같은 전기적 소자를 백플레인 전자 기판에 본딩시키는 다양한 방법이 통상의 기술자에게 알려져 있으며, 따라서 여기에서는 더 이상 논의되지 않는다.
일부 실시예에서, 발광 소자 어레이 전구체는 또한 발광 소자 어레이 전구체(100)의 발광 표면(13)을 노출시키기 위해 제1 기판(10)을 제거하는 것과 같은 추가 프로세싱 단계를 거칠 수 있다.
제1 기판(10)은 제2 발광층(120)으로부터의 제2 기판(110)의 제거와 관련하여 앞서 논의된 것과 유사한 기판 제거 프로세스를 사용하여 제1 발광층(20)으로부터 제거될 수 있다.　　도 9는 제1 기판(10)이 제거되어 발광 표면(13)을 노출시키는 발광 소자 어레이 전구체(100)의 예를 도시한다.　　도 9에 도시된 바와 같이, 발광 표면(13)은 제1 발광층(20)의 노출된 메이저 표면에 의해 제공된다.
또한, 본 개시의 일부 실시예에서, 예를 들어 도 9에 도시된 바와 같이, 발광 소자 어레이 전구체(100)의 발광 표면(13)은 발광 표면(13)에 광 추출 특징(70)을 추가하기 위해 추가 프로세싱 단계를 거칠 수 있다.　예를 들어, 도 9에 도시된 바와 같이, 제1 발광층(20)의 일부는 발광 소자 어레이 전구체(100)의 발광 소자 각각에 대한 광 추출 특징(70)을 형성하기 위해 선택적으로 제거되었다.　각각의 광 추출 특징(70)은 그것이 정렬되는 각각의 발광 소자의 광 추출 효율을 증가시키도록 구성된다.　도 9에 도시된 예에서, 각 광 추출 특징(70)을 형성하는 단계는 제1 발광층(20)의 발광 표면 상에 렌즈 모양 부분을 정의하도록 제1 방출층(20)을 형상화하는 단계를 포함한다.　이와 같이, 제1 발광층(20)의 발광 표면(13)은 각 발광 소자와 정렬된 볼록한 부분을 포함하는 형상을 갖는다.　볼록한 부분과 같은 광 추출 특징(70)은 제1 발광층(20)과 주변 사이의 경계면에서의 전체 내부 반사의 발생을 감소시킴으로써 광 추출 효율을 개선하도록 구성된다.　도 9의 실시예에서, 발광 표면(13)의 볼록한 부분은 원하는 발광 표면 프로파일을 형성하기 위해 제1 발광층(20)의 제1 n-타입 반도체층(22)을 에칭함으로써 형상화된다.
광 추출 기능을 형성하는 다양한 방법이 통상의 기술자에게 알려져 있다.　따라서, 볼록한 모양의 광 추출 특징(70)은 형성될 수 있는 가능한 광 추출 특징의 한 예일 뿐이다.　도 9의 발광 어레이 전구체(100)에 추가될 수 있는 다른 광 추출 특징은 반사 방지층, 하나 이상의 대역 정지 필터 및/또는 다른 시준(collimating) 광 추출 특징을 포함한다.
도 9에 도시된 바와 같이, 추가 전기적 연결이 이루어질 수 있는 컨택을 제공하기 위해 광 추출 표면 상에 추가적인 공통 캐소드 컨택(52)이 제공된다.　캐소드 컨택(52)은 제1 캐소드 컨택(50) 각각 및 제2 캐소드 컨택(150) 각각과 전기적으로 접촉한다.
따라서, 상기 설명에 명시된 바와 같이, 발광 소자 어레이 전구체(100)는 제1 및 제2 파장의 광을 방출하도록 구성된 발광 소자 어레이를 제공하기 위해 추가 프로세싱 단계를 거칠 수 있다.　　발광 소자 어레이는 디스플레이 또는 프로젝터를 형성하는데 사용될 수 있다.
따라서, 상기의 설명에 따라, 발광 소자 어레이 전구체(100)가 제공된다.　발광 소자 어레이 전구체(100)는 제1 발광층(20), 제1 본딩층(60), 제3 본딩층(160) 및 제2 발광층(120)을 포함한다.　제1 발광층(20)은 제1 발광 소자들의 어레이를 포함한다.　각각의 제1 발광 소자는 제1 파장을 갖는 광을 받아들이도록 구성된다.　제2 발광층(120)은 제2 발광 소자들의 어레이를 포함한다.　각각의 제2 발광 소자는 제1 파장과 상이한 제2 파장을 갖는 광을 받아들이도록 구성된다.　제2 발광 소자들의 어레이는 제1 발광 소자들의 어레이와 정렬된다.　예를 들어, 일부 실시예에서, 제1 및 제2 파장은 청색, 적색 또는 녹색 가시광 중 적어도 2개를 방출하도록 구성될 수 있다.
본 개시의 실시예에 따른 발광 소자 어레이 전구체(발광 소자 어레이)의 또 다른 예가 도 9에 도시되어 있다.　도 9에 도시된 바와 같이, 제1 발광층(120)은 제1 발광층(120) 상에 제공되는 제1 보딩층(boding layer)(60)을 가진다.　제3 본딩층(160)은 제1 본딩층(60)에 본딩된다.　이어서, 제2 발광층(120)은 제2 본딩층(160) 상에 제공된다.　도 9의 실시예에서 도시된 바와 같이, 발광 소자 어레이 전구체는 또한 제1 및 제2 애노드 컨택(31, 131) 및 제1 및 제2 캐소드 컨택(50,150)을 포함한다.
다음으로, 본 개시의 제2 실시예에 따르면, 제1, 제2 또는 제3 파장을 갖는 광을 방출하도록 구성된 복수의 발광 소자를 포함하는 발광 소자 어레이 전구체가 설명될 것이다.
본 개시의 제2 실시예를 형성하는 방법은 각각의 제1, 제2 및 제3 기판(10, 110, 210) 상에 각각 제조된 제1, 제2 및 제3 발광 소자층(20, 120, 220)을 단일 발광 소자 어레이 전구체(200)로 결합(combine)하기 위해 제1 실시예와 유사한 기판 보딩(boding) 기술을 이용한다.
따라서, 제1 실시예와 유사하게, 제2 실시예에 따른 발광 소자 어레이 전구체(200)를 형성하는 방법은 제1 기판(10) 상에 제1 발광층(20)을 형성하는 단계를 포함할 수 있다.　이러한 제1 발광층(20)의 예가 도 10에 도시되어 있다.　도 10의 제1 발광층에 도시된 층들의 어레인지는 제1 실시예의 것과 유사하다는 것을 알 수 있을 것이다.　따라서, 유사한 방법이 제2 실시예의 제1 발광층(20)을 형성하기 위해 사용될 수 있다.
유사하게, 제2 발광층(120)은 제2 기판(110) 상에 형성될 수 있다.　제2 발광층(120)은 제1 실시예와 관련하여 상술된 프로세스와 유사한 방식으로 제2 기판 상에 형성될 수 있다.　제2 발광층(120)의 형성에 이어, 제2 발광층(120)은 제2 본딩층(102)에 의해 핸들링 기판(104)에 본딩될 수 있다.　이어서, 제2 기판(110)은 제2 발광층(120)으로부터 제거될 수 있다.　이와 같이, 제2 기판(110)으로부터 핸들링 기판(104)으로 제2 발광층(120)을 전달하는 프로세스는 제1 실시예와 관련하여 상술한 프로세스와 유사할 수 있다.　이어서, 제2 발광층(120)은 제2 발광층(120) 상에 제3 본딩층(160)을 형성하고, 제3 본딩층(160)을 제1 본딩층(60)에 본딩함으로써 제1 발광층에 본딩될 수 있다.　이와 같이, 제2 발광층(120)을 제1 발광층(20)에 본딩하는 프로세스는 제1 실시예와 관련하여 상술한 프로세스와 유사할 수 있다.　예를 들어, 산화물 본딩, 탭 본딩 또는 폴리머(접착제)본딩은 제2 실시예에 설명된 기판 본딩 프로세스 중 어느 것에도 사용될 수 있다.　제1 발광층(20)에 본딩된 제2 실시예에 따른 제2 본딩층의 예가 도 11에 도시되어 있다.
제2 발광층(120)을 제1 발광층(20)에 본딩시킨 후, 제2 발광층(120)은 추가로 처리되어 제2 발광층 내에 제2 발광 소자들의 어레이를 형성할 수 있다.　이와 같이, 제2 발광층(120)에 제2 발광 소자를 형성하는 프로세스는 제1 실시예와 관련하여 상술한 프로세스와 유사할 수 있다.　제2 발광층(120) 내에 제2 발광 소자를 형성하는 것에 따른 이러한 구조의 예가 도 12에 도시되어 있다.　도 12에 도시된 바와 같이, 제2 발광층(120)은 제1 발광층(20)의 발광 소자와 정렬된 발광 소자 어레이 전구체의 영역에서 선택적으로 제거된다.　이어서, 전기적 컨택(제2 애노드 컨택(130) 및 제2 캐소드 컨택(150))은 제2 발광층(120)에 형성된다.　제2 캐소드 컨택(150)은 또한 제1 실시예의 제1 및 제2 캐소드 컨택(50,150)과 유사한 방식으로 제1 캐소드 컨택(50)에 대한 전기적 연결을 만든다.
다음으로, 도 13에 도시된 바와 같이, 제2 발광층 측면과 대향하는 제2 발광층(120)의 측면 상의 제2 발광층(120) 위에 제4 본딩층(165)이 형성될 수 있으며, 제1 발광층(20)과 함께 제공된다.　제4 본딩층(165)은 제2 발광층을 제3 발광층(220)에 본딩하도록 구성된다.　제1 본딩층(60)과 유사하게, 제4 본딩층(165)은 제2 발광층(120) 위에 제공되고, 제2 애노드 컨택(130) 및 제2 캐소드는 접촉하여 제2 발광층(120)을 다른 기판(예를 들어, 제3 발광층 (220))에 본딩하기 위한 표면을 제공한다.
제3 발광층(220)은 제2 기판(110) 상에 제2 발광층(120)을 형성하는 것과 유사한 방식으로 제3 기판(미도시) 상에 형성될 수 있다.　이어서, 제3 발광층(220)은 제2 발광층(120)과 관련하여 상술된 방법과 유사하게, 제3 발광층(220) 상에 형성된 제5 본딩층(202)을 통해 추가 핸들링 기판(204)으로 전달될 수 있다.　이어서, 제3 발광층(220)은 제3 발광층(220)에 제6 본딩층(260)을 적용한 후, 제5 발광층(260)을 제4 발광층(165)에 본딩함으로써 제2 발광층(120)에 본딩될 수 있다.　따라서, 제2 실시예에 따른 방법은 제1 발광층(20)을 제2 발광층(120)에 본딩하는 단계, 이어서 제2 발광층(120)을 제3 발광층(220)에 본딩하는 단계를 포함한다.　이와 같이, 제1 발광층(20)과 제3 발광층(220) 사이에 제2 발광층(120)이 어레인지되는 발광층의 스택이 제공된다.　물론, 이것은 제1, 제2 및 제3 발광층(20, 120, 220)의 어레인지의 하나의 가능한 어레인지라는 것이 이해될 것이다.　본 개시는 3개의 층의 임의의 특정 어레인지에 국한되지 않는 것으로 이해될 것이다.　이와 같이, 제1, 제2 및 제3 발광층(20, 120, 220)은 임의의 순서로 어레인지될 수 있다.
제2 실시예와 유사한 방식으로, 제3 발광층(220)은 증착된 두께로부터 2μm 이하의 두께로 얇아질 수 있다.　일부 실시예에서, 제3 발광층(220)은 증착된 두께로부터 1.5, 1.4 μm, 1.2 μm 또는 1 μm 이하의 두께로 얇아질 수 있다.　　　제3 발광층(220)을 원하는 두께로 얇게함으로써, 제3 발광층(220)을 제2 발광층(120)에 본딩하기 전에, 제4 본딩층(202)의 제거로 인한 발광층(220)의 손상이 제거될 수 있다.　　일부 실시예에서, 제3 발광층(220)은 증착된 두께로부터 적어도 0.8 μm의 두께로 얇아질 수 있다.　　따라서, 제3 발광층(220)에는 제3 발광층(220)이 보다 용이하게 제2 발광층(120)으로 전달될 수 있는 두께가 제공될 수 있다.
제3 발광층은 제1 및 제2 발광층(20, 120)과 유사한 구조를 가질 수 있다.　　따라서, 제2 실시예에 따른 제3 발광층(220)은 제3 n-타입 반도체층(220), 제3 활성층(224) 및 제3 p-타입 반도체층(226)을 포함한다.
제2 발광층(120)과 유사하게, 제3 활성층(224)은 하나 이상의 양자 우물 층을 포함할 수 있다.　이와 같이, 제3 활성층(224)은 다중 양자 우물 층일 수 있다.　제3 활성층(224) 내의 양자 우물 층은 3족 질화물 반도체, 바람직하게는 In을 포함하는 3족 질화물 합금을 포함할 수 있다.　예를 들어, 도 13에 도시된 어레인지에서, 제3 활성층(224)은 GaN 및 InAGa1-AN의 교대층을 포함할 수 있으며, 여기서 0< A
Figure pct00005
1이다.　특히, 일부 실시예에서, 제3 활성층(224)은 0.2
Figure pct00006
A
Figure pct00007
0.5인 InGaN 층을 포함할 수 있다.　이와 같이, 제3 발광층(220)의 제3 활성층(224)은 파장이 490nm 이상 670nm 이하인 광을 생성하도록 구성될 수 있다.　특히, A > 0.2인 일부 바람직한 실시예에서, 제3 발광층은 적어도 540nm의 파장을 갖는 광을 생성하도록 구성될 수 있다.　제3 활성층(224)의 양자 우물 층의 두께 및 In-함량(A)은 제3 활성층(224)에 의해 생성된 광의 파장을 제어하기 위해 제어될 수 있다.
제3 발광층(220)을 형성하여 제2 발광층(120)에 본딩시킨 후에, 핸들링 기판(104)은 제거될 수 있다.　핸들링 기판(104)을 제거하기 위한 프로세스는 제1 실시예와 관련하여 사용된 프로세스와 유사한 프로세스일 수 있다.
핸들링 기판(104)의 제거에 이어, 제3 발광층(220)은 제3 발광 소자들의 어레이를 정의하기 위해 추가로 처리될 수 있다.　각각의 제3 발광 소자는 제3 발광층(220)에 제3 메사 구조(228)를 형성함으로써 제3 발광층(220)에 형성될 수 있다.　제3 메사 구조(228)의 예가 도 14에 도시되어 있다.　제3 발광층(220) 내의 제3 메사 구조(228)의 형성은 제1 및 제2 발광층(20, 120)에 이미 형성된 발광 소자와 정렬된다.　제1 및 제2 메사 구조(28, 128)와 유사하게, 제3 메사 구조(228)는 측벽 표면(229)을 포함하는 사다리꼴 횡단면을 정의한다.
도 14에 도시된 바와 같이, 제1, 제2 및 제3 발광 소자는 이미지 평면을 제공하기 위해 각각의 발광층(20, 120, 220) 내에 어레인지되며, 제1 및 제3 발광 소자는 인접한 발광 소자들 사이에 피치를 두고 서로 이격된다.　일부 실시예에서, 인접한 발광 소자 사이의 피치(중심들 사이에서 측정됨)는 100 μm, 50 μm, 30 μm, 20 μm 또는 10 μm보다 클 수 있다.　　
제3 메사 구조(228)의 형성에 이어, 애노드 컨택(230) 및 제3 캐소드 컨택(250)은 제3 발광층(220)을 위해 형성될 수 있다.　제3 애노드 컨택(230) 및 제3 캐소드 컨택(250)을 형성하는 프로세스는 제1 실시예의 제1 및 제2 캐소드(50, 150) 및 애노드 컨택(30, 130)을 형성하는 프로세스와 유사할 수 있다.　제3 애노드 컨택(230) 및 제3 캐소드 컨택(250)의 예가 도 14에 도시되어 있다.
따라서, 본 개시의 제2 실시예에 따르면, 발광 어레이 전구체(200)가 제공될 수 있다.　　발광 어레이 전구체(200)는 제1, 제2 및 제3 발광 소자층(20, 120, 220) 각각에 형성된 애노드 및 캐소드 컨택을 포함한다.　　물론, 다른 실시예에서, 제1, 제2 및 제3 발광층(20, 120, 220)은 층들 각각에 대한 전기적 컨택이 형성되기 전에 형성(및 발광 소자를 포함하도록 프로세싱)될 수 있다.
제1 실시예와 유사하게, 발광 어레이 전구체(200)는 또한 추가 프로세싱 단계를 거칠 수 있다.
예를 들어, 제1 실시예와 유사하게, 제3 발광층(220)의 미사용 부분은 선택적으로 제거될 수 있다.　　상기 부분을 선택적으로 제거하면 제1 및 제2 발광층(20, 120)으로의 전기적 상호연결을 보다 쉽게 형성할 수 있다.
또한, 제3 애노드 및 캐소드 컨택(230, 250)의 형성에 이어서, 제3 발광 소자 층(220)은 전기적 비아(제1, 제2 및 제3 전기적 비아(31, 131, 231))의 형성 및 백플레인 전자 기판을 발광 소자 어레이 전구체(200)에 본딩하는 프로세스와 유사할 수 있는 제1, 제2 및 제3 발광층(20, 120, 220)을 백플레인 전자 기판(190)에 본딩하는 단계와 같은 추가 프로세싱 단계를 거칠 수 있으며, 이는 이미 제1 실시예와 관련하여 설명되었다.　이러한 구조의 예가 도 15에 도시되어 있다.
따라서, 본 개시의 실시예들에 따르면, 발광 소자 어레이 전구체(100, 200) 및 발광 소자 어레이 전구체를 형성하는 방법이 제공된다.　본 개시의 발광 소자 어레이 전구체(100, 200)는 복수의 고유 발광층을 포함하며, 각 층은 상이한 파장의 광을 방출하도록 구성된 발광 소자들의 어레이를 포함한다.　　따라서, 발광 소자들의 다색 어레이가 제공될 수 있다.　　본 개시의 방법에 따르면, 별도의 발광층들은 발광 소자의 상이한 층들의 비교적 정밀한 기계적 정렬을 요구하지 않고 서로 본딩된다.　이는 차례로 발광 소자 어레이 전구체를 형성하는 동안 반도체 층들의 정밀한 기계적 정렬에 대한 요구사항을 줄이거나 없애준다.　이러한 정밀한 기계적 정렬 단계를 줄이거나 없애는 것은 표면적이 100μm X 100μm 미만인 마이크로 발광 소자와 같은 소형 피치 소자에 특히 유리하다.　층들의 정밀한 기계적 정렬에 대한 필요성을 줄이는 것은 마이크로 LED와 같은 소형 소자에 특히 유리하며, 이는 각 발광 소자 사이에 제공되는 허용 오차의 양을 생성하므로 소자가 감소됨에 따라 중요해질 수 있다.
본 개시에 따른 발광 소자 어레이 전구체는 각각 상이한 파장에서 광을 방출하도록 구성된 다수의 발광 소자 층을 포함한다.　이와 같이, 발광 소자 어레이 전구체 및 그 형성 방법은 고유의 다색(즉, 적색, 녹색, 청색) 디스플레이가 제공될 수 있는 수단을 제공한다.
본 개시의 실시예가 여기에서 상세히 설명되어 있기는 하지만, 통상의 기술자는 첨부된 청구항에 정의된 발명의 범위를 벗어나지 않고 변형이 이루어진 것을 이해할 수 있을 것이다.

Claims (26)

  1. 발광 소자 어레이 전구체를 형성하는 방법에 있어서,
    제1 기판 상에 제1 발광층 - 상기 제1 발광층은 제1 파장을 갖는 광을 방출하도록 구성됨 - 을 형성하는 단계;
    상기 제1 발광층으로부터 제1 발광 소자들 - 각각의 제1 발광 소자는 제1 파장을 갖는 광을 방출하도록 구성됨 - 의 어레이를 형성하는 단계;
    상기 제1 발광층 상에 제1 본딩층을 형성하는 단계;
    제2 기판 상에 제2 발광층 - 상기 제2 발광층은 상기 제1 파장과 상이한 제2 파장을 갖는 광을 방출하도록 구성됨 - 을 형성하는 단계;
    상기 제2 발광층 상에 제2 본딩층을 형성하는 단계;
    상기 제2 본딩층을 핸들링 기판에 본딩하는 단계;
    상기 제2 발광층으로부터 상기 제2 기판을 제거하는 단계;
    상기 핸들링 층에 대해 상기 제2 발광층의 반대측 상의 상기 제2 발광층 상에 제3 본딩층을 형성하는 단계;
    상기 제1 본딩층을 상기 제3 본딩층에 본딩하는 단계;
    상기 제2 발광층으로부터 상기 핸들링 기판을 제거하는 단계;
    상기 제2 발광층으로부터 상기 제2 발광 소자들의 어레이를 형성하는 단계;를 포함하고,
    상기 제2 발광 소자들의 어레이는, 상기 발광 소자 어레이 전구체가 상기 제1 발광층 및 제2 발광층 각각에 평행한 평면에서 서로 이격되어 있는 제1 발광 소자 및 제2 발광 소자들의 어레이를 포함하도록, 상기 제1 발광 소자들의 어레이에 상대적으로 정렬되는, 발광 소자 어레이 전구체를 형성하는 방법.
  2. 제1항에 있어서,
    상기 제1 발광층은 복수의 층 - 각 층은 3족 질화물을 포함함 - 을 포함하고, 및/또는
    상기 제2 발광층은 복수의 층 - 각 층은 3족 질화물을 포함함 - 을 포함하는, 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 발광 소자의 어레이를 형성하는 단계는,
    각각의 제1 발광 소자에 대한 제1 메사 구조를 형성하는 단계를 포함하는, 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 발광층을 형성하는 단계는,
    상기 제1 기판 상에 제1 n-타입 반도체층을 형성하는 단계;
    상기 제1 n-타입 반도체층 상에 제1 활성층 - 상기 제1 활성층은 상기 제1 파장의 광을 방출하도록 구성되는 복수의 양자 우물 층을 포함함 - 을 형성하는 단계; 및
    상기 제1 활성층 상에 제1 p-타입 반도체층을 형성하는 단계를 포함하는, 방법.
  5. 제3항을 인용하는 경우의 제4항에 있어서,
    상기 제1 메사 구조는 상기 제1 기판에 수직하는 방향으로 연장 형성되고,
    상기 각각의 제1 메사 구조는 상기 제1 n-타입 반도체층, 상기 제1 활성층 및 상기 제1 p-타입 반도체층의 일부를 포함하는, 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제2 발광층을 형성하는 단계는,
    상기 제2 기판 상에 제2 n-타입 반도체층을 형성하는 단계;
    상기 제2 n-타입 반도체층 상에 제2 활성층 - 상기 제2 활성층은 상기 제2 파장의 광을 방출하도록 구성되는 복수의 양자 우물 층을 포함함 - 을 형성하는 단계;
    상기 제2 활성층 상에 제2 p-타입 반도체층을 형성하는 단계를 포함하는, 방법.
  7. 제6항에 있어서,
    상기 제2 기판의 제거 단계 이후 및 상기 제3 본딩층의 형성 단계 전에, 상기 제1 기판에 수직인 방향에서의 상기 제2 n-타입 반도체층의 두께가 2 μm 이하가 되도록 상기 제2 n-타입 반도체 층의 일부를 선택적으로 제거하는, 방법.
  8. 제6항 또는 제7항에 있어서,
    상기 제2 발광층으로부터 상기 제2 발광 소자의 어레이를 형성하는 단계는,
    각각의 제2 발광 소자에 대한 제2 메사 구조를 형성하는 단계를 포함하고,
    상기 제2 메사 구조는 상기 제1 기판에 수직인 방향으로 연장되고,
    상기 각각의 제2 메사 구조는 상기 제2 n-타입 반도체층, 상기 제2 활성층, 및 상기 제2 p-타입 반도체층의 일부를 포함하는, 방법.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    각각의 상기 제1 발광 소자 및 각각의 상기 제2 발광 소자에 전기적 컨택들(electrical contacts)을 형성하는 단계를 더 포함하는, 방법.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    각각의 상기 제1 발광 소자 및 각각의 상기 제2 발광 소자에 전기적 컨택들을 형성하는 단계는,
    각각의 상기 제1 발광 소자 및 제2 발광 소자에 공통 캐소드(cathode) 컨택을 형성하는 단계를 포함하는, 방법.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 제1 본딩층은 유전체 소재를 포함하고, 상기 제3 본딩층은 유전체 소재를 포함하고,
    상기 제1 본딩층을 상기 제3 본딩층에 본딩하는 단계는 압력 및 열을 가하여 상기 제1 본딩층을 상기 제2 본딩층에 직접 본딩시키는 단계를 포함하는, 방법.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 제1 파장은 상기 제2 파장보다 짧고,
    선택적으로 상기 제1 파장은 440nm 이상 490nm 이하, 및/또는
    상기 제2 파장은 500nm 이상 680nm 이하인, 방법.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서,
    상기 제2 발광층 상에 제4 본딩층을 형성하는 단계;
    제3 기판 상에 제3 발광층 - 상기 제3 발광층은 상기 제1 파장과 상이하고 상기 제2 파장과 상이한 제3 파장을 갖는 광을 방출하도록 구성됨 - 을 형성하는 단계;
    상기 제3 발광층 상에 제5 본딩층을 형성하는 단계;
    상기 제5 본딩층을 추가 핸들링 기판에 본딩하는 단계;
    상기 제3 발광층으로부터 상기 제3 기판을 제거하는 단계;
    상기 추가 핸들링 층에 대해 상기 제3 발광층의 반대측 상에서의 상기 제3 발광층 상에 제6 본딩층을 형성하는 단계;
    상기 제4 본딩층을 상기 제6 본딩층에 본딩하는 단계;
    상기 제3 발광층으로부터 상기 추가 핸들링 기판을 제거하는 단계;
    상기 제3 발광층으로부터 제3 발광 소자들의 어레이를 형성하는 단계를 더 포함하고,
    상기 제3 발광 소자들의 어레이는, 상기 발광 소자 어레이 전구체가 서로 이격된 제1 발광 소자들의 어레이, 제2 발광 소자들의 어레이 및 제3 발광 소자들의 어레이를 포함하도록, 상기 제1 발광 소자들의 어레이 및 상기 제2 발광 소자의 어레이에 대해 정렬되는, 방법.
  14. 제13항에 있어서,
    상기 제3 발광층은 복수의 층을 포함하고, 각 층은 3족 질화물을 포함하는, 방법.
  15. 제13항 또는 제14항에 있어서,
    상기 제3 발광 소자들의 어레이를 형성하는 단계는,
    각각의 제3 발광 소자에 대해 제3 메사 구조를 형성하는 단계를 포함하는, 방법.
  16. 제13항 내지 제15항 중 어느 한 항에 있어서,
    상기 제3 발광층을 형성하는 단계는,
    상기 제3 기판 상에 제3 n-타입 반도체층을 형성하는 단계;
    상기 제1 n-타입 반도체층 상에 제3 활성층 - 상기 제3 활성층은 상기 제3 파장의 광을 방출하도록 구성되는 복수의 양자 우물 층을 포함함 - 을 형성하는 단계; 및
    상기 제3 활성층 상에 제3 p-타입 반도체층을 형성하는 단계를 포함하는, 방법.
  17. 발광 소자 어레이 전구체에 있어서,
    제1 발광층 - 상기 제1 발광층은 제1 발광 소자들의 어레이를 포함하고, 각각의 제1 발광 소자는 제1 파장을 갖는 광을 방출하도록 구성됨 - ;
    상기 제1 발광층 상에 제공되는 제1 본딩층;
    상기 제1 본딩층에 본딩되는 제2 본딩층;
    상기 제2 본딩층 상에 제공되는 제2 발광층 - 상기 제2 발광층은 제2 발광 소자들의 어레이를 포함하고, 각각의 제2 발광 소자는 상기 제1 파장과 상이한 제2 파장을 갖는 광을 방출하도록 구성되고, 상기 제2 발광 소자들의 어레이는, 상기 발광 소자 어레이 전구체가 각각의 상기 제1 발광층들 및 제2 발광층들에 평행한 평면에서 서로 측방향으로 이격된 제1 발광 소자들의 어레이 및 제2 발광 소자들의 어레이를 포함하도록, 상기 제1 발광 소자들의 어레이에 대해 정렬됨 - 을 포함하는, 발광 소자 어레이 전구체.
  18. 제17항에 있어서,
    상기 제1 발광층은 복수의 층 - 각 층은 3족 질화물을 포함함 - 을 포함하고, 및/또는
    상기 제2 발광층은 복수의 층 - 각 층은 3족 질화물을 포함함 - 을 포함하는, 발광 소자 어레이 전구체.
  19. 제17항 또는 제18항에 있어서,
    상기 제1 발광층은,
    제1 n-타입 반도체층;
    상기 제1 n-타입 반도체층 상에 제공되는 제1 활성층 - 상기 제1 활성층은 상기 제1 파장의 광을 방출하도록 구성되는 복수의 양자 우물 층들을 포함함 - ; 및
    상기 제1 활성층 상에 제공되는 제1 p-타입 반도체층을 포함하는, 발광 소자 어레이 전구체.
  20. 제17항 내지 제19항 중 어느 한 항에 있어서,
    상기 제1 발광 소자들의 어레이의 각각의 제1 발광 소자는 제1 메사 구조를 포함하는, 발광 소자 어레이 전구체.
  21. 제19항을 인용하는 경우의 제20항에 있어서,
    각각의 제1 메사 구조는 상기 제1 본딩층에 수직하는 방향으로 연장되고, 상기 각각의 제1 메사 구조는 상기 제1 n-타입 반도체층, 상기 제1 활성층, 및 상기 제1 p-타입 반도체층의 일부를 포함하는, 발광 소자 어레이 전구체.
  22. 제17항 내지 제21항 중 어느 한 항에 있어서,
    상기 제2 발광층은,
    상기 제2 기판 상에 제공되는 제2 n-타입 반도체층;
    상기 제2 n-타입 반도체층 상의 제2 활성층 - 상기 제2 활성층은 상기 제2 파장의 광을 방출하도록 구성되는 복수의 양자 우물 층들을 포함함 - ; 및
    상기 제2 활성층 상의 제2 p-타입 반도체층을 포함하는, 발광 소자 어레이 전구체.
  23. 제17항 내지 제22항 중 어느 한 항에 있어서,
    상기 제2 발광 소자들의 어레이의 각각의 제2 발광 소자는 제2 메사 구조를 포함하고,
    각각의 제2 메사 구조들은 상기 제1 본딩층에 수직하는 방향으로 연장되고,
    상기 각각의 제2 메사 구조는 상기 제2 n-타입 반도체층, 상기 제2 활성층, 및 상기 제2 p-타입 반도체층의 일부를 포함하는, 발광 소자 어레이 전구체.
  24. 제17항 내지 제23항 중 어느 한 항에 있어서,
    각각의 상기 제1 발광 소자들 및 제2 발광 소자들과 전기적으로 접촉하도록 구성되는 공통 캐소드 컨택을 더 포함하는, 발광 소자 어레이 전구체.
  25. 제17항 내지 제24항 중 어느 한 항에 있어서,
    상기 제1 본딩층은 유전체 소재를 포함하고, 상기 제2 본딩층은 유전체 소재를 포함하는, 발광 소자 어레이 전구체.
  26. 제17항 내지 제25항 중 어느 한 항에 있어서,
    상기 제2 발광층 상에 제공되는 제3 본딩층;
    상기 제3 본딩층에 본딩되는 제4 본딩층;
    상기 제4 본딩층 상에 제공되는 제3 발광층 - 상기 제3 발광층은 제3 발광 소자들의 어레이를 포함하고, 각각의 제3 발광 소자는 상기 제1 파장 및 제2 파장과 상이한 제3 파장을 갖는 광을 방출하도록 구성되고, 상기 제3 발광 소자들의 어레이는, 상기 발광 소자 어레이 전구체가 각각의 상기 제1 발광층들, 제2 발광층들 및 제3 발광층들에 평행한 평면에서 서로 측방향으로 이격된 제1 발광 소자들의 어레이, 제2 발광 소자들의 어레이 및 제3 발광 소자들의 어레이를 포함하도록, 상기 제1 발광 소자들의 어레이 및 상기 제2 발광 소자들의 어레이에 대해 정렬됨 - 을 더 포함하는, 발광 소자 어레이 전구체.
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