KR20230028452A - 저-k 유전체 막들을 증착하기 위한 시스템들 및 방법들 - Google Patents

저-k 유전체 막들을 증착하기 위한 시스템들 및 방법들 Download PDF

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KR20230028452A
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강 에스. 임
이준 리우
리-쿤 시아
루이통 시옹
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Abstract

실리콘-및-탄소-함유 재료를 형성하는 예시적인 방법들은, 반도체 프로세싱 챔버의 프로세싱 구역 내로 실리콘-산소-및-탄소-함유 전구체를 유동시키는 단계를 포함할 수 있다. 기판은 반도체 프로세싱 챔버의 프로세싱 구역 내에 하우징될 수 있다. 방법들은 실리콘-및-탄소-함유 전구체의 프로세싱 구역 내에 플라즈마를 형성하는 단계를 포함할 수 있다. 플라즈마는 15 MHz 미만(예를 들어, 13.56 MHz)의 주파수에서 형성될 수 있다. 방법들은 기판 상에 실리콘-및-탄소-함유 재료를 증착하는 단계를 포함할 수 있다. 증착 직후의 실리콘-및-탄소-함유 재료는 약 3.5 이하의 유전 상수 및 약 3 Gpa 초과의 경도를 특징으로 할 수 있다.

Description

저-K 유전체 막들을 증착하기 위한 시스템들 및 방법들
관련 출원들에 대한 상호 참조문헌
[0001] 본 출원은, 2020년 6월 29일에 출원되고 발명의 명칭이 "SYSTEMS AND METHODS FOR DEPOSITING LOW-K DIELECTRIC FILMS"인 미국 특허 출원 제16/914,960호를 우선권으로 주장하며, 이로써 상기 출원은 그 전체가 참조문헌으로 포함된다.
기술분야
[0002] 본 기술은 증착 프로세스들 및 챔버들에 관한 것이다. 더욱 구체적으로, 본 기술은 UV 처리들을 활용하지 않을 수 있는 저-k 막들을 생성하는 방법들에 관한 것이다.
[0003] 집적 회로들은 기판 표면들 상에 복잡하게 패턴화된 재료 층들을 생성하는 프로세스들에 의해서 가능하다. 기판 상에 패터닝된 재료를 생성하는 것은 재료를 형성 및 제거하기 위한 제어된 방법들을 필요로 한다. 재료 특성들은 디바이스가 어떻게 동작하는지에 영향을 미칠 수 있고, 또한 막들이 서로에 대해 어떻게 제거되는지에 영향을 미칠 수 있다. 플라즈마-강화 증착은 소정의 특성들을 갖는 막들을 생성할 수 있다. 형성되는 많은 막들은 적합한 특성들을 제공하기 위해 막의 재료 특성들을 조정 또는 향상시키기 위한 추가적인 프로세싱을 필요로 한다.
[0004] 따라서, 고품질 디바이스들 및 구조물들을 생산하는 데 사용될 수 있는 개선된 시스템들 및 방법들에 대한 요구가 존재한다. 이러한 및 다른 요구들은 본 기술에 의해 해결된다.
[0005] 실리콘-산소-및-탄소-함유 재료를 형성하는 예시적인 방법들은 반도체 프로세싱 챔버의 프로세싱 구역 내로 실리콘-산소-및-탄소-함유 전구체를 유동시키는 단계를 포함할 수 있다. 기판은 반도체 프로세싱 챔버의 프로세싱 구역 내에 하우징될 수 있다. 방법들은 실리콘-산소-및-탄소-함유 전구체의 프로세싱 구역 내에 플라즈마를 형성하는 단계를 포함할 수 있다. 플라즈마는 15 MHz 미만(예를 들어, 13.56 MHz)의 주파수에서 형성될 수 있다. 방법들은 기판 상에 실리콘-산소-및-탄소-함유 재료를 증착하는 단계를 포함할 수 있다. 증착 직후(as-deposited) 실리콘-산소-및-탄소-함유 재료는 3.0 내지 3.3 범위의 유전 상수, 및 3.5 GPa 내지 6.0 GPa 범위의 경도를 특징으로 할 수 있다.
[0006] 일부 실시예들에서, 실리콘-산소-및-탄소-함유 전구체는 산소를 포함할 수 있다. 실리콘-및-탄소-함유 전구체는 1 초과의 탄소-대-실리콘 비율을 특징으로 할 수 있다. 플라즈마는 15 MHz 미만의 주파수에서 형성될 수 있다. 증착되는 실리콘-산소-및-탄소-함유 재료는 3.5 미만(예를 들어, 3.0 내지 3.3)의 유전 상수를 특징으로 할 수 있다. 증착 직후의 실리콘-및-탄소-함유 재료는 약 3.5 Gpa 이상의 경도를 특징으로 할 수 있다. 증착 직후의 실리콘-및-탄소-함유 재료는 약 5 Gpa 이상의 영률을 특징으로 할 수 있다. 증착 직후의 실리콘-및-탄소-함유 재료는 약 3% 이하(예를 들어, 1.5% 내지 2.25%)의 메틸 혼입을 특징으로 할 수 있다. 증착 직후의 실리콘-및-탄소-함유 재료는, 0.15% 내지 0.3% 범위에 있는, 총 실리콘 결합들에 대한 Si-C-Si 결합들의 백분율을 특징으로 할 수 있다.
[0007] 본 기술의 일부 실시예들은 실리콘-및-탄소-함유 재료를 형성하는 방법들을 포함할 수 있다. 방법들은, 반도체 프로세싱 챔버의 프로세싱 구역 내에 증착 전구체를 제공하는 단계를 포함할 수 있으며, 여기서, 기판은 반도체 프로세싱 챔버의 프로세싱 구역 내에 하우징되며, 증착 전구체는 하기 화학식 1에 의해 특징된다:
[화학식 1]
Figure pct00001
[화학식 1에서,
R1은 C1-C6 알킬 기, 예컨대, -CH3, -CH2CH3, -CH2CH2CH3, -CH2CH2CH2CH3, -CH2CH2CH2CH2CH3, 또는 -CH2CH2CH2CH2CH2CH3을 포함할 수 있으며,
R2는 C1-C6 알킬 기, 예컨대, -CH3, -CH2CH3, -CH2CH2CH3, -CH2CH2CH2CH3, -CH2CH2CH2CH2CH3, 또는 -CH2CH2CH2CH2CH2CH3을 포함할 수 있으며,
R3는 -OCH3, -CH3, -H, -(CH2)nCH3, -O(CH2)nCH3, -CH=CH2,-CH2-CH2-(CH2CH3)2, 또는 -CH2-CH(CH3)2를 포함할 수 있으며,
R4는 -OCH3, -CH3, -H, -(CH2)nCH3, -O(CH2)nCH3, -CH=CH2, -CH2-CH2-(CH2CH3)2, 또는 -CH2-CH(CH3)2를 포함할 수 있음].
방법은 증착 전구체의 프로세싱 구역 내에 플라즈마를 형성하는 단계를 포함할 수 있다. 플라즈마는 15 MHz 미만의 주파수에서 형성될 수 있다. 방법들은 기판 상에 실리콘-및-탄소-함유 재료를 증착하는 단계를 포함할 수 있다. 증착 직후의 실리콘-및-탄소-함유 재료는 3.5 미만의 유전 상수 및 3.5 GPa 내지 6.0 GPa 범위의 경도를 특징으로 할 수 있다.
[0008] 일부 실시예들에서, 증착 전구체는 약 3 이상의 탄소 대 실리콘의 비율을 특징으로 할 수 있다. 증착 전구체는 약 1.5 이상의 산소 대 실리콘의 비율을 특징으로 할 수 있다. 증착 직후의 실리콘-및-탄소-함유 재료는 약 3.5 이하의 유전 상수를 특징으로 할 수 있다. 증착 직후의 실리콘-및-탄소-함유 재료는 약 3 Gpa 이상의 경도를 특징으로 할 수 있다. 증착 직후의 실리콘-및-탄소-함유 재료는 약 5 Gpa 이상의 영률을 특징으로 할 수 있다. 증착 직후의 실리콘-및-탄소-함유 재료는 약 3% 이하의 메틸 혼입을 특징으로 할 수 있다. 증착 직후의 실리콘-및-탄소-함유 재료는, 0.15% 내지 0.3%의 범위에 있는, 총 실리콘 결합들에 대한 Si-C-Si 결합들의 백분율을 특징으로 할 수 있다.
[0009] 본 기술의 일부 실시예들은 실리콘-및-탄소-함유 재료를 형성하는 방법들을 포함할 수 있다. 방법들은, 반도체 프로세싱 챔버의 프로세싱 구역 내로 실리콘-및-탄소-및-산소-함유 전구체를 유동시키는 단계를 포함할 수 있다. 기판은 반도체 프로세싱 챔버의 프로세싱 구역 내에 하우징될 수 있다. 방법들은 실리콘-및-탄소-및-산소-함유 전구체의 프로세싱 구역 내에 플라즈마를 형성하는 단계를 포함할 수 있다. 플라즈마는 15 MHz 미만의 주파수에서 형성될 수 있다. 방법들은 기판 상에 실리콘-및-탄소-함유 재료를 증착하는 단계를 포함할 수 있다. 증착 직후의 실리콘-및-탄소-함유 재료는 3.5 미만의 유전 상수를 특징으로 할 수 있다.
[0010] 일부 실시예들에서, 증착 직후의 실리콘-및-탄소-함유 재료는 약 3 Gpa 이상의 경도를 특징으로 한다. 증착 직후의 실리콘-및-탄소-함유 재료는 약 5 Gpa 이상의 영률을 특징으로 할 수 있다. 증착 직후의 실리콘-및-탄소-함유 재료는 약 3% 이하의 메틸 혼입을 특징으로 할 수 있다. 증착 직후의 실리콘-및-탄소-함유 재료는, 0.15% 내지 0.3%의 범위에 있는, 총 실리콘 결합들에 대한 Si-C-Si 결합들의 백분율을 특징으로 할 수 있다.
[0011] 그러한 기술은 기존 시스템들 및 기술들에 비해 다수의 이점들을 제공할 수 있다. 예를 들어, 더 높은 주파수 전력을 활용하는 것은 증착 특성들을 개선할 수 있다. 추가적으로, 저-k 형성을 단일-챔버 프로세스로 감소시키는 것은 생산 비용들, 소유 비용, 및 생산 대기 시간들을 감소시킬 수 있다. 이들 및 다른 실시예들은, 이들의 장점들 및 특징들 중 다수와 함께, 하기 설명 및 첨부된 도면들과 함께 더욱 상세히 설명된다.
[0012] 개시된 기술의 성질 및 장점들의 추가의 이해는 본 명세서의 나머지 부분들 및 도면들을 참조함으로써 실현될 수 있다.
[0013] 도 1은 본 기술의 일부 실시예들에 따른 예시적인 프로세싱 시스템의 상부 평면도를 도시한다.
[0014] 도 2는 본 기술의 일부 실시예들에 따른 예시적인 플라즈마 시스템의 개략적인 단면도를 도시한다.
[0015] 도 3은 본 기술의 일부 실시예들에 따른 예시적인 반도체 프로세싱 방법의 동작들을 도시한다.
[0016] 도면들 중 여러 도면들은 개략도들로서 포함된다. 도면들은 예시적인 목적들을 위한 것이며, 실척인 것으로 구체적으로 언급되지 않는 한, 실척인 것으로 간주되지 않아야 한다는 것이 이해되어야 한다. 추가적으로, 개략도들로서, 도면들은 이해를 돕기 위해 제공되며, 현실적인 표현들과 비교하여 모든 양상들 또는 정보를 포함하는 것은 아닐 수 있으며, 예시적인 목적들을 위해 과장된 자료를 포함할 수 있다.
[0017] 첨부된 도면들에서, 유사한 컴포넌트들 및/또는 특징들은 동일한 참조 라벨을 가질 수 있다. 추가로, 동일한 타입의 다양한 컴포넌트들은, 참조 라벨 이후에 유사한 컴포넌트들 사이를 구별하는 문자에 의해 구별될 수 있다. 제1 참조 라벨만이 본 명세서에서 사용되는 경우, 설명은 문자에 관계 없이 동일한 제1 참조 라벨을 갖는 유사한 컴포넌트들 중 임의의 컴포넌트에 적용가능하다.
[0018] 백 엔드 오브 라인(back-end-of-line) 반도체 프로세싱 동안, 듀얼-다마신(dual-damascene) 구조들과 같은 구조들이 금속화를 가능하게 하기 위해 생성될 수 있다. 이러한 구조들은, 프로세싱 및 제거될 수 있는, 마스킹 및 저-k 막들을 활용하는 몇몇 프로세싱 단계들로 생성될 수 있다. 제거는 제거를 위한 재료들의 일정량의 물리적 마모를 포함하는 화학적-기계적 프로세스들로 수행될 수 있다. 저-k 막들은 비교적 더 낮은 경도 및 인장 모듈러스를 특징으로 할 수 있는데, 이는 연마 동안의 높은 전단 응력들이 저-k 막들을 균열시키고 디바이스 고장을 초래할 수 있기 때문에, 연마 동안 이들의 유효성을 제한할 수 있다. 더 낮은 k 값들을 유지하면서 경도를 개선하기 위해, 많은 종래의 기술들은 막들의 경도를 개선하기 위해 UV 경화와 같은 추가적인 프로세싱 단계들을 포함하도록 강제된다. 이러한 추가적인 프로세스들은 처리량을 크게 감소시킬 수 있고, 종종 툴 상에 추가적인 프로세싱 챔버들을 필요로 할 수 있다.
[0019] 본 기술은, 증착될 때, 더 높은 경도를 특징으로 할 수 있는, 저-k 막들을 제공하여 이러한 문제들을 극복할 수 있다. 특정 산소-대-탄소 비율들에 의해 특성화되는 특정 전구체들을 사용하여 더 높은 온도에서 증착을 수행함으로써, 감소된 유전 상수를 유지하기 위해 탄소 모이어티들의 요구되는 비율들을 유지하면서, 막 내의 실리콘-및-산화물 결합을 증가시킬 수 있다. 이는, 프로세싱 동안 요구되는 동작들의 수를 또한 감소시키면서, 모듈러스(modulus) 및 경도(hardness)에 따라 유전 상수가 증가하는 자연적인 경향(natural tendency)을 극복할 수 있다. 특히, 본 기술은, 경도를 개선하기 위해 UV 노출, 플라즈마 처리, 또는 후-처리를 위한 다른 프로세싱 동작들을 포함하는, 증착 후 후속 프로세싱을 사용하지 않을 수 있다.
[0020] 나머지 개시내용은 개시된 기술을 활용하는 특정 증착 프로세스들을 일상적으로 식별할 것이지만, 시스템들 및 방법들은 다른 증착 및 세정 챔버들뿐만 아니라 설명된 챔버들에서 발생할 수 있는 프로세스들에도 동일하게 적용가능하다는 것이 쉽게 이해될 것이다. 따라서, 이 기술은 이러한 특정 증착 프로세스들 또는 챔버들과 함께 사용하는 것만큼 제한적인 것으로 간주되지 않아야 한다. 본 개시내용은, 본 기술의 실시예들에 따른 추가적인 세부사항들이 설명되기 전에, 본 기술의 실시예들에 따른 증착 프로세스들을 수행하는 데 사용될 수 있는 하나의 가능한 시스템 및 챔버를 논의할 것이다.
[0021] 도 1은 실시예들에 따른, 증착, 에칭, 베이킹, 및 경화 챔버들의 프로세싱 시스템(100)의 일 실시예의 상부 평면도를 도시한다. 도면에서, 한 쌍의 전방 개방 통합 포드(102)들은 로봇 암(104)들에 의해 수용되고, 탠덤 섹션(109a 내지 109c)들에 포지셔닝된, 기판 프로세싱 챔버(108a 내지 108f)들 중 하나 내로 배치되기 전에 저압 홀딩 영역(106) 내에 배치되는 다양한 사이즈들의 기판들을 공급한다. 제2 로봇 암(110)은 기판 웨이퍼들을 홀딩 영역(106)으로부터 기판 프로세싱 챔버들(108a 내지 108f)로 그리고 역으로 이송하는 데 사용될 수 있다. 각각의 기판 프로세싱 챔버(108a 내지 108f)는, 플라즈마-강화 화학 기상 증착, 원자층 증착, 물리 기상 증착, 에칭, 사전-세정, 탈기, 배향, 및 어닐링, 애싱 등을 포함하는 다른 기판 프로세스들에 부가하여, 본원에서 설명되는 반도체 재료들의 스택들의 형성을 포함하는 다수의 기판 프로세싱 동작들을 수행하도록 설비될 수 있다.
[0022] 기판 프로세싱 챔버(108a 내지 108f)들은 기판 상에 유전체 또는 다른 막을 증착, 어닐링, 경화, 및/또는 에칭하기 위한 하나 이상의 시스템 컴포넌트들을 포함할 수 있다. 일 구성에서, 2개의 쌍들의 프로세싱 챔버들(예를 들어, 108c 및 108d, 및 108e 및 108f)은 기판 상에 유전체 재료를 증착하는 데 사용될 수 있으며, 제3 쌍의 프로세싱 챔버들(예를 들어, 108a 및 108b)은 증착된 유전체를 에칭하는 데 사용될 수 있다. 다른 구성에서, 모든 3개의 쌍들의 챔버들(예를 들어, 108a 내지 108f)은 기판 상에 교번하는 유전체 막들의 스택들을 증착하도록 구성될 수 있다. 설명된 프로세스들 중 임의의 하나 이상의 프로세스들은 상이한 실시예들에서 도시된 제작 시스템으로부터 분리된 챔버들에서 수행될 수 있다. 유전체 막들을 위한 증착, 에칭, 어닐링, 및 경화 챔버들의 추가적인 구성들이 시스템(100)에 의해 고려된다는 것이 인지될 것이다.
[0023] 도 2는 본 기술의 일부 실시예들에 따른 예시적인 플라즈마 시스템(200)의 개략적인 단면도를 도시한다. 플라즈마 시스템(200)은, 상기에서 설명된 탠덤 섹션(109)들 중 하나 이상에 피팅될 수 있고 본 기술의 실시예들에 따른 및 하기에서 추가로 설명될 수 있는 바와 같은 덮개 스택 컴포넌트(lid stack component)들을 포함할 수 있는, 한 쌍의 프로세싱 챔버(108)들을 예시할 수 있다. 플라즈마 시스템(200)은 일반적으로, 프로세싱 구역(220A 및 220B)들의 쌍을 정의하는, 측벽(212)들, 최하부 벽(216), 및 내부 측벽(201)을 갖는 챔버 바디(202)를 포함할 수 있다. 프로세싱 구역(220A 및 220B)들 각각은 유사하게 구성될 수 있고, 동일한 컴포넌트들을 포함할 수 있다.
[0024] 예를 들어, 프로세싱 구역(220B) ― 프로세싱 구역(220B)의 컴포넌트들이 프로세싱 구역(220A)에 또한 포함될 수 있음 ―은, 플라즈마 시스템(200)의 최하부 벽(216)에 형성된 통로(222)를 통해 프로세싱 구역에 배치된 페데스탈(pedestal)(228)을 포함할 수 있다. 페데스탈(228)은, 바디 부분과 같은, 페데스탈의 노출된 표면 상에 기판(229)을 지지하도록 구성된 가열기를 제공할 수 있다. 페데스탈(228)은, 원하는 프로세스 온도로 기판 온도를 가열 및 제어할 수 있는, 가열 엘리먼트(232)들, 예를 들어 저항식 가열 엘리먼트들을 포함할 수 있다. 페데스탈(228)은 또한, 원격 가열 엘리먼트, 예컨대 램프 어셈블리, 또는 임의의 다른 가열 디바이스에 의해 가열될 수 있다.
[0025] 페데스탈(228)의 바디는 플랜지(flange)(233)에 의해 스템(stem)(226)에 커플링될 수 있다. 스템(226)은 페데스탈(228)을 전력 아웃렛(power outlet) 또는 전력 박스(power box)(203)와 전기적으로 커플링시킬 수 있다. 전력 박스(203)는, 프로세싱 구역(220B) 내의 페데스탈(228)의 높이(elevation) 및 이동을 제어하는 구동 시스템을 포함할 수 있다. 스템(226)은 또한, 페데스탈(228)에 전력을 제공하기 위한 전력 인터페이스들을 포함할 수 있다. 전력 박스(203)는 또한, 전력 및 온도 표시기들을 위한 인터페이스들, 예컨대, 열전대 인터페이스를 포함할 수 있다. 스템(226)은 전력 박스(203)와 분리 가능하게 커플링되도록 구성된 베이스 어셈블리(238)를 포함할 수 있다. 전력 박스(203) 위에 원주 링(circumferential ring)(235)이 도시된다. 일부 실시예들에서, 원주 링(235)은, 전력 박스(203)의 상부 표면과 베이스 어셈블리(238) 사이에 기계적 인터페이스를 제공하도록 구성된 기계적 스톱(mechanical stop) 또는 랜드(land)로서 구성되는 쇼울더(shoulder)일 수 있다.
[0026] 로드(230)는 프로세싱 구역(220B)의 최하부 벽(216)에 형성된 통로(224)를 통해 포함될 수 있고, 페데스탈(228)의 바디를 통해 배치된 기판 리프트 핀(261)들을 포지셔닝하는 데 활용될 수 있다. 기판 리프트 핀(261)들은 기판 이송 포트(260)를 통해 프로세싱 구역(220B) 내외로 기판(229)을 이송하기 위해 활용되는 로봇을 이용한 기판(229)의 교환을 가능하게 하기 위해, 기판(229)을 페데스탈로부터 선택적으로 이격시킬 수 있다.
[0027] 챔버 덮개(204)는 챔버 바디(202)의 최상단 부분과 커플링될 수 있다. 덮개(204)는 덮개(204)에 커플링된 하나 이상의 전구체 분배 시스템(208)들을 수용할 수 있다. 전구체 분배 시스템(208)은, 반응물 및 세정 전구체들을 이중-채널 샤워헤드(218)를 통해 프로세싱 구역(220B) 내로 전달할 수 있는 전구체 유입 통로(240)를 포함할 수 있다. 이중-채널 샤워헤드(218)는, 페이스플레이트(faceplate)(246)의 중간에 배치된 차단 플레이트(blocker plate)(244)를 갖는 환형 베이스 플레이트(248)를 포함할 수 있다. 무선 주파수("RF") 소스(265)가 이중 채널 샤워헤드(218)와 커플링될 수 있으며, 이는 이중 채널 샤워헤드(218)의 페이스플레이트(246)와 페데스탈(228) 사이에 플라즈마 구역을 생성하는 것을 가능하게 하기 위해 이중 채널 샤워헤드(218)에 전력을 공급할 수 있다. 이중 채널 샤워헤드(218) 및/또는 페이스플레이트(246)는, 전구체 분배 시스템(208)으로부터 프로세싱 구역(220A 및/또는 220B)들로의 전구체들의 유동을 허용하기 위한 하나 이상의 개구들을 포함할 수 있다. 일부 실시예들에서, 개구들은 직선형 개구들 및 원뿔형 개구들 중 적어도 하나를 포함할 수 있다. 일부 실시예들에서, RF 소스는, 플라즈마 생성을 가능하게 하기 위해, 챔버 바디(202)의 다른 부분들, 예컨대, 페데스탈(228)과 커플링될 수 있다. RF 전력이 덮개(204)로 전도되는 것을 방지하기 위해, 유전체 아이솔레이터(dielectric isolator)(258)가 덮개(204)와 이중-채널 샤워헤드(218) 사이에 배치될 수 있다. 섀도우 링(shadow ring)(206)이 페데스탈(228)과 맞물리는 페데스탈(228)의 주변부 상에 배치될 수 있다.
[0028] 동작 동안 환상 베이스 플레이트(248)를 냉각시키기 위해, 전구체 분배 시스템(208)의 환상 베이스 플레이트(248)에 선택적인 냉각 채널(247)이 형성될 수 있다. 베이스 플레이트(248)가 미리 정의된 온도로 유지될 수 있도록, 물, 에틸렌 글리콜, 가스 등과 같은 열 전달 유체가 냉각 채널(247)을 통해 순환될 수 있다. 프로세싱 구역(220B) 내의 프로세싱 환경에 대한 측벽들(201, 212)의 노출을 방지하기 위해, 라이너 어셈블리(227)가 프로세싱 구역(220B) 내에서 챔버 바디(202)의 측벽들(201, 212)에 매우 근접하게 배치될 수 있다. 라이너 어셈블리(227)는, 프로세싱 구역(220B)으로부터 가스들 및 부산물들을 배기하고 프로세싱 구역(220B) 내의 압력을 제어하도록 구성되는 펌핑 시스템(264)에 커플링될 수 있는 원주형 펌핑 공동(225)을 포함할 수 있다. 복수의 배기 포트들(231)이 라이너 어셈블리(227) 상에 형성될 수 있다. 배기 포트(231)들은, 시스템(200) 내의 프로세싱을 촉진하는 방식으로, 프로세싱 구역(220B)으로부터 원주형 펌핑 공동(225)으로의 가스들의 유동을 허용하도록 구성될 수 있다.
[0029] 도 3은 본 기술의 일부 실시예들에 따른 예시적인 반도체 프로세싱 방법(300)의 동작들을 도시한다. 방법은, 상기에서 설명된 프로세싱 시스템(200)뿐만 아니라 플라즈마 증착이 수행될 수 있는 임의의 다른 챔버를 포함하는, 다양한 프로세싱 챔버들에서 수행될 수 있다. 방법(300)은 다수의 선택적인 동작들을 포함할 수 있으며, 이는 본 기술에 따른 방법들의 일부 실시예들과 구체적으로 연관될 수 있거나 연관되지 않을 수 있다.
[0030] 방법(300)은, 재료의 저-k 및 고-경도 특성들을 달성하기 위해 증착후 처리(예를 들어, UV 경화)를 필요로 하지 않으면서 기판 상에 증착 직후 저-k, 고경도의 실리콘-산소-및-탄소-함유 재료들을 형성하는 PECVD 프로세싱 동작들을 포함할 수 있다. 방법은 방법(300)의 개시 전에 선택적인 동작들을 포함할 수 있거나, 방법은 저-k, 고-경도 재료의 증착 후에 추가적인 동작들을 포함할 수 있다. 도 3에 도시된 바와 같은 방법(300)은, 동작(305)에서, 하나 이상의 전구체들을 프로세싱 챔버 내로 유동시키는 단계를 포함할 수 있으며, 이는, 전구체 또는 전구체들을, 예를 들어, 구역(220)과 같은, 기판이 하우징될 수 있는 챔버의 프로세싱 구역 내로 전달할 수 있다.
[0031] 일부 실시예들에서, 전구체는 저-k, 고-경도 실리콘-산소-및-탄소-함유 재료를 생성하기 위한 실리콘-산소-및-탄소-함유 전구체이거나 이를 포함할 수 있다. 전구체들은 캐리어 가스들 및/또는 하나 이상의 산소 가스와 같은 추가적인 전구체들의 전달을 포함할 수 있거나 포함하지 않을 수 있다. 일부 실시예들에서, 증착 전구체는 단일 실리콘-산소-및-탄소-함유 증착 전구체를 사용할 수 있다. 캐리어 가스, 예컨대 불활성 전구체가 증착 전구체와 함께 전달될 수 있지만, 증착 전구체와 반응하여 증착 생성물들을 생성하도록 의도된 추가적인 전구체들은 사용되지 않을 수 있다. 예시적인 캐리어 가스들은 헬륨 및 질소(N2) 중 적어도 하나를 포함할 수 있다.
[0032] 증착 전구체들은 Si-O 결합들 및 Si-C 결합들을 갖는 전구체들을 포함할 수 있고, 선형 전구체들, 분지형 전구체들, 사이클릭 전구체들, 또는 임의의 수의 추가적인 전구체들을 포함할 수 있다. 일부 실시예들에서, 전구체들은 탄소 및/또는 산소 대 실리콘의 특정 비율들을 특징으로 할 수 있다. 예를 들어, 일부 실시예들에서, 탄소 또는 산소 대 실리콘의 비율은 약 1 이상일 수 있고, 약 1.5 이상, 약 2 이상, 약 2.5 이상, 약 3 이상, 약 3.5 이상, 약 4 이상 또는 그 초과일 수 있다. 실리콘에 비해 탄소 또는 산소의 양을 증가시킴으로써, 잔류 모이어티들 또는 분자들의 막 내의 추가적인 혼입이 증가될 수 있다. 이는 아래에서 추가로 설명될 바와 같이, 재료 특성들을 개선할 뿐만 아니라 유전 상수를 낮출 수 있다.
[0033] 상기의 특정 실시예의 설명에서, 실리콘-산소-및-탄소-함유 증착 전구체는, 중심 실리콘 원자, 및 중심 실리콘에 결합된 적어도 하나의 메틸 기 및 적어도 하나의 메톡시 기를 갖는 것으로 특정되었다. 이러한 메틸-메톡시-실록산 전구체들의 특정 예들은 DMDMOS, TMMOS, 및 MTMOS를 포함한다. 본 기술은 상기에 열거된 특정 전구체 예들을 대체하거나 또는 보완할 수 있는 추가적인 증착 전구체들의 사용을 고려한다. 이러한 추가적인 전구체들은 적어도 하나의 실리콘 원자, 적어도 하나의 실리콘-및-알킬 기 결합, 및 적어도 하나의 실리콘-및-알콕시 기 결합을 포함할 수 있다. 예컨대, 단일 실리콘 원자가 존재하는 일부 예들에서, 알킬 기 및 알콕시 기 둘 모두는 동일한 실리콘 원자에 결합된다. 추가적인 예들에서, 적어도 하나의 실리콘 원자는 적어도 하나의 실리콘-및-알킬 기 결합들을 가지며, 적어도 하나의 다른 실리콘 원자는 적어도 하나의 실리콘-및-알콕시 기 결합을 갖는다. 상기에서 설명된 DMDMOS, TMMOS, 및 MTMOS 전구체들은 알킬 기로서 메틸 기들을 갖고, 알콕시 기들로서 메톡시 기들을 갖는다. 추가적인 전구체들은, 하나 이상의 메틸 기들에 추가하여 또는 하나 이상의 메틸 기들 대신에, 알킬 기들, 예컨대, 에틸, 프로필, 부틸, 펜틸, 및/또는 헥실 기들을 가질 수 있다. 유사하게, 추가적인 전구체들은, 하나 이상의 메톡시 기들에 추가하여 또는 하나 이상의 메톡시 기들 대신에, 알콕시 기들, 예컨대, 에톡시, 프로폭시, 부톡시, 펜톡시, 및/또는 헥스옥시 기들을 가질 수 있다. 예시적인 증착 전구체들의 추가적인 실시예들은, 하기 화학식 1을 갖는 것들을 포함할 수 있다:
[화학식 1]
Figure pct00002
[화학식 1에서,
R1은 C1-C6 알킬 기, 예컨대, -CH3, -CH2CH3, -CH2CH2CH3, -CH2CH2CH2CH3, -CH2CH2CH2CH2CH3, 또는 -CH2CH2CH2CH2CH2CH3을 포함할 수 있으며,
R2는 C1-C6 알킬 기, 예컨대, -CH3, -CH2CH3, -CH2CH2CH3, -CH2CH2CH2CH3, -CH2CH2CH2CH2CH3, 또는 -CH2CH2CH2CH2CH2CH3을 포함할 수 있으며,
R3은 -OCH3, -CH3, -H, -(CH2)nCH3, -O(CH2)nCH3, -CH=CH2,-CH2-CH2-(CH2CH3)2, 또는 -CH2-CH(CH3)2를 포함할 수 있으며, 여기서, n은 1 내지 5이며,
R4는 -OCH3, -CH3, -H, -(CH2)nCH3, -O(CH2)nCH3, -CH=CH2, -CH2-CH2-(CH2CH3)2, 또는 -CH2-CH(CH3)2를 포함할 수 있으며, 여기서, n은 1 내지 5임].
[0034] 본 방법들의 실시예들은, 화학식 1에 의해 설명되는 하나 이상의 증착 전구체들로부터 제조된 플라즈마 유출물로부터 재료를 형성하는 단계를 포함한다. 형성되는 재료는 실리콘-산소-및-탄소-함유 재료, 예컨대 탄소-도핑된 실리콘 산화물일 수 있다. 플라즈마 유출물을 형성하고 본 실리콘-산소-및-탄소-함유 재료들을 기판 상에 증착하는 데 사용될 수 있는 실리콘-산소-및-탄소-함유 전구체들의 추가적인 예들이 하기에 제공된다. 이들 예시적인 전구체들은 단일 전구체로서 제공될 수 있거나, 플라즈마 유출물을 형성하는 증착 전구체를 제조하기 위해 2개 이상의 전구체들로서 조합될 수 있다:
Figure pct00003
Figure pct00004
Figure pct00005
[0035] 언급된 전구체들 중 임의의 전구체가 사용될 수 있지만, 일부 실시예들에서, 전구체들은 더 높은 경도 값들을 가능하게 하기 위해 약 4:1 이하의 탄소-대-산소 비를 특징으로 할 수 있다. 예를 들어, 일부 실시예들에서, 전구체는, 약 3:1 이하, 약 2:1 이하, 약 4:3 이하, 또는 그 미만의 탄소-대-산소 비를 특징으로 할 수 있다. 선택적으로, 형성되는 막 내에서 산소 대 탄소의 비율을 추가로 조정 또는 유지하기 위해, 추가적인 양의 산소가 실리콘 전구체와 함께 유동될 수 있다. 동작(310)에서, 예컨대, 프로세싱 구역(220) 내에 플라즈마를 생성하기 위해 페이스플레이트에 RF 전력을 제공함으로써, 프로세싱 구역 내에 전구체들의 플라즈마가 생성될 수 있지만, 플라즈마를 생성할 수 있는 임의의 다른 프로세싱 챔버가 유사하게 사용될 수 있다. 플라즈마는 이전에 설명된 주파수들 중 임의의 주파수에서 생성될 수 있고, 15 MHz(예를 들어, 13.56 MHz) 미만의 주파수에서 생성될 수 있다. 더 높은 주파수가 사용될 수 있지만, 일부 실시예들에서, 더 낮은 주파수의 플라즈마 생성은, 더 높은 플라즈마 주파수 동작들과 달리, 프로세싱 동안 탄소의 제거를 가능하게 할 수 있다.
[0036] 상기에서 언급된 바와 같이, 플라즈마 유출물은, 저-k 및 고-경도를 갖는 증착 직후의 재료를 가능하게 하기 위해, 가열된 기판에 도입될 수 있다. 증착은 약 300℃ 이상의 기판 온도들에서 수행될 수 있으며, 이는 막으로부터의 탄소의 방출뿐만 아니라 재료 네트워크 내의 실리콘 및 산소 사슬들의 가교를 개선할 수 있다. 하기에서 추가로 설명되는 바와 같이, 일부 탄소 양상들은 막에 유익할 수 있지만, 다른 탄소 양상들은 생성되는 재료에 덜 유익할 수 있다. 따라서, 증착 온도를 증가시킴으로써, 막 특성들이 개선될 수 있다. 결과적으로, 일부 실시예들에서, 증착들은 약 350℃ 이상, 약 375℃ 이상, 약 400℃ 이상, 약 425℃ 이상, 약 450℃ 이상, 약 475℃ 이상, 약 500℃ 이상, 또는 그 초과의 기판 온도들에서 일어날 수 있다. 특히, 산소 혼입에 비해 감소된 탄소 혼입을 특징으로 하는 전구체들의 경우, 더 높은 온도는 실리콘-및-산소 결합에 비해 더 약한 Si-C-Si 결합들을 파괴하는 것을 가능하게 할 수 있으며, 이는 막 내의 탄소 혼입을 감소시키고 종래의 막들에 비해 증가된 경도를 제공할 수 있다. 하기에서 설명되는 바와 같이, 이는 막에 대한 더 낮은 유전 상수를 유지하기 위해 탄소 혼입의 양을 유지하도록 제어될 수 있다.
[0037] 동작(315)에서, 플라즈마에서 형성된 재료가 기판 상에 증착될 수 있으며, 이는 실리콘-산소-및-탄소-함유 재료를 생성할 수 있다. 일부 실시예들에서, 증착률은 500 Å/분을 초과할 수 있고, 약 700 Å/분 이상, 약 1,000 Å/분 이상, 약 1,200 Å/분 이상, 약 1,400 Å/분, 약 1,600 Å/분 이상, 약 1,800 Å/분 이상, 약 2,000 Å/분 이상의 증착률로 증착될 수 있다. 충분한 두께까지의 증착 후에, 많은 종래의 프로세스들은 이후에, UV 처리 또는 다른 증착-후 처리와 같은 처리를 수행하기 위해 기판을 제2 챔버로 이송할 수 있다. 이는 처리량을 감소시킬 수 있고, 처리를 수행하기 위해 추가적인 챔버 또는 툴을 필요로 함으로써 생산 비용을 증가시킬 수 있다. 그러나, 본 기술은, 증착 직후의 충분한 재료 특성들을 특징으로 할 수 있는, 그리고 UV 처리와 같은 추가적인 처리들 없이, 탄소-도핑된 실리콘 산화물을 포함하는 재료들을 생성할 수 있다. 본 기술의 실시예들이 증착에 후속하는 추가적인 처리들을 포함할 수 있지만, 막의 증착 직후(as-deposited) 특징들은 종래의 기술에 비해 소정 범위의 개선들을 포함할 수 있다.
[0038] 상기에서 설명된 바와 같이, 더 낮은 플라즈마 주파수들에서 동작하는 종래의 기술들은 소정 양의 이온 충격을 야기할 수 있으며, 이는 그렇지 않으면 증착된 재료들로부터 탄소-함유 재료들을 방출할 수 있으며, 이는 막의 유전 상수를 증가시킬 수 있다. 본 기술에 따른 전구체들과 함께, 더 높은 플라즈마 주파수들을 활용함으로써, 약 3.5 이하의 유전 상수를 특징으로 할 수 있고, 약 3.45 이하, 약 3.4 이하, 약 3.35 이하, 약 3.3 이하, 약 3.25 이하, 약 3.2 이하, 약 3.15 이하, 약 3.1 이하, 약 3.05 이하, 약 3.0 이하 , 또는 그 미만일 수 있는 저-k 유전체 재료들이 생성될 수 있다.
[0039] 유전 상수는 재료의 재료 특성들과 관련될 수 있으며, 여기서, 유전 상수(즉, k-값)가 낮을수록, 증착 직후 재료의 영률 및/또는 경도가 더 낮다. 본 기술의 실시예들에 따라 실리콘-산소-및-탄소-함유 재료들을 생성함으로써, 증착 직후 저-k 재료의 경도 및 모듈러스는, 그렇지 않으면 종래의 PECVD 증착 방법들로 발생한 것보다 더 높을 수 있다. 예를 들어, 일부 실시예들에서, 본 기술은 약 5.0 Gpa 이상의 영률을 특징으로 하는 재료들을 생성할 수 있고, 약 5.5 Gpa 이상, 약 6.0 Gpa 이상, 약 6.5 Gpa 이상, 약 7.0 Gpa 이상, 약 7.5 Gpa 이상, 약 8.0 Gpa 이상, 약 8.5 Gpa 이상, 약 9.0 Gpa 이상, 약 9.5 Gpa 이상, 또는 약 10.0 Gpa 또는 더 높은 영률을 특징으로 할 수 있다. 유사하게, 본 기술은 약 3 Gpa 이상의 경도를 특징으로 하는 재료들을 생성할 수 있고, 약 3.5 Gpa 이상, 약 4 Gpa 이상, 약 4.5 Gpa 이상, 약 5 Gpa 이상, 약 5.5 Gpa 이상, 약 6 Gpa 이상, 약 6.5 Gpa 이상, 약 7 Gpa 이상, 약 7.5 Gpa 이상, 약 8 Gpa 이상, 또는 약 10 Gpa 이상, 또는 더 높을 수 있다. 결과적으로, 본 기술은 낮은 유전 상수 및 높은 모듈러스 및 경도 특성들을 특징으로 하는 실리콘-산소-및-탄소-함유 재료를 생성할 수 있다.
[0040] 본 기술의 실시예들에 의해 생성되는 재료 특징들은 막에 혼입된 메틸 기들의 양뿐만 아니라, 재료 내에 결합된, CH2 또는 CH와 같은, 막 내에 혼입된 비-메틸 탄소의 양과 관련될 수 있다. 프로세싱은 소정 양의 이들 재료들을 방출할 수 있다. 예를 들어, 일부 실시예들에서, 본 기술에 따라 생성된 증착 직후의 재료들은 약 1% 이상의 재료 내에 혼입 또는 보유된 메틸 또는 CH3 백분율을 특징으로 할 수 있으며, 이는 유전 상수뿐만 아니라 경도 둘 모두에 영향을 미칠 수 있고, 증가된 경도를 가능하게 할 수 있다. 따라서, 일부 실시예들에서, 증착 직후의 막은, 약 1.25% 이상, 약 1.5% 이상, 약 1.75% 이상, 약 1.85% 이상, 약 1.95% 이상, 약 2% 이상, 약 2.1% 이상, 약 2.2% 이상, 약 2.25% 이상, 약 2.5% 이상, 약 3% 이상, 또는 약 3.5% 또는 더 높은 막 내의 메틸 혼입을 특징으로 할 수 있다.
[0041] 추가적으로, SiCSi의 백분율은 증착 직후의 재료들에서 약 1% 이하일 수 있고, 약 0.9% 이하, 약 0.8% 이하, 약 0.7% 이하, 약 0.6% 이하, 약 0.5% 이하, 약 0.4% 이하, 약 0.3% 이하, 약 0.2% 이하, 약 0.1% 이하, 약 0.075% 이하, 약 0.05% 이하, 약 0.025% 이하 또는 그 미만일 수 있으며, 이는 경도에 비해 유전 상수를 감소시키는 것을 도울 수 있다. 그러나, SiCSi 결합의 양을 유지함으로써, 경도가 증가되면서 유전 상수가 낮아질 수 있으며, 따라서 일부 실시예들에서, SiCSi 백분율은 약 0.1% 이상으로 유지될 수 있고, 약 0.15% 이상으로 유지될 수 있다. 본 기술의 실시예들에 따라, 탄소 혼입에 비해 산소 혼입이 더 높은 실리콘-산소-및-탄소-함유 전구체들 및 프로세싱 특징들을 활용함으로써, 저-k 유전체 재료들이 생성될 수 있으며, 이는 다른 재료 특성들 중에서, 증가된 경도 및 영률 값들을 특징으로 할 수 있다.
[0042] 이전의 설명에서, 설명의 목적들을 위해, 본 기술의 다양한 실시예들의 이해를 제공하기 위해서 많은 세부사항들이 제시되었다. 그러나, 특정 실시예들이 이들 세부사항들 중 일부 없이 또는 추가적인 세부사항들과 함께 실시될 수 있다는 것이 당업자에게 자명할 것이다.
[0043] 여러 실시예들을 개시하였지만, 실시예들의 사상을 벗어나지 않으면서 다양한 수정들, 대안적인 구성들 및 등가물들이 사용될 수 있다는 것이 당업자들에 의해 인식될 것이다. 추가적으로, 본 기술을 불필요하게 모호하게 하는 것을 회피하기 위해서, 다수의 잘 알려진 프로세스들 및 엘리먼트들은 설명되지 않았다. 이에 따라서, 위의 설명은 기술의 범위를 제한하는 것으로 간주되지 않아야 한다.
[0044] 값들의 범위가 주어진 경우, 그러한 값들의 범위의 상위 한계값과 하위 한계값 사이에 존재하는 각각의 값은, 문맥상 달리 명백히 표시되어 있지 않은 한 하위 한계값의 최소 자릿수의 단 단위 값의 10분의 1까지 또한 구체적으로 기재된 것으로 해석된다. 명시된 범위 내의 임의의 명시된 값들 또는 그 범위에 속하는 명시되지 않은 값들과 그러한 명시된 범위 내의 임의의 다른 명시된 값 또는 그 범위에 속하는 다른 값 사이에 존재하는 각각의 소범위가 포함된다. 이러한 소범위의 상위 한계값 및 하위 한계값은 독립적으로 그러한 범위에 포함되거나 그러한 범위에서 제외될 수 있고, 각각의 범위는, 상위 한계값과 하위 한계값 중 하나 또는 둘 모두가 그러한 소범위에 포함되든지, 둘 모두가 그러한 소범위에서 제외되는지 간에, 구체적으로 제외된 임의의 한계값이 명시된 범위에 있는 한, 또한 본 기술에 포함된다. 명시된 범위가 한계값들 중 하나 또는 둘 모두를 포함하는 경우, 그렇게 포함된 한계값들 중 하나 또는 둘 모두를 제외한 범위들이 또한 포함된다.
[0045] 본원에서 그리고 첨부된 청구항들에서 사용되는 바와 같이, 단수 형태들은, 문맥이 명확하게 달리 지시하지 않는 한, 복수의 언급들을 포함한다. 따라서, 예컨대, "가열기"에 대한 언급은 복수의 그러한 가열기들을 포함하고, "돌출부"에 대한 언급은 당업자들에게 알려진 하나 이상의 돌출부들 및 이들의 등가물들에 대한 언급을 포함하는 식이다.
[0046] 또한, 본 명세서에서 그리고 다음의 청구항들에서 사용되는 경우, "포함한다(comprise(s))", "포함하는(comprising)", "함유한다(contain(s)", "함유하는(containing)", "포함한다(include(s)))", 그리고 "포함하는(including)"이란 단어들은 진술된 특징들, 인티저(integer)들, 컴포넌트들 또는 동작들의 존재를 특정하는 것으로 의도되지만, 이들은 하나 이상의 다른 특징들, 인티저들, 컴포넌트들, 동작들, 액트들 또는 그룹들의 존재 또는 추가를 배제하지 않는다.

Claims (20)

  1. 실리콘-및-탄소-함유 재료를 형성하는 방법으로서, 상기 방법은
    실리콘-산소-및-탄소-함유 전구체를 반도체 프로세싱 챔버의 프로세싱 구역 내로 유동시키는 단계 ― 기판은 상기 반도체 프로세싱 챔버의 상기 프로세싱 구역 내에 하우징됨 ―;
    상기 실리콘-산소-및-탄소-함유 전구체의 상기 프로세싱 구역 내에 플라즈마를 형성하는 단계 ― 상기 플라즈마는 15 MHz 미만의 주파수에서 형성됨 ―; 및
    상기 기판 상에 실리콘-및-탄소-함유 재료를 증착하는 단계 ― 증착 직후(as-deposited)의 상기 실리콘-및-탄소-함유 재료는 약 3.5 이하의 유전 상수를 특징으로 함 ―를 포함하는, 실리콘-및-탄소-함유 재료를 형성하는 방법.
  2. 제1항에 있어서, 상기 방법이 상기 반도체 프로세싱 챔버의 상기 프로세싱 구역 내로 산소(O2) 가스를 유동시키는 단계를 추가로 포함하는, 실리콘-및-탄소-함유 재료를 형성하는 방법.
  3. 제1항에 있어서, 상기 증착 직후의 실리콘-및-탄소-함유 재료가 약 3 Gpa 이상의 경도를 특징으로 하는, 실리콘-및-탄소-함유 재료를 형성하는 방법.
  4. 제1항에 있어서, 상기 플라즈마가 약 13.56 MHz의 주파수에서 형성되는, 실리콘-및-탄소-함유 재료를 형성하는 방법.
  5. 제1항에 있어서, 상기 증착 직후의 실리콘-및-탄소-함유 재료가 약 3.1 내지 약 3.3 범위의 유전 상수를 특징으로 하는, 실리콘-및-탄소-함유 재료를 형성하는 방법.
  6. 제1항에 있어서, 상기 증착 직후의 실리콘-및-탄소-함유 재료가 약 5 Gpa 이상의 경도를 특징으로 하는, 실리콘-및-탄소-함유 재료를 형성하는 방법.
  7. 제1항에 있어서, 상기 증착 직후의 실리콘-및-탄소-함유 재료가 약 5 Gpa 이상의 영률을 특징으로 하는, 실리콘-및-탄소-함유 재료를 형성하는 방법.
  8. 제1항에 있어서, 상기 증착 직후의 실리콘-및-탄소-함유 재료가 약 2.5% 이하의 메틸 혼입을 특징으로 하는, 실리콘-및-탄소-함유 재료를 형성하는 방법.
  9. 제1항에 있어서, 상기 증착 직후의 실리콘-및-탄소-함유 재료가 약 0.5% 이하의 Si-C-Si 결합 혼입을 특징으로 하는, 실리콘-및-탄소-함유 재료를 형성하는 방법.
  10. 실리콘-및-탄소-함유 재료를 형성하는 방법으로서, 상기 방법은
    반도체 프로세싱 챔버의 프로세싱 구역 내로 증착 전구체를 제공하는 단계 ― 기판은 상기 반도체 프로세싱 챔버의 상기 프로세싱 구역 내에 하우징되며, 상기 증착 전구체는 하기 화학식 1에 의해 특징됨 ―:
    [화학식 1]
    Figure pct00006

    [상기 식에서, R1은 C1-C6 알킬 기, 예컨대, -CH3, -CH2CH3, -CH2CH2CH3, -CH2CH2CH2CH3, -CH2CH2CH2CH2CH3, 또는 -CH2CH2CH2CH2CH2CH3을 포함할 수 있으며,
    R2는 C1-C6 알킬 기, 예컨대, -CH3, -CH2CH3, -CH2CH2CH3, -CH2CH2CH2CH3, -CH2CH2CH2CH2CH3, 또는 -CH2CH2CH2CH2CH2CH3을 포함할 수 있으며,
    R3는 -OCH3, -CH3, -H, -(CH2)nCH3, -O(CH2)nCH3, -CH=CH2, -CH2-CH2-(CH2CH3)2, 또는 -CH2-CH(CH3)2를 포함할 수 있으며,
    R4는 -OCH3, -CH3, -H, -(CH2)nCH3, -O(CH2)nCH3, -CH=CH2, -CH2-CH2-(CH2CH3)2, 또는 -CH2-CH(CH3)2를 포함할 수 있음];
    상기 증착 전구체의 상기 프로세싱 구역 내에 플라즈마를 형성하는 단계 ― 상기 플라즈마는 15 MHz 미만의 주파수에서 형성됨 ―; 및
    상기 기판 상에 실리콘-및-탄소-함유 재료를 증착하는 단계 ― 증착 직후의 상기 실리콘-및-탄소-함유 재료는 약 3.5 이하의 유전 상수를 특징으로 함 ―를 포함하는, 실리콘-및-탄소-함유 재료를 형성하는 방법.
  11. 제10항에 있어서, 상기 방법이 상기 증착 전구체를 갖는 상기 반도체 프로세싱 챔버의 상기 프로세싱 구역 내에 산소(O2) 가스를 제공하는 단계를 추가로 포함하는, 실리콘-및-탄소-함유 재료를 형성하는 방법.
  12. 제10항에 있어서, 상기 증착 전구체가 약 2 이상의 산소 대 실리콘의 비율을 특징으로 하는, 실리콘-및-탄소-함유 재료를 형성하는 방법.
  13. 제10항에 있어서, 상기 증착된 직후의 실리콘-및-탄소-함유 재료가 약 3.1 내지 약 3.3 범위의 유전 상수를 특징으로 하는, 실리콘-및-탄소-함유 재료를 형성하는 방법.
  14. 제10항에 있어서, 상기 증착 직후의 실리콘-및-탄소-함유 재료가 약 3 Gpa 이상의 경도를 특징으로 하는, 실리콘-및-탄소-함유 재료를 형성하는 방법.
  15. 제10항에 있어서, 상기 증착된 직후의 실리콘-및-탄소-함유 재료가 약 5 Gpa 이상의 영률을 특징으로 하는, 실리콘-및-탄소-함유 재료를 형성하는 방법.
  16. 제10항에 있어서, 상기 증착 직후의 실리콘-및-탄소-함유 재료가 약 2.5% 이하의 메틸 혼입을 특징으로 하는, 실리콘-및-탄소-함유 재료를 형성하는 방법.
  17. 제10항에 있어서, 상기 증착 직후의 실리콘-및-탄소-함유 재료가 약 0.5% 이하의 Si-C-Si 결합 혼입을 특징으로 하는, 실리콘-및-탄소-함유 재료를 형성하는 방법.
  18. 실리콘-및-탄소-함유 재료를 형성하는 방법으로서, 상기 방법은
    실리콘-산소-및-탄소-함유 전구체를 반도체 프로세싱 챔버의 프로세싱 구역 내로 유동시키는 단계 ― 기판은 상기 반도체 프로세싱 챔버의 상기 프로세싱 구역 내에 하우징됨 ―;
    상기 실리콘-산소-및-탄소-함유 전구체의 상기 프로세싱 구역 내에 플라즈마를 형성하는 단계 ― 상기 플라즈마는 약 13.56 MHz 미만의 주파수에서 형성됨 ―; 및
    상기 기판 상에 실리콘-및-탄소-함유 재료를 증착하는 단계 ― 증착 직후의 상기 실리콘-및-탄소-함유 재료는 약 3.5 이하의 유전 상수 및 약 3 Gpa 초과의 경도를 특징으로 함 ―를 포함하는, 실리콘-및-탄소-함유 재료를 형성하는 방법.
  19. 제18항에 있어서, 상기 증착 직후의 실리콘-및-탄소-함유 재료가 약 5 Gpa 이상의 영률을 특징으로 하는, 실리콘-및-탄소-함유 재료를 형성하는 방법.
  20. 제18항에 있어서, 상기 증착 직후의 실리콘-및-탄소-함유 재료가 약 0.5% 이하의 Si-C-Si 결합 혼입을 특징으로 하는, 실리콘-및-탄소-함유 재료를 형성하는 방법.
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