KR20230024269A - 송신(tx) 경로에서 고전력 처리 필터들을 위한 tf-hs(thin-film heat spreader) 층을 갖는 진보된 ipd(integrated passive device) - Google Patents

송신(tx) 경로에서 고전력 처리 필터들을 위한 tf-hs(thin-film heat spreader) 층을 갖는 진보된 ipd(integrated passive device) Download PDF

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KR20230024269A
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KR
South Korea
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layer
ipd
package
ild
semiconductor package
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KR1020227042488A
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제-슝 란
종해 김
라나딥 두타
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퀄컴 인코포레이티드
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Abstract

반도체 패키지가 설명된다. 반도체 패키지는 패시브 기판, 및 패시브 기판 상의 제1 ILD(interlayer-dielectric) 층의 제1 IPD(integrated passive device)를 포함한다. 반도체 패키지는 또한, 제1 ILD 층 상의 제2 ILD 층을 포함한다. 반도체 패키지는 추가로, 제2 ILD 층 상의 제3 ILD 층의 제2 IPD를 포함한다. 반도체 패키지는 또한, 제2 IPD의 유도성 엘리먼트들에 대한 열 완화 구조를 포함한다.

Description

송신(TX) 경로에서 고전력 처리 필터들을 위한 TF-HS(THIN-FILM HEAT SPREADER) 층을 갖는 진보된 IPD(INTEGRATED PASSIVE DEVICE)
[0001] 본 출원은 "ADVANCED INTEGRATED PASSIVE DEVICE (IPD) WITH THIN-FILM HEAT SPREADER (TF-HS) LAYER FOR HIGH POWER HANDLING FILTERS IN TRANSMIT (TX) PATH"라는 명칭으로 2020년 6월 10일자로 출원된 미국 특허 출원 제16/898,096호의 우선권을 주장하며, 상기 출원의 개시내용은 그 전체가 인용에 의해 명백하게 포함된다.
[0002] 본 개시내용의 양상들은 집적 회로들에 관한 것으로, 더 상세하게는, 무선 통신 디바이스의 송신(TX) 경로에서 고전력 처리 RF(radio frequency) 필터들을 가능하게 하기 위한 TF-HS(thin-film heat spreader) 층을 갖는 진보된 IPD(integrated passive device)에 관한 것이다.
[0003] 3D(three-dimensional) 패키지는 바닥 공간을 적게 점유하거나 또는 더 큰 연결성을 가지기 위해 스태킹(stack)된 2개 이상의 칩들(예컨대, IC(integrated circuit)들)을 포함할 수 있다. 열 소산은 다이 스태킹을 사용하는 하이 엔드 칩(high end chip)들에서 점점 더 문제가 되고 있다. 특히, 2개 이상의 칩들을 스태킹하는 것은 국부적 열 핫 스팟(hot spot)들로 이어질 수 있다. 국부적 열 핫 스팟들이 스택업(stack-up)에 임베드(embed)되므로, 이것은 핫 스팟들을 냉각하고 낮은 접합 온도들을 달성하기 위한 능력을 감소시킬 수 있다. 낮은 접합 온도들을 달성하기 위한 종래의 냉각 솔루션들은 열 싱크(heat sink)들, 열 스프레더(heat spreaders)들, 및/또는 개선된 인쇄 회로 보드들을 포함한다. 열 스프레더 및/또는 열 싱크의 사이즈를 단순히 증가시키는 종래의 기법들은 소형 폼 팩터(form factor) 디바이스들(예컨대, 스마트폰들)에서는 비실용적이다.
[0004] 복잡한 SoC(system-on-chip)들의 설계는 5G(fifth generation) NR(new radio) 기술들과 같은 통신 향상들에 영향을 받을 수 있다. 예컨대, 5G NR 통신들을 지원하기 위해 증가된 수의 통신 대역들이 특정된다. 이러한 추가 통신 대역들을 지원하는 것은 감소된 패키지 사이즈에 추가 디바이스들을 밀어넣는(cram) 것을 수반하여, 높은 접합 온도들을 초래한다. 불행하게도, 5G NR 통신들을 지원하도록 설계된 복잡한 SoC들의 성능은 높은 접합 온도들에 의해 유해한 영향을 받을 수 있다.
[0005] 반도체 패키지가 설명된다. 반도체 패키지는 패시브(passive) 기판, 및 패시브 기판 상의 제1 ILD(interlayer-dielectric) 층의 제1 IPD(integrated passive device)를 포함한다. 반도체 패키지는 또한, 제1 ILD 층 상의 제2 ILD 층을 포함한다. 반도체 패키지는 추가로, 제2 ILD 층 상의 제3 ILD 층의 제2 IPD를 포함한다. 반도체 패키지는 또한, 제2 IPD의 유도성 엘리먼트들에 대한 열 완화 구조를 포함한다.
[0006] 반도체 패키지에 열 완화 구조를 제조하기 위한 방법이 설명된다. 방법은, 패시브 기판 상의 제1 ILD(interlayer-dielectric) 층에 제1 IPD(integrated passive device)를 형성하는 단계를 포함한다. 방법은 또한, 제1 ILD 층 상에 제2 ILD 층을 증착시키는 단계를 포함한다. 방법은 추가로, 제2 ILD 층 상의 제3 ILD 층에 제2 IPD를 형성하는 단계를 포함한다. 방법은 추가로, 제2 IPD의 유도성 엘리먼트들 상에 TF-HS(thin-film heat spreader) 층을 증착시키는 단계를 포함한다.
[0007] 반도체 패키지가 설명된다. 반도체 패키지는 패시브 기판, 및 패시브 기판 상의 제1 ILD(interlayer-dielectric) 층의 제1 IPD(integrated passive device)를 포함한다. 반도체 패키지는 또한, 제1 ILD 층 상의 제2 ILD 층을 포함한다. 반도체 패키지는 추가로, 제2 ILD 층 상의 제3 ILD 층의 제2 IPD를 포함한다. 반도체 패키지는 또한, 제2 IPD의 유도성 엘리먼트들로부터 열을 열적으로 소산(dissipate)하기 위한 수단을 포함한다.
[0008] 이것은 다음의 상세한 설명이 더 잘 이해될 수 있도록, 본 개시내용의 피처들 및 기술적 이점들을 상당히 광범위하게 요약하였다. 본 개시내용의 추가 피처들 및 이점들이 이하에서 설명될 것이다. 본 개시내용은 본 개시내용의 동일한 목적들을 수행하기 위해 다른 구조들을 수정하거나 또는 설계하기 위한 기초로서 쉽게 이용될 수 있다는 것이 당업자들에 의해 인식되어야 한다. 또한, 그러한 등가의 구성들이 첨부된 청구항들에서 기술된 바와 같은 본 개시내용의 교시들로부터 벗어나지 않는다는 것이 당업자들에 의해 인식되어야 한다. 본 개시내용의 구조 및 동작 방법 둘 모두에 대해, 본 개시내용의 특성인 것으로 여겨지는 신규한 피처들은 추가적 목적들 및 이점들과 함께, 첨부한 도면들과 관련하여 고려될 때 다음의 설명으로부터 더 잘 이해될 것이다. 그러나, 도면들 각각이 단지 예시 및 설명만을 위해 제공되며, 본 개시내용의 제한들의 정의로서 의도되는 것이 아니라는 것을 명백하게 이해할 것이다.
[0009] 이제, 본 개시내용의 더 완전한 이해를 위해, 첨부한 도면들과 함께 취해진 다음의 설명에 대한 참조가 이루어진다.
[0010] 도 1은 본 개시내용의 특정 양상들에 따른, TF-HS(thin-film heat spreader) 층을 갖는 진보된 IPD(integrated passive device)를 포함하는 SoC(system-on-a-chip)의 예시적 구현을 예시한다.
[0011] 도 2는 도 1의 SoC(system-on-a-chip)를 포함하여, 스태킹된 IC(integrated circuit) 패키지 내의 열 흐름 경로들을 예시하는 단면도를 도시한다.
[0012] 도 3은 본 개시내용의 일 양상에 따른, 무선 디바이스에 통합되는 도 2의 스태킹된 IC(integrated circuit) 패키지를 예시하는 단면도를 도시한다.
[0013] 도 4는 본 개시내용의 양상들에 따른, TF-HS(thin-film heat spreader) 층을 갖는 IC(integrated circuit) 패키지의 단면 다이어그램이다.
[0014] 도 5는 본 개시내용의 양상들에 따른, TF-HS(thin-film heat spreader) 층들을 갖는 IC(integrated circuit) 패키지의 단면 다이어그램이다.
[0015] 도 6은 본 개시내용의 양상들에 따른, TF-HS(thin-film heat spreader) 층들을 갖는, 도 5의 IC(integrated circuit) 패키지를 포함하는 RF(radio frequency) 칩의 단면 다이어그램이다.
[0016] 도 7은 본 개시내용의 양상에 따른, 반도체 패키지에 열 완화 구조를 제조하기 위한 방법을 예시하는 프로세스 흐름 다이어그램이다.
[0017] 도 8은 본 개시내용의 구성이 유리하게 사용될 수 있는 예시적 무선 통신 시스템을 도시하는 블록 다이어그램이다.
[0018] 도 9는 일 구성에 따른 반도체 컴포넌트의 회로, 레이아웃, 및 로직 설계에 사용되는 설계 워크스테이션을 예시하는 블록 다이어그램이다.
[0019] 첨부된 도면들과 관련하여 아래에서 기술되는 상세한 설명은 다양한 구성들의 설명으로서 의도되며, 설명된 개념들이 실시될 수 있는 구성들만을 표현하는 것으로 의도되는 것은 아니다. 상세한 설명은 다양한 개념들의 철저한 이해를 제공할 목적으로 특정 세부사항들을 포함한다. 그러나, 이러한 개념들이 이러한 특정 세부사항들 없이도 실시될 수 있다는 것은 당업자들에게 자명할 것이다. 일부 경우들에서는, 그러한 개념들을 모호하게 하는 것을 회피하기 위해, 잘 알려져 있는 구조들 및 컴포넌트들이 블록 다이어그램 형태로 도시된다.
[0020] 설명된 바와 같이, "및/또는"이라는 용어의 사용은 "포함적 논리합(inclusive OR)"을 나타내는 것으로 의도되고, "또는"이라는 용어의 사용은 "배타적 논리합(exclusive OR)"을 표현하는 것으로 의도된다. 설명된 바와 같이, 본 설명 전반에 걸쳐 사용되는 "예시적"이라는 용어는, "예, 경우, 또는 예시로서 제공되는"을 의미하며, 다른 예시적 구성들에 비해 선호되거나 또는 유리한 것으로 반드시 해석되지 않아야 한다. 설명된 바와 같이, 본 설명 전반에 걸쳐 사용되는 "커플링된"이라는 용어는 "직접적으로든 또는 중간 연결(intervening connection)들(예컨대, 스위치)을 통해 간접적으로든, 전기적으로, 기계적으로, 또는 다른 방식으로 연결된"을 의미하며, 반드시 물리적 연결들에 제한되지 않는다. 추가적으로, 연결들은 오브젝트(object)들이 영구적으로 연결되거나 또는 해제 가능하게 연결되는 것일 수 있다. 연결들은 스위치들을 통해 이루어질 수 있다. 설명된 바와 같이, 본 설명 전반에 걸쳐 사용되는 "근접한"이라는 용어는 "인접한, 바로 근처에, 바로 옆에, 또는 가까이에"를 의미한다. 설명된 바와 같이, 본 설명 전반에 걸쳐 사용되는 "~상에(on)"라는 용어는 일부 구성들에서 "직접적으로 ~상에" 그리고 다른 구성들에서 "간접적으로 ~상에"를 의미한다.
[0021] 이를테면, 복잡한 SoC(system-on-a-chip) 패키지 내에서 다이 스태킹을 사용하는 하이 엔드 칩들에 대해 열 소산이 점점 더 문제가 되고 있다. 특히, 2개 이상의 칩들을 스태킹하는 것은 국부적 열 핫 스팟들로 이어질 수 있다. 국부적 열 핫 스팟들이 스택업에 임베드되므로, 이것은 핫 스팟들을 냉각하고 낮은 접합 온도들을 달성하기 위한 능력을 감소시킬 수 있다. 낮은 접합 온도들을 달성하기 위한 종래의 냉각 솔루션들은 열 싱크들, 열 스프레더들, 및/또는 개선된 인쇄 회로 보드들을 포함한다. 열 스프레더 및/또는 열 싱크의 사이즈를 증가시키는 종래의 기법들은 소형 폼 팩터 디바이스들(예컨대, 스마트폰들)에서는 비실용적이다.
[0022] 복잡한 SoC 패키지들의 설계는 5G NR 기술들과 같은 통신 향상들에 영향을 받을 수 있다. 예컨대, 5G NR 통신들을 지원하기 위해 증가된 수의 통신 대역들이 특정된다. 이러한 추가 통신 대역들을 지원하는 것은 감소된 패키지 사이즈에 추가 디바이스들을 밀어넣는 것을 수반하여, 높은 접합 온도들을 초래한다. 불행하게도, 5G NR 통신들을 지원하도록 설계된 복잡한 SoC 패키지들의 성능은 높은 접합 온도들에 의해 유해한 영향을 받을 수 있다.
[0023] 이 SoC 패키지들은 5G NR 통신들을 지원하기 위해 RF(radio frequency) IPD(integrated passive device)들, 질화알루미늄(AlN) 음향 공진기들/필터들, 및 RF MEMS(micro-electromechanical system) 스위치들을 포함할 수 있다. 실제로, 유리는 반도체(예컨대, 실리콘) 기판과 비교하여 낮은 삽입 손실을 달성하기 때문에, 유리는 이러한 RF 디바이스들을 구현하는 데 바람직한 기판 재료이다. 불행하게도, 유리는 낮은 열 전도율(예컨대, ~1.9 W/Ko-m 대 150 W/Ko-m의 실리콘)의 본질적인 결점을 나타낸다.
[0024] 유리의 낮은 열 전도율은 열악한 열 소산으로 인해 고전력을 처리하는 것으로부터 유리 기판 상에 구축된 RF 집적 디바이스들의 애플리케이션을 제한한다. 이것은 핫 스팟이 RF 집적 디바이스(예컨대, 송신(TX) 경로에 사용되는 RF 필터) 내에 국한될 때 바람직하지 않다. 동작 시에, 유리 기판은 국부적 핫 스팟 온도를 감소시키기 위해 열을 적절하게 소산할 수 없다. 따라서, RF 집적 디바이스에서의 유리 기판의 사용은 디바이스의 열적 신뢰성을 감소시키고, 결국 패키지 불량으로 이어질 수 있다.
[0025] 이전 개시내용의 양상들은 유리를 알루미나 세라믹 기판으로 대체한다. 실제로, 알루미나 세라믹 기판은 높은 열 전도율(예컨대, 유리 기판보다 30 배 더 높음)을 제공하면서 낮은 손실 탄젠트(tangent)를 나타낸다. 더 높은 열 전도성 알루미나 기판은 고전력을 처리하는 RF 디바이스들에 더 양호한 열 소산을 제공할 수 있다. 불행하게도, 열은 낮은 열 전도성 ILD(interlayer-dielectric) 층들(예컨대, 폴리이미드(PI), 폴리벤족사졸(PBO), 또는 벤조사이클로부텐(BCB))에 의해 트랩(trap)된 상태로 남아 있을 수 있다.
[0026] 본 개시내용의 다양한 양상들은 TF-HS(thin-film heat spreader) 층을 갖는 진보된 IPD(integrated passive device)를 제공한다. TF-HS 층을 갖는 진보된 IPD를 제조하기 위한 프로세스 흐름은 WLP(wafer level process) 기술을 포함할 수 있다. "층"이라는 용어는 필름을 포함하고, 달리 서술되지 않으면, 수직 또는 수평 두께를 표시하는 것으로 해석되지 않는다는 것을 이해할 것이다. 설명된 바와 같이, "기판"이라는 용어는 다이싱된 웨이퍼(diced wafer)의 기판을 지칭할 수 있거나 또는 다이싱되지 않은 웨이퍼의 기판을 지칭할 수 있다. 설명된 바와 같이, "라미네이트"라는 용어는 IC 디바이스의 패키징을 가능하게 하는 다층 시트를 지칭할 수 있다. "기판", "웨이퍼", 및 "라미네이트"라는 용어들은 상호 교환적으로 사용될 수 있다. 유사하게, "칩" 및 "다이"라는 용어들은 상호 교환 가능하게 사용될 수 있다.
[0027] 본 개시내용의 양상들은 진보된 IPD들을 위한 열 완화 구조를 설명한다. 본 개시내용의 양상들에서, TF-HS 층은 RF 집적 디바이스를 포함하는 RF 패키지의 가열된 유도성 엘리먼트들 상에(또는 아래에) 코팅된다. TF-HS 층은 기판 재료(예컨대, 실리콘, 유리, 알루미나, 또는 다른 유사한 기판 재료) 상에 구축된 통합된 인덕터-커패시터(LC) 패시브 디바이스들에서 발생되는 온도를 크게 감소시킬 수 있다. 일 구성에서, TF-HS 층은 WLP(wafer level process) 볼들에 연결되는 상위 BEOL(back-end-of-line) 금속 층의 핫 인덕터들 상에 코팅된다.
[0028] 도 1은 본 개시내용의 양상들에 따른, TF-HS(thin-film heat spreader) 층을 갖는 진보된 IPD(integrated passive device)를 포함하는 호스트 SoC(system-on-a-chip)(100)의 예시적 구현을 예시한다. 호스트 SoC(100)는 연결성 블록(110)과 같은 특정 기능들에 맞춰진 프로세싱 블록들을 포함한다. 연결성 블록(110)은 5G(fifth generation) NR(new radio) 연결성, 4G LTE(fourth generation long term evolution) 연결성, Wi-Fi 연결성, USB 연결성, Bluetooth® 연결성, SD(Secure Digital) 연결성 등을 포함할 수 있다.
[0029] 이 구성에서, 호스트 SoC(100)는 멀티스레디드(multi-threaded) 동작을 지원하는 다양한 프로세싱 유닛들을 포함한다. 도 1에 도시된 구성의 경우, 호스트 SoC(100)는 멀티코어 CPU(central processing unit)(102), GPU(graphics processor unit)(104), DSP(digital signal processor)(106), 및 NPU(neural processor unit)(108)를 포함한다. 호스트 SoC(100)는 또한 센서 프로세서(114), ISP(image signal processor)들(116), 글로벌 포지셔닝 시스템을 포함할 수 있는 네비게이션 모듈(120), 및 메모리(118)를 포함할 수 있다. 멀티코어 CPU(102), GPU(104), DSP(106), NPU(108), 및 멀티미디어 엔진(112)은 비디오, 오디오, 그래픽들, 게이밍, 인공 네트워크들 등과 같은 다양한 기능들을 지원한다. 멀티코어 CPU(102)의 각각의 프로세서 코어는 RISC(reduced instruction set computing) 머신, ARM(advanced RISC machine), 마이크로프로세서, 또는 일부 다른 타입의 프로세서일 수 있다. NPU(108)는 ARM 명령 세트에 기초할 수 있다.
[0030] 도 2는 도 1의 SoC(100)의 스태킹된 IC(integrated circuit) 패키지(200) 내의 메인 열 흐름을 예시하는 단면도를 도시한다. 대표적으로, 스태킹된 IC 패키지(200)는 상호 연결부들(212)로 패키지 기판(210)에 연결된 PCB(printed circuit board)(202)를 포함한다. 이 구성에서, 패키지 기판(210)은 전도성 층들(214 및 216)을 포함한다. 패키지 기판(210) 위에, 몰드-컴파운드(mold-compound)(211)에 의해 캡슐화된 스태킹된 다이들(222, 224, 및 230)을 포함하는 3D 칩 스택(220)이 있다. 본 개시내용의 일 양상에서, 다이(230)는 예컨대, 스태킹된 I/O(input/output) 다이들(222 및 224)을 갖는 RF 패키지를 포함하는 도 1의 SoC이다. 화살표(208)로 표시된 바와 같이, 열은 3D 칩 스택(220)의 액티브(active) 디바이스들로부터 상향으로(208-1) 그리고 하향으로(208-2) 소산된다. 도 2에 도시된 바와 같이, 메인 열 흐름 경로는 하향 화살표(208-2)로 표시되고, 보조 열 흐름 경로는 상향 화살표(208-1)로 표시된다.
[0031] 도 3은 본 개시내용의 일 양상에 따른, 무선 디바이스(300)에 통합되는 도 2의 스태킹된 IC 패키지(200)를 예시하는 단면도를 도시한다. 설명된 바와 같이, 무선 디바이스(300)는 스마트폰, 태블릿, 핸드헬드 디바이스, 또는 5G NR 통신들을 위해 구성되는 다른 제한된 폼 팩터 디바이스(그러나 이에 제한되지 않음)를 포함할 수 있다. 대표적으로, 스태킹된 IC 패키지(200)는 디스플레이(306)를 포함하는 폰 케이스(304) 내에 배치된다. 이 구성에서, TF-HS(thin-film heat spreader) 층(도시되지 않음)은 스태킹된 IC 패키지(200)에 통합된다. 화살표(308)로 표시된 바와 같이, 열은 3D 칩 스택(220)의 액티브 디바이스들로부터 상향으로 그리고 하향으로 소산된다. 즉, 열은 3D 칩 스택(220) 내의 액티브 디바이스들로부터 상향으로(예컨대, 308-1) 그리고 하향으로(예컨대, 308-2) 소산된다. 이 구성에서, TF-HS 층은 화살표(308-2)로 표시된 바와 같이, 하향 열 흐름 경로를 보완하기 위해 화살표들(308-1)로 표시된 상향 열 흐름 경로를 제공한다.
[0032] 본 개시내용의 양상들은 예컨대, 도 4-도 6에 도시된 바와 같이, RF 패키지의 통합된 패시브 디바이스들 상의 TF-HS 층에 관한 것이다. RF 패키지를 참조하여 설명되지만, 개선된 열 분배가 요구되는 임의의 칩 패키지에 TF-HS 층이 통합될 수 있다는 것을 인식해야 한다.
[0033] 도 4는 본 개시내용의 양상들에 따른, TF-HS(thin-film heat spreader) 층을 갖는 IC(integrated circuit) 패키지(400)의 단면 다이어그램이다. 이 구성에서, IC 패키지(400)는 패시브 기판(402)(예컨대, 실리콘, 유리, 알루미나, 또는 다른 유사한 기판 재료)을 포함한다. IC 패키지(400)는 또한 패시브 기판(402)의 표면 상의 제1 TF-HS 층(410)(예컨대, 질화알루미늄(AlN), 질화규소(SiNx), 화학 기상 증착물(CVD 다이아몬드 또는 탄화규소(SiC))을 포함한다. IC 패키지(400)는 추가로, 패시브 기판(402) 상의 제1 BEOL(back-end-of-line) 금속화 층(M1)(예컨대, 구리(Cu), 알루미늄, 또는 다른 유사한 전도성 재료)의 제1 IPD(integrated passive device)(420)를 포함한다. 본 개시내용의 양상들에 따르면, IC 패키지(400)는 서버 다이, RF(radio frequency) 다이, 이동국 모뎀, 또는 다른 유사한 고전력 증폭기 액티브 디바이스와 같은 고전력 액티브 다이일 수 있다.
[0034] 패시브 기판(402)의 설계는 일반적으로 종래의 열 소산 경로들(406)에 의해 나타나는 하향 열 소산을 위해 최적화되며, 이는 접합 온도들을 증가시켜 감소된 성능으로 이어지게 한다. 언급된 바와 같이, 패시브 기판(402)은 실리콘, 유리, 알루미나, 및 알루미나 세라믹 중 하나로부터 선택된 재료로 구성될 수 있다. 본 개시내용의 양상들에 따르면, 패시브 기판(402)의 표면 상의 그리고 패시브 기판(402) 상의 BEOL 층들 내의 TF-HS 층들의 배치는 열 소산 경로들(408)을 생성한다. TF-HS 층들은 열 소산 경로들(408)을 인에이블(enable)하기 위해 질화알루미늄(AlN), 질화규소(SiNx), 화학 기상 증착물(CVD 다이아몬드 및 탄화규소(SiC)) 중 하나로부터 선택된 재료로 구성될 수 있다. 이 열 소산 경로들(408)은 종래의 열 소산 경로들(406)에 대해 반대 방향들이다.
[0035] 이 구성에서, 제1 IPD(420)는 패시브 기판(402)의 표면 상에 MIM(metal-insulator-metal) 커패시터로 구성된다. 제1 IPD(420)는 제1 단자로서 제1 BEOL 금속화 층(M1), 금속화 층(M1) 상의 유전체 층(예컨대, 질화규소(SiNx), 산화탄탈륨(Ta205) 등), 및 제2 단자로서 유전체 층(422) 상의 두꺼운 금속(TM)을 포함할 수 있다. 이 예에서, 금속화 층(M1)은 제1 TF-HS 층(410)에 그리고 제1 TF-HS 층(410)의 표면 상의 제1 ILD(interlayer-dielectric) 층(ILD-1) 내에 고정된다. 또한, 제1 IPD(420)의 제2 단자에 제2 BEOL 금속화 층(M2)이 커플링된다. 제2 금속화 층(M2)은 제1 ILD 층(ILD-1) 상의 제2 ILD 층(ILD-2) 내에 있다.
[0036] 도 4에 추가로 도시된 바와 같이, IC 패키지(400)는 금속화 라우팅 층들로 형성된 제2 IPD(440)를 포함한다. 이 구성에서, 제2 IPD(440)는 비아들(V2)을 통해 제2 금속화부들(430) 상에 스태킹된 제3 BEOL 금속화 층(M3)을 포함하는 인덕터이다. 본 개시내용의 양상들에서, 제2 TF-HS 층(450)은 제2 IPD(440)의 가열된 유도성 엘리먼트들 상에(또는 아래에) 코팅된다. 이 구성에서, 제2 TF-HS 층(450)은 비아 패드(VP)를 통해 패키지 볼(480)(예컨대, WLP(wafer level process) 볼)에 커플링된 제3 BEOL 금속화 층(M3) 상에 코팅된다. 제2 TF-HS 층(450)은 금속화 층(M3)의 표면의 일부 및 측벽들 상에 그리고 비아 패드(VP)의 측벽들 상에 있다. 비아 패드(VP)는 제2 금속화 비아(V2) 상의 금속화 층(M3), 제1 금속화 비아(V1) 상의 제2 금속화 층(M2), 및 제1 금속화 층(M1)을 포함하는 금속화 스택(460) 상에 있다.
[0037] 제1 TF-HS 층(410) 및 제2 TF-HS 층(450)은 IC 패키지(400)의 통합된 인덕터-커패시터(LC) 패시브 디바이스들에서 발생되는 온도를 크게 감소시킬 수 있다. 제1 TF-HS 층(410) 및 제2 TF-HS 층(450)은 다양한 기판 재료들(예컨대, 실리콘, 유리, 알루미나, 또는 다른 유사한 기판 재료) 상에 구축된 제1 IPD(420) 및 제2 IPD(440)의 형성을 가능하게 하기 위한 열 완화 구조를 제공한다. IC 패키지(400)의 상이한 층들 상에 도시되지만, 제1 IPD(420) 및 제2 IPD(440)는 도 4에 도시된 바와 같이, 동일한 ILD(interlayer-dielectric) 층 또는 상이한 ILD 층들에 형성될 수 있다는 것을 인식해야 한다. IC 패키지(400)의 열 완화 구조는 도 5에 도시된 바와 같이 추가로 개선될 수 있다.
[0038] 도 5는 본 개시내용의 양상들에 따른, TF-HS(thin-film heat spreader) 층들을 갖는 IC(integrated circuit) 패키지(500)의 단면 다이어그램이다. 이 구성에서, IC 패키지(500)는 또한 패시브 기판(402)의 표면 상에 제1 TF-HS 층(410)을 갖는 패시브 기판(402)을 포함한다. IC 패키지(500)는 추가로, MIM(metal-insulator-metal) 커패시터의 플레이트로서 제1 금속화 층(M1)을 갖는 제1 IPD(420)를 포함한다. 본 개시내용의 양상들에 따르면, IC 패키지(500)는 서버 다이, RF(radio frequency) 다이, 이동국 모뎀, 또는 다른 유사한 고전력 액티브 디바이스와 같은 고전력 액티브 다이일 수 있다. IC 패키지(500)는 추가로, 제1 ILD(interlayer-dielectric) 층(ILD-1)과 제2 ILD 층(ILD-2) 사이의 제3 TF-HS 층(470)을 포함한다. 제2 ILD 층(ILD-2)의 표면 상의 제3 TF-HS 층(470)은 도 4에 도시된 열 소산 경로들(408)을 개선한다.
[0039] 제1 ILD 층(ILD-1), 제2 ILD 층(ILD-2), 및 제3 ILD 층(ILD-3)은 낮은 열 전도성 ILD 재료로 구성될 수 있다. 예컨대, 낮은 열 전도성 ILD 재료는 폴리이미드(PI), 폴리벤족사졸(PBO), 벤조사이클로부텐(BCB), 또는 다른 유사한 낮은 열 전도성 ILD 재료의 층일 수 있다. 동작 시에, 열은 낮은 열 전도성 ILD 재료로 인해 IC 패키지(500)의 ILD 층들(예컨대, ILD-1, ILD-2, 및 IDL-3)에 의해 트랩된 상태로 남아 있을 수 있다. 본 개시내용의 양상들에서, 제2 TF-HS 층(450) 및 제3 TF-HS 층(470)은 IC 패키지(500)의 ILD 층들(예컨대, ILD-1, ILD-2, 및 IDL-3)에 의해 트랩된 열의 소산을 개선한다.
[0040] 도 5에 추가로 도시된 바와 같이, IC 패키지(500)는 비아들(V2)을 통해 제2 금속화부들(430) 상에 스태킹된 제3 금속화 층(M3)으로 구성된 제2 IPD(440)의 인덕터를 포함한다. 제2 TF-HS 층(450)은 또한 제2 IPD(440)의 가열된 유도성 엘리먼트들 상에 코팅된다. 이 구성에서, 제2 TF-HS 층(450)은 비아 패드(VP)를 통해 패키지 볼(480)에 커플링된 제3 금속화 층(M3) 상에 코팅된다. 비아 패드(VP)는 또한 금속화 스택(460) 상에 있다.
[0041] 도 6은 본 개시내용의 양상들에 따른, TF-HS(thin-film heat spreader) 층들을 갖는, 도 5의 IC 패키지(500)를 포함하는 RF(radio frequency) 칩(600)의 단면 다이어그램이다. 이 구성에서, IC 패키지(500)는 RF 칩(600)을 형성하기 위해 IC 패키지(500)와 라미네이트 기판(490) 사이에 몰드-컴파운드 언더필(405)을 포함하는 몰드-컴파운드(404)(MC)에 캡슐화된다. 몰드-컴파운드(404)는 라미네이트 기판(490) 및 IC 패키지(500)의 표면 상에 증착된 채워진 에폭시 수지(예컨대, G311Q-L)일 수 있으며, 몰드-컴파운드 언더필(405)은 라미네이트 기판(490)의 패드들(492)에 대한 IC 패키지(500)에 커플링된 패키지 볼들(480) 사이에 있다. 도 6에 도시된 바와 같이, 제1 TF-HS 층(410), 제2 TF-HS 층(450), 및 제3 TF-HS 층(470)에 의해 제공되는 단자 전도성 구조는 트랩된 열의 소산을 개선한다. 예컨대, 몰드-컴파운드(404), 패시브 기판(402), ILD(interlayer-dielectric) 층들(예컨대, ILD-1, ILD-2 및 ILD-3), 및 몰드-컴파운드 언더필(405)에 의해 발생되는 열은 RF 칩(600)의 열 전도성 구조에 의해 소산된다.
[0042] 도 7은 본 개시내용의 양상에 따른, 반도체 패키지에 열 완화 구조를 제조하기 위한 방법을 예시하는 프로세스 흐름 다이어그램이다. 방법(700)은 블록(702)에서 시작하며, 여기서 패시브 기판 상의 제1 ILD(interlayer-dielectric) 층에 제1 IPD(integrated passive device)가 형성된다. 예컨대, 도 4에 도시된 바와 같이, 제1 IPD(420)는 패시브 기판(402)의 표면 상의 MIM(metal-insulator-metal) 커패시터로 구성된다. 제1 IPD(420)는 제1 단자로서 금속화 층(M1), 금속화 층(M1) 상의 유전체 층(422), 및 제2 단자로서 유전체 층(422) 상의 두꺼운 금속(TM)을 포함한다. 블록(704)에서, 제2 ILD 층이 제1 ILD 층 상에 증착된다. 예컨대, 도 4에 도시된 바와 같이, 제2 ILD 층(ILD-2)이 제1 ILD 층(ILD-1) 상에 증착된다.
[0043] 블록(706)에서, 제2 ILD 층(ILD-2) 상의 제3 ILD 층(ILD-3)에 제2 IPD가 형성된다. 예컨대, 도 4에 도시된 바와 같이, IC 패키지(400)는 금속화 라우팅 층들로 형성된 제2 IPD(440)를 포함한다. 이 구성에서, 제2 IPD(440)는 비아들(V2)을 통해 제2 금속화부들(430) 상에 스태킹된 제3 BEOL(back-end-of-line) 금속화 층(M3)을 포함하는 인덕터이다. 블록(708)에서, 제2 IPD의 유도성 엘리먼트들 상에 TF-HS(thin-film heat spreader) 층이 증착된다. 예컨대, 도 4에서, 제2 TF-HS 층(450)은 제2 IPD(440)의 가열된 유도성 엘리먼트들 상에(또는 아래에) 코팅된다. 이 구성에서, 제2 TF-HS 층(450)은 비아 패드(VP)를 통해 패키지 볼(480)에 커플링된 제3 BEOL 금속화 층(M3) 상에 코팅된다. 방법(700)은 추가로, 패시브 기판 상에 제1 TF-HS 층을 증착시키는 단계를 포함할 수 있다. 방법(700)은 추가로, 도 4에 도시된 바와 같이, 제1 ILD 층 상에 그리고 제2 ILD 층의 금속화 라우팅 층들 상에 제2 TF-HS 층을 증착시키는 단계를 포함할 수 있다.
[0044] 본 개시내용의 양상들은 반도체 패키지를 위한 열 완화 구조를 제공하기 위해 TF-HS(thin-film heat spreader) 층들을 갖는 진보된 IPD(integrated passive device)에 관한 것이다. 이 열 완화 구조는 무선 통신 디바이스의 송신(TX) 경로에 배치할 브로드밴드 필터들에 대한 IPD들의 전력 처리를 증가시키기 위하여 열 문제를 개선하기 위해 제안된다. 일 구성에서, 통합된 패시브 인덕터의 가열된 유도성 두꺼운 금속들(TM) 상에 TF-HS 층(예컨대, 질화알루미늄(AlN), 질화규소(SiNx), 화학 기상 증착물(CVD 다이아몬드 또는 탄화규소(SiC) 등))이 증착된다. 또한, 제1 및 제2 ILD(interlayer-dielectric) 층들(예컨대, 도 4-도 6의 ILD-1 및 ILD-2) 사이의 그리고 제2 및 제3 ILD 층들(예컨대, 도 4-도 6의 ILD-2 및 ILD-3) 사이의 열 전도성 절연층(AlN, SiNx, CVD 다이아몬드 또는 SiC)은 반도체 패키지의 WLP 볼들에 연결되는 상위 금속화 층(예컨대, M3) 상의 핫 인덕터들 위에 효과적으로 코팅될 수 있다.
[0045] 본 개시내용의 양상들에 따르면, TF-HS 재료들(예컨대, AlN, SiC, CVD 다이아몬드 등)은 원하는 열 전도성 및 원하는 전기 절연성(예컨대, 낮은 RF 손실)을 갖는다. 더 낮은 온도 프로세스로 인한 질화알루미늄(AlN)의 사용은 열 완화 구조들의 TF-HS 층에 잠재적으로 유리하다. 일 구성에서, ILD 층(예컨대, 폴리이미드(PI))의 표면 상의 질화알루미늄 코팅의 PVD(physical vapor deposition)는 접착 개선을 위한 표면의 플라즈마 에칭(예컨대, 아르곤(Ar))을 수반할 수 있다. 다른 구성에서, 질화규소(SiNx)의 플라즈마 강화 화학 기상 증착물(PECVD)은 IPD의 가열된 유도성 두꺼운 금속들(TM) 상에 코팅하기 위한 잠재적 후보이다.
[0046] 본 개시내용의 추가적 양상에 따르면, IC(integrated circuit) 반도체 패키지가 설명된다. 일 구성에서, IC 반도체 패키지는 제2 IPD의 유도성 엘리먼트들로부터 열을 열적으로 소산하기 위한 수단을 갖는다. 일 구성에서, 열을 열적으로 소산하는 수단은 도 4-도 6에 도시된 바와 같이, 제2 TF-HS 층(450)일 수 있다. 다른 양상에서, 전술된 수단은 전술된 수단에 의해 기술된 기능들을 수행하도록 구성되는 임의의 구조 또는 임의의 재료일 수 있다.
[0047] 도 8은 본 개시내용의 양상이 유리하게 사용될 수 있는 예시적 무선 통신 시스템(800)을 도시하는 블록 다이어그램이다. 예시를 목적으로, 도 8은 3개의 원격 유닛들(820, 830, 및 850) 및 2개의 기지국들(840)을 도시한다. 무선 통신 시스템들이 훨씬 더 많은 원격 유닛들 및 기지국들을 가질 수 있다는 것을 인식할 것이다. 원격 유닛들(820, 830, 및 850)은 개시된 TF-HS 층을 포함하는 IC 디바이스들(825A, 825B, 및 825C)을 포함한다. 기지국들, 스위칭 디바이스들, 및 네트워크 장비와 같은 다른 디바이스들은 또한, 개시된 TF-HS 층을 포함할 수 있다는 것을 인식할 것이다. 도 8은 기지국(840)으로부터 원격 유닛들(820, 830, 및 850)로의 순방향 링크 신호들(880) 및 원격 유닛들(820, 830, 및 850)로부터 기지국들(840)로의 역방향 링크 신호들(890)을 도시한다.
[0048] 도 8에서, 원격 유닛(820)은 모바일 전화로서 도시되고, 원격 유닛(830)은 휴대용 컴퓨터로서 도시되며, 원격 유닛(850)은 무선 로컬 루프 시스템의 고정 로케이션 원격 유닛으로서 도시된다. 예컨대, 원격 유닛들은, 모바일 폰, 핸드-헬드 PCS(personal communication systems) 유닛, 개인용 데이터 어시스턴트(assistant)와 같은 휴대용 데이터 유닛, GPS 가능 디바이스, 네비게이션 디바이스, 셋탑 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 검침 장비와 같은 고정 로케이션 데이터 유닛, 또는 데이터 또는 컴퓨터 명령들을 저장 또는 리트리브하는 다른 디바이스, 또는 이들의 조합들일 수 있다. 도 8은 본 개시내용의 양상들에 따른 원격 유닛들을 예시하지만, 본 개시내용은 이러한 예시적인 예시된 유닛들에 제한되지 않는다. 본 개시내용의 양상들은 개시된 TF-HS 층을 포함하는 많은 디바이스들에서 적합하게 사용될 수 있다.
[0049] 도 9는 위에서 개시된 커패시터들과 같은 반도체 컴포넌트의 회로, 레이아웃, 및 로직 설계에 사용되는 설계 워크스테이션을 예시하는 블록 다이어그램이다. 설계 워크스테이션(900)은 운영 시스템 소프트웨어, 지원 파일들, 및 Cadence 또는 OrCAD와 같은 설계 소프트웨어를 포함하는 하드 디스크(901)를 포함한다. 설계 워크스테이션(900)은 또한 회로(910) 또는 TF-HS 층을 포함하는 RF 컴포넌트(912)의 설계를 가능하게 하기 위한 디스플레이(902)를 포함한다. 회로(910) 또는 RF 컴포넌트(912)(예컨대, TF-HS(thin-film heat spreader) 층을 포함함)의 설계를 유형적으로 저장하기 위한 저장 매체(904)가 제공된다. 회로(910) 또는 RF 컴포넌트(912)의 설계는 GDSII 또는 GERBER와 같은 파일 포맷으로 저장 매체(904) 상에 저장될 수 있다. 저장 매체(904)는 CD-ROM, DVD, 하드 디스크, 플래시 메모리, 또는 다른 적절한 디바이스일 수 있다. 게다가, 설계 워크스테이션(900)은, 저장 매체(904)로부터의 입력을 수용하거나 또는 저장 매체(904)에 출력을 기록하기 위한 구동 장치(903)를 포함한다.
[0050] 저장 매체(904) 상에 레코딩된 데이터는 로직 회로 구성들, 포토리소그래피 마스크들에 대한 패턴 데이터, 또는 전자 빔 리소그래피와 같은 직렬 기록 툴들에 대한 마스크 패턴 데이터를 특정할 수 있다. 데이터는 로직 시뮬레이션들과 연관된 네트 회로들 또는 타이밍 다이어그램들과 같은 로직 검증 데이터를 더 포함할 수 있다. 저장 매체(904) 상에 데이터를 제공하는 것은 반도체 웨이퍼들을 설계하기 위한 프로세스들의 수를 감소시킴으로써 회로(910) 또는 RF 컴포넌트(912)의 설계를 가능하게 한다.
[0051] 펌웨어 및/또는 소프트웨어 구현을 위해, 방법들은 설명된 기능들을 수행하는 모듈들(예컨대, 프로시저들, 기능들 등)로 구현될 수 있다. 명령들을 유형적으로(tangibly) 구현하는 머신 판독 가능한 매체는 본원에 설명된 방법들을 구현하는 데 사용될 수 있다. 예컨대, 소프트웨어 코드들은 메모리에 저장될 수 있으며, 프로세서 유닛에 의해 실행될 수 있다. 메모리는 프로세서 유닛 내부에서 또는 프로세서 유닛 외부에서 구현될 수 있다. 사용되는 바와 같이, "메모리"라는 용어는 장기, 단기, 휘발성, 비휘발성 또는 다른 메모리의 타입들을 지칭하며, 특정 타입의 메모리 또는 메모리들의 수, 또는 메모리가 저장되는 매체들의 타입으로 제한되지 않는다.
[0052] 펌웨어 및/또는 소프트웨어로 구현되는 경우, 기능들은 컴퓨터 판독 가능한 매체 상에 하나 이상의 명령들 또는 코드로서 저장될 수 있다. 예들은 데이터 구조로 인코딩된 컴퓨터 판독 가능한 매체들 및 컴퓨터 프로그램으로 인코딩된 컴퓨터 판독 가능한 매체들을 포함한다. 컴퓨터 판독 가능한 매체들은 물리적 컴퓨터 저장 매체들을 포함한다. 저장 매체는 컴퓨터에 의해 액세스될 수 있는 이용 가능한 매체일 수 있다. 제한이 아닌 예로서, 그러한 컴퓨터 판독 가능한 매체들은 RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크 저장소, 자기 디스크 저장 또는 다른 자기 저장 디바이스들, 또는 명령들 또는 데이터 구조들의 형태로 원하는 프로그램 코드를 저장하는 데 사용될 수 있고 컴퓨터에 의해 액세스될 수 있는 다른 매체를 포함할 수 있다. 사용되는 바와 같은 디스크(disk 및 disc)는 CD(compact disc), 레이저 디스크(disc), 광 디스크(disc), DVD(digital versatile disc), 플로피 디스크(disk), 및 블루-레이® 디스크(disc)를 포함하며, 여기서 디스크(disk)들은 통상적으로 데이터를 자기적으로 재생하는 반면, 디스크(disc)들은 레이저들을 이용하여 데이터를 광학적으로 재생한다. 위의 것들의 조합들이 또한 컴퓨터 판독 가능한 매체들의 범위 내에 포함되어야 한다.
[0053] 컴퓨터 판독 가능한 매체 상의 저장과 더불어, 명령들 및/또는 데이터는 통신 장치에 포함된 송신 매체들 상에서 신호들로서 제공될 수 있다. 예컨대, 통신 장치는 명령들 및 데이터를 표시하는 신호들을 갖는 트랜시버를 포함할 수 있다. 명령들 및 데이터는, 하나 이상의 프로세서들로 하여금, 청구항들에서 요약된 기능들을 구현하게 하도록 구성된다.
[0054] 본 개시내용 및 본 개시내용의 이점들이 상세하게 설명되었지만, 첨부된 청구항들에 의해 정의되는 개시내용의 기술로부터 벗어나지 않으면서, 다양한 변화들, 치환들 및 변경들이 행해질 수 있다는 것을 이해해야 한다. 예컨대, "위" 및 "아래"와 같은 관계적 용어들이 기판 또는 전자 디바이스에 대해 사용된다. 물론, 기판 또는 전자 디바이스가 뒤집어지면, 위가 아래가 되고, 그 반대도 마찬가지이다. 추가적으로, 옆으로 배향되면, 위 및 아래는 기판 또는 전자 디바이스의 측면들을 지칭할 수 있다. 더욱이, 본 출원의 범위는 본 명세서에서 설명된 프로세스, 머신, 제조, 물질의 조성, 수단, 방법들 및 단계들의 특정 구성들로 제한되는 것으로 의도되는 것은 아니다. 당업자가 본 개시내용으로부터 쉽게 인식하는 바와 같이, 설명된 대응하는 구성들과 실질적으로 동일한 결과를 달성하거나 또는 실질적으로 동일한 기능을 수행하는, 현재 존재하거나 또는 향후에 개발될 프로세스들, 머신들, 제조, 물질의 조성들, 수단, 방법들, 또는 단계들이 본 개시내용에 따라 이용될 수 있다. 따라서, 첨부된 청구항들은 그러한 프로세스들, 머신들, 제조, 물질의 조성들, 수단, 방법들, 또는 단계들을 그들의 범위 내에 포함하는 것으로 의도된다.
[0055] 당업자들은 개시내용과 관련하여 설명된 다양한 예시적인 논리적 블록들, 모듈들, 회로들 및 알고리즘 단계들이 전자 하드웨어, 컴퓨터 소프트웨어 또는 둘 모두의 조합들로서 구현될 수 있다는 것을 추가로 인식할 것이다. 하드웨어 및 소프트웨어의 이러한 상호 교환 가능성을 명확하게 예시하기 위해, 다양한 예시적 컴포넌트들, 블록들, 모듈들, 회로들, 및 단계들은 일반적으로 그들의 기능의 측면에서 위에서 설명되었다. 그러한 기능이 하드웨어로서 구현되는지 아니면 소프트웨어로서 구현되는지는 전체 시스템 상에 부과되는 설계 제약들 및 특정 애플리케이션에 의존한다. 당업자들은 설명된 기능을 각각의 특정 애플리케이션에 대해 다양한 방식들로 구현할 수 있지만, 그러한 구현 판정들이 본 개시내용의 범위로부터 벗어나게 하는 것으로 해석되지 않아야 한다.
[0056] 개시내용과 관련하여 설명된 다양한 예시적 논리 블록들, 모듈들 및 회로들이 범용 프로세서, DSP(digital signal processor), ASIC(application - specific integrated circuit), FPGA(field-programmable gate array) 또는 다른 프로그래밍 가능한 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 별개의 하드웨어 컴포넌트들, 또는 설명된 기능들을 수행하도록 설계되는 이들의 임의의 조합으로 구현되거나 또는 수행될 수 있다. 범용 프로세서는 마이크로프로세서일 수 있지만, 대안적으로, 프로세서는 임의의 종래의 프로세서, 컨트롤러, 마이크로컨트롤러, 또는 상태 머신(state machine)일 수 있다. 프로세서는 또한 컴퓨팅 디바이스들의 조합, 예컨대, DSP와 마이크로프로세서의 조합, 다수의 마이크로프로세서들, DSP 코어와 결합된 하나 이상의 마이크로프로세서들, 또는 임의의 다른 그러한 구성으로서 구현될 수 있다.
[0057] 본 개시내용과 관련하여 설명된 알고리즘 또는 방법의 단계들은 직접 하드웨어로 구현되거나, 프로세서에 의해 실행되는 소프트웨어 모듈로 구현되거나, 또는 이 둘의 조합으로 구현될 수 있다. 소프트웨어 모듈은 RAM, 플래시 메모리, ROM, EPROM, EEPROM, 레지스터들, 하드 디스크, 탈착식(removable) 디스크, CD-ROM, 또는 당해 기술 분야에서 알려진 임의의 다른 형태의 저장 매체에 상주할 수 있다. 예시적 저장 매체는, 프로세서가 저장 매체로부터 정보를 판독할 수 있고 저장 매체에 정보를 기록할 수 있도록 프로세서에 커플링된다. 대안적으로, 저장 매체는 프로세서에 통합될 수 있다. 프로세서 및 저장 매체는 ASIC에 상주할 수 있다. ASIC는 사용자 단말에 상주할 수 있다. 대안적으로, 프로세서 및 저장 매체는 사용자 단말에 별개의 컴포넌트들로서 상주할 수 있다.
[0058] 본 개시내용의 이전 설명은 임의의 당업자가 본 개시내용을 실시하거나 또는 사용하는 것을 가능하게 하도록 제공된다. 본 개시내용에 대한 다양한 수정들은 당업자들에게 자명할 것이고, 정의되는 일반적 원리들은 개시내용의 사상 또는 범위로부터 벗어나지 않으면서 다른 변형들에 적용될 수 있다. 따라서, 본 개시내용은 설명된 예들 및 설계들로 제한되는 것으로 의도되는 것이 아니라, 개시된 원리들 및 신규한 피처들과 일치하는 가장 넓은 범위를 따를 것이다.

Claims (20)

  1. 반도체 패키지로서,
    패시브 기판(passive substrate);
    상기 패시브 기판 상의 제1 ILD(interlayer-dielectric) 층의 제1 IPD(integrated passive device);
    상기 제1 ILD 층 상의 제2 ILD 층;
    상기 제2 ILD 층 상의 제3 ILD 층의 제2 IPD; 및
    상기 제2 IPD의 유도성 엘리먼트들에 대한 열 완화 구조를 포함하는, 반도체 패키지.
  2. 제1 항에 있어서,
    상기 열 완화 구조는 상기 제2 ILD 층 상의 그리고 상기 제2 IPD의 금속화 라우팅 층들 상의 TF-HS(thin-film heat spreader) 층을 포함하는, 반도체 패키지.
  3. 제1 항에 있어서,
    상기 열 완화 구조는 상기 제1 ILD 층 상의 그리고 상기 제2 ILD 층의 금속화 라우팅 층들 상의 TF-HS 층을 포함하는, 반도체 패키지.
  4. 제1 항에 있어서,
    상기 열 완화 구조는 상기 패시브 기판 상의 TF-HS 층을 포함하는, 반도체 패키지.
  5. 제1 항에 있어서,
    상기 반도체 패키지는 RF(radio frequency) 칩 패키지에 통합된 RF 다이를 포함하는, 반도체 패키지.
  6. 제1 항에 있어서,
    상기 제1 IPD는 MIM(metal-insulator-metal) 커패시터를 포함하고, 그리고
    상기 제2 IPD는 인덕터를 포함하는, 반도체 패키지.
  7. 제1 항에 있어서,
    상기 반도체 패키지를 캡슐화하는 몰드-컴파운드(mold-compound);
    상기 반도체 패키지 상의 패키지 볼들에 커플링된 패드들을 갖는 패키지 기판; 및
    상기 패키지 볼들 사이의 그리고 상기 패키지 기판과 상기 반도체 패키지 사이의 언더필(underfill)을 더 포함하는, 반도체 패키지.
  8. 제1 항에 있어서,
    상기 패시브 기판 상의 제1 TF-HS 층;
    상기 제1 TF-HS 층 상의 금속화 스택;
    비아 패드를 통해 상기 금속화 스택의 금속화 층에 커플링된 패키지 볼; 및
    상기 금속화 층의 표면의 일부 및 측벽들 상의 그리고 상기 비아 패드의 측벽들 상의 제2 TF-HS층을 더 포함하는, 반도체 패키지.
  9. 제1 항에 있어서,
    상기 열 완화 구조는 질화알루미늄(AlN), 질화규소(SiNx), 화학 기상 증착물(CVD 다이아몬드 및 탄화규소(SiC)) 중 하나로부터 선택된 재료의 TF-HS 층을 포함하는, 반도체 패키지.
  10. 제1 항에 있어서,
    상기 패시브 기판은 실리콘, 유리, 알루미나, 및 알루미나 세라믹 중 하나로부터 선택된 재료를 포함하는, 반도체 패키지.
  11. 반도체 패키지에 열 완화 구조를 제조하기 위한 방법으로서,
    패시브 기판 상의 제1 ILD(interlayer-dielectric) 층에 제1 IPD(integrated passive device)를 형성하는 단계;
    상기 제1 ILD 층 상에 제2 ILD 층을 증착시키는 단계;
    상기 제2 ILD 층 상의 제3 ILD 층에 제2 IPD를 형성하는 단계; 및
    상기 제2 IPD의 유도성 엘리먼트들 상에 TF-HS(thin-film heat spreader) 층을 증착시키는 단계를 포함하는, 반도체 패키지에 열 완화 구조를 제조하기 위한 방법.
  12. 제11 항에 있어서,
    상기 제2 ILD 층 상에 TF-HS 층을 증착시키는 단계; 및
    상기 제2 IPD의 금속화 라우팅 층들 상에 TF-HS 층을 증착시키는 단계를 더 포함하는, 반도체 패키지에 열 완화 구조를 제조하기 위한 방법.
  13. 제11 항에 있어서,
    상기 패시브 기판 상에 제1 TF-HS 층을 증착시키는 단계를 더 포함하는, 반도체 패키지에 열 완화 구조를 제조하기 위한 방법.
  14. 제13 항에 있어서,
    상기 제1 ILD 층 상에 그리고 상기 제2 ILD 층의 금속화 라우팅 층들 상에 제2 TF-HS 층을 증착시키는 단계를 더 포함하는, 반도체 패키지에 열 완화 구조를 제조하기 위한 방법.
  15. 제11 항에 있어서,
    상기 반도체 패키지를 캡슐화하기 위해 몰드-컴파운드를 증착시키는 단계;
    상기 반도체 패키지 상의 패키지 볼들에 패드들을 갖는 패키지 기판을 부착시키는 단계; 및
    상기 패키지 볼들 사이에 그리고 상기 패키지 기판과 상기 반도체 패키지 사이에 언더필을 증착시키는 단계를 더 포함하는, 반도체 패키지에 열 완화 구조를 제조하기 위한 방법.
  16. 제11 항에 있어서,
    상기 패시브 기판 상에 제1 TF-HS 층을 증착시키는 단계;
    상기 제1 TF-HS 층 상에 금속화 스택을 형성하는 단계;
    비아 패드를 통해 상기 금속화 스택의 금속화 층에 커플링된 패키지 볼을 형성하는 단계; 및
    상기 금속화 층의 표면의 일부 및 측벽들 상에 그리고 상기 비아 패드의 측벽들 상에 제2 TF-HS 층을 증착시키는 단계를 더 포함하는, 반도체 패키지에 열 완화 구조를 제조하기 위한 방법.
  17. 반도체 패키지로서,
    패시브 기판;
    상기 패시브 기판 상의 제1 ILD(interlayer-dielectric) 층의 제1 IPD(integrated passive device);
    상기 제1 ILD 층 상의 제2 ILD 층;
    상기 제2 ILD 층 상의 제3 ILD 층의 제2 IPD; 및
    상기 제2 IPD의 유도성 엘리먼트들로부터 열을 열적으로 소산하기 위한 수단을 포함하는, 반도체 패키지.
  18. 제17 항에 있어서,
    상기 반도체 패키지는 RF(radio frequency) 칩 패키지에 통합된 RF 다이를 포함하는, 반도체 패키지.
  19. 제17 항에 있어서,
    상기 제1 IPD는 MIM(metal-insulator-metal) 커패시터를 포함하고, 그리고 상기 제2 IPD는 인덕터를 포함하는, 반도체 패키지.
  20. 제17 항에 있어서,
    상기 패시브 기판은 실리콘, 유리, 알루미나, 및 알루미나 세라믹 중 하나로부터 선택된 재료를 포함하는, 반도체 패키지.
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