KR20230022331A - 이미지 센서 - Google Patents

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KR20230022331A
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pixels
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electrode
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조승현
이태우
이태연
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삼성전자주식회사
서울대학교산학협력단
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Abstract

이미지 센서는, 복수의 픽셀들을 포함하는 픽셀 어레이를 포함한다. 상기 복수의 픽셀들의 각각은 서로 대향하는 제1 면 및 제2 면을 갖는 기판을 포함한다. 상기 복수의 픽셀들은 상기 기판의 상기 제1 면에 평행한 제1 방향 및 제2 방향을 따라 배열된 제1 픽셀들 및 제2 픽셀을 포함한다. 상기 제1 픽셀들의 각각은 상기 기판 내에 배치되는 광전 변환 영역을 포함하고, 상기 제2 픽셀은 상기 기판의 상기 제2 면 상에 차례로 적층된 픽셀 전극, 광전변환층 및 투명 전극을 포함한다. 상기 광전변환층은 페로브스카이트층을 포함한다.

Description

이미지 센서{Image sensor}
본 발명은 이미지 센서에 대한 것으로서, 보다 상세하게는 씨모스(CMOS) 이미지 센서에 대한 것이다.
이미지 센서는 광학 영상(Optical image)을 전기신호로 변환하는 반도체 소자이다. 최근 들어 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 게임기기, 경비용 카메라, 의료용 마이크로 카메라 등 다양한 분야에서 성능이 향상된 이미지 센서의 수요가 증대하고 있다. 이미지 센서는 CCD(Charge coupled device) 형 및 CMOS(Complementary metal oxide semiconductor) 형으로 분류될 수 있다. CMOS 형 이미지 센서는 CIS(CMOS image sensor)라고 약칭된다. 상기 CIS는 2차원적으로 배열된 복수 개의 픽셀들을 구비한다. 상기 픽셀들 각각은 포토 다이오드(photodiode, PD)를 포함한다. 상기 포토다이오드는 입사되는 광을 전기 신호로 변환해주는 역할을 한다. 최근, 가시광 영역 이외의 파장 대역을 감지하기 위해, 반도체 광전 소자 이외의 광전 소자를 활용한 이미지 센서에 대한 연구가 진행되고 있다.
본 발명에 이루고자 하는 일 기술적 과제는 단파장 적외선(SWIR)의 감지 효율이 향상된 이미지 센서를 제공하는데 있다.
본 발명에 이루고자 하는 다른 기술적 과제는 가시광을 센싱하는 픽셀들 및 단파장 적외선(SWIR)을 센싱하는 픽셀들이 수평적으로 배열된 이미지 센서를 제공하는데 있다.
본 발명에 따른 이미지 센서는, 복수의 픽셀들을 포함하는 픽셀 어레이를 포함할 수 있다. 상기 복수의 픽셀들의 각각은 서로 대향하는 제1 면 및 제2 면을 갖는 기판을 포함할 수 있다. 상기 복수의 픽셀들은 상기 기판의 상기 제1 면에 평행한 제1 방향 및 제2 방향을 따라 배열된 제1 픽셀들 및 제2 픽셀을 포함할 수 있다. 상기 제1 픽셀들의 각각은 상기 기판 내에 배치되는 광전 변환 영역을 포함할 수 있고, 상기 제2 픽셀은 상기 기판의 상기 제2 면 상에 차례로 적층된 픽셀 전극, 광전변환층 및 투명 전극을 포함할 수 있다. 상기 광전변환층은 페로브스카이트층을 포함할 수 있다.
본 발명에 따른 이미지 센서는, 기판 상에 차례로 적층된 적층된 픽셀 전극, 광전변환층 및 투명 전극; 상기 기판과 상기 픽셀 전극 사이의 수직 전극; 및 상기 기판 내에 배치되는 플로팅 확산 영역을 포함할 수 있다. 상기 광전변환층은 상기 픽셀 전극과 상기 투명 전극 사이에 배치될 수 있고, 상기 수직 전극은 상기 픽셀 전극 및 상기 플로팅 확산 영역에 연결될 수 있다. 상기 광전변환층은 페로브스카이트층; 상기 픽셀 전극과 상기 페로브스카이트층 사이의 제1 블로킹층; 및 상기 투명 전극과 상기 페로브스카이트층 사이의 제2 블로킹층을 포함할 수 있다.
본 발명의 개념에 따르면, 단파장 적외선의 감지 효율이 향상된 픽셀들을 포함하는 이미지 센서가 제공될 수 있다. 더하여, 가시광을 감지하는 제1 픽셀들 및 단파장 적외선을 감지하는 제2 픽셀이 동일 기판 상에 수평적으로 배열된 이미지 센서가 제공될 수 있다.
도 1은 본 발명의 실시예들에 따른 이미지 센서를 개략적으로 나타내는 블록도이다.
도 2는 본 발명의 일부 실시예들에 따른 이미지 센서의 액티브 픽셀 센서 어레이의 회로도이다.
도 3은 본 발명의 일부 실시예들에 따른 이미지 센서의 단면도이다.
도 4는 도 3의 광전변환층의 개략적인 에너지 밴드 다이어그램이다.
도 5는 본 발명의 일부 실시예들에 따른 이미지 센서의 액티브 픽셀 센서 어레이의 회로도이다.
도 6은 본 발명의 일부 실시예들에 따른 이미지 센서의 평면도이다.
도 7은 도 6의 I-I'에 따른 단면도이다.
도 8은 본 발명의 일부 실시예들에 따른 이미지 센서의 나타내는 도면으로, 도 6의 I-I'에 대응하는 단면도이다.
도 9는 본 발명의 일부 실시예들에 따른 이미지 센서의 나타내는 도면으로, 도 6의 I-I'에 대응하는 단면도이다.
도 10은 본 발명의 일부 실시예들에 따른 이미지 센서의 나타내는 도면으로, 도 6의 I-I'에 대응하는 단면도이다.
도 11은 본 발명의 실시예들에 따른 이미지 센서의 평면도이다.
도 12는 도 11의 II-II'선을 따라 자른 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 이미지 센서를 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 이미지 센서는 액티브 픽셀 센서 어레이(Active Pixel Sensor array; 1), 행 디코더(row decoder; 2), 행 드라이버(row driver; 3), 열 디코더(column decoder; 4), 타이밍 발생기(timing generator; 5), 상관 이중 샘플러(CDS: Correlated Double Sampler; 6), 아날로그 디지털 컨버터(ADC: Analog to Digital Converter; 7) 및 입출력 버퍼(I/O buffer; 8)를 포함할 수 있다.
상기 액티브 픽셀 센서 어레이(1)는 2차원적으로 배열된 복수의 픽셀들을 포함할 수 있고, 광 신호를 전기적 신호로 변환할 수 있다. 상기 액티브 픽셀 센서 어레이(1)는 행 드라이버(3)로부터 제공되는, 픽셀 선택 신호, 리셋 신호 및 전하 전송 신호와 같은 복수의 구동 신호들에 의해 구동될 수 있다. 또한, 상기 액티브 픽셀 센서 어레이(1)에 의해 변환된 전기적 신호는 상관 이중 샘플러(6)에 제공될 수 있다.
상기 행 드라이버(3)는, 상기 행 디코더(2)에서 디코딩된 결과에 따라, 상기 복수의 픽셀들을 구동하기 위한 다수의 구동 신호들을 상기 액티브 픽셀 센서 어레이(1)로 제공할 수 있다. 상기 복수의 픽셀들이 행렬 형태로 배열된 경우에는 각 행별로 구동 신호들이 제공될 수 있다.
상기 타이밍 발생기(5)는 상기 행 디코더(2) 및 상기 열 디코더(4)에 타이밍(timing) 신호 및 제어 신호를 제공할 수 있다.
상기 상관 이중 샘플러(CDS; 6)는 상기 액티브 픽셀 센서 어레이(1)에서 생성된 전기 신호를 수신하여 유지(hold) 및 샘플링할 수 있다. 상기 상관 이중 샘플러(6)는 특정한 잡음 레벨(noise level)과 전기적 신호에 의한 신호 레벨을 이중으로 샘플링하여, 잡음 레벨과 신호 레벨의 차이에 해당하는 차이 레벨을 출력할 수 있다.
상기 아날로그 디지털 컨버터(ADC; 7)는 상기 상관 이중 샘플러(6)에서 출력된 차이 레벨에 해당하는 아날로그 신호를 디지털 신호로 변환하여 출력할 수 있다.
상기 입출력 버퍼(8)는 디지털 신호를 래치(latch)하고, 래치된 신호를 열 디코더(4)에서의 디코딩 결과에 따라 순차적으로 영상 신호 처리부(도면 미도시)로 출력할 수 있다.
도 2는 본 발명의 일부 실시예들에 따른 이미지 센서의 액티브 픽셀 센서 어레이의 회로도이다.
도 1 및 도 2를 참조하면, 상기 액티브 픽셀 센서 어레이(1)는 복수의 픽셀들(PX)을 포함할 수 있고, 상기 픽셀들(PX)은 매트릭스 형태로 배열될 수 있다. 상기 픽셀들(PX)의 각각은 광전 변환 소자(PD) 및 플로팅 확산 영역(FD)을 포함할 수 있다. 상기 광전 변환 소자(PD)는 외부에서 입사된 빛의 양에 비례하여 광전하들을 생성 및 축적할 수 있다. 일부 실시예들에 따르면, 상기 광전 변환 소자(PD)는 정공을 전하 캐리어로 이용할 수 있고, 이 경우, 제1 전압(V1)이 상기 광전 변환 소자(PD)의 일 전극에 인가될 수 있다. 상기 제1 전압(V1)은 0보다 클 수 있고 일 예로, 약 3V일 수 있다. 상기 플로팅 확산 영역(FD)은 상기 광전 변환 소자(PD)의 타 전극에 연결될 수 있다. 상기 플로팅 확산 영역(FD)은 상기 광전 변환 소자(PD)에서 생성된 전하를 전송 받아 누적적으로 저장할 수 있다. 상기 픽셀들(PX)의 각각은 리셋 트랜지스터(RX), 선택 트랜지스터(SX), 및 드라이브 트랜지스터(DX)를 포함할 수 있다. 상기 리셋 트랜지스터(RX) 및 상기 선택 트랜지스터(SX)는 각각 리셋 게이트(RG) 및 선택 게이트(SG)를 포함할 수 있다.
상기 리셋 트랜지스터(RX)는 상기 플로팅 확산 영역(FD)에 축적된 전하들을 주기적으로 리셋시킬 수 있다. 상기 리셋 트랜지스터(RX)의 일 전극은 상기 플로팅 확산 영역(FD)과 연결될 수 있다. 리셋 전압(VRST)이 상기 리셋 트랜지스터(RX)의 타 전극에 인가될 수 있다. 상기 리셋 전압(VRST)은 전원 전압(VDD)과 다를 수 있다. 상기 리셋 트랜지스터(RX)가 턴 온(turn-on)되면, 상기 리셋 트랜지스터(RX)는 상기 리셋 전압(VRST)을 상기 플로팅 확산 영역(FD)으로 제공할 수 있다. 따라서, 상기 리셋 트랜지스터(RX)가 턴 온되면, 상기 플로팅 확산 영역(FD)에 축적된 전하들이 배출되어 상기 플로팅 확산 영역(FD)이 리셋될 수 있다.
상기 드라이브 트랜지스터(DX)는 상기 플로팅 확산 영역(FD)에 축적된 광전하들의 양에 따라 제어될 수 있다. 상기 드라이브 트랜지스터(DX)는 소스 팔로워 버퍼 증폭기(source follower buffer amplifier) 역할을 할 수 있다. 상기 전원 전압(VDD)이 상기 드라이브 트랜지스터(DX)의 일 전극에 인가될 수 있고, 상기 드라이브 트랜지스터(DX)의 타 전극은 상기 선택 트랜지스터의 일 전극에 연결될 수 있다. 상기 드라이브 트랜지스터(DX)는 상기 플로팅 확산 영역(FD)에서의 전위 변화를 증폭하고, 이를 출력 라인(Vout)으로 출력할 수 있다.
상기 선택 트랜지스터(SX)는 행 단위로 읽어낼 픽셀들(PX)을 선택할 수 있다. 상기 선택 트랜지스터(SX)가 턴 온될 때, 상기 전원 전압(VDD)이 상기 드라이브 트랜지스터(DX)의 일 전극에 인가될수 있다.
도 2에서 하나의 광전 변환 소자(PD)와 3개의 트랜지스터들(RX, DX, SX)을 구비하는 단위 픽셀(PX)을 예시하고 있지만, 본 발명에 따른 이미지 센서는 이에 한정되지 않는다. 일 예로, 상기 리셋 트랜지스터(RX), 상기 드라이브 트랜지스터(DX), 또는 상기 선택 트랜지스터(SX)는 이웃하는 픽셀들(PX)에 의해 서로 공유될 수 있다. 이에 따라, 상기 이미지 센서의 집적도가 향상될 수 있다.
도 3은 본 발명의 일부 실시예들에 따른 이미지 센서의 단면도이다. 도 4는 도 3의 광전변환층의 개략적인 에너지 밴드 다이어그램이다.
도 3을 참조하면, 이미지 센서는 단파장 적외선(SWIR)을 감지하도록 구성된 픽셀(PX)을 포함할 수 있다. 상기 픽셀(PX)은 복수 개로 제공될 수 있고, 도 2를 참조하여 설명한 바와 같이 매트릭스 형태로 배열될 수 있다. 상기 픽셀(PX)은 도 2를 참조하여 설명한 바와 같이 동작하도록 구성될 수 있다.
상기 픽셀(PX)은 기판(100), 및 상기 기판(100) 내의 소스/드레인 영역들(SD) 및 플로팅 확산 영역(FD)을 포함할 수 있다. 상기 기판(100)은 반도체 기판 (일 예로, 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, Ⅱ-Ⅵ족 화합물 반도체 기판, 또는 Ⅲ-Ⅴ족 화합물 반도체 기판) 또는 SOI(Silicon on insulator) 기판일 수 있다. 상기 소스/드레인 영역들(SD) 및 상기 플로팅 확산 영역(FD)은 상기 기판(100)의 상면(100U)에 인접하게 배치될 수 있다. 상기 기판(100)은 제1 도전형을 가질 수 있고, 상기 소스/드레인 영역들(SD) 및 상기 플로팅 확산 영역(FD)은 상기 제1 도전형과 다른 제2 도전형을 가질 수 있다. 일 예로, 상기 제1 도전형을 P형일 수 있고, 상기 제2 도전형은 N형일 수 있다. , 상기 소스/드레인 영역들(SD) 및 상기 플로팅 확산 영역(FD)은 상기 제2 도전형의 불순물(일 예로, N형 불순물)이 도핑된 영역들일 수 있다.
상기 픽셀(PX)은 상기 기판(100)의 상기 상면(100U) 상의 게이트 전극들(GE1, GE2), 및 상기 기판(100)과 상기 게이트 전극들(GE1, GE2) 사이의 게이트 절연 패턴들(GI)을 더 포함할 수 있다. 상기 게이트 전극들(GE1, GE2) 중 제1 게이트 전극(GE1)은 상기 소스/드레인 영역들(SD) 중 하나와 상기 플로팅 확산 영역(FD) 사이에 배치될 수 있고, 상기 게이트 전극들(GE1, GE2) 중 제2 게이트 전극(GE2)은 상기 소스/드레인 영역들(SD) 중 대응하는 소스/드레인 영역들(SD) 사이에 배치될 수 있다. 상기 제1 게이트 전극(GE1), 상기 소스/드레인 영역들(SD) 중 상기 하나, 및 상기 플로팅 확산 영역(FD)은 도 2를 참조하여 설명한 상기 리셋 트랜지스터(RX)를 구성할 수 있고, 상기 제1 게이트 전극(GE1)은 도 2를 참조하여 설명한 상기 리셋 게이트(RG)에 대응할 수 있다. 상기 제2 게이트 전극(GE2) 및 상기 대응하는 소스/드레인 영역들(SD)은 도 2를 참조하여 설명한 상기 선택 트랜지스터(SX) 또는 상기 드라이브 트랜지스터(DX)를 구성할 수 있다. 상기 제2 게이트 전극(GE2) 및 상기 대응하는 소스/드레인 영역들(SD)이 상기 선택 트랜지스터(SX)를 구성하는 경우, 상기 제2 게이트 전극(GE2)은 도 2를 참조하여 설명한 상기 선택 게이트(SG)에 대응할 수 있다. 상기 게이트 전극들(GE1, GE2)은 도전 물질(일 예로, 도핑된 반도체 물질 및/또는 금속)을 포함할 수 있고, 상기 게이트 절연 패턴들(GI)은 절연 물질(일 예로, 실리콘 산화물)을 포함할 수 있다.
상기 픽셀(PX)은 상기 기판(100)의 상기 상면(100U) 상의 배선 패턴들(110) 및 수직 전극(125)을 더 포함할 수 있다. 상기 배선 패턴들(110)은 상기 소스/드레인 영역들(SD)에 연결되는 도전 콘택들(112), 및 상기 도전 콘택들(112)에 연결되는 도전 라인들(114)을 포함할 수 있다. 상기 도전 콘택들(112)의 각각은 상기 소스/드레인 영역들(SD) 중 대응하는 소스/드레인 영역(SD)에 전기적으로 연결될 수 있고, 상기 도전 라인들(114) 중 대응하는 도전 라인들(114)에 전기적으로 연결될 수 있다. 상기 수직 전극(125)은 상기 플로팅 확산 영역(FD)에 전기적으로 연결될 수 있다. 상기 도전 콘택들(112), 상기 도전 라인들(114) 및 상기 수직 전극(125)은 도전 물질을 포함할 수 있다.
상기 픽셀(PX)은 상기 기판(100)의 상기 상면(100U) 상에 배치되고 상기 게이트 전극들(GE1, GE2), 상기 배선 패턴들(110) 및 상기 수직 전극(125)을 덮는 층간 절연막(120)을 더 포함할 수 있다. 상기 층간 절연막(120)은 실리콘 산화물, 실리콘 질화물, 알루미늄 산화물 및 하프늄 산화물과 같은 절연 물질을 포함할 수 있다.
상기 픽셀(PX)은 상기 층간 절연막(120) 상의 광전변환층(140), 상기 광전변환층(140)과 상기 층간 절연막(120) 사이의 픽셀 전극(130), 및 상기 광전변환층(140) 상의 투명 전극(150)을 더 포함할 수 있다. 상기 광전변환층(140)은 상기 픽셀 전극(130)과 상기 투명 전극(150) 사이에 개재될 수 있다. 상기 픽셀 전극(130)은 상기 수직 전극(125)에 연결될 수 있다. 상기 광전변환층(140)은 상기 픽셀 전극(130) 및 상기 수직 전극(125)을 통해 상기 플로팅 확산 영역(FD)에 전기적으로 연결될 수 있다. 상기 광전변환층(140)은 도 2를 참조하여 설명한 상기 광전 변환 소자(PD)를 구성할 수 있고, 상기 광전변환층(140)에서 발생된 전하가 상기 픽셀 전극(130) 및 상기 수직 전극(125)을 통해 상기 플로팅 확산 영역(FD)으로 전송될 수 있다. 상기 픽셀 전극(130)은 일 예로, TiN, TaN, Cu, ITO, Au 및 Ag 중 적어도 하나를 포함할 수 있고, 상기 투명 전극(150)은 일 예로, ITO, IZO, ZnO 및 SnO2 중 적어도 하나를 포함할 수 있다. 상기 광전변환층(140)은 상기 기판(100)의 상기 상면(100U)에 수직한 방향에 따른 두께(140T)를 가질 수 있고, 상기 광전변환층(140)의 상기 두께(140T)는 일 예로, 약 500nm 보다 작을 수 있다.
상기 광전변환층(140)은 상기 픽셀 전극(130) 상에 차례로 적층된 제1 블로킹층(142), 페로브스카이트층(144) 및 제2 블로킹층(146)을 포함할 수 있다. 상기 제1 블로킹층(142)은 상기 페로브스카이트층(144)과 상기 픽셀 전극(130) 사이에 개재될 수 있고, 상기 제2 블로킹층(146)은 상기 페로브스카이트층(144)과 상기 투명 전극(150) 사이에 개재될 수 있다.
상기 페로브스카이트층(144)은 ABX3, A2BX4, A3BX5, A4BX6, ABX4 또는 An-1BnX3n+1(여기서, n은 2 내지 6의 정수)의 구조를 갖는 페로브스카이트 물질을 포함할 수 있다. A는 Na, K, Rb, Cs, Fr 및 이들의 유도체 중 적어도 하나를 포함할 수 있다. B는 2가의 전이금속, 희토류 금속, 알칼리토류 금속, Ga, In, Al, Sb, Bi 및 Po 중 적어도 하나를 포함할 수 있다. 일 예로, B는 Sn, Ge, Ga, In, Al, Sb, Bi, Po, Eu, Yb, Ca 및 Sr 중 적어도 하나를 포함할 수 있다. X는 Cl, Br 및 I 중 적어도 하나를 포함할 수 있다. 상기 페로브스카이트층(144)은 일 예로, CsSni3를 포함할 수 있다.
상기 제1 블로킹층(142)은 상기 페로브스카이트층(144)에서 발생된 전자의 이동을 차단하는 전위 장벽층일 수 있고, 상기 제2 블로킹층(146)은 상기 페로브스카이트층(144)에서 발생된 정공의 이동을 차단하는 전위 장벽층일 수 있다. 상기 제1 블로킹층(142)은 일 예로, NiO, MoO3 및 V2O5 중 적어도 하나를 포함할 수 있고, 상기 제2 블로킹층(146)은 일 예로, TiO2, HfO2, SnO2 및 ZnO 중 적어도 하나를 포함할 수 있다.
도 4의 (a)를 참조하면, 상기 픽셀 전극(130) 및 상기 투명 전극(150)에 바이어스(bias)가 인가되지 않는 경우, 상기 제1 블로킹층(142)은 전자의 이동을 차단하는 전위 장벽을 제공할 수 있고, 상기 제2 블로킹층(146)은 정공의 이동을 차단하는 전위 장벽을 제공할 수 있다. 도 4의 (b)를 참조하면, 상기 픽셀 전극(130) 및 상기 투명 전극(150)에 역방향 바이어스(reverse bias)가 인가되는 경우, 상기 제1 블로킹층(142)의 전위 장벽 및 상기 제2 블로킹층(146)의 전위 장벽이 높아질 수 있고, 이에 따라, 상기 페로브스카이트층(144)에서 발생된 전자 및 정공의 이동이 차단될 수 있다. 도 4의 (c)를 참조하면, 상기 픽셀 전극(130) 및 상기 투명 전극(150)에 순방향 바이어스(forward bias)가 인가되는 경우, 상기 제1 블로킹층(142)의 전위 장벽 및 상기 제2 블로킹층(146)의 전위 장벽이 낮아질 수 있고, 이에 따라, 상기 페로브스카이트층(144)에서 발생된 전자 및 정공의 이동으로 인해 전류가 흐를 수 있다. 본 발명의 실시예들에 따르면, 상기 제1 및 제2 블로킹층들(142, 146)은 상기 픽셀(PX) 내 누설 전류를 최소화하기 위해 이용될 수 있다.
도 3을 다시 참조하면, 상기 픽셀(PX)은 상기 투명 전극(150) 상에 차례로 적층된 보호층(160) 및 마이크로 렌즈(300)를 더 포함할 수 있다. 상기 보호층(160)은 상기 투명 전극(150) 및 상기 광전변환층(140)을 보호할 수 있고, 절연 물질을 포함할 수 있다. 상기 마이크로 렌즈(300)는 상기 보호층(160) 상에 배치될 수 있다. 상기 마이크로 렌즈(300)는 상기 기판(100)의 상기 상면(100U)에 수직한 방향을 따라 상기 광전변환층(140)과 수직적으로 중첩할 수 있다.
외부에서 입사되는 광은 적외선 필터를 통해 상기 마이크로 렌즈(300)로 입사될 수 있다. 상기 필터링된 입사광은 단파장 적외선일 수 있다. 상기 필터링된 입사광은 상기 마이크로 렌즈(300)에 의해 집광될 수 있고 상기 광전변환층(140)으로 입사될 수 있다. 상기 광전변환층(140)은 상기 필터링된 입사광(즉, 단파장 적외선)에 의한 광전하를 생성 및 축적할 수 있고, 이에 따라, 상기 픽셀(PX)은 단파장 적외선(SWIR)을 감지하도록 구성될 수 있다.
본 발명의 개념에 따르면, 상기 픽셀(PX)은 단파장 적외선(SWIR)을 감지하도록 구성될 수 있고, 상기 픽셀(PX)의 상기 광전변환층(140)은 상기 페로브스카이트층(144)을 포함할 수 있다. 상기 광전변환층(140)이 상대적으로 전하의 이동도가 큰 페로브스카이트 물질을 포함함에 따라, 단파장 적외선(SWIR)의 감지가 용이할 수 있다. 또한, 상기 광전변환층(140)이 식각이 가능한 페로브스카이트 물질을 포함함에 따라, 식각 공정에 의해 상기 픽셀(PX)의 상기 광전변환층(140)과 이웃하는 픽셀의 광전변환층의 분리가 가능할 수 있다. 따라서, 서로 이웃하는 픽셀들 사이의 분리(isolation)이 용이할 수 있다.
더하여, 상기 광전변환층(140)은 상기 제1 블로킹층(142)과 상기 제2 블로킹층(146)을 더 포함할 수 있다. 상기 제1 블로킹층(142) 및 상기 제2 블로킹층(146)은 상기 페로브스카이트층(144)에서 발생된 전자 또는 정공의 이동을 차단하는 전위 장벽을 제공할 수 있고, 이에 따라, 상기 픽셀(PX) 내 누설 전류가 최소화될 수 있다.
따라서, 단파장 적외선의 감지 효율이 향상된 픽셀들을 포함하는 이미지 센서가 제공될 수 있다.
도 5는 본 발명의 일부 실시예들에 따른 이미지 센서의 액티브 픽셀 센서 어레이의 회로도이다.
도 1 및 도 5를 참조하면, 상기 액티브 픽셀 센서 어레이(1)는 복수의 픽셀들(PX1, PX2)을 포함할 수 있고, 상기 픽셀들(PX1, PX2)은 매트릭스 형태로 배열될 수 있다. 상기 픽셀들(PX1, PX2)은 서로 이웃하는 RGB 픽셀들(PX1) 및 IR 픽셀(PX2)을 포함할 수 있다.
상기 RGB 픽셀들(PX1)의 각각은 전송 트랜지스터(TX)와 로직 트랜지스터들(RX, SX, DX)을 포함할 수 있다. 상기 로직 트랜지스터들은 제1 리셋 트랜지스터(RX1), 제1 선택 트랜지스터(SX1), 및 제1 드라이브 트랜지스터(DX1)를 포함할 수 있다. 상기 전송 트랜지스터(TX), 상기 제1 리셋 트랜지스터(RX1), 및 상기 제1 선택 트랜지스터(SX1)는 각각 전송 게이트(TG), 제1 리셋 게이트(RG1), 및 선택 게이트(SG)를 포함할 수 있다. 상기 RGB 픽셀들(PX1)의 각각은 제1 광전 변환 소자(PD1) 및 제1 플로팅 확산 영역(FD1)을 더 포함할 수 있다.
상기 제1 광전 변환 소자(PD1)는 외부에서 입사된 빛의 양에 비례하여 광전하들을 생성 및 축적할 수 있다. 상기 제1 광전 변환 소자(PD1)는 P형 불순물 영역과 N형 불순물 영역을 포함하는 실리콘 포토다이오드일 수 있다. 상기 전송 트랜지스터(TX)는 상기 제1 광전 변환 소자(PD1)에서 생성된 전하를 상기 제1 플로팅 확산 영역(FD1)으로 전송할 수 있다. 상기 제1 플로팅 확산 영역(FD1)은 상기 제1 광전 변환 소자(PD1)에서 생성된 전하를 전송 받아 누적적으로 저장할 수 있다. 상기 제1 플로팅 확산 영역(FD1)에 축적된 광전하들의 양에 따라 상기 제1 드라이브 트랜지스터(DX1)가 제어될 수 있다.
상기 제1 리셋 트랜지스터(RX1)는 상기 제1 플로팅 확산 영역(FD1)에 축적된 전하들을 주기적으로 리셋시킬 수 있다. 상기 제1 리셋 트랜지스터(RX1)의 일 전극은 상기 제1 플로팅 확산 영역(FD1)에 연결될 수 있고, 상기 제1 리셋 트랜지스터(RX1)의 타 전극은 제1 리셋 전압(VRST1)에 연결될 수 있다. 일 예로, 상기 제1 리셋 전압 (VRST1)은 전원 전압(VDD)과 동일할 수 있다. 상기 제1 리셋 트랜지스터(RX1)가 턴 온(turn-on)되면, 상기 제1 리셋 트랜지스터(RX1)의 타 전극에 연결된 상기 제1 리셋 전압(VRST1)이 상기 제1 플로팅 확산 영역(FD1)으로 인가될 수 있다. 따라서, 상기 제1 리셋 트랜지스터(RX1)가 턴 온되면, 상기 제1 플로팅 확산 영역(FD1)에 축적된 전하들이 배출되어 상기 제1 플로팅 확산 영역(FD1)이 리셋될 수 있다.
상기 제1 드라이브 트랜지스터(DX1)는 소스 팔로워 버퍼 증폭기(source follower buffer amplifier) 역할을 할 수 있다. 상기 제1 드라이브 트랜지스터(DX1)는 상기 제1 플로팅 확산 영역(FD1)에서의 전위 변화를 증폭하고, 이를 출력 라인(Vout)으로 출력할 수 있다.
상기 제1 선택 트랜지스터(SX1)는 행 단위로 읽어낼 픽셀들(PX1)을 선택할 수 있다. 상기 제1 선택 트랜지스터(SX1)가 턴 온될 때, 전원 전압(VDD)이 상기 제1 드라이브 트랜지스터(DX1)의 일 전극으로 인가될수 있다.
상기 제1 리셋 트랜지스터(RX1), 상기 제1 드라이브 트랜지스터(DX1), 또는 상기 제1 선택 트랜지스터(SX1)는 도시된 바와 달리, 이웃하는 제1 픽셀들(PX1)에 의해 서로 공유될 수 있다. 이에 따라, 상기 이미지 센서의 집적도가 향상될 수 있다.
상기 IR 픽셀(PX2)은 제2 광전 변환 소자(PD2) 및 제2 플로팅 확산 영역(FD2)을 포함할 수 있다. 상기 제2 광전 변환 소자(PD2)는 외부에서 입사된 빛의 양에 비례하여 광전하들을 생성 및 축적할 수 있다. 제1 전압(V1)이 상기 제2 광전 변환 소자(PD2)의 일 전극에 인가될 수 있다. 상기 제1 전압(V1)은 0보다 클 수 있고 일 예로, 약 3V일 수 있다. 상기 제2 플로팅 확산 영역(FD2)은 상기 제2 광전 변환 소자(PD2)의 타 전극에 연결될 수 있다. 상기 제2 플로팅 확산 영역(FD2)은 상기 제2 광전 변환 소자(PD2)에서 생성된 전하를 전송 받아 누적적으로 저장할 수 있다. 상기 IR 픽셀(PX2)은 제2 리셋 트랜지스터(RX2), 제2 선택 트랜지스터(SX2), 및 제2 드라이브 트랜지스터(DX2)를 포함할 수 있다. 상기 제2 리셋 트랜지스터(RX2) 및 상기 제2 선택 트랜지스터(SX2)는 각각 제2 리셋 게이트(RG2) 및 상기 선택 게이트(SG)를 포함할 수 있다.
상기 IR 픽셀(PX2)은 도 2를 참조하여 설명한 단위 픽셀(PX)과 동일하게 구성될 수 있다. 이 경우, 상기 제2 광전 변환 소자(PD2), 상기 제2 플로팅 확산 영역(FD2), 상기 제2 리셋 트랜지스터(RX2), 상기 제2 선택 트랜지스터(SX2), 및 상기 제2 드라이브 트랜지스터(DX2)는 각각 도 2의 상기 광전 변환 소자(PD), 상기 플로팅 확산 영역(FD), 상기 리셋 트랜지스터(RX), 상기 선택 트랜지스터(SX), 및 상기 드라이브 트랜지스터(DX)와 실질적으로 동일할 수 있다. 상기 제2 리셋 트랜지스터(RX2)에 인가되는 제2 리셋 전압(VRST2)은 도 2의 상기 리셋 전압(VRST)에 대응할 수 있다. 즉, 상기 제2 리셋 전압(VRST2)은 전원 전압(VDD)과 다를 수 있다.
도 6은 본 발명의 일부 실시예들에 따른 이미지 센서의 평면도이다. 도 7은 도 6의 I-I'에 따른 단면도이다.
도 6 및 도 7을 참조하면, 이미지 센서는 복수의 픽셀들(PX1, PX2)을 포함할 수 있고, 상기 복수의 픽셀들(PX1, PX2)은 매트릭스 형태로 배열될 수 있다. 상기 복수의 픽셀들(PX1, PX2)은 제1 픽셀들(PX1) 및 제2 픽셀(PX2)을 포함할 수 있다. 상기 제1 픽셀들(PX1)은 도 6의 상기 RGB 픽셀들(PX1)에 대응할 수 있고, 상기 RGB 픽셀들(PX1)과 동일하게 동작하도록 구성될 수 있다. 상기 제2 픽셀(PX2)은 도 6의 상기 IR 픽셀(PX2)에 대응할 수 있고, 상기 IR 픽셀(PX2)과 동일하게 동작하도록 구성될 수 있다.
상기 복수의 픽셀들(PX1, PX2)의 각각은 기판(100)을 포함할 수 있다. 상기 기판(100)은 반도체 기판 (일 예로, 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, Ⅱ-Ⅵ족 화합물 반도체 기판, 또는 Ⅲ-Ⅴ족 화합물 반도체 기판) 또는 SOI(Silicon on insulator) 기판일 수 있다. 상기 기판(100)은 서로 대향하는 제1 면(100a) 및 제2 면(100b)을 가질 수 있다. 상기 복수의 픽셀들(PX1, PX2)은 상기 기판(100)의 상기 제1 면(100a)에 평행하고 서로 교차하는 제1 방향(D1) 및 제2 방향(D2)을 따라 배열될 수 있다. 상기 복수의 픽셀들(PX1, PX2)은 서로 바로 이웃할 수 있다. 상기 제2 픽셀(PX2)은 상기 제1 방향(D1)을 따라 상기 제1 픽셀들(PX1) 중 하나와 이웃할 수 있고, 상기 제2 방향(D2)을 따라 상기 제1 픽셀들(PX1) 중 다른 하나와 이웃할 수 있다.
상기 제1 픽셀들(PX1)의 각각은 상기 기판(100) 내에 배치되는 광전 변환 영역(105)을 포함할 수 있다. 상기 기판(100)은 제1 도전형을 가질 수 있고, 상기 광전 변환 영역(105)은 상기 제1 도전형과 다른 제2 도전형의 불순물이 도핑된 영역일 수 있다. 일 예로, 상기 제1 도전형 및 상기 제2 도전형은 각각 P형 및 N형일 수 있다. 이 경우, 상기 제2 도전형의 불순물은 인, 비소, 비스무스, 및/또는 안티몬과 같은 N형 불순물을 포함할 수 있다. 상기 광전 변환 영역(105)은 상기 기판(100)과 PN접합을 이루어 포토 다이오드를 구성할 수 있고, 도 5의 상기 제1 광전 변환 소자(PD1)를 구성할 수 있다.
상기 제1 픽셀들(PX1)의 각각은 상기 기판(100)의 상기 제1 면(100a) 상의 전송 게이트 전극(TG), 상기 기판(100)과 상기 전송 게이트 전극(TG) 사이의 게이트 절연 패턴(GI), 및 상기 기판(100)의 상기 제1 면(100a)에 인접하게 배치되는 제1 플로팅 확산 영역(FD1)을 더 포함할 수 있다. 상기 제1 플로팅 확산 영역(FD1)은 상기 전송 게이트 전극(TG)의 일 측에 그리고 상기 기판(100) 내에 배치될 수 있다. 상기 제1 플로팅 확산 영역(FD1)은 상기 기판(100)의 상기 제1 도전형과 다른 상기 제2 도전형의 불순물(일 예로, N형 불순물)이 도핑된 영역일 수 있다. 상기 전송 게이트 전극(TG)의 하부는 상기 기판(100)의 상기 제1 면(100a)에 수직한 제3 방향(D3)을 따라 상기 기판(100) 내부로 연장될 수 있다. 상기 전송 게이트 전극(TG)의 상부는 상기 기판(100)의 상기 제1 면(100a) 위로 돌출될 수 있다. 상기 게이트 절연 패턴(GI)은 상기 기판(100)의 상기 제1 면(100a)과 상기 전송 게이트 전극(TG) 사이에 개재할 수 있고, 상기 기판(100) 내부로 연장되어 상기 기판(100)과 상기 전송 게이트 전극(TG) 사이에 개재할 수 있다. 상기 전송 게이트 전극(TG) 및 상기 제1 플로팅 확산 영역(FD1)은 도 6의 상기 전송 트랜지스터(TX)를 구성할 수 있고, 상기 전송 게이트 전극(TG)은 도 6의 상기 전송 게이트(TG)에 대응할 수 있다. 상기 전송 게이트 전극(TG)은 도전 물질(일 예로, 도핑된 반도체 물질 및/또는 금속)을 포함할 수 있고, 상기 게이트 절연 패턴(GI)은 절연 물질(일 예로, 실리콘 산화물)을 포함할 수 있다.
상기 제1 픽셀들(PX1)의 각각은 상기 기판(100)의 상기 제1 면(100a) 상의 배선 패턴들(110)을 더 포함할 수 있다. 상기 배선 패턴들(110)은 도전 콘택들(112) 및 상기 도전 콘택들(112)에 연결되는 도전 라인들(114)을 포함할 수 있다. 상기 제1 플로팅 확산 영역(FD1)은 상기 도전 콘택들(112) 중 대응하는 도전 콘택(112)을 통해 상기 도전 라인들(114) 중 대응하는 도전 라인들(114)에 전기적으로 연결될 수 있다. 상기 도전 콘택들(112) 및 상기 도전 라인들(114)은 도전 물질을 포함할 수 있다.
상기 제1 픽셀들(PX1)의 각각은 상기 기판(100)의 상기 제1 면(100a) 상에 배치되고 상기 전송 게이트 전극(TG) 및 상기 배선 패턴들(110)을 덮는 층간 절연막(120)을 더 포함할 수 있다. 상기 층간 절연막(120)은 실리콘 산화물, 실리콘 질화물, 알루미늄 산화물 및 하프늄 산화물과 같은 절연 물질을 포함할 수 있다.
상기 제1 픽셀들(PX1)의 각각은 상기 기판(100)의 상기 제2 면(100b) 상에 배치되는 그리드 패턴(175), 하부 절연층(180), 평탄층(185), 컬러필터(200), 상부 절연층(190), 및 마이크로 렌즈(300)를 더 포함할 수 있다. 상기 그리드 패턴(175)은 상기 기판(100)의 상기 제2 면(100b) 상에 배치될 수 있고, 상기 제3 방향(D3)을 따라 상기 광전 변환 영역(105)으로부터 오프셋될 수 있다. 상기 그리드 패턴(175)은 상기 복수의 픽셀들(PX1, PX2) 사이의 경계 상에 배치될 수 있고, 평면적 관점에서 상기 복수의 픽셀들(PX1, PX2)의 각각을 둘러쌀 수 있다. 상기 그리드 패턴(175)은 상기 기판(100)의 상기 제2 면(100b)으로 입사되는 광이 상기 광전 변환 영역(105) 내로 입사되도록 상기 광을 가이드할 수 있다. 상기 그리드 패턴(175)은 금속(일 예로, 텡스텐)을 포함할 수 있다. 도시되지 않았지만, 상기 그리드 패턴(175)과 상기 기판(100)의 상기 제2 면(100b) 사이에 추가적인 절연층이 배치될 수 있다. 상기 하부 절연층(180)은 상기 기판(100)의 상기 제2 면(100b) 상에 배치되어 상기 그리드 패턴(175)을 덮을 수 있다. 상기 하부 절연층(180)은 서로 이웃하는 그리드 패턴들(175) 사이로 연장되어 상기 기판(100)의 상기 제2 면(100b)을 덮을 수 있다. 상기 하부 절연층(180)은 절연 물질(일 예로, 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물)을 포함할 수 있다.
상기 평탄층(185)은 상기 하부 절연층(180)과 상기 컬러필터(200) 사이에 배치될 수 있다. 상기 평탄층(185)은 절연 물질(일 예로, 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물)을 포함할 수 있다. 상기 컬러필터(200)는 상기 평탄층(185) 상에 배치될 수 있고, 상기 제3 방향(D3)을 따라 상기 광전 변환 영역(105)과 수직적으로 중첩할 수 있다. 상기 컬러필터(200)는 입사광 중 가시광을 통과시키는 가시광 필터일 수 있다. 상기 컬러필터(200)를 통과한 가시광은 상기 광전 변환 영역(105)으로 입사될 수 있고, 상기 광전 변환 영역(105)은 상기 가시광에 의한 광전하들을 생성 및 축적할 수 있다. 이에 따라, 상기 제1 픽셀들(PX1)은 가시광을 감지하도록 구성될 수 있다.
상기 제1 픽셀들(PX1)의 상기 컬러필터들(200)은 서로 다른 파장대의 가시광을 통과시키도록 구성될 수 있다. 일 예로, 상기 제1 픽셀들(PX1) 중 하나의 컬러필터(200)는 적색광을 통과시키도록 구성될 수 있고, 상기 제1 픽셀들(PX1) 중 다른 하나의 컬러필터(200)는 녹색광을 통과시키도록 구성될 수 있고, 상기 제1 픽셀들(PX1) 중 또 다른 하나의 컬러필터(200)는 청색광을 통과시키도록 구성될 수 있다.
상기 상부 절연층(190)은 상기 컬러필터(200)와 상기 마이크로 렌즈(300) 사이에 배치될 수 있다. 상기 상부 절연층(190)은 절연 물질(일 예로, 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물)을 포함할 수 있다. 상기 마이크로 렌즈(300)는 상기 상부 절연층(190) 상에 배치될 수 있고, 상기 제3 방향(D3)을 따라 상기 광전 변환 영역(105)과 수직적으로 중첩할 수 있다. 상기 마이크로 렌즈(300)는 외부에서 입사되는 광을 집광할 수 있고, 상기 마이크로 렌즈(300)를 통해 입사되는 상기 입사광이 상기 컬러필터(200)를 통해 상기 광전 변환 영역(105)으로 입사될 수 있다.
상기 제2 픽셀(PX2)은 상기 기판(100)의 상기 제1 면(100a)에 인접하게 배치되는 소스/드레인 영역(SD) 및 제2 플로팅 확산 영역(FD2)을 포함할 수 있다. 상기 소스/드레인 영역(SD) 및 상기 제2 플로팅 확산 영역(FD2)은 상기 기판(100)의 상기 제1 도전형과 다른 상기 제2 도전형을 가질 수 있다. 상기 소스/드레인 영역(SD) 및 상기 제2 플로팅 확산 영역(FD2)은 상기 제2 도전형의 불순물(일 예로, N형 불순물)이 도핑된 영역들일 수 있다.
상기 제2 픽셀(PX2)은 상기 기판(100)의 상기 제1 면(100a) 상에 배치되는 게이트 전극(GE), 및 상기 기판(100)의 상기 제1 면(100a)과 상기 게이트 전극(GE) 사이의 게이트 절연 패턴(GI)을 더 포함할 수 있다. 상기 게이트 전극(GE)은 상기 소스/드레인 영역(SD)과 상기 제2 플로팅 확산 영역(FD2) 사이에 배치될 수 있다. 상기 게이트 전극(GE), 상기 소스/드레인 영역(SD) 및 상기 제2 플로팅 확산 영역(FD2)은 도 5의 상기 제2 리셋 트랜지스터(RX2)를 구성할 수 있고, 상기 게이트 전극(GE)은 도 5의 상기 제2 리셋 게이트(RG2)에 대응할 수 있다. 상기 게이트 전극들(GE)은 도전 물질(일 예로, 도핑된 반도체 물질 및/또는 금속)을 포함할 수 있고, 상기 게이트 절연 패턴들(GI)은 절연 물질(일 예로, 실리콘 산화물)을 포함할 수 있다.
상기 제2 픽셀(PX2)은 상기 기판(100)의 상기 제1 면(100a) 상의 상기 배선 패턴들(110)을 더 포함할 수 있다. 상기 소스/드레인 영역(SD)은 상기 도전 콘택들(112) 중 대응하는 도전 콘택(112)을 통해 상기 도전 라인들(114) 중 대응하는 도전 라인들(114)에 전기적으로 연결될 수 있다. 상기 제2 픽셀(PX2)은 상기 기판(100)의 상기 제1 면(100a) 상에 배치되는 상기 층간 절연막(120), 및 상기 기판(100)의 상기 제2 면(100b) 상에 배치되는 상기 그리드 패턴(175) 및 상기 하부 절연층(180)을 더 포함할 수 있다. 상기 층간 절연막(120)은 상기 게이트 전극(GE) 및 상기 배선 패턴들(110)을 덮을 수 있다. 상기 하부 절연층(180)은 상기 그리드 패턴(175)을 덮을 수 있고, 서로 이웃하는 그리드 패턴들(175) 사이로 연장되어 상기 기판(100)의 상기 제2 면(100b)을 덮을 수 있다.
상기 제2 픽셀(PX2)은 상기 기판(100)을 관통하는 수직 전극(125)을 더 포함할 수 있다. 상기 수직 전극(125)은 상기 제2 플로팅 확산 영역(FD2)에 전기적으로 연결될 수 있다. 상기 수직 전극(125)은 상기 제3 방향(D3)을 따라 상기 기판(100) 및 상기 하부 절연층(180)을 관통할 수 있다. 상기 수직 전극(125)은 서로 이웃하는 그리드 패턴들(175) 사이에서 상기 하부 절연층(180)을 관통할 수 있다. 상기 수직 전극(125)은 도전 물질을 포함할 수 있다. 도시되지 않았지만, 상기 수직 전극(125)과 상기 기판(100) 사이에 절연 물질을 포함하는 전극 배리어가 제공될 수 있다. 상기 수직 전극(125)은 상기 전극 배리어에 의해 상기 기판(100)으로부터 절연될 수 있다.
상기 제2 픽셀(PX2)은 상기 하부 절연층(180) 상에 차례로 적층된 픽셀 전극(130), 광전변환층(140), 투명 전극(150) 및 보호층(160)을 더 포함할 수 있다. 상기 픽셀 전극(130)은 상기 하부 절연층(180)과 상기 광전변환층(140) 사이에 개재될 수 있고, 상기 투명 전극(150)은 상기 광전변환층(140)과 상기 보호층(160) 사이에 배치될 수 있다. 상기 광전변환층(140)은 상기 픽셀 전극(130)과 상기 투명 전극(150) 사이에 배치될 수 있다. 상기 수직 전극(125)은 상기 하부 절연층(180)을 관통하여 상기 픽셀 전극(130)에 연결될 수 있다. 상기 광전변환층(140)은 상기 픽셀 전극(130) 상에 차례로 적층된 제1 블로킹층(142), 페로브스카이트층(144) 및 제2 블로킹층(146)을 포함할 수 있다. 상기 제1 블로킹층(142)은 상기 페로브스카이트층(144)과 상기 픽셀 전극(130) 사이에 개재될 수 있고, 상기 제2 블로킹층(146)은 상기 페로브스카이트층(144)과 상기 투명 전극(150) 사이에 개재될 수 있다. 상기 픽셀 전극(130), 상기 광전변환층(140), 상기 투명 전극(150) 및 상기 보호층(160)은 도 3 및 도 4를 참조하여 설명한 상기 픽셀 전극(130), 상기 광전변환층(140), 상기 투명 전극(150) 및 상기 보호층(160)과 실질적으로 동일하다.
상기 제2 픽셀(PX2)의 상기 픽셀 전극(130), 상기 광전변환층(140), 상기 투명 전극(150) 및 상기 보호층(160)은 상기 제1 픽셀들(PX1)의 각각의 상기 평탄층(185)의 일 측에 배치될 수 있다. 상기 평탄층(185)은 상기 제2 픽셀(PX2)의 상기 픽셀 전극(130), 상기 광전변환층(140), 상기 투명 전극(150) 및 상기 보호층(160)의 측면들을 덮을 수 있다.
상기 제2 픽셀(PX2)은 상기 보호층(160) 상의 상기 상부 절연층(190)을 더 포함할 수 있다. 일 예로, 상기 제1 픽셀들(PX1)의 각각의 상기 상부 절연층(190)이 상기 제2 픽셀(PX2)의 상기 보호층(160) 상으로 연장될 수 있다. 상기 제2 픽셀(PX2)의 상기 상부 절연층(190)은 상기 제1 픽셀들(PX1)들의 상기 컬러필터들(200) 중 적어도 하나의 측면을 덮을 수 있다.
상기 제2 픽셀(PX2)은 상기 상부 절연층(190) 상의 상기 마이크로 렌즈(300)를 더 포함할 수 있다. 상기 마이크로 렌즈(300)는 상기 제3 방향(D3)을 따라 상기 광전변환층(140)과 수직적으로 중첩할 수 있다. 외부에서 입사되는 광은 적외선 필터를 통해 상기 제2 픽셀(PX2)의 상기 마이크로 렌즈(300)로 입사될 수 있다. 상기 필터링된 입사광은 단파장 적외선일 수 있다. 상기 필터링된 입사광은 상기 제2 픽셀(PX2)의 상기 마이크로 렌즈(300)에 의해 집광될 수 있고 상기 광전변환층(140)으로 입사될 수 있다. 상기 광전변환층(140)은 상기 필터링된 입사광(즉, 단파장 적외선)에 의한 광전하를 생성 및 축적할 수 있고, 이에 따라, 상기 제2 픽셀(PX2)은 단파장 적외선(SWIR)을 감지하도록 구성될 수 있다.
본 발명의 개념에 따르면, 상기 제1 픽셀들(PX1)은 가시광을 감지하도록 구성될 수 있고, 상기 제2 픽셀(PX2)은 단파장 적외선(SWIR)을 감지하도록 구성될 수 있다. 상기 제2 픽셀(PX2)의 상기 광전변환층(140)은 상기 페로브스카이트층(144)을 포함할 수 있다. 상기 제2 픽셀(PX2)의 상기 광전변환층(140)이 상대적으로 전하의 이동도가 큰 페로브스카이트 물질을 포함함에 따라, 단파장 적외선(SWIR)의 감지가 용이할 수 있다. 또한, 상기 제2 픽셀(PX2)의 상기 광전변환층(140)이 식각이 가능한 페로브스카이트 물질을 포함함에 따라, 식각 공정에 의해 상기 제2 픽셀(PX2)의 상기 광전변환층(140)을 상기 제1 픽셀들(PX1)로부터 분리(isolation)시키는 것이 용이할 수 있다. 따라서, 가시광을 감지하는 상기 제1 픽셀들(PX1) 및 단파장 적외선을 감지하는 상기 제2 픽셀(PX2)을 동일 기판(100) 상에 수평적으로 배열하는 것이 용이할 수 있다.
이하에서, 본 발명의 일부 실시예들에 따른 이미지 센서의 제조방법이 설명된다. 설명의 간소화를 위해, 도 6 및 도 7을 참조하여 설명한 이미지 센서와 중복되는 설명은 생략된다.
도 7을 참조하면, 상기 제1 픽셀들(PX1)의 각각의 상기 광전 변환 영역(105)이 상기 기판(100) 내에 형성될 수 있다. 상기 제1 픽셀들(PX1)의 각각의 상기 전송 게이트 전극(TG), 상기 게이트 절연 패턴(GI) 및 상기 제1 플로팅 확산 영역(FD1)이 상기 기판(100)의 상기 제1 면(100a) 상에 형성될 수 있고, 상기 제2 픽셀(PX2)의 상기 게이트 전극(GE), 상기 게이트 절연 패턴(GI), 상기 소스/드레인 영역(SD) 및 상기 제2 플로팅 확산 영역(FD2)이 상기 기판(100)의 상기 제1 면(100a) 상에 형성될 수 있다. 상기 복수의 픽셀들(PX1, PX2)의 각각의 상기 배선 패턴들(110)이 상기 기판(100)의 상기 제1 면(100a) 상에 형성될 수 있고, 상기 층간 절연막(120)이 상기 기판(100)의 상기 제1 면(100a) 상에 상기 배선 패턴들(110)을 덮도록 형성될 수 있다.
상기 복수의 픽셀들(PX1, PX2)의 각각의 상기 그리드 패턴(175)이 상기 기판(100)의 상기 제2 면(100b) 상에 형성될 수 있고, 상기 하부 절연층(180)이 상기 기판(100)의 상기 제2 면(100b) 상에 상기 복수의 픽셀들(PX1, PX2)의 각각의 상기 그리드 패턴(175)을 덮도록 형성될 수 있다. 상기 제2 픽셀(PX2)의 상기 수직 전극(125)이 상기 하부 절연층(180) 및 상기 기판(100) 내에 형성될 수 있다. 상기 수직 전극(125)은 상기 제3 방향(D3)을 따라 상기 하부 절연층(180) 및 상기 기판(100)을 관통하도록 형성될 수 있고, 상기 제2 플로팅 확산 영역(FD2)에 연결될 수 있다.
상기 제2 픽셀(PX2)의 상기 픽셀 전극(130), 상기 광전변환층(140), 상기 투명 전극(150) 및 상기 보호층(160)이 상기 제2 픽셀(PX2)의 상기 하부 절연층(180) 상에 형성될 수 있다. 상기 픽셀 전극(130)은 상기 수직 전극(125)에 전기적으로 연결될 수 있다. 일 예로, 상기 제2 픽셀(PX2)의 상기 픽셀 전극(130), 상기 광전변환층(140), 상기 투명 전극(150) 및 상기 보호층(160)을 형성하는 것은, 상기 하부 절연층(180)이 형성된 상기 기판(100)의 상기 제2 면(100b) 상에 픽셀 전극층, 광전변환층, 투명전극층 및 보호층을 순차로 형성하는 것, 및 상기 픽셀 전극층, 상기 광전변환층, 상기 투명전극층 및 상기 보호층을 식각하여 상기 제2 픽셀(PX2)의 상기 하부 절연층(180) 상에 상기 픽셀 전극(130), 상기 광전변환층(140), 상기 투명 전극(150) 및 상기 보호층(160)을 형성하는 것을 포함할 수 있다. 이 경우, 상기 광전변환층(140)이 상기 페로브스카이트층(144)을 포함함에 따라, 상기 광전변환층(140)의 식각이 용이할 수 있고, 이에 따라, 상기 제2 픽셀(PX2)의 상기 광전변환층(140)을 상기 제1 픽셀들(PX1)로부터 분리(isolation)시키는 것이 용이할 수 있다.
상기 평탄층(185)이 상기 제1 픽셀들(PX1)의 각각의 상기 하부 절연층(180) 상에 형성될 수 있다. 상기 평탄층(185)은 상기 제2 픽셀(PX2)의 상기 픽셀 전극(130), 상기 광전변환층(140), 상기 투명 전극(150) 및 상기 보호층(160)의 측면들을 덮도록 형성될 수 있다. 상기 컬러필터(200)가 상기 제1 픽셀들(PX1)의 각각의 상기 평탄층(185) 상에 형성될 수 있다. 상기 상부 절연층(190)이 상기 제1 픽셀들(PX1)의 상기 컬러필터들(200) 및 상기 제2 픽셀(PX2)의 상기 보호층(160)을 덮도록 형성될 수 있다. 상기 마이크로 렌즈(300)가 상기 복수의 픽셀들(PX1, PX2)의 각각의 상기 상부 절연층(190) 상에 형성될 수 있다.
도 8은 본 발명의 일부 실시예들에 따른 이미지 센서의 나타내는 도면으로, 도 6의 I-I'에 대응하는 단면도이다. 설명의 간소화를 위해, 도 6 및 도 7을 참조하여 설명한 이미지 센서와 차이점을 주로 설명한다.
도 6 및 도 8을 참조하면, 상기 복수의 픽셀들(PX1, PX2)의 각각은 상기 기판(100)을 관통하는 깊은 소자분리패턴(170)을 더 포함할 수 있다. 상기 깊은 소자분리패턴(170)은 상기 기판(100)의 상기 제1 면(100a)에 수직한 상기 제3 방향(D3)을 따라 상기 기판(100)을 관통할 수 있다. 상기 기판(100)의 상기 제1 면(100a)은 상기 깊은 소자분리패턴(170)의 하면을 노출할 수 있고, 상기 기판(100)의 상기 제2 면(100b)은 상기 깊은 소자분리패턴(170)의 상면을 노출할 수 있다. 상기 깊은 소자분리패턴(170)은 상기 제1 픽셀들(PX1) 사이, 및 상기 제2 픽셀(PX2)과 이에 이웃하는 제1 픽셀(PX1) 사이에 배치될 수 있다. 상기 깊은 소자분리패턴(170)은 상기 제1 픽셀들(PX1)의 상기 광전변환영역들(105) 사이에 배치될 수 있고, 서로 이웃하는 상기 제1 픽셀들(PX1) 사이의 크로스 토크(cross-talk)를 방지할 수 있다.
상기 깊은 소자분리패턴(170)은 상기 기판(100)의 적어도 일부를 관통하는 반도체 패턴(176, 177), 상기 반도체 패턴(176, 177) 상의 매립 절연 패턴(179), 및 상기 반도체 패턴(176, 177)과 상기 기판(100) 사이에 개재되는 측면 절연 패턴(173)을 포함할 수 있다. 상기 측면 절연 패턴(173)은 상기 반도체 패턴(176, 177)의 측면으로부터 상기 매립 절연 패턴(179)의 측면 상으로 연장될 수 있다. 상기 반도체 패턴(176, 177)은 상기 기판(100)의 적어도 일부를 관통하는 제1 반도체 패턴(177), 및 상기 제1 반도체 패턴(177)과 상기 측면 절연 패턴(173) 사이의 제2 반도체 패턴(176)을 포함할 수 있다. 상기 제1 반도체 패턴(177)은 상기 제2 반도체 패턴(176)을 덮을 수 있고 상기 측면 절연 패턴(173)과 접촉할 수 있다. 상기 매립 절연 패턴(179)은 상기 제1 반도체 패턴(177) 상에 배치될 수 있다. 상기 제1 반도체 패턴(177)은 상기 매립 절연 패턴(179)과 상기 제2 반도체 패턴(176) 사이로 연장될 수 있고, 상기 측면 절연 패턴(173)과 접촉할 수 있다.
상기 제1 반도체 패턴(177) 및 상기 제2 반도체 패턴(176)의 각각은 불순물로 도핑된 반도체 물질을 포함할 수 있다. 상기 불순물은 P형 또는 N형의 도전형을 가질 수 있다. 일 예로, 상기 제1 반도체 패턴(177) 및 상기 제2 반도체 패턴(176)의 각각은 보론 도핑된 다결정 실리콘을 포함할 수 있다. 상기 측면 절연 패턴(173) 및 상기 매립 절연 패턴(179)의 각각은 일 예로, 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물을 포함할 수 있다.
얕은 소자분리패턴(171)이 상기 기판(100)의 상기 제1 면(100a)에 인접하게 배치될 수 있다. 상기 복수의 픽셀들(PX1, PX2)의 각각은 상기 얕은 소자분리패턴(171)에 의해 정의되는 활성영역을 포함할 수 있다. 상기 얕은 소자분리패턴(171) 일 예로, 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 제1 픽셀들(PX1)의 각각의 상기 전송 게이트 전극(TG), 상기 게이트 절연 패턴(GI) 및 상기 제1 플로팅 확산 영역(FD1)은 상기 제1 픽셀들(PX1)의 각각의 상기 활성영역 상에 배치될 수 있다. 상기 제2 픽셀(PX2)의 상기 게이트 전극(GE), 상기 게이트 절연 패턴(GI), 상기 소스/드레인 영역(SD) 및 상기 제2 플로팅 확산 영역(FD2)은 상기 제2 픽셀(PX2)의 상기 활성영역 상에 배치될 수 있다.
상기 깊은 소자분리패턴(170)은 상기 얕은 소자분리패턴(171)을 관통하여 상기 기판(100) 내로 연장될 수 있다. 상기 깊은 소자분리패턴(170)의 상기 매립 절연 패턴(179)은 상기 얕은 소자분리패턴(171) 내에 배치될 수 있다. 상기 매립 절연 패턴(179)은 상기 얕은 소자분리패턴(171)을 관통하여 상기 반도체 패턴(176, 177)과 접촉할 수 있다. 상기 깊은 소자분리패턴(170)의 상기 측면 절연 패턴(173)은 상기 얕은 소자분리패턴(171)과 상기 매립 절연 패턴(179) 사이로 연장될 수 있다.
상기 복수의 픽셀들(PX1, PX2)의 각각의 상기 그리드 패턴(175)은 상기 제3 방향(D3)을 따라 상기 깊은 소자분리패턴(170)과 수직적으로 중첩할 수 있다. 상술한 차이를 제외하고, 본 실시예들에 따른 이미지 센서는 도 6 및 도 7을 참조하여 설명한 이미지 센서와 실질적으로 동일하다.
도 9는 본 발명의 일부 실시예들에 따른 이미지 센서의 나타내는 도면으로, 도 6의 I-I'에 대응하는 단면도이다. 설명의 간소화를 위해, 도 6 및 도 7을 참조하여 설명한 이미지 센서와 차이점을 주로 설명한다.
도 6 및 도 9를 참조하면, 상기 복수의 픽셀들(PX1, PX2)의 각각은 상기 기판(100)의 일부를 관통하는 깊은 소자분리패턴(170)을 더 포함할 수 있다. 상기 깊은 소자분리패턴(170)은 상기 제3 방향(D3)을 따라 상기 기판(100)의 상기 제2 면(100b)으로부터 상기 기판(100)의 상기 제1 면(100a)을 향하여 연장될 수 있고, 상기 기판(100)의 일부를 관통할 수 있다. 상기 깊은 소자분리패턴(170)은 상기 제1 픽셀들(PX1) 사이, 및 상기 제2 픽셀(PX2)과 이에 이웃하는 제1 픽셀(PX1) 사이에 배치될 수 있다. 상기 깊은 소자분리패턴(170)은 상기 제1 픽셀들(PX1)의 상기 광전변환영역들(105) 사이에 배치될 수 있고, 서로 이웃하는 상기 제1 픽셀들(PX1) 사이의 크로스 토크(cross-talk)를 방지할 수 있다.
상기 깊은 소자분리패턴(170)은 상기 기판(100)의 일부를 관통하는 반도체 패턴(176, 177) 및 상기 반도체 패턴(176, 177)과 상기 기판(100) 사이에 개재되는 측면 절연 패턴(173)을 포함할 수 있다. 상기 측면 절연 패턴(173)은 상기 반도체 패턴(176, 177)의 측면으로부터 상기 반도체 패턴(176, 177)의 바닥면을 따라 연장될 수 있다. 상기 측면 절연 패턴(173)은 상기 반도체 패턴(176, 177)의 측면과 상기 기판(100) 사이에 개재될 수 있고, 상기 반도체 패턴(176, 177)의 바닥면과 상기 기판(100) 사이로 연장될 수 있다. 상기 반도체 패턴(176, 177)은 상기 기판(100)의 일부를 관통하는 제1 반도체 패턴(177), 및 상기 제1 반도체 패턴(177)과 상기 측면 절연 패턴(173) 사이의 제2 반도체 패턴(176)을 포함할 수 있다. 상기 제1 반도체 패턴(177), 상기 제2 반도체 패턴(176), 및 상기 측면 절연 패턴(173)은, 도 6 및 도 8을 참조하여 설명한 상기 제1 반도체 패턴(177), 상기 제2 반도체 패턴(176), 및 상기 측면 절연 패턴(173)과 각각 동일한 물질을 포함할 수 있다.
얕은 소자분리패턴(171)이 상기 기판(100)의 상기 제1 면(100a)에 인접하게 배치될 수 있다. 상기 복수의 픽셀들(PX1, PX2)의 각각은 상기 얕은 소자분리패턴(171)에 의해 정의되는 활성영역을 포함할 수 있다. 상기 제1 픽셀들(PX1)의 각각의 상기 전송 게이트 전극(TG), 상기 게이트 절연 패턴(GI) 및 상기 제1 플로팅 확산 영역(FD1)은 상기 제1 픽셀들(PX1)의 각각의 상기 활성영역 상에 배치될 수 있다. 상기 제2 픽셀(PX2)의 상기 게이트 전극(GE), 상기 게이트 절연 패턴(GI), 상기 소스/드레인 영역(SD) 및 상기 제2 플로팅 확산 영역(FD2)은 상기 제2 픽셀(PX2)의 상기 활성영역 상에 배치될 수 있다.
상기 깊은 소자분리패턴(170)은 상기 제3 방향(D3)을 따라 상기 얕은 소자분리패턴(171)으로부터 이격될 수 있고, 상기 제3 방향(D3)을 따라 상기 얕은 소자분리패턴(171)과 수직적으로 중첩할 수 있다. 상기 복수의 픽셀들(PX1, PX2)의 각각의 상기 그리드 패턴(175)은 상기 제3 방향(D3)을 따라 상기 깊은 소자분리패턴(170)과 수직적으로 중첩할 수 있다. 상술한 차이를 제외하고, 본 실시예들에 따른 이미지 센서는 도 6 및 도 7을 참조하여 설명한 이미지 센서와 실질적으로 동일하다.
도 10은 본 발명의 일부 실시예들에 따른 이미지 센서의 나타내는 도면으로, 도 6의 I-I'에 대응하는 단면도이다. 설명의 간소화를 위해, 도 6 및 도 7을 참조하여 설명한 이미지 센서와 차이점을 주로 설명한다.
도 6 및 도 10을 참조하면, 상기 제1 픽셀들(PX1)의 각각은 상기 기판(100)의 상기 제2 면(100b) 상의 전송 게이트 전극(TG), 상기 기판(100)과 상기 전송 게이트 전극(TG) 사이의 게이트 절연 패턴(GI), 및 상기 기판(100)의 상기 제2 면(100b)에 인접하게 배치되는 제1 플로팅 확산 영역(FD1)을 포함할 수 있다. 상기 전송 게이트 전극(TG), 상기 게이트 절연 패턴(GI) 및 상기 제1 플로팅 확산 영역(FD1)이 상기 기판(100)의 상기 제2 면(100b) 상에 배치되는 것을 제외하고, 상기 전송 게이트 전극(TG), 상기 게이트 절연 패턴(GI) 및 상기 제1 플로팅 확산 영역(FD1)은 각각 도 6 및 도 7을 참조하여 설명한 상기 전송 게이트 전극(TG), 상기 게이트 절연 패턴(GI) 및 상기 제1 플로팅 확산 영역(FD1)과 실질적으로 동일하다.
상기 제1 픽셀들(PX1)의 각각은 상기 기판(100)의 상기 제2 면(100b) 상의 배선 패턴들(110)을 더 포함할 수 있다. 상기 배선 패턴들(110)은 도전 콘택들(112) 및 상기 도전 콘택들(112)에 연결되는 도전 라인들(114)을 포함할 수 있다. 상기 배선 패턴들(110)이 상기 기판(100)의 상기 제2 면(100b) 상에 배치되는 것을 제외하고, 상기 배선 패턴들(110)은 도 6 및 도 7을 참조하여 설명한 상기 배선 패턴들(110)과 실질적으로 동일하다. 상기 제1 픽셀들(PX1)의 각각은 상기 기판(100)의 상기 제2 면(100b) 상에 배치되고 상기 전송 게이트 전극(TG) 및 상기 배선 패턴들(110)을 덮는 층간 절연막(120)을 더 포함할 수 있다. 상기 층간 절연막(120)이 상기 기판(100)의 상기 제2 면(100b) 상에 배치되는 것을 제외하고, 상기 층간 절연막(120)은 도 6 및 도 7을 참조하여 설명한 상기 층간 절연막(120)과 실질적으로 동일하다.
상기 제1 픽셀들(PX1)의 각각은 상기 기판(100)의 상기 제2 면(100b) 상에 차례로 배치되는 컬러필터(200), 상부 절연층(190) 및 마이크로 렌즈(300)를 더 포함할 수 있다. 상기 컬러필터(200), 상기 상부 절연층(190) 및 상기 마이크로 렌즈(300)는 상기 층간 절연막(120) 상에 차례로 적층될 수 있다. 상기 배선 패턴들(110) 및 상기 층간 절연막(120)은 상기 기판(100)의 상기 제2 면(100b)과 상기 컬러필터(200) 사이에 배치될 수 있다. 상기 컬러필터(200), 상기 상부 절연층(190) 및 상기 마이크로 렌즈(300)는 각각 도 6 및 도 7을 참조하여 설명한 상기 컬러필터(200), 상기 상부 절연층(190) 및 상기 마이크로 렌즈(300)와 실질적으로 동일하다.
상기 제2 픽셀(PX2)은 상기 기판(100)의 상기 제2 면(100b)에 인접하게 배치되는 소스/드레인 영역들(SD) 및 제2 플로팅 확산 영역(FD2)을 포함할 수 있다. 상기 소스/드레인 영역들(SD) 및 상기 제2 플로팅 확산 영역(FD2)이 상기 기판(100)의 상기 제2 면(100b)에 인접하게 배치되는 것을 제외하고, 상기 소스/드레인 영역들(SD) 및 상기 제2 플로팅 확산 영역(FD2)은 도 6 및 도 7을 참조하여 설명한 상기 소스/드레인 영역(SD) 및 상기 제2 플로팅 확산 영역(FD2)과 실질적으로 동일하다.
상기 제2 픽셀(PX2)은 상기 기판(100)의 상기 제2 면(100b) 상에 배치되는 게이트 전극들(GE1, GE2), 및 상기 기판(100)의 상기 제2 면(100b)과 상기 게이트 전극들(GE1, GE2) 사이의 게이트 절연 패턴들(GI)을 더 포함할 수 있다. 상기 게이트 전극들(GE1, GE2) 중 제1 게이트 전극(GE1)은 상기 소스/드레인 영역들(SD) 중 하나와 상기 제2 플로팅 확산 영역(FD2) 사이에 배치될 수 있고, 상기 게이트 전극들(GE1, GE2) 중 제2 게이트 전극(GE2)은 상기 소스/드레인 영역들(SD) 중 대응하는 소스/드레인 영역들(SD) 사이에 배치될 수 있다. 상기 제1 게이트 전극(GE1), 상기 소스/드레인 영역들(SD) 중 상기 하나, 및 상기 제2 플로팅 확산 영역(FD2)은 도 5를 참조하여 설명한 상기 제2 리셋 트랜지스터(RX2)를 구성할 수 있고, 상기 제1 게이트 전극(GE1)은 도 5를 참조하여 설명한 상기 제2 리셋 게이트(RG2)에 대응할 수 있다. 상기 제2 게이트 전극(GE2) 및 상기 대응하는 소스/드레인 영역들(SD)은 도 5를 참조하여 설명한 상기 제2 선택 트랜지스터(SX2) 또는 상기 제2 드라이브 트랜지스터(DX2)를 구성할 수 있다. 상기 제2 게이트 전극(GE2) 및 상기 대응하는 소스/드레인 영역들(SD)이 상기 제2 선택 트랜지스터(SX2)를 구성하는 경우, 상기 제2 게이트 전극(GE2)은 도 5를 참조하여 설명한 상기 선택 게이트(SG)에 대응할 수 있다.
상기 제2 픽셀(PX2)은 상기 기판(100)의 상기 제2 면(100b) 상의 상기 배선 패턴들(110) 및 상기 층간 절연막(120)을 더 포함할 수 있다. 상기 소스/드레인 영역들(SD)의 각각은 상기 도전 콘택들(112) 중 대응하는 도전 콘택(112)을 통해 상기 도전 라인들(114) 중 대응하는 도전 라인들(114)에 전기적으로 연결될 수 있다.
상기 제2 픽셀(PX2)은 상기 층간 절연막(120)을 관통하는 수직 전극(125)을 더 포함할 수 있다. 상기 수직 전극(125)은 상기 제2 플로팅 확산 영역(FD2)에 전기적으로 연결될 수 있고, 상기 제3 방향(D3)을 따라 상기 층간 절연막(120)을 관통할 수 있다.
상기 제2 픽셀(PX2)은 상기 기판(100)의 상기 제2 면(100b) 상에 그리고 상기 층간 절연막(120) 상에 차례로 적층된 픽셀 전극(130), 광전변환층(140), 투명 전극(150) 및 보호층(160)을 더 포함할 수 있다. 상기 픽셀 전극(130), 상기 광전변환층(140), 상기 투명 전극(150) 및 상기 보호층(160)은 각각 도 6 및 도 7을 참조하여 설명한 상기 픽셀 전극(130), 상기 광전변환층(140), 상기 투명 전극(150) 및 상기 보호층(160)과 실질적으로 동일하다.
상기 제2 픽셀(PX2)의 상기 픽셀 전극(130), 상기 광전변환층(140), 상기 투명 전극(150) 및 상기 보호층(160)은 상기 제1 픽셀들(PX1)의 각각의 상기 컬러 필터(200)의 일 측 및 상기 상부 절연층(190)의 일 측에 배치될 수 있다. 상기 컬러 필터(200) 및 상기 상부 절연층(190)은 상기 제2 픽셀(PX2)의 상기 픽셀 전극(130), 상기 광전변환층(140), 상기 투명 전극(150) 및 상기 보호층(160)의 측면들을 덮을 수 있다. 상기 제2 픽셀(PX2)은 상기 보호층(160) 상의 상기 마이크로 렌즈(300)를 더 포함할 수 있다.
상술한 차이를 제외하고, 본 실시예들에 따른 이미지 센서는 도 6 및 도 7을 참조하여 설명한 이미지 센서와 실질적으로 동일하다.
도 11은 본 발명의 실시예들에 따른 이미지 센서의 평면도이고, 도 12는 도 11의 II-II'선을 따라 자른 단면도이다. 설명의 간소화를 위해, 도 1 내지 도 10을 참조하여 설명한 이미지 센서와 차이점을 주로 설명한다.
도 11 및 도 12를 참조하면, 이미지 센서는 픽셀 어레이 영역(AR), 광학 블랙 영역(OB), 및 패드 영역(PR)을 포함하는 기판(100), 상기 기판(100)의 제1 면(100a) 상의 배선층(20), 상기 배선층(20) 상의 베이스 기판(40), 및 상기 기판(100)의 제2 면(100b) 상의 광 투과층(30)을 포함할 수 있다. 상기 배선층(20)은 상기 기판(100)의 상기 제1 면(100a)과 상기 베이스 기판(40) 사이에 배치될 수 있다. 상기 배선층(20)은 상기 기판(100)의 상기 제1 면(100a)에 인접하는 상부 배선층(21), 및 상기 상부 배선층(21)과 상기 베이스 기판(40) 사이의 하부 배선층(23)을 포함할 수 있다. 상기 픽셀 어레이 영역(AR)은 복수의 픽셀 영역들(PXR), 및 이들 사이에 배치되는 깊은 소자분리패턴(170)을 포함할 수 있다. 상기 픽셀 어레이 영역(AR)은 상기 기판(100)의 상기 제2 면(100b) 상에 배치되는 반사방지막(400) 및 절연막(410)을 더 포함할 수 있다. 상기 반사방지막(400) 및 상기 절연막(410)은 상기 기판(100)의 상기 제2 면(100b)과 상기 그리드 패턴(175) 사이에 배치될 수 있다. 상기 픽셀 어레이 영역은 도 1 내지 도 10을 참조하여 설명한 이미지 센서와 실질적으로 동일하게 구성될 수 있다.
제1 연결 구조체(50), 제1 콘택(81), 및 벌크 컬러 필터(90)가 상기 기판(100)의 상기 광학 블랙 영역(OB) 상에 배치될 수 있다. 상기 제1 연결 구조체(50)는 제1 차광 패턴(51), 제1 분리 패턴(53), 및 제1 캐핑 패턴(55)을 포함할 수 있다. 상기 제1 차광 패턴(51)은 상기 기판(100)의 상기 제2 면(100b) 상에 배치될 수 있다. 상기 제1 차광 패턴(51)은 상기 절연막(410)을 덮을 수 있고, 제3 트렌치(TR3) 및 제4 트렌치(TR4)의 각각의 내벽을 콘포말 하게 덮을 수 있다. 상기 제1 차광 패턴(51)은 광전 변환층(10) 및 상기 상부 배선층(21)을 관통할 수 있다. 상기 제1 차광 패턴(51)은 상기 광전 변환층(10)의 상기 깊은 소자분리패턴(170)의 상기 반도체 패턴(176, 177)에 연결될 수 있고, 상기 상부 배선층(21) 및 상기 하부 배선층(23) 내의 배선들에 연결될 수 있다. 이에 따라, 상기 제1 연결 구조체(50)는 상기 광전 변환층(10) 및 상기 배선층(20)을 전기적으로 연결할 수 있다. 상기 제1 차광 패턴(51)은 금속 물질(일 예로, 텅스텐)을 포함할 수 있다. 상기 제1 차광 패턴(51)은 상기 광학 블랙 영역(OB) 내로 입사되는 빛을 차단할 수 있다.
상기 제1 콘택(81)은 상기 제3 트렌치(TR3)의 잔부를 채울 수 있다. 상기 제1 콘택(81)은 금속 물질(일 예로, 알루미늄)을 포함할 수 있다. 상기 제1 콘택(81)은 상기 깊은 소자분리패턴(170)의 상기 반도체 패턴(176, 177)에 연결될 수 있다. 상기 제1 콘택(81)을 통해 상기 반도체 패턴(176, 177)에 바이어스가 인가될 수 있다. 상기 제1 분리 패턴(53)은 상기 제4 트렌치(TR4)의 잔부를 채울 수 있다. 상기 제1 분리 패턴(53)은 상기 광전 변환층(10)을 관통할 수 있고, 상기 배선층(20)의 일부를 관통할 수 있다. 상기 제1 분리 패턴(53)은 절연 물질을 포함할 수 있다. 상기 제1 캐핑 패턴(55)은 상기 제1 분리 패턴(53) 상에 배치될 수 있다. 상기 제1 캐핑 패턴(55)은 상기 깊은 소자분리패턴(170)의 상기 매립 절연 패턴(179)과 동일한 물질을 포함할 수 있다.
상기 벌크 컬러 필터(90)가 상기 제1 연결 구조체(50) 및 상기 제1 콘택(81) 상에 배치될 수 있다. 상기 벌크 컬러 필터(90)는 상기 제1 연결 구조체(50) 및 상기 제1 콘택(81)을 덮을 수 있다. 제1 보호막(71)이 상기 벌크 컬러 필터(90) 상에 배치되어 상기 벌크 컬러 필터(90)를 밀봉할 수 있다.
추가적인 광전 변환 영역(105') 및 더미 영역(111)이 상기 광학 블랙 영역(OB)의 대응하는 픽셀 영역들(PXR) 내에 제공될 수 있다. 상기 추가적인 광전 변환 영역(105')은 상기 기판(100)의 상기 제1 도전형과 다른 제2 도전형의 불순물(일 예로, N형 불순물)로 도핑된 영역일 수 있다. 상기 추가적인 광전 변환 영역(105')은 상기 픽셀 어레이 영역(AR)의 상기 복수의 픽셀 영역들(PXR) 내 광전 변환 영역들(105)과 유사한 구조를 가질 수 있으나, 상기 광전 변환 영역들(105)과 같은 동작(즉, 빛을 받아 전기적 신호를 발생시키는 동작)을 수행하지 않을 수 있다. 상기 더미 영역(111)은 불순물로 도핑되지 않을 수 있다.
제2 연결 구조체(60), 제2 콘택(83), 및 제2 보호막(73)이 상기 기판(100)의 상기 패드 영역(PR) 상에 배치될 수 있다. 상기 제2 연결 구조체(60)는 제2 차광 패턴(61), 제2 분리 패턴(63), 및 제2 캐핑 패턴(65)을 포함할 수 있다.
상기 제2 차광 패턴(61)은 상기 기판(100)의 상기 제2 면(100b) 상에 배치될 수 있다. 상기 제2 차광 패턴(61)은 상기 절연막(410)을 덮을 수 있고, 제5 트렌치(TR5) 및 제6 트렌치(TR6)의 각각의 내벽을 콘포말 하게 덮을 수 있다. 상기 제2 차광 패턴(61)은 상기 광전 변환층(10) 및 상기 상부 배선층(21)을 관통할 수 있다. 상기 제2 차광 패턴(61)은 상기 하부 배선층(23) 내의 배선들에 연결될 수 있다. 이에 따라, 상기 제2 연결 구조체(60)는 상기 광전 변환층(10) 및 상기 배선층(20)을 전기적으로 연결할 수 있다. 상기 제2 차광 패턴(61)은 금속 물질(일 예로, 텅스텐)을 포함할 수 있다. 상기 제2 차광 패턴(61)은 상기 패드 영역(PR) 내로 입사되는 빛을 차단할 수 있다.
상기 제2 콘택(83)은 상기 제5 트렌치(TR5)의 잔부를 채울 수 있다. 상기 제2 콘택(83)은 금속 물질(일 예로, 알루미늄)을 포함할 수 있다. 상기 제2 콘택(83)은 이미지 센서와 외부 소자 사이의 전기적 연결 통로 역할을 할 수 있다. 상기 제2 분리 패턴(63)은 상기 제6 트렌치(TR6)의 잔부를 채울 수 있다. 상기 제2 분리 패턴(63)은 상기 광전 변환층(10)을 관통할 수 있고, 상기 배선층(20)의 일부를 관통할 수 있다. 상기 제2 분리 패턴(63)은 절연 물질을 포함할 수 있다. 상기 제2 캐핑 패턴(65)은 상기 제2 분리 패턴(63) 상에 배치될 수 있다. 상기 제2 캐핑 패턴(65) 상기 깊은 소자분리패턴(170)의 상기 매립 절연 패턴(179)과 동일한 물질을 포함할 수 있다. 상기 제2 보호막(73)은 상기 제2 연결 구조체(60)를 덮을 수 있다.
상기 제2 콘택(83)을 통해 인가된 전류는 상기 제2 차광 패턴(61), 상기 배선층(20) 내의 배선들, 및 상기 제1 차광 패턴(51)을 통해 상기 깊은 소자분리패턴(170)의 상기 반도체 패턴(176, 177)으로 흐를 수 있다. 상기 픽셀 어레이 영역(AR)의 상기 복수의 픽셀 영역들(PXR) 내 상기 광전 변환 영역들(105)로부터 발생한 전기적 신호는 상기 배선층(20) 내의 배선들, 상기 제2 차광 패턴(61), 및 상기 제2 콘택(83)을 통해 외부로 전송될 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.

Claims (20)

  1. 복수의 픽셀들을 포함하는 픽셀 어레이를 포함하되,
    상기 복수의 픽셀들의 각각은 서로 대향하는 제1 면 및 제2 면을 갖는 기판을 포함하고,
    상기 복수의 픽셀들은 상기 기판의 상기 제1 면에 평행한 제1 방향 및 제2 방향을 따라 배열된 제1 픽셀들 및 제2 픽셀을 포함하되,
    상기 제1 픽셀들의 각각은 상기 기판 내에 배치되는 광전 변환 영역을 포함하고,
    상기 제2 픽셀은 상기 기판의 상기 제2 면 상에 차례로 적층된 픽셀 전극, 광전변환층 및 투명 전극을 포함하고,
    상기 광전변환층은 페로브스카이트층을 포함하는 이미지 센서.
  2. 청구항 1에 있어서,
    상기 기판은 제1 도전형을 가지고,
    상기 제1 픽셀들의 각각의 상기 광전 변환 영역은 상기 제1 도전형과 다른 제2 도전형의 불순물을 포함하고,
    상기 광전 변환 영역은 상기 기판과 PN접합을 이루어 포토 다이오드를 구성하는 이미지 센서.
  3. 청구항 1에 있어서,
    상기 제2 픽셀의 상기 픽셀 전극, 상기 광전변환층 및 상기 투명 전극은 상기 기판의 상기 제1 면에 수직한 제3 방향을 따라 차례로 적층되고,
    상기 광전변환층은 상기 픽셀 전극과 상기 투명 전극 사이에 개재되고,
    상기 제2 픽셀은 상기 제3 방향으로 연장되고 상기 픽셀 전극에 연결되는 수직 전극을 더 포함하는 이미지 센서.
  4. 청구항 3에 있어서,
    상기 제2 픽셀은 상기 기판 내에 배치되는 플로팅 확산 영역을 더 포함하고,
    상기 수직 전극은 상기 플로팅 확산 영역에 연결되는 이미지 센서.
  5. 청구항 3에 있어서,
    상기 제1 픽셀들의 각각은 상기 기판의 상기 제1 면에 인접하는 배치되는 전송 게이트 전극 및 제1 플로팅 확산 영역을 더 포함하고,
    상기 제2 픽셀은 상기 기판의 상기 제1 면에 인접하게 배치되는 게이트 전극 및 제2 플로팅 확산 영역을 더 포함하고,
    상기 제2 픽셀의 상기 수직 전극은 상기 기판을 관통하여 상기 제2 플로팅 확산 영역에 연결되는 이미지 센서.
  6. 청구항 5에 있어서,
    상기 제1 픽셀들 및 상기 제2 픽셀의 각각은 상기 기판의 상기 제1 면 상의 배선 패턴들, 및 상기 기판의 상기 제2 면 상의 마이크로 렌즈를 더 포함하고,
    상기 제1 픽셀들의 각각의 상기 제1 플로팅 확산 영역은 상기 배선 패턴들 중 대응하는 배선 패턴에 연결되는 이미지 센서.
  7. 청구항 6에 있어서,
    상기 제1 픽셀들의 각각은 상기 기판의 상기 제2 면과 상기 마이크로 렌즈 사이의 컬러필터를 더 포함하고,
    상기 제2 픽셀의 상기 픽셀 전극, 상기 광전변환층 및 상기 투명 전극은 상기 기판의 상기 제2 면과 상기 마이크로 렌즈 사이에 배치되는 이미지 센서.
  8. 청구항 3에 있어서,
    상기 제1 픽셀들의 각각은 상기 기판의 상기 제2 면에 인접하는 배치되는 전송 게이트 전극 및 제1 플로팅 확산 영역을 더 포함하고,
    상기 제2 픽셀은 상기 기판의 상기 제2 면에 인접하게 배치되는 게이트 전극 및 제2 플로팅 확산 영역을 더 포함하고,
    상기 제2 픽셀의 상기 수직 전극은 상기 기판의 상기 제2 면과 상기 픽셀 전극 사이에 배치되고, 상기 제2 플로팅 확산 영역에 연결되는 이미지 센서.
  9. 청구항 8에 있어서,
    상기 제1 픽셀들 및 상기 제2 픽셀의 각각은 상기 기판의 상기 제2 면 상의 배선 패턴들 및 마이크로 렌즈를 더 포함하고,
    상기 배선 패턴들은 상기 기판의 상기 제2 면과 상기 마이크로 렌즈 사이에 배치되고,
    상기 제1 픽셀들의 각각의 상기 제1 플로팅 확산 영역은 상기 배선 패턴들 중 대응하는 배선 패턴에 연결되는 이미지 센서.
  10. 청구항 9에 있어서,
    상기 제1 픽셀들 및 상기 제2 픽셀의 각각은 상기 기판의 상기 제2 면 상에 배치되고 상기 배선 패턴들을 덮는 층간 절연막을 더 포함하고,
    상기 마이크로 렌즈는 상기 층간 절연막 상에 배치되고,
    상기 제2 픽셀의 상기 수직 전극은 상기 층간 절연막을 관통하여 상기 제2 플로팅 확산 영역에 연결되는 이미지 센서.
  11. 청구항 10에 있어서,
    상기 제1 픽셀들의 각각은 상기 층간 절연막과 상기 마이크로 렌즈 사이의 컬러필터를 더 포함하고,
    상기 제2 픽셀의 상기 픽셀 전극, 상기 광전변환층 및 상기 투명 전극은 상기 층간 절연막과 상기 마이크로 렌즈 사이에 배치되는 이미지 센서.
  12. 청구항 1에 있어서,
    상기 제2 픽셀의 상기 광전변환층은:
    상기 픽셀 전극과 상기 페로브스카이트층 사이의 제1 블로킹층; 및
    상기 투명 전극과 상기 페로브스카이트층 사이의 제2 블로킹층을 더 포함하는 이미지 센서.
  13. 청구항 12에 있어서,
    상기 제1 블로킹층은 상기 페로브스카이트층에서 발생된 전자의 이동을 차단하는 전위 장벽을 제공하고,
    상기 제2 블로킹층은 상기 페로브스카이트층에서 발생된 정공의 이동을 차단하는 전위 장벽을 제공하는 이미지 센서.
  14. 청구항 12에 있어서,
    상기 페로브스카이트층은 ABX3, A2BX4, A3BX5, A4BX6, ABX4 또는 An-1BnX3n+1(여기서, n은 2 내지 6의 정수)의 구조를 갖는 페로브스카이트 물질을 포함하고,
    상기 A는 Na, K, Rb, Cs, Fr 및 이들의 유도체 중 적어도 하나를 포함하고, 상기 B는 2가의 전이금속, 희토류 금속, 알칼리토류 금속, Ga, In, Al, Sb, Bi 및 Po 중 적어도 하나를 포함하고, 상기 X는 Cl, Br 및 I 중 적어도 하나를 포함하는 이미지 센서.
  15. 청구항 12에 있어서,
    상기 제1 블로킹층은 NiO, MoO3 및 V2O5 중 적어도 하나를 포함하는 이미지 센서.
  16. 청구항 12에 있어서,
    상기 제2 블로킹층은 TiO2, HfO2, SnO2 및 ZnO 중 적어도 하나를 포함하는 이미지 센서.
  17. 기판 상에 차례로 적층된 적층된 픽셀 전극, 광전변환층 및 투명 전극;
    상기 기판과 상기 픽셀 전극 사이의 수직 전극; 및
    상기 기판 내에 배치되는 플로팅 확산 영역을 포함하되,
    상기 광전변환층은 상기 픽셀 전극과 상기 투명 전극 사이에 배치되고,
    상기 수직 전극은 상기 픽셀 전극 및 상기 플로팅 확산 영역에 연결되고,
    상기 광전변환층은:
    페로브스카이트층;
    상기 픽셀 전극과 상기 페로브스카이트층 사이의 제1 블로킹층; 및
    상기 투명 전극과 상기 페로브스카이트층 사이의 제2 블로킹층을 포함하는 이미지 센서.
  18. 청구항 17에 있어서,
    상기 제1 블로킹층은 NiO, MoO3 및 V2O5 중 적어도 하나를 포함하는 이미지 센서.
  19. 청구항 17에 있어서,
    상기 제2 블로킹층은 TiO2, HfO2, SnO2 및 ZnO 중 적어도 하나를 포함하는 이미지 센서.
  20. 청구항 17에 있어서,
    상기 페로브스카이트층은 ABX3, A2BX4, A3BX5, A4BX6, ABX4 또는 An-1BnX3n+1(여기서, n은 2 내지 6의 정수)의 구조를 갖는 페로브스카이트 물질을 포함하고,
    상기 A는 Na, K, Rb, Cs, Fr 및 이들의 유도체 중 적어도 하나를 포함하고, 상기 B는 2가의 전이금속, 희토류 금속, 알칼리토류 금속, Ga, In, Al, Sb, Bi 및 Po 중 적어도 하나를 포함하고, 상기 X는 Cl, Br 및 I 중 적어도 하나를 포함하는 이미지 센서.
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