KR20230015861A - 반도체 소자 - Google Patents

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KR20230015861A
KR20230015861A KR1020220090955A KR20220090955A KR20230015861A KR 20230015861 A KR20230015861 A KR 20230015861A KR 1020220090955 A KR1020220090955 A KR 1020220090955A KR 20220090955 A KR20220090955 A KR 20220090955A KR 20230015861 A KR20230015861 A KR 20230015861A
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semiconductor
semiconductor structure
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doping concentration
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쟈-밍 류
옌-카이 양
지-샹 예
숴-웨이 전
장-화 셰
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에피스타 코포레이션
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Abstract

반도체 소자는 제1 전기적 특성의 반도체 영역, 제2 전기적 특성의 반도체 영역, 및 활성 영역을 포함하고, 상기 제1 전기적 특성의 반도체 영역은 제1 반도체 구조를 포함하고, 제1 반도체 구조는 한 쌍 이상의 적층을 포함하고, 한 쌍 이상의 적층은 제1층 및 제2층을 각각 포함하고, 제1층은 AlxGa1 - xN을 포함하고, 제2층은 AlyGa1 - yN을 포함하고, 0
Figure pat00080
x
Figure pat00081
1, 0
Figure pat00082
y
Figure pat00083
1, x
Figure pat00084
y이고, 한 쌍 이상의 적층 중 하나는 계면 영역을 포함하고, 계면 영역은 인접한 제1층 및 제2층 사이에 위치하며; 상기 제2 전기적 특성의 반도체 영역은 제1 전기적 특성의 반도체 영역 상에 위치하고; 및 활성 영역은 제1 전기적 특성의 반도체 영역 및 제2 전기적 특성의 반도체 영역 사이에 위치하고; 제1 반도체 구조는 제1 도핑 농도를 가지는 제1 도펀트를 포함하고, 제1 도펀트의 제1 도핑 농도는 계면 영역에서 피크값을 가진다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자에 관한 것으로, 특히 제1 전기적 특성의 반도체 영역을 포함하고, 제1 전기적 특성의 반도체 영역은 다층 구조를 가진 제1층의 반도체 소자를 포함하는 것에 관한 것이다.
발광 다이오드(Light-Emitting Diode, LED)와 같은 고체 상태의 반도체 소자는, 전력 소비가 낮고, 생성되는 열 에너지가 적고, 작동 수명이 길고, 충격을 방지하며, 부피가 작고, 반응 속도가 빠르고, 안정된 발광 파장과 같은 우수한 광전 특성을 갖는 장점이 있다. 따라서 발광 다이오드는 가전 제품, 장치 지시등 및 광전 제품 등에 널리 사용된다.
반도체 소자는, 제1 전기적 특성의 반도체 영역, 제2 전기적 특성의 반도체 영역, 활성 영역을 포함하고, 상기 제1 전기적 특성의 반도체 영역은 제1 반도체 구조를 포함하고, 제1 반도체 구조는 한 쌍 이상의 적층을 포함하고, 한 쌍 이상의 적층은 제1층 및 제2층을 각각 포함하고, 제1층은 AlxGa1 - xN을 포함하고, 제2층은 AlyGa1-yN을 포함하고, 0
Figure pat00001
x
Figure pat00002
1, 0
Figure pat00003
y
Figure pat00004
1, x
Figure pat00005
y이고, 한 쌍 이상의 적층 중 하나는 계면 영역을 포함하고, 계면 영역은 인접한 제1층 및 제2층 사이에 위치하며; 상기 제2 전기적 특성의 반도체 영역은 제1 전기적 특성의 반도체 영역상에 위치하고, 및 상기 활성 영역은 제1 전기적 특성의 반도체 영역 및 제2 전기적 특성의 반도체 영역 사이에 위치하고, 그중 제1 반도체 구조는 제1 도핑 농도를 가지는 제1 도펀트를 포함하고, 제1 도펀트의 제1 도핑 농도는 계면 영역에서 피크값을 가진다.
도 1은 본 개시의 일 실시예에 따른 반도체 소자의 단면도이다.
도 2는 본 개시의 일 실시예에 따른 제1 반도체 구조의 세부 구조도이다.
도 3은 본 개시의 일 실시예에서 제1 반도체 구조의 한쌍의 적층 중의 제1 도핑 농도의 개략도이다.
도 4는 본 개시의 다른 실시예에서 제1 반도체 구조의 한 쌍의 적층 중의 제1 도핑 농도의 개략도이다.
도 5는 본 개시의 일 실시예에 따른 반도체 소자의 단면도이다.
도 6은 본 개시의 일 실시예에 따른 반도체 소자의 부분 에피택셜 구조에서의 원소의 농도 또는 이온 강도와 깊이의 관계도이다.
본 출원의 실시예를 상세히 설명하고, 도면에 도시하며, 동일 또는 유사한 부분은 각 도면 및 설명에서 동일한 부호로 표시한다. 본 출원의 일부 실시예는 도면과 결합하여 함께 이해할 수 있고, 본 출원 실시예의 도면은 본 출원 실시예에 대한 설명의 일부로 간주한다. 이해해야 할 점은, 본 출원의 실시예의 도면은 실제 장치 및 요소의 비율로 도시한 것이 아니다. 도면에서 실시예의 형상과 두께는 본 출원의 실시예의 특징을 더욱 명확히 나타내기 위해 과장할 수 있다. 또한, 도면중의 구조 및 장치는 본 출원 실시예의 특징을 더욱 명확히 나타내기 위해 개략적 방식으로 도시하였다.
본 개시에서, 특별히 설명이 없는 경우, 일반식 AlGaN은 AlaGa1 - aN 을 나타내고, 여기서, 0
Figure pat00006
a
Figure pat00007
1이며, 일반식 InGaN 은 InbGa1 - bN 을 나타내고, 여기서 0
Figure pat00008
b
Figure pat00009
1이고, 일반식 InAlGaN 은 IncAldGa1 -c- dN 을 나타내고, 여기서 0
Figure pat00010
c
Figure pat00011
1, 0
Figure pat00012
d
Figure pat00013
1이다. 원소의 함량을 조절하여 다른 목적에 도달할 수 있고, 예를 들면 에너지 준위를 조절하거나 또는 반도체 소자가 발광소자를 포함하는 경우, 발광소자의 주 발광파장을 조절하나, 이에 한정되지 않는다.
이하 실시예에서, “상”, “하”, “전”, “후”, “좌”, “우”와 같이 방향을 지시하는 용어는 도면상의 방향만을 지시한다. 따라서, 방향성 용어는 설명을 위한 것일 뿐, 본 개시를 제한하는 것은 아니다.
본 개시의 반도체 소자에 포함된 각 층의 조성 및 도펀트는 SIMS(secondary ion mass spectrometer)와 같은 임의의 적합한 방식에 의해 분석될 수 있다.
본 개시의 반도체 소자에 포함된 각 층의 두께는 TEM(transmission electron microscopy) 또는 SEM(scanning electron microscope)과 같은 임의의 적합한 방식으로 분석하여, SIME맵 등에서 각 층의 깊이 위치와 결합시킬 수 있다.
본 개시의 일 실시예에 따르면, 반도체 소자(1)는 발광다이오드 또는 레이저 다이오드를 포함한다.
도 1은 본 개시의 일 실시예에 따른 반도체 소자(1)의 단면도이다. 본 실시예에서, 반도체 소자(1)는 기판(10), 기판(10)에 위치하는 버퍼구조(200), 버퍼구조(200)상에 위치하는 제1 전기적 특성의 반도체 영역(20), 제1 전기적 특성의 반도체 영역(20)상에 위치하는 제2 전기적 특성의 반도체 영역(30), 및 제1 전기적 특성의 반도체 영역(20)과 제2 전기적 특성의 반도체 영역(30)사이에 위치하는 활성 영역(40)을 포함한다. 반도체 소자(1)는 제1 전극(50) 및 제2 전극(60)을 더 포함한다. 제1 전극(50)은 제1 전기적 특성의 반도체 영역(20) 상에 위치하고 제1 전기적 특성의 반도체 영역(20)과 전기적으로 연결된다. 제2 전극(60)은 제2 전기적 특성의 반도체 영역(30) 상에 위치하고 제2 전기적 특성의 반도체 영역(30)과 전기적으로 연결된다. 일 실시예에서, 제1 전기적 특성의 반도체 영역(20)은 제1 반도체 구조(21) 및 제2 반도체 구조(22)를 포함하고, 제2 반도체 구조(22)는 제1 반도체 구조(21)의 하방에 위치한다.
도 2는 본 개시의 일 실시예에 따른 제1 반도체 구조(21)의 세부 구조도이다. 도 2를 참조하면, 제1 반도체 구조(21)는 한 쌍 이상의 적층(210)을 포함하고, 한 쌍의 적층(210)은 제1층(211) 및 제2층(212)을 포함한다. 일부 실시예에서, 제1층(211) 및 제2층(212)의 재료는 Ⅲ족 질화물 재료와 같은 Ⅲ-V족 반도체 재료를 포함한다. 일부 실시예에서, 제1층(211)의 재료는 AlxGa1 - xN을 포함하고, 0
Figure pat00014
x
Figure pat00015
1이다. 바람직하게는, 0
Figure pat00016
x
Figure pat00017
0.1이고, 바람직하게는 0
Figure pat00018
x
Figure pat00019
0.05이고, 바람직하게는 0
Figure pat00020
x
Figure pat00021
0.005이다. 더욱 바람직하게는, x는 실질적으로 0이다. 일부 실시예에서, 제2층(212)의 재료는 AlyGa1 - yN을 포함하고, 여기서 0
Figure pat00022
y
Figure pat00023
1이고, 바람직하게는 0
Figure pat00024
y
Figure pat00025
0.1이고, 더욱 바람직하게는 0
Figure pat00026
y
Figure pat00027
0.05이다. 일 실시예에서, y>x이고, 예를 들면 제1층(211)의 재료는 질화갈륨이고, 제2층(212)의 재료는 질화알루미늄갈륨이다. 일 실시예에서, 제1층(211) 및 제2층(212)의 재료에 또한 도핑 방식으로 다른 Ⅲ족 원소를 도핑할 수 있고, 예를 들면 질화갈륨 또는 질화알루미늄갈륨에 인듐(In)으로 도핑한다.
일부 실시예에서, 제1층(211)은 에너지 준위를 가지며, 제2층(212)은 에너지 준위를 가지며, 제2층(212)의 에너지 준위는 제1층(211)의 에너지 준위보다 크다. 일부 실시예에서, 예를 들면 질화갈륨재료의 제1층(2211) 및 질화알루미늄갈륨의 제2층(12)이 선택되고, 질화알루미늄갈륨의 제2층(212)은 질화갈륨재료의 제1층(211)보다 더 큰 에너지 준위를 가진다. 일부 실시예에서, 제1층(211)은 저항값을 가지고, 제2층(212)은 저항값을 가지며, 제2층(212)의 저항값은 제1층(212)의 저항값보다 크다. 일부 실시예에서, 질화알루미늄갈륨의 제2층(212)은 질화갈륨재료의 제1층(211)에 비해 더 큰 저항값을 가진다. 질화알루미늄갈륨의 제2층(212)은 더 높은 저항값으로 인해, 주입 전류는 제1층(211)에서 더욱 나은 측방향 전류 분산을 가질 수 있어, 반도체 소자(1)의 정전기 방지(Electrostatic Discharge, ESD) 손상 능력을 향상시키고, 반도체 소자(1)의 발광 효율을 향상시킨다.
제1층(211)은 제1 두께를 가지고, 제2층(212)은 제2 두께를 가진다. 제1층(212)의 제1 두께 및 제2층(212)의 제2 두께 및 적층(210)의 페어 수는 전류 분산의 기능을 달성하기 위해 적층(210)에 인접한 에피택셜층의 조성, 도핑, 두께등 파라미터에 따라 조정될 수 있다. 그외, 또한 제1층(211) 및 제2층(212)의 조절을 통해 에피택셜 성장에 의해 발생하는 응력을 완화함으로써, 에피택셜 품질을 향상시킬 수 있다. 일부 실시예에서, 제1층(211)이 특정 두께, 및/또는 제2층(212)이 특정 두께에 있는 경우, 예를 들면 제1 두께가 100nm보다 크지 않고, 및/또는 제2 두께가 100nm보다 크지 않으면, 반도체 소자(1)는 더 나은 ESD내성 능력을 가질 수 있다. 만약 제1 두께가 너무 두껍고, 및/또는 제2 두께가 너무 두꺼우면(예를 들면, 100nm보다 크면), 반도체 소자(1)의 ESD내성 능력은 안좋아질 것이다. 일부 실시예에서, 제1 두께 및/또는 제2 두께는 5nm 및 10 nm사이이다. 바람직하게는, 제1 두께 및/또는 제2 두께는 10nm이상 및 80nm이하이고, 더욱 바람직하게는, 제1 두께, 및/또는 제2 두께는 20nm이상 및 70nm이하 이다다.
일부 실시예에서, 제1 반도체 구조(21)중의 적층(210)의 페어 수는 5쌍 내지 100쌍 사이이고, 예를 들면 7쌍 내지 40쌍 사이이다. 일부 실시예에서, 제1 반도체 구조(21)중의 한쌍 이상의 적층(210)에 결합된 총 두께는 500nm이상 및 2500nm이하 이고, 예를 들면 1500nm이상 및 2000nm이하 이다. 일부 실시예에서, 동일한 제1 반도체 구조(21)두께(여러 쌍의 적층(210)의 전체 두께)하에서, 제1층(211)의 제1 두께가 얇을수록, 및/또는 제2층(212)의 제2 두께가 얇을수록, 적층(210)의 페어 수가 많아질수록, 반도체 소자(1)의 ESD내성 능력을 더 향상시킬 수 있다. 일부 실시예에서, 제2층(212)의 제2 두께와 제1층(211)의 제1 두께는 대체로 동일 또는 다르다. 일 실시예에서, 적층(210)을 성장시킬 때, 적층(210)에 의해 응력이 완화될 필요가 있는 경우, 제1층(211)의 제1 두께 및 제2층(212)의 제2 두께는 다르고, 제1층(211)의 제1두께 및 제2층(212)의 제2 두께를 변화시켜 응력을 상쇄한다. 일 실시예에서, 적층(210)을 성장시킬 때, 명백한 응력이 발생하지 않는다면, 제2층(212)의 제2 두께와 제1층(211)의 제1두께는 대체로 동일하고, 예를 들면 양자 두께의 차이는 1%를 초과하지 않는다. 제2층(212)의 제2두께와 제1층(211)의 제1두께의 차이가 1%를 초과하면, 적층(210)의 응력이 증가하여, 에피택셜 성장에 영향을 줄 수 있다.
도 3은 본 개시의 일 실시예에서 제1 반도체 구조(21)의 한 쌍의 적층(210)중의 제1 도핑 농도(S1)의 분포 개략도이다. 도 4는 본 개시의 다른 실시예에서 제1 반도체 구조(21)의 한 쌍의 적층(210)중의 제1 도핑 농도(S1)의 분포 개략도이다. 일부 실시예에서, 제1 전기적 특성의 반도체 영역(20)은 제1 도펀트를 포함한다. 제1 도펀트는 제1 도전성 도펀트를 포함한다. 제1 도전성 도펀트는 실리콘(Si)를 포함하나, 이에 한정되지 않는다. 제1 도펀트의 제1 반도체 구조(21)에서 제1 도핑 농도(S1)를 가진다. 일부 실시예에서, 유사하게, 제1 반도체 구조(21)의 다른 여러쌍의 적층(210)에서, 또한 제1 도펀트를 가질 수 있고, 제1 도펀트의 제1 반도체 구조(21)에 제1 도핑 농도(S1)를 가진다.
일부 실시예에서, 도 3에 도시한 바와 같이, 제1 반도체 구조(21)를 에피텍셜 성장하는 과정에서, 에피택셜 성장 방향(G)을 따라, 먼저 제2층(212)을 성장시킨 후 다시 제1층(211)을 성장시켜, 한 쌍의 적층(210)을 형성하고, 제1층(211) 및 제2층(212)사이에 계면 영역(I)을 가진다. 추가적으로 필요에 따라 제2층(212) 및 제1층(211)을 중복하여 교대로 성장시켜, 도 2에 도시한 바와 같이, 여러 쌍의 적층(210)을 형성한다. 제1 반도체 구조(21)의 여러 쌍 또는 각 쌍의 적층(210)구조에셔, 제1층(211)은 제2층(212)의 상방에 위치한다. 일부 실시예에서, 여러 쌍의 적층(210)은 연속적으로 성장될 수 있다. 또한 불 연속적으로 성장될 수도 있으며, 예를 들면, 임의의 하나 또는 각각의 인접한 적층(210)사이에 다른 반도체층을 삽입할 수 있다.
일부 실시예에서, 도 4에 도시한 바와 같이, 제1 반도체 구조(21)를 에피택셜 성장 과정에서, 에피택셜 성장 방향(G)를 따라, 먼저 제1층(211)을 성장시킨 후 다시 제2층(212)을 성장시켜, 한 쌍의 적층(210)을 형성하고, 제1층(211) 및 제2층(212)사이에 계면 영역(I)을 가진다. 일부 실시예에서, 추가적으로 필요에 따라 제1층(211) 및 제2층(212)을 중복하여 교대로 성장시켜, 여러 쌍의 적층(210)을 형성한다. 제1 반도체 구조(21)의 여러 쌍 또는 각 한 쌍의 적층(210)구조에서, 제2층(212)은 제1층(211)의 상방에 위치한다. 일부 실시예에서, 여러 쌍의 적층(210)은 연속적으로 성장될 있고, 또한 불연속적으로 성장될 수 있으며, 예를 들면 임의의 하나 또는 각각의 인접한 적층(210)사이에 다른 반도체층을 삽입할 수 있다.
다른 실시예에서(미도시), 제1 반도체 구조(21)의 여러 쌍의 적층(210)중의 일부분은 제1층(211)을 중복하여 교대로 성장시킨 후 다시 제2층(212)을 성장시켜 형성하고, 제1 반도체 구조(21)의 여러 쌍의 적층(210)중의 다른 일부분은 제2층(212)을 중복하여 교대 성장시킨 후 다시 제1층(211)을 성장시켜 형성한다. 상기 두 부분의 적층(210)은 서로 인접할 수도 있고, 또한 이들 사이에 다른 반도체층을 삽입할 수도 있다. 제1 반도체 구조(21)의 여러 쌍의 적층(210)중의 두 부분의 선후 순서는 한정되지 않는다.
도 3, 도 4에 도시한 바와 같이, 제1 반도체 구조(21)중 여러 쌍 또는 각 한 쌍의 적층(210)중의 제1층(211) 및 제2층(212)사이에 계면 영역(I)을 가진다. 일 실시예에서, 계면 영역(I)은 제2층(212) 및 제1층(211)이 서로 접하는 양측으로부터 외부로 연장되는 제2층(212) 및/또는 제1층(211)의 1/3두께의 영역을 가진다. 일부 실시예에서, 제1층(211) 및/또는 제2층(212)중의 제1 도핑 농도(S1)는 계면 영역(I)에서 멀리 떨어진 일측으로부터 계면 영역(I)을 향해 점차 변하고, 예를 들면, 도 3에 도시한 바와 같이, 제2층(212)중의 제1 도핑 농도(S1)는 계면 영역(I)에서 멀리 떨어지고 기판(10)에 가까운 일측으로부터 계면 영역(I)을 향해 점차 증가한다. 제1층(211)중의 제1 도핑 농도(S1)는 계면 영역(I)에서 멀리 떨어지고 활성 영역(40)에 가까운 일측으로부터 계면 영역(I)을 향해 점차 증가하고, 즉 계면 영역(I)에 가까운 일측으로부터 활성 영역(40)의 일측을 향해 점차 감소한다. 일 실시예에서, 제1 도핑 농도(S1)는 적층(210)에서 피크값(P1)를 가지고, 상기 피크값(P1)은 계면 영역(I) 내에 위치한다. 유사하게, 도 4에 도시한 바와 같이, 제1층(211)중의 제1 도핑 농도(S1)는 계면 영역(I)에서 멀리 떨어지고 기판(10)에 가까운 일측으로부터 계면 영역(I)을 향해 점차 증가한다. 제2층(212)중의 제1 도핑 농도(S1)는 계면 영역(I)에서 멀리 떨어지고 활성 영역(40)에 가까운 일측으로부터 계면 영역(I)을 향해 점차 증가하고, 즉 계면 영역(I)에 가까운 일측으로부터 활성 영역(40)의 일측을 향해 점차 감소한다. 자세히 말하자면, 도 3에 도시한 바와 같이, 일부 실시예에서, 제2층(212)을 에피택셜 성장시킬 때, 제1 도펀트를 도입하고, 제1 도핑 농도(S1)는 에피택셜 성장 방향(G2), 제2층(212)의 두께 방향을 따라 점차 증가하고, 제1층(211)을 에피택셜 성장시킬 때, 제1 도핑 농도(S1)는 에피택셜 성장 방향(G), 제1층(211)의 두께 증가 방향을 따라 점차 감소한다. 도 4에서의 제1층(211) 및 제2층(212)의 성장 순서는 도 3과 반대이며, 제1 도핑 농도(S1)는 에피택셜 성장 방향(G), 제1층(211)의 두께 증가 방향을 따라 계면 영역(I)을 향해 점차 증가한다. 제1 도핑 농도(S1)는 계면 영역(I)으로부터 에피택셜 성장 방향(G), 제2층(212)의 두께 증가 방향을 따라 점차 감소한다. 일부 실시예에서, 도 3에 도시한 바와 같이, 제1층(211) 및 제2층(212)을 에피택셜 성장시킬 때, 각각의 피드 조성은 고정되고, 각층의 조성은 에피택셜 성장 방향(G) 두께가 증가함에 따라 변하지 않는다. 제1 도펀트 피드량은 에피택셜 성장 방향(G), 제2층(212)의 두께 증가 방향에 따라 점차 증가하고, 제1 도펀트 피드량은 제1층(211)의 두께 증가 방향에 따라 점차 감소하여, 계면 영역(I)내에 위치하는 피크값(P1)를 얻는다. 일부 실시예에서, 도 4에 도시한 바와 같이, 제1층(211) 및 제2층(212)을 에피택셜 성장시킬 때, 각각의 피드 조성은 고정되고, 각층의 조성은 에피택셜 성장 방향(G) 두께가 증가함에 따라 점차 변하지 않고, 제1 도펀트 피드량은 에피택셜 성장 방향(G), 제1층(211)의 두께 증가 방향에 따라 점차 증가하고, 제1 도펀트 피드량은 제2층(212)의 두께 증가 방향에 따라 점차 감소하여, 계면 영역(I)내에 위치하는 피크값(P1)를 얻는다. 일부 실시예에서, 도3에 도시한 바와 같이, 제2층(212)을 에피택셜 성장시킬 때, 그 조성 중의 Ⅲ족 원소, 예를 들면 Al원소 피드량은 에피택셜 성장 방향(G), 제2층(212)의 두께 증가 방향에 따라 점차 감소하고, 제1층(211)의 원소의 피드량은 에피택셜 성장 방향(G), 제1층(211)의 두께 증가 방향을 따라 점차 증가하고, 제1 도펀트 피드량은 고정되고, 에피택셜 성장 방향(G), 제1층(211), 제2층(212)의 두께 증가 방향을 따라 변화하지 않는다. 제1층(211)과 제2층(212)중 실제의 제1 도핑 농도(S1)는 제1층(211) 및 제2층(212)중 Al원소 조성 또는 농도 변화에 대응되어 반대 방향으로 변화하고, 예를 들면 제1층(211) 및 제2층(212)에서 Al원소 조성 또는 농도가 증가될 때, 제1 도핑 농도(S1)는 감소하고, Al원소 조성 또는 농도가 감소할 때, 제1 도핑 농도(S1)는 증가하므로, 계면 영역(I)내에 위치하는 피크값(P1)를 얻는다. 유사하게, 도 4에 도시한 바와 같이, 제1층(211)을 성장시키고, 다시 제2층(212)을 성장시키는 실시예에서, 제1층(211)층 조성중의 Ⅲ족 원소, 예를 들면 Al원소 피드량은 에피택셜 성장 방향(G), 제1층(211)의 두께 증가 방향을 따라 점차 감소하고, 제2층(212)의 Al원소 피드량은 에피택셜 성장 방향(G), 제2층(212)의 두께 증가 방향을 따라 점차 증가하고, 제1 도펀트 피드량은 고정되고, 에피택셜 성장 방향(G), 제1층(211), 제2층(212)의 두께 증가 방향을 따라 변하지 않는다. 실제 제1 도핑 농도(S1)는, 제1층(211)에서 점차 증가되고 제2층(212)에서 감소되는 추세이므로, 계면 영역(I)내에 위치하는 피크값(P1)를 얻는다.
일부 실시예에서, 제1 도핑 농도(S1)의 피크값(P1)은 계면 영역(I)의 밖에 위치하고(미도시), 예를 들면 제1층(211) 또는 제2층(212)에 위치한다. 일 실시예에서, 제2층(212) 및 제1층(211)을 순서대로 에피택셜 성장시킬 때, 각각의 피드는 고정되고, 각 층의 조성은 에피택셜 성장 방향(G)두께 증가에 따라 점차 증가하지 않는다. 제1 도펀트 피드량은 에피택셜 성장 방향(G), 제2층(212)의 두께 방향에 따라 점차 증가하고, 제1 도펀트 피드량은 제1층(211)의 두께 증가 방향을 따라 점차 감소하여, 계면 영역(I)의 외부에 위치하는 피크값(P1)를 얻으며, 제2층(212) 또는 제1층(211)영역 내에 있다. 일부 실시예에서, 제2층(212) 및 제1층(211)을 순서대로 에피택셜 성장시킬 때, 그 재료중의 Ⅲ족 원소, 예를 들면 Al원소 피드량은 에피택셜 성장 방향(G), 제2층(212)의 두께 증가 방향에 따라 점차 감소하고, 제1층(211)의 예를 Al원소와 같은 피드량은 에피택셜 성장 방향(G), 제1층(211)의 두께 증가 방향에 따라 점차 증가하고, 제1 도펀트 피드량은 고정되며, 에피택셜 성장 방향(G), 제1층(211), 제2층(212)의 두께 증가 방향에 따라 변하지 않는다. 제1층(211) 및 제2층(212) 중 실제의 제1 도핑 농도(S1)는 제1층(211) 및 제2층(212)중의 Al원소 조성 또는 농도 변화에 대응되어 반대 방향으로 변하고, 예를 들면 제1층(211) 및 제2층(212)에서 Al원소 조성 또는 농도가 증가될 때, 제1 도핑 농도(S1)는 감소하여, 계면 영역(I) 외부에 위치하는 피크값(P1)를 얻고, 제1층(211)영역 내 또는 제2층(212)영역 내에 위치한다. 유사하게, 먼저 제1층(211)을 성장시키고, 다시 제2층(212)을 성장시킬 때, 제1층(211)층의 Al원소 피드량은 에피택셜 성장 방향(G), 제1층(211)의 두께 증가 방향을 따라 점차 감소하고, 제2층(212)의 Al원소 피드량은 에피택셜 성장 방향(G), 제2층(212)의 두께 증가 방향을 따라 점차 증가하고, 제1 도펀트 피드량은 고정되고, 에피택셜 성장 방향(G), 제1층(211), 제2층(212)의 두께 증가 방향을 따라 변화하지 않을 때, 제1 도핑 농도(S1)는 에피택셜 성장 방향(G)을 따라 점차 증가하고 다시 감소하여, 계면 영역(I) 외부의 피크값(P1)를 얻으며, 제1층(211)영역 내 또는 제2층(212)영역 내에 위치한다. 일 실시예에서, 제1층(211) 및 제2층(212)을 에피택셜 성장시킬 때, 각각의 피드 조성은 고정되고, 각층은 에피택셜 성장 방향(G)의 두께 증가에 따라 변화하지 않고, 제1 도펀트 피드량이 고정되면, 제1층(211)과 제2층(212) 재료중의 Ⅲ족 원소(예를 들면 Al원소)는 함량 조성이 다르며, 제1 도핑 농도(S1)는 이에 따라 상이하고, 예를 들면 제1층(211)중 Al원소 조성 또는 농도는 제2층(212)중의 Al원소 조성 또는 농도에 비해 낮고, 제1 도핑 농도(S1)의 피크값(P1)은 계면 영역(I) 외부에 위치하고, 제1층(211) 영역 내에 포함된다. 유사하게, 제2층(212)중 Al원소의 조성 또는 농도가 제1층(211)중의 Al원소의 조성 또는 농도가 낮으면, 제1 도핑 농도(S1)의 피크값(P1)은 계면 영역(I)외부에 위치하고, 제2층(212) 영역 내에 포함된다.
일부 실시예에서, 도 3에 도시한 바와 같이, 제2층(212) 및/또는 제1층(211)중의 제1 도핑 농도(S1)가 점차 변하는 방식으로, 예를 들면 선형 또는 비선형적으로 점차 변하나, 이에 한정되지 않는다. 선형 또는 비선형적 변화는 각각 연속 또는 비연속적인 변화를 포함한다. 일부 실시예에서, 제1 도핑 농도(S1)는 계면 영역(I)에서 멀리 떨어진 일측으로부터 계면 영역(I)을 향해 선형, 비연속적으로 변화하고, 예를 들면 계단식으로 변화된다(미도시). 제2층(212) 및 제1층(211) 중의 제1 도핑 농도(S1)의 변화 방식은 동일 또는 상이할 수 있다.
도 1을 참조하면, 일부 실시예에서, 제1 전기적 특성의 반도체 영역(20)은 제1 반도체 구조(21)와 버퍼구조(200) 사이에 위치하는 제2 반도체 구조(22)를 포함한다. 일부 실시예에서, 제2 반도체 구조(22)는 제1 반도체 구조(21)와 버퍼구조(200) 사이의 변조 작용으로 사용될 수 있는 변화 변조 작용을 가지며, 제1 전기적 특성의 반도체 영역(20)은 제1 반도체 구조(21)와 버퍼구조(200)와 결합하여 조절될 수 있다. 예를 들면 제1 반도체 구조(21)와 버퍼구조(200)사이는, 재료의 차이로 인해 격자 불일치 또는 재료층 사이의 응력이 발생되거나 또는 제1 반도체 구조(21)와 버퍼구조(200)는 성장 온도의 차이로 인해 에피택셜 웨이퍼 휨 문제가 발생할 수 있고, 제2 반도체 구조(22)재료의 변조, 도펀트의 변조, 구조의 변조, 또는 에피택셜 조건의 변조로 인해 제1 반도체 구조(21)와 버퍼구조(200)사이의 차이로 인한 좋지 않은 영향을 감소시킬 수 있다. 제2 반도체 구조(22)를 통해 온도 또는 응력으로 인한 에피택셜의 결함을 감소시켜, 에피택셜 품질을 향상시킬 수 있다. 에피택셜 품질을 향상시킴으로써, 반도체 소자(1)의 누설 전류(Ir)를 개선하고, ESD 능력을 향상시킬 수 있다. 일부 실시예에서, 제2 반도체 구조(22)는 AlInGaN계열 재료를 포함하고, 일부 실시예에서, 제2 반도체 구조(22)는 Alz1Inz2Ga1 -z1-z2N를 포함하고, 0
Figure pat00028
z2<z1
Figure pat00029
1, z1
Figure pat00030
y이다. 일부 실시예에서, 제2 반도체 구조(22)는 AlzGa1-zN를 포함하고, 0
Figure pat00031
z
Figure pat00032
1이다. 일부 실시예에서, z
Figure pat00033
y이다. 일부 실시예에서, 일부 실시예에서, 0<z
Figure pat00034
0.1이다. 일부 실시예에서, 0<z
Figure pat00035
0.05이다. 일부 실시예에서, z가 0보다 크지 않으면, 에피택셜 구조의 흠결은 제2 반도체 구조(22)에 의해 억제될 수 없어, 반도체 소자(1)의 발광 효율은 나빠진다.
제2 반도체 구조(22)는 도핑 또는 도핑되지 않을 수 있다(즉, 의도적으로 도핑하지 않음). 일부 실시예에서, 제2 반도체 구조(22)는 제1 도펀트를 포함하고, 제1 도펀트는 제2 도핑 농도를 가진다. 일부 실시예에서, 제2 도핑 농도는 제1 도핑 농도(S1)보다 작다. 일부 실시예에서, 제2 도핑 농도는 3
Figure pat00036
1019/cm3보다 크지 않다. 일부 실시예에서, 제2 반도체 구조(22)의 제2 도핑 농도는 1
Figure pat00037
1018/cm3 및 2
Figure pat00038
1019/cm3 사이에 있다. 일부 실시예에서, 제2 반도체 구조(22)는 도핑 되지 않았고, 도핑되지 않은 제2 반도체 구조(2)와 그 아래의 버퍼구조(200)사이에 이차원 전자 가스(Two-dimensional Electron Gas, 2DEG)를 형성하여, 소자의 전류 분산 효과를 추가로 향상시킴으로써, 그 위의 제1 반도체 구조(21)와 결합하여, 제1 반도체 구조(21)를 최적화할 수 있고, 예를 들면 제1 반도체 구조(21) 적층(210)의 페어 수를 감소시키거나, 또는 제1 반도체 구조(21)의 두께를 줄임으로써, 에피택셜 성장시간을 줄이고, 밝기를 향상시킬 수 있다.
제2 반도체 구조(22)는 제3 두께를 가진다. 일부 실시예에서, 제3 두께는 반도체 소자(1)의 휘도에 영향을 줄 수 있다. 제2 반도체 구조(22)가 특정 두께인 경우, 예를 들면 제3 두께가 50nm보다 크지 않은 경우, 반도체 소자(1)는 비교적 좋은 휘도를 가진다. 만약 제3 두께가 너무 두꺼우면(50nm보다 크면), 반도체 소자(1)의 휘도는 나빠진다. 제3 두께가 얇을수록, 반도체 소자(1)의 휘도는 높아진다. 일부 실시예에서, 제3 두께는 15nm미만이거나, 5nm미만 또는 3nm미만이다. 일부 실시예에서, 제3 두께는 반도체 소자(1)의 ESD내성 능력에 영향을 줄 수 있다. 만약 제3 두께가 너무 얇으면(예를 들면 0.1nm미만이면), 반도체 소자(1)의 ESD내성 능력이 나빠진다. 일부 실시예에서, 제3 두께는 0.1nm보다 작지 않다. 일부 실시예에서, 휘도 및 ESD내성 능력을 동시에 향상시키기 위하여, 제3 두께는 0.5nm이상 및 15nm이하 이다. 더욱 바람직하게는 1nm이상 및 5nm이하 이다.
일부 실시예에서, 제1 반도체 구조(21)와 제2 반도체 구조(22)는 직접 연결되고, 즉 양자 사이에는 다른층을 포함하지 않는다. 만약 제1 반도체 구조(21)의 적층(210)이 도 3에 도시한 바와 같다면, 제1반도체 구조(21)의 제2층(212)과 제2 반도체 구조(22)는 연결된다. 또는 제1 반도체 구조(21)의 적층(210)이 도4에 도시한 바와 같다면, 제1 반도체 구조(21)의 제1층(211)과 제2 반도체 구조(22)는 연결된다.
도 1에 도시한 바와 같이, 일부 실시예에서, 제1 전기적 특성의 반도체 영역(20)은 제5 반도체 구조(25)를 더 포함하고, 제5 반도체 구조(25)는 제1 반도체 구조(21)와 활성 영역(40) 사이에 위치한다. 일부 실시예에서, 제5 반도체 구조(25)는 단층 또는 다층 구조를 포함한다. 제5 반도체 구조(25)의 재료는 AluInvGa1-u-vN를 포함하고, 0
Figure pat00039
u
Figure pat00040
0.5, 0
Figure pat00041
v
Figure pat00042
0.5이다. 일부 실시예에서, 0
Figure pat00043
u
Figure pat00044
0.1, 0
Figure pat00045
v
Figure pat00046
0.15이다. 일부 실시예에서, 제5 반도체 구조(25)는 제3층을 포함하고, 재료 조성중 u, v는 실질적으로는 0이다. 일부 실시예에서, 제3층의 재료는 GaN을 포함한다. 일부 실시예에서, 제3층은 제1 도펀트를 포함하고, 순방향 전압을 더 감소시키고, 반도체 소자(3)의 ESD내성 능력을 향상시키기 위해, 제3층 중 제1 도펀트의 도핑 농도는 제1 반도체 구조(21)중의 제1 도핑 농도(S1)보다 작고, 예를 들면 제3층 중 제1 도펀트의 도핑 농도는 제1 도핑농도(S1)보다 하나의 수량 레벨이 더 작다. 일 실시예에서, 제3층 중의 제1 도펀트의 도핑 농도는 1×1017 /cm3보다 작지 않고, 바람직하게는, 5×1018/cm3를 초과하지 않는다. 일부 실시예에서, 제3층은 50nm보다 작지 않은, 및/또는 1000nm보다 크지 않은 두께를 가진다. 바람직하게는, 100nm이상 및 500nm이하 이다. 더욱 바람직하게는, 150nm이상 및 350nm이하 이다. 제3층의 두께가 50nm미만이면, 반도체 소자(1)의 ESD내성 능력은 나빠지고, 반도체 소자(1)의 순방향 전압은 높아질 수 있다.
일부 실시예에서, 제1 전기적 특성의 반도체 영역(20)은 활성 영역(40) 및 제5 반도체 구조(25)사이에 위치하는 제6 반도체구조(미도시)를 더 포함하고, 제6 반도체 구조는 제1 중간층(미도시) 및/또는 제1 중간층상에 위치하는 제2 중간층(미도시)을 포함한다. 일 실시예에서, 제1 중간층의 재료와 제2 중간층의 재료는 실질적으로 동일하다. 본 실시예에서, 제1 중간층의 재료와 제2 중간층의 재료는 AlInGaN을 포함한다. 바람직하게는, 제1 중간층의 인듐 함량은 제2 중간층의 인듐 함량보다 크지 않다. 일 실시예에서, 제1 중간층 및/또는 제2 중간층은 도핑된 것이거나 또는 도핑되지 않은 것이다(즉, 의도적으로 도핑하지 않음). 제1 중간층은 도핑 농도를 가진 제1 도펀트를 포함하고, 제2 중간층은 도핑 농도를 가진 제1 도펀트를 포함하며, 제1 중간층의 제1 도펀트의 도핑 농도는 제2 중간층의 제1 도펀트의 도핑 농도보다 작다. 본 실시예에서, 제1 도간층의 제1 도펀트와 제2 중간층의 제1 도펀트는 동일하고, 실리콘을 포함한다. 제1 중간층의 제1 중간층의 제1 도펀트의 농도는 1×1017/cm3보다 작지 않고, 바람직하게는 1×1018/cm3보다 크지 않다. 제2 중간층의 제1 도펀트의 농도는 5×1017/cm3보다 작지 않고, 바람직하게는 5×1018/cm3보다 크지 않다.
일부 실시예에서, 제6 반도체 구조는 활성 영역(40)과 제5 반도체 구조(25)사이 또는 제2 중간층과 활성 영역(40)사이에 위치하는 반도체 적층 구조(미도시)를 포함한다. 반도체 적층 구조는 교대되는 복수의 제1 반도체층(미도시) 및 제2 반도체층(미도시)을 포함하고, 인접한 제1 반도체층 및 제2 반도체층은 한쌍이다. 일 실시예에서, 제1 반도체층 및/또는 제2 반도체층은 도핑된 것이거나 또는 도핑되지 않은 것이다(즉 의도적으로 도핑하지 않음). 제1 반도체층 및 제2 반도체층은 예를 들면 AlInGaN계열 재료과 같은 Ⅲ-V족 반도체 재료를 포함한다. 한 쌍중의 제1 반도체층의 에너지 준위는 제2 반도체층의 에너지 준위보다 크다. 제1 반도체층은 예를 들면 AlmInnGa1 -m- nN를 포함하고, 0≤m≤1, 0≤n≤1이고, 또한 제2 반도체층은 AlpInqGa1 -p- qN를 포함하고, 0≤p≤1, 0≤q≤1, m≥p, n<q이다. 일부 실시예에서, 제1 반도체층은 GaN 또는 AlGaN를 포함하고, 제2 반도체층은 InGaN을 포함한다. 일 실시예에서, 제2 반도체층은 GaN 또는 AlGaN을 포함하고, 제1 도펀트로 도핑하고, 제2 반도체층은 도핑 또는 도핑되지 않은 InGaN를 포함한다. 일 실시예에서, 제1 반도체층은 제1 서브층(미도시) 및 제1 서브층상에 위치하는 제2 서브층(미도시)을 포함한다. 제1 서브층의 재료는 Aln1Ga1 - n1N을 포함하고, 0≤n1<1이다. 제2 서브층의 재료는 Aln2Ga1 - n2N을 포함하고, 0≤n2<1이다. 일 실시예에서, 제1 서브층 및 제2 서브층 재료는 동일하며, 예를 들면 GaN이다. 일 실시예에서, 제1 서브층 및/또는 제2 서브층은 도핑된 것이거나 또는 도핑되지 않은 것이다(의도적으로 도핑하지 않음). 일 실시예에서, 제1 서브층 및 제2 서브층은 각각 도펀트를 포함하고, 제2 서브층 중의 도펀트의 농도는 제1 서브층의 도펀트의 농도보다 크다. 다른 일 실시예에서, 제1 서브층 및 제2 서브층 사이는 또한 제3 서브층을 더 포함하고, 제3 서브층의 재료는 Aln3Ga1 - n3N를 포함하고, 0<n3<1이다. 본 실시예에서, 제3 서브층의 재료는 도핑된 것이거나 또는 도핑되지 않았고(즉, 의도적으로 도핑하지 않음), 바람직하게는 제3 서브층은 도핑되지 않은 것이다. 일 실시예에서, 각 제2 반도체층은 Ⅲ족 원소를 포함하고, 활성 영역(40)에 가까운 제2 반도체층의 III족 원소의 함량은 활성 영역(40)으로부터 멀리 떨어진 제2 반도체층의 Ⅲ족 원소의 함량보다 높다. 본 실시예에서, III족 원소는 인듐을 포함한다. 본 실시예의 반도체 소자(1)는 제6 반도체 구조를 포함하므로, 발광 효율을 더 향상시킬 수 있다.
도 1을 참조하면, 일부 실시예에서, 제1 전극(50)은 제1 전기적 특성의 반도체 영역(20)의 상방에 위치한다. 일부 실시예에서, 식각 공정을 통해 일부의 제2 전기적 특성의 반도체 영역(30) 및 일부 활성 영역(40)을 제거한 후, 일부의 제1 반도체 구조(21)의 표면(21A)을 노출시키고, 제1 전극(50)은 제2 반도체 구조(21)의 표면(21A)과 직접 접촉한다. 일부 실시예에서, 식각 공정을 통해 일부의 제1 전기적 특성의 반도체 영역(20)의 제5 반도체 구조(25) 및/또는 제1 반도체 구조(21)에서 한 깊이까지 추가적으로 제거하여, 일부의 제1 반도체 구조(21)의 표면(21A)을 노출시키고, 표면(21A)이 에피택셜 성장 방향(G)상에서 활성 영역(40)과 중첩되지 않고, 제1 전극(50)은 제1 반도체 구조(21)의 표 면(21A)과 직접 접촉한다. 일부 실시예에서, 제1 반도체 구조(21)의 표면(21A)은 제1층(211)의 표면이고, 제1 전극은 제1 반도체 구조(21)의 제1층(211)의 표면과 직접 접촉한다. 다른 일 실시예에서, 제1 반도체 구조(21)의 표면(21A)은 제2층(212)의 표면이고, 제1 전극(50)은 제1 반도체 구조(21)의 제2층(212)의 표면과 직접 접촉한다.
도 5는 본 개시의 다른 일 실시예에 따른 반도체 소자(2)의 단면도이다. 도 6은 본 개시의 일 실시예에 따른 반도체 소자의 부분 에피택셜 구조에서 원소의 농도 또는 이온 강도와 깊이의 관계도이며, 이 관계도는 2차 이온 질량 분석기를 사용한 분석에 의해 얻은 것이다. 도 6에서, 가로축 좌표는 반도체 소자의 에피택셜 구조 표면에서 기판(10)을 향하는 방향의 깊이를 나타내고, 좌측 세로축 좌표는 에피택셜 구조 각층 중 각 도펀트의 농도를 나타내고, 우측 세로축은 각층Ⅲ-V족 원료에 포함된 Ⅲ족 원소의 강도(Ⅲ족 원소의 상대 함량에 해당)을 나타낸다. 반도체 소자(2)의 구조와 반도체 소자(1)의 구조는 유사하다. 제1 전기적 특성의 반도체 영역(20)에서, 제1 반도체 구조(21)와 제2 반도체 구조(22)사이에 제3 반도체 구조(23)를 포함하고, 제1 반도체 구조(21)와 제3 반도체 구조(23)사이에 제4 반도체 구조(24)를 포함한다는 점에서 차이가 있다. 후술한 내용에서, 반도체 소자(2)는 반도체 소자(1)와 유사한 구조 내용은 서로 치환하여 사용될 수 있다. 반도체 소자(2)와 반도체 소자(1)의 차이점은 후술할 것이다.
도 5 및 도 6를 같이 참고하면, 일부 실시예에서, 제2 반도체 구조(22)는 제1 도펀트를 포함한다. 일부 실시예에서, 제2 반도체 구조(22)중의 제1 도펀트는 제2 도핑 농도(S2)를 가진다. 일부 실시예에서, 제2 도핑 농도(S2)는 제1 반도체 구조(21)의 제1 도핑 농도(S1)보다 작다. 일부 실시예에서, 제2 도핑 농도(S2)는 3
Figure pat00047
1019/cm3보다 크지 않다. 일부 실시예에서, 제2 반도체 구조(22)의 제2 도핑 농도(S2)는 1
Figure pat00048
1018/cm3 및 2
Figure pat00049
1019/cm3사이이다.
일부 실시예에서, 제3 반도체 구조(23)의 재료는 AlwGa1 - wN을 포함하고, 0
Figure pat00050
w
Figure pat00051
0.5이다. 일부 실시예에서, 0
Figure pat00052
w
Figure pat00053
0.05이다. 일부 실시예에서, w는 실질적으로 0이다. 일부 실시예에서, 제3 반도체 구조(23)의 재료는 GaN을 포함한다.
일부 실시예에서, 제3 반도체 구조(23)는 제1 도펀트를 포함하고, 제1 도펀트(30)의 제3 반도체 구조(23)중의 도핑 농도는 제1 도핑 농도(S1)보다 작지 않다. 일부 실시예에서, 제1 반도체 구조(21), 제2 반도체 구조(22), 제3 반도체 구조(23) 및 제4 반도체 구조(24)는 각각 제2 도펀트를 포함한다. 일부 실시예에서, 제2 도펀트는 탄소(C), 수소(H), 질소(O). 또는 이들의 조합을 포함한다. 일 실시예에서, 제2 도펀트는 탄소(C)를 포함한다. 일 실시예에서, 제2 도펀트는 제1 반도체 구조(21)에서 제3 도핑 농도(C1)를 가지고, 제2 도펀트는 제2 반도체 구조(22)에서 제4 도핑 농도(C2)를 가지고, 제2 도펀트는 제3 반도체 구조(23)에서 제5 도핑 농도(C3)를 가진다. 제4 도핑 농도(C2)는 피크값(P2)을 가지고, 피크값(P2)은 제5 도핑 농도(C3)보다 크고, 제3 도핑 농도(C1)보다 크며, 및/또는 제5 도핑 농도(C3)는 제3 도핑 농도(C1)보다 크다. 일부 실시예에서, 제3 반도체 구조(23)는 50nm이상 및 300nm이하인 제4 두께를 가지고, 예를 들면 100nm이상 및 200nm이하이다. 일부 실시예에서, 도 5 및 도 6에 도시한 바와 같이, 제4 반도체 구조(24)의 재료는 AlvGa1 - vN을 포함하고, 0
Figure pat00054
v
Figure pat00055
1이다. 일부 실시예에서, 0
Figure pat00056
v
Figure pat00057
0.5이다. 일부 실시예에서, 0
Figure pat00058
v
Figure pat00059
0.1이다. 일부 실시예에서, 0
Figure pat00060
v
Figure pat00061
0.01이다. 일부 실시예에서, 제4 반도체 구조(24)의 재료중의 알루미늄 함량은 제1 반도체 구조(21)의 알루미늄 함량보다 작지 않고, 바람직하게는 제1 반도체 구조(21)의 한 쌍의 적층(210)의 제2층(212)의 알루미늄 함량보다 작지 않다. 일부 실시예에서, 제4 반도체 구조(24)의 재료중의 알루미늄 함량은 제2 반도체 구조(22)의 알루미늄 함량보다 크지 않다. 일부 실시예에서, 제4 반도체 구조(24)는 제1 도펀트를 포함하고, 제4 반도체 구조(24)중의 제1 도펀트의 도핑 농도는 제1 도핑 농도(S1)보다 작지 않고, 및/또는 제2 도핑 농도(S2)보다 크다. 일부 실시예에서, 제4 반도체 구조(24)는 50nm이상 및 400nm이하의 제5 두께를 가지며, 150nm이상 및 350nm이하 이다. 제2 반도체 구조(22)내의 높은 제4 도핑 농도(C2)로 인해, 제2 반도체 구조(22)자체의 에피택셜 품질이 좋지 않고, 응력 완화 효과가 있어, 제2 반도체 구조(22)에 위치하는 제3 반도체 구조(23)는 응력이 완화된 후 더 나은 에피택셜 품질을 가질 수 있고, 제3 반도체 구조(23)는 더 나은 에피택셜 품질을 갖게 되어, 각 에피택셜층의 품질이 향상되고, 나아가 반도체 소자(2)의 밝기를 향상시킬 수 있다.
일부 실시예에서, 각 쌍의 적층(210)의 제1층(211) 및 제2층(212)사이에 계면 영역(I)을 가지며, 제1 도핑 농도(S1)의 적층(210)중의 피크값(P1)은 계면 영역(I) 내에 위치한다. 적층(210) 중의 제1 도핑 농도(S1)의 최대값(즉, 피크값(P1))과 최소값의 비율은 10보다 크지 않다. 바람직하게는, 1.1보다 작지 않다. 바람직하게는, 1.2이상 및 5이하 이다. 일부 실시예에서, 제1 도핑 농도(S1)는1×1018/cm3보다 작지 않고, 또는 1×1020/cm3보다 크지 않다. 바람직하게는, 제1 도핑 농도(S1)는 5×1018/cm3이상 및 5×1019/cm3이하 이다. 바람직하게는, 제1 도핑 농도(S1)는 1×1019/cm3이상 및 2×1019/cm3이하 이다. 제1 도핑 농도(S1)가 1×1020/cm3보다 크면, 도핑 농도가 너무 높아, 에피택셜 품질이 나빠져, 제1층(211) 및 제2층(212) 저항값이 상승하고, 나아가 반도체 소자(2)의 순방향 전압이 증가되어, ESD내성 능력이 나빠진다. 제1 도핑 농도(S1)가 1×1018/cm3보다 낮으면, 반도체 소자(2)의 전류 확산도 나빠지고, 반도체 소자(2)의 순방향 전압 및 발광효율도 나빠진다. 계면 영역(I)은 제1층(211) 및 제2층(212) 경계부분의 영역을 포함한다. 일 실시예에서, 계면 영역(I)은 제2층(212) 및 제1층(211)이 서로 접하는 양측으로부터 제2층(212) 및/또는 제1층(211)의 1/3두께의 영역을 가진다.
일부 실시예에서, 제1층(211) 및/또는 제2층(212)의 재료중의 임의의 Ⅲ족 원소는 도펀트 형태로 재료 조성에 존재하고, 제1층(211)의 III족 원소의 도핑 농도는 제2층(212)의 Ⅲ족 원소의 도핑 농도와 다르고, 제1층(211) 및/또는 제2층(212)의 Ⅲ족 원소의 도핑 농도는 1×1020/cm3보다 작고, 바람직하게는, 1×1019/cm3이상 및 1×1020/cm3이하 이다. 일부 실시예에서, 제1층(211)의 Ⅲ족 원소의 도핑 농도는 제2층(212)의 Ⅲ족 원소의 도핑 농도보다 작다. 일 실시예에서, 제1층(211) 및 제2층(212)중 하나의 도펀트가 Ⅲ족 원소일 경우, 다른 일층은 실질적으로 Ⅲ족 원소로 도핑하지 않는다. 일 실시예에서, 제1층(211) 및/또는 제2층(212)의 재료는 GaN 또는 InGaN이고, 도펀트의 Ⅲ족 원소는 알루미늄이다. 일 실시예에서, 제1층(211) 및/또는 제2층(212) 재료는 GaN 또는 AlGaN이고, 도펀트의 Ⅲ족 원소는 In이다.
도 6을 다시 참조하면, 제1 반도체 구조(21) 및 제2 반도체 구조(22)는 각각 제2 도펀트를 포함한다. 일부 실시예에서, 제1 반도체 구조(21)의 제2 도펀트의 제3 도핑 농도(C1)는 1
Figure pat00062
1017/cm3보다 크지 않고, 예를 들면 5
Figure pat00063
1016/cm3보다 작다. 일부 실시예에서, 제2 반도체 구조(22)의 제2 도펀트의 제4 도핑 농도(C2)는 1
Figure pat00064
1017/cm3보다 크다. 바람직하게는, 1×1021/cm3보다 크지 않다. 일부 실시예에서, 제4 도핑 농도(C2)는 1×1019/cm3 이상 및 1×1020/cm3이하 이다. 일부 실시예에서, 제1 전기적 특성의 반도체 영역(20)에 제2 반도체 구조(22)가 존재하지 않는다면, 반도체 소자(2)의 ESD내성 능력은 나빠질 수 있다.
일부 실시예에서, 제1 반도체 구조(21) 중의 제1 도펀트의 제1 도핑 농도(S1)는 제1층(211) 및 제2층(212)사이의 계면 영역(I)내에서 피크값(P1)을 가지므로, 전류의 제1 전기적 특성의 반도체 영역(20)에서의 확산 효과를 향상시킬 수 있다. 그외에, 제2 반도체 구조(22)의 제2 도펀트에서의 제4 도핑 농도(C2)는 제1 반도체 구조(21)의 제2 도펀트의 제3 도핑 농도(C1)보다 높고, 반도체 소자(2)는 동시에 비교적 좋은 발광 효율 및 비교적 낮은 순방향 전압을 가진다. 반도체 소자(1)와 유사하게, 일부 실시예에서, 제2 반도체 구조(22)는 제1 반도체 구조(21)와 버퍼구조(200)사이의 변조 작용으로 사용될 수 있는 변화 변조 작용을 가진다. 제2 반도체 구조(22)재료의 변조, 도펀트의 변조, 구조의 변조, 또는 에피택셜 조건의 변조로 인해 제1 반도체 구조(21)와 버퍼구조(200)사이의 차이가 완화된다. 예를 들면 버퍼구조(200)의 재료는 더 높은 Al조성을 포함하고, 제1 반도체 구조(21)의 재료는 더 낮은 Al조성을 포함하고, 반도체 구조(22)의 Al조성을 선택하여, 제2 버퍼 구조(200)와 제1 반도체 구조(21)의 Al조성 사이에 있도록 하여, 양자사이의 응력이 상쇄하도록 조절한다. 예를 들면, 버퍼 구조(200)는 에피택셜 온도, 기판 격자 차이 등으로 인한 에피택셜 결함이 많고, 에피택셜 결함이 제1 반도체 구조(21) 내로 확장되는 것을내성하기 위해, 제1 버퍼구조(200) 및 제1 반도체 구조(21)사이에 제2 반도체 구조(2)를 삽입하여 응력을 완화시키고, 에피택셜 결함이 제1 반도체 구조(21)로 연장되는 것을 차단한다. 제2 반도체 구조(22)의 응력 완화 구조는 Ⅲ족 및 V족 성장 소스의 종류, V-Ⅲ비율, 성장 압력, 성장 온도 또는 두께를 조절하여 응력을 완화시키고, 에피택셜 품질을 향상시킨다. 에피택셜 품질을 향상시킴으로써, 반도체 소자(2)의 누설 전류(Ir)를 개선하고 및 ESD의 능력을 향상시킨다.
일부 실시예에서, 제2 반도체 구조(22)는 AlInGaN계열 재료를 포함하고, 일부 실시예에서, V-Ⅲ족 피드 비율을 조절하고, 에피택셜 성장 속도를 변화시키고, 또는 에피택셜 성장 온도, 성장 압력을 변화시켜 제2 반도체 구조(22)의 제2 도펀트의 도핑 농도를 조절한다. 예를 들면 V-Ⅲ족 피드 비율을 증가시키고, 에피택셜 성장 속도를 감소시키거나 또는 제2 반도체 구조(22)의 성장 온도를 감소시켜, 버퍼구조(200) 또는 제1 반도체 구조(21)보다 낮게 하여, 제2 반도체 구조(22)의 제2 도펀트는 더 높은 제4 도핑 농도(C2)를 가지게 한다. 이를 통해 반도체 소자(2)의 에피택셜 과정에서 발생되는 표면 선형 에피택셜 결함을 감소시키고, 에피택셜 품질을 향상시킬 수 있다.
본 개시에서, 임의의 실시예의 반도체 소자(1,2)의 기판(10)은 그 위의 층 및 구조를 지지하기에 충분한 두께를 가지며, 예를 들면 30㎛보다 작지 않고, 더욱 바람직하게는 300㎛를 초과하지 않는다. 기판(10)은 인화알루미늄갈륨인듐(AlGaInP)을 에피택셜 성장시키기 위한 갈륨비소(GaAs)웨이퍼, 또는 질화갈륨(GaN), 질화인듐갈륨(InGaN) 또는 질화알루미늄갈륨(AlGaN)을 성장시키기 위한 사파이어((Al2O3)웨이퍼, 질화갈륨(GaN) 웨이퍼, 탄화규소(SiC)웨이퍼 또는 질화알루미늄(AlN)웨이퍼를 포함한다. 또는, 기판(10)은 실리콘(Si), 알루미늄(Al), 구리(Cu), 텅스텐(W), 몰리브덴(Mo), 금(Au), 은(Ag), 탄화규소(SiC) 또는 상기 재료의 합금과 같은 도전성 재료 또는 다이아몬드(diamond), 흑연(graphite), 세라믹 재료 또는 질화알루미늄과 같은 열전도성 재료, 유리와 같은 투광재료 또는 사파이어를 포함한다. 먼저 에피택셜 적층을 성장시키기 위한 성장 기판은 응용 필요에 따라 선택적으로 제거할 수 있고, 다시 에피택셜 적층을 상기의 지지 기판으로 이송할 수 있다. 일 실시예에서, 기판(10)이 에피택셜 적층과 연결된 일면은 조면화된 표면을 가지며, 조면화된 표면은 불규칙적인 형태를 갖는 표면이거나 규칙적인 형태를 갖는 표면일 수 있다. 예를 들면, 기판(10)은 기판(10)의 상면으로부터 돌출 또는 함몰된 복수의 특징부(미도시)를 포함하고, 특징부는 반구 형상, 원추 형상 또는 다각추 형상의 부재를 포함한다. 기타 실시예에서, 기판(10)이 에피택셜 적층과 접하는 일면은 평탄한 표면이다.
본 개시의 임의 실시예에서, 에피택셜 성장을 실행하는 방식은 금속 유기 화학 기상 증착(metal-organic chemical vapor deposition, MOCVD), 수소화물 기상 증착(hydride vapor phase epitaxy, HVPE), 분자 빔 에피택시(molecular beam epitaxy, MBE), 물리 기상 증착(physical vapor deposition, PVD), 액상 에피택시(liquid-phase epitaxy, LPE)를 포함한다. 바람직하게는, 에피텍셜 성장을 실행하는 방식은 MOCVD를 포함한다. 이어서, 에피택셜 적층에서 식각 공정을 통해 플랫폼을 형성하여, 제1 전기적 특성의 반도체 영역(20)의 표면(21A)을 노출시킨다.
에피택셜 적층(예를 들면, 제1 전기적 특성의 반도체 영역(20), 제2 전기적 특성의 반도체 영역(30) 및 활성 영역(40))중 하나 이상 층의 물리적 및 화학적 구성을 변경함으로써 반도체 소자(1,2)가 방출하는 광선의 파장을 조절한다. 에피택셜 적층의 재료는 Ⅲ-V족 반도체 재료, 예를 들면, AlInGaP계열 재료, InGaN계열 재료, AlGaN계열 재료 또는 AlInGaN계열 재료와 같은 Ⅲ-V족 반도체 재료를 포함한다. 활성 영역(40)의 재료가 AlInGaP계열 재료인 경우, 파장이 610nm 내지 650nm 사이에 있는 적색광, 또는 파장이 530nm 내지 570nm 사이에 있는 녹색광을 방출할 수 있고, 활성 영역(40)의 재료가 InGaN계열 재료인 경우, 파장이 400nm 내지 490nm인 남색광, 파장이 490nm 내지 530nm인 청색광(Cyan), 또는 파장이 530nm 내지 570nm인 녹색광을 방출할 수 있다. 활성 영역(40)의 재료가 AlGaN계열 또는 AlInGaN계열 재료인 경우, 파장이 400nm 내지 250nm인 자외선을 방출할 수 있다.
제1 전기적 특성의 반도체 영역(20) 및 제2 전기적 특성의 반도체 영역(30)은 클래딩층(cladding layer)을 포함할 수 있고, 양자는 서로 다른 도전 형태, 전기적 특성, 극성을 가지거나, 또는 도핑 원소에 따라 전자 또는 정공을 제공하고, 예를 들면 제1 전기저거 특성의 반도체 영역(20)은 n형 전기적 특성의 반도체이고, 제2 전기적 특성의 반도체 영역(30)은 p형 전기적 특성의 반도체이다. 활성 영역(40)은 제1 전기적 특성의 반도체 영역(20)과 제2 전기적 특성의 반도체 영역(30) 사이에 형성되고, 전자와 정공은 전류 구동에 의해 활성 영역(40)에서 재결합되어, 전기 에너지를 빛 에너지로 변환시켜, 광선을 방출시킨다. 활성 영역(40)은 싱글 헤테로구조(single heterostructure, SH), 더블 헤테로구조(double heterostructure, DH), 더블사이드 헤테로구조(double-side double heterostructure, DDH), 또는 다중 양자우물구조(multi-quantum well, MQW)일 수 있다. 활성 영역(40)의 재료는 중성, p형 또는 n형 전기적 특성의 반도체일 수 있다. 제1 전기적 특성의 반도체 영역(20), 제2 전기적 특성의 반도체 영역(30) 또는 활성 영역(40)은 단층 또는 복수의 층을 포함한 구조일 수 있다.
본 개시에서, 임의의 실시예의 반도체 소자(1, 2)의 버퍼구조(200)는 기판(10) 및 제1 전기적 특성의 반도체 영역(20)사이에 위치한다. 버퍼구조(200)는 결함을 줄이고 그 위에 성장하는 에피택셜 층의 품질을 증진시키기 위한 것이다. 버퍼구조(200)는 단일층을 포함하거나 또는 다층을 포함한다(미도시). 일 실시예에서, 버퍼구조(200)는 AliGa1 - iN을 포함하고, 0≤i≤1이다. 일 실시예에서, 버퍼구조(200)의 재료는 GaN을 포함한다. 다른 일 실시예에서, 버퍼구조(200)의 재료는 AlN을 포함한다. 버퍼층을 형성하는 방식은 MOCVD, MBE, HVPE 또는 PVD일 수 있다. PVD는 스퍼터링 또는 전자빔 증착을 포함한다. 버퍼구조(200)가 다층 서브층(미도시)을 포함할 경우, 서브층은 동일한 재료 또는 다른 재료를 포함한다. 일 실시예에서, 버퍼구조는 2개의 서브층을 포함하고, 제1 서브층의 성장 방식은 스퍼터링이고, 제2 서브층의 성장 방식은 MOCVD이다. 일 실시예에서, 버퍼층은 제3 서브층을 더 포함한다. 제3 서브층의 성장 방식은 MOCVD이고, 제2 서브층의 성장 온도는 제3 서브층의 성장 온도보다 높거나 낮다. 일 실시예에서, 제1, 제2, 제3 서브층은 AlN과 같은 동일한 재료 또는 Aln, GaN 및 AlGaN의 조합과 같은 다른 재료를 포함한다. 다른 실시예에서, PVD-질화알루미늄(PVD-AlN)을 버퍼층으로하여, PVD-산화알루미늄을 형성하기 위한 타켓은 질화알루미늄으로 구성된다. 또는 알루미늄으로 구성된 타켓을 사용하여 질소 소스 분위기에서 알루미늄 타켓과 반응적으로 질화알루미늄을 생성시킨다.
일 실시예에서, 버퍼구조(200)는 도핑되지 않은 것일 수 있다.(즉, 의도적으로 도핑하지 않음). 다른 일 실시예에서, 버퍼구조(200)는 도펀트를 포함할 수 있고, 예를 들면, Si, C, H, O 또는 이들의 조합일 수 있고, 상기 도펀트의 버퍼구조(200)에서의 농도는 1
Figure pat00065
1017/cm3보다 작지 않다. 일부 실시예에서, 버퍼구조(200)가 다층을 포함하고, 제1 도펀트를 포함할 경우, 제2 반도체 구조(22)에 인접한 일층의 제1 도펀트의 농도는 제2 반도체 구조(22)에서 멀리 떨어진 일층의 제1 도펀트의 농도보다 크다. 예를 들면, 제1 전기적 특성의 반도체 영역(20)에 가까운 일층의 제1 도펀트의 농도는 1
Figure pat00066
1018/cm3보다 크고, 제1 전기적 특성의 반도체 영역(20)에서 멀리 떨어진 일층의 제1 도펀트의 농도는 1
Figure pat00067
1017/cm3보다 작다.
본 개시에서, 임의의 실시예의 반도체 소자(1,2)중의 활성 영역(40)은 교대되는 복수의 우물층(미도시) 및 복수의 저항층(미도시)을 포함한다. 각 저항층은 에너지 준위를 가진다. 각 우물층은 에너지 준위를 가진다. 일 실시예에서, 그중 하나의 저항층의 에너지 준위는 그중 하나의 우물층의 에너지 준위보다 작지 않고, 바람직하게는, 그중 하나의 우물층의 에너지 준위보다 높다. 바람직하게는, 각 저항층의 에너지 준위는 각 우물층의 에너지 준위보다 작지 않고, 각 우물층의 에너지 준위보다 높다. 우물층은 Ⅲ-V족 반도체 재료를 포함한다. 본 실시예에서, 우물층은 InfGa1 - fN를 포함하고, 0<f≤1이다. 저항층은 AlhGa1 - hN를 포함하고, 0≤h≤1이다. 일 실시예에서, 0≤h≤0.6이다. 일 실시예에서, 저항층은 단일층 또는 다층을 포함하고, 저항층중의 알루미늄 함량은 제1 전기적 특성의 반도체 영역(20)에서 멀리 떨어진 방향을 향해 점차 감소된다. 일 실시예에서, 저항층의 일부 또는 전체는 도펀트를 포함하고, 저항층 중의 도펀트의 농도는 제1 전기적 특성의 반도체 영역(20)에서 멀리 떨어진 방향을 향해 점차 증가된다. 각 저항층의 두께는 그중 하나의 우물층의 두께보다 크다. 바람직하게는, 각 저항층의 두께는 각 우물층의 두께보다 크다. 바람직하게는, 각 저항층의 두께는 15nm보다 크지 않고, 3nm보다 작지 않다. 각 우물층의 두께는 5nm보다 크지 않고, 1nm보다 작지 않다. 단일 우물층과 이에 인접한 단일 저항층을 한쌍으로 본다. 우물층과 저항층의 페어 수는 4보다 작지 않고, 바람직하게는, 15보다 크지 않다. 기타 실시예에서, 저항층과 우물층 사이에 중간층(미도시)을 더 포함하고, 중간층의 재료는 GaN, 또는 AlGaN을 포함한다.
본 개시에서, 임의의 실시예의 반도체 소자(1, 2)중의 제2 전기적 특성의 반도체 영역(30)은 제3 도펀트를 포함하고, 제3 도펀트는 마그네슘(Mg)를 포함하나, 이에 한정되지 않는다.
본 개시에서, 임의의 실시예의 반도체 소자(1, 2)의 제2 전기적 특성의 반도체 영역(30)은 제7 반도체 구조(31)를 포함하고, 제7 반도체 구조(31)는 Ⅲ-V족 반도체 재료를 포함하고, 예를 들면 AlrGa1 -rN, 0≤r≤1이다. 일 실시예에서, 제7 반도체 구조(31)는, 전자 저항층(미도시), 및 전자 저항층과 활성 영역(40)사이에 위치하는 캐리어 주입층(미도시)을 포함한다. 일 실시예에서, 캐리어 주입층의 재료는 GaN, InGaN, AlGaN 또는 AlInGaN을 포함하고, 전자 저항층의 재료는 AlGaN을 포함하고, 전자 저항구조의 에너지 준위는 활성 영역(40)의 그중 하나의 저항층의 에너지 준위보다 크고, 및/또는 캐리어 주입층의 에너지 준위보다 크다. 제7 반도체 구조(31)의 두께는 20 nm보다 크고, 바람직하게는 300 nm를 초과하지 않는다. 일부 실시예에서, 제7 반도체 구조(31)중의 제3 도펀트의 도핑 농도는 1×1017/cm3보다 크고, 또한/또는 1×1021/cm3를 초과하지 않는다.
본 개시에서, 임의의 실시예의 반도체 소자(1,2)의 제2 전기적 특성의 반도체 영역(30)은 접촉층(32)을 더 포함하고, 제2 전극(60)은 접촉층(32)과 직접 접촉한다. 일부 실시예에서, 접촉층(32)중의 제3 도펀트의 도핑 농도는 1×1018/cm3보다 작지 않고, 바람직하게는 1×1019/cm3보다 작지 않고, 더욱 바람직하게는, 1×1019/cm3 이상 및 1×1021/cm3 이하 이다. 일 실시예에서, 접촉층(32) 중의 제3 도펀트의 도핑 농도는 제7 반도체 구조(31)중의 제3 도펀트의 도핑 농도보다 크거나, 같거나 또는 작다. 접촉층(32)의 재료는 활성 영역(40)의 재료 또는 방출되는 파장에 따라 선택적으로 조절하고, Ⅲ-V족 반도체 재료를 포함하며, 예를 들면 IngAleGa1-g-eN, 0≤e≤1, 0≤g≤1이다. 일 실시예에서, 활성 영역(40)의 재료가 InGaN계열 재료이고, 파장이 400nm 및 490nm사이의 남색광, 파장이 490nm 및 530nm사이의 청색광 또는 파장이 530nm 및 570nm사이의 녹색광을 방출할 경우, 접촉층은 GaN, InGaN, 또는 AlInGaN를 포함한다. 활성 영역(40)의 재료가 AlGaN계열 또는 AlInGaN계열 재료이고, 파장이 400nm 및 250nm사이의 자외선광을 방출할 경우, 접촉층은 AlGaN., 또는 AlInGaN를 포함한다. 접촉층(32)의 두께는 제2 전기적 특성의 반도체 영역(30)의 두께보다 작다. 접촉층의 두께는 15nm보다 크지 않고, 바람직하게는, 5보다 작지 않다.
본 개시에서, 임의의 실시예의 반도체 소자(1,2)의 제7 반도체 구조(31)는 알루미늄 함유층(미도시)을 더 포함한다. 일부 실시예에서, 알루미늄 함유층은 전자 저항구조와 접촉층(32)사이에 위치한다. 기타 실시예에서, 알루미늄 함유층은 전자 저항구조와 활성 영역 사이에 위치한다. 또한, 특정 실시예에서, 알루미늄 함유층의 에너지 준위는 활성 영역(40)의 그중 저항층의 에너지 준위보다 높고, 및/또는 전자 저항구조의 에너지 준위보다 크다. 일 실시예에서, 전자 저항 영역은 단일층의 제1 전자 저항층을 포함하고, 그 재료는 InmAlqGa1 -m- qN을 포함하고, 0≤m≤1, 0≤q≤1이다. 바람직하게는, 0≤m≤0.005, 0<q≤0.5이다. 다른 일 실시예에서, 전자 저항 영역은 교대되는 복수의 제1 전자 저항층(미도시) 및 제2 저항층(미도시)을 포함하고, 그중 각 제1 전자 저항층의 에너지 준위는 제2 저항층의 에너지 준위보다 크다. 제2 저항층은 InlAlkGa1 -l- kN를 포함하고, 0≤l≤1, 0≤k≤1이다. 바람직하게는, k<q이다. 인접한 제1 전자 저항층 및 제2 전자 저항층은 한쌍이다. 일 실시예에서, 제1 전자 저항층 및 제2 전자 저항층의 페어 수는 3이상 및 10이하이다. 본 실시예에서, 복수의 제1 전자 저항층의 재료는 동일하다. 복수의 제2 저항층의 재료는 동일하다. 다른 일 실시예에서, 복수의 제1 전자 저항층은 서로 다른 재료를 포함할 수 있다. 복수의 교대되는 제1 전자 저항층 및 제2 저항층은 반도체 소자의 발광 효율을 증진시킬 수 있다.
본 개시에서, 임의의 실시예의 반도체 소자(1,2)의 제1 전극(50) 및 제2 전극(60)은 외부 전원에 연결하고 양자 사이의 전류를 전달하기 위한 것이다. 제1 전극(50) 및 제2 전극(60)의 재료는 투명 도전성 재료 또는 금속 재료를 포함한다. 투명 도전성 재료는 투명 도전성 산화물을 포함하고, 이는 산화인듐주석(ITO), 산화인듐(InO), 산화주석(SnO), 산화카드뮴주석(CTO), 산화안티몬주석(ATO), 산화알루미늄아연(AZO), ZTO(Zn2SnO4) , GZO(gallium doped zinc oxide), IWO (tungsten doped indium oxide), 산화아연(ZnO) 또는 산화인듐아연(IZO)을 포함한다. 금속 재료는 크롬(Cr), 금(Au), 알루미늄(Al), 구리(Cu), 은(Ag), 주석(Sn), 니켈(Ni), 로듐(Rh), 백금(Pt), 게르마늄 금 니켈(GeAuNi) , 티타늄(Ti), BeAu, GeAu 또는 ZnAu을 포함한다. 일부 실시예에서, 제1 전극(50) 및/또는 제2 전극(60)은 단층이고 또는 복수층을 포함하는 구조(예를 들면 Ti/Au층, Ti/Al층, Ti/Pt/Au층, Cr/Au층, Cr/Pt/Au층, Ni/Au층, Ni/Pt/Au층, Ti/Al/Ti/Au층, Cr/Ti/Al/Au층, Cr/Al/Ti/Au층, Cr/Al/Ti/Pt층 또는 Cr/Al/Cr/Ni/Au층, 또는 이들의 조합)이다.
일 실시예에서, 제1 전극(50)과 제2 전극(60)은 기판(10)의 반대 양측에 각각 위치한다. 본 실시예에서, 기판(10)은 도전성 재료를 포함한다.
임의의 하나의 실시예의 반도체 소자(1, 2)가 발광다이오드 또는 레이저 다이오드를 포함하면, 반도체 소자(1, 2)가 방출하는 광의 피크값 파장은 가시광 또는 비가시광의 범위에 있고, 바람직하게는, 녹색광, 청색광 또는 자외선광의 범위에 있다. 바람직하게는, 피크값 파장은 250nm이상 및 570nm이하이고, 바람직하게는, 350nm이상 및 480nm이하이다.
본 개시 내의 다른 일 실시예에서, 상술한 실시예에서의 소자 또는 구조는 변경될 수도 또는 서로 결합될 수도 있다.
주의점은, 본 발명에서 열거한 각 실시예는 본 발명을 설명하기 위한 것일 뿐, 본 발명의 범위를 제한하지 않는다. 본 발명에 대한 명백한 수정 또는 변경은 모두 본 발명의 사상과 범위를 벗어나지 않는다. 다른 실시예에서 동일하거나 또는 유사한 부재, 또는 다른 실시예에서 동일한 부호를 가진 부재는 모두 동일한 물리적 또는 화학적 특성을 가진다. 또한, 본 발명에서 상기 실시예는 적합한 상황에서는 서로 조합 또는 치환할 수 있고, 서술한 특징 실시예에만 한정되지 않는다. 일 실시예에서 상세한 설명의 특징 부재와 기타 부재의 연결 관계는 기타 실시예에서 응용할 수 있고, 모두 후술한 본 발명의 청구범위에 포함된다.
1-반도체 소자
2-반도체 소자
20-제1 전기적 특성의 반도체 영역
200-버퍼구조
21-제1 반도체 구조
21A-표면
210-적층
211-제1층
212-제2층
22-제2 반도체 구조
23-제3 반도체 구조
24-제4 반도체 구조
25-제5 반도체 구조
30-제2 전기적 특성의 반도체 영역
31-제7 반도체 구조
32-접촉층
40-활성 영역
50-제1 전극
60-제2 전극
G-에피택셜 성장 방향
P1, P2-피크값
S1-제1 도핑 농도
S2-제2 도핑 농도
C1-제3 도핑 농도
C2-제4 도핑 농도
C3-제5 도핑 농도

Claims (17)

  1. 제1 전기적 특성의 반도체 영역, 제2 전기적 특성의 반도체 영역, 및 활성 영역을 포함하는 반도체 소자에 있어서,
    상기 제1 전기적 특성의 반도체 영역은 제1 반도체 구조를 포함하고, 상기 제1 반도체 구조는 한 쌍 이상의 적층을 포함하고, 상기 한 쌍 이상의 적층은 제1층 및 제2층을 각각 포함하고, 상기 제1층은 AlxGa1 - xN을 포함하고, 상기 제2층은 AlyGa1-yN을 포함하고, 0
    Figure pat00068
    x
    Figure pat00069
    1, 0
    Figure pat00070
    y
    Figure pat00071
    1, x<y이고, 상기 한 쌍 이상의 적층 중 하나는 계면 영역을 포함하고, 상기 계면 영역은 인접한 제1층 및 제2층 사이에 위치하며;
    상기 제2 전기적 특성의 반도체 영역은 상기 제1 전기적 특성의 반도체 영역의 상방에 위치하고; 및
    상기 활성 영역은 상기 제1 전기적 특성의 반도체 영역 및 상기 제2 전기적 특성의 반도체 영역 사이에 위치하고;
    상기 제1 반도체 구조는 제1 도핑 농도를 가지는 제1 도펀트를 포함하고, 상기 제1 도펀트의 상기 제1 도핑 농도는 상기 계면 영역에서 피크값을 가지는, 반도체 소자.
  2. 제1항에 있어서,
    0
    Figure pat00072
    x
    Figure pat00073
    0.1인, 반도체 소자.
  3. 제1항에 있어서,
    0
    Figure pat00074
    y
    Figure pat00075
    0.1인, 반도체 소자.
  4. 제1항에 있어서,
    상기 제1층 또는 상기 제2층은, 5nm 이상 및 100nm 이하의 두께를 구비하는, 발광소자.
  5. 제1항에 있어서,
    상기 제1층 또는 상기 제2층은, 20nm 이상 및 70nm 이하의 두께를 구비하는, 발광소자.
  6. 제1항에 있어서,
    상기 제1 도핑 농도는 상기 제1층에서 상기 계면 영역에서 멀리 떨어진 일측으로부터 상기 계면 영역을 향하여 점차 변하고, 상기 제1 도핑 농도는 상기 제2층에서 상기 계면 영역에서 멀리 떨어진 일측으로부터 상기 계면 영역을 향해 점차 변하는, 반도체 소자.
  7. 제1항에 있어서,
    상기 제1 반도체 구조의 상기 제1 도펀트의 상기 제1 도핑 농도는 1×1019/cm3 내지 2×1019/cm3인, 반도체 소자.
  8. 제1항에 있어서,
    상기 제1 도핑 농도는 최소값을 가지며, 상기 피크값과 상기 최소값의 비율은 1.1보다 작지 않은, 반도체 소자.
  9. 제8항에 있어서,
    상기 피크값과 상기 최소값의 상기 비율은 10보다 크지 않은, 반도체 소자.
  10. 제9항에 있어서,
    상기 피크값과 상기 최소값의 상기 비율은, 1.2 이상이고 5 이하인, 반도체 소자.
  11. 제1항에 있어서,
    상기 제1 전기적 특성의 반도체 영역 상에 위치하는 전극을 더 포함하고, 상기 제1 전기적 특성의 반도체 영역의 상기 제1 반도체 구조는 상기 활성 영역과 중첩되지 않는 표면을 구비하고, 상기 전극은 상기 제1 반도체 구조의 상기 표면과 직접 접촉하는, 반도체 소자.
  12. 제1항에 있어서,
    상기 제1 전기적 특성의 반도체 영역은, 상기 활성 영역의 타측에 대향하는 상기 제1 반도체 구조에 위치하는 제2 반도체 구조를 더 포함하고, 상기 제1 반도체 구조와 상기 제2 반도체 구조는 제2 도펀트를 각각 포함하고, 상기 제1 반도체 구조의 상기 제2 도펀트는 제3 도핑 농도를 가지고, 상기 제2 반도체 구조의 상기 제2 도펀트는 제4 도핑 농도를 가지며, 상기 제4 도핑 농도는 상기 제3 도핑 농도보다 높은, 반도체 소자.
  13. 제12항에 있어서,
    상기 제2 도펀트는 탄소(C)를 포함하는, 반도체 소자.
  14. 제12항에 있어서,
    상기 제2 반도체 구조는 상기 제1 도펀트를 포함하고, 상기 제2 반도체 구조의 상기 제1 도펀트는 제2 도핑 농도를 가지며, 상기 제2 도핑 농도는 상기 제1 도핑 농도보다 크지 않은, 반도체 소자.
  15. 제14항에 있어서,
    상기 제2 도핑 농도는 3
    Figure pat00076
    1019/cm3보다 크지 않은, 반도체 소자.
  16. 제12항에 있어서,
    상기 제4 도핑 농도는 1
    Figure pat00077
    1017/cm3보다 큰, 반도체 소자.
  17. 제12항에 있어서,
    상기 제2 반도체 구조는 Alz1Inz2Ga1 -z1- z2N를 포함하고, 0<z2<z1
    Figure pat00078
    1이고 z1
    Figure pat00079
    y인, 반도체 소자
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