KR20230015656A - 반도체 패키징 공정용 지그 구조체 및 그 제조 방법 - Google Patents

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KR20230015656A
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최재용
홍석경
노영규
이동수
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Abstract

반도체 패키징 공정용 지그 구조체 및 그 제조 방법에 관해 개시되어 있다. 개시된 반도체 패키징 공정용 지그 구조체는 지그 형태를 갖는 금속체, 상기 금속체의 표면부에 형성된 표면 개질층, 상기 표면 개질층 상에 배치된 접착층 및 상기 접착층 상에 배치된 저반사 정전기 방지층을 포함할 수 있다. 상기 저반사 정전기 방지층은 산화물, 질화물 및 산질화물 중 적어도 하나를 포함할 수 있다. 예컨대, 상기 저반사 정전기 방지층은 탄탈륨(Ta) 산질화물, 티타늄(Ti) 산질화물 및 탄탈륨 티타늄 산질화물 중 적어도 하나를 포함할 수 있다. 상기 저반사 정전기 방지층은 약 400 nm ∼ 700 nm 파장 범위의 광에 대하여 약 50% 이하의 반사율을 가질 수 있다. 상기 저반사 정전기 방지층은 검은색 계열의 색상을 가질 수 있다.

Description

반도체 패키징 공정용 지그 구조체 및 그 제조 방법{Jig structure for semiconductor packaging process and manufacturing method thereof}
본 발명은 반도체 제조 공정과 관련된 기구/장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 반도체 패키징 공정용 지그 구조체 및 그 제조 방법에 관한 것이다.
고도의 첨단 기술들이 적용된 최근의 휴대용 디지털 장치, 예를 들면, 스마트폰, 태블릿 PC와 같은 장치의 고성능화, 슬림화 및 경량화가 진행되면서, 여기에 적용된 반도체 소자들에 대한 고집적화, 고성능화 및 슬림화도 급속도로 진행되고 있다.
일반적으로, 반도체 소자의 제조 공정은 실리콘 기판 상에 다양한 회로들을 형성하는 전공정(pre-process) 및 회로들이 형성된 기판을 연마하고 상기 기판 상에 형성된 칩들을 개별적으로 절단한 후 이들을 수지(resin)를 이용해서 패키징하고 테스트하는 후공정(post-process)으로 구분할 수 있다.
반도체 소자의 미세화 및 고집적화가 진행됨에 따라, 게이트 절연막 등의 두께가 크게 감소하고, 접합 깊이(junction depth)가 극히 얇아지기 때문에, 상기 반도체 소자는 정전기에 매우 취약하게 된다. 더욱이, 상기 반도체 소자를 위한 패키지 두께가 얇아지고 전극들 및 배선들이 고밀도화됨에 따라, 상기 반도체 소자는 패키징 공정에서 발생하는 정전기에 더욱 취약해질 수 있다.
반도체 패키징 공정에서 수행되는 픽앤 플레이스(pick and place) 공정 또는 레이저 어블레이션(laser ablation) 공정 등에서 자주 발생하는 정전기에 반도체 소자가 노출되는 경우, 상기 반도체 소자의 구성요소들이 부분적으로 열화되거나 심지어 파손될 수 있어, 상기 반도체 소자의 동작에 불량을 초래할 수 있다.
그러나, 정전기에 의한 이와 같은 반도체 소자의 잠재적 결함을 제조 현장에서 검출하기는 실질적으로 어려우며, 패키징 공정 중에 발생되는 정전기에 의한 잠재적 결함을 갖는 반도체 소자는 사용 수명이 크게 감소되거나 오작동을 일으키는 등 중대한 문제를 야기할 수 있다.
따라서, 반도체 패키징 공정에 사용되는 패키징 장비나 이송 장치 등에서 상기한 정전기 문제를 방지할 수 있는 기술이 요구되고 있다. 아울러, 반도체 패키징 공정시 반도체 소자에 대한 비전 장비의 인식 에러를 줄임으로써, 검사 정확성과 효율 향상에 따른 처리량을 향상시킬 수 있는 방안도 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는 반도체 패키징 공정시 정전기 발생을 효과적으로 방지하면서 아울러 광반사에 의한 인식 오류 문제를 방지할 수 있고 또한 우수한 내구성 및 내마모 특성을 갖는 반도체 패키징 공정용 지그 구조체(jig structure)를 제공하는데 있다.
또한, 본 발명이 이루고자 하는 기술적 과제는 상기한 반도체 패키징 공정용 지그 구조체의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기한 과제를 달성하기 위한 본 발명의 실시예들에 따르면, 반도체 패키징 공정시 반도체 소자가 놓여지는 지그 구조체(jig structure)로서, 지그 형태를 갖는 금속체; 상기 금속체의 표면부에 형성된 표면 개질층; 상기 표면 개질층 상에 배치된 접착층; 및 상기 접착층 상에 배치된 저반사 정전기 방지층을 포함하는 반도체 패키징 공정용 지그 구조체가 제공된다.
상기 표면 개질층은 플라즈마(plasma)로 처리된 영역일 수 있다.
상기 접착층은 금속 및 합금 중 적어도 하나를 포함할 수 있다.
상기 접착층은 티타늄(Ti)으로 형성될 수 있다.
상기 접착층은 약 5 nm ∼ 500 nm 정도의 두께를 가질 수 있다.
상기 저반사 정전기 방지층은 산화물, 질화물 및 산질화물 중 적어도 하나를 포함할 수 있다.
상기 저반사 정전기 방지층은 탄탈륨(Ta) 산질화물, 티타늄(Ti) 산질화물 및 탄탈륨 티타늄 산질화물 중 적어도 하나를 포함할 수 있다.
상기 저반사 정전기 방지층은 약 0.8 ㎛ ∼ 1.5 ㎛ 범위의 두께를 가질 수 있다.
상기 저반사 정전기 방지층은 약 1×105 ohm ∼ 1×109 ohm 범위의 표면 저항을 가질 수 있다.
상기 저반사 정전기 방지층은 약 400 nm ∼ 700 nm 파장 범위의 광에 대하여 약 50 % 이하의 반사율을 가질 수 있다.
상기 저반사 정전기 방지층은 검은색 계열의 색상을 가질 수 있다.
본 발명의 다른 실시예들에 따르면, 반도체 패키징 공정시 반도체 소자가 놓여지는 지그 구조체(jig structure)의 제조 방법으로서, 지그 형태를 갖는 금속체를 마련하는 단계; 상기 금속체의 표면부에 표면 개질층을 형성하는 단계; 상기 표면 개질층 상에 접착층을 형성하는 단계; 및 상기 접착층 상에 저반사 정전기 방지층을 형성하는 단계를 포함하는 반도체 패키징 공정용 지그 구조체의 제조 방법이 제공된다.
상기 표면 개질층을 형성하는 단계는 상기 금속체의 표면부를 플라즈마로 처리하는 단계를 포함할 수 있다.
상기 접착층은 금속 및 합금 중 적어도 하나를 포함할 수 있다.
상기 접착층은 티타늄(Ti)으로 형성할 수 있다.
상기 접착층은 약 5 nm ∼ 500 nm 정도의 두께를 가질 수 있다.
상기 저반사 정전기 방지층은 산화물, 질화물 및 산질화물 중 적어도 하나를 포함할 수 있다.
상기 저반사 정전기 방지층은 탄탈륨(Ta) 산질화물, 티타늄(Ti) 산질화물 및 탄탈륨 티타늄 산질화물 중 적어도 하나를 포함할 수 있다.
상기 저반사 정전기 방지층은 스퍼터링 공정을 이용해서 산질화물을 포함하도록 형성할 수 있고, 상기 저반사 정전기 방지층을 형성하는 단계에서 반응 챔버 내에 산소, 질소 및 불활성 가스를 공급하되, 상기 산소의 공급 유량은 상기 산소, 질소 및 불활성 가스의 총 공급 유량의 약 10∼20% 범위로 제어할 수 있다.
상기 저반사 정전기 방지층은 약 0.8 ㎛ ∼ 1.5 ㎛ 범위의 두께를 가질 수 있다.
본 발명의 실시예들에 따르면, 반도체 패키징 공정시 정전기 발생을 효과적으로 방지하면서 아울러 광반사에 의한 인식 오류 문제를 방지할 수 있고 또한 우수한 내구성 및 내마모 특성을 갖는 반도체 패키징 공정용 지그 구조체를 구현할 수 있다.
또한, 본 발명의 실시예들에 따르면, 상기한 반도체 패키징 공정용 지그 구조체를 비교적 용이한 방법으로 제조할 수 있다.
도 1은 본 발명의 일 실시예에 따른 것으로, 반도체 패키징 공정시 반도체 소자가 놓여지는 지그 구조체(jig structure)(반도체 패키징 공정용 지그 구조체)를 설명하기 위한 단면도이다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 반도체 패키징 공정용 지그 구조체의 제조 방법을 설명하기 위한 단면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 패키징 공정용 지그 구조체 상에 복수의 반도체 소자가 배열된 경우를 예시적으로 보여주는 평면도이다.
도 4는 본 발명의 일 실시예에 따라 제작된 반도체 패키징 공정용 지그 구조체 샘플과 비교예에 따른 지그 구조체 샘플의 광학 이미지이다.
도 5는 본 발명의 일 실시예에 따라 제작된 반도체 패키징 공정용 지그 구조체를 보여주는 사진 이미지이다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다.
이하에서 설명할 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 명확하게 설명하기 위하여 제공되는 것이고, 본 발명의 범위가 하기 실시예에 의해 한정되는 것은 아니며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용되는 단수 형태의 용어는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 "포함한다(comprise)" 및/또는 "포함하는(comprising)"이라는 용어는 언급한 형상, 단계, 숫자, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 단계, 숫자, 동작, 부재, 요소 및/또는 이들 그룹의 존재 또는 부가를 배제하는 것이 아니다. 또한, 본 명세서에서 사용된 "연결"이라는 용어는 어떤 부재들이 직접적으로 연결된 것을 의미할 뿐만 아니라, 부재들 사이에 다른 부재가 더 개재되어 간접적으로 연결된 것까지 포함하는 개념이다.
아울러, 본원 명세서에서 어떤 부재가 다른 부재 "상에" 위치하고 있다고 할 때, 이는 어떤 부재가 다른 부재에 접해 있는 경우뿐 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다. 본 명세서에서 사용된 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다. 또한, 본원 명세서에서 사용되는 "약", "실질적으로" 등의 정도의 용어는 고유한 제조 및 물질 허용 오차를 감안하여, 그 수치나 정도의 범주 또는 이에 근접한 의미로 사용되고, 본원의 이해를 돕기 위해 제공된 정확하거나 절대적인 수치가 언급된 개시 내용을 침해자가 부당하게 이용하는 것을 방지하기 위해 사용된다.
이하 첨부된 도면들을 참조하여 본 발명의 실시예들에 대해 상세히 설명한다. 첨부된 도면에 도시된 영역이나 파트들의 사이즈나 두께는 명세서의 명확성 및 설명의 편의성을 위해 다소 과장되어 있을 수 있다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 것으로, 반도체 패키징 공정시 반도체 소자가 놓여지는 지그 구조체(jig structure), 즉, 반도체 패키징 공정용 지그 구조체를 설명하기 위한 단면도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 반도체 패키징 공정용 지그 구조체는 반도체 패키징 장비에 포함된 공정 부재이거나 상기 반도체 패키징 장비와 함께 사용되는 공정 부재로서 '반도체 패키징 장비용 지그 구조체'라고 지칭할 수 있다. 상기 반도체 패키징 공정용 지그 구조체 상에는 하나 이상의 반도체 소자가 놓여지거나, 다른 예에서, 지그 구조체는 반도체 소자를 파지하여 지지할 수 있다. 여기서, 상기 반도체 소자는 반도체 칩(chip)[혹은, 다이(die)]이거나, 반도체 패키지 소자 도는 웨이퍼 레벨의 소자일 수도 있다. 상기 반도체 패키징 공정용 지그 구조체는 반도체 패키징 공정시 반도체 소자를 올려 놓기 위한 일종의 받침 부재 또는 트레이 부재라고 할 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니며, 지그 구조체는 전술한 것과 같이 반도체 소자를 파지하는 여하의 구조를 가질 수도 있으며, 그에 의해 작업 중의 반도체 소자를 지지할 수 있는 여하의 구조체일 수 있다.
상기 반도체 패키징 공정용 지그 구조체는 소정의 지그 형태를 갖는 금속체(10), 금속체(10)의 표면부(도면상 상면부)에 형성된 표면 개질층(15), 표면 개질층(15) 상에 배치된(형성된) 접착층(20) 및 접착층(20) 상에 배치된(형성된) 저반사 정전기 방지층(30)을 포함할 수 있다. 금속체(10)의 상층부에 표면 개질층(15)이 형성될 수 있고, 표면 개질층(15)의 상면 상에 접착층(20)과 저반사 정전기 방지층(30)이 순차로 배치될 수 있다. 표면 개질층(15)은 금속체(10)와 접착층(20) 사이에 배치될 수 있고, 접착층(20)은 표면 개질층(15)과 저반사 정전기 방지층(30) 사이에 배치될 수 있다. 반도체 패키징 공정시 적어도 하나의 반도체 소자(미도시)가 저반사 정전기 방지층(30) 상에 놓여질 수 있다.
금속체(10)는 일종의 금속 플레이트 또는 금속 블록일 수 있다. 또한, 금속체(10)는 지그 형태의 금속 대상체라고 지칭할 수 있다. 금속체(10)는, 예를 들어, 스테인리스 강(stainless steel) 또는 알루미늄(aluminum)으로 구성될 수 있지만, 그 밖에 다양한 금속이나 합금 물질 등으로 구성될 수 있다.
표면 개질층(15)은 플라즈마(plasma)로 처리된 영역일 수 있다. 구체적으로, 표면 개질층(15)은 금속체(10)의 표면부(도면상 상면부)를 플라즈마로 처리함으로써 형성된 영역일 수 있다. 여기서, 상기 플라즈마는 RF(radio frequency) 전력을 이용한 RF 플라즈마일 수 있다. 이러한 표면 개질층(15)을 형성함으로써, 그 위에 접착층(20)을 형성하기가 용이해질 수 있고, 접착층(20)과 금속체(10) 사이의 본딩 특성이 향상될 수 있다. 금속체(10)가 그 표면부에 형성된 표면 개질층(15)을 포함하는 것으로 여길 수 있다. 금속체(10)의 표면부가 개질됨으로써 표면 개질층(15)이 형성될 수 있다.
접착층(20)은 그 위에 형성되는 저반사 정전기 방지층(30)에 대한 접착제의 역할을 할 수 있다. 접착층(20)은 금속 및 합금 중 적어도 하나를 포함할 수 있다. 일례로, 접착층(20)은 티타늄(Ti)으로 형성될 수 있다. 접착층(20)은 스퍼터링(sputtering) 공정으로 형성될 수 있다. 이때, 상기 스퍼터링 공정은 DC(direct current) 전력을 사용하는 공정일 수 있다. 접착층(20)은 약 5 nm ∼ 500 nm 정도의 두께, 또는, 바람직하게는, 약 10 nm ∼400 nm 정도의 두께를 가질 수 있다. 접착층(20)을 형성함으로써, 그 위에 저반사 정전기 방지층(30)을 형성하기가 용이해질 수 있고, 저반사 정전기 방지층(30)과 표면 개질층(15) 사이의 본딩 특성이 향상될 수 있다. 접착층(20)은 티타늄(Ti)으로 형성되는 것이 바람직할 수 있지만, 티타늄(Ti) 이외에 다른 금속이나 합금으로 형성될 수도 있다.
저반사 정전기 방지층(30)은 산화물(금속 산화물), 질화물(금속 질화물) 및 산질화물(금속 산질화물) 중 적어도 하나를 포함할 수 있다. 구체적인 예로, 저반사 정전기 방지층(30)은 탄탈륨(Ta) 산질화물, 티타늄(Ti) 산질화물 및 탄탈륨 티타늄 산질화물(즉, Ta-Ti-O-N) 중 적어도 하나를 포함할 수 있다. 바람직하게는, 저반사 정전기 방지층(30)은 탄탈륨 티타늄 산질화물(즉, Ta-Ti-O-N)로 형성될 수 있다. 여기서, 상기 탄탈륨 티타늄 산질화물(즉, Ta-Ti-O-N)은 복합금속 산질화물의 일종이라고 할 수 있다. 탄탈륨(또는, 탄탈륨 화합물)과 티타늄(또는, 티타늄 화합물)은 약각의 굴절률 차이가 있기 때문에, 이들을 적절히 섞어서 산질화물을 만들 경우, 블랙(검은색) 계열의 저반사 정전기 방지층(30)을 형성하기가 용이할 수 있다. 다른 측면에서, 본 발명의 실시예에 따르면, 저반사 정전기 방지층(30)의 '저반사 특성'을 구현하기가 용이할 수 있다.
저반사 정전기 방지층(30)의 '저반사 특성'은 저반사 정전기 방지층(30)의 굴절률과 두께(즉, 막두께)에 의해 조절될 수 있다. 저반사 정전기 방지층(30)이 탄탈륨 티타늄 산질화물로 형성된 경우, 저반사 정전기 방지층(30)의 굴절률은 탄탈륨 산질화물과 티타늄 산질화물의 분율에 따라 조절될 수 있다. 또한, 저반사 정전기 방지층(30)의 두께를 적절히 제어할 때, 저반사 특성 구현에 유리할 수 있다. 이와 관련해서, 저반사 정전기 방지층(30)은 약 0.8 ㎛ 이상의 두께를 가질 수 있다. 또한, 저반사 정전기 방지층(30)은 약 1.5 ㎛ 이하의 두께를 가질 수 있다. 이러한 두께 조건을 만족할 경우, 저반사 특성 구현에 유리할 수 있고, 아울러, 정전기 방지 특성 구현에도 유리할 수 있다.
저반사 정전기 방지층(30)은 약 400 nm ∼ 700 nm 파장 범위(전체 범위)의 광에 대하여 약 50 % 이하의 반사율을 가질 수 있다. 또는, 저반사 정전기 방지층(30)은 약 400 nm ∼ 700 nm 파장 범위(전체 범위)의 광에 대하여 약 40 % 이하의 반사율을 가질 수 있다. 예를 들어, 약 400 nm ∼ 700 nm 파장 범위(전체 범위)의 광에 대하여 저반사 정전기 방지층(30)의 반사율은 약 1 %∼50 %, 또는, 바람직하게는 약 1 %∼40 % 정도일 수 있다. 이러한 저반사 정전기 방지층(30)은 검은색 계열 또는 짙은 회색 계열의 색상(겉보기 색상)을 가질 수 있다. 본 명세서에서는 짙은 회색 계열의 색상도 검은색 계열로 여길 수 있다. 따라서, 저반사 정전기 방지층(30)은 일종의 '블랙 코팅 박막'이라고 할 수 있다.
저반사 정전기 방지층(30)이 상기한 저반사 특성 조건을 만족할 때, 저반사 정전기 방지층(30)과 그 위에 올려지는 반도체 소자들 사이의 구분/식별이 용이해질 수 있고, 반도체 패키징 장비에 의한 인식 오류 문제(광반사에 따른 인식 오류 문제)를 효과적으로 방지할 수 있다. 따라서, 본 발명의 실시예에 따른 지그 구조체를 이용할 경우, 반도체 패키징 공정의 생산성(양산성) 및 생산 효율을 향상시킬 수 있다.
한편, 정전기 방지 특성을 위해, 저반사 정전기 방지층(30)은 약 1×105 ohm ~ 1×109 ohm 범위의 표면 저항(surface resistance)(즉, sheet resistance)을 갖는 것이 바람직할 수 있다. 저반사 정전기 방지층(30)의 표면 저항이 105 ohm 미만으로 너무 낮을 경우, 저반사 정전기 방지층(30)은 도전체와 유사한 특성을 가질 수 있고, 이 경우, 반도체 소자에 전기적으로 좋지 않은 영향을 줄 수 있다. 저반사 정전기 방지층(30)의 표면 저항이 109 ohm 보다 클 경우, 저반사 정전기 방지층(30)은 부도체(절연체)와 유사한 특성을 가질 수 있고, 이 경우, 정전기 방지 특성이 떨어질 수 있다. 따라서, 저반사 정전기 방지층(30)은 약 1×105 ohm ~ 1×109 ohm 범위의 표면 저항을 갖는 것이 바람직할 수 있다. 이러한 조건들을 만족할 때, 저반사 정전기 방지층(30)은 반도체 소자에 대한 전기적 악영향 없이 효과적으로 정전기를 제거/방지하는 역할을 할 수 있다. 따라서, 본 발명의 실시예에 따른 지그 구조체를 이용할 경우, 반도체 패키징 공정시 정전기 발생을 효과적으로 방지할 수 있다.
저반사 정전기 방지층(30)이 산질화물, 예를 들면, 탄탈륨 티타늄 산질화물로 형성된 경우, 저반사 정전기 방지층(30)의 표면 저항은 산소(O)와 질소(N)의 함량에 따라 조절될 수 있다. 저반사 정전기 방지층(30)에서 산소(O)와 질소(N)의 분율이 낮아질수록, 표면 저항은 낮아질 수 있다. 본 발명의 일 실시예에서는 상기 산소(O)와 질소(N)의 분율을 적절히 제어함으로써, 저반사 정전기 방지층(30)이 적정한 표면 저항을 갖도록 만들 수 있다.
상기한 설명에서는 저반사 정전기 방지층(30)이 산화물(금속 산화물), 질화물(금속 질화물) 및 산질화물(금속 산질화물) 중 적어도 하나를 포함하는 경우에 대해서 주로 설명하였지만, 저반사 정전기 방지층(30)의 구성 물질은 전술한 바에 한정되지 않고 달라질 수 있다. 예컨대, 저반사 정전기 방지층(30)은 금속 탄화물, 금속 탄질화물, 금속 붕화물 및 복합금속 질화물 중 적어도 하나를 포함하도록 구성될 수도 있다.
상기한 본 발명의 실시예들에 따르면, 반도체 패키징 공정시 정전기 발생을 효과적으로 방지하면서 아울러 광반사에 의한 인식 오류 문제를 방지할 수 있고 또한 우수한 내구성 및 내마모 특성을 갖는 반도체 패키징 공정용 지그 구조체를 구현할 수 있다. 저반사 정전기 방지층(30)은 저반사 특성 및 정전기 방지 특성을 동시에 갖기 때문에, 저반사 정전기 방지층(30)에 의해 정전기 발생이 효과적으로 방지될 수 있고 아울러 광반사에 의한 인식 오류 문제가 효과적으로 방지될 수 있다. 또한, 금속체(10)에 대한 접착층(20)과 저반사 정전기 방지층(30)의 본딩 특성 및 박막의 밀착 특성, 치밀성 등이 우수할 수 있고, 이와 관련해서, 상기한 지그 구조체는 우수한 내구성 및 내마모성을 가질 수 있다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 반도체 패키징 공정용 지그 구조체의 제조 방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 지그 형태를 갖는 금속체(10a)를 마련할 수 있다. 금속체(10a)는 일종의 금속 플레이트 또는 금속 블록일 수 있다. 또한, 금속체(10a)는 지그 형태의 금속 대상체라고 지칭할 수 있다. 금속체(10a)는, 예를 들어, 스테인리스 강(stainless steel) 또는 알루미늄(aluminum)으로 구성될 수 있지만, 그 밖에 다양한 금속이나 합금 물질 등으로 구성될 수 있다. 필요한 경우, 금속체(10a)에 대한 세정(세척) 공정 및 건조 공정 등을 수행할 수 있다.
도 2b를 참조하면, 금속체(10a)의 표면부(도면상 상면부)에 표면 개질층(15a)을 형성할 수 있다. 표면 개질층(15a)을 형성하는 단계는 금속체(10a)의 상기 표면부를 플라즈마(plasma)로 처리하는 단계를 포함할 수 있다. 표면 개질층(15a)은 플라즈마로 처리된 영역일 수 있다. 금속체(10a)의 표면부가 개질됨으로써 표면 개질층(15a)이 형성될 수 있다. 상기 플라즈마는 RF (radio frequency) 전력을 이용한 RF 플라즈마일 수 있다. 예를 들어, 소정의 챔버 내에서 아르곤(Ar) 가스 분위기 하에서 약 100 W ∼ 130 W의 RF 전력을 인가하면서 약 5 분 내지 10분 정도 RF 플라즈마 처리를 수행하여 표면 개질층(15a)을 형성할 수 있다. 그러나, 여기에 개시된 구체적인 방법은 예시적인 것에 불과하고, 경우에 따라, 다양하게 변화될 수 있다.
도 2c를 참조하면, 표면 개질층(15a) 상에 접착층(20a)을 형성할 수 있다. 접착층(20a)은 금속 및 합금 중 적어도 하나를 포함하도록 형성될 수 있다. 일례로, 접착층(20a)은 티타늄(Ti)으로 형성될 수 있다. 접착층(20a)은 티타늄(Ti)으로 형성되는 것이 바람직할 수 있지만, 티타늄(Ti) 이외에 다른 금속이나 합금으로 형성될 수도 있다. 접착층(20a)은 약 5 nm ∼ 500 nm 정도의 두께를 가질 수 있다.
접착층(20a)은 스퍼터링(sputtering) 공정으로 형성될 수 있다. 이때, 상기 스퍼터링 공정은 DC(direct current) 전력을 사용하는 공정일 수 있다. 구체적인 일례로, 표면 개질층(15a)이 형성된 금속체(10a)를 반응 챔버 내에 위치시킨 후, 아르곤(Ar) 가스를 상기 반응 챔버 내로 공급하면서, 아르곤(Ar) 가스 분위기 하에서 약 200∼500W의 DC 전력을 인가하는 스퍼터링 공정을 통해 표면 개질층(15a) 상에 접착층(20a)을 형성할 수 있다. 그러나, 여기에 개시된 구체적인 방법은 예시적인 것에 불과하고, 경우에 따라, 다양하게 변화될 수 있다.
도 2d를 참조하면, 접착층(20a) 상에 저반사 정전기 방지층(30a)을 형성할 수 있다. 저반사 정전기 방지층(30a)은 산화물(금속 산화물), 질화물(금속 질화물) 및 산질화물(금속 산질화물) 중 적어도 하나를 포함하도록 형성될 수 있다. 구체적인 예로, 저반사 정전기 방지층(30a)은 탄탈륨(Ta) 산질화물, 티타늄(Ti) 산질화물 및 탄탈륨 티타늄 산질화물(즉, Ta-Ti-O-N) 중 적어도 하나를 포함하도록 형성될 수 있다. 바람직하게는, 저반사 정전기 방지층(30a)은 탄탈륨 티타늄 산질화물(즉, Ta-Ti-O-N)로 형성될 수 있다. 탄탈륨(또는, 탄탈륨 화합물)과 티타늄(또는, 티타늄 화합물)은 약각의 굴절률 차이가 있기 때문에, 이들을 적절히 섞어서 산질화물을 만들 경우, 블랙(검은색) 계열의 저반사 정전기 방지층(30a)을 형성하기가 용이할 수 있다. 즉, 저반사 정전기 방지층(30a)의 '저반사 특성'을 구현하기가 용이할 수 있다.
저반사 정전기 방지층(30a)의 '저반사 특성'은 저반사 정전기 방지층(30a)의 굴절률과 두께(즉, 막두께)에 의해 조절될 수 있다. 저반사 정전기 방지층(30a)이 탄탈륨 티타늄 산질화물로 형성된 경우, 저반사 정전기 방지층(30a)의 굴절률은 탄탈륨 산질화물과 티타늄 산질화물의 분율에 따라 조절될 수 있다. 또한, 저반사 정전기 방지층(30a)의 두께를 적절히 제어할 때, 저반사 특성 구현에 유리할 수 있다. 이와 관련해서, 저반사 정전기 방지층(30a)은 약 0.8 ㎛ 이상의 두께를 가질 수 있다. 또한, 저반사 정전기 방지층(30a)은 약 1.5 ㎛ 이하의 두께를 가질 수 있다. 이러한 두께 조건을 만족할 경우, 저반사 특성 구현에 유리할 수 있고, 아울러, 정전기 방지 특성 구현에도 유리할 수 있다.
저반사 정전기 방지층(30a)은 약 400 nm ∼700 nm 파장 범위(전체 범위)의 광에 대하여 약 50 % 이하의 반사율을 가질 수 있다. 또는, 저반사 정전기 방지층(30a)은 약 400 nm ∼ 700 nm 파장 범위(전체 범위)의 광에 대하여 약 40 % 이하의 반사율을 가질 수 있다. 예를 들어, 약 400 nm ∼ 700 nm 파장 범위(전체 범위)의 광에 대하여 저반사 정전기 방지층(30a)의 반사율은 약 1 % ∼ 50 %, 또는, 바람직하게는, 약 1 % ∼ 40 % 정도일 수 있다. 이러한 저반사 정전기 방지층(30a)은 검은색 계열 또는 짙은 회색 계열의 색상을 가질 수 있다. 본 명세서에서는 짙은 회색 계열의 색상도 검은색 계열로 여길 수 있다.
또한, 저반사 정전기 방지층(30a)은 약 1×105 ohm ~ 1×109 ohm 범위의 표면 저항을 갖는 것이 바람직할 수 있다. 저반사 정전기 방지층(30a)의 표면 저항이 105 ohm 미만으로 너무 낮을 경우, 저반사 정전기 방지층(30a)은 도전체와 유사한 특성을 가질 수 있고, 이 경우, 반도체 소자에 전기적으로 좋지 않은 영향을 줄 수 있다. 저반사 정전기 방지층(30a)의 표면 저항이 109 ohm 보다 클 경우, 저반사 정전기 방지층(30a)은 부도체(절연체)와 유사한 특성을 가질 수 있고, 이 경우, 정전기 방지 특성이 떨어질 수 있다. 따라서, 저반사 정전기 방지층(30a)은 약 1×105 ohm ~ 1×109 ohm 범위의 표면 저항을 갖는 것이 바람직할 수 있다. 더욱 바람직하게는, 저반사 정전기 방지층(30a)은 약 1×105 ohm ∼ 9.99×108 ohm 범위의 표면 저항을 가질 수 있다. 이러한 조건들을 만족할 때, 저반사 정전기 방지층(30a)은 반도체 소자에 대한 전기적 악영향 없이 효과적으로 정전기를 제거/방지하는 역할을 할 수 있다.
저반사 정전기 방지층(30a)이 산질화물, 예를 들면, 탄탈륨 티타늄 산질화물로 형성된 경우, 저반사 정전기 방지층(30a)의 표면 저항은 산소(O)와 질소(N)의 함량에 따라 조절될 수 있다. 저반사 정전기 방지층(30a)에서 산소(O)와 질소(N)의 분율이 낮아질수록, 표면 저항은 낮아질 수 있다. 본 발명의 일 실시예에서는 상기 산소(O)와 질소(N)의 분율을 적절히 제어함으로써, 저반사 정전기 방지층(30a)이 적정한 표면 저항을 갖도록 만들 수 있다.
저반사 정전기 방지층(30a)은 스퍼터링 공정으로 형성될 수 있다. 구체적인 일례로, 접착층(20a)이 형성된 금속체(10a)를 반응 챔버 내에 위치시킨 후, 상기 반응 챔버 내로 아르곤(Ar) 가스, 산소(O2) 가스 및 질소(N2) 가스를 공급하면서, 약 200 W ∼ 500 W의 DC 전력을 인가하는 스퍼터링 공정을 통해 접착층(20a) 상에 저반사 정전기 방지층(30a)을 형성할 수 있다. 이때, 스퍼터 타겟으로서, 예를 들어, 탄탈륨(Ta) 타겟과 티타늄(Ti) 타겟이 함께 사용될 수 있다. 상기한 스퍼터링 공정의 결과로 탄탈륨 티타늄 산질화물을 포함하는 저반사 정전기 방지층(30a)이 형성될 수 있다. 그러나, 여기에 개시된 구체적인 방법은 예시적인 것에 불과하고, 경우에 따라, 다양하게 변화될 수 있다.
스퍼터링 공정을 이용해서 산질화물(ex, 탄탈륨 티타늄 산질화물)을 포함하는 저반사 정전기 방지층(30a)을 형성하는 경우에, 저반사 정전기 방지층(30a)을 형성하는 단계에서 반응 챔버 내에 산소, 질소 및 불활성 가스(ex, Ar 가스)를 공급하되, 상기 산소의 공급 유량은 상기 산소, 질소 및 불활성 가스의 총 공급 유량의 약 10∼20% 범위로 제어될 수 있다. 이 경우, 저반사 정전기 방지층(30a) 내에 포함되는 산소의 분율이 조절되기 때문에, 이와 관련해서, 저반사 정전기 방지층(30a)은 약 1×105 ohm ∼ 9.99×108 ohm 정도의 표면 저항을 가질 수 있다.
부가적으로, 상기한 설명에서는 저반사 정전기 방지층(30a)이 산화물(금속 산화물), 질화물(금속 질화물) 및 산질화물(금속 산질화물) 중 적어도 하나를 포함하는 경우에 대해서 주로 설명하였지만, 저반사 정전기 방지층(30a)의 구성 물질은 전술한 바에 한정되지 않고 달라질 수 있다. 예컨대, 저반사 정전기 방지층(30a)은 금속 탄화물, 금속 탄질화물, 금속 붕화물 및 복합금속 질화물 중 적어도 하나를 포함하도록 구성될 수도 있다.
이하에서는, 반도체 패키징 공정용 지그 구조체를 제조하는 구체적인 방법을 제 1 실시예 및 제 2 실시예로서 예시적으로 설명한다.
< 제 1 실시예 >
스테인리스 강(304 스테인리스 강)으로 이루어진 금속체(금속 블록)를 마련한 후, 상기 금속체를 알코올이 포함된 세정 용액으로 부드러운 솔을 이용하여 1차 세척한 후, 증류수로 2차 세척한 다음, 고순도 N2 가스로 블로잉(blowing)하고, 고온 건조기에서 약 100 ℃ ∼ 150 ℃의 온도로, 약 30 분 내지 2 시간 동안 수분 제거를 위한 건조 공정을 진행하였다. 이와 같은 세정 공정들이 수행된 상기 금속체의 표면부에 대해 약 5 mT ∼ 15 mT의 아르곤 가스 압력 하에서 약 100 W∼130 W의 RF 전력을 인가하면서 약 5분 내지 10분 동안 RF 플라즈마 처리를 수행하여 표면 개질층을 형성하였다.
다음으로, 상기 금속체를 반응 챔버 내에 위치시킨 후, 약 10 sccm ∼ 40 sccm의 유량으로 아르곤 가스를 상기 반응 챔버 내로 공급하고, 약 2 mT ∼ 10 mT의 아르곤 가스 압력 하에서 약 200 W∼ 500 W의 DC 전력을 인가하는 스퍼터링 공정을 통해 상기 표면 개질층 상에 티타늄(Ti)으로 구성된 접착층을 형성하였다. 이때, 상기 접착층의 두께는 약 50 nm 정도였다.
그 다음, 상기 금속체를 반응 챔버 내에 배치한 후, 상기 반응 챔버 내로 약 10 sccm ∼ 40 sccm의 유량(총유량)으로 아르곤 가스와 산소 가스 및 질소 가스를 공급하면서, 약 3 mT ∼ 10 mT의 아르곤 가스 압력 하에서 약 200 W ∼ 500 W의 DC 전력을 인가하는 스퍼터링 공정을 통해 상기 접착층 상에 탄탈륨 티타늄 산질화물로 이루어진 저반사 정전기 방지층을 형성하였다. 여기서 저반사 정전기 방지층의 두께는 약 1 ㎛ 정도로 절연 저항이 한도값 이내가 되도록 코팅 공정을 진행하였다.
< 제 2 실시예 >
알루미늄으로 이루어진 금속체(금속 블록)를 마련한 후, 상기 금속체를 알코올이 포함된 세정 용액으로 부드러운 솔을 이용하여 1차 세척한 후, 증류수로 2차 세척한 다음, 고순도 N2 가스로 블로잉(blowing)하고, 고온 건조기에서 약 100 ℃ ∼150 ℃의 온도로, 약 30분 내지 2시간 동안 수분 제거를 위한 건조 공정을 진행하였다. 이와 같은 세정 공정들이 수행된 상기 금속체의 표면부에 대해 약 5 mT ∼ 15 mT 의 아르곤 가스 압력 하에서 약 100 W ∼130 W의 RF 전력을 인가하면서 약 5분 내지 10분 동안 RF 플라즈마 처리를 수행하여 표면 개질층을 형성하였다.
다음으로, 상기 금속체를 반응 챔버 내에 위치시킨 후, 약 10 sccm ∼ 40 sccm의 유량으로 아르곤 가스를 상기 반응 챔버 내로 공급하고, 약 2 mT ∼ 10 mT의 아르곤 가스 압력 하에서 약 200 W ∼ 500 W의 DC 전력을 인가하는 스퍼터링 공정을 통해 상기 표면 개질층 상에 티타늄(Ti)으로 구성된 접착층을 형성하였다. 이때, 상기 접착층의 두께는 약 50 nm 정도였다.
그 다음, 상기 금속체를 반응 챔버 내에 배치한 후, 상기 반응 챔버 내로 약 10 sccm ∼40 sccm의 유량(총유량)으로 아르곤 가스와 산소 가스 및 질소 가스를 공급하면서, 약 3 mT ∼ 10 mT의 아르곤 가스 압력 하에서 약 200 W ∼ 500 W의 DC 전력을 인가하는 스퍼터링 공정을 통해 상기 접착층 상에 탄탈륨 티타늄 산질화물로 이루어진 저반사 정전기 방지층을 형성하였다. 여기서 저반사 정전기 방지층의 두께는 약 1 ㎛ 정도로 절연 저항이 한도값 이내가 되도록 코팅 공정을 진행하였다.
상기한 제 1 실시예 및 제 2 실시예의 구체적인 공정 조건 및 사용 물질들은 예시적인 것에 불과하고, 경우에 따라, 다양하게 변화될 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 패키징 공정용 지그 구조체 상에 복수의 반도체 소자가 배열된 경우를 예시적으로 보여주는 평면도이다.
도 3을 참조하면, 본 발명의 실시예에 따른 반도체 패키징 공정용 지그 구조체(100) 상에 복수의 반도체 소자(D10)가 배열될 수 있다. 복수의 반도체 소자(D10)는 상호 이격하여 규칙적으로 배열될 수 있다. 반도체 패키징 공정에서 소정의 장비가 지그 구조체(100) 상에 배치된 반도체 소자(D10)에 대하여 공정을 수행할 수 있다. 여기에 도시된 복수의 반도체 소자(D10)의 배열 방식, 개수, 크기 등은 예시적인 것에 불과하고, 다양하게 변화될 수 있다.
도 4는 본 발명의 일 실시예에 따라 제작된 반도체 패키징 공정용 지그 구조체 샘플과 비교예에 따른 지그 구조체 샘플의 광학 이미지이다.
도 4를 참조하면, 본 발명의 실시예에 따른 지그 구조체의 표면에는 블랙 계열의 저반사 정전기 방지층이 형성되어 있다. 상기 저반사 정전기 방지층은 낮은 광반사율을 가지면서 블랙 계열의 색상을 가질 수 있고, 아울러, 우수한 정전기 방지 특성을 가질 수 있다. 이에 비해, 비교예에 따른 지그 구조체의 경우, 표면에 형성된 정전기 방지층이 블랙 계열이 아닌 다른 색상, 심지어 광택을 갖는 것을 확인할 수 있다. 상기 비교예에 따른 정전기 방지층은 비교적 높은 광반사율을 가질 수 있고, 인식 에러 등의 문제를 발생시킬 수 있다. 또한, 상기 비교예에 따른 정전기 방지층은 본 발명의 실시예에 따른 저반사 정전기 방지층 보다 상대적으로 낮은 정전기 방지 성능을 갖는다.
도 5는 본 발명의 일 실시예에 따라 제작된 반도체 패키징 공정용 지그 구조체를 보여주는 사진 이미지이다.
도 5를 참조하면, 본 발명의 실시예에 따라 제작된 반도체 패키징 공정용 지그 구조체는 블랙 계열의 색상을 갖는 것을 확인할 수 있다. 상기 지그 구조체는 블랙 계열의 색상을 갖는 저반사 정전기 방지층을 포함할 수 있다. 이러한 본 발명의 실시예에 따른 지그 구조체는 반도체 패키징 공정시 정전기 발생을 효과적으로 방지하면서 광반사에 의한 인식 오류 문제를 방지할 수 있고, 우수한 내구성 및 내마모 특성을 가질 수 있다.
이상에서 설명한 바와 같이, 본 발명의 실시예들에 따르면, 반도체 패키징 공정시 정전기 발생을 효과적으로 방지하면서 아울러 광반사에 의한 인식 오류 문제를 방지할 수 있고 또한 우수한 내구성 및 내마모 특성을 갖는 반도체 패키징 공정용 지그 구조체를 구현할 수 있다. 또한, 본 발명의 실시예들에 따르면, 상기한 반도체 패키징 공정용 지그 구조체를 비교적 용이한 방법으로 제작할 수 있다.
본 명세서에서는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다. 예들 들어, 해당 기술 분야에서 통상의 지식을 가진 자라면, 도 1 내지 도 5를 참조하여 설명한 실시예들에 따른 반도체 패키징 공정용 지그 구조체 및 그 제조 방법은 다양하게 변형될 수 있음을 알 수 있을 것이다. 때문에 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
* 도면의 주요 부분에 대한 부호설명 *
10, 10a : 금속체
15, 15a : 표면 개질층
20, 20a : 접착층
30, 30a : 저반사 정전기 방지층
100 : 지그 구조체
D10 : 반도체 소자

Claims (20)

  1. 반도체 패키징 공정시 반도체 소자가 놓여지는 지그 구조체(jig structure)로서,
    지그 형태를 갖는 금속체;
    상기 금속체의 표면부에 형성된 표면 개질층;
    상기 표면 개질층 상에 배치된 접착층; 및
    상기 접착층 상에 배치된 저반사 정전기 방지층을 포함하는 반도체 패키징 공정용 지그 구조체.
  2. 제 1 항에 있어서,
    상기 표면 개질층은 플라즈마(plasma)로 처리된 영역인 반도체 패키징 공정용 지그 구조체.
  3. 제 1 항에 있어서,
    상기 접착층은 금속 및 합금 중 적어도 하나를 포함하는 반도체 패키징 공정용 지그 구조체.
  4. 제 3 항에 있어서,
    상기 접착층은 티타늄(Ti)으로 형성된 반도체 패키징 공정용 지그 구조체.
  5. 제 1 항에 있어서,
    상기 접착층은 5 nm ∼ 500 nm의 두께를 갖는 반도체 패키징 공정용 지그 구조체.
  6. 제 1 항에 있어서,
    상기 저반사 정전기 방지층은 산화물, 질화물 및 산질화물 중 적어도 하나를 포함하는 반도체 패키징 공정용 지그 구조체.
  7. 제 1 항에 있어서,
    상기 저반사 정전기 방지층은 탄탈륨(Ta) 산질화물, 티타늄(Ti) 산질화물 및 탄탈륨 티타늄 산질화물 중 적어도 하나를 포함하는 반도체 패키징 공정용 지그 구조체.
  8. 제 1 항에 있어서,
    상기 저반사 정전기 방지층은 0.8 ㎛ ∼ 1.5 ㎛ 범위의 두께를 갖는 반도체 패키징 공정용 지그 구조체.
  9. 제 1 항에 있어서,
    상기 저반사 정전기 방지층은 1×105 ohm ∼ 1×109 ohm 범위의 표면 저항을 갖는 반도체 패키징 공정용 지그 구조체.
  10. 제 1 항에 있어서,
    상기 저반사 정전기 방지층은 400 nm ∼ 700 nm 파장 범위의 광에 대하여 50 % 이하의 반사율을 갖는 반도체 패키징 공정용 지그 구조체.
  11. 제 1 항에 있어서,
    상기 저반사 정전기 방지층은 검은색 계열의 색상을 갖는 반도체 패키징 공정용 지그 구조체.
  12. 반도체 패키징 공정시 반도체 소자가 놓여지는 지그 구조체(jig structure)의 제조 방법으로서,
    지그 형태를 갖는 금속체를 마련하는 단계;
    상기 금속체의 표면부에 표면 개질층을 형성하는 단계;
    상기 표면 개질층 상에 접착층을 형성하는 단계; 및
    상기 접착층 상에 저반사 정전기 방지층을 형성하는 단계를 포함하는 반도체 패키징 공정용 지그 구조체의 제조 방법.
  13. 제 12 항에 있어서,
    상기 표면 개질층을 형성하는 단계는 상기 금속체의 표면부를 플라즈마로 처리하는 단계를 포함하는 반도체 패키징 공정용 지그 구조체의 제조 방법.
  14. 제 12 항에 있어서,
    상기 접착층은 금속 및 합금 중 적어도 하나를 포함하는 반도체 패키징 공정용 지그 구조체의 제조 방법.
  15. 제 14 항에 있어서,
    상기 접착층은 티타늄(Ti)으로 형성하는 반도체 패키징 공정용 지그 구조체의 제조 방법.
  16. 제 12 항에 있어서,
    상기 접착층은 5 nm ∼ 500 nm 범위의 두께를 갖는 반도체 패키징 공정용 지그 구조체의 제조 방법.
  17. 제 12 항에 있어서,
    상기 저반사 정전기 방지층은 산화물, 질화물 및 산질화물 중 적어도 하나를 포함하는 반도체 패키징 공정용 지그 구조체의 제조 방법.
  18. 제 12 항에 있어서,
    상기 저반사 정전기 방지층은 탄탈륨(Ta) 산질화물, 티타늄(Ti) 산질화물 및 탄탈륨 티타늄 산질화물 중 적어도 하나를 포함하는 반도체 패키징 공정용 지그 구조체의 제조 방법.
  19. 제 12 항에 있어서,
    상기 저반사 정전기 방지층은 스퍼터링 공정을 이용해서 산질화물을 포함하도록 형성하고,
    상기 저반사 정전기 방지층을 형성하는 단계에서 반응 챔버 내에 산소, 질소 및 불활성 가스를 공급하되, 상기 산소의 공급 유량은 상기 산소, 질소 및 불활성 가스의 총 공급 유량의 10 % ∼ 20 % 범위로 제어하는 반도체 패키징 공정용 지그 구조체의 제조 방법.
  20. 제 12 항에 있어서,
    상기 저반사 정전기 방지층은 0.8 ㎛ ∼ 1.5 ㎛ 범위의 두께를 갖는 반도체 패키징 공정용 지그 구조체의 제조 방법.
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