KR20230014399A - 반도체 패키지 - Google Patents

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KR20230014399A
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semiconductor package
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노형균
류근호
배상우
배진수
최덕선
최일주
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Abstract

본 발명은 소자 성능 및 신뢰성을 개선할 수 있는 반도체 패키지를 제공하는 것이다. 본 발명의 반도체 패키지는 서로 전기적으로 연결된 제1 디바이스와 제2 디바이스를 포함하고, 제1 디바이스는 기판과, 기판의 상면 상에 형성된 제1 패드와, 기판의 상면 상에 형성되고, 제1 패드를 둘러싸도록 형성된 패시베이션막을 포함하고, 제2 디바이스는 제1 패드와 마주보도록 배치된 제2 패드를 포함하고, 제1 패드는 제1 모듈러스(modulus)를 갖는 센터 패드와, 제1 모듈러스보다 작은 제2 모듈러스를 갖고, 센터 패드를 둘러싸도록 형성되며 패시베이션막과 직접 접촉하는 에지 패드를 포함한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것이다. 보다 구체적으로, 응력완화 패드(에지 패드)를 이용하여 패시베이션막의 열응력을 감소시키는 것이다.
세트(Set)의 고사양화 및 고대역폭 메모리(HBM; High Bandwidth Memory)의 채용으로 인해 인터포저(Interposer) 시장이 성장하고 있다. 예를 들어, 실리콘계 인터포저를 이용하는 반도체 패키지의 경우, 실리콘계 인터포저 상에 반도체 칩을 표면 실장시키고 실장된 반도체 칩을 몰딩재로 몰딩하여 제조될 수 있다.
한편, 최근 세트의 고사양화로 인해 고대역폭 메모리의 수가 증대되어 반도체 패키지의 크기가 대형화되고 있다. 이는 열팽창계수(CTE; Coefficient of Thermal Expansion) 차이에 기인하는 스트레스를 증가시켜 반도체 패키지의 공정 난이도를 상승시키고 수율을 저하시키는 문제를 유발한다.
본 발명이 해결하려는 과제는, 소자 성능 및 신뢰성을 개선할 수 있는 반도체 패키지를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 면(aspect)에 따른 반도체 패키지는, 서로 전기적으로 연결된 제1 디바이스와 제2 디바이스를 포함하고, 제1 디바이스는 기판과, 기판의 상면 상에 형성된 제1 패드와, 기판의 상면 상에 형성되고, 제1 패드를 둘러싸도록 형성된 패시베이션막을 포함하고, 제2 디바이스는 제1 패드와 마주보도록 배치된 제2 패드를 포함하고, 제1 패드는 제1 모듈러스(modulus)를 갖는 센터 패드와, 제1 모듈러스보다 작은 제2 모듈러스를 갖고, 센터 패드를 둘러싸도록 형성되며 패시베이션막과 직접 접촉하는 에지 패드를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 면(aspect)에 따른 반도체 패키지는, 인터포저 구조체, 및 인터포저 구조체 상에 실장되고, 인터포저 구조체와 전기적으로 연결된 반도체 칩을 포함하고, 인터포저 구조체는, 인터포저, 인터포저의 상면과 접촉된 패시베이션막, 패시베이션막을 관통하고, 인터포저 내의 재배선층과 연결된 인터포저 패드, 및 패시베이션막을 관통하고, 인터포저 패드를 감싸는 응력완화 패드를 포함하고, 인터포저 패드의 상면은 응력완화 패드의 상면과 동일 평면에 위치한다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 면(aspect)에 따른 반도체 패키지는, 회로 기판, 회로 기판 상의 인터포저 구조체, 및 인터포저 구조체 상에 실장되고, 인터포저 구조체와 전기적으로 연결되는, 로직 반도체 칩 및 메모리 반도체 칩을 포함하고, 인터포저 구조체는, 인터포저와, 인터포저의 상면 상에 배치되고, 도전 물질을 포함하는 인터포저 패드와, 인터포저의 상면 상에 배치되고, 인터포저 패드의 주변을 둘러싸고, 절연 물질을 포함하는 응력완화 패드와, 인터포저의 상면 상에, 응력완화 패드의 주변을 둘러싸는 패시베이션막을 포함하고, 응력완화 패드의 폭은 1㎛ 이상 10㎛ 이하이다.
기타 실시예들의 구체적인 사항들은 발명의 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 예시적인 도면이다.
도 2는 도 1의 에지 패드의 폭과 패시베이션막의 열응력의 관계를 도시한 그래프이다.
도 3 내지 도 6은 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 예시적인 도면이다.
도 7 내지 도 10은 몇몇 실시예들에 따른 에지 패드를 설명하기 위한 예시적인 평면도이다.
도 11은 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 개략적인 레이아웃도이다.
도 12는 도 11의 A-A를 따라 절단한 단면도이다.
도 13은 도 12의 P 영역을 설명하기 위한 확대도이다.
도 14는 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 15는 도 14의 Q 영역을 설명하기 위한 확대도이다.
도 16은 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 17은 도 16의 R 영역을 설명하기 위한 확대도이다.
도 18은 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 19는 도 18의 S 영역을 설명하기 위한 확대도이다.
도 20은 몇몇 실시예에 따른 반도체 패키지의 예시적인 레이아웃도이다.
도 21은 몇몇 실시예에 따른 반도체 패키지의 예시적인 레이아웃도이다.
도 22는 몇몇 실시예에 따른 반도체 패키지의 예시적인 레이아웃도이다.
도 23은 도 22의 B-B를 따라 절단한 단면도이다.
이하에서, 도 1 내지 도 23을 참고하여, 몇몇 실시예들에 따른 반도체 패키지들을 설명한다.
도 1은 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 예시적인 도면이다. 도 2는 도 1의 에지 패드의 폭과 패시베이션막의 열응력의 관계를 도시한 그래프이다.
도 1 및 도 2를 참고하면, 몇몇 실시예에 따른 반도체 패키지는, 제1 디바이스(10) 및 제2 디바이스(20)를 포함할 수 있다.
제1 디바이스(10)와 제2 디바이스(20)는 서로 전기적으로 연결될 수 있다. 예를 들어, 제1 디바이스(10)과 제2 디바이스(20)는 제1 패드(13), 제2 패드(23), 및 솔더 범프(35)를 통해 서로 전기적으로 연결될 수 있다. 제1 디바이스(10) 및 제2 디바이스(20)는 예를 들어, 회로 기판일 수도 있고, 인터포저일 수도 있고, 로직 반도체 칩일 수도 있고, 메모리 반도체 칩일 수도 있다.
제1 디바이스(10)는 기판(11), 패시베이션막(12), 제1 패드(13), 및 재배선층(14)을 포함할 수 있다. 도시되진 않았지만, 제1 디바이스(10)는 절연층을 포함할 수도 있고, 관통 전극을 포함할 수도 있다.
기판(11)은 예를 들어, 실리콘 계열의 인터포저, 회로 기판, 로직 반도체 칩, 메모리 반도체 칩 중 적어도 하나를 포함할 수 있다. 본 명세서에서, 기판(11)은 실리콘 계열의 인터포저를 포함하는 것으로 설명한다.
제1 패드(13)는 기판(11) 상에 형성될 수 있다. 제1 패드(13)는 기판(11)의 상면(11_US) 상에 배치될 수 있다. 제1 패드(13)는 기판(11)의 상면(11_US)과 접촉할 수 있다.
제2 패드(23)는 제1 패드(13)와 마주보도록 배치될 수 있다. 제1 패드(13) 및 제2 패드(23)를 이용하여 제1 디바이스(10)와 제2 디바이스(20)가 서로 전기적으로 연결될 수 있다. 제2 패드(23)는 예를 들어, 구리(Cu) 또는 알루미늄(Al) 등의 금속 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 제1 패드(13)에 대한 내용은 후술한다.
몇몇 실시예에서, 제1 패드(13)는 센터 패드(13C)와 에지 패드(13E)를 포함할 수 있다. 에지 패드(13E)는 센터 패드(13C)를 둘러싸도록 형성될 수 있다. 센터 패드(13C)는 도전 물질을 포함할 수 있다. 예를 들어, 센터 패드(13C)는 구리(Cu) 또는 알루미늄(Al) 등의 금속 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
에지 패드(13E)는 절연 물질을 포함할 수 있다. 에지 패드(13E)는 산화물 계열의 절연 물질을 포함할 수 있다. 예를 들어, 에지 패드(13E)는 테트라에틸 오르토 실리케이트(TEOS; tetraethyl ortho silicate) 또는 감광성 폴리이미드(PSPI; photo-sensitive polyimide)일 수 있지만, 이에 제한되는 것은 아니다. 에지 패드(13E)는 후술될 패시베이션막(12)의 열응력을 완화시킬 수 있는 물질일 수 있다.
에지 패드(13E)는 제1 방향(X)으로의 폭(W1)을 가질 수 있다. 에지 패드(13E)의 폭(W1)은 1㎛ 이상 20㎛ 이하일 수 있다. 좀 더 바람직하게 에지 패드(13E)의 폭(W1)은 1㎛ 이상 10㎛ 이하일 수 있다. 좀 더 바람직하게 에지 패드(13E)의 폭(W1)은 5㎛ 이상 10㎛ 이하일 수 있다.
단면적 관점에서, 에지 패드(13E)는 솔더 범프(35)와 제2 방향(Z)으로 완전히 중첩될 수 있다. 본 명세서에서, 제1 방향(X)은 수평 방향일 수 있다. 제2 방향(Z)은 수직 방향일 수 있다. 제1 방향(X)과 제2 방향(Z)은 서로 수직일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 2에서, x축은 에지 패드(13E)의 제1 방향(X)으로의 폭을 의미한다. y축은 패시베이션막(12)의 열응력을 의미한다.
에지 패드(13E)가 형성되지 않는 경우, 즉, 에지 패드(13E)의 폭이 0㎛인 경우, 패시베이션막(12)의 열응력을 1로 정의한다.
에지 패드(13E)의 폭(W1)이 1㎛인 경우, 패시베이션막(12)의 열응력은 0.92이다. 에지 패드(13E)의 폭(W1)이 1㎛인 경우 패시베이션막(12)의 열응력은 에지 패드(13E)가 형성되지 않는 경우(에지 패드(13E)의 폭이 0㎛인 경우)와 비교하여 약 8% 감소될 수 있다.
에지 패드(13E)의 폭(W1)이 5㎛인 경우, 패시베이션막(12)의 열응력은 0.82이다. 에지 패드(13E)의 폭(W1)이 5㎛인 경우 패시베이션막(12)의 열응력은 에지 패드(13E)가 형성되지 않는 경우(에지 패드(13E)의 폭이 0㎛인 경우)와 비교하여 약 18% 감소할 수 있다.
에지 패드(13E)의 폭(W1)이 10㎛인 경우, 패시베이션막(12)의 열응력은 0.62이다. 에지 패드(13E)의 폭(W1)이 10㎛인 경우 패시베이션막(12)의 열응력은 에지 패드(13E)가 형성되지 않는 경우(에지 패드(13E)의 폭이 0㎛인 경우)와 비교하여 약 36% 감소할 수 있다.
에지 패드(13E)의 폭(W1)이 15㎛인 경우, 패시베이션막(12)의 열응력은 0.6이다. 에지 패드(13E)의 폭(W1)이 15㎛인 경우 패시베이션막(12)의 열응력은 에지 패드(13E)가 형성되지 않는 경우(에지 패드(13E)의 폭이 0㎛인 경우)와 비교하여 약 40% 감소할 수 있다.
에지 패드(13E)의 폭(W1)이 20㎛인 경우, 패시베이션막(12)의 열응력은 0.58이다. 에지 패드(13E)의 폭(W1)이 20㎛인 경우 패시베이션막(12)의 열응력은 에지 패드(13E)가 형성되지 않는 경우(에지 패드(13E)의 폭이 0㎛인 경우)와 비교하여 약 42% 감소할 수 있다.
센터 패드(13C)는 제1 모듈러스(modulus)를 가질 수 있다. 에지 패드(13E) 제2 모듈러스를 가질 수 있다. '모듈러스(modulus)'란 고체 재료의 강성을 측정하는 역학적 특성이다. 모듈러스는 단축 변형 영역에서 선형 탄성 재료의 응력과 변형률 사이의 관계를 정의하는 탄성계수이다. 일반적으로, 모듈러스가 큰 물질은 강성이 큰 물질일 수 있다.
몇몇 실시예에서, 센터 패드(13C)의 제1 모듈러스는 에지 패드(13E)의 제2 모듈러스보다 클 수 있다. 즉, 센터 패드(13C)의 강성이 에지 패드(13E)의 강성보다 클 수 있다. 센터 패드(13C)과 강성과 에지 패드(13E)의 강성의 차이를 이용하여 패시베이션막(12)의 열응력을 완화시킬 수 있다.
에지 패드(13E)의 제2 모듈러스는 예를 들어, 15GPa 보다 크고, 117GPa보다 작을 수 있지만, 이에 제한되는 것은 아니다.
에지 패드(13E)는 패시베이션막(12)의 열응력을 완화시킬 수 있다. 에지 패드(13E)의 열팽창계수는 1ppm 이상 17ppm 이하일 수 있다. 즉, 에지 패드(13E)는 열팽창계수가 1ppm 이상 17ppm 이하이면서, 패시베이션막(12)의 열응력을 완화할 수 있는 물질일 수 있다.
패시베이션막(12)은 기판(11) 상에 형성될 수 있다. 패시베이션막(12)은 기판(11)의 상면(11_US) 상에 배치될 수 있다. 패시베이션막(12)은 기판(11)의 상면(11_US)과 접촉할 수 있다. 패시베이션막(12)은 제1 패드(13)를 둘러싸도록 형성될 수 있다. 패시베이션막(12)은 에지 패드(13E)와 접촉할 수 있다. 패시베이션막(12)은 센터 패드(13C)와 접촉하지 않을 수 있다.
패시베이션막(12)은 예를 들어, 실리콘 질화물일 수 있지만, 이에 제한되는 것은 아니다. 패시베이션막(12)은 패시베이션(passivation) 물질, BCB(benzocyclobutene), 폴리벤젠옥사졸, 폴리이미드, 에폭시, 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합으로 이루어질 수도 있다.
몇몇 실시예에서, 센터 패드(13C)의 제2 방향(Z)으로의 높이는 에지 패드(13E)의 제2 방향(Z)으로의 높이와 동일할 수 있다. 센터 패드(13C)의 상면(13C_US)은 에지 패드(13E)의 상면(13E_US)과 동일 평면에 위치할 수 있다. 패시베이션막(12)의 제2 방향(Z)으로의 높이는 센터 패드(13C) 및 에지 패드(13E)의 제2 방향(Z)으로의 높이와 동일할 수 있다. 패시베이션막(12)의 상면(12_US)은 센터 패드(13C)의 상면(13C_US) 및 에지 패드(13E)의 상면(13E_US)과 동일 평면에 위치할 수 있다.
재배선층(14)은 기판(11) 내에 형성될 수 있다. 재배선층(14)은 제1 패드(13)와 연결될 수 있다. 재배선층(14)은 센터 패드(13C)와 연결될 수 있다. 재배선층(14)은 도전 물질을 포함할 수 있다. 재배선층(14)은 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti) 및 이들의 합금 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에 따른 반도체 패키지는 솔더 범프(35)와, 언더필(30)을 더 포함할 수 있다.
제1 디바이스(10)와 제2 디바이스(20)는 솔더 범프(35)를 통해서 서로 전기적으로 연결될 수 있다. 제1 패드(13)와 제2 패드(23)는 솔더 범프(35)를 통해서 서로 전기적으로 연결될 수 있다.
솔더 범프(35)는 제1 디바이스(10)와 제2 디바이스(20)를 전기적으로 연결할 수 있다. 솔더 범프(35)는 솔더 재질의 물질을 포함할 수 있다. 솔더 범프(35)는 예를 들어, 각각 납(Pb), 주석(Sn), 인듐(In), 비스무트(Bi), 안티모니(Sb), 은(Ag) 및 이들의 합금 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
언더필(30)은 제1 디바이스(10)와 제2 디바이스(20) 사이에 형성될 수 있다. 언더필(30)은 제1 디바이스(10)와 제2 디바이스(20) 사이의 공간을 채울 수 있다. 또한, 언더필(30)은 솔더 범프(35)를 덮을 수 있다. 언더필(30)은 예를 들어, EMC(epoxy molding compound)와 같은 절연성 고분자 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 3 내지 도 6은 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 예시적인 도면이다. 설명의 편의상 도 1 및 도 2를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 3을 참고하면, 단면적 관점에서, 에지 패드(13E)의 외측면 사이의 제1 방향(X)으로의 폭은 솔더 범프(35)의 제1 방향(X)으로의 폭과 동일할 수 있다. 에지 패드(13E)의 외측면은 패시베이션막(12)과 접촉하는 부분일 수 있다. 이 경우, 에지 패드(13E)는 솔더 범프(35)와 제2 방향(Z)으로 완전히 중첩된다.
도 4를 참고하면, 단면적 관점에서, 에지 패드(13E)의 외측면 사이의 제1 방향(X)으로의 폭은 솔더 범프(35)의 제1 방향(X)으로의 폭보다 클 수 있다.
즉, 에지 패드(13E)는 솔더 범프(35)과 제2 방향(Z)으로 중첩되지 않는 부분을 포함할 수 있다.
도 5를 참고하면, 단면적 관점에서, 에지 패드(13E)는 대칭이 아닐 수 있다.
에지 패드(13E)는 제1 에지 패드(13E1) 및 제2 에지 패드(13E2)를 포함할 수 있다. 제1 에지 패드(13E1) 및 제2 에지 패드(13E2)는 각각 센터 패드(13C)의 일측 및 타측에 배치될 수 있다.
제1 에지 패드(13E1)의 제1 방향(X)으로의 폭(W2)과 제2 에지 패드(13E2) 제1 방향(X)으로의 폭(W3)은 서로 다를 수 있다. 제1 에지 패드(13E1)의 제1 방향(X)으로의 폭(W2)이 제2 에지 패드(13E2) 제1 방향(X)으로의 폭(W3) 큰 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제2 에지 패드(13E2) 제1 방향(X)으로의 폭(W3)이 제1 에지 패드(13E1) 제1 방향(X)으로의 폭(W2) 보다 클 수도 있다.
제1 에지 패드(13E1)의 일부는 솔더 범프(35)와 제2 방향(Z)으로 중첩되지 않을 수 있다. 제2 에지 패드(13E2)는 솔더 범프(35)과 제2 방향(Z)으로 완전히 중첩될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 제1 에지 패드(13E1) 및 제2 에지 패드(13E2)는 제1 에지 패드(13E1)의 제1 방향(X)으로의 폭(W2)과 제2 에지 패드(13E2)의 제1 방향(X)으로의 폭(W3)이 서로 다르면서, 제1 에지 패드(13E1) 및 제2 에지 패드(13E2) 모두 솔더 범프(35)와 제2 방향(Z)으로 완전히 중첩될 수 있다.
또한, 제1 에지 패드(13E1) 및 제2 에지 패드(13E2)는 제1 에지 패드(13E1)의 제1 방향(X)으로의 폭(W2)과 제2 에지 패드(13E2)의 제1 방향(X)으로의 폭(W3)이 서로 다르면서, 솔더 범프(35)와 제2 방향(Z)으로 중첩되지 않는 부분을 포함할 수 있다.
도 6을 참고하면, 제2 패드(23)와 제1 패드(13)는 직접 접촉할 수 있다. 예를 들어, 제2 패드(23)와 센터 패드(13C)는 서로 본딩될 수 있다. 이 경우, 솔더 범프(35)가 포함되지 않을 수 있다. 제2 패드(23)와 센터 패드(13C)의 제1 방향(X)으로의 폭은 서로 동일한 것으로 도시하였지만, 이에 제한되는 것은 아니다.
도 7 내지 도 10은 몇몇 실시예들에 따른 에지 패드를 설명하기 위한 예시적인 평면도이다. 도 7 내지 도 10을 이용하여 몇몇 실시예들에 따른 에지 패드를 보다 자세히 설명한다.
도 7 내지 도 10을 참고하면, 평면적 관점에서, 센터 패드(13C)는 원형 형상을 가질 수 있다. 센터 패드(13C)는 지그재그 형상으로 배치되는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
에지 패드(13E)는 센터 패드(13C) 주변에 형성될 수 있다. 에지 패드(13E)는 센터 패드(13C)와 접촉할 수 있다. 에지 패드(13E)는 내측면(13E_a)과 외측면(13E_b)을 포함할 수 있다. 에지 패드(13E)의 내측면(13E_a)은 센터 패드(13C)와 접촉하는 면일 수 있다. 에지 패드(13E)의 외측면(13E_b)은 에지 패드(13E)의 내측면(13E_a)와 대향될 수 있다. 에지 패드(13E)의 외측면(13E_b)은 패시베이션막(12)과 접촉할 수 있다. 에지 패드(13E)는 센터 패드(13C)와 패시베이션막(12) 사이에 배치될 수 있다. 재배선층(14)은 센터 패드(13C)와 중첩될 수 있다.
도 7에서, 평면적 관점에서, 에지 패드(13E)의 외측면(13E_b)은 원형 형상일 수 있다. 이 경우, 단면적 관점에서, 에지 패드(13E)의 폭은 동일할 수 있다.
도 8에서, 평면적 관점에서, 에지 패드(13E)의 외측면(13E_b)은 사각형 형상일 수 있다. 이 경우, 단면적 관점에서, 에지 패드(13E)의 폭은 다를 수 있다.
도 9에서, 평면적 관점에서, 에지 패드(13E)의 외측면(13E_b)은 육각형 형상일 수 있다. 이 경우, 단면적 관점에서, 에지 패드(13E)의 폭은 다를 수 있다.
도 10에서, 평면적 관점에서, 에지 패드(13E)의 외측면(13E_b)은 삼각형 형상일 수 있다. 이 경우, 단면적 관점에서, 에지 패드(13E)의 폭은 다를 수 있다.
본 명세서에서, 에지 패드(13E)의 외측면(13E_b)은 원형, 사각형, 육각형 및 삼각형 중 하나를 포함하는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 평면적 관점에서 에지 패드(13E)의 외측면(13E_b)은 다양한 형상을 가질 수 있다.
도 11은 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 개략적인 레이아웃도이다. 도 12는 도 11의 A-A를 따라 절단한 단면도이다. 도 13은 도 12의 P 영역을 설명하기 위한 확대도이다. 이하에서, 도 1 내지 도 10을 이용하여 설명한 에지 패드를 포함하는 반도체 패키지에 대하여 설명한다.
도 11 내지 도 13에서, 몇몇 실시예에 따른 반도체 패키지는 실리콘 인터포저를 포함하는 2.5D 패키지일 수 있다. 다만, 이는 예시적인 것일 뿐이며 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 11 내지 도 13을 참고하면, 몇몇 실시예에 따른 반도체 패키지는 회로 기판(100), 인터포저 구조체(200), 제1 반도체 칩(310), 제2 반도체 칩(320), 몰딩 부재(400)를 포함할 수 있다.
회로 기판(100) 상에 인터포저 구조체(200)가 실장될 수 있다. 인터포저 구조체(200) 상에 제1 반도체 칩(310)과, 제2 반도체 칩(320)이 실장될 수 있다. 제1 반도체 칩(310)과 제2 반도체 칩(320)은 서로 제1 방향(X)으로 이격되어 배치될 수 있다. 제2 반도체 칩(320)은 제1 반도체 칩(310)의 일측 및 타측에 배치될 수 있다. 제2 반도체 칩(320)은 서로 제3 방향(Y)으로 이격될 수 있다. 제3 방향(Y)은 제1 방향(X) 및 제2 방향(Z)과 수직일 수 있다.
회로 기판(100)은 패키지용 기판일 수 있다. 회로 기판(100)은 회로 기판(PCB; printed circuit board)일 수 있다. 회로 기판(100)은 서로 반대되는 하면 및 상면을 포함할 수 있다.
회로 기판(100)은 절연 코어(101), 제1 기판 패드(102) 및 제2 기판 패드(104)를 포함할 수 있다. 제1 기판 패드(102) 및 제2 기판 패드(104)는 각각 회로 기판(100)을 다른 구성 요소들과 전기적으로 연결하는데 이용될 있다. 예를 들어, 제1 기판 패드(102)는 절연 코어(101)의 하면으로부터 노출될 수 있고, 제2 기판 패드(104)는 절연 코어(101)의 상면으로부터 노출될 수 있다. 제1 기판 패드(102) 및 제2 기판 패드(104)는 예를 들어, 구리(Cu) 또는 알루미늄(Al) 등의 금속 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
절연 코어(101) 내에는 제1 기판 패드(102)와 제2 기판 패드(104)를 전기적으로 연결하기 위한 배선 패턴들이 형성될 수 있다. 절연 코어(101)는 단일층인 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이다. 예를 들어, 절연 코어(101)는 다중층으로 구성되어 그 내부에 다층의 배선 패턴들이 형성될 수 있음은 물론이다.
회로 기판(100)은 전자 기기의 메인보드 등에 실장될 수 있다. 예를 들어, 제1 기판 패드(102)와 접속되는 제1 접속 부재(150)가 형성될 수 있다. 회로 기판(100)은 제1 접속 부재(150)를 통해 전자 기기의 메인보드 등에 실장될 수 있다. 회로 기판(100)은 BGA(Ball Grid Array) 기판일 수 있으나, 이에 제한되는 것은 아니다.
제1 접속 부재(150)는 예를 들어, 솔더 범프일 수 있으나, 이에 제한되는 것은 아니다. 제1 접속 부재(150)는 랜드(land), 볼(ball), 핀(pin), 필라(pillar) 등 다양한 형상을 가질 수 있다. 제1 접속 부재(150)의 개수, 간격, 배치 형태 등은 도시된 것에 제한되지 않으며, 설계에 따라 다양할 수 있음은 물론이다.
몇몇 실시예에서, 절연 코어(101)는 유기물을 포함할 수 있다. 예를 들어, 절연 코어(101)는 프리프레그(pre-preg)를 포함할 수 있다. 프리프레그는 탄소 섬유, 유리 섬유, 아라미드 섬유 등의 강화 섬유에 미리 열경화성 폴리머 결합재(예를 들어, 에폭시 수지) 또는 열가소성 레진을 함침시킨 복합 섬유이다.
몇몇 실시예에서, 회로 기판(100)은 동박적층판(CCL; Copper Clad Laminate)을 포함할 수 있다. 예를 들어, 회로 기판(100)은 열경화된 프리프레그(예를 들어, C-Stage의 프리프레그)의 단면 또는 양면에 동박(copper laminate)이 적층된 구조를 가질 수 있다.
인터포저 구조체(200)는 회로 기판(100)의 상면 상에 배치될 수 있다. 인터포저 구조체(200)는 예를 들어, 실리콘 인터포저일 수 있으나, 이에 제한되는 것은 아니다. 인터포저 구조체(200)는 서로 반대되는 하면 및 상면을 포함할 수 있다. 인터포저 구조체(200)는 회로 기판(100)과 후술되는 제1 및 제2 반도체 칩들(310, 320) 간의 연결을 용이하게 하고, 반도체 패키지의 뒤틀림(warpage)을 방지할 수 있다.
인터포저 구조체(200)는 제1 인터포저 패드(202) 및 제2 인터포저 패드(204)를 포함할 수 있다. 제1 인터포저 패드(202) 및 제2 인터포저 패드(204)는 각각 인터포저 구조체(200)를 다른 구성 요소들과 전기적으로 연결하는데 이용될 수 있다. 예를 들어, 제1 인터포저 패드(202)는 인터포저 구조체(200)의 하면으로부터 노출될 수 있고, 제2 인터포저 패드(204)는 인터포저 구조체(200)의 상면으로부터 노출될 수 있다. 제1 인터포저 패드(202) 및 제2 인터포저 패드(204)는 예를 들어, 구리(Cu) 또는 알루미늄(Al) 등의 금속 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 인터포저 구조체(200) 내에는 제1 인터포저 패드(202)와 제2 인터포저 패드(204)를 전기적으로 연결하기 위한 배선 패턴들이 형성될 수 있다.
인터포저 구조체(200)는 회로 기판(100)의 상면 상에 실장될 수 있다. 예를 들어, 회로 기판(100)과 인터포저 구조체(200) 사이에 제2 접속 부재(250)가 형성될 수 있다. 제2 접속 부재(250)는 제2 기판 패드(104)와 제1 인터포저 패드(202)를 연결할 수 있다. 이에 따라, 회로 기판(100)과 인터포저 구조체(200)는 전기적으로 연결될 수 있다.
제2 접속 부재(250)는 저융점 금속, 예를 들어 주석(Sn) 및 주석(Sn) 합금 등을 포함하는 솔더 범프일 수 있으나, 이에 제한되는 것은 아니다. 제2 접속 부재(250)는 랜드(land), 볼(ball), 핀(pin), 필라(pillar) 등 다양한 형상을 가질 수 있다. 제2 접속 부재(250)는 단일층 또는 다중층으로 형성될 수 있다. 제2 접속 부재(250)가 단일층으로 형성되는 경우에, 제2 접속 부재(250)는 예시적으로 주석-은(Sn-Ag) 솔더 또는 구리(Cu)를 포함할 수 있다. 제2 접속 부재(250)가 다중층으로 형성되는 경우에, 제2 접속 부재(250)는 예시적으로 구리(Cu) 필러 및 솔더를 포함할 수 있다. 제2 접속 부재(250)의 개수, 간격, 배치 형태 등은 도시된 것에 제한되지 않으며, 설계에 따라 다양할 수 있음은 물론이다.
몇몇 실시예에서, 인터포저 구조체(200)는 인터포저(210), 관통 비아(240), 및 재배선층(230)을 포함할 수 있다.
인터포저(210)는 예시적으로, 실리콘막일 수 있으나 이에 제한되는 것은 아니다. 관통 비아(240)는 인터포저(210) 내에 배치될 수 있다. 예를 들어, 관통 비아(240)는 인터포저(210) 내에 배치되어 제1 인터포저 패드(202)와 접속될 수 있다.
몇몇 실시예에서, 회로 기판(100)과 인터포저 구조체(200) 사이에 제1 언더필(260)이 형성될 수 있다. 제1 언더필(260)은 회로 기판(100)과 인터포저 구조체(200) 사이의 공간을 채울 수 있다. 또한, 제1 언더필(260)은 제2 접속 부재(250)를 덮을 수 있다. 제1 언더필(260)은 회로 기판(100) 상에 인터포저 구조체(200)를 고정시킴으로써 인터포저 구조체(200)의 깨짐 등을 방지할 수 있다. 제1 언더필(260)은 예를 들어, EMC(epoxy molding compound)와 같은 절연성 고분자 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 인터포저 구조체(200)는 패시베이션막(220) 및 응력완화 패드(205)를 포함할 수 있다. 응력완화 패드(205)는 예를 들어, 도 1의 에지 패드(13E)일 수 있다. 즉, 응력완화 패드(205)는 패시베이션막(220)의 열응력을 완화시킬 수 있다.
응력완화 패드(205)는 인터포저(210)의 상면(210_US) 상에 형성될 수 있다. 응력완화 패드(205)는 제2 인터포저 패드(204) 주변에 배치될 수 있다. 응력완화 패드(205)는 제2 인터포저 패드(204)를 감쌀 수 있다. 응력완화 패드(205)는 제2 인터포저 패드(204)와 접촉할 수 있다. 응력완화 패드(205)의 내측면은 제2 인터포저 패드(204)와 접촉할 수 있다.
패시베이션막(220)은 인터포저(210)의 상면(210_US) 상에 연장될 수 있다. 패시베이션막(220)은 응력완화 패드(205)와 접촉할 수 있다. 응력완화 패드(205)의 외측면은 패시베이션막(220)과 접촉할 수 있다. 응력완화 패드(205)와 제2 인터포저 패드(204)는 각각 패시베이션막(220)을 관통하여 인터포저(210)의 상면(210_US)과 접촉할 수 있다.
몇몇 실시예에 따른 반도체 패키지가 고온에 노출될 경우 열응력이 패시베이션막(220)에 집중될 수 있다. 제2 접속 부재(250)는 패시베이션막(220) 보다 높은 열팽창계수(CTE; coefficient of thermal expansion)를 가질 수 있다. 제2 접속 부재(250)와 패시베이션막(220)의 열팽창계수의 차이에 의해 열응력이 패시베이션막(220)에 집중될 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 패키지의 응력완화 패드(205)는 패시베이션막(220) 주변에 배치되어 패시베이션막(220)의 열응력을 완화시킬 수 있다.
응력완화 패드(205)는 도 1에서 설명한 에지 패드(13E)일 수 있다. 응력완화 패드(205)는 절연 물질을 포함할 수 있다. 응력완화 패드(205)는 예를 들어, TEOS 또는 PSPI를 포함할 수 있다.
단면적 관점에서, 응력완화 패드(205)의 제1 방향(X)으로의 폭(W1)은 1㎛ 이상 20㎛ 이하일 수 있다. 바람직하게는, 응력완화 패드(205)의 제1 방향(X)으로의 폭(W1)은 1㎛ 이상 10㎛ 이하일 수 있다. 좀 더 바람직하게는, 응력완화 패드(205)의 제1 방향(X)으로의 폭(W1)은 5㎛ 이상 10㎛ 이하일 수 있다. 응력완화 패드(205)의 열팽창계수는 1ppm 이상 17ppm 이하일 수 있다. 응력완화 패드(205)의 모듈러스는 제2 인터포저 패드(204)의 모듈러스보다 작을 수 있다. 예를 들어, 응력완화 패드(205)의 모듈러스는 15GPa 보다 크고, 117GPa 보다 작을 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
평면적 관점에서, 응력완화 패드(205)는 제2 인터포저 패드(204)와 접촉하는 내측면과, 패시베이션막(220)과 접촉하는 외측면을 포함할 수 있다. 응력완화 패드(205)의 외측면은 원형, 사각형, 삼각형 또는 육각형 형상을 가질 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
패시베이션막(220)은 예를 들어, 실리콘 질화물일 수 있지만, 이에 제한되는 것은 아니다. 패시베이션막(12)은 패시베이션(passivation) 물질, BCB(benzocyclobutene), 폴리벤젠옥사졸, 폴리이미드, 에폭시, 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합으로 이루어질 수도 있다.
응력완화 패드(205)의 상면(205_US)은 제2 인터포저 패드(204)의 상면(204_US)과 동일 평면에 위치할 수 있다. 응력완화 패드(205)의 상면(205_US)은 패시베이션막(220)의 상면(220_US)과 동일 평면에 위치할 수 있다. 응력완화 패드(205)의 상면(205_US), 제2 인터포저 패드(204)의 상면(204_US) 및 패시베이션막(220)의 상면(220_US)은 인터포저 구조체(200)의 상면일 수 있다.
제1 반도체 칩(310) 및 제2 반도체 칩(320)은 서로 제1 방향(X)으로 이격되어 인터포저 구조체(200)의 상면 상에 배치될 수 있다. 제1 반도체 칩(310) 및 제2 반도체 칩(320)은 각각 수백 내지 수백만 개 이상의 반도체 소자가 하나의 칩 안에 집적화된 집적 회로(IC: Integrated Circuit)일 수 있다.
몇몇 실시예에서, 제1 반도체 칩(310)은 로직 반도체 칩일 수 있다. 예를 들어, 제1 반도체 칩(310)은 CPU(Central Processing Unit), GPU(Graphic Processing Unit), FPGA(Field-Programmable Gate Array), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러, ASIC(Application-Specific IC) 등의 어플리케이션 프로세서(AP: Application Processor)일 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제2 반도체 칩(320)은 메모리 반도체 칩일 수 있다. 예를 들어, 제2 반도체 칩(320)은 DRAM(dynamic random access memory) 또는 SRAM(static random access memory) 등과 같은 휘발성 메모리일 수도 있고, 또는 플래시 메모리(Flash Memory), PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(ResistiveRandom Access Memory)과 같은 등과 같은 비휘발성 메모리일 수도 있다.
일 예로, 제1 반도체 칩(310)은 GPU와 같은 ASIC일 수 있고, 제2 반도체 칩(320)은 고대역폭 메모리(HBM; High Bandwidth Memory)와 같은 스택 메모리일 수 있다. 이러한 스택 메모리는 집적 회로가 복수 개로 스택된 형태일 수 있다. 스택된 집적 회로는 TSV(Through Silicon Via) 등을 통해 서로 전기적으로 연결될 수 있다.
몇몇 실시예에서, 제2 반도체 칩(320)은 제1 반도체 칩(310)보다 많은 수로 배치될 수 있다. 예를 들어, 복수의 제2 반도체 칩(320)들이 제1 반도체 칩(310) 주위에 배치될 수 있다. 일 예로, 도 11에 도시된 것처럼, 제1 반도체 칩(310)의 양측에 각각 2개의 제2 반도체 칩(320)들이 배치될 수 있다.
제1 반도체 칩(310)은 제1 칩 패드(312)를 포함할 수 있다. 제1 칩 패드(312)는 제1 반도체 칩(310)을 다른 구성 요소들과 전기적으로 연결하는데 이용될 수 있다. 예를 들어, 제1 칩 패드(312)는 제1 반도체 칩(310)의 하면으로부터 노출될 수 있다.
제2 반도체 칩(320)은 제2 칩 패드(314)를 포함할 수 있다. 제2 칩 패드(314)는 제2 반도체 칩(320)을 다른 구성 요소들과 전기적으로 연결하는데 이용될 수 있다. 예를 들어, 제2 칩 패드(314)는 제2 반도체 칩(320)의 하면으로부터 노출될 수 있다.
제1 칩 패드(312) 및 제2 칩 패드(314)는 각각 예를 들어, 구리(Cu) 또는 알루미늄(Al) 등의 금속 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 반도체 칩(310) 및 제2 반도체 칩(320)은 인터포저 구조체(200)의 상면 상에 실장될 수 있다. 예를 들어, 인터포저 구조체(200)와 제1 반도체 칩(310) 사이에 제3 접속 부재(352)가 형성될 수 있다. 제3 접속 부재(352)는 복수의 제2 인터포저 패드(204)들 중 일부와 제1 칩 패드(312)를 연결할 수 있다. 이에 따라, 인터포저 구조체(200)와 제1 반도체 칩(310)은 전기적으로 연결될 수 있다.
또한, 예를 들어, 인터포저 구조체(200)와 제2 반도체 칩(320) 사이에 제4 접속 부재(354)가 형성될 수 있다. 제4 접속 부재(354)는 복수의 제2 인터포저 패드(204)들 중 다른 일부와 제2 칩 패드(314)를 연결할 수 있다. 이에 따라, 인터포저 구조체(200)와 제2 반도체 칩(320)은 전기적으로 연결될 수 있다.
몇몇 실시예에서, 재배선층(230)의 일부는 제3 접속 부재(352)와 제4 접속 부재(354)를 전기적으로 연결할 수 있다. 예를 들어, 재배선층(230)의 일부는 제3 접속 부재(352)와 접속되는 제2 인터포저 패드(204)와 제4 접속 부재(354)와 접속되는 제2 인터포저 패드(204)를 연결할 수 있다. 이에 따라, 제1 반도체 칩(310)과 제2 반도체 칩(320)은 전기적으로 연결될 수 있다.
제3 접속 부재(352) 및 제4 접속 부재(354)는 각각 저융점 금속, 예를 들어 주석(Sn) 및 주석(Sn) 합금 등을 포함하는 솔더 범프일 수 있으나, 이에 제한되는 것은 아니다. 제3 접속 부재(352) 및 제4 접속 부재(354)는 각각 랜드(land), 볼(ball), 핀(pin), 필라(pillar) 등 다양한 형상을 가질 수 있다. 제3 접속 부재(352) 및 제4 접속 부재(354)는 각각 UBM(Under Bump Metallurgy)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 인터포저 구조체(200)와 제1 반도체 칩(310) 사이에 제2 언더필(362)이 형성될 수 있고, 인터포저 구조체(200)와 제2 반도체 칩(320) 사이에 제3 언더필(364)이 형성될 수 있다. 제2 언더필(362)은 인터포저 구조체(200)와 제1 반도체 칩(310) 사이의 공간을 채울 수 있고, 제3 언더필(364)은 인터포저 구조체 (200)와 제2 반도체 칩(320) 사이의 공간을 채울 수 있다. 또한, 제2 언더필(362)은 제3 접속 부재(352)를 덮을 수 있고, 제3 언더필(364)은 제4 접속 부재(354)를 덮을 수 있다. 제2 언더필(362) 및 제3 언더필(364)은 인터포저 구조체 (200) 상에 제1 및 제2 반도체 칩들(310, 320)을 고정시킴으로써 제1 및 제2 반도체 칩들(310, 320)의 깨짐 등을 방지할 수 있다. 제2 언더필(362) 및 제3 언더필(364)은 각각 예를 들어, EMC와 같은 절연성 고분자 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몰딩 부재(400)는 인터포저 구조체(200)의 상면 상에 형성될 수 있다. 몰딩 부재(400)는 제1 및 제2 반도체 칩들(310, 320)의 적어도 일부를 덮도록 형성될 수 있다. 예를 들어, 몰딩 부재(400)는 제1 반도체 칩(310)의 측면, 제2 반도체 칩(320)의 측면, 제2 언더필(362) 및 제3 언더필(364)을 덮을 수 있다. 몰딩 부재(400)는 제1 반도체 칩(310)의 상면 및 제2 반도체 칩(320)의 상면을 노출시키는 것만이 도시되었으나, 이는 예시적인 것일 뿐이며, 몰딩 부재(400)는 제1 반도체 칩(310)의 상면 및 제2 반도체 칩(320)의 상면을 덮을 수도 있음은 물론이다.
몰딩 부재(400)는 예를 들어, EMC와 같은 절연성 고분자 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 제1 언더필(260), 제2 언더필(362) 및 제3 언더필(364)은 몰딩 부재(400)와 다른 물질을 포함할 수 있다. 예를 들어, 제1 언더필(260), 제2 언더필(362) 및 제3 언더필(364)은 각각 몰딩 부재(400)보다 유동성(fluidity)이 우수한 절연 물질을 포함할 수 있다. 이에 따라, 제1 언더필(260), 제2 언더필(362) 및 제3 언더필(364)은 회로 기판(100)과 인터포저 구조체(200) 사이 또는 인터포저 구조체(200)와 제1 및 제2 반도체 칩들(310, 320) 사이의 협소한 공간을 효율적으로 채울 수 있다.
도 14는 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다. 도 15는 도 14의 Q 영역을 설명하기 위한 확대도이다. 설명의 편의상 도 11 내지 도 13을 이용하여 설명한 점과 다른 점을 중심으로 설명한다.
도 14 및 도 15를 참고하면, 응력완화 패드(205)는 제1 반도체 칩(310)과 연결되는 제2 인터포저 패드(204) 주변에 배치되지 않을 수 있다.
몇몇 실시예에서, 제2 인터포저 패드(204)는 제2_1 인터포저 패드(204_1)과 제2_2 인터포저 패드(204_2)를 포함할 수 있다.
제2_1 인터포저 패드(204_1)는 제1 반도체 칩(310)과 연결되는 제2 인터포저 패드(204)일 수 있다. 제2_2 인터포저 패드(204_2)는 제2 반도체 칩(320)과 연결되는 제2 인터포저 패드(204)일 수 있다. 제2_1 인터포저 패드(204_1)는 제3 접속 부재(352)와 연결될 수 있다. 제2_1 인터포저 패드(204_1)는 제1 칩 패드(312)와 연결될 수 있다. 제2_2 인터포저 패드(204_2)는 제4 접속 부재(354)와 연결될 수 있다. 제2_2 인터포저 패드(204_2)는 제2 칩 패드(314)와 연결될 수 있다.
응력완화 패드(205)는 제2_1 인터포저 패드(204_1) 주변에 배치되지 않을 수 있다. 제1 반도체 칩(310)과 연결되는 제2 인터포저 패드(204)인 제2_1 인터포저 패드(204_1) 주변에 응력완화 패드(205)가 배치되지 않을 수 있다. 즉, 로직 반도체 칩과 연결되는 제2 인터포저 패드(204) 주변에 응력완화 패드(205)가 형성되지 않을 수 있다.
응력완화 패드(205)는 제2_2 인터포저 패드(204_2) 주변에 배치될 수 있다. 제2 반도체 칩(320)과 연결되는 제2 인터포저 패드(204)인 제2_2 인터포저 패드(204_2) 주변에 응력완화 패드(205)가 배치될 수 있다. 즉, 메모리 반도체 칩과 연결되는 제2 인터포저 패드(204) 주변에 응력완화 패드(205)가 형성될 수 있다.
도 16은 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다. 도 17은 도 16의 R 영역을 설명하기 위한 확대도이다. 설명의 편의상 도 11 내지 도 15을 이용하여 설명한 점과 다른 점을 중심으로 설명한다.
도 16 및 도 17을 참고하면, 응력완화 패드(205)는 제2_2 인터포저 패드(204_2) 주변에 배치되지 않을 수 있다.
응력완화 패드(205)는 제2_2 인터포저 패드(204_2) 주변에 배치되지 않을 수 있다. 제2 반도체 칩(320)과 연결되는 제2 인터포저 패드(204)인 제2_2 인터포저 패드(204_2) 주변에 응력완화 패드(205)가 배치되지 않을 수 있다. 즉, 로직 반도체 칩과 연결되는 제2 인터포저 패드(204) 주변에 응력완화 패드(205)가 형성되지 않을 수 있다.
응력완화 패드(205)는 제2_1 인터포저 패드(204_1) 주변에 배치될 수 있다. 제1 반도체 칩(310)과 연결되는 제2 인터포저 패드(204)인 제2_1 인터포저 패드(204_1) 주변에 응력완화 패드(205)가 배치될 수 있다. 즉, 메모리 반도체 칩과 연결되는 제2 인터포저 패드(204) 주변에 응력완화 패드(205)가 형성될 수 있다.
도 18은 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다. 도 19는 도 18의 S 영역을 설명하기 위한 확대도이다. 설명의 편의상 도 11 내지 도 13을 이용하여 설명한 점과 다른 점을 중심으로 설명한다.
도 18 및 도 19를 참고하면, 인터포저(210)는 다중층일 수 있다. 예를 들어, 인터포저(210)는 반도체막(211)과 층간 절연막(213)을 포함할 수 있다.
반도체막(211)은 예시적으로, 실리콘막일 수 있으나 이에 제한되는 것은 아니다. 관통 비아(240)는 반도체막(211)을 관통할 수 있다. 예를 들어, 관통 비아(240)는 반도체막(211)의 상면으로부터 연장되어 제1 인터포저 패드(202)와 접속될 수 있다.
층간 절연막(213)은 반도체막(211)의 상면을 덮을 수 있다. 층간 절연막(213)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 재배선층(230)은 층간 절연막(213) 내에 형성될 수 있다. 재배선층(230)은 관통 비아(240)와 제2 인터포저 패드(204)를 전기적으로 연결할 수 있다.
도 20은 몇몇 실시예에 따른 반도체 패키지의 예시적인 레이아웃도이다. 설명의 편의상 도 11 내지 도 13을 이용하여 설명한 점과 다른 점을 중심으로 설명한다.
도 20을 참고하면, 몇몇 실시예에 따른 반도체 패키지는 제1 반도체 칩(310) 주변에 6개의 제2 반도체 칩(320)이 배치될 수 있다.
예를 들어, 제1 반도체 칩(310)의 일측에 제2 반도체 칩(320)이 제3 방향(Y)으로 나란히 배치될 수 있다. 제1 반도체 칩(310)의 타측에 제2 반도체 칩(320)이 제3 방향(Y)으로 나란히 배치될 수 있다. 즉, 하나의 로직 반도체 칩 주변에 6개의 메모리 반도체 칩이 배치될 수 있다.
도 21은 몇몇 실시예에 따른 반도체 패키지의 예시적인 레이아웃도이다. 설명의 편의상 도 11 내지 도 13을 이용하여 설명한 점과 다른 점을 중심으로 설명한다.
도 21을 참고하면, 몇몇 실시예에 따른 반도체 패키지는 더미 칩(330)을 포함할 수 있다.
더미 칩(330)은 반도체 칩으로 기능하지 않을 수 있다. 더미 칩(330)은 예를 들어, 제1 반도체 칩(310)들과 제1 방향(X)을 따라 배열될 수 있다. 일 예로, 도시된 것처럼, 더미 칩(330)의 양측에 각각 2개의 제1 반도체 칩(310)들이 배치될 수 있다.
도 22는 몇몇 실시예에 따른 반도체 패키지의 예시적인 레이아웃도이다. 도 23은 도 22의 B-B를 따라 절단한 단면도이다. 설명의 편의상 도 11 내지 도 13을 이용하여 설명한 점과 다른 점을 중심으로 설명한다.
도 22 및 도 23에서, 몇몇 실시예에 따른 반도체 패키지는 실리콘 인터포저를 포함하는 3D 패키지일 수 있다. 다만, 이는 예시적인 것일 뿐이며 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 22 및 도 23을 참고하면, 몇몇 실시예에 따른 반도체 패키지는 회로 기판(100), 인터포저 구조체(200), 제1 반도체 칩(310), 및 제2 반도체 칩(320)을 포함할 수 있다.
몇몇 실시예에서, 제1 반도체 칩(310)과 제2 반도체 칩(320)이 순차적으로 적층될 수 있다. 제1 반도체 칩(310)은 제2 반도체 칩(320)과 제2 방향(Z)으로 이격될 수 있다. 예를 들어, 제1 반도체 칩(310) 상에 제2 반도체 칩(320)이 형성될 수 있다. 제2 반도체 칩(320)은 적어도 하나 이상일 수 있다. 도 23에서, 제1 반도체 칩(310) 상에, 제2_1 반도체 칩(321)과 제2_2 반도체 칩(323)이 순차적으로 적층될 수 있다. 제2 반도체 칩(320)이 2개인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐 이에 제한되는 것은 아니다.
회로 기판(100)은 패키지용 기판일 수 있다. 회로 기판(100)은 회로 기판(PCB; printed circuit board)일 수 있다. 회로 기판(100)은 절연 코어(101), 제1 기판 패드(102) 및 제2 기판 패드(104)를 포함할 수 있다.
회로 기판(100)은 전자 기기의 메인보드 등에 실장될 수 있다. 예를 들어, 제1 기판 패드(102)와 접속되는 제1 접속 부재(150)가 형성될 수 있다. 회로 기판(100)은 제1 접속 부재(150)를 통해 전자 기기의 메인보드 등에 실장될 수 있다.
인터포저 구조체(200)는 회로 기판(100)의 상면 상에 배치될 수 있다. 인터포저 구조체(200)는 예를 들어, 실리콘 인터포저일 수 있으나, 이에 제한되는 것은 아니다.
인터포저 구조체(200)는 회로 기판(100)의 상면 상에 실장될 수 있다. 예를 들어, 회로 기판(100)과 인터포저 구조체(200) 사이에 제2 접속 부재(250)가 형성될 수 있다. 제2 접속 부재(250)는 제2 기판 패드(104)와 제1 인터포저 패드(202)를 연결할 수 있다. 이에 따라, 회로 기판(100)과 인터포저 구조체(200)는 전기적으로 연결될 수 있다.
몇몇 실시예에서, 회로 기판(100)과 인터포저 구조체(200) 사이에 제1 언더필(260)이 형성될 수 있다. 제1 언더필(260)은 회로 기판(100)과 인터포저 구조체(200) 사이의 공간을 채울 수 있다.
인터포저 구조체(200)는 인터포저(210)와 인터포저(210)의 상면 상에 배치되는 패시베이션막(220), 제2 인터포저 패드(204) 및 응력완화 패드(205)를 포함할 수 있다. 응력완화 패드(205)는 제2 인터포저 패드(204)와 패시베이션막(220) 사이에 배치될 수 있다. 응력완화 패드(205)는 패시베이션막(220)의 열응력을 완화시킬 수 있다.
제1 반도체 칩(310)은 인터포저 구조체(200)의 상면 상에 배치될 수 있다. 제1 반도체 칩(310)은 로직 반도체 칩일 수 있다. 예를 들어, 제1 반도체 칩(310)은 CPU(Central Processing Unit), GPU(Graphic Processing Unit), FPGA(Field-Programmable Gate Array), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러, ASIC(Application-Specific IC) 등의 어플리케이션 프로세서(AP: Application Processor)일 수 있으나, 이에 제한되는 것은 아니다.
제1 반도체 칩(310)은 제3 칩 패드(302) 및 제3 칩 패드(304)를 포함할 수 있다. 제3 칩 패드(302) 및 제4 칩 패드(304)는 각각 제1 반도체 칩(310)을 다른 구성 요소들과 전기적으로 연결하는데 이용될 수 있다. 예를 들어, 제3 칩 패드(302)는 제1 반도체 칩(310)의 하면으로부터 노출될 수 있다. 제4 칩 패드(304)는 제1 반도체 칩(310)의 상면으로부터 노출될 수 있다.
제3 칩 패드(302) 및 제4 칩 패드(304)는 각각 예를 들어, 구리(Cu) 또는 알루미늄(Al) 등의 금속 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 인터포저 구조체(200)와 제1 반도체 칩(310) 사이에 제5 접속 부재(351)가 형성될 수 있다. 제5 접속 부재(351)는 제2 인터포저 패드(204)와 제3 칩 패드(302)를 연결할 수 있다. 이에 따라, 인터포저 구조체(200)와 제1 반도체 칩(310)은 전기적으로 연결될 수 있다.
제5 접속 부재(351)는 저융점 금속, 예를 들어 주석(Sn) 및 주석(Sn) 합금 등을 포함하는 솔더 범프일 수 있으나, 이에 제한되는 것은 아니다. 제5 접속 부재(351)는 랜드(land), 볼(ball), 핀(pin), 필라(pillar) 등 다양한 형상을 가질 수 있다. 제5 접속 부재(351)는 UBM(Under Bump Metallurgy)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 인터포저 구조체(200)와 제1 반도체 칩(310) 사이에 제4 언더필(361)이 형성될 수 있다. 제4 언더필(361)은 인터포저 구조체(200)와 제1 반도체 칩(310) 사이의 공간을 채울 수 있다. 제4 언더필(361)은 제5 접속 부재(351)를 덮을 수 있다. 제4 언더필(361)은 인터포저 구조체(200) 상에 제1 반도체 칩(310)을 고정시킴으로써 제1 반도체 칩(310)의 깨짐 등을 방지할 수 있다. 제4 언더필(361)은 예를 들어, EMC와 같은 절연성 고분자 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제2 반도체 칩(320)은 제1 반도체 칩(310)의 상면 상에 배치될 수 있다. 제2 반도체 칩(320)은 제2_1 반도체 칩(321) 및 제2_2 반도체 칩(323)을 포함할 수 있다. 제2_1 반도체 칩(321)은 제1 반도체 칩(310)의 상면 상에 실장될 수 있다. 제2_2 반도체 칩(323)은 제2_1 반도체 칩(321)의 상면 상에 실장될 수 있다.
제2_1 반도체 칩(321) 및 제2_2 반도체 칩(323)은 각각 메모리 반도체 칩일 수 있다. 예를 들어, 제2_1 반도체 칩(321) 및 제2_2 반도체 칩(323)은 각각 DRAM(dynamic random access memory) 또는 SRAM(static random access memory) 등과 같은 휘발성 메모리일 수도 있고, 또는 플래시 메모리(Flash Memory), PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(ResistiveRandom Access Memory)과 같은 등과 같은 비휘발성 메모리일 수도 있다.
제2_1 반도체 칩(321)은 제5 칩 패드(306) 및 제6 칩 패드(308)을 포함할 수 있다. 제5 칩 패드(306) 및 제6 칩 패드(308)는 각각 제2_1 반도체 칩(321)을 다른 구성 요소들과 전기적으로 연결하는데 이용될 수 있다. 예를 들어, 제5 칩 패드(306)는 제2_1 반도체 칩(321)의 하면으로부터 노출될 수 있다. 제6 칩 패드(308)는 제2_1 반도체 칩(321)의 상면으로부터 노출될 수 있다.
제5 칩 패드(306) 및 제6 칩 패드(308)는 각각 예를 들어, 구리(Cu) 또는 알루미늄(Al) 등의 금속 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 반도체 칩(310)과 제2_1 반도체 칩(321) 사이에 제6 접속 부재(353)가 형성될 수 있다. 제6 접속 부재(353)는 제4 칩 패드(304)와 제5 칩 패드(306)를 연결할 수 있다. 이에 따라, 제1 반도체 칩(310)과 제2_1 반도체 칩(321)은 전기적으로 연결될 수 있다.
제6 접속 부재(353)는 저융점 금속, 예를 들어 주석(Sn) 및 주석(Sn) 합금 등을 포함하는 솔더 범프일 수 있으나, 이에 제한되는 것은 아니다. 제6 접속 부재(353)는 랜드(land), 볼(ball), 핀(pin), 필라(pillar) 등 다양한 형상을 가질 수 있다. 제6 접속 부재(353)는 UBM(Under Bump Metallurgy)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 반도체 칩(310)과 제2_1 반도체 칩(321) 사이에 제5 언더필(363)이 형성될 수 있다. 제5 언더필(363)은 제1 반도체 칩(310)과 제2_1 반도체 칩(321) 사이의 공간을 채울 수 있다. 제5 언더필(363)은 제6 접속 부재(353)를 덮을 수 있다. 제5 언더필(363)은 제1 반도체 칩(310) 상에 제2_1 반도체 칩(321)을 고정시킴으로써 제2_1 반도체 칩(321)의 깨짐 등을 방지할 수 있다. 제5 언더필(363)은 예를 들어, EMC와 같은 절연성 고분자 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제2_2 반도체 칩(323)은 제7 칩 패드(309)를 포함할 수 있다. 제7 칩 패드(309)는 제2_2 반도체 칩(323)을 다른 구성 요소들과 전기적으로 연결하는데 이용될 수 있다. 예를 들어, 제7 칩 패드(309)는 제2_2 반도체 칩(323)의 하면으로부터 노출될 수 있다. 제7 칩 패드(309)는 구리(Cu) 또는 알루미늄(Al) 등의 금속 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제2_1 반도체 칩(321)과 제2_2 반도체 칩(323) 사이에 제7 접속 부재(355)가 형성될 수 있다. 제7 접속 부재(355)는 제6 칩 패드(308)와 제7 칩 패드(309)를 연결할 수 있다. 이에 따라, 제2_1 반도체 칩(321)과 제2_2 반도체 칩(323)은 전기적으로 연결될 수 있다.
제7 접속 부재(355)는 저융점 금속, 예를 들어 주석(Sn) 및 주석(Sn) 합금 등을 포함하는 솔더 범프일 수 있으나, 이에 제한되는 것은 아니다. 제7 접속 부재(355)는 랜드(land), 볼(ball), 핀(pin), 필라(pillar) 등 다양한 형상을 가질 수 있다. 제7 접속 부재(355)는 UBM(Under Bump Metallurgy)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제2_1 반도체 칩(321)과 제2_2 반도체 칩(323) 사이에 제6 언더필(365)이 형성될 수 있다. 제6 언더필(365)은 제2_1 반도체 칩(321)과 제2_2 반도체 칩(323) 사이의 공간을 채울 수 있다. 제6 언더필(365)은 제7 접속 부재(355)를 덮을 수 있다. 제6 언더필(365)은 제2_1 반도체 칩(321) 상에 제2_2 반도체 칩(323)을 고정시킴으로써 제2_2 반도체 칩(323)의 깨짐 등을 방지할 수 있다. 제6 언더필(365)은 예를 들어, EMC와 같은 절연성 고분자 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 제1 디바이스 20: 제2 디바이스
13C: 센터 패드 13E: 에지 패드
100: 회로 기판 200: 인터포저 구조체
210: 인터포저 220: 패시베이션막
204: 제2 인터포저 패드 205: 응력완화 패드

Claims (10)

  1. 서로 전기적으로 연결된 제1 디바이스와 제2 디바이스를 포함하고,
    상기 제1 디바이스는 기판과, 상기 기판의 상면 상에 형성된 제1 패드와, 상기 기판의 상면 상에 형성되고, 상기 제1 패드를 둘러싸도록 형성된 패시베이션막을 포함하고,
    상기 제2 디바이스는 상기 제1 패드와 마주보도록 배치된 제2 패드를 포함하고,
    상기 제1 패드는 제1 모듈러스(modulus)를 갖는 센터 패드와, 상기 제1 모듈러스보다 작은 제2 모듈러스를 갖고, 상기 센터 패드를 둘러싸도록 형성되며 상기 패시베이션막과 직접 접촉하는 에지 패드를 포함하는, 반도체 패키지.
  2. 제 1항에 있어서,
    상기 에지 패드의 폭은 1㎛ 이상 10㎛ 이하인, 반도체 패키지.
  3. 제 1항에 있어서,
    상기 센터 패드의 상면과 상기 에지 패드의 상면은 동일 평면에 위치하는, 반도체 패키지.
  4. 제 1항에 있어서,
    상기 센터 패드는 도전 물질을 포함하고,
    상기 에지 패드는 절연 물질을 포함하는, 반도체 패키지.
  5. 제 1항에 있어서,
    평면적 관점에서, 상기 에지 패드는 상기 센터 패드와 접촉하는 내측면과, 상기 내측면과 대향되는 외측면을 포함하고,
    상기 외측면의 형상은 원형, 사각형, 삼각형 및 육각형 중 적어도 하나를 포함하는, 반도체 패키지.
  6. 제 1항에 있어서,
    단면적 관점에서, 상기 에지 패드는 상기 센터 패드의 일측 및 타측에 배치되는 제1 에지 패드 및 제2 에지 패드를 포함하고,
    상기 제1 에지 패드의 폭과 상기 제2 에지 패드의 폭은 서로 다른, 반도체 패키지.
  7. 인터포저 구조체; 및
    상기 인터포저 구조체 상에 실장되고, 상기 인터포저 구조체와 전기적으로 연결된 반도체 칩을 포함하고,
    상기 인터포저 구조체는,
    인터포저,
    상기 인터포저의 상면과 접촉된 패시베이션막,
    상기 패시베이션막을 관통하고, 상기 인터포저 내의 재배선층과 연결된 인터포저 패드, 및
    상기 패시베이션막을 관통하고, 상기 인터포저 패드를 감싸는 응력완화 패드를 포함하고,
    상기 인터포저 패드의 상면은 상기 응력완화 패드의 상면과 동일 평면에 위치하는, 반도체 패키지.
  8. 제 7항에 있어서,
    상기 응력완화 패드의 폭은 1㎛ 이상 10㎛ 이하인, 반도체 패키지.
  9. 제 7항에 있어서,
    평면적 관점에서, 상기 응력완화 패드는 상기 인터포저 패드와 접촉하는 내측면과, 상기 내측면과 대향되는 외측면을 포함하고,
    상기 외측면의 형상은 원형, 사각형, 삼각형, 및 육각형 중 적어도 하나를 포함하는, 반도체 패키지.
  10. 회로 기판;
    상기 회로 기판 상의 인터포저 구조체; 및
    상기 인터포저 구조체 상에 실장되고, 상기 인터포저 구조체와 전기적으로 연결되는, 로직 반도체 칩 및 메모리 반도체 칩을 포함하고,
    상기 인터포저 구조체는,
    인터포저와,
    상기 인터포저의 상면 상에 배치되고, 도전 물질을 포함하는 인터포저 패드와,
    상기 인터포저의 상면 상에 배치되고, 상기 인터포저 패드의 주변을 둘러싸고, 절연 물질을 포함하는 응력완화 패드와,
    상기 인터포저의 상면 상에, 상기 응력완화 패드의 주변을 둘러싸는 패시베이션막을 포함하고,
    상기 응력완화 패드의 폭은 1㎛ 이상 10㎛ 이하인, 반도체 패키지.
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