KR20230013704A - 이미지 센서 - Google Patents

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KR20230013704A
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epitaxial
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김상훈
전진주
정희근
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삼성전자주식회사
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Abstract

이미지 센서를 제공한다. 이 이미지 센서는 상기 과제를 달성하기 위한 본 발명의 실시예들에 따른 이미지 센서는, 서로 반대되는 제1 면과 제2 면을 포함하는 기판, 상기 기판은 상기 제2면으로부터 차례로 적층된 단결정층, 제1에피택시얼층 및 제2에피택시얼층을 포함하고, 상기 단결정층과 상기 제2에피택시얼층에는 제1도전형의 제1 불순물들이 도핑되고, 상기 제1에피택시얼층에는 상기 제1도전형과 반대되는 제2 도전형의 제2 불순물들이 도핑되고; 상기 제1면으로부터 적어도 상기 제2에피택시얼층과 상기 제1에피택시얼층을 관통하며 상기 기판을 복수개의 화소들로 분리하는 화소 분리부; 및 상기 제1면으로부터 상기 제2에피택시얼층을 관통하는 전송 게이트 전극을 포함하되, 상기 단결정층에 도핑된 상기 제1 불순물들의 제1 농도는 상기 제2에피택시얼층에 도핑된 상기 제1 불순물들의 제2 농도보다 크다.

Description

이미지 센서{Image sensor}
본 발명은 이미지 센서에 관한 것이다.
이미지 센서는 광학 영상(Optical image)을 전기신호로 변환하는 반도체 소자이다. 상기 이미지 센서는 CCD(Charge coupled device) 형 및 CMOS(Complementary metal oxide semiconductor) 형으로 분류될 수 있다. 상기 CMOS 형 이미지 센서는 CIS(CMOS image sensor)라고 약칭된다. 상기 CIS는 2차원적으로 배열된 복수개의 화소들을 구비한다. 상기 화소들의 각각은 포토 다이오드(photodiode, PD)를 포함한다. 상기 포토다이오드는 입사되는 광을 전기 신호로 변환해주는 역할을 한다.
본 발명이 해결하고자 하는 과제는 선명한 화질을 구현할 수 있는 이미지 센서를 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 실시예들에 따른 이미지 센서는, 서로 반대되는 제1 면과 제2 면을 포함하는 기판, 상기 기판은 상기 제2면으로부터 차례로 적층된 단결정층, 제1에피택시얼층 및 제2에피택시얼층을 포함하고, 상기 단결정층과 상기 제2에피택시얼층에는 제1도전형의 제1 불순물들이 도핑되고, 상기 제1에피택시얼층에는 상기 제1도전형과 반대되는 제2 도전형의 제2 불순물들이 도핑되고; 상기 제1면으로부터 적어도 상기 제2에피택시얼층과 상기 제1에피택시얼층을 관통하며 상기 기판을 복수개의 화소들로 분리하는 화소 분리부; 및 상기 제1면으로부터 상기 제2에피택시얼층을 관통하는 전송 게이트 전극을 포함하되, 상기 단결정층에 도핑된 상기 제1 불순물들의 제1 농도는 상기 제2에피택시얼층에 도핑된 상기 제1 불순물들의 제2 농도보다 크다.
본 발명의 일 양태에 따른 이미지 센서는, 서로 반대되는 제1 면과 제2 면을 포함하는 기판, 상기 기판은 상기 제2면으로부터 차례로 적층된 단결정층, 제1에피택시얼층 및 제2에피택시얼층을 포함하고, 상기 단결정층과 상기 제2에피택시얼층에는 제1도전형의 제1 불순물들이 도핑되고, 상기 제1에피택시얼층에는 상기 제1도전형과 반대되는 제2 도전형의 제2 불순물들이 도핑되고; 상기 제1면으로부터 적어도 상기 제2에피택시얼층과 상기 제1에피택시얼층을 관통하며 상기 기판을 복수개의 화소들로 분리하는 화소 분리부, 상기 화소분리부는 상기 제2에피택시얼층과 상기 제1에피택시얼층을 관통하는 분리 도전 패턴, 및 상기 분리도전 패턴과 상기 기판 사이에 개재되는 분리 절연막을 포함하고; 상기 제1면으로부터 상기 제2에피택시얼층을 관통하는 전송 게이트 전극; 상기 전송 게이트 전극 옆에 상기 제2에피택시얼층 내에 배치되는 부유 확산 영역; 상기 제1면을 덮는 층간절연막; 상기 제2면을 덮는 반사방지막; 상기 반사방지막 상의 컬러필터; 및 상기 컬러 필터 상의 마이크로 렌즈층을 포함하되, 상기 단결정층은 100Å~1000Å의 두께를 가지고, 상기 분리 절연막은 상기 단결정층과 상기 분리 도전 패턴 사이에 개재된다.
본 발명의 다른 양태에 따른 이미지 센서는, 서로 반대되는 제1 면과 제2 면을 포함하는 기판, 상기 기판은 화소 어레이 영역과 연결 영역을 포함하고, 상기 기판은 상기 제2면으로부터 차례로 적층된 제1에피택시얼층 및 제1에피택시얼층을 포함하고, 상기 제1에피택시얼층에는 제1도전형의 제1 불순물들이 도핑되고, 상기 제1에피택시얼층에는 상기 제1도전형과 반대되는 제2 도전형의 제2 불순물들이 도핑되고; 상기 제1면으로부터 적어도 상기 제1에피택시얼층과 상기 제1에피택시얼층을 관통하며 상기 화소 어레이 영역에서 상기 기판을 복수개의 화소들로 분리하며, 상기 연결 영역으로 연장되는 화소 분리부, 상기 화소 분리부는 상기 제1에피택시얼층과 상기 제1에피택시얼층을 관통하는 분리 도전 패턴, 그리고 상기 분리 도전 패턴과 상기 기판 사이에 개재되는 분리 절연막을 포함하고; 상기 제1면으로부터 상기 제1에피택시얼층을 관통하는 전송 게이트 전극; 상기 연결 영역에서 상기 제1에피택시얼층을 일부 관통하여 상기 분리 도전 패턴과 접하는 콘택 플러그; 및 상기 콘택 플러그와 상기 제1에피택시얼층 사이에 개재되는 콘택 절연막을 포함한다.
본 발명에 따른 이미지 센서는 광전변환부 기능을 하는 제1에피택시얼층이 선택적 에피택시얼 성장 공정과 인시튜 도핑에 의해 형성될 수 있다. 이로써 공정 난이도가 감소되며 고가의 이온주입 공정 장비를 필요로 하지 않는다. 또한 광전변환부 기능을 하는 제1에피택시얼층이 균일한 농도로 깊은 영역 내에도 형성될 수 있기에, FWC(Full Well Capacity)가 증가될 수 있으며, 선명한 화질을 구현할 수 있다.
또한 본 발명에 따른 이미지 센서에서는 P형 불순물이 고농도로 도핑된 단결정층이 고정 전하막, 정공 축적층, 또는 접지층으로써 기능을 하여 선명한 화질을 구현할 수 있다.
도 1은 본 발명의 실시예들에 따른 이미지 센서를 설명하기 위한 블록도이다.
도 2는 본 발명의 실시예들에 따른 이미지 센서의 액티브 픽셀 센서 어레이의 회로도이다.
도 3은 본 발명의 실시예들에 따른 반도체 장치의 평면도이다.
도 4a는 본 발명의 실시예들에 따라 도 3을 I-I’선으로 자른 단면도이다.
도 4b는 본 발명의 실시예들에 따라 도 3을 II-II’선으로 자른 단면도이다.
도 5a 내지 도 5g는 도 4a의 단면을 가지는 이미지 센서의 제조 방법을 순차적으로 나타내는 단면도들이다.
도 6은 본 발명의 실시예들에 따라 도 3을 I-I’선으로 자른 단면도이다.
도 7은 본 발명의 실시예들에 따라 도 3을 I-I’선으로 자른 단면도이다.
도 8은 본 발명의 실시예들에 따른 이미지 센서의 단면도이다.
도 9는 본 발명의 실시예들에 따른 이미지 센서의 단면도이다.
도 10은 본 발명의 실시예들에 따른 이미지 센서의 단면도이다.
도 11은 본 발명의 실시예들에 따른 이미지 센서의 단면도이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예들에 따른 이미지 센서를 설명하기 위한 블록도이다.
도 1을 참조하면, 이미지 센서는 액티브 픽셀 센서 어레이(Active Pixel Sensor array; 1001), 행 디코더(row decoder; 1002), 행 드라이버(row driver; 1003), 열 디코더(column decoder; 1004), 타이밍 발생기(timing generator; 1005), 상관 이중 샘플러(CDS: Correlated Double Sampler; 1006), 아날로그 디지털 컨버터(ADC: Analog to Digital Converter; 1007) 및 입출력 버퍼(I/O buffer; 1008)를 포함할 수 있다.
액티브 픽셀 센서 어레이(1001)는 2차원적으로 배열된 복수의 단위 픽셀들을 포함하며, 광 신호를 전기적 신호로 변환할 수 있다. 액티브 픽셀 센서 어레이(1001)는 행 드라이버(1003)로부터 픽셀 선택 신호, 리셋 신호 및 전하 전송 신호와 같은 복수의 구동 신호들에 의해 구동될 수 있다. 또한, 변환된 전기적 신호는 상관 이중 샘플러(1006)에 제공될 수 있다.
행 드라이버(1003)는, 행 디코더(1002)에서 디코딩된 결과에 따라 다수의 단위 픽셀들을 구동하기 위한 다수의 구동 신호들을 액티브 픽셀 센서 어레이(1001)로 제공할 수 있다. 단위 픽셀들이 행렬 형태로 배열된 경우에는 각 행별로 구동 신호들이 제공될 수 있다.
타이밍 발생기(1005)는 행 디코더(1002) 및 열 디코더(1004)에 타이밍(timing) 신호 및 제어 신호를 제공할 수 있다.
상관 이중 샘플러(CDS; 1006)는 액티브 픽셀 센서 어레이(1001)에서 생성된 전기 신호를 수신하여 유지(hold) 및 샘플링할 수 있다. 상관 이중 샘플러(1006)는 특정한 잡음 레벨(noise level)과 전기적 신호에 의한 신호 레벨을 이중으로 샘플링하여, 잡음 레벨과 신호 레벨의 차이에 해당하는 차이 레벨을 출력할 수 있다.
아날로그 디지털 컨버터(ADC; 1007)는 상관 이중 샘플러(1006)에서 출력된 차이 레벨에 해당하는 아날로그 신호를 디지털 신호로 변환하여 출력할 수 있다.
입출력 버퍼(1008)는 디지털 신호를 래치(latch)하고, 래치된 신호는 열 디코더(1004)에서의 디코딩 결과에 따라 순차적으로 영상 신호 처리부(도면 미도시)로 디지털 신호를 출력할 수 있다.
도 2는 본 발명의 실시예들에 따른 이미지 센서의 액티브 픽셀 센서 어레이의 회로도이다.
도 1 및 도 2를 참조하면, 센서 어레이(1001)는 복수의 단위 픽셀 영역들(PX)을 포함하며, 단위 픽셀 영역들(PX)은 매트릭스 형태로 배열될 수 있다. 각각의 단위 픽셀 영역들(PX)은 전송 트랜지스터(TX)와 로직 트랜지스터들(RX, SX, DX)을 포함할 수 있다. 로직 트랜지스터들은 리셋 트랜지스터(RX), 선택 트랜지스터(SX), 및 소스 팔로워 트랜지스터(DX)를 포함할 수 있다. 전송 트랜지스터(TX)는 전송 게이트(TG)를 포함할 수 있다. 각각의 단위 픽셀 영역들(PX)은 광전 변환 소자(PD) 및 부유 확산 영역(FD)를 더 포함할 수 있다.
광전 변환 소자(PD)는 외부에서 입사된 빛의 양에 비례하여 광전하들을 생성 및 축적할 수 있다. 광전 변환 소자(PD)는 포토 다이오드, 포토 트랜지스터, 포토 게이트, 핀드 포토 다이오드 및 이들의 조합을 포함할 수 있다. 전송 트랜지스터(TX)는 광전 변환 소자(PD)에서 생성된 전하를 부유 확산 영역(FD)으로 전송할 수 있다. 부유 확산 영역(FD)은 광전 변환 소자(PD)에서 생성된 전하를 전송 받아 누적적으로 저장할 수 있다. 부유 확산 영역(FD)에 축적된 광전하들의 양에 따라 소스 팔로워 트랜지스터(DX)가 제어될 수 있다.
리셋 트랜지스터(RX)는 부유 확산 영역(FD)에 축적된 전하들을 주기적으로 리셋시킬 수 있다. 리셋 트랜지스터(RX)의 드레인 전극은 부유 확산 영역(FD)과 연결되며 소스 전극은 전원 전압(VDD)에 연결될 수 있다. 리셋 트랜지스터(RX)가 턴 온(turn-on)되면, 리셋 트랜지스터(RX)의 소스 전극과 연결된 전원 전압(VDD)이 부유 확산 영역(FD)으로 인가될 수 있다. 따라서, 리셋 트랜지스터(RX)가 턴 온되면, 부유 확산 영역(FD)에 축적된 전하들이 배출되어 부유 확산 영역(FD)이 리셋될 수 있다.
소스 팔로워 트랜지스터(DX)는 소스 팔로워 버퍼 증폭기(source follower buffer amplifier) 역할을 할 수 있다. 소스 팔로워 트랜지스터(DX)는 부유 확산 영역(FD)에서의 전위 변화를 증폭하고, 이를 출력 라인(Vout)으로 출력할 수 있다.
선택 트랜지스터(SX)는 행 단위로 읽어낼 단위 픽셀 영역들(PX)을 선택할 수 있다. 선택 트랜지스터(SX)가 턴 온될 때, 전원 전압(VDD)이 소스 팔로워 트랜지스터(DX)의 드레인 전극으로 인가될 수 있다.
도 3은 본 발명의 실시예들에 따른 반도체 장치의 평면도이다. 도 4a는 본 발명의 실시예들에 따라 도 3을 I-I'선으로 자른 단면도이다. 도 4b는 본 발명의 실시예들에 따라 도 3을 II-II'선으로 자른 단면도이다.
도 3, 도 4a 및 도 4b를 참조하면, 본 예에 따른 이미지 센서(500)는 제 1 기판(10)을 포함한다. 제 1 기판(10)은 서로 반대되는 제1면(10a)과 제2면(10b)을 포함할 수 있다. 제 1 기판(10)은 복수개의 단위 화소들(UP)을 포함하는 화소 어레이 영역(APS), 그리고 이의 외곽에 위치하는 제1 연결 영역(CNR1) 및 제2 연결 영역(CNR2)을 포함할 수 있다.
상기 제1 기판(10)은 상기 제2면(10b)으로부터 상기 제1면(10a)으로 적층된 단결정층(1g), 제1에피택시얼층(3) 및 제2에피택시얼층(5)을 포함할 수 있다. 구체적인 예에 있어서, 단결정층(1g), 제1에피택시얼층(3) 및 제2에피택시얼층(5)은 각각 모두 실리콘 단결정 층일 수 있다. 이로써 단결정층(1g)은 '제1 단결정층', 제1에피택시얼층(3)은 '제2 단결정층', 그리고 제2에피택시얼층(5)은 '제3 단결정층'으로도 명명될 수 있다.
도 4a에서 상기 제1 면(10a)은 상기 제2에피택시얼층(5)의 하부면에 해당할 수 있고 상기 제2면(10b)은 상기 단결정층(1g)의 상부면에 해당할 수 있다. 상기 단결정층(1g)은 제2 두께(T2)를 가질 수 있다. 상기 제2 두께(T2)는 바람직하게는 100Å~1000Å일 수 있다.
상기 단결정층(1g)과 상기 제2에피택시얼층(5)에는 제1 도전형의 제1 불순물들이 도핑될 수 있다. 상기 제1에피택시얼층(3)에는 상기 제1 도전형과 반대되는 제2 도전형의 제2 불순물들이 도핑될 수 있다. 상기 단결정층(1g)에 도핑된 상기 제1 불순물들의 제1 농도는 상기 제2에피택시얼층(5)에 도핑된 상기 제1 불순물들의 제2 농도보다 클 수 있다. 바람직하게는 상기 제1 농도는 상기 제2 농도의 10~10000배 일 수 있다. 구체적 일 예에 있어서, 상기 제1 도전형은 P형일 수 있고, 상기 제1 불순물들은 붕소(B)일 수 있다. 또한 상기 제2 도전형은 N형일 수 있고, 상기 제2 불순물은 인(P)일 수 있다.
상기 제1 기판(10)의 화소 어레이 영역(APS)에는 화소분리부(31)가 배치되어 복수개의 단위 화소들(UP)을 분리시킬 수 있다. 화소분리부(31)는 인접하는 단위 화소들(UP) 간의 크로스 토크를 방지하는 역할을 할 수 있다. 상기 화소 분리부(31)는 상기 제1면(10a)으로부터 상기 제2에피택시얼층(5)과 상기 제1에피택시얼층(3)을 관통하여 상기 단결정층(1g)과 접할 수 있다.
상기 화소 어레이 영역(APS)에서 상기 제1에피택시얼층(3)은 상기 화소분리부(31)에 의해 제1에피택시얼 패턴들(3p)로 분리될 수 있다. 상기 화소 어레이 영역(APS)에서 상기 제2에피택시얼층(5)은 상기 화소분리부(31)에 의해 제2에피택시얼 패턴들(5p)로 분리될 수 있다. 단위 화소들(UP)에서 상기 제1에피택시얼 패턴들(3p)은 각각 인접하는 단결정층(1g) 및/또는 제2에피택시얼 패턴들(5p)와 PN접합을 이루어 도 2의 포토다이오드(PD)를 제공할 수 있다. 광전 변환부 역할을 할 수 있다. 단위 화소들(UP)에서 제2에피택시얼 패턴들(5p)은 웰 영역으로서 기능할 수 있다. 상기 제1에피택시얼 패턴들(3p)은 '제1에피택시얼층'으로도 명명될 수 있다. 상기 제2에피택시얼 패턴들(5p)은 '제2에피택시얼층'으로도 명명될 수 있다.
상기 화소분리부(31)는 제1에피택시얼 패턴들(3p)과 직접 접할 수 있다. 상기 화소분리부(31)는 제1면(10a)으로부터 제2면(10b)으로 갈수록 폭이 좁아질 수 있다.
상기 화소 분리부(31)는 분리 도전 패턴(27), 분리 절연막(21) 및 매립 절연 패턴(29)을 포함할 수 있다. 상기 분리 도전 패턴(27)은 상기 제2에피택시얼층(5)과 상기 제1에피택시얼층(3)을 관통할 수 있다. 상기 분리 절연막(21)은 상기 분리 도전 패턴(27)과 상기 제1 기판(10) 사이에 개재될 수 있다. 상기 분리 절연막(21)은 상기 분리 도전 패턴(27)과 상기 단결정층(1g) 사이에 개재될 수 있다. 상기 매립 절연 패턴(29)은 상기 제1면(10a)과 상기 분리 도전 패턴(27) 사이에 개재될 수 있다. 상기 분리 도전 패턴(27)은 예를 들면 불순물이 도핑된 폴리실리콘 및/또는 금속을 포함할 수 있다. 상기 분리 절연막(21)와 상기 매립 절연 패턴(29)은 각각 예를 들면 실리콘 산화물을 포함할 수 있다. 상기 화소 분리부(31)는 상기 제1 에피택시얼 패턴(3p)과 접할 수 있다.
상기 기판(10)의 제1 면(10a)에 인접하여 소자분리 패턴(17a)이 배치될 수 있으며 상기 화소 어레이 영역(APS)의 각각의 단위 화소(UP)에서 활성 영역들(ACT1, ACT2)을 정의할 수 있다. 소자분리 패턴(17a)은 예를 들어 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 중 적어도 하나의 단일막 또는 다중막 구조를 포함할 수 있다. 상기 활성 영역들(ACT1, ACT2)은 전송 게이트 전극(TG)이 배치되는 제1 활성 영역(ACT1)과 회로 게이트 전극(GE)이 배치되는 제2 활성 영역(ACT2)을 포함할 수 있다.
전송 게이트 전극(TG)은 도 2의 전송 트랜지스터(TX)의 게이트에 해당할 수 있다. 상기 회로 게이트 전극(GE)은 도 2의 상기 리셋 트랜지스터(RX)의 리셋 게이트(RG), 상기 소스 팔로워 트랜지스터(DX)의 소스 팔로워 게이트, 또는 상기 선택 트랜지스터(SX)의 선택 게이트 중 하나에 해당할 수 있다. 서로 인접하는 복수개의 단위 화소들(UP)은 상기 리셋 트랜지스터(RX)의 리셋 게이트(RG), 상기 소스 팔로워 트랜지스터(DX)의 소스 팔로워 게이트, 또는 상기 선택 트랜지스터(SX)의 선택 게이트 중 적어도 하나를 서로 공유하여 전하를 전송할 수 있다.
전송 게이트 전극(TG)의 일부는 상기 제2에피택시얼 패턴(5p)을 관통할 수 있다. 전송 게이트 전극(TG)의 다른 일부는 상기 제1면(10a) 밖으로 돌출되며 상기 제1면(10a)을 덮을 수 있다. 상기 전송 게이트 전극(TG)은 'Vertical type gate'일 수 있다. 상기 제1 활성 영역(ACT1)에서 상기 전송 게이트 전극(TG) 옆에 부유 확산 영역(FD)이 배치될 수 있다. 부유 확산 영역(FD)은 상기 제2에피택시얼 패턴(5p) 내에 배치될 수 있다. 상기 부유 확산 영역(FD)에는 예를 들면 상기 제 2 도전형의 불순물이 도핑될 수 있다.
상기 회로 게이트 전극(GE)은 상기 제2에피택시얼 패턴(5p) 안으로 삽입되지 않을 수 있다. 상기 회로 게이트 전극(GE)은 상기 제1면(10a) 상에 위치하며 'Planar type gate'일 수 있다. 상기 제2 활성 영역(ACT2)에서 상기 회로 게이트 전극(GE)의 양측에는 소스/드레인 영역들(SD)이 배치될 수 있다. 소스/드레인 영역들(SD)에는 예를 들면 상기 제 2 도전형의 불순물이 도핑될 수 있다. 상기 전송 게이트 전극(TG)와 상기 제2에피택시얼 패턴(5p) 사이 그리고 상기 회로 게이트 전극(GE)과 상기 제2에피택시얼 패턴(5p) 사이에는 게이트 절연막(GI)이 개재될 수 있다. 상기 게이트 절연막(GI)은 예를 들면 실리콘 산화물, 및/또는 실리콘 질화물을 포함할 수 있다.
상기 제1면(10a) 상에는 층간절연막(40)으로 덮일 수 있다. 상기 층간절연막(40)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, SiCN, TEOS 및 다공성 절연물 중 선택되는 적어도 하나의 다중막 구조를 포함할 수 있다. 상기 층간절연막(40) 내에는 다층의 배선들(42)이 배치될 수 있다. 층간절연막(40)은 제1 보호막(44)으로 덮일 수 있다. 예를 들면 상기 보호막(44)은 실리콘 산화물을 포함할 수 있다.
상기 단결정층(1g)은 상기 제1 및 제2 연결 영역들(CNR1, CNR2)로도 연장될 수 있다. 상기 화소 분리부(31)는 상기 제1 연결 영역(CNR1)으로 연장될 수 있다. 상기 단결정층(1g)은 반사방지막(46)으로 덮일 수 있다. 상기 단결정층(1g)은 반사방지막(46)과 접할 수 있다. 상기 반사방지막(46)은 예를 들면 실리콘 산화물을 포함할 수 있다. 도시하지는 않았지만, 상기 반사방지막(46) 상에 평탄화막이 추가적으로 배치될 수도 있다.
상기 화소 어레이 영역(APS)에서 상기 반사방지막(46) 상에 차광 그리드 패턴(56g)과 저굴절 패턴(64)이 배치될 수 있다. 상기 차광 그리드 패턴(56g)과 상기 저굴절 패턴(64)은 각각 상기 화소 분리부(31)과 중첩될 수 있으며, 평면적으로 그물 형태를 이룰 수 있다. 상기 차광 그리드 패턴(56g)은 예를 들면 티타늄이나 텅스텐과 같은 금속을 포함할 수 있다. 상기 반사방지막(46)과 상기 저굴절 패턴(64)은 제2 보호막(60)으로 콘포말하게 덮일 수 있다. 제2 보호막(60)은 실리콘 산화물, 실리콘 질화물, 알루미늄 산화물, 하프늄 산화물 중 적어도 하나의 단일막 또는 다중막 구조를 포함할 수 있다.
상기 저굴절 패턴(64)은 유기물질을 포함할 수 있다. 상기 저굴절 패턴(64)은 칼라 필터들(CF1, CF2)보다 작은 굴절률을 가질 수 있다. 예를 들면 상기 저굴절 패턴(64)은 약 1.3 이하의 굴절률을 가질 수 있다. 상기 저굴절 패턴(64)의 측벽은 상기 차광 그리드 패턴(56g)의 측벽과 정렬될 수 있다. 상기 차광 그리드 패턴(56g)과 상기 저굴절 패턴(64)은 인접하는 단위 화소들(UP) 간의 크로스 토크를 방지할 수 있다.
상기 화소 어레이 영역(APS)에서 상기 저굴절 패턴들(64) 사이에 칼라 필터들(CF1, CF2)이 배치될 수 있다. 상기 칼라 필터들(CAF1, CF2)은 각각 청색, 녹색, 적색 중 하나의 색을 가질 수 있다. 상기 칼라 필터들(CAF1, CF2)은 Bayer 패턴, 2x2 형태의 Tetra 패턴, 또는 3x3의 Nona 패턴 형태로 배치될 수 있다. 다른 예로, 상기 칼라 필터들(CAF1, CF2)은 시안(cyan), 마젠타(magenta) 또는 황색(yellow) 등과 같은 다른 컬러를 포함할 수도 있다.
상기 화소 어레이 영역(APS)에서 상기 칼라 ??터들(CF1, CF2) 상에는 마이크로 렌즈 어레이층(ML)이 배치될 수 있다. 상기 마이크로 렌즈 어레이층(ML)은 상기 단위 화소들(UP)과 각각 중첩되는 볼록한 렌즈부들을 포함할 수 있다.
제1 콘택 플러그(CT1)는 상기 제1 연결 영역(CNR1)에서 상기 반사방지막(46), 상기 단결정층(1g) 및 상기 제1 에피택시얼층(3)의 일부를 관통하여 상기 화소 분리부(31)의 분리 도전 패턴(27)과 접할 수 있다. 상기 제1 콘택 플러그(CT1)를 통해 상기 분리 도전 패턴(27)에 음의 바이어스 전압을 인가할 수 있다. 이로써 화이트 스팟이나 암전류 문제를 방지/감소시킬 수 있다.
제1 콘택 플러그(CT1)는 제1 콘택홀(48) 안에 삽입된다. 상기 제1 콘택 플러그(CT1)와 상기 반사방지막(46) 사이, 상기 제1 콘택 플러그(CT1)와 상기 단결정층(1g) 사이, 그리고 상기 제1 콘택 플러그(CT1)와 상기 제1 에피택시얼층(3) 사이에는 제1 콘택 절연막(54)이 개재될 수 있다. 상기 제1 콘택 플러그(CT1)는 제1 베리어 패턴(56a)과 제1 금속 패턴(58a)을 포함할 수 있다. 상기 제1 베리어 패턴(56a)은 상기 제1 콘택 절연막(54)의 측벽과 상기 반사방지막(46)의 상부면을 콘포말하게 덮을 수 있다. 상기 제1 베리어 패턴(56a)은 상기 분리 도전 패턴(27)과 상기 제1 금속 패턴(58a) 사이에 개재될 수 있다. 제1 콘택 플러그(CT1)의 하부면은 상기 반사방지막(46)의 상부면으로부터 제1깊이(DT1)를 가질 수 있다. 상기 제1 콘택 절연막(54)은 예를 들면 실리콘 산화물을 포함할 수 있다. 도시하지는 않았지만, 상기 제1 콘택 플러그(CT1)의 적어도 제1 금속 패턴(58a)은 다른 영역으로 연장되어 TSV(Through Silicon Via)나 BVS(Back Vias stack)에 전기적으로 연결될 수 있다.
상기 제2 연결 영역(CNR2)에서 제2 콘택 플러그(CT2)은 상기 반사방지막(46)을 관통하여 단결정층(1g)과 접할 수 있다. 상기 제2 콘택 플러그(CT2)은 제2 콘택홀(50) 안에 위치할 수 있다. 상기 제2 콘택 플러그(CT2)은 제2 베리어 패턴(56b)과 제2 금속 패턴(58b)을 포함할 수 있다. 상기 제2 콘택 플러그(CT2)의 하부면은 상기 반사방지막(46)의 상부면으로부터 제2 깊이(DT2)을 가질 수 있다. 본 예에 있어서, 상기 제2 깊이(DT2)는 상기 제1 깊이(DT1) 보다 작을 수 있다. 상기 제2 콘택 플러그(CT2)의 적어도 제2 금속 패턴(58b)은 다른 영역으로 연장되어 TSV(Through Silicon Via)나 BVS(Back Vias stack)에 전기적으로 연결될 수 있다.
상기 차광 그리드 패턴(56g), 상기 제1 베리어 패턴(56a) 및 상기 제2 베리어 패턴(56b)은 서로 동일한 제1금속을 포함할 수 있다. 상기 제1 금속은 티타늄 또는 탄탈륨일 수 있다. 상기 제1 금속 패턴(58a) 및 제2 금속 패턴(58b)은 서로 동일한 제2금속을 포함할 수 있다. 상기 제2금속은 상기 제1금속과 다를 수 있다. 상기 제2금속은 예를 들어 알루미늄, 텅스텐 또는 구리일 수 있다.
제2 콘택 플러그(CT2) 및/또는 단결정층(1g)은 접지될 수 있다. 또는 제2 콘택 플러그(CT2)에는 접지 전압이 인가될 수 있다. 단결정층(1g)에도 상기 제2 콘택 플러그(CT2)에 의해 접지 전압이 인가될 수 있다.
상기 이미지 센서(500)는 후면 수광 이미지 센서일 수 있다. 빛은 상기 기판(10)의 제 2 면(10b)을 통해 상기 제 1 기판(10) 속으로 입사될 수 있다. 입사된 빛에 의해 상기 PN접합에서 전자-정공 쌍들이 생성될 수 있다. 이렇게 생성된 전자들은 N형의 상기 제1에피택시얼 패턴(3p)으로 이동될 수 있다. 상기 전송 게이트(TG)에 전압을 인가하면 상기 전자들은 상기 부유 확산 영역(FD)으로 이동될 수 있다.
P형 불순물이 고농도로 도핑된 단결정층(1g)은 고정전하막으로써 기능할 수 있다. 상기 단결정층(1g)은 정공의 축적층으로서 기능할 수 있다. 빛이 입사되어 발생된 정공들의 적어도 일부는 상기 단결정층(1g)으로 이동할 수 있다. 상기 제2 연결 영역(CNR2)에서 상기 단결정층(1g)은 상기 제2 콘택 플러그(CT2)에 연결되며, 상기 단결정층(1g)을 통해 이동한 정공들은 상기 제2 콘택 플러그(CT2)를 통해 배출될 수 있다. 이로써 상기 이미지 센서(500)에 있어서, 암전류나 화이트 스팟을 방지하고 선명한 화질을 구현할 수 있다. 상기 단결정층(1g)은 '고정 전하막', '정공 축적층', 또는 '접지층'으로도 명명될 수 있다.
상기 제1 콘택 플러그(CT1)와 상기 제2 콘택 플러그(CT2)은 상기 제2 보호막(60), 광학 블랙 패턴(CFB) 및 마이크로 렌즈 어레이층(ML)에 의해 순차적으로 덮일 수 있다. 광학 블랙 패턴(CFB)은 예를 들면 청색의 칼라 필터와 동일한 물질을 포함할 수 있다.
도 5a 내지 도 5g는 도 4a의 단면을 가지는 이미지 센서의 제조 방법을 순차적으로 나타내는 단면도들이다.
도 5a를 참조하면, 단결정 기판(1) 상에 SEG(Selective Epitaxial Growth) 공정을 이용하여 제1에피택시얼층(3)과 제2에피택시얼층(5)을 순차적으로 적층한다. 상기 단결정 기판(1)은 예를 들면 실리콘 단결정 기판 또는 SOI(Silicon on Insulator)기판일 수 있다. 상기 단결정 기판(1)에는 예를 들면 P형의 불순물이 고농도로 도핑될 수 있다. 상기 제1에피택시얼층(3)에는 예를 들면 N형의 불순물을 인시튜로 도핑할 수 있다. 상기 제2 에피택시얼층(5)에는 예를 들면 P형의 불순물을 인시튜로 도핑할 수 있다. 이로써 상기 단결정 기판(1), 상기 제1에피택시얼층(3)과 상기 제2에피택시얼층(5)을 포함하는 기판(10)을 형성할 수 있다. 상기 기판(10)은 서로 반대되는 제1 면(10a)과 제2면(10b)을 포함할 수 있다. 상기 기판(10)은 화소 어레이 영역(APS), 제1 연결 영역(CNR1) 및 제2 연결 영역(CNR2)을 포함할 수 있다. 상기 화소 어레이 영역(APS)은 복수개의 단위 화소들(UP)을 포함할 수 있다.
도 3및 도 5b를 참조하면, 상기 기판(10)의 제1면(10a) 상에 제1 마스크 패턴(13)을 형성한다. 상기 제1 마스크 패턴(13)은 도 3의 제1 및 제2 활성 영역들(ACT1, ACT)의 형태를 한정하는 개구부들을 포함할 수 있다. 상기 제1 마스크 패턴(13)을 식각 마스크로 이용하여 제2에피택시얼층(5)을 식각하여 상기 제2에피택시얼층(5)에 얕은 트렌치들(11)을 형성한다.
도 3, 도 5b 및 도 5c를 참조하면, 상기 얕은 트렌치들(11)이 형성된 상기 기판(10)의 제1면(10a) 상에 제2 마스크 패턴(17)을 형성한다. 제2 마스크 패턴(17)은 화소 분리부(31)의 평면 형태를 한정하는 개구부를 가질 수 있다. 상기 제2 마스크 패턴(17)은 상기 제1 마스크 패턴(13)과 식각 선택성을 가지는 물질을 포함할 수 있다. 예를 들어 상기 제1 마스크 패턴(13)은 실리콘 질화물을 포함할 수 있고, 상기 제2 마스크 패턴(17)은 실리콘 산화물을 포함할 수 있다. 상기 제2 마스크 패턴(17)은 상기 제1 마스크 패턴(13)을 덮으면서 상기 얕은 트렌치들(11)의 바닥의 일부를 노출시킬 수 있다. 상기 제2 마스크 패턴(17)을 식각 마스크로 이용하여 상기 기판(10)의 상기 제2 에피택시얼층(5)과 상기 제1 에피택시얼층(3)을 순차적으로 식각하여 상기 단결정 기판(1)을 노출시키는 깊은 트렌치(19)를 형성할 수 있다. 상기 단결정 기판(1)에 도핑된 제1 불순물이 상기 제1 에피택시얼층(3)에 도핑된 제2 불순물과 달라, 상기 단결정 기판(1)은 상기 제1 에피택시얼층(3)과 식각 선택성을 가질 수 있다. 이로써 상기 식각 공정에서 상기 깊은 트렌치(19)를 일정한 깊이로 형성하기가 용이하다. 상기 식각 공정으로 상기 화소 어레이 영역(APS)에서 상기 제2 에피택시얼층(5)과 상기 제1 에피택시얼층(3)는 패터닝되어 각각 제2 에피택시얼 패턴들(5p)과 제1 에피택시얼 패턴들(3p)이 형성될 수 있다.
도 3, 도 5c 및 도 5d를 참조하면, 상기 깊은 트렌치(19)가 형성된 상기 기판(10)의 제1면(10a) 상에 분리 절연막(21)을 콘포말하게 형성하고 도전막을 형성하여 상기 깊은 트렌치(19)를 채운다. 그리고 상기 도전막을 에치 백하여 상기 깊은 트렌치(19) 안에 분리 도전 패턴(27)을 형성한다. 그리고 매립 절연막을 적층하여 상기 깊은 트렌치(19)의 상부를 채운다. CMP(Chemical Mechanical Polishing) 공정을 진행하여 상기 기판(10)의 제1면(10a) 상의 상기 매립 절연막의 일부, 상기 제2 마스크 패턴(17)의 일부 및 상기 제1 마스크 패턴(13)을 제거하고 상기 깊은 트렌치(19) 상부에 매립 절연 패턴(29)을 형성한다. 또한 상기 얕은 트렌치(11) 안에 상기 제2 마스크 패턴(17)의 일부에 해당하는 소자 분리 패턴(17a)을 형성하고 상기 제1면(10a)을 노출시킬 수 있다.
도 3 및 도 5e를 참조하면, 통상의 과정을 진행하여 상기 기판(10)의 제1면(10a)에 전송 게이트 전극(TG), 회로 게이트 전극(GE), 게이트 절연막(GI), 부유 확산 영역(FD), 소스/드레인 영역(SD), 층간절연막(40), 배선들(42) 및 제1 보호막(44)을 형성할 수 있다. 상기 단결정 기판(1)은 제1두께(T1)를 가질 수 있다.
도 5e 및 도 5f를 참조하면, 상기 단결정 기판(1)에 대하여 백 그라인딩 공정을 진행하여 상기 단결정 기판(1)의 제1 두께(T1)를 제2 두께(T2)로 얇게 만들 수 있다. 이로써 단결정층(1g)이 형성될 수 있다. 상기 기판(10)을 뒤집어 상기 제2면(10b)이 위를 향하도록 할 수 있다.
도 3, 도 5f 및 도 5g를 참조하면, 상기 기판(10)의 상기 제2면(10b) 상에 반사방지막(46)을 형성할 수 있다. 상기 제1 연결 영역(CNR1)에서 상기 반사방지막(46), 상기 단결정층(1g), 상기 분리 절연막(21) 및 상기 제1 에피택시얼층(3)을 식각하여 상기 분리 도전 패턴(27)을 노출시키는 제1 콘택홀(48)을 형성할 수 있다. 상기 제2 연결 영역(CNR2)에서 상기 반사방지막(46)을 식각하여, 상기 단결정층(1g)을 노출시키는 제2 콘택홀(50)을 형성할 수 있다. 상기 제2 콘택홀(50)을 채우는 희생 패턴(52)을 형성한다. 그리고 상기 제1 콘택홀(48)의 내측벽을 덮는 콘택 절연막(54)을 형성한다. 이때 상기 콘택 절연막(54)의 두께를 조절하여 상기 제1 콘택홀(48)의 바닥에서 상기 제1 에피택시얼층(3)이 노출되지 않도록 한다. 상기 콘택 절연막(54)은 상기 분리 절연막(21)과 일부 접할 수 있다.
다시 도 3 및 도 4a를 참조하면, 상기 기판(10)의 제2면(10b)의 전면 상에 베리어막을 콘포말하게 형성한다. 상기 베리어막 상에 금속막을 형성한다. 상기 제1 연결 영역(CNR1)과 상기 제2 연결 영역(CNR2) 상에서 상기 금속막과 상기 베리어막을 식각하여 제1 베리어 패턴(56a) 및 제1 금속 패턴(58a)을 포함하는 제1 콘택 플러그(CT1)와 제2 베리어 패턴(56b) 및 제2 금속 패턴(58b)제2 콘택플러그(CT2)를 형성한다. 상기 화소 어레이 영역(APS)에서 상기 베리어막 상에 저굴절막을 형성하고 상기 저굴절막과 상기 베리어막을 차례대로 식각하여 저굴절 패턴(64)과 차광 그리드 패턴(56g)을 형성한다. 상기 차광 그리드 패턴(56g)은 상기 베리어막의 일부로 형성될 수 있다.
상기 제 1 기판(10)의 상기 제 2 면(10b)의 전면 상에 제2 보호막(60)을 콘포말하게 형성한다. 통상의 공정을 통해 칼라 필터들(CF1, CF2)과 광학 블랙 패턴(CFB)을 형성할 수 있다. 상기 광학 블랙 패턴(CFB)은 청색의 칼라 필터를 형성할 때 동시에 형성할 수 있다. 그리고 상기 칼라 필터들(CF1, CF2)과 광학 블랙 패턴(CFB) 상에 마이크로 렌즈 어레이 층(ML)을 형성할 수 있다. 이로써 도 3a의 이미지 센서(500)를 제조할 수 있다.
종래의 광전변환부는 이온주입 공정을 수회 반복하여 진행되었으며, 투사 깊이가 깊어질수록 공정 난이도 증가 및 고가의 이온주입 공정 장비를 필요로 하였다. 또한 종래의 광전 변환부는 균일한 농도로 깊은 영역 내에 형성하기 어려웠다. 그러나 본 발명에 따른 이미지 센서의 제조 방법에서는 광전변환부 기능을 하는 제1에피택시얼층(3, 3p)이 선택적 에피택시얼 성장(SEG)과 인시튜 도핑에 의해 형성될 수 있다. 이로써 공정 난이도가 감소되며 고가의 이온주입 공정 장비를 필요로 하지 않는다. 또한 광전변환부 기능을 하는 제1에피택시얼층(3, 3p)이 균일한 농도로 깊은 영역 내에도 형성될 수 있기에, FWC(Full Well Capacity)가 증가될 수 있으며, 선명한 화질을 구현할 수 있다.
도 6은 본 발명의 실시예들에 따라 도 3을 I-I'선으로 자른 단면도이다.
도 6을 참조하면, 본 예에 따른 이미지 센서(501)에서는 제2 콘택 플러그(CT2)가 단결정층(1g)을 관통하며 제1 에피택시얼층(3) 안으로 삽입될 수 있다. 본 예에 있어서, 반사방지막(46)의 상부면으로부터 상기 제2 콘택 플러그(CT2)의 하부면의 제2 깊이(D2)는 제1 콘택 플러그(CT1)의 하부면의 제1 깊이(D1)와 동일/유사할 수 있다. 그 외의 구성은 위에서 설명한 바와 동일/유사할 수 있다.
상기 이미지 센서(501)의 제조 방법에서는 도 5g에서 제2 콘택 플러그(CT2)가 삽입되는 제2 콘택홀(50)은 제1 콘택 플러그(CT1)가 삽입되는 제1 콘택홀(48)과 동시에 형성될 수 있다. 그 외의 과정은 위에서 설명한 바와 동일/유사할 수 있다.
도 7은 본 발명의 실시예들에 따라 도 3을 I-I'선으로 자른 단면도이다.
도 7을 참조하면, 본 예에 따른 이미지 센서(502)에서는 깊은 트렌치(19)의 내측벽에 인접한 제1 에피택시얼층(3, 3p)에 불순물 주입 영역(66)이 배치될 수 있다. 상기 불순물 주입 영역(66)에는 단결정층(1g) 및 제2 에피택시얼층(5, 5p)에 도핑된 제1 도전형의 제1 불순물들이 도핑될 수 있다. 이때 상기 불순물 주입 영역(66)에 도핑된 상기 제1 불순물들의 농도는 상기 제2 에피택시얼층(5, 5p)에 도핑된 제1 불순물들의 농도보다 클 수 있다. 상기 불순물 주입 영역(66)은 깊은 트렌치(19)의 측벽에 존재할 수 있는 댕글링 본드들에 트랩되었던 전자들이 광전 변환부에 해당하는 제1에피택시얼 패턴(3p)로 이동하는 것을 막아, 암전류 또는 화이트 스팟 현상을 개선할 수 있다. 제1 연결 영역(CNR1)에서 콘택 절연막(54)은 상기 불순물 주입 영역(66)과 접할 수 있다. 그 외의 구성은 위에서 설명한 바와 동일/유사할 수 있다.
상기 이미지 센서(502)의 제조 방법에서는 도 5c의 단계에서 경사 이온주입 공정 또는 Plasma Assisted Doping (PLAD)을 진행하여 깊은 트렌치(19)를 통해 제1 불순물들을 도핑하여 불순물 주입 영역(66)을 형성할 수 있다. 그 외의 제조 공정은 위에서 설명한 바와 동일/유사할 수 있다.
도 8은 본 발명의 실시예들에 따른 이미지 센서의 단면도이다. 도 8에서 도 4a의 제2 연결 영역은 도시되지 않았다.
도 8을 참조하면, 본 예에 따른 이미지 센서(503)에서 화소 분리부(31)는 도 3a의 단결정층(1g)을 관통한 구조를 가질 수 있다. 이로써 상기 단결정층(1g)은 상기 화소 분리부(31)에 의해 단위 화소들(UP)에서 각각 단결정 패턴(1p)으로 분리될 수 있다. 상기 단결정 패턴(1p)은 상기 단결정층(1g)처럼 제1 도전형의 제1 불순물들이 고농도로 도핑될 수 있다. 에를 들면 상기 단결정 패턴(1p)은 P형의 불순물이 도핑된 실리콘 단결정 패턴일 수 있다. 상기 단결정 패턴(1p)은 도 3a의 단결정층(1g)과 동일한 제2 두께(T2)를 가질 수 있다. 상기 단결정 패턴(1p)은 '단결정층'으로도 명명될 수 있다. 상기 화소 분리부(31)의 분리 절연막(21)은 반사방지막(46)과 접할 수 있다. 본 예에 있어서, 상기 단결정 패턴(1p)은 '음의 고정전하막' 기능을 할 수 있다. 본 예의 상기 단결정 패턴(1p)에는 도 3b의 단결정층(1g) 처럼 제2 콘택 플러그(CT2)가 연결되지 않을 수 있다. 그 외의 구조는 위에서 설명한 바와 동일/유사할 수 있다.
도 8의 이미지 센서(503)의 제조 과정은 도 5c의 단계에서, 단결정층(1g)의 일부를 식각하여 깊은 트렌치(19)를 보다 깊게 형성한다. 그리고 후속 공정을 진행하여 화소 분리부(31)의 일부가 상기 단결정층(1g) 내에 위치하도록 한다. 그리고 도 5f의 백 그라인딩 공정에서, 화소 분리부(31)의 분리 절연막(21)을 노출시킬 수 있다. 그 외의 제조 과정은 위에서 설명한 바와 동일/유사할 수 있다.
도 9는 본 발명의 실시예들에 따른 이미지 센서의 단면도이다. 도 9에서 도 4a의 제2 연결 영역은 도시되지 않았다.
도 9를 참조하면, 본 예에 따른 이미지 센서(504)에서는 기판(10)이 제1 에피택시얼층(3)과 제2 에피택시얼층(5)을 포함하며 도 4a의 단결정층(1g)을 배재할 수 있다. 상기 기판(10)의 제1면(10a)은 상기 제2 에피택시얼층(5)의 하면에 해당하고, 상기 기판(10)의 제2면(10b)은 상기 제1 에피택시얼층(3)의 상면에 해당할 수 있다. 상기 기판(10)의 제2면(10b)은 고정전하막(70)으로 덮일 수 있다. 상기 고정 전하막(70)은 상기 제1 에피택시얼층(3)과 접할 수 있다.
상기 고정 전하막(70)은 화학양론비 보다 부족한 양의 산소 또는 불소를 포함하는 금속산화막 또는 금속 불화막의 단일막 또는 다중막으로 이루어질 수 있다. 이로써 상기 고정 전하막(70)은 음의 고정전하를 가질 수 있다. 상기 고정 전하막(70)은 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 탄탈륨(Ta), 티타늄(Ti), 이트륨 및 란타노이드를 포함하는 그룹에서 선택되는 적어도 하나의 금속을 포함하는 금속 산화물(metal oxide) 또는 금속 불화물(metal fluoride)의 단일막 또는 다중막으로 이루어질 수 있다. 구체적인 예로 상기 고정 전하막(70)은 하프늄산화막 및/또는 알루미늄산화막을 포함할 수 있다. 상기 고정 전하막(70)에 의해 암전류와 화이트 스팟을 개선할 수 있다.
상기 고정 전하막(70) 상에는 반사방지막(46)이 배치될 수 있다. 화소 분리부(31)의 분리 도전 패턴(27)은 상기 고정 전하막(70)과 접할 수 있다. 제1 연결 영역(CNR)에서 제1 콘택 플러그(CT1)와 콘택 절연막(54)은 상기 반사방지막(46), 상기 고정 전하막(70) 및 제1 에피택시얼층(3)의 일부를 관통할 수 있다.
도 9의 이미지 센서(504)는 도 5f의 백 그라인딩 공정에서 단결정층(1g)과 분리 절연막(21)을 일부 제거하고 제1 에피택시얼층(3, 3p)을 노출시킨 후 후속 공정을 진행하여 제조될 수 있다.
도 10은 본 발명의 실시예들에 따른 이미지 센서의 단면도이다. 도 10에서 도 4a의 제1 및 제2 연결 영역들은 도시되지 않았다.
도 10을 참조하면, 본 예에 따른 이미지 센서(505)에는 제2 에피택시얼층(5p) 내에 제1면(10a)에 인접하여 소자 분리 영역(58)이 배치될 수 있다. 상기 소자 분리 영역(58)은 예를 들면 상기 제2 에피택시얼층(5p)에 도핑된 제1 불순물들이 상기 제2 에피택시얼층(5p) 보다 고농도로 도핑된 영역일 수 있다. 상기 소자 분리 영역(58)은 도 4a의 소자 분리 패턴(17a)처럼 도 3의 활성 영역들(ACT1, ACT2)을 한정할 수 있다.
깊은 트렌치(19)는 기판(10)의 제2면(10b)으로부터 상기 제1면(10a) 쪽으로 형성될 수 있다. 상기 깊은 트렌치(19)의 하부면은 상기 소자 분리 영역(58) 내에 위치할 수 있다. 상기 깊은 트렌치(19)의 내벽과 바닥면 그리고 상기 제2면(10b)은 제1 분리 절연막(26)으로 콘포말하게 덮일 수 있다. 상기 제1 분리 절연막(26) 상에는 제2 분리 절연막(28)이 배치되며 상기 깊은 트렌치(19)를 채울 수 있다. 상기 제2 분리 절연막(28)은 상기 제2면(10b) 상으로 연장되어 상기 제2면(10b)을 덮을 수 있다. 상기 제1 분리 절연막(26)은 예를 들면 하프늄 산화물 및/또는 알루미늄 산화물을 포함할 수 있다. 상기 제2 분리 절연막(28)은 예를 들면 실리콘 산화물을 포함할 수 있다.
상기 깊은 트렌치(19) 안에 배치되는 상기 제1 분리 절연막(26)과 상기 제2 분리 절연막(28)은 화소 분리부(32)를 구성할 수 있다. 상기 화소 분리부(32)는 평면적 관점에서 도 3에 개시된 화소분리부(31)와 동일/유사한 그물 형태를 가질 수 있다. 상기 화소분리부(32)는 제2면(10b)으로부터 제1면(10a)으로 갈수록 폭이 좁아질 수 있다. 상기 화소 분리부(32)는 단결정층(1p), 제1에피택시얼층(3p) 및 제2 에피택시얼층(5p)의 일부를 관통할 수 있다. 상기 제2면(10b) 위의 상기 제2 분리 절연막(28) 상에 반사방지막(46)이 배치될 수 있다. 그 외의 구조는 위에서 설명한 바와 동일/유사할 수 있다.
도 11은 본 발명의 실시예들에 따른 이미지 센서의 단면도이다.
도 11을 참조하면, 본 발명의 실시예에 따른 이미지 센서는 화소 어레이 영역(APS), 광학 블랙 영역(OB), 및 패드 영역(PAD)을 갖는 기판(10), 기판(10)의 제1 면(10a) 상의 배선층(200), 배선층(200) 상에 베이스 기판(400)을 포함할 수 있다. 기판(10)은 도 4a를 참조하여 설명한 바와 같이 적층된 단결정층(1g), 제1에피택시얼층(3) 및 제2에피택시얼층(5)을 포함할 수 있다.
배선층(200)은 상부 배선층(221) 및 하부 배선층(223)을 포함할 수 있다. 화소 어레이 영역(APS)은 복수 개의 단위 화소들(UP)을 포함할 수 있다. 화소 어레이 영역(APS)에 배치되는 단위 화소들(UP)은 앞서 도 1 내지 도 10을 참조하여 설명한 것과 실질적으로 동일할 수 있다. 도 3 및 도 4a의 제1 및 제2 연결 영역들(CNR1, CNR2)은 광학 블랙 영역(OB) 및 패드 영역(PAD) 중 적어도 어느 하나에 배치될 수 있다.
광학 블랙 영역(OB)에서 기판(10) 상에 제1 연결 구조체(120), 제1 도전 패드(81), 및 벌크 컬러 필터(90)가 제공될 수 있다. 제1 연결 구조체(120)는 제1 차광 패턴(121), 절연 패턴(123), 및 제1 캐핑 패턴(125)을 포함할 수 있다.
제1 차광 패턴(121)이 기판(10)의 제2 면(10b) 상에 제공될 수 있다. 보다 구체적으로, 제1 차광 패턴(121)은 제2 면(10b) 상의 제2 절연막(136)을 덮되, 제3 트렌치(TR3) 및 제4 트렌치(TR4)의 내벽을 콘포말 하게 덮을 수 있다. 제1 차광 패턴(121)은 광전 변환층(150) 및 상부 배선층(221)을 관통하여 광전 변환층(150) 및 배선층(200)을 연결할 수 있다. 화소 분리부(DTI)는 도 4a의 화소 분리부(31) 또는 도 10의 화소 분리부(32)와 동일한 구조를 가질 수 있다.
보다 구체적으로, 제1 차광 패턴(121)은 상부 배선층(221) 및 하부 배선층(223) 내의 배선들 및 광전 변환층(150) 내의 화소 분리부(DTI)의 분리 도전 패턴(27)과 접촉할 수 있다. 이에 따라, 제1 연결 구조체(120)는 배선층(200) 내의 배선들과 전기적으로 연결될 수 있다. 제1 차광 패턴(121)은 금속 물질 예를 들어, 텅스텐을 포함할 수 있다. 제1 차광 패턴(121)은 광학 블랙 영역(OB) 내로 입사되는 빛을 차단할 수 있다.
제1 도전 패드(81)가 제3 트렌치(TR3)의 내부에 제공되어 제3 트렌치(TR3)의 나머지 부분을 채울 수 있다. 제1 도전 패드(81)는 금속 물질 예를 들어, 알루미늄을 포함할 수 있다. 제1 도전 패드(81)는 도 4a의 분리 도전 패턴(27)과 연결될 수 있다. 상기 제 1 도전 패드(81)를 통해 상기 분리 도전 패턴(27)에 음의 바이어스 전압을 인가할 수 있다. 이로써 화이트 스팟이나 암전류 문제를 방지/감소시킬 수 있다.
절연 패턴(123)이 제4 트렌치(TR4)의 나머지 부분을 채울 수 있다. 절연 패턴(123)은 광전 변환층(150) 및 배선층(200)을 전부 또는 일부 관통할 수 있다. 절연 패턴(123)의 상면 상에 제1 캐핑 패턴(125)이 제공될 수 있다. 제1 캐핑 패턴(125)이 절연 패턴(123) 상에 제공될 수 있다.
벌크 컬러 필터(90)가 제1 도전 패드(81), 제1 차광 패턴(121), 및 제1 캐핑 패턴(125) 상에 제공될 수 있다. 벌크 컬러 필터(90)는 제1 도전 패드(81), 제1 차광 패턴(121), 및 제1 캐핑 패턴(125)을 덮을 수 있다. 제1 보호막(71)이 벌크 컬러 필터(90) 상에 제공되어 벌크 컬러 필터(90)를 밀봉할 수 있다.
광학 블랙 영역(OB)에서 빛이 차단된 상태에서 감지되는 전기적 신호는 빛이 입사된 단위 화소들(UP)에서 감지되는 전기적 신호들에 대한 기준값으로 제공될 수 있다.
패드 영역(PAD)에서, 기판(10) 상에 제2 연결 구조체(130), 제2 도전 패드(83), 및 제2 보호막(73)이 제공될 수 있다. 제2 연결 구조체(130)는 제2 차광 패턴(131), 절연 패턴(133), 및 제2 캐핑 패턴(135)을 포함할 수 있다.
제2 차광 패턴(131)이 기판(10)의 제2 면(10b) 상에 제공될 수 있다. 보다 구체적으로, 제2 차광 패턴(131)은 제2 면(10b) 상의 제2 절연막(136)을 덮되, 제5 트렌치(TR5) 및 제6 트렌치(TR6)의 내벽을 콘포말 하게 덮을 수 있다. 제2 차광 패턴(131)은 광전 변환층(150) 및 상부 배선층(221)을 관통하여 광전 변환층(150) 및 배선층(200)을 연결할 수 있다. 보다 구체적으로, 제2 차광 패턴(131)은 하부 배선층(223) 내의 배선들과 접촉할 수 있다. 이에 따라, 제2 연결 구조체(130)는 배선층(200) 내의 배선들과 전기적으로 연결될 수 있다. 제2 차광 패턴(131)은 금속 물질 예를 들어, 텅스텐을 포함할 수 있다.
제2 도전 패드(83)가 제5 트렌치(TR5)의 내부에 제공되어 제5 트렌치(TR5)의 나머지 부분을 채울 수 있다. 제2 도전 패드(83)는 금속 물질 예를 들어, 알루미늄을 포함할 수 있다. 제2 도전 패드(83)는 이미지 센서 소자의 외부와의 전기적 연결 통로 역할을 할 수 있다. 절연 패턴(133)이 제6 트렌치(TR6)의 나머지 부분을 채울 수 있다. 절연 패턴(133)은 광전 변환층(150) 및 배선층(200)을 전부 또는 일부 관통할 수 있다. 제2 캐핑 패턴(135)이 절연 패턴(133) 상에 제공될 수 있다. 제2 보호막이 제2 차광 패턴(131)의 일부 및 제2 캐핑 패턴(135)를 덮을 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 서로 반대되는 제1 면과 제2 면을 포함하는 기판, 상기 기판은 상기 제2면으로부터 차례로 적층된 단결정층, 제1에피택시얼층 및 제2에피택시얼층을 포함하고, 상기 단결정층과 상기 제2에피택시얼층에는 제1도전형의 제1 불순물들이 도핑되고, 상기 제1에피택시얼층에는 상기 제1도전형과 반대되는 제2 도전형의 제2 불순물들이 도핑되고;
    상기 제1면으로부터 적어도 상기 제2에피택시얼층과 상기 제1에피택시얼층을 관통하며 상기 기판을 복수개의 화소들로 분리하는 화소 분리부; 및
    상기 제1면으로부터 상기 제2에피택시얼층을 관통하는 전송 게이트 전극을 포함하되,
    상기 단결정층에 도핑된 상기 제1 불순물들의 제1 농도는 상기 제2에피택시얼층에 도핑된 상기 제1 불순물들의 제2 농도보다 큰 이미지 센서.
  2. 제1 항에 있어서,
    상기 단결정층은 100Å~1000Å의 두께를 가지는 이미지 센서.
  3. 제1 항에 있어서,
    상기 제1 농도는 상기 제2 농도의 10~10000배인 이미지 센서.
  4. 제1 항에 있어서,
    상기 기판은 상기 복수개의 화소들이 배치되는 화소 어레이 영역과 상기 화소 어레이 영역과 이격된 연결 영역을 포함하고,
    상기 단결정층은 상기 화소분리부의 상부면을 덮으며 상기 연결 영역으로 연장되며,
    상기 이미지 센서는 상기 연결 영역에서 상기 단결정층과 접하는 콘택 플러그를 더 포함하는 이미지 센서.
  5. 제1 항에 있어서,
    상기 화소 분리부는:
    상기 제2에피택시얼층과 상기 제1에피택시얼층을 관통하는 분리 도전 패턴;
    상기 분리 도전 패턴과 상기 제2에피택시얼층 사이 그리고 상기 분리 도전 패턴과 상기 제1에피택시얼층 사이에 개재되는 분리 절연막을 포함하되,
    상기 분리 절연막은 상기 분리 도전 패턴과 상기 단결정층 사이에 개재되는 이미지 센서.
  6. 제5 항에 있어서,
    상기 기판은 상기 복수개의 화소들이 배치되는 화소 어레이 영역과 상기 화소 어레이 영역과 이격된 연결 영역을 포함하고,
    상기 이미지 센서는:
    상기 연결 영역에서 상기 단결정층과 상기 분리 절연막을 관통하여 상기 분리 도전 패턴과 접하는 제1 콘택 플러그; 및
    상기 제1 콘택 플러그와 상기 단결정층 사이에 개재되는 콘택 절연막을 더 포함하는 이미지 센서.
  7. 제6 항에 있어서,
    상기 연결 영역에서 상기 제1 콘택 플러그와 이격되며 상기 단결정층과 접하는 제2 콘택 플러그를 더 포함하되,
    상기 제1 콘택 플러그의 하부면의 깊이는 상기 제2 콘택 플러그의 하부면의 깊이와 같거나 보다 큰 이미지 센서.
  8. 제1 항에 있어서,
    상기 기판의 제2면을 덮는 반사방지막을 더 포함하되,
    상기 화소분리부는 상기 단결정층을 관통하여 상기 반사방지막과 접하는 이미지 센서.
  9. 서로 반대되는 제1 면과 제2 면을 포함하는 기판, 상기 기판은 상기 제2면으로부터 차례로 적층된 단결정층, 제1에피택시얼층 및 제2에피택시얼층을 포함하고, 상기 단결정층과 상기 제2에피택시얼층에는 제1도전형의 제1 불순물들이 도핑되고, 상기 제1에피택시얼층에는 상기 제1도전형과 반대되는 제2 도전형의 제2 불순물들이 도핑되고;
    상기 제1면으로부터 적어도 상기 제2에피택시얼층과 상기 제1에피택시얼층을 관통하며 상기 기판을 복수개의 화소들로 분리하는 화소 분리부, 상기 화소분리부는 상기 제2에피택시얼층과 상기 제1에피택시얼층을 관통하는 분리 도전 패턴, 및 상기 분리도전 패턴과 상기 기판 사이에 개재되는 분리 절연막을 포함하고;
    상기 제1면으로부터 상기 제2에피택시얼층을 관통하는 전송 게이트 전극;
    상기 전송 게이트 전극 옆에 상기 제2에피택시얼층 내에 배치되는 부유 확산 영역;
    상기 제1면을 덮는 층간절연막;
    상기 제2면을 덮는 반사방지막;
    상기 반사방지막 상의 컬러필터; 및
    상기 컬러 필터 상의 마이크로 렌즈층을 포함하되,
    상기 단결정층은 100Å~1000Å의 두께를 가지고,
    상기 분리 절연막은 상기 단결정층과 상기 분리 도전 패턴 사이에 개재되는 이미지 센서.
  10. 서로 반대되는 제1 면과 제2 면을 포함하는 기판, 상기 기판은 화소 어레이 영역과 연결 영역을 포함하고, 상기 기판은 상기 제2면으로부터 차례로 적층된 제1에피택시얼층 및 제1에피택시얼층을 포함하고, 상기 제1에피택시얼층에는 제1도전형의 제1 불순물들이 도핑되고, 상기 제1에피택시얼층에는 상기 제1도전형과 반대되는 제2 도전형의 제2 불순물들이 도핑되고;
    상기 제1면으로부터 적어도 상기 제1에피택시얼층과 상기 제1에피택시얼층을 관통하며 상기 화소 어레이 영역에서 상기 기판을 복수개의 화소들로 분리하며, 상기 연결 영역으로 연장되는 화소 분리부, 상기 화소 분리부는 상기 제1에피택시얼층과 상기 제1에피택시얼층을 관통하는 분리 도전 패턴, 그리고 상기 분리 도전 패턴과 상기 기판 사이에 개재되는 분리 절연막을 포함하고;
    상기 제1면으로부터 상기 제1에피택시얼층을 관통하는 전송 게이트 전극;
    상기 연결 영역에서 상기 제1에피택시얼층을 일부 관통하여 상기 분리 도전 패턴과 접하는 콘택 플러그; 및
    상기 콘택 플러그와 상기 제1에피택시얼층 사이에 개재되는 콘택 절연막을 포함하는 이미지 센서.
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