KR20230005478A - 역률 변환 회로에 연결된 커패시터의 충전을 제어하기 위한 디스플레이 장치 - Google Patents

역률 변환 회로에 연결된 커패시터의 충전을 제어하기 위한 디스플레이 장치 Download PDF

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Abstract

일 실시예에 따른 디스플레이 장치는, 정류기, 상기 정류기로부터 수신된, 정류된 교류 신호(a rectified alternate current signal)에 기반하는 제1 전력 신호(power signal) 를 출력하는 제1 단(a first end)을 포함하는 제1 역률 변환 회로, 상기 제1 역률 변환 회로의 제1 단과 병렬 연결되고, 상기 정류된 교류 신호에 기반하는 제2 전력 신호를 출력하는 제1 단(a first end)을 포함하는 제2 역률 변환 회로, 상기 제1 역률 변환 회로의 제1 단 및 상기 제2 역률 변환 회로의 제1 단 각각과 병렬 연결된 제1 단을 포함하고, 상기 제1 전력 신호 및 상기 제2 전력 신호에 의해 충전되는 커패시터 및 상기 제1 역률 변환 회로의 제1 단, 상기 제2 역률 변환 회로의 제1 단 및 상기 커패시터의 제1 단과 병렬 연결되고, 상기 커패시터의 제1 단에 인가되는 전압에 적어도 기반하여, 상기 제1 역률 변환 회로 및 상기 제2 역률 변환 회로에 제공되는 참조 전압을 생성하는 참조 신호 생성 회로를 포함하고, 상기 제1 역률 변환 회로는, 상기 정류된 교류 신호의 전압의 하나의(a) 주기 내 제1 시간 구간에서, 상기 제1 전력 신호에 의한 상기 커패시터의 충전이 지정된 시간 간격마다 개시되는 제1 상태에서 동작하고, 상기 제1 시간 구간과 구별되는 상기 주기 내 제2 시간 구간에서, 상기 참조 전압에 적어도 기반하여, 상기 제1 전력 신호에 의한 상기 커패시터의 충전이 상기 지정된 시간 간격 미만마다 개시되는 제2 상태에서 동작할 수 있다.

Description

역률 변환 회로에 연결된 커패시터의 충전을 제어하기 위한 디스플레이 장치{DISPLAY DEVICE FOR CONTROLLING CHARGING CAPACITOR CONNECTED WITH POWER FACTOR CORRECTING CIRCUIT}
아래의 설명들은 역률 변환 회로에 연결된 커패시터의 충전을 제어하기 위한 디스플레이 장치에 관한 것이다.
최근 전자 기술의 발전에 따라 다양한 유형의 디스플레이 장치가 개발 및 보급되고 있고, 대형 디스플레이 장치에 대한 수요가 증가하고 있다. 디스플레이 장치의 대형화에 따라 소비 전력이 증가하며, 대형 디스플레이 장치는 상대적으로 높은 소비 전력을 안정적으로 공급하기 위해 하나 이상의 역률 변환 회로(power factor correction, PFC)를 포함할 수 있다. 디스플레이 장치의 발전에 따라, 비선형 부하가 디스플레이 장치 내에 포함될 수 있고, 비선형 부하에 의해 발생되는 고조파가 배전 시스템(power supply system)에 유입될 수 있다. 배전 시스템에 유입된 고조파는 배전 시스템의 비정상적인 동작(abnormal operation)을 야기할 수 있다.
역률 변환 회로를 포함하는 전원 회로는 역률 변환 회로에서 출력되는 전류에 의해 충전되는 커패시터를 포함하는데, 상대적으로 적은 커패시턴스를 가지는 커패시터를 이용하여 전원 회로를 구현하는 방안이 요구될 수 있다.
본 문서에서 이루고자 하는 기술적 과제는 상술한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
일 실시예(an embodiment)에 따른 디스플레이 장치는, 정류기, 상기 정류기로부터 수신된, 정류된 교류 신호(a rectified alternate current signal)에 기반하는 제1 전력 신호(power signal) 를 출력하는 제1 단(a first end)을 포함하는 제1 역률 변환 회로, 상기 제1 역률 변환 회로의 제1 단과 병렬 연결되고, 상기 정류된 교류 신호에 기반하는 제2 전력 신호를 출력하는 제1 단(a first end)을 포함하는 제2 역률 변환 회로, 상기 제1 역률 변환 회로의 제1 단 및 상기 제2 역률 변환 회로의 제1 단 각각과 병렬 연결된 제1 단을 포함하고, 상기 제1 전력 신호 및 상기 제2 전력 신호에 의해 충전되는 커패시터 및 상기 제1 역률 변환 회로의 제1 단, 상기 제2 역률 변환 회로의 제1 단 및 상기 커패시터의 제1 단과 병렬 연결되고, 상기 커패시터의 제1 단에 인가되는 전압에 적어도 기반하여, 상기 제1 역률 변환 회로 및 상기 제2 역률 변환 회로에 제공되는 참조 전압을 생성하는 참조 신호 생성 회로를 포함할 수 있고, 상기 제1 역률 변환 회로는, 상기 정류된 교류 신호의 전압의 하나의(a) 주기 내 제1 시간 구간에서, 상기 제1 전력 신호에 의한 상기 커패시터의 충전이 지정된 시간 간격마다 개시되는 제1 상태에서 동작하고, 상기 제1 시간 구간과 구별되는 상기 주기 내 제2 시간 구간에서, 상기 참조 전압에 적어도 기반하여, 상기 제1 전력 신호에 의한 상기 커패시터의 충전이 상기 지정된 시간 간격 미만마다 개시되는 제2 상태에서 동작할 수 있다.
일 실시예에 따른 디스플레이 장치(display device)는, 제1 신호를 수신하는 제1 단(a first end) 및 상기 수신된 제1 신호의 전압에 기반하는 제2 신호를 출력하는 제2 단(a second end)을 포함하는 역률 변환 회로 및 상기 역률 변환 회로의 제2 단과 연결된 제1 단(a first end)을 포함하고, 상기 역률 변환 회로의 제2 단에서 출력되는 제2 신호의 전압에 적어도 기반하는 참조 전압이 인가되는 제2 단(a second end)을 포함하는 참조 신호 생성 회로를 포함할 수 있고, 상기 역률 변환 회로는, 상기 역률 변환 회로의 제1 단에 연결된 일 단을 포함하는 인덕터, 상기 인덕터의 타 단에 연결된 양극(anode) 및 상기 역률 변환 회로의 제2 단에 연결된 음극(cathode)을 포함하는 다이오드, 상기 인덕터의 타 단 및 상기 다이오드의 양극 각각과 병렬 연결된 제1 단을 포함하는 스위치, 상기 스위치의 제2 단과 연결된 제1 단 및 접지된 제2 단을 포함하는 저항 및 상기 참조 전압에 적어도 기반하여 상기 스위치를 제어하는 컨트롤러를 포함할 수 있고, 상기 컨트롤러는, 상기 저항의 제1 단에 인가되는 전압의 크기에 기반하여, 상기 스위치를 이용하여 상기 인덕터의 타 단 및 상기 저항 사이의 전기적인 연결(electronic connection)을 조절하여, 상기 제1 신호의 전압의 하나의(a) 주기 내에 포함된, 상기 역률 변환 회로의 제2 단에 인가되는 전류의 사이클들 중 적어도 하나의 길이를 조정할 수 있다.
일 실시예에 따른 디스플레이 장치는, 전류 피크의 조절에 따라 상대적으로 적은 커패시턴스를 가지는 커패시터에 기반하는 전원 회로를 포함할 수 있다.
일 실시예에 따른 디스플레이 장치에서, 전원 회로에 포함된 커패시터의 커패시턴스가 줄어듦에 따라, 전원 회로의 크기가 줄어들 수 있다.
본 개시에서 얻을 수 있는 효과는 상술한 효과들로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 일 실시예(an embodiment)에 따른 디스플레이 장치의 블록도이다.
도 2는 일 실시예에 따른 디스플레이 장치에 포함된 전원 회로의 블록도이다.
도 3은 일 실시예에 따른 디스플레이 장치에 포함된 역률 변환 회로의 회로도(circuit diagram)이다.
도 4는 일 실시예에 따른 디스플레이 장치에 포함된 역률 변환 회로의 동작을 설명하기 위한 예시적인 그래프들이다.
도 5는 일 실시예에 따른 디스플레이 장치에 공급되는 교류 전력(alternate current power)의 전압 및 전류를 도시한 도면이다.
도 6은 일 실시예에 따른 디스플레이 장치의 역률 변환 회로와 연결된 참조 신호 생성 회로의 회로도이다.
도 7은 일 실시예에 따른 디스플레이 장치의 역률 변환 회로 내에 포함된 제어 신호 생성 회로의 회로도이다.
도 8은 일 실시예에 따른 디스플레이 장치에 포함된 복수의 역률 변환 회로들 중 적어도 하나의 위상을 조절하는 제어 신호 생성 회로의 회로도이다.
도 9는 일 실시예에 따른 디스플레이 장치에 포함된 복수의 역률 변환 회로들 각각으로 인가되는 전류를 설명하기 위한 예시적인 그래프이다.
도 10은 일 실시예에 따른 디스플레이 장치에 포함된 제어 신호 생성 회로에 의해 조절된 위상을 가지는 역률 변환 회로의 동작을 설명하기 위한 예시적인 그래프이다.
도 11은 일 실시예에 따른 디스플레이 장치에 포함된 복수의 역률 변환 회로들 각각으로 인가되는 전류를 설명하기 위한 예시적인 그래프이다.
도 12는 일 실시예에 따른 디스플레이 장치에 포함된 전원 회로의 일 예를 도시한 도면이다.
도 13은 일 실시예에 따른 디스플레이 장치에 포함된 역률 변환 회로의 블록도이다.
도 14는 일 실시예에 따른 디스플레이 장치의 역률 변환 회로에 포함된 컨트롤러의 동작을 설명하기 위한 흐름도이다.
도 15는 일 실시예에 따른 디스플레이 장치에 포함된 전원 회로의 블록도이다.
이하, 본 문서의 다양한 실시예들이 첨부된 도면을 참조하여 설명된다.
본 문서의 다양한 실시 예들 및 이에 사용된 용어들은 본 문서에 기재된 기술을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 해당 실시 예의 다양한 변경, 균등물, 및/또는 대체물을 포함하는 것으로 이해되어야 한다. 도면의 설명과 관련하여, 유사한 구성요소에 대해서는 유사한 참조 부호가 사용될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다. 본 문서에서, "A 또는 B", "A 및/또는 B 중 적어도 하나", "A, B 또는 C" 또는 "A, B 및/또는 C 중 적어도 하나" 등의 표현은 함께 나열된 항목들의 모든 가능한 조합을 포함할 수 있다. "제 1", "제 2", "첫째" 또는 "둘째" 등의 표현들은 해당 구성요소들을, 순서 또는 중요도에 상관없이 수식할 수 있고, 한 구성요소를 다른 구성요소와 구분하기 위해 사용될 뿐 해당 구성요소들을 한정하지 않는다. 어떤(예: 제 1) 구성요소가 다른(예: 제 2) 구성요소에 "(기능적으로 또는 통신적으로) 연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(예: 제 3 구성요소)를 통하여 연결될 수 있다.
본 문서에서 사용된 용어 "모듈"은 하드웨어, 소프트웨어 또는 펌웨어로 구성된 유닛을 포함하며, 예를 들면, 로직, 논리 블록, 부품, 또는 회로 등의 용어와 상호 호환적으로 사용될 수 있다. 모듈은, 일체로 구성된 부품 또는 하나 또는 그 이상의 기능을 수행하는 최소 단위 또는 그 일부가 될 수 있다. 예를 들면, 모듈은 ASIC(application-specific integrated circuit)으로 구성될 수 있다.
도 1은 일 실시예(an embodiment)에 따른 디스플레이 장치(101)의 블록도이다. 디스플레이 장치(101)는 영상을 표시할 수 있는 전자 장치일 수 있다. 예를 들어, 디스플레이 장치(101)는 TV, 컴퓨터, 스마트 폰, 태블릿, 휴대용 미디어 플레이어, 웨어러블 디바이스, 비디오 월, 전자액자 등을 포함할 수 있다. 예를 들어, 디스플레이 장치(101)는 디스플레이를 구비하지 않는 셋탑 박스 등의 영상 처리 장치, 냉장고, 세탁기 등의 생활 가전, 컴퓨터 본체와 같은 정보 처리 장치 등 다양한 종류의 장치로 구현될 수 있다. 이하에서는 설명의 편의를 위해 디스플레이 장치(101)가 TV로 구현되는 경우를 가정하여 설명하지만, 실시예가 이에 제한되는 것은 아니다.
도 1을 참고하면, 일 실시예에 따른 디스플레이 장치(101)는 전원 회로(110), 주 회로(main circuit)(130) 또는 디스플레이 패널(140) 중 적어도 하나를 포함할 수 있다. 전원 회로(110), 주 회로(main circuit)(130) 및 디스플레이 패널(140)은, 예를 들어, 전력선(power line) 및/또는 통신 버스(a communication bus)와 같은 전자 소자(electronical component)에 의해 서로 전기적으로 및/또는 작동적으로 연결될 수 있다(electronically and/or operably coupled with each other). 디스플레이 장치(101)에 포함된 하드웨어 컴포넌트의 타입 및/또는 개수는 도 1에 도시된 바에 제한되지 않는다. 예를 들어, 디스플레이 장치(101)는 도 1에 도시된 하드웨어 컴포넌트 중 일부만 포함할 수 있다.
도 1을 참고하면, 일 실시예에 따른 디스플레이 장치(101)는 전원 회로(110), 주 회로(130) 또는 디스플레이 패널(140) 중 적어도 하나를 포함할 수 있다. 디스플레이 장치(101)의 전원 회로(110)는 배전 시스템으로부터 제공되는 전력원(power source)(120)과 전기적으로 연결될 수 있다. 디스플레이 장치(101)는 전원 회로(110) 및 전력원(120) 사이를 전기적으로 연결하는 전원 플러그(power plug)를 포함할 수 있다. 상기 전원 플러그를 통해, 디스플레이 장치(101)의 전원 회로(110)는 전력원(120)으로부터 교류 신호(alternate current signal, AC signal)를 수신할 수 있다. 전원 회로(110)가 수신하는 교류 신호는 시간에 따라 변화하는 전압을 가지는 전력 신호(power signal)로써, 예를 들어, 교류 신호의 전압은 지정된 주파수(예, 60 Hz) 및 지정된 진폭(예, 220V 및/또는 110V)을 가지는 정현파를 따라(according to a sinusoidal wave) 변화할 수 있다.
일 실시예에 따른 디스플레이 장치(101)의 전원 회로(110)는, 전력원(120)으로부터 수신된 교류 신호를 이용하여, 일정한 전압(constant voltage)을 가지는 직류 신호(direct current signal, DC signal)를 출력할 수 있다. 전력원(120)은 디스플레이 장치(101)에 포함된 주 회로(130) 및/또는 디스플레이 패널(140)로 직류 신호를 출력할 수 있다.
일 실시예에 따른 디스플레이 장치(101)는 디스플레이 패널(140)을 제어하는 주 회로(130)를 포함할 수 있다. 일 실시예에서, 주 회로(130)는 디스플레이 장치(101)의 하나 이상의 기능들을 실행하기 위한 프로세서 및/또는 메모리를 포함할 수 있다. 일 실시예에서, 주 회로(130)는 디스플레이 패널(140)에서의 영상의 출력을 위한 타이밍 신호를 생성하는 타이밍 컨트롤러(timing controller)를 포함할 수 있다. 실시예들에 따라, 상기 타이밍 컨트롤러는, 디스플레이 패널(140) 내의 디스플레이 구동 회로(도 1 내에서 미도시, 후술) 내에 포함될 수도 있다.
일 실시예에서, 주 회로(130)는 사용자 입력을 획득하기 위한 하나 이상의 스위치들과 전기적으로 연결될 수 있다. 상기 하나 이상의 스위치들은 디스플레이 장치(101)의 하우징을 통해 적어도 일부 노출될 수 있다(may be at least partially exposed). 일 실시예에서, 주 회로(130)는 리모컨(remote control)과 같이 사용자 입력을 획득하기 위한 외부 전자 장치와 통신하기 위한 통신 회로를 포함할 수 있다. 상기 통신 회로는 적외선 통신, 블루투스 및/또는 Wi-Fi와 같은 무선 통신 프로토콜에 기반하여 외부 전자 장치와 통신할 수 있다. 주 회로(130)는 하나 이상의 기능들을 실행하기 위한 칩셋, 프로세서, 메모리, 전자부품 또는 배선 중 적어도 하나를 포함하는 인쇄 회로 기판(Printed Circuit Board, PCB)를 포함할 수 있다. 일 실시예에서, 주 회로(130)는 SoC(System-on-Chip)의 형태를 가질 수 있다.
일 실시예에 따른 디스플레이 장치(101)는 주 회로(130)에 의해 제어되고, 영상을 출력하는 디스플레이 패널(140)을 포함할 수 있다. 디스플레이 패널(140)을 이용하여, 디스플레이 장치(101)는 사용자에게 시각화된 정보를 출력할 수 있다. 디스플레이 패널(140)은 FPD(Flat Panel Display)를 포함할 수 있다. 상기 FPD는 LCD(Liquid Crystal Display), PDP(Plasma Display Panel) 및/또는 하나 이상의 LED(Light Emitting Diode)를 포함할 수 있다. 상기 LED는 OLED(Organic LED)를 포함할 수 있다. 일 실시예에서, 디스플레이 패널(140)은 전자 종이(electronic paper)를 포함할 수 있다.
일 실시예에서, 디스플레이 패널(140)은 적어도 하나의 디스플레이 구동 회로(Display Driver Integrated-Circuit, DDI)를 포함할 수 있다. 예를 들어, 디스플레이 패널(140)이 2차원 매트릭스 형태로 정렬된 복수의 LED들을 포함하는 경우, DDI는 복수의 LED들 중에서 대응하는 행 또는 열에 포함된 적어도 하나의 LED들을 제어할 수 있다. DDI가 적어도 하나의 LED들을 제어하는 것은, LED들의 휘도 및/또는 밝기를 조절하는 동작을 포함할 수 있다.
비록 도시되지 않았지만, 일 실시예에 따른 디스플레이 장치(101)는 정보를 시각화한 형태 외에 다른 형태로 출력하기 위한 출력 수단을 포함할 수 있다. 예를 들어, 디스플레이 장치(101)는 전원 회로(110)로부터 제공되는 직류 신호에 의해 동작하고, 음성 신호(acoustic signal)를 출력하기 위한 하나 이상의 스피커들을 더 포함할 수 있다.
도 1을 참고하면, 일 실시예에 따른 디스플레이 장치(101)는 주 회로(130) 및 디스플레이 패널(140)과 같은 부하(load)에 전력을 제공하는 전원 회로(110)를 포함할 수 있다. 디스플레이 장치(101)는, 전원 회로(110) 내에, 정류기(112), 역률 보정기(power factor corrector)(114), EMI(electromagnetic interference) 필터(116) 또는 직류-직류 변환기(118) 중 적어도 하나를 포함할 수 있다. 전원 회로(110)에 포함되는 하드웨어 컴포넌트는 도 1의 예시에 제한되지 않으며, 예를 들어, 전원 회로(110)는 낙뢰 보호 회로, 바리스터, 서지 어레스터와 같은 회로를 더 포함할 수 있다.
일 실시예에 따른 정류기(112)는 전력원(120)의 교류 신호를 정류하여, 정류된 교류 신호를 출력할 수 있다. 교류 신호를 정류하기 위하여, 정류기(112)는 하나 이상의 다이오드들을 포함할 수 있다. 예를 들어, 정류기(112)는 전력원(120)의 교류 신호에 전파 정류를 수행하는 브리지 다이오드(bridge diode) 회로를 포함할 수 있다. 예를 들어, 전력원(120)은 교류 신호에 반파 정류를 수행할 수 있다. 정류기(112)에 포함된 회로는 상기 브리지 다이오드에 제한되지 않으며, 논 브리지(non-bridge) 방식의 회로를 포함할 수 있다.
일 실시예에 따른 EMI 필터(116)는 전력원(120)의 교류 신호에 포함된 노이즈를 제거하거나, 또는 줄일 수 있다(may reduce). 예를 들어, EMI 필터(116)에 의해 절감된 노이즈를 가지는 교류 신호가 정류기(112)에 제공될 수 있다.
일 실시예에 따른 역률 보정기(114)는, 전원 회로(110)로 제공되는 교류 신호 및/또는 직류 신호의 역률(power factor, PF)을 조정할 수 있다. 역률은, 부하가 소비하는 유효 전력 및 부하에 제공되는 피상 전력 사이의 비율을 의미한다. 예를 들어, 역률 보정기(114)는 교류 신호의 무효 전력을 줄임으로써, 상기 역률을 조정할 수 있다. 예를 들어, 역률 보정기(114)는 교류 신호의 유효 전력 증가시켜, 상기 역률을 조정할 수 있다. 일 실시예에 따른 역률 보정기(114)는 디스플레이 장치(101)가 수신하는 교류 신호의 전압 및 전류의 위상을 동기화하여(by synchronizing), 상기 역률을 조정할 수 있다. 일 실시예에 따른 디스플레이 장치(101)에 포함된 역률 보정기(114)는, 도 2 내지 도 15의 설명을 통해 후술될 것이다.
일 실시예에 따른 DC-DC 변환기(118)는 역률 보정기(114)에 의해 변환된 전력에 기반하여, 주 회로(130) 및 디스플레이 패널(140)에 동작 전력을 제공할 수 있다. 예를 들어, DC-DC 변환기(118)는 디스플레이 장치(101)의 하드웨어 컴포넌트들 각각에, 하드웨어 컴포넌트가 요구하는 상이한 직류 전압을 인가할 수 있다. DC-DC 변환기(118)는 절연형 DC-DC 컨버터, 플라이백 컨버터 또는 포워드 컨버터 중 적어도 하나를 포함할 수 있다.
상술한 바와 같이, 일 실시예에 따른 디스플레이 장치(101)는 역률 보정기(114)를 포함하여, 전력원(120)으로부터 제공되는 교류 신호의 전류에 포함된 고조파 및/또는 역률을 개선할 수 있다. 상기 고조파는 전원 회로(110)에 연결된 부하(도 1의 예시에서, 주 회로(130) 및 디스플레이 패널(140))의 비선형성(non-linearity)에 의해 발생될 수 있다. 일 실시예에 따른 디스플레이 장치(101)가 역률 보정기(114)에 기반하여 고조파를 개선함에 따라, 고조파의 배선 시스템 유입에 따른 배전 시스템의 비정상적인 동작이 방지될 수 있다. 일 실시예에 따른 디스플레이 장치(101)가 역률 보정기(114)에 기반하여 역률을 개선함에 따라, 역률과 관련된 법률 규제가 해결될 수 있다. 이하에서는 도 2를 참고하여, 디스플레이 장치(101)의 전원 회로(110)의 일 실시예를 상세히 설명한다.
도 2는 일 실시예에 따른 디스플레이 장치에 포함된 전원 회로(110)의 블록도이다. 도 2의 전원 회로(110)는, 도 1의 디스플레이 장치(101)의 전원 회로(110)의 적어도 일부에 대응할 수 있다. 도 2의 전력원(120), 정류기(112) 및 역률 보정기(114)는, 도 1의 전력원(120), 정류기(112) 및 및 역률 보정기(114)에 각각 대응할 수 있다. 이하에서, 도 1과 중복되는 설명은 편의를 위해 생략한다.
도 2를 참고하면, 일 실시예에 따른 역률 보정기(114)는 하나 이상의 역률 변환 회로(예를 들어, 제1 역률 변환 회로(210) 및 제2 역률 변환 회로(220)), 제어 신호 생성 회로(230) 또는 참조 신호 생성 회로(240) 중 적어도 하나를 포함할 수 있다. 역률 보정기(114)가 복수의 역률 변환 회로들을 포함하는 일 실시예에서, 역률 보정기(114)는, 복수의 역률 변환 회로들이 지정된 위상 차이(예, 180°의 위상 차이)에 기반하여 동작하는 상태인 인터리브 임계 도통 모드(interleaved critical-conduction mode, interleaved CRM)에서 동작할 수 있다. 역률 보정기(114)를 포함하는 전원 회로(110)에 포함된 복수의 회로 요소들의 배치는 도 12의 설명을 통해 후술될 것이다. 역률 보정기(114)가 하나의(single) 역률 변환 회로를 포함하는 일 실시예는 도 15의 설명을 통해 후술될 것이다.
역률 보정기(114)에 포함된 하나 이상의 역률 변환 회로, 제어 신호 생성 회로(230) 및 참조 신호 생성 회로(240)는 하나 이상의 노드들(262, 264, 266) 중 적어도 하나에 의해 서로 전기적으로 연결될 수 있다(may be electronically interconnected to each other). 이하에서, 노드는 회로 요소들(circuit elements)을 서로 연결하는 회로의 부분으로, 전위차가 실질적으로 존재하지 않는 부분을 의미할 수 있다. 예를 들어, 노드는 회로 요소들을 연결하는 회로 내 도선에 대응할 수 있다. 도 2를 참고하면, 전원 회로(110)를 포함하는 디스플레이 장치의 회로 요소들 중 적어도 하나는 접지 노드들(271, 272, 273, 274, 275, 276)과 연결될 수 있다. 이하에서, 접지 노드는 대지(earth)와 실질적으로 동일한 전위를 가지는 노드로, 디지털 접지 노드 및/또는 아날로그 접지 노드를 포함할 수 있다. 일 실시예에서, 제어 신호 생성 회로(230)와 연결된 접지 노드(273)는 디지털 접지 노드와 관련될 수 있고, 다른 접지 노드들(271, 272, 274, 275, 276)은 아날로그 접지 노드와 관련될 수 있다. 하나 이상의 역률 변환 회로, 제어 신호 생성 회로(130) 및 참조 신호 생성 회로(240)는 PCB 및 PCB 상에 배치된 하나 이상의 회로 요소들을 포함하거나, 하나 이상의 집적 회로들에 포함될 수 있다.
일 실시예에 따른 역률 보정기(114)는, 적어도 일시적으로(at least temporarily) 임계 도통 모드(CRM)에서 동작하는 하나 이상의 역률 변환 회로들을 포함할 수 있다. 역률 변환 회로가 임계 도통 모드에서 동작함에 따라, 연속 도통 모드(Continuous Conduction Mode, CCM)와 관련된 다이오드 역 회복(reverse recovery) 현상의 발생이, 방지될 수 있다. 역률 변환 회로에 포함된 하나 이상의 회로 요소들은, 도 3, 12 및/또는 13의 설명을 통해 후술될 것이다. 일 실시예에서, 역률 보정기(114)에 포함된 역률 변환 회로는 부스트(boost) 역률 변환 회로를 포함할 수 있다. 예를 들어, 역률 보정기(114)는 인터리브 CRM에 기반하여 동작하는 복수의 부스트 역률 변환 회로를 포함할 수 있다(dual boost).
역률 보정기(114)에 포함된 역률 변환 회로는, 정류기(112)로부터 수신된, 정류된 교류 신호에 기반하는 전력 신호를 출력할 수 있다. 역률 보정기(114)가 복수의 역률 변환 회로들을 포함하는 일 실시예에서, 복수의 역률 변환 회로들 각각은 정류기(112)와 병렬 연결될 수 있다. 도 2를 참고하면, 제1 역률 변환 회로(210)의 단(an end)(210-1) 및 제2 역률 변환 회로(220)의 단(220-1) 각각은 노드(262)를 통해 정류기(112)와 병렬 연결될 수 있다. 정류기(112)에 의해 정류된 교류 신호는 노드(262)에서 분기될 수 있다. 예를 들어, 정류된 교류 신호의 전류는, 정류된 교류 신호의 하나의(a) 주기 내에서, 단(210-1) 및 단(220-1) 각각에 절반으로 나뉘어 인가될 수 있다.
도 2를 참고하면, 노드(262)에서 분기되고, 정류된 교류 신호들 각각은 단(210-1) 및 단(220-1) 각각을 통해 제1 역률 변환 회로(210) 및 제2 역률 변환 회로(220)에 인가될 수 있다. 제1 역률 변환 회로(210)는, 단(210-1)에서 인가되는 정류된 교류 신호에 기반하여, 단(210-2)으로 제1 전력 신호를 출력할 수 있다. 제2 역률 변환 회로(220)는, 단(220-1)에서 인가되는 정류된 교류 신호에 기반하여, 단(220-2)으로 제2 전력 신호를 출력할 수 있다. 단(210-1)에 인가되는 정류된 교류 신호의 전류(iL1) 및 단(220-1)에 인가되는 정류된 교류 신호의 전류(iL2) 합은, 노드(262)로 전달되고 정류기(112)에 의해 정류된 교류 신호의 전류(iin)에 대응할 수 있다.
일 실시예에 따른 역률 보정기(114)는, 제1 역률 변환 회로(210) 및 제2 역률 변환 회로(220) 각각의 위상을 동기화하는 제어 신호 생성 회로(230)를 포함할 수 있다. 제어 신호 생성 회로(230)에 포함된 복수의 회로 요소들의 배치는 도 8의 설명을 통해 후술될 것이다. 도 2를 참고하면, 제어 신호 생성 회로(230)는 제1 역률 변환 회로(210)의 단(210-3)과 연결된 단(230-1)을 포함할 수 있다. 단(230-1)을 통하여, 제어 신호 생성 회로(230)는 제1 역률 변환 회로(210)로부터 단(210-2)에서 출력되는 제1 전력 신호의 전류의 사이클을 지시하는(indicating) 신호를 수신할 수 있다. 도 2를 참고하면, 제어 신호 생성 회로(230)는 제2 역률 변환 회로(220)의 단(220-5)과 연결된 단(230-2)을 포함할 수 있다. 단(230-2)을 통하여, 제어 신호 생성 회로(230)는 제2 역률 변환 회로(220)로부터 단(220-1)에 인가되는 정류된 교류 신호의 전류의 크기를 적어도 일시적으로 지시하는 신호를 수신할 수 있다.
일 실시예에 따른 제어 신호 생성 회로(230)는, 단(230-1) 및 단(230-2)으로 입력되는 신호들 중 적어도 하나에 기반하여, 제2 역률 변환 회로(220)의 단(220-2)에서 출력되는 제2 전력 신호의 전류의 사이클을 지시하는 제어 신호를 생성할 수 있다. 제어 신호 생성 회로(230)는 제2 전력 신호의 전류의 사이클을 지시하는 제어 신호가 인가되는 단(230-3)을 포함할 수 있다. 도 2를 참고하면, 제어 신호 생성 회로(230)의 단(230-3)은 제2 역률 변환 회로(220)의 단(220-6)에 전기적으로 연결될 수 있다. 일 실시예에 따른 제1 역률 변환 회로(210) 및 제2 역률 변환 회로(220)는 제어 신호 생성 회로(230)에 의해 조정된 위상에 기반하여 동기화될 수 있다. 예를 들어, 단(220-6)에 인가되는 상기 제어 신호에 기반하여, 제2 역률 변환 회로(220)는 제1 역률 변환 회로(210)의 위상으로부터 지정된 차이(예, 180°) 만큼 쉬프트된(shifted) 위상에서 동작할 수 있다.
일 실시예에서, 제1 역률 변환 회로(210) 및 제2 역률 변환 회로(220) 각각은, 제어 신호 생성 회로(230)에 의해 지정된 위상 차이에 기반하여 동기화됨에 따라, 제1 전력 신호 및 상기 제1 전력 신호와 상기 위상 차이를 가지는 제2 전력 신호를 출력할 수 있다. 예를 들어, 제1 역률 변환 회로(210) 및 제2 역률 변환 회로(220) 각각은 서로 동기화된 제1 전력 신호 및 제2 전력 신호를 출력할 수 있다. 도 2를 참고하면, 제1 전력 신호가 출력되는 제1 역률 변환 회로(210)의 단(210-2) 및 제2 전력 신호가 출력되는 제2 역률 변환 회로(220)의 단(210-2) 각각은, 노드(266)에 의해 서로 병렬 연결될 수 있다.
도 2를 참고하면, 일 실시예에 따른 전원 회로(110)는 노드(266)에 연결되는 일 단 및 접지 노드(276)에 연결된 타 단(another end)을 포함하는 커패시터(250)를 포함할 수 있다. 예를 들어, 커패시터(250)는 노드(266)를 통해 제1 역률 변환 회로(210)의 단(210-2) 및 제2 역률 변환 회로(220)의 단(210-2) 각각과 병렬 연결될 수 있다. 커패시터(250)는 전해 커패시터(electrolytic capacitor), 필름 커패시터(film capacitor) 또는 적층 세라믹 커패시터(Multilayer Ceramic Capacitor, MLCC) 중 적어도 하나를 포함할 수 있다. 커패시터(250)는 노드(266)를 통해 제1 전력 신호 및 제2 전력 신호를 수신할 수 있다. 예를 들어, 커패시터(250)는 노드(266)를 통해 수신되는 제1 전력 신호 및 제2 전력 신호에 의해 충전될 수 있다.
일 실시예에 따른 디스플레이 장치의 부하(예, 도 1의 주 회로(130) 및/또는 디스플레이 패널(140))는 노드(266)에 병렬 연결될 수 있다. 제1 전력 신호 및 제2 전력 신호에 의해 충전된 커패시터(250)는 상기 부하에 직류 전력을 제공할 수 있다. 예를 들어, 도 1의 DC-DC 변환기(118)는, 커패시터(250)에 충전된 전력으로부터 서로 다른 전압을 가지는 직류 신호를 생성할 수 있다. DC-DC 변환기(118)에 의해 생성된 직류 신호는, 도 1의 주 회로(130) 및/또는 디스플레이 패널(140)에 제공될 수 있다.
도 2를 참고하면, 일 실시예에 따른 역률 보정기(114)는 노드(266)에 연결된 단(240-1)을 포함하고, 상기 노드(266)에 기반하여 식별되는 커패시터(250)의 전압에 기반하여 참조 신호를 생성하는 참조 신호 생성 회로(240)를 포함할 수 있다. 참조 신호 생성 회로(240)는 생성된 참조 신호가 인가되는 단(240-2)을 포함할 수 있다. 참조 신호 생성 회로(240)에서 단(240-1) 및 단(240-2) 사이에 배치되는 하나 이상의 회로 요소들은 도 6의 설명을 통해 후술될 것이다. 참조 신호는, 전력 신호에 의해 충전되는 커패시터(250)의 상태에 기반하여, 전력 신호를 생성하는 역률 변환 회로를 제어하는 피드백 신호로써 이용될 수 있다. 도 2를 참고하면, 일 실시예에 따른 참조 신호 생성 회로(240)는 제1 전력 신호 및 제2 전력 신호에 의해 충전되는 커패시터(250)의 상태를 식별할 수 있다. 식별된 커패시터(250)의 상태에 기반하여, 참조 신호 생성 회로(240)는 제1 전력 신호에 대응하는 제1 역률 변환 회로(210) 및 제2 역률 변환 회로(220)로 제공되는 참조 신호를 생성할 수 있다.
도 2를 참고하면, 참조 신호가 인가되는 단(240-2)은 노드(264)에 연결될 수 있다. 노드(264)에서, 제1 역률 변환 회로(210)의 단(210-4) 및 제2 역률 변환 회로(220)의 단(220-4) 각각이 병렬 연결될 수 있다. 참조 신호 생성 회로(240)가 단(240-2)으로 참조 신호를 인가함에 따라, 노드(264)를 통해 단(240-2)과 병렬 연결된 단(210-4) 및 단(220-4)에 참조 신호의 전압(VCOMP)이 인가될 수 있다. 제1 역률 변환 회로(210) 및 제2 역률 변환 회로(220) 각각은 단(210-4) 및 단(220-4)에 인가되는 참조 신호의 전압(VCOMP)에 기반하여, 제1 전력 신호 및 제2 전력 신호를 조정할 수 있다.
일 실시예에 따른 제1 역률 변환 회로(210)는 참조 신호의 전압(VCOMP)에 의해 지시되는 전류 및 단(210-1)에 인가되는 정류된 교류 신호의 전류의 크기에 기반하여, 단(210-2)에 인가되는 제1 전력 신호의 전류의 사이클을 조정할 수 있다. 예를 들어, 정류된 교류 신호의 전류의 크기가 참조 신호의 전압(VCOMP)에 의해 지시되는 전류의 크기에 도달하는 경우, 제1 역률 변환 회로(210)는 정류된 교류 신호의 전류의 크기를 상기 참조 신호의 전압(VCOMP)에 의해 지시되는 전류의 크기 미만으로 줄일 수 있다.
정류된 교류 신호의 전류의 크기가 참조 신호의 전압(VCOMP)에 의해 지시되는 전류의 크기 미만인 경우, 일 실시예에 따른 역률 보정기(114)는 전압 모드 제어 방식에 기반하여 동작할 수 있다. 전압 모드 제어 방식에서, 제1 역률 변환 회로(210)는 정류된 교류 신호의 전류의 피크(peak)가 정류된 교류 신호의 전압에 대응하도록, 제1 전력 신호의 전류의 사이클을 조절할 수 있다. 제1 역률 변환 회로(210)와 지정된 위상 차이만큼 쉬프트되어 동작하는 제2 역률 변환 회로(220)도 제1 역률 변환 회로(210)와 유사하게 동작할 수 있다.
일 실시예에 따른 역률 보정기(114)는 정류기(112)로부터, 정류기(112)에 의해 정류된 교류 신호의 전압의 위상과 동일한 위상을 가지는 전류를 수신하는 상태에서, 정류된 교류 신호와 동일한 위상을 가지는 제1 전력 신호 및 제2 전력 신호를 이용하여 커패시터(250)를 충전할 수 있다. 커패시터(250)는 제1 전력 신호 및 제2 전력 신호의 리플(ripple)을 수용할 수 있는 커패시턴스를 가질 수 있다. 이하에서, 리플(ripple)은 전압 및/또는 전류에 포함된 주파수 성분으로, 노이즈와 같이 디스플레이 장치의 특성을 저해하는 주파수 성분을 의미할 수 있다. 상기 리플의 주파수는 전력원(120)의 주파수 보다 클 수 있다. 예를 들어, 상기 리플의 주파수는 전력원(120)의 주파수 보다 두 배 이상 클 수 있다.
상술한 바와 같이, 일 실시예에 따른 제1 역률 변환 회로(210)가 참조 신호의 전압(VCOMP)에 의해 지시되는 전류의 크기에 기반하여 제1 전력 신호의 전류의 사이클을 조정함에 따라, 커패시터(250)에 전달되는 제1 전력 신호의 리플의 크기가 줄어들 수 있다. 제1 역률 변환 회로(210)와 지정된 위상 차이만큼 쉬프트되어 동작하는 제2 역률 변환 회로(220)에서 출력하는 제2 전력 신호의 리플의 크기는, 제2 역률 변환 회로(220)가 참조 신호의 전압(VCOMP)에 의해 지시되는 전류의 크기에 기반하여 제1 전력 신호의 전류의 사이클을 조정함에 따라 줄어들 수 있다. 제1 전력 신호 및 제2 전력 신호의 리플의 크기가 줄어듦에 따라, 커패시터(250)를, 상대적으로 작은 커패시턴스를 가지는 커패시터로 대체할 수 있다. 예를 들어, 커패시터(250)는 상대적으로 큰 커패시턴스를 가지면서, 온도, 습도, 수명 모두에서 상대적으로 불리한 특성을 가지는 전해 커패시터를 대신하여, 상대적으로 작은 커패시턴스를 가지면서 온도, 습도, 수명 모두에서 상대적으로 유리한 특성을 가지는 필름 커패시터 및/또는 적층 세라믹 커패시터로 대체될 수 있다.
상술한 바와 같은 일 실시예에 따른 디스플레이 장치는, 정류기(112), 정류기(112)로부터 수신된 정류된 교류 신호(a rectified alternate current signal)에 기반하는 제1 전력 신호(power signal)를 출력하는 단(210-2)을 포함하는 제1 역률 변환 회로(210), 제1 역률 변환 회로(210)의 단(210-2)과 병렬 연결되고, 정류기(112)로부터 수신된 정류된 교류 신호에 기반하는 제2 전력 신호를 출력하는 단(220-2)을 포함하는 제2 역률 변환 회로(220), 제1 역률 변환 회로의 단(210-2) 및 상기 제2 역률 변환 회로의 단(220-2) 각각과 병렬 연결된 제1 단을 포함하고, 상기 제1 전력 신호 및 상기 제2 전력 신호에 의해 충전되는 커패시터(250), 및 제1 역률 변환 회로(210)의 단(210-2), 제2 역률 변환 회로(220)의 단(220-2) 및 커패시터(250)의 상기 제1 단과 병렬 연결되고, 커패시터(250)의 상기 제1 단에 인가되는 전압에 적어도 기반하여, 제1 역률 변환 회로(210) 및 제2 역률 변환 회로(220)에 제공되는 참조 전압(VCOMP) 을 생성하는 참조 신호 생성 회로(240)를 포함할 수 있다. 일 실시예에 따른 제1 역률 변환 회로(210)는, 상기 정류된 교류 신호의 전압의 하나의(a) 주기 내 제1 시간 구간에서, 상기 제1 전력 신호에 의한 커패시터(250)의 충전이 지정된 시간 간격 마다 개시되는 제1 상태에서 동작할 수 있다. 일 실시예에 따른 제1 역률 변환 회로(210)는, 상기 제1 시간 구간과 구별되는 상기 주기 내 제2 시간 구간에서, 상기 참조 전압(VCOMP)에 적어도 기반하여, 상기 제1 전력 신호에 의한 상기 커패시터(250)의 충전이 상기 지정된 시간 간격 미만 마다 개시되는 제2 상태에서 동작할 수 있다.
이하에서는, 도 3을 참고하여, 도 2의 제1 역률 변환 회로(210)에 포함된 복수의 회로 요소들을 설명한다. 제2 역률 변환 회로(220)에 포함된 복수의 회로 요소들은 도 3에 도시된 바와 유사하게 배치될 수 있다.
도 3은 일 실시예에 따른 디스플레이 장치에 포함된 역률 변환 회로(300)의 회로도(circuit diagram)이다. 도 3의 디스플레이 장치는 도 1의 디스플레이 장치(101)를 포함할 수 있다. 도 3의 역률 변환 회로(300)는, 도 1의 역률 보정기(114)의 적어도 일부일 수 있다. 도 3의 역률 변환 회로(300)는, 예를 들어, 도 2의 제1 역률 변환 회로(210) 및/또는 제2 역률 변환 회로(220)에 대응할 수 있다.
도 3을 참고하면, 일 실시예에 따른 역률 변환 회로(300)는 외부 회로와 통신하기 위한 복수의 단들(ends)(301, 302, 303, 304, 305, 306)을 포함할 수 있다. 역률 변환 회로(300)가 패키징된 집적 회로에 대응하는 일 실시예에서, 복수의 단들(301, 302, 303, 304, 305, 306) 각각은 상기 집적 회로의 복수의 핀들 각각에 연결될 수 있다.
도 3을 참고하면, 일 실시예에 따른 역률 변환 회로(300)는 인덕터(315)를 포함할 수 있다. 인덕터(315)의 단(315-1)은 역률 변환 회로(300)의 단(301)에 대응할 수 있다. 역률 변환 회로(300)의 단(301)은, 정류기와 연결되기 위한 단으로, 도 2의 단(210-1) 및 단(220-1)에 대응할 수 있다.
도 3을 참고하면, 일 실시예에 따른 역률 변환 회로(300)는 다이오드(320)를 포함할 수 있다. 다이오드(320)는 양극(anode)(320-1) 및 음극(cathode)(320-2)을 포함할 수 있다. 다이오드(320)의 양극(320-1)은 인덕터(315)의 단(315-2)과 전기적으로 연결될 수 있다. 다이오드(320)의 음극(320-2)은 역률 변환 회로(300)의 단(302)에 대응할 수 있다. 역률 변환 회로(300)의 단(302)은, 도 2의 단(210-2) 및 단(220-2)에 대응할 수 있다. 다이오드(320)는 양극(320-1) 및 음극(320-2) 사이의 전위차(예, 순방향 바이어스(forward bias))에 기반하여, 양극(320-1)에서 음극(320-2)으로의 전자의 이동을 야기할 수 있다. 다이오드(320)는 음극(320-2)에서 양극(320-1)으로의 전자의 이동을 차단할 수 있다.
도 3을 참고하면, 일 실시예에 따른 역률 변환 회로(300)는 트랜지스터(330)를 포함할 수 있다. 트랜지스터(330)는, 노드(325)를 통해 인덕터(315)의 단(315-2) 및 다이오드의 양극(320-1) 각각과 병렬 연결된 드레인(330-1)을 포함할 수 있다. 트랜지스터(330)는 소스(330-2) 및 게이트(330-3)를 포함할 수 있다. 트랜지스터(330)는 게이트(330-3)에 인가되는 전압에 기반하여, 드레인(330-1) 및 소스(330-2) 사이의 전자의 이동을 야기할 수 있다. 트랜지스터(330)가 N-채널 MOSFET인 일 예가 도시되었지만, 실시예가 이에 제한되는 것은 아니며, 트랜지스터(330)는 P-채널 MOSFET일 수 있다. 트랜지스터(330)는, 예를 들어, 650 V의 내전압을 가질 수 있다.
도 3을 참고하면, 일 실시예에 따른 역률 변환 회로(300)는 저항(340)을 포함할 수 있다. 저항(340)은 트랜지스터(330)의 소스(330-2)에 연결된 단(340-1)을 포함할 수 있다. 저항(340)은 접지 노드에 연결된 단(340-2)을 포함할 수 있다.
도 3을 참고하면, 일 실시예에 따른 역률 변환 회로(300)는 인덕터(345)를 포함할 수 있다. 인덕터(345)는 역률 변환 회로(300) 내에서, 인덕터(315)에 인접하여 배치될 수 있다. 인덕터(345)가 인덕터(315)에 인접하여 배치됨에 따라, 인덕터(345)는 인덕터(315)에 의해 야기되는 전자기장 내에 배치되고, 인덕터(345)에 의해 상기 전자기장에 의한 전류가 생성될 수 있다. 인덕터(345)는 접지 노드에 연결된 단(345-2)을 포함할 수 있다. 인덕터(315)에 의해 야기되는 전자기장에 의해 인덕터(345) 내에서 전류가 발생하는 경우, 접지 노드에 연결된 단(345-2)과 상이한 인덕터(345)의 단(345-1)에 전압이 인가될 수 있다.
도 3을 참고하면, 일 실시예에 따른 역률 변환 회로(300)는 저항(355)을 포함할 수 있다. 저항(355)은 인덕터(345)의 단(345-1)과 전기적으로 연결된 단(355-1)을 포함할 수 있다. 인덕터(345)의 단(345-1)에 인덕터(315)의 전자기장에 의해 야기된 전압이 인가되는 경우, 인덕터(315)의 전자기장에 의해 야기된 전압이 저항(355)의 단(355-1)에 인가될 수 있다.
도 3을 참고하면, 일 실시예에 따른 역률 변환 회로(300)는 연산 증폭기(365)를 포함할 수 있다. 연산 증폭기는 저항(355)의 단(355-2)과 전기적으로 연결되는 반전 입력(365-1)을 포함할 수 있다. 도 3을 참고하면, 일 실시예에 따른 역률 변환 회로(300)는 지정된 전위차(VTH)를 가지는 직류 전원(390)을 포함할 수 있다. 연산 증폭기(365)는 직류 전원(390) 과 전기적으로 연결되어, 직류 전원(390)의 지정된 전위차가 인가되는 비반전 입력(365-2)을 포함할 수 있다. 연산 증폭기(365)는 역률 변환 회로(300)의 단(305)과 전기적으로 연결되는 출력 단(365-3)을 포함할 수 있다.
도 3을 참고하면, 일 실시예에 따른 역률 변환 회로(300)는 연산 증폭기(350)를 포함할 수 있다. 연산 증폭기(350)는 노드(335)를 통해 트랜지스터(330)의 소스(330-2) 및 저항(340)의 단(340-1)과 병렬 연결된 비반전 입력(350-1)을 포함할 수 있다. 연산 증폭기(350)는 단(304)과 전기적으로 연결된 반전 입력(350-2)을 포함할 수 있다. 연산 증폭기(350)는 출력 단(350-3)을 포함할 수 있다. 역률 변환 회로(300)의 단(304)은, 참조 신호 생성 회로(예, 도 2의 참조 신호 생성 회로(240))와 연결되기 위한 단으로, 도 2의 단(210-4) 및 단(220-4)에 대응할 수 있다.
도 3을 참고하면, 일 실시예에 따른 역률 변환 회로(300)는 논리 합(disjunction)을 출력하는 OR 게이트(360)를 포함할 수 있다. OR 게이트(360)는 연산 증폭기(350)의 출력 단(350-3)과 전기적으로 연결된 입력 단(360-1)을 포함할 수 있다. OR 게이트(360)는 입력 단(360-2) 및 출력 단(360-3)을 포함할 수 있다. 입력단들(360-1, 360-2) 중 어느 하나의 전압이 지정된 임계치를 초과하는 것에 응답하여, OR 게이트(36)의 출력 단(360-3)으로 지정된 임계치를 초과하는 전압이 인가될 수 있다.
일 실시예에 따른 역률 변환 회로(300)는 쌍안정 회로(bistable circuit)을 포함할 수 있다. 쌍안정 회로는, 지정된 두 개의 상태들 중에서, 이전 상태(previous state)를 유지하는 회로를 의미할 수 있다. 예를 들어, 상기 지정된 두 개의 상태들은, 논리 1에 대응하는 전압을 출력하는 상태(a state) 및 논리 0에 대응하는 전압을 출력하는 다른 상태(another state)를 포함할 수 있다. 이하에서, 논리 1 및 논리 0 각각은 디지털 신호가 가질 수 있는 서로 다른 두 상태들 각각에 대응할 수 있다. 논리 1 및 논리 0은 지정된 전위차 및/또는 전류차에 기반하여 구분될 수 있다. 쌍안정 회로는 지정된 전기 신호의 수신에 응답하여, 이전 상태를 유지하는 것을 중단하고, 수신된 전기 신호에 기반하는 상태에 진입할 수 있다. 쌍안정 회로는, 예를 들어, 플립플롭(flip-flop) 회로, 래치(latch) 회로를 포함할 수 있다. 도 3을 참고하면, 역률 변환 회로(300)가 쌍안정 회로인 S-R 래치 회로(370)를 포함하는 일 예가 도시된다. S-R 래치 회로(370)는, 역률 변환 회로(300)의 단(306)과 전기적으로 연결된 셋(set) 단(370-1)을 포함할 수 있다.
역률 변환 회로(300)의 단(305) 및 단(306)은 역률 변환 회로(300)의 위상을 조정하기 위한 회로(예, 도 2의 제어 신호 생성 회로(230))와 전기적으로 연결되거나, 또는 전기적으로 단락될 수 있다. 예를 들어, 역률 변환 회로(300)의 단(305) 및 단(306) 각각은, 도 2의 제2 역률 변환 회로(220)의 단(220-5) 및 단(220-6) 각각에 대응할 수 있다. 예를 들어, 역률 변환 회로(300)가 도 2의 제1 역률 변환 회로(210)에 대응하는 경우, 단(305) 및 단(306) 각각은 서로 전기적으로 연결되어 실질적으로 동일한 전위차를 가질 수 있다.
일 실시예에 따른 S-R 래치 회로(370)는 OR 게이트(360)의 출력 단(360-3)과 전기적으로 연결된 리셋(reset) 단(370-2)을 포함할 수 있다. S-R 래치 회로(370)는 S-R 래치 회로(370)의 현재 상태를 지시하는 전압이 인가되는 출력 단(370-3)을 포함할 수 있다. S-R 래치 회로(370)의 출력 단(370-3)은 트랜지스터(330)의 게이트(330-3)와 전기적으로 연결될 수 있다. S-R 래치 회로(370)의 현재 상태를 지시하는 전압이 인가되는 출력 단(370-3)이 트랜지스터(330)의 게이트(330-3)와 전기적으로 연결되므로, 트랜지스터(330)에서 드레인(330-1) 및 소스(330-2) 사이의 전자의 이동은 S-R 래치 회로(370)의 현재 상태에 종속될 수 있다. 트랜지스터(330)가 S-R 래치 회로(370)의 현재 상태에 기반하여 드레인(330-1) 및 소스(330-2) 사이의 전자의 이동을 제어함에 따라, 트랜지스터(330)는 드레인(330-1) 및 소스(330-2) 사이의 전기적인 연결을 제어하는 스위치로써 동작할 수 있다.
S-R 래치 회로(370)의 출력 단(370-3)은 역률 변환 회로(300)의 단(303)과 전기적으로 연결될 수 있다. 역률 변환 회로(300)의 단(303)은 역률 변환 회로(300)의 위상을 조정하기 위한 회로(예, 도 2의 제어 신호 생성 회로(230))와 전기적으로 연결되거나, 또는 전기적으로 개방될 수 있다. 예를 들어, 역률 변환 회로(300)가 도 2의 제1 역률 변환 회로(210)에 대응하는 경우, 역률 변환 회로(300)의 단(303)은 도 2의 제어 신호 생성 회로(230)의 단(230-1)과 전기적으로 연결될 수 있다. 예를 들어, 역률 변환 회로(300)가 도 2의 제2 역률 변환 회로(220)에 대응하는 경우, 역률 변환 회로(300)의 단(303)은 전기적으로 개방될 수 있다.
일 실시예에 따른 S-R 래치 회로(370)는 현재 상태를 지시하는 전압의 논리적인 반전 (logical inversion)이 인가되는 단(370-4)을 포함할 수 있다. 예를 들어, S-R 래치 회로(370)가 출력 단(370-3)에 논리 1(logic 1)에 대응하는 전압을 인가하는 상태에서, S-R 래치 회로(370)가 단(370-4)에 논리 0(logic 0)에 대응하는 전압을 인가할 수 있다.
도 3을 참고하면, 일 실시예에 따른 역률 변환 회로(300)는 제어 신호 생성 회로(375)를 포함할 수 있다. 제어 신호 생성 회로(375)는 S-R 래치 회로(370)의 단(370-4)과 전기적으로 연결된 단(375-1)을 포함할 수 있다. 제어 신호 생성 회로(375)는 단(375-1)과 구별되는 단(375-2)을 포함할 수 있다. 단(375-1) 및 단(375-2) 사이에 배치되고, 제어 신호 생성 회로(375)에 포함된 복수의 회로 요소들은, 도 6의 설명을 통해 후술될 것이다.
도 3을 참고하면, 일 실시예에 따른 역률 변환 회로(300)는 지정된 전위차(RAMPREF)를 가지는 직류 전원(380)을 포함할 수 있다. 도 3을 참고하면, 일 실시예에 따른 역률 변환 회로(300)는 연산 증폭기(385)를 포함할 수 있다. 연산 증폭기(385)는 제어 신호 생성 회로(375)의 단(375-2)과 전기적으로 연결된 비반전 입력(385-1)을 포함할 수 있다. 연산 증폭기(385)는 직류 전원(380)과 전기적으로 연결된 반전 입력(385-2)을 포함할 수 있다. 연산 증폭기(385)는 OR 게이트(360)의 입력 단(360-2)과 전기적으로 연결된 출력 단(385-3)을 포함할 수 있다.
이하에서는 도 3의 역률 변환 회로(300)가 도 2의 제1 역률 변환 회로(210)에 대응하는 일 실시예에 기반하여, 도 2의 정류기(212)에 의해 정류된 교류 신호의 하나의(a) 주기 내에서, 역률 변환 회로(300)에 포함된 복수의 회로 요소들의 동작을 설명한다. 정현파의 절대값에 따라 변화하고, 도 2의 정류기(212)에 의해 정류된 교류 신호의 전압이 단(301)에 인가될 수 있다.
정류된 교류 신호의 하나의 주기 내에서, 정류된 교류 신호의 전압이 0 V 부터 점진적으로 증가하는 동안, S-R 래치 회로(370)는 논리 1에 대응하는 전압을, 출력 단(370-3)에 인가할 수 있다. 출력 단(370-3) 및 게이트(330-3)가 전기적으로 연결되어 있으므로, 논리 1에 대응하는 전압이 게이트(330-3)에 인가된 트랜지스터(330)에 의하여, 드레인(330-1) 및 소스(330-2) 사이의 전기적인 연결이 수립될 수 있다. 드레인(330-1) 및 소스(330-2) 사이의 전기적인 연결의 수립에 의하여, 정류된 교류 신호의 전압이 인가된 단(301)에 의해 발생된 인덕터(315)의 전류가, 노드(325)를 통해 드레인(330-1)으로 인가될 수 있다. 정류된 교류 신호의 전압이 점진적으로 증가함에 따라, 인덕터(315)에서 드레인(330-1)으로 인가되는 전류의 크기 또한 점진적으로 증가할 수 있다.
정류된 교류 신호의 전압이 0 V 부터 점진적으로 증가하는 동안, 드레인(330-1) 및 소스(330-2) 사이의 전기적인 연결이 유지되는 시간 간격은 수학식 1의 조건을 만족하는 지정된 시간 간격(Ton_max)에 대응할 수 있다. 지정된 시간 간격은 정류된 교류 신호의 하나의 주기 미만일 수 있다.
Figure pat00001
수학식 1의 Vac_min은 교류 신호의 최소 입력 전압을 나타낼 수 있다. 수학식 1의 L1은 인덕터(315)의 인덕턴스를 나타낼 수 있다. 수학식 1의 Po는 역률 변환 회로(300)의 최대 출력 전력을 나타낼 수 있다. 수학식 1의
Figure pat00002
은 역률 변환 회로(300)의 효율을 나타낼 수 있다.
도 3을 참고하면, 제어 신호 생성 회로(375), 직류 전원(380) 및 연산 증폭기(385)에 기반하여, 드레인(330-1) 및 소스(330-2) 사이의 전기적인 연결이 지정된 시간 간격(Ton_max) 동안 유지되었음을 알리는 타이밍 신호가 생성될 수 있다. 상기 타이밍 신호는 OR 게이트(360)를 통해 S-R 래치 회로(370)의 리셋 단(370-2)에 인가될 수 있다. S-R 래치 회로(370)의 상태가, 리셋 단(370-2)에 인가되는 상기 타이밍 신호에 의해 변경됨에 따라, S-R 래치 회로(370)는 출력 단(370-3)에 논리 0에 대응하는 전압을 인가할 수 있다. 논리 0에 대응하는 전압이 게이트(330-3)에 인가됨에 따라, 드레인(330-1) 및 소스(330-2)가 전기적으로 차단될 수 있다.
드레인(330-1) 및 소스(330-2)가 전기적으로 차단됨에 따라, 인덕터(315)의 전류가 드레인(330-1)에서 소스(330-2)로 인가되는 것이 중단될 수 있다. 드레인(330-1) 및 소스(330-2)가 전기적으로 차단된 이후, 인덕터(315)의 전류는 노드(325)를 통해 다이오드(320)의 양극(320-1)에 인가될 수 있다. 인덕터(315)의 전류는 다이오드(320)를 통과하여, 단(302)을 통해 역률 변환 회로(300)의 외부에 인가될 수 있다. 도 3의 역률 변환 회로(300)가 도 2의 제1 역률 변환 회로(210)에 대응하는 경우, 단(302)을 통해 역률 변환 회로(300)의 외부에 인가되는 전류는 도 2의 커패시터(250)를 충전하는 제1 전력 신호에 대응할 수 있다.
드레인(330-1) 및 소스(330-2)가 전기적으로 차단된 이후, 인덕터(315)의 전류가 도 2의 커패시터(250)의 충전에 이용되는 상태에서, 인덕터(315)의 전류의 크기는 점진적으로 감소될 수 있다. 점진적으로 감소되는 인덕터(315)의 전류의 크기가 0에 도달하는 경우, 인덕터(315)의 보조 권선에 대응하는 인덕터(345)에 유도되는 전압에 의한 제어 신호가, 연산 증폭기(365)의 출력 단(365-3)에 인가될 수 있다. 역률 변환 회로(300)가 도 2의 제1 역률 변환 회로(210)에 대응하는 경우, 단(305) 및 단(306) 각각이 서로 전기적으로 연결되므로, 제어 신호가 단(306)을 통해 S-R 래치 회로(370)의 셋 단(370-1)에 인가될 수 있다. 제어 신호가 S-R 래치 회로(370)의 셋 단(370-1)에 인가됨에 따라, S-R 래치 회로(370)의 상태가 변경될 수 있다. 예를 들어, S-R 래치 회로(370)는 출력 단(370-3)에 논리 0에 대응하는 전압을 인가하는 것을 중단하고, 출력 단(370-3)에 논리 1에 대응하는 전압을 인가할 수 있다. 드레인(330-1) 및 소스(330-2) 사이의 전기적인 연결이, 논리 1에 대응하는 전압이 인가된 게이트(330-3)에 의하여 다시 수립됨에 따라, 인덕터(315)의 전류가 노드(325)를 통해 드레인(330-1)에서 소스(330-2)로 다시 인가될 수 있다.
정류된 교류 신호의 전압의 크기가 점진적으로 증가하는 동안, 상술한 바와 같이, 드레인(330-1) 및 소스(330-2) 사이의 전기적인 연결은 S-R 래치 회로(370)의 상태에 따라 반복적으로 수립 또는 차단될 수 있다. 드레인(330-1) 및 소스(330-2) 사이의 전기적인 연결의 사이클들 각각에서, 드레인(330-1) 및 소스(330-2) 사이의 전기적인 연결의 길이(length)는 지정된 시간 간격(Ton_max)에 대응할 수 있다. 드레인(330-1) 및 소스(330-2) 사이의 전기적인 연결이 반복적으로 수립 또는 차단됨에 따라, 인덕터(315)의 전류의 크기는 반복적으로 0에 도달할 수 있다. 인덕터(315)의 전류의 크기가 반복적으로 0에 도달하는 시점에 기반하여 구별되는, 인덕터(315)의 전류가 변화하는 사이클들 각각에서, 인덕터(315)의 전류의 크기가 증가하는 기간(duration)은, 드레인(330-1) 및 소스(330-2) 사이의 전기적인 연결이 수립되는 시간 간격에 대응할 수 있다. 예를 들어, 상기 사이클들 중 적어도 하나에서, 인덕터(315)의 전류의 크기가 증가하는 기간(duration)은 지정된 시간 간격(Ton_max)에 대응할 수 있다.
상술한 바와 같이, 드레인(330-1) 및 소스(330-2)가 전기적으로 연결된 동안, 인덕터(315)에서 드레인(330-1)으로 인가되는 전류의 크기 또한 점진적으로 증가할 수 있다. 드레인(330-1) 및 소스(330-2)가 전기적으로 차단된 이후, 인덕터(315)의 전류가 도 2의 커패시터(250)의 충전에 이용되는 상태에서, 인덕터(315)의 전류의 크기는 점진적으로 감소될 수 있다. 인덕터(315)의 전류는 드레인(330-1) 및 소스(330-2) 사이의 전기적으로 차단되는 순간, 극대 값(local maximum)(또는 첨두 전류(peak current))을 가질 수 있다.
정류된 교류 신호의 하나의 주기 내에서, 전압이 0 V 부터 점진적으로 증가하는 동안, 인덕터(315)의 첨두 전류는 드레인(330-1) 및 소스(330-2) 사이의 전기적인 연결이 지정된 시간 간격(Ton_max) 동안 유지된 이후 발생할 수 있다. 인덕터(315)의 전류-전압 사이의 식(
Figure pat00003
)에 의하여, 인덕터(315)에 흐르는 전류의 변화율은 인덕터(315)에 인가되는 전압에 대응할 수 있다. 예를 들어, 드레인(330-1) 및 소스(330-2) 사이의 전기적인 연결이 수립되는 동안, 단(301)에 인가되는 정류된 교류 신호의 전압이 인덕터(315)에 흐르는 전류의 변화율에 대응할 수 있다. 드레인(330-1) 및 소스(330-2) 사이의 전기적인 연결이 지정된 시간 간격(Ton_max) 동안 유지되고, 정류된 교류 신호의 전압이 0 V 부터 점진적으로 증가하고 있으므로, 인덕터(315)의 첨두 전류는 점진적으로 증가할 수 있다.
도 3을 참고하면, S-R 래치 회로(370)의 리셋 단(370-2)이 OR 게이트(360)를 통해 연산 증폭기들(385, 350)과 연결되므로, S-R 래치 회로(370)의 상태는 연산 증폭기들(385, 350) 중 어느 하나에 의해 변경될 수 있다. 연산 증폭기(385)로부터 출력되는 타이밍 신호는 드레인(330-1) 및 소스(330-2) 사이의 전기적인 연결이 지정된 시간 간격(Ton_max) 동안 유지되었음을 지시할 수 있다. 연산 증폭기(385)로부터 출력되는 타이밍 신호에 의해, S-R 래치 회로(370)의 상태가 변경될 수 있다. 드레인(330-1) 및 소스(330-2) 사이의 전기적인 연결이 지정된 시간 간격(Ton_max) 미만이더라도, 연산 증폭기(385)와 구별되는 연산 증폭기(350)가 제어 신호를 출력한다면, 드레인(330-1) 및 소스(330-2) 사이의 전기적인 연결이 S-R 래치 회로(370)의 상태 변경에 의해 차단될 수 있다. 예를 들어, 제어 신호가 연산 증폭기(350)에서 드레인(330-1) 및 소스(330-2) 사이의 전기적인 연결이 지정된 시간 간격(Ton_max) 이내에 출력되는 경우, 드레인(330-1) 및 소스(330-2) 사이의 전기적인 연결이 지정된 시간 간격(Ton_max) 미만에서 차단될 수 있다.
도 3을 참고하면, 드레인(330-1) 및 소스(330-2) 사이의 전기적인 연결이 수립된 상태에서, 트랜지스터(330)의 노드(335)의 전압(VCS1)은, 저항(340)과 관련된 옴의 법칙에 의하여, 인덕터(315)의 전류의 크기에 비례할 수 있다. 연산 증폭기(350)의 비반전 입력(350-1)이 노드(335)와 전기적으로 연결되어 있으므로, 연산 증폭기(350)의 출력 단(350-3)의 전압이 비반전 입력(350-1)의 전압(VCS1) 및 반전 입력(350-2)의 전압에 따라 변경될 수 있다. 역률 변환 회로(300)가 도 2의 제1 역률 변환 회로(210)에 대응하는 경우, 도 2의 참조 신호 생성 회로(240)에서 출력되는 참조 신호의 전압(VCOMP)이 단(304)을 통해 반전 입력(350-2)에 인가될 수 있다. 인덕터(315)의 첨두 전류가 점진적으로 증가함에 따라, 비반전 입력(350-1)의 전압(VCS1)의 첨두 전압 또한 점진적으로 증가할 수 있다. 비반전 입력(350-1)의 전압(VCS1)의 첨두 전압이 증가함에 따라, 비반전 입력(350-1)의 전압(VCS1)이 반전 입력(350-2)의 전압(VCOMP)에 도달할 수 있다.
드레인(330-1) 및 소스(330-2) 사이의 전기적인 연결이 수립된 상태에서, 비반전 입력(350-1)의 전압(VCS1)이 지정된 시간 간격(Ton_max) 이내에 반전 입력(350-2)의 전압(VCOMP)에 도달하지 못하는 경우, 드레인(330-1) 및 소스(330-2) 사이의 전기적인 연결은 지정된 시간 간격(Ton_max) 마다 차단될 수 있다. 인덕터(315)의 첨두 전류가 점진적으로 증가함에 따라, 비반전 입력(350-1)의 전압(VCS1)이 지정된 시간 간격(Ton_max) 이내에 반전 입력(350-2)의 전압(VCOMP)에 도달할 수 있다.
일 실시예에서, 비반전 입력(350-1)의 전압(VCS1)이 반전 입력(350-2)의 전압(VCOMP)에 도달하는 경우, 연산 증폭기(350)가 출력 단(350-3)으로 제어 신호를 출력할 수 있다. 연산 증폭기(350)에서 출력되는 제어 신호는 OR 게이트(360)를 통해 S-R 래치 회로(370)의 리셋 단(370-2)에 인가될 수 있다. S-R 래치 회로(370)는 리셋 단(370-2)에 인가되는 제어 신호에 의해, 출력 단(370-3)에 논리 0에 대응하는 전압을 인가하므로, 드레인(330-1) 및 소스(330-2) 사이의 전기적인 연결이 수립된 이후 지정된 시간 간격(Ton_max)에 도달하기 이전에, 드레인(330-1) 및 소스(330-2) 사이의 전기적인 연결이 차단될 수 있다.
드레인(330-1) 및 소스(330-2) 사이의 전기적인 연결이 차단된 이후, 인덕터(315)의 전류가 노드(325)를 통해 다이오드(320)의 양극(320-1)에 인가될 수 있다. 인덕터(315)의 전류는 다이오드(320)에 의해 역률 변환 회로(300)의 단(302)에 인가될 수 있다. 단(302)에 인가되는 인덕터(315)의 전류는, 도 3의 역률 변환 회로(300)가 도 2의 제1 역률 변환 회로(210)에 대응하는 경우, 도 2의 커패시터(250)를 충전하기 위해 이용될 수 있다. 인덕터(315)의 전류가 도 2의 커패시터(250)의 충전에 이용되는 상태에서, 인덕터(315)의 전류의 크기는 점진적으로 감소될 수 있다.
인덕터(315)의 전류의 크기가 점진적으로 감소하여 0에 도달하는 경우, 인덕터(345)에 유도되는 전압에 의하여, 연산 증폭기(365)의 출력 단(365-3)에, 제어 신호가 인가될 수 있다. 역률 변환 회로(300)가 도 2의 제1 역률 변환 회로(210)에 대응하는 경우, 단(305) 및 단(306) 각각이 서로 전기적으로 연결되므로, 연산 증폭기(365)의 출력 단(365-3)에 인가되는 제어 신호는 S-R 래치 회로(370)의 셋 단(370-1)에 인가될 수 있다. 예를 들어, 인덕터(315)의 전류의 크기가 0에 도달하는 경우, S-R 래치 회로(370)의 셋 단(370-1)에 인가되는 제어 신호에 의하여, S-R 래치 회로(370)는 출력 단(370-3)에 논리 1에 대응하는 전압을 인가할 수 있다. 논리 1에 대응하는 전압이 출력 단(370-3)과 전기적으로 연결된 트랜지스터(330)의 게이트(330-3)에 인가됨에 따라, 드레인(330-1) 및 소스(330-2) 사이의 전기적인 연결이 다시 수립될 수 있다. 드레인(330-1) 및 소스(330-2) 사이의 전기적인 연결이 다시 수립된 이후, 인덕터(315)의 전류는, 다이오드(320)의 양극(320-1) 및 트랜지스터(330)의 드레인(330-1) 중에서, 트랜지스터(330)의 드레인(330-1)에 인가될 수 있다. 드레인(330-1)에 인가된 인덕터(315)의 전류는, 소스(330-2)를 통과하여 저항(340)의 단(340-2)에 연결된 접지 노드에 인가될 수 있다.
상술한 바와 같이, 비반전 입력(350-1)의 전압(VCS1)이 지정된 시간 간격(Ton_max) 이내에 반전 입력(350-2)의 전압(VCOMP)에 도달하는 시점에서, 인덕터(315)의 전류는 트랜지스터(330)에서 드레인(330-1) 및 소스(330-2) 사이의 전기적인 차단에 의한 극대 값(예, 첨두 전류)을 가질 수 있다. 비반전 입력(350-1)의 전압(VCS1)은 저항(340)의 단(340-1)의 전압이므로, 인덕터(315)의 전류의 크기에 비례할 수 있다. 예를 들어, 비반전 입력(350-1)의 전압(VCS1)이 반전 입력(350-2)의 전압(VCOMP)에 도달하는 시점에서 발생하는 인덕터(315)의 첨두 전류는, 반전 입력(350-2)의 전압(VCOMP)과 관련된 전류의 크기에 대응할 수 있다. 예를 들어, 드레인(330-1) 및 소스(330-2) 사이의 전기적인 연결이, 비반전 입력(350-1)의 전압(VCS1)이 반전 입력(350-2)의 전압(VCOMP)에 도달하는 시점에 기반하여 변경되는 동안, 인덕터(315)의 첨두 전류는 정류된 교류 신호의 전압의 증가와 독립적으로, 반전 입력(350-2)의 전압(VCOMP)과 관련된 전류의 크기에 대응할 수 있다. 예를 들어, 반전 입력(350-2)의 전압(VCOMP)과 관련된 전류의 크기는, 인덕터(315)의 첨두 전류를 제한하기 위한 임계치에 대응할 수 있다.
정류된 교류 신호의 하나의 주기 내에서, 단(301)에 인가되는 정류된 교류 신호의 전압은 정현파의 절대 값에 따라 변화하므로, 진폭에 대응하는 전압까지 점진적으로 증가한 이후, 점진적으로 감소할 수 있다. 정류된 교류 신호의 전압이 점진적으로 감소함에 따라, 인덕터(315)의 전류-전압 사이의 식에 의하여, 인덕터(315)에 흐르는 전류의 변화율이 감소할 수 있다. 예를 들어, 인덕터(315)에 흐르는 전류의 변화율은, 드레인(330-1) 및 소스(330-2) 사이의 전기적인 연결이 수립되는 동안, 정류된 교류 신호의 감소에 의하여 점진적으로 감소할 수 있다. 인덕터(315)에 흐르는 전류의 변화율이 정류된 교류 신호의 감소에 의하여 점진적으로 감소하므로, 인덕터(315)에 흐르는 전류에 비례하는 비반전 입력(350-1)의 전압(VCS1)이, 드레인(330-1) 및 소스(330-2) 사이의 전기적인 연결이 수립된 이후 반전 입력(350-2)의 전압(VCOMP)에 도달하는 시간 간격 또한, 점진적으로 증가할 수 있다. 비반전 입력(350-1)의 전압(VCS1)이 반전 입력(350-2)의 전압(VCOMP)에 도달하는 시간 간격이 점진적으로 증가함에 따라, 비반전 입력(350-1)의 전압(VCS1)이 반전 입력(350-2)의 전압(VCOMP)에 도달하기 이전에, 지정된 시간 간격(Ton_max)이 경과할 수 있다(may elapse).
지정된 시간 간격(Ton_max)이 비반전 입력(350-1)의 전압(VCS1)의 반전 입력(350-2)의 전압(VCOMP)에 도달하기 이전에 경과함에 따라, 제어 신호 생성 회로(375), 직류 전원(380) 및 연산 증폭기(385)에서, 드레인(330-1) 및 소스(330-2) 사이의 전기적인 연결이 지정된 시간 간격(Ton_max) 동안 유지되었음을 알리는 타이밍 신호가 다시 생성될 수 있다. 상기 타이밍 신호에 의해, 드레인(330-1) 및 소스(330-2) 사이의 전기적인 연결은 지정된 시간 간격(Ton_max) 만큼 유지될 수 있다. 상기 타이밍 신호에 의해 드레인(330-1) 및 소스(330-2) 사이의 전기적으로 차단된 이후의 동작은, 상술한 바와 유사하게 수행될 수 있다.
정류된 교류 신호의 전압이 점진적으로 감소하는 동안, 인덕터(315)의 첨두 전류는 점진적으로 감소할 수 있다. 정류된 교류 신호의 하나의 주기 내에서, 인덕터(315)의 첨두 전류는 정류된 교류 신호의 전압의 변화에 적어도 일시적으로 종속될 수 있다(may be at least temporarily depended on). 예를 들어, 정류된 교류 신호의 하나의 주기 내에서, 인덕터(315)의 첨두 전류가 반전 입력(350-2)의 전압(VCOMP)에 의해 지시되는 임계치에 대응하는 시간 구간과 구별되는 다른 시간 구간에서, 인덕터(315)의 첨두 전류는 정류된 교류 신호의 전압의 변화에 종속될 수 있다.
상술한 바와 같이, 인덕터(315)의 첨두 전류가 정류된 교류 신호의 전압의 변화에 적어도 일시적으로 종속되고, 인덕터(315)에 흐르는 전류는 정류된 교류 신호의 전류에 대응하므로, 정류된 교류 신호의 전압 및 전류 각각의 위상이 서로 일치될 수 있다(may be equalized). 정류된 교류 신호의 전압 및 전류가 일치된 위상을 가지므로, 역률 변환 회로(300)로 정류된 교류 신호가 입력되는 단(301)에서의 역률이 개선될 수 있다.
상술한 바와 같이, 인덕터(315)의 첨두 전류가 반전 입력(350-2)의 전압(VCOMP)에 의해 지시되는 임계치에 의해 제한되므로, 역률 변환 회로(300)의 단(302)에 인가되는 전류의 극대 값(예, 첨두 전류)이 제한될 수 있다. 역률 변환 회로(300)의 단(302)에 인가되는 전류의 극대 값이 제한됨에 따라, 단(302)에 연결되는 커패시터(예, 도 2의 커패시터(250))에 요구되는 커패시턴스가 감소될 수 있다. 예를 들어, 일 실시예에 따른 역률 변환 회로(300)를 포함하는 전원 회로(예, 도 1 내지 도 2의 전원 회로(110)) 및/또는 디스플레이 장치(예, 도 1 내지 도 2의 디스플레이 장치(101))가, 보다 작은 커패시턴스를 가지는 커패시터를 이용하여 구현될 수 있다. 예를 들어, 전해 커패시터를 대신하여, 필름 커패시터 및/또는 적층 세라믹 커패시터가 역률 변환 회로(300)의 단(302)에 연결될 수 있다. 전해 커패시터 보다 상대적으로 좋은 내구성을 가지거나, 및/또는 전해 커패시터 보다 상대적으로 작은 크기를 가지는 커패시터가 사용됨에 따라, 역률 변환 회로(300)를 포함하는 전원 회로의 내구성이 개선되거나, 및/또는 전원 회로의 크기가 줄어들 수 있다.
이하에서는 도 4를 참고하여, 도 3의 역률 변환 회로(300)가 도 2의 제1 역률 변환 회로(210)에 대응하는 일 실시예에서, 단(301)에 인가되는 정류된 교류 신호의 하나의(a) 주기 내 역률 변환 회로(300)의 회로 요소들의 전압 및 전류의 변화를 설명한다.
도 4는 일 실시예에 따른 디스플레이 장치에 포함된 역률 변환 회로의 동작을 설명하기 위한 예시적인 그래프들이다. 도 4의 디스플레이 장치는 도 1의 디스플레이 장치(101)를 포함할 수 있다. 도 4의 역률 변환 회로는 도 1의 역률 보정기(114)의 적어도 일부일 수 있다.
도 4의 그래프들은, 동일한 시간 축에 기반하여, 도 2의 제1 역률 변환 회로(210)에 포함된 노드들의 전압 및 전류를 도시한 그래프일 수 있다. 예를 들어, 도 4의 그래프는 도 3의 단(305) 및 단(306)이 전기적으로 단락된 역률 변환 회로(300)와 관련될 수 있다. 도 4의 선(442)은 역률 변환 회로에서 정류된 교류 신호를 수신하는 인덕터(예, 도 3의 인덕터(315))에 인가되는 전류의 크기를 지시한다. 도 4의 선(444)은 선(442)에 의해 지시되는 상기 인덕터의 전류의 극대 값(또는 첨두 전류)을 연결한 포락선(envelope)이다. 예를 들어, 선(444)은 극대 값(442-1)과 같은 인덕터의 첨두 전류들(current peaks)들과 교차한다. 도 4의 선(446)은 역률 변환 회로를 포함하는 디스플레이 장치의 정류기(예, 도 1의 정류기(112))에서 역률 보정기(예, 도 1의 역률 보정기(114))로 인가되는 전류의 평균을 지시한다. 도 4의 선(450)은 도 3의 S-R 래치 회로(370)의 출력 단(370-3)에 인가되는 전압(VGATE1)의 크기를 지시한다. 도 4의 선(460)은 도 3의 제어 신호 생성 회로(375)에 의해 조정되는 비반전 입력(385-1)의 전압(VRAMP1)의 크기를 지시한다. 도 4의 선(465)은 도 3의 반전 입력(385-2)의 전압(RAMPREF)의 크기를 지시한다. 도 4의 선(470)은 도 3의 노드(335)에 인가되는 전압(VCS1)의 크기를 지시한다. 도 4의 선(475)은 도 3의 단(304)에 인가되는 참조 신호의 전압(VCOMP)의 크기를 지시한다. 도 4의 선(480)은 도 3에서 전기적으로 단락된 단(305) 및/또는 단(306)에 인가되는 전압(VZCD1)의 크기를 지시한다. 도 4의 선(490)은 도 3의 S-R 래치 회로(370)의 리셋 단(370-2)에 인가되는 전압(VPWM1)의 크기를 지시한다.
도 4를 참고하면, 일 실시예에 따른 역률 변환 회로가 정류된 교류 신호의 하나의 주기 내에서, 선들(442, 444, 446, 450, 460, 465, 470, 475, 480, 490) 각각에 의해 지시되는 전압 및 전류의 변화가, 동일한 시간 축을 따라 도시된다. 정류된 교류 신호의 하나의 주기는, 제1 시간 구간(410), 제2 시간 구간(420) 및 제3 시간 구간(430)으로 구분된다. 도 4를 참고하면, 제1 시간 구간(410), 제2 시간 구간(420) 및 제3 시간 구간(430) 각각에서, 역률 변환 회로 내 서로 다른 노드에 인가되는 전압 및/또는 전류가 변화하는 사이클은 서로 동기화될 수 있다.
도 4의 그래프에서, 제1 시간 구간(410) 및 제3 시간 구간(430)은 선(442)에 의해 지시되는 인덕터의 첨두 전류의 크기가 변화하는 시간 구간을 의미한다. 예를 들어, 제1 시간 구간(410)에서, 인덕터의 첨두 전류의 크기는 점진적으로 증가한다. 예를 들어, 제3 시간 구간(430)에서, 인덕터의 첨두 전류의 크기는 점진적으로 감소한다. 첨두 전류의 크기 변화에 의해, 첨두 전류들을 연결하는 포락선에 대응하는 선(444)의 기울기가 제1 시간 구간(410) 및 제3 시간 구간(430) 각각에서 변화한다.
도 4의 그래프에서, 제2 시간 구간(420)은 제1 시간 구간(410) 및 제3 시간 구간(430) 사이의 시간 구간으로써, 선(442)에 의해 지시되는 인덕터의 첨두 전류의 크기가 일정하게 유지되는 시간 구간이다. 도 3에서 설명한 바와 같이, 제2 시간 구간(420)에서 인덕터의 첨두 전류의 크기는 지정된 전류 임계치에 기반하여 유지될 수 있다. 제2 시간 구간(420) 내에서, 일 실시예에 따른 역률 변환 회로는, 도 3에서 설명한 바와 같이, 인덕터의 전류가 지정된 시간 간격(Ton_max) 보다 빠른 시간 내에 지정된 전류 임계치에 도달하는 상태에서 동작할 수 있다. 제1 시간 구간(410) 및 제3 시간 구간(430)내에서, 일 실시예에 따른 역률 변환 회로는, 도 3에서 설명한 바와 같이, 인덕터의 전류가 지정된 시간 간격(Ton_max) 내에 지정된 전류 임계치에 도달하지 못하는 상태에서 동작할 수 있다.
이하에서, 사이클은, 선(442)에 의해 지시되는 역률 변환 회로의 인덕터(예, 도 3의 인덕터(315))에 인가되는 전류의 크기가 0이 되는 시점으로 구분되는 시간 간격들 각각을 의미할 수 있다. 일 실시예에 따른 역률 변환 회로는 사이클 내 듀티 비 및/또는 사이클의 길이를 조절하여, 정류된 교류 신호의 전압 및 전류의 위상을 동기화할 수 있다.
도 4의 선(450)을 참고하면, 일 실시예에 따른 역률 변환 회로에서, 도 3의 S-R 래치 회로(370)와 같은 쌍안정 회로는, 하나의 사이클의 시작과 함께 논리 1을 출력하는 상태로 천이하고, 하나의 사이클이 종료되기 전에 논리 0을 출력하는 상태로 천이할 수 있다. 도 4를 참고하면, 제1 시간 구간(410) 내에 포함된 사이클(452), 제2 시간 구간(420) 내에 포함된 사이클(454) 및 제3 시간 구간(430) 내에 포함된 사이클(456)이 도시된다. 사이클들(452, 454, 456) 각각은, 쌍안정 회로가 논리 1을 지시하는 전압을 출력하는 시간 구간들(452-1, 454-1, 456-1) 및 쌍안정 회로가 논리 0을 지시하는 전압을 출력하는 시간 구간들(452-2, 454-2, 456-2)로 구분된다.
선(442) 및 선(450)을 참고하면, 정류된 교류 신호를 수신하는 인덕터에 인가되는 전류의 크기는, 역률 변환 회로의 쌍안정 회로가 논리 1에 대응하는 전압을 출력하는 동안 증가할 수 있다. 예를 들어, 선(442)에 의해 지시되는 인덕터에 인가되는 전류의 크기는, 시간 구간들(452-1, 454-1, 456-1) 각각에서 상승할 수 있다. 선(442) 및 선(450)을 참고하면, 정류된 교류 신호를 수신하는 인덕터에 인가되는 전류의 크기는, 역률 변환 회로의 쌍안정 회로가 논리 0에 대응하는 전압을 출력하는 동안 감소할 수 있다. 예를 들어, 선(442)에 의해 지시되는 인덕터에 인가되는 전류의 크기는, 시간 구간들(452-2, 454-2, 456-2) 각각에서 상승할 수 있다.
도 3에서 상술한 바와 같이, 쌍안정 회로가 가지는 서로 다른 상태들 각각은 인덕터에 흐르는 전류의 방향과 관련될 수 있다. 예를 들어, 쌍안정 회로가 논리 0에 대응하는 전압을 출력하는 상태에서, 인덕터에 흐르는 전류는 다이오드(예, 도 3의 다이오드(320))를 통해 역률 변환 회로의 외부로 출력되어, 역률 변환 회로에 연결된 부하(예, 도 2의 커패시터(250))에 인가될 수 있다. 예를 들어, 쌍안정 회로가 논리 1에 대응하는 전압을 출력하는 상태에서, 인덕터에 흐르는 전류는 역률 변환 회로 내에 포함된 스위치(예, 도 3의 트랜지스터(330))를 통해 접지 노드에 인가될 수 있다.
도 4의 선(460)을 참고하면, 쌍안정 회로가 논리 1에 대응하는 지정된 전압을 출력하는 상태에서, 역률 변환 회로에 포함된 제어 신호 생성 회로(예, 도 3의 제어 신호 생성 회로(375))는 지정된 변화율에 기반하여 증가하는 전압을 생성할 수 있다. 지정된 변화율에 기반하여 증가하는 전압이 선(465)에 의해 지시되는 지정된 전압(RAMPREF)에 도달하는 경우, 도 3에서 설명한 연산 증폭기(385)의 동작에 적어도 기반하여, 선(450)에 의해 지시되는 쌍안정 회로의 상태를 변경하기 위한 전압이 생성될 수 있다. 도 4를 참고하면, 선(490)에 의해 지시되는 전압으로, S-R 래치 회로와 같은 쌍안정 회로를 리셋하기 위한 전압은, 제어 신호 회로에서 생성되고, 지정된 변화율에 기반하여 증가하는 전압이, 선(465)에 의해 지시되는 지정된 전압(RAMPREF)에 도달하는 즉시 변화할 수 있다. 예를 들어, 지정된 전압(RAMPREF)은 제어 신호 생성 회로에 의해 생성되는 상기 지정된 변화율을 가지는 전압이 수학식 1의 조건을 만족하는 지정된 시간 간격(Ton_max) 만큼 증가하는 정도에 대응할 수 있다. 예를 들어, 지정된 변화율에 기반하여 증가하는 전압이 선(465)에 의해 지시되는 지정된 전압(RAMPREF)에 도달하는 데 소요되는 시간은, 상기 지정된 시간 간격(Ton_max)에 대응할 수 있다.
도 4의 선(470)을 참고하면, 쌍안정 회로가 논리 1에 대응하는 지정된 전압을 출력하는 상태에서, 역률 변환 회로는 정류된 교류 신호를 수신하는 인덕터에 인가되는 전류의 크기를 나타내는 전압을 식별할 수 있다. 선(470)에 의해 지시되는 전압은, 예를 들어, 도 3의 노드(335)에 인가되는 전압(VCS1)으로, 인덕터의 전류를 수신하는 도 3의 저항(340)의 전압에 대응할 수 있다. 옴의 법칙에 기반하여, 선(470)에 의해 지시되는 전압은 인덕터에 인가되는 전류의 크기에 비례할 수 있다. 일 실시예에 따른 역률 변환 회로는 식별된 전압을, 선(475)에 의해 지시되는 참조 신호의 전압(VCOMP)과 비교할 수 있다. 예를 들어, 선(470)에 의해 지시되는, 인덕터에 인가되는 전류의 크기를 나타내는 전압이, 참조 신호의 전압(VCOMP)에 대응하는 경우, 일 실시예에 따른 역률 변환 회로는 쌍안정 회로의 상태를 변경하기 위한 전압을 생성할 수 있다. 도 4를 참고하면, 선(490)에 의해 지시되는 전압으로, S-R 래치 회로와 같은 쌍안정 회로를 리셋하기 위한 전압은, 인덕터에 인가되는 전류의 크기를 나타내는 전압이 참조 신호의 전압(VCOMP)에 대응하는 즉시 변화할 수 있다.
선들(460, 470)을 참고하면, 쌍안정 회로가 논리 0에 대응하는 지정된 전압을 출력하는 상태에서, 선들(460, 470) 각각에 대응하는 전압은 실질적으로 0이 될 수 있다. 쌍안정 회로가 논리 0에 대응하는 지정된 전압을 출력하는 상태에서, 선(460)에 대응하는 지정된 변화율을 가지는 전압이 실질적으로 0이 되는 동작은 도 7의 설명을 통해 후술될 것이다. 쌍안정 회로가 논리 0에 대응하는 지정된 전압을 출력하는 상태에서, 선(470)에 의해 지시되는 전압은, 예를 들어, 도 3의 노드(335)가 상기 상태에서 도 3의 인덕터(315)와 전기적으로 차단됨에 따라, 실질적으로 0이 될 수 있다.
도 4를 참고하면, 제1 시간 구간(410) 및 제3 시간 구간(430)에서, 선(490)에 의해 지시되는 전압은, 선(460)에 의해 지시되고, 지정된 변화율을 가지는 전압이 선(465)에 의해 지시되는 지정된 전압(RAMPREF)에 도달하는 시점에 대응하여 변화할 수 있다. 제1 시간 구간(410) 및 제3 시간 구간(430)에서, 선(470)에 의해 지시되는 전압으로 인덕터의 전류의 크기를 나타내는 전압(VCS1)은 선(475)에 의해 지시되는 참조 신호의 전압(VCOMP)에 도달하기 이전에 리셋될 수 있다. 선(460)에 의해 지시되고, 지정된 변화율에 기반하여 증가하는 전압이 선(465)에 의해 지시되는 지정된 전압(RAMPREF)에 도달하는 데 소요되는 시간이 지정된 시간 간격(Ton_max)에 대응하는 일 실시예에서, 쌍안정 회로가 논리 1에 대응하는 지정된 전압을 출력하는 기간(duration)은, 제1 시간 구간(410) 및 제3 시간 구간(430)에서, 지정된 시간 간격(Ton_max)에 대응할 수 있다. 예를 들어, 제1 시간 구간(410) 및 제3 시간 구간(430)에 포함된 사이클들(452, 456) 각각의 시간 구간들(452-1, 456-1)의 길이는 지정된 시간 간격(Ton_max)에 대응할 수 있다.
도 4를 참고하면, 제2 시간 구간(420)에서, 선(490)에 의해 지시되는 전압은, 선(470)에 의해 지시되는 전압으로 인덕터의 전류의 크기를 나타내는 전압(VCS1)이 선(475)에 의해 지시되는 참조 신호의 전압(VCOMP)에 도달하는 시점에 대응하여 변화할 수 있다. 제2 시간 구간(420)에서, 인덕터의 전류의 크기를 나타내는 전압(VCS1)은 지정된 시간 간격(Ton_max)이 경과하기 이전에 참조 신호의 전압(VCOMP)에 도달할 수 있다. 도 4를 참고하면, 쌍안정 회로가 논리 1에 대응하는 지정된 전압을 출력하는 기간(duration)은, 제2 시간 구간(420)에서 지정된 시간 간격(Ton_max) 미만일 수 있다. 예를 들어, 제2 시간 구간(420)에 포함된 사이클(454)의 시간 구간(454-1)의 길이는, 지정된 시간 간격(Ton_max)에 대응하는 제1 시간 구간(410) 및 제3 시간 구간(430)에 포함된 사이클들(452, 456) 각각의 시간 구간들(452-1, 456-1) 보다 짧을 수 있다.
도 4의 선(480)을 참고하면, 쌍안정 회로가 논리 0에 대응하는 지정된 전압을 출력하는 상태에서, 일 실시예에 따른 역률 변환 회로는, 정류된 교류 신호를 수신하는 인덕터에 인가되는 전류의 크기를 식별할 수 있다. 도 3의 일 실시예에서, 역률 변환 회로는 인덕터(315)의 보조 권선에 대응하는 인덕터(345)와 관련된 연산 증폭기(365)의 출력 단(365-3)에 인가되는 전압(VZCD1)을 이용하여, 인덕터(315)에 인가되는 전류의 크기를 식별할 수 있다. 도 4의 그래프는 도 3의 단(305) 및 단(306)이 전기적으로 단락된 역률 변환 회로(300)와 관련되므로, 선(480)에 의해 지시되는 전압은, 역률 변환 회로의 쌍안정 회로의 상태를, 논리 1에 대응하는 지정된 전압을 출력하는 상태로 천이하는 데 이용될 수 있다. 예를 들어, 선(480)에 의해 지시되는 전압의 크기가, 정류된 교류 신호가 인가되는 인덕터에 인가되는 전류의 크기가 0이 되는 즉시 변화할 수 있다. 선(480)에 의해 지시되는 전압의 크기가 변화함에 따라, 쌍안정 회로는 논리 0에 대응하는 지정된 전압을 출력하는 상태에서, 논리 1에 대응하는 지정된 전압을 출력하는 상태로 천이할 수 있다.
상술한 바와 같이, 일 실시예에 따른 역률 변환 회로는 정류된 교류 신호의 하나의 주기 내에서, 역률 변환 회로에 연결된 커패시터(예, 도 2의 커패시터(250))가 실질적으로 충전되지 않는 시간 간격을, 제1 시간 구간(410) 및 제3 시간 구간(430)에서 지정된 시간 간격(Ton_max)으로 유지할 수 있다. 일 실시예에 따른 역률 변환 회로는 정류된 교류 신호의 하나의 주기 내에서, 역률 변환 회로에 연결된 커패시터(예, 도 2의 커패시터(250))가 실질적으로 충전되지 않는 시간 간격을, 제2 시간 구간(420)에서 지정된 시간 간격(Ton_max) 보다 짧은 시간 간격으로 조절할 수 있다. 제1 시간 구간(410) 및 제3 시간 구간(430)에서, 역률 변환 회로에 연결된 커패시터가 실질적으로 충전되지 않는 지정된 시간 간격(Ton_max) 동안(예, 시간 구간들(452-1, 456-1)), 역률 변환 회로에 포함된 인덕터(예, 도 3의 인덕터(315))에 인가되는 전류의 극대 값(예, 첨두 전류)은 정류된 교류 신호의 전압의 크기에 종속될 수 있다. 제2 시간 구간(420)에서, 역률 변환 회로에 연결된 커패시터가 실질적으로 충전되지 않는 시간 간격 동안(예, 시간 구간(454-1)), 역률 변환 회로에 포함된 상기 인덕터에 인가되는 전류의 극대 값은, 정류된 교류 신호의 전압의 크기와 구별되는 지정된 임계치에 의해 제한될 수 있다. 도 4를 참고하면, 정류된 교류 신호의 하나의 주기 내에서, 인덕터에 인가되는 전류의 크기는 상기 임계치에 의해 제한될 수 있다. 도 4의 선(446)을 참고하면, 역률 변환 회로를 포함하는 디스플레이 장치의 정류기(예, 도 1의 정류기(112))에서 역률 보정기(예, 도 1의 역률 보정기(114))로 인가되는 전류의 평균 값은, 하나의 주기 내에서 정현파의 형태를 가지는 전압과 구별되는 형태(예, 사다리꼴의 형태(trapezoidal shape))를 가질 수 있다.
이하에서는, 도 5를 참고하여, 정류된 교류 신호의 하나 이상의 주기 들에서, 일 실시예에 따른 역률 변환 회로의 동작을 설명한다.
도 5는 일 실시예에 따른 디스플레이 장치에 공급되는 교류 전력(alternate current power)의 전압 및 전류를 도시한 도면이다. 도 5의 디스플레이 장치는 도 1의 디스플레이 장치(101)를 포함할 수 있다. 도 5의 상기 교류 전력은, 예를 들어, 도 1의 전력원(120)에서 디스플레이 장치(101)로 인가되는 교류 신호의 전압 및 전류를 곱하여 획득될 수 있다.
도 5의 그래프들은, 동일한 시간 축에 기반하여, 일 실시예에 따른 디스플레이 장치에 공급되는 교류 전력의 전압 및 전류, 그리고 디스플레이 장치에 포함된 역률 변환 회로에 인가되는 전류를 도시한 그래프일 수 있다. 도 5의 선(510)은 일 실시예에 따른 디스플레이 장치에 공급되는 교류 전력의 전압의 크기를 지시할 수 있다. 도 5의 선(540)은 일 실시예에 따른 디스플레이 장치에 공급되는 교류 전력의 전류의 크기를 지시할 수 있다. 도 5의 선(530)은 일 실시예에 따른 디스플레이 장치에 포함된 역률 변환 회로에 인가되고, 정류기(예, 도 1 및/또는 도 2의 정류기(112))에 의해 정류된 교류 신호의 전류의 크기를 지시할 수 있다. 도 5의 선(520)은 선(530)의 극대 값(예, 첨두 전류)을 연결한 포락선을 지시할 수 있다.
도 5의 선들(510, 540)을 참고하면, 디스플레이 장치에 공급되는 교류 전력의 전압 및 전류는, 일 실시예에 따른 역률 보정기(예, 도 1 및/또는 도 2의 역률 보정기(114))에 의하여, 동일한 주기(550)를 가질 수 있고, 동일한 주기(550) 내에서 동일한 위상을 가질 수 있다. 선(530)을 참고하면, 일 실시예에 따른 디스플레이 장치가 도 2 내지 도 4에서 설명한 역률 변환 회로를 포함함에 따라, 역률 변환 회로에 인가되는 전류는 주기(550)의 일부분에서 교류 전류의 전압의 변화에 종속될 수 있고, 상기 일부분과 구별되는 주기(550)의 다른 일부분에서 교류 전력의 전압과 독립적으로 변화할 수 있다.
예를 들어, 주기(550)를 제1 시간 구간(552), 제2 시간 구간(554) 및 제3 시간 구간(556)으로 구분하는 경우, 역률 변환 회로에 인가되는 전류는, 제1 시간 구간(552) 및 제3 시간 구간(556)에서 교류 전류의 전압의 변화에 종속될 수 있고, 제2 시간 구간(554)에서 교류 전류의 전압과 독립적으로 변화할 수 있다. 상기 제1 시간 구간(552), 제2 시간 구간(554) 및 제3 시간 구간(556) 각각은 도 4의 제1 시간 구간(410), 제2 시간 구간(420) 및 제3 시간 구간(430) 각각에 대응할 수 있다.
제1 시간 구간(552), 제2 시간 구간(554) 및 제3 시간 구간(556) 각각에서, 일 실시예에 따른 디스플레이 장치에 포함된 역률 변환 회로의 동작은 도 2 내지 도 3에서 설명한 바와 유사하게 수행될 수 있다. 도 5를 참고하면, 제1 시간 구간(552)에 포함되고, 역률 변환 회로에 인가되는 전류의 사이클(560)은, 지정된 시간 간격(Ton_max)에 대응하는 시간 구간(562) 및 상기 시간 구간(562)과 구별되는 다른 시간 구간(564)으로 구분될 수 있다. 시간 구간(562) 내에서, 역률 변환 회로는 정류된 교류 신호를, 역률 변환 회로에 포함된 인덕터(예, 도 3의 인덕터(315))의 충전에 이용할 수 있다. 시간 구간(564) 내에서, 역률 변환 회로는 시간 구간(562)에서 충전된 인덕터에 기반하여, 역률 변환 회로에 연결된 커패시터(예, 도 2의 커패시터(250))를 충전할 수 있다. 도 5를 참고하면, 제2 시간 구간(554)에 포함되고, 역률 변환 회로에 인가되는 전류의 사이클(570)은, 지정된 시간 간격(Ton_max) 미만의 길이를 가지는 시간 구간(572) 및 상기 시간 구간(572)과 구별되는 다른 시간 구간(574)으로 구분될 수 있다. 시간 구간들(572, 574) 각각에서의 역률 변환 회로의 동작은 시간 구간들(562, 564) 각각에서의 역률 변환 회로의 동작과 유사할 수 있다.
상술한 바와 같이, 일 실시예에 따른 역률 변환 회로는 주기(550) 내에서, 역률 변환 회로에 포함된 인덕터를 충전하는 시간 간격을, 지정된 시간 간격(Ton_max) 미만의 다른 시간 간격으로 조절할 수 있다. 인덕터를 충전하는 시간 간격이 조절됨에 따라, 제2 시간 구간(554)에 포함되는 선(520)의 일부분과 같이, 인덕터의 첨두 전류의 크기가 교류 신호의 전압의 절대 값과 독립적인 지정된 임계치로 유지될 수 있다. 인덕터의 첨두 전류의 크기가 지정된 임계치로 유지됨에 따라, 역률 변환 회로에 연결된 커패시터가 순간적으로 수신하는 전류의 크기의 최대 값은 지정된 임계치를 초과하지 않을 수 있다. 인덕터의 첨두 전류의 크기가 지정된 임계치로 유지되므로, 선들(520, 540)의 형태는 제2 시간 구간(554)에서 지정된 임계치로 유지되는 사다리꼴의 형태에 대응할 수 있다.
주기(550) 내에서, 상기 커패시터가 순간적으로 수신하는 전류의 크기의 최대 값이 지정된 임계치 이하로 유지되므로, 일 실시예에 따른 디스플레이 장치는 보다 작은 커패시턴스를 가지는 커패시터에 기반하여 구현될 수 있다. 예를 들어, 일 실시예에 따른 디스플레이 장치는 적층 세라믹 커패시터, 필름 커패시터와 같이 전해 커패시터와 구별되는 타입의 커패시터만으로 구현될 수 있다. 내구성 및/또는 크기에서 다른 타입의 커패시터 보다 열등한 특성을 가지는 전해 커패시터가 제외되므로, 디스플레이 장치의 내구성이 개선되거나, 및/또는 보다 소형화된 전원 회로를 포함하는 디스플레이 장치가 구현될 수 있다.
이하에서는 도 6을 참고하여, 인덕터의 첨두 전류의 크기를 지정된 임계치로 유지하는데 이용되는 회로인 참조 신호 생성 회로(예, 도 2의 참조 신호 생성 회로(240))를 상세히 설명한다.
도 6은 일 실시예에 따른 디스플레이 장치의 역률 변환 회로와 연결된 참조 신호 생성 회로(240)의 회로도이다. 도 6의 디스플레이 장치는 도 1의 디스플레이 장치(101)를 포함할 수 있다. 도 6의 역률 변환 회로는 도 2의 제1 역률 변환 회로(210), 제2 역률 변환 회로(220) 및/또는 도 3의 역률 변환 회로(300)를 포함할 수 있다. 도 6의 참조 신호 생성 회로(240)는 도 2의 참조 신호 생성 회로(240)를 포함할 수 있다.
도 6을 참고하면, 일 실시예에 따른 참조 신호 생성 회로(240)는, 하나 이상의 역률 변환 회로들에 의해 충전되는 커패시터의 일 단에 연결되는 단(240-1)을 포함할 수 있다. 단(240-1)은 도 2의 노드(266)를 통해 커패시터(250)와 병렬로 연결된 단(240-1)에 대응할 수 있다. 도 6을 참고하면, 일 실시예에 따른 참조 신호 생성 회로(240)는 상기 커패시터의 전압에 적어도 기반하는 참조 신호가 인가되는 단(240-2)을 포함할 수 있다. 상기 참조 신호는 단(240-2)을 통해, 하나 이상의 역률 변환 회로들에게 피드백 신호로써 제공될 수 있다. 예를 들어, 단(240-2)은 도 2의 노드(264)들을 통해 도 2의 제1 역률 변환 회로(210) 및 제2 역률 변환 회로(220) 각각의 단들(210-4, 220-4)과 병렬로 연결될 수 있다.
도 6을 참고하면, 참조 신호 생성 회로(240)의 단들(240-1, 240-2) 사이에 배치되는 하나 이상의 회로 요소들이 도시된다. 도 6을 참고하면, 일 실시예에 따른 참조 신호 생성 회로(240)는 저항(610)을 포함할 수 있다. 도 6을 참고하면, 일 실시예에 따른 참조 신호 생성 회로(240)는 저항(620)을 포함할 수 있다. 저항(610)은 단(240-1)에 대응하는 단(610-1)을 포함할 수 있고, 노드(630)에 연결된 단(610-2)을 포함할 수 있다. 저항(620)은 노드(630)에 연결된 단(620-1)을 포함할 수 있고, 상기 단(620-1)과 구별되는 타 단을 통해 접지 노드와 연결될 수 있다. 단(240-1) 및 접지 노드 사이에서, 저항들(610, 620)은 직렬로 연결될 수 있다.
도 6을 참고하면, 일 실시예에 따른 참조 신호 생성 회로(240)는 반전 입력(650-1), 비반전 입력(650-2) 및 출력 단(650-3)을 포함하는 연산 증폭기(650)를 포함할 수 있다. 일 실시예에서, 연산 증폭기(650)는 트랜스컨덕턴스 증폭기(transconductance amplifier)에 대응할 수 있다. 연산 증폭기(650)의 반전 입력(650-1)은 노드(630)에 연결될 수 있다. 노드(630)가 직렬 연결된 저항들(610, 620) 사이에 배치되므로, 반전 입력(650-1)에 인가되는 전압은, 단(240-1)에 인가되는 전압이 저항들(610, 620)의 비율에 의해 감소된 전압에 대응할 수 있다. 예를 들어, 반전 입력(650-1)에, 단(240-1)에 연결된 커패시터(예, 도 2의 커패시터(250))의 전압에 저항들(610, 620)의 비율이 적용된 전압이 인가될 수 있다.
도 6을 참고하면, 일 실시예에 따른 참조 신호 생성 회로(240)는 지정된 크기의 전위차(VREF)를 가지는 직류 전원(640)을 포함할 수 있다. 연산 증폭기(650)의 비반전 입력(650-2)은 직류 전원(640)과 전기적으로 연결되어, 직류 전원(640)의 지정된 크기의 전위차(VREF)가 비반전 입력(650-2)에 인가될 수 있다. 지정된 크기의 전위차(VREF)가 비반전 입력(650-2)에 인가되고, 저항들(610, 620)의 비율에 의해 감소된 단(240-1)의 전압이 반전 입력(650-1)에 인가되는 상태에서, 연산 증폭기(650)는 지정된 크기의 전위차(VREF) 및/또는 단(240-1)의 전압에 기반하는 전류를, 출력 단(650-3)에 인가할 수 있다. 예를 들어, 출력 단(650-3)에 인가되는 전류는 단(240-1)에 인가되는 전압(예, 도 2의 커패시터(250)의 전압)을 지시할 수 있다.
도 6을 참고하면, 일 실시예에 따른 참조 신호 생성 회로(240)는 커패시터(660)를 포함할 수 있다. 커패시터(660)는 연산 증폭기(650)의 출력 단(650-3)에 연결된 단(660-1) 및 접지 노드에 연결된 단(660-2)을 포함할 수 있다.
도 6을 참고하면, 일 실시예에 따른 참조 신호 생성 회로(240)는 커패시터(680)를 포함할 수 있다. 도 6을 참고하면, 일 실시예에 따른 참조 신호 생성 회로(240)는 저항(690)을 포함할 수 있다. 커패시터(680)는 저항(690)의 단(690-2)과 연결된 단(680-1) 및 접지 노드와 연결된 단(680-2)을 포함할 수 있다. 저항(690)은 연산 증폭기(650)가 출력 단(650-3)에 연결된 단(690-1) 및 커패시터(680)의 단(680-1)과 연결된 단(690-2)을 포함할 수 있다. 도 6을 참고하면, 저항(690)의 단(690-1) 및 커패시터(660)의 단(660-1) 각각이 노드(670)를 통해, 연산 증폭기(650)가 출력 단(650-3)에 대하여 병렬 연결될 수 있다. 노드(670)는 참조 신호 생성 회로(240)의 단(240-2)을 포함하거나, 또는 단(240-2)과 실질적으로 동일한 전압을 가질 수 있다.
일 실시예에 따른 연산 증폭기(650)가 출력 단(650-3)에 전류를 인가하는 상태에서, 커패시터들(660, 680)은 출력 단(650-3)에 인가되는 상기 전류에 의해 충전될 수 있다. 출력 단(650-3)에 인가되는 전류는 단(240-1)에 인가되는 전압(예, 도 2의 커패시터(250)의 전압)을 지시하는 상태에서, 커패시터들(660, 680)이 상기 전류에 의해 충전됨에 따라, 단(240-1)에 인가되는 전압에 포함된 리플(ripple)이 단(240-2)의 전압에 미치는 영향이 감소될 수 있다. 커패시터들(660, 680) 각각은, 상기 리플에 의한 단(240-2)의 전압의 변화를 줄이면서, 참조 신호 생성 회로(240)를 포함하는 역률 보정기(예, 도 1 및/또는 도 2의 역률 보정기(114))의 응답 특성을 저해하지 않는 커패시턴스를 가질 수 있다.
상술한 바와 같이, 일 실시예에 따른 디스플레이 장치에 포함된 참조 신호 생성 회로(240)는 하나 이상의 역률 변환 회로에서 피드백 신호로 이용되는 참조 전압(VCOMP)을 포함하는 참조 신호를 생성할 수 있다. 도 2 내지 도 5에서 상술한 바와 같이, 참조 신호 생성 회로(240)에서 생성된 참조 신호는, 역률 변환 회로 내에 포함된 인덕터(예, 도 3의 인덕터(315))에 흐르는 전류를 지정된 임계치 미만으로 제한하는데 이용될 수 있다.
이하에서는 참조 신호 생성 회로(240)와 함께, 역률 변환 회로에 포함되고, 인덕터에 흐르는 전류의 제어에 이용되는 제어 신호 생성 회로(예, 도 3의 제어 신호 생성 회로(375))를 상세히 설명한다.
도 7은 일 실시예에 따른 디스플레이 장치의 역률 변환 회로 내에 포함된 제어 신호 생성 회로(375)의 회로도이다. 도 7의 디스플레이 장치는 도 1의 디스플레이 장치(101)를 포함할 수 있다. 도 7의 역률 변환 회로는 도 2의 제1 역률 변환 회로(210), 제2 역률 변환 회로(220) 및/또는 도 3의 역률 변환 회로(300)를 포함할 수 있다. 도 7의 제어 신호 생성 회로(375)는 도 3의 제어 신호 생성 회로(375)를 포함할 수 있다.
도 7을 참고하면, 일 실시예에 따른 제어 신호 생성 회로(375)는, 역률 변환 회로에 포함된 쌍안정 회로(예, 도 3의 S-R 래치 회로(370))의 상태와 관련된 전압이 인가되는 단(375-1)을 포함할 수 있다. 단(375-1)은, 도 3의 일 실시예에서, 도 3의 S-R 래치 회로(370)의 현재 상태를 지시하는 전압의 논리적으로 반전된 전압이 인가되는 단(370-4)과 전기적으로 연결된 단(375-1)에 대응할 수 있다.
도 7을 참고하면, 일 실시예에 따른 제어 신호 생성 회로(375)는 0 V 부터 점진적으로 상승하는 전압이 인가되는 단(375-2)을 포함할 수 있다. 단(375-2)은, 예를 들어, 도 3의 단(375-2)에 대응할 수 있다. 도 3의 일 실시예에서, 제어 신호 생성 회로(375)는 단(375-2)을 통해, 연산 증폭기(385)의 비반전 입력 단(385-1)에 점진적으로 상승하는 전압을 인가할 수 있다.
도 7을 참고하면, 일 실시예에 따른 제어 신호 생성 회로(375)는 지정된 크기의 전류를 출력하는 전력원(710)을 포함할 수 있다. 전력원(710)은 단(710-1)에서 단(710-2)으로 전자를 이동시킬 수 있다. 도 7을 참고하면, 일 실시예에 따른 제어 신호 생성 회로(375)는 저항(720)을 포함할 수 있다. 저항(720)은 노드(730)를 통해 전력원(710)의 단(710-2)과 연결되는 단(720-1)을 포함할 수 있다. 저항(720)은 접지 노드와 연결된 단(720-2)을 포함할 수 있다.
도 7을 참고하면, 일 실시예에 따른 제어 신호 생성 회로(375)는 스위치(740)를 포함할 수 있다. 스위치(740)는 노드(730)를 통해 전력원(710)의 단(710-2)과 연결되는 단(740-1)을 포함할 수 있다. 스위치(740)는 노드(750)를 통해 접지 노드와 연결되는 단(740-2)을 포함할 수 있다. 스위치(740)는 단(375-1)에 인가되는 전압(예, 도 3의 S-R 래치 회로(370)의 단(370-4)의 전압)에 기반하여, 단들(740-1, 740-2) 사이의 전기적인 연결을 조절할 수 있다.
도 7을 참고하면, 일 실시예에 따른 제어 신호 생성 회로(375)는 커패시터(760)를 포함할 수 있다. 커패시터(760)는 노드(730)를 통해 전력원(710)의 단(710-2)과 연결되는 단(760-1)을 포함할 수 있다. 커패시터(760)는 노드(750)를 통해 접지 노드와 연결되는 단(760-2)을 포함할 수 있다.
도 7을 참고하면, 스위치(740)는 단(375-1)에 인가되는 전압에 기반하여 제어될 수 있다. 제어 신호 생성 회로(375)가 도 3의 제어 신호 생성 회로(375)에 대응하는 일 실시예에서, 단(375-1)에 인가되는 전압은, 도 3의 S-R 래치 회로(370)의 현재 상태를 지시하는 전압의 논리적인 반전에 대응할 수 있다. 예를 들어, 도 3의 S-R 래치 회로(370)가 출력 단(370-3)에 논리 0에 대응하는 전압을 인가하는 상태에서, 논리 1에 대응하는 전압이 단(375-1)에 인가될 수 있다. 논리 1에 대응하는 전압이 단(375-1)에 인가되는 상태에서, 단들(740-1, 740-2) 사이의 전기적인 연결이 스위치(740)에 의해 수립될 수 있다. 단들(740-1, 740-2) 사이의 전기적인 연결이 스위치(740)에 의해 수립된 상태에서, 커패시터(760)의 단들(760-1, 760-2) 전부는 접지 노드와 동일한 전위를 가질 수 있다. 단들(740-1, 740-2) 사이의 전기적인 연결은 노드(730) 및 접지 노드 사이의 단락을 야기하므로, 제어 신호 생성 회로(375)의 단(375-2)의 전압 또한 접지 노드의 전압(예, 0 V)에 대응할 수 있다.
제어 신호 생성 회로(375)가 도 3의 제어 신호 생성 회로(375)에 대응하는 일 실시예에서, 도 3의 S-R 래치 회로(370)가 출력 단(370-3)에 논리 1에 대응하는 전압을 인가하는 상태에서, 논리 0에 대응하는 전압이 단(375-1)에 인가될 수 있다. 논리 0에 대응하는 전압이 단(375-1)에 인가되는 상태에서, 스위치(740)는 단들(740-1, 740-2) 사이를 전기적으로 차단할 수 있다. 스위치(740)에 의해 단들(740-1, 740-2)이 전기적으로 차단된 상태에서, 전하가 전력원(710)에 의해 단(710-2)에서 노드(730)로 제공될 수 있다. 노드(730)로 제공되는 전하는 커패시터(760)의 충전에 이용될 수 있다. 예를 들어, 커패시터(760)는 스위치(740)에 의해 단들(740-1, 740-2)이 전기적으로 차단되어 있는 동안 충전될 수 있다. 커패시터(760)가 충전됨에 따라, 커패시터(760)의 단(760-1)과 동일한 전위를 가지는 단(375-2)의 전압이 상승할 수 있다. 전압이 상승하는 변화율은, 저항(720)의 저항 값(resistance value)과 관련될 수 있다. 예를 들어, 저항(720)은, 단(375-2)의 전압이 지정된 시간 간격(Ton_max) 동안 지정된 전위차(RAMPREF) 만큼 상승하기 위한 저항 값을 가질 수 있다.
제어 신호 생성 회로(375)가 도 3의 제어 신호 생성 회로(375)에 대응하는 일 실시예에서, 도 3의 S-R 래치 회로(370)가 출력 단(370-3)에 논리 1에 대응하는 전압을 인가하는 동안, 상술한 바와 같이, 단(375-2)의 전압이 커패시터(760)의 충전에 따라 상승할 수 있다. 단(375-2)의 전압은, 커패시터(760)의 충전이 개시된 이후, 지정된 시간 간격(Ton_max)이 경과하는 동안, 0 V 부터 지정된 전위차(RAMPREF)까지 점진적으로(gradually) 상승할 수 있다. 도 3에서 상술한 바와 같이, 단(375-2)의 전압이 지정된 전위차(RAMPREF)에 도달하는 경우, 도 3의 S-R 래치 회로(370)는 리셋 단(370-2)에 인가되는 전압에 응답하여, 논리 0에 대응하는 전압을 인가하는 상태로 천이할 수 있다. 도 3의 S-R 래치 회로(370)가 출력 단(370-3)에 논리 0에 대응하는 전압을 인가하는 동안, 상술한 바와 같이, 스위치(740)에 의한 단들(740-1, 740-2) 사이의 전기적인 연결이 수립됨에 따라, 접지 노드의 전압(예, 0 V)이 제어 신호 생성 회로(375)의 단(375-2)에 인가될 수 있다. 제어 신호 생성 회로(375)가 단(375-2)에 접지 노드의 전압을 인가하는 것은, 도 3의 S-R 래치 회로(370)가 논리 1에 대응하는 전압을 인가하는 상태로 천이할 때까지 유지될 수 있다. 예를 들어, 제어 신호 생성 회로(375)가 단(375-2)에 인가하는 전압의 크기는 도 4의 선(460)에 대응할 수 있다.
상술한 바와 같이, 일 실시예에 따른 제어 신호 생성 회로(375)는, 역률 변환 회로 내에 배치되어, 역률 변환 회로 내에 포함된 쌍안정 회로(예, 도 3의 S-R 래치 회로(370))가 지정된 상태를 유지하는 시간을 나타내는 전압을 출력할 수 있다. 쌍안정 회로가 지정된 상태를 유지하는 동안, 제어 신호 생성 회로(375)가 단(375-2)에 인가하는 전압의 크기는 0 V 부터 점진적으로 증가할 수 있다. 쌍안정 회로가 상기 지정된 상태와 구별되는 다른 상태로 천이한 동안, 제어 신호 생성 회로(375)는 접지 노드에 대응하는 전압(즉, 0 V)을 단(375-2)에 인가할 수 있다.
도 8은 일 실시예에 따른 디스플레이 장치에 포함된 복수의 역률 변환 회로들 중 적어도 하나의 위상을 조절하는 제어 신호 생성 회로(230)의 회로도이다. 도 8의 디스플레이 장치는 도 1의 디스플레이 장치(101)를 포함할 수 있다. 도 8의 제어 신호 생성 회로(230)는 도 2의 제어 신호 생성 회로(230)를 포함할 수 있다. 디스플레이 장치가 복수의 역률 변환 회로들(예, 도 2의 제1 역률 변환 회로(210) 및 제2 역률 변환 회로(220))를 포함하는 일 실시예에서, 제어 신호 생성 회로(230)는 제1 역률 변환 회로 및 제2 역률 변환 회로 중 제2 역률 변환 회로의 위상을, 제1 역률 변환 회로의 위상과 지정된 차이(예, 180°)를 갖도록, 조절할 수 있다.
도 8을 참고하면, 일 실시예에 따른 제어 신호 생성 회로(230)는 복수의 역률 변환 회로 중 제1 역률 변환 회로(예, 도 2의 제1 역률 변환 회로(210))의 단(예, 도 2의 단(210-3))에 인가되는 전압으로, 제1 역률 변환 회로에 포함된 쌍안정 회로(예, 도 3의 S-R 래치 회로(270))의 상태를 지시하는 전압을 수신하는 단(230-1)을 포함할 수 있다.
도 8을 참고하면, 일 실시예에 따른 제어 신호 생성 회로(230)는 단(230-1)에 대응하는 제1 역률 변환 회로와 구별되는 제2 역률 변환 회로(예, 도 2의 제2 역률 변환 회로(220))의 단(예, 도 2의 단(220-5))에 인가되는 전압으로, 상기 제2 역률 변환 회로에 포함된 인덕터(예, 도 3의 인덕터(345))에 흐르는 전류와 관련된 전압(예, 도 3의 단(305)에 인가되는 전압(VZCD2))을 수신하는 단(230-2)을 포함할 수 있다.
도 8을 참고하면, 일 실시예에 따른 제어 신호 생성 회로(230)는 단(230-1)과 관련된 제1 역률 변환 회로(예, 도 2의 제1 역률 변환 회로(210))의 사이클의 절반이 경과하였음을 알리는 제어 신호를 출력하는 단(230-3)을 포함할 수 있다. 예를 들어, 단(230-3)에 인가되는 전압은, 단(230-2)과 관련된 제2 역률 변환 회로(예, 도 2의 제2 역률 변환 회로(220))의 위상을 조절하는데 이용될 수 있다.
도 8을 참고하면, 일 실시예에 따른 제어 신호 생성 회로(230)는 디지털 위상 변환 회로(810)를 포함할 수 있다. 디지털 위상 변환 회로(810)는 단(230-1)에 인가되는 전압의 주기 및/또는 위상을 측정하고, 측정된 주기를 가지면서, 측정된 위상과 지정된 위상 차이(예, 180°)를 가지는 전압(VPhase_shift)을 출력하기 위한 복수의 디지털 회로 요소들(예, 에지 트리거, 카운터, 주기의 절반(T/2)을 탐지하는 회로 요소)를 포함할 수 있다. 디지털 위상 변환 회로(810)는 클럭 신호(clock signal)을 수신하기 위한 단(815)을 포함할 수 있다. 단(815)에 인가되는 클럭 신호는 디지털 위상 변환 회로(810) 내에 포함된 복수의 디지털 회로 요소들 각각의 신호 처리를 동기화하는데 이용될 수 있다.
도 8을 참고하면, 일 실시예에 따른 제어 신호 생성 회로(230)는 스위치(830)를 포함할 수 있다. 스위치(830)는 단(830-1) 및 단(830-3)을 포함할 수 있고, 단들(830-1, 830-3) 사이의 전기적인 연결을 제어하기 위한 신호를 수신하는 단(830-2)을 포함할 수 있다. 예를 들어, 단들(830-1, 830-3) 사이의 전기적인 연결은, 논리 1에 대응하는 지정된 전압이 단(830-2)에 인가되는 상태에서 수립될 수 있다. 논리 0에 대응하는 지정된 전압이 단(830-2)에 인가되는 상태에서, 단들(830-1, 830-3)이 전기적으로 차단될 수 있다.
도 8을 참고하면, 스위치(830)의 단(830-3)은 제어 신호 생성 회로(230)의 단(230-3)과 동일한 노드(850)의 일부로 포함될 수 있다. 스위치(830)의 단(830-1)은 노드(820)를 통해 디지털 위상 변환 회로(810)의 출력 단에 연결될 수 있다. 예를 들어, 전압(VPhase_shift)이 단(830-1)에 인가될 수 있다. 스위치(830)의 단(830-2)은 제어 신호 생성 회로(230)의 단(230-2)에 인가되는 전압(VZCD2)의 논리적인 반전을 수신할 수 있다.
도 8을 참고하면, 일 실시예에 따른 제어 신호 생성 회로(230)는 논리 곱(conjuinction)을 획득하는 AND 게이트(840)를 포함할 수 있다. AND 게이트(840)는 입력 단들(840-1, 840-2)과, 입력 단들(840-1, 840-2) 각각에 인가되는 신호의 논리 곱을 지시하는 신호가 인가되는 출력 단(840-3)을 포함할 수 있다. 도 8을 참고하면, 입력 단(840-1)은 제어 신호 생성 회로(230)의 단(230-2)에 대응할 수 있다. 입력 단(840-2)은 노드(820)를 통해 디지털 위상 변환 회로(810)의 출력 단에 연결될 수 있다. 도 8을 참고하면, 노드(820)에서 디지털 위상 변환 회로(810)의 출력 단의 전압(VPhase_shift)이 AND 게이트(840)의 입력 단(840-2) 및 스위치의 단(830-1)에 병렬로 연결될 수 있다. 출력 단(840-3)은 제어 신호 생성 회로(230)의 단(230-3)과 동일한 노드(850)의 일부로 포함될 수 있다. 도 8을 참고하면, 노드(850)에서, 제어 신호 생성 회로(230)의 단(230-3)이 출력 단(840-3) 및 스위치(830)의 단(830-3)과 병렬로 연결될 수 있다.
도 8을 참고하면, 단(230-1)에 인가되는 전압이 복수의 사이클들에 기반하여 반복적으로 변화하는 상태에서, 일 실시예에 따른 제어 신호 생성 회로(230)의 디지털 위상 변환 회로(810)는 상기 복수의 사이클들 중 제1 사이클의 길이를 식별할 수 있다. 단(230-1)에 인가되는 전압이 가지는 복수의 사이클들은 단(230-1)을 통해 연결된 제1 역률 변환 회로의 사이클에 대응할 수 있다. 제1 역률 변환 회로에서, 제1 사이클에 인접한 제2 사이클이 시작된 이후, 디지털 위상 변환 회로(810)는 제2 사이클의 시작 이후 상기 식별된 제1 사이클의 절반에 대응하는 시간이 경과하였음을 식별하는 것에 응답하여, 전압(VPhase_shift)을 논리 0에 대응하는 지정된 전압에서 논리 1에 대응하는 다른 전압으로 조절할 수 있다. 상기 전압(VPhase_shift)은 단(230-3)을 통해 연결된 제2 역률 변환 회로에 인가될 수 있다. 전압(VPhase_shift)의 변화에 의한 제2 역률 변환 회로의 동작은 도 9의 설명을 통해 후술될 것이다.
제1 역률 변환 회로에서, 제2 사이클에 인접한 제3 사이클이 시작된 이후, 디지털 위상 변환 회로(810)는 제3 사이클의 시작 이후 상기 식별된 제2 사이클의 절반에 대응하는 시간이 경과하는 즉시, 전압(VPhase_shift)을 논리 0에 대응하는 지정된 전압에서 논리 1에 대응하는 다른 전압으로 조절할 수 있다. 상술한 바와 같이, 제어 신호 생성 회로(230)는 제1 역률 변환 회로에서 제k 사이클이 시작된 이후, 제k-1 사이클의 절반에 대응하는 시간이 경과하였음을 식별하는 즉시, 제2 역률 변환 회로에 인가되는 전압(VPhase_shift)을 조절할 수 있다. 제2 역률 변환 회로가 조절되는 전압(VPhase_shift)에 기반하여 동작함에 따라, 제2 역률 변환 회로는 제1 역률 변환 회로에 대응하는 사이클을 가지면서, 제1 역률 변환 회로의 위상과 구별되는 다른 위상에 기반하여 동작할 수 있다. 예를 들어, 제k 사이클 및 제k-1 사이클 각각의 길이가 실질적으로 유사한 경우, 제2 역률 변환 회로는 제1 역률 변환 회로의 위상 보다 180° 만큼 상이한 위상에 기반하여 동작할 수 있다.
예를 들어, 상기 제1 사이클이 단(230-1)에 입력되는 복수의 사이클들 중에서 맨 처음 사이클에 대응하는 경우, 제1 사이클 이전에 어떤 사이클도 존재하지 않으므로, 디지털 위상 변환 회로(810)는 제1 사이클 내에서 논리 0에 대응하는 지정된 전압을 출력하는 것을 유지할 수 있다. 예를 들어, 전력원(예, 도 1 내지 도 2의 전력원(120))에 의한 교류 신호가 디스플레이 장치에 인가된 직후의 사이클 내에서, 디지털 위상 변환 회로(810)는 논리 0에 대응하는 지정된 전압을 출력하는 것을 유지할 수 있다. 디지털 위상 변환 회로(810)는 논리 0에 대응하는 지정된 전압을 출력하는 것을 유지하므로, 제어 신호 생성 회로(230)의 출력은 상기 사이클 내에서 논리 0에 대응하는 지정된 전압을 출력하는 것을 유지할 수 있다.
도 8을 참고하면, 디지털 위상 변환 회로(810)의 출력 단(예: 노드(820))에 인가되는 전압(VPhase_shift)이 단(230-3)에 인가되는 전기적인 경로(electronic path)는, 단(230-2)에 인가되는 전압(VZCD2)에 의하여 조절될 수 있다. 예를 들어, 단(230-2)에 인가되는 전압(VZCD2)이 논리 1에 대응하는 지정된 전압에 대응하는 상태에서, 단(230-2)에 인가되는 전압(VZCD2)의 논리 반전된 전압인, 논리 0에 대응하는 지정된 전압이 스위치의 단(830-2)에 인가되므로, 출력 단에 인가되는 전압(VPhase_shift)은 AND 게이트(840)를 통해 단(230-3)에 인가될 수 있다. 예를 들어, 논리 1에 대응하는 지정된 전압이 AND 게이트(840)의 입력 단(230-2)에 인가되므로, AND 게이트(840)는, 디지털 위상 변환 회로(810)로부터 논리 1에 대응하는 지정된 전압을 수신하는 동안, 단(230-3)에 논리 1에 대응하는 전압을 인가할 수 있다.
예를 들어, 단(230-2)에 인가되는 전압(VZCD2)이 논리 0에 대응하는 지정된 전압에 대응하는 상태에서, 단(230-2)에 인가되는 전압(VZCD2)의 논리 반전된 전압인, 논리 1에 대응하는 지정된 전압이 스위치(830)의 단(830-2)에 인가되므로, 스위치(830)의 단들(830-1, 830-3) 사이의 전기적인 연결이 수립될 수 있다. 출력 단에 인가되는 전압(VPhase_shift)은 단들(830-1, 830-3) 사이의 전기적인 연결을 통해 단(230-3)에 인가될 수 있다.
일 실시예에서, 단(230-2)에 인가되는 전압(VZCD2)은, 단(230-3)을 통해 연결된 역률 변환 회로(예, 도 2의 제2 역률 변환 회로(220))에서 보조 권선에 대응하는 인덕터(예, 도 3의 인덕터(345))와 관련된 전압이므로, AND 게이트(840)의 출력 단(840-3)에 인가되는 전압은, 역률 변환 회로의 인덕터의 전류가 0이되는 시점을 알리는 신호 및 디지털 위상 변환 회로(810)에서 출력되는 신호들 논리곱과 관련될 수 있다
이하에서는, 도 9 내지 도 11을 참고하여, 도 8의 제어 신호 생성 회로(230)가 도 2의 제어 신호 생성 회로(230)에 대응하고, 제어 신호 생성 회로(230)의 단들(230-1, 230-2) 각각에 연결된 역률 변환 회로들의 구조가 도 3의 역률 변환 회로(300)에 대응하는 일 실시예에서, 도 8의 제어 신호 생성 회로(230)의 동작을 설명한다. 도 8을 참고하면, 제어 신호 생성 회로(230)의 단들(230-1, 230-2) 각각에 연결된 역률 변환 회로들의 구조가 도 3의 역률 변환 회로(300)에 대응하는 일 실시예에서, 역률 변환 회로들 중에서 단(230-1)에 연결된 제1 역률 변환 회로에서, 도 3의 단들(305, 306)이 전기적으로 단락될 수 있다. 제어 신호 생성 회로(230)의 단들(230-1, 230-2) 각각에 연결된 역률 변환 회로들의 구조가 도 3의 역률 변환 회로(300)에 대응하는 일 실시예에서, 역률 변환 회로들 중에서 단들(230-2, 230-3)에 연결된 제2 역률 변환 회로에서, 단(230-2) 및 도 3의 단(305)이 전기적으로 단락되고, 단(230-3) 및 도 3의 단(306)이 전기적으로 단락될 수 있다.
도 9는 일 실시예에 따른 디스플레이 장치에 포함된 복수의 역률 변환 회로들 각각으로 인가되는 전류를 설명하기 위한 예시적인 그래프이다. 도 9의 디스플레이 장치는 도 1의 디스플레이 장치(101)를 포함할 수 있다. 도 9의 복수의 역률 변환 회로들 각각은, 도 2의 역률 보정기(114)에 포함된 제1 역률 변환 회로(210) 및 제2 역률 변환 회로(220)에 대응할 수 있다. 도 9의 복수의 역률 변환 회로들은, 도 8의 제어 신호 생성 회로(230)에 의해 서로 연결될 수 있다.
도 9를 참고하면, 정류기(예, 도 1 내지 도 2의 정류기(112))에 의해 정류된 교류 신호의 전압의 하나의 주기의 일부분에서, 일 실시예에 따른 역률 보정기(예: 도 1 내지 도 2의 역률 보정기(114))의 서로 다른 노드에 인가되는 전압 및 전류의 크기가 동일한 시간 축을 따라 도시된다. 예를 들어, 도 9의 그래프의 원점은, 정류된 교류 신호의 전압이 0 V인 순간으로, 정류된 교류 신호가 역률 보정기에 인가되기 시작한 시점에 대응할 수 있다.
도 9를 참고하면, 선(940)은 복수의 역률 변환 회로들을 포함하는 역률 보정기에 입력되는, 정류된 교류 신호의 전류의 크기를 지시할 수 있다. 선(950)은 복수의 역률 변환 회로들 중에서 제1 역률 변환 회로에 인가되는 정류된 교류 신호의 크기를 지시할 수 있다. 예를 들어, 선(950)은 도 4의 선(442)의 일부분에 대응할 수 있다. 예를 들어, 선(950)은 도 2의 단(210-1)에서 제1 역률 변환 회로(210)로 인가되는 전류의 크기를 지시할 수 있다. 선(970)은 상기 제1 역률 변환 회로에 포함되고, 제1 역률 변환 회로 내 정류된 교류 신호의 전류의 흐름을 조절하는 트랜지스터의 게이트에 인가되는 전압의 크기를 지시할 수 있다. 예를 들어, 선(970)은 도 3의 트랜지스터(330)의 게이트(330-3)에 인가되는 전압의 크기를 지시할 수 있다. 예를 들어, 선(970)은 도 4의 선(450)의 일부분에 대응할 수 있다.
도 9를 참고하면, 선(960)은 복수의 역률 변환 회로들 중에서 제2 역률 변환 회로에 인가되는 정류된 교류 신호의 전류의 크기를 지시할 수 있다. 예를 들어, 선(960)은 도 2의 단(220-2)에서 제2 역률 변환 회로(220)로 인가되는 전류의 크기를 지시할 수 있다. 선들(950, 960)에 의해 지시되는 정류된 교류 신호의 전류들의 합은 선(940)에 의해 지시되는 정류된 교류 신호의 전류의 크기에 대응할 수 있다. 제2 역률 변환 회로는, 도 8의 제어 신호 생성 회로(230)에 의해, 제1 역률 변환 회로의 위상으로부터 지정된 위상 차이만큼 쉬프트된 위상을 따라 동작할 수 있다. 선(980)은 상기 제2 역률 변환 회로에 포함되고, 제2 역률 변환 회로 내 정류된 교류 신호의 전류의 흐름을 조절하는 트랜지스터의 게이트에 인가되는 전압의 크기를 지시할 수 있다.
상기 제2 역률 변환 회로가 도 3의 역률 변환 회로(300)의 구조를 가지고, 도 2의 제2 역률 변환 회로(220)에 대응하는 일 실시예에서, 선(970)은 도 3의 트랜지스터(330)의 게이트(330-3)에 인가되는 전압의 크기를 지시할 수 있다. 복수의 역률 변환 회로들이 도 8의 제어 신호 생성 회로(230)에 의해 서로 연결되는 일 실시예에서, 선(970)에 의해 지시되는 전압의 크기는, 도 2 내지 도 8의 단(230-1)에 인가되는 전압의 크기에 대응할 수 있다. 예를 들어, 선(970)에 의해 지시되는 전압은 도 8의 디지털 위상 변환 회로(810)에 인가될 수 있다.
도 9를 참고하면, 선(950)에 의해 지시되는 정류된 교류 신호의 전류의 크기가 0이 되는 시점을 따라 구분되는, 복수의 사이클들(910, 920, 930)이 도시된다. 복수의 사이클들(910, 920, 930) 각각에서의 제1 역률 변환 회로의 동작은, 도 3 내지 도 5에서 설명한 바와 유사하게 수행될 수 있다. 사이클(910)이 정류된 교류 신호가 역률 보정기에 인가되기 시작한 시점에 시작되는 사이클이므로, 도 8에서 상술한 바와 같이, 일 실시예에 따른 제어 신호 생성회로는 논리 0에 대응하는 지정된 전압을 출력하는 것을 유지할 수 있다.
복수의 역률 변환 회로들이 도 8의 제어 신호 생성 회로(230)에 의해 서로 연결되는 일 실시예에서, 제어 신호 생성회로가 논리 0에 대응하는 지정된 전압을 출력하는 것을 유지함에 따라, 사이클(910) 내에서 제2 역률 변환 회로의 상태는 제어 신호 생성 회로에 종속되지 않고 비활성화된 상태를 유지할 수 있다. 선(960)을 참고하면, 사이클(910) 내에서 정류된 교류 신호의 전류의 크기는 0 A로 유지될 수 있다. 논리 0에 대응하는 지정된 전압을 출력하는 것을 유지하는 상태에서, 제어 신호 생성 회로는 선(970)에 의해 지시되는 전압의 변화에 기반하여, 사이클(910)의 완료를 식별할 수 있다.
제1 역률 변환 회로가 사이클(910)에서 사이클(920)로 진입하는 시점에서, 제어 신호 생성 회로는 식별된 사이클(910)의 길이의 절반에 대응하는 시점을 탐지할 수 있다. 도 9를 참고하면, 사이클(920)이 시작된 이후, 사이클(910)의 길이의 절반에 대응하는 기간(duration)(925)이 경과하는 즉시, 일 실시예에 따른 제어 신호 생성 회로는 논리 1에 대응하는 전압을, 제2 역률 변환 회로에 인가할 수 있다. 일 실시예에 따른 제2 역률 변환 회로는, 논리 1에 대응하는 전압이 인가됨에 따라, 선(980)에 의해 지시되는 트랜지스터의 게이트에 인가되는 전압을, 논리 1에 대응하는 전압으로 변경할 수 있다. 선(960)을 참고하면, 제2 역률 변환 회로의 트랜지스터가, 사이클(920)의 시작 이후 기간(925)이 경과한 시점부터 동작함에 따라, 정류된 교류 신호의 전류가 제2 역률 변환 회로 내에 인가될 수 있다. 상술한 바와 같이, 사이클들(910, 920)의 길이의 차이가 줄어들 수록, 제2 역률 변환 회로의 위상 및 제1 역률 변환 회로의 위상의 차이는 180°에 수렴할 수 있다.
제1 역률 변환 회로가 사이클(920)에서 사이클(930)로 진입하는 시점에서, 제어 신호 생성 회로는 제1 역률 변환 회로의 사이클(920)의 길이를 측정할 수 있다. 사이클(930)이 시작된 이후, 사이클(920)의 길이의 절반에 대응하는 기간이 경과하는 즉시, 일 실시예에 따른 제어 신호 생성 회로는 논리 1에 대응하는 전압을, 제2 역률 변환 회로에 인가할 수 있다. 제2 역률 변환 회로가 제1 역률 변환 회로의 사이클들(920, 930) 각각에서, 제어 신호 생성 회로에 의해 기간들(925, 930) 만큼 지연된 시점에 기반하여 동작하므로, 선(960)에 의해 지시되는 정류된 교류 신호의 전류의 크기 또한 제1 역률 변환 회로의 사이클들(920, 930) 각각에서, 기간들(925, 935) 만큼 지연된 사이클을 가질 수 있다. 기간들(925, 935) 각각이 제1 역률 변환 회로의 사이클들(910, 920)의 절반에 대응하는 기간이므로, 선(960)에 의해 지시되는 정류된 교류 신호의 전류는 선(950)에 의해 지시되는 정류된 교류 신호의 전류 보다 180° 만큼 지연된 위상을 가질 수 있다. 비록 도시되지 않았지만, 제1 역률 변환 회로가 사이클(930)에서 다음 사이클로 진입한 이후에도, 제어 신호 생성 회로에 의해 선(980)에 의해 지시되는 전압의 크기는 사이클(930)의 시작 이후, 사이클(920)의 길이의 절반에 대응하는 기간이 경과하는 즉시 변화할 수 있다.
일 실시예에서, 제1 역률 변환 회로 대비 기간들(925, 935) 만큼 지연되어 동작하는 제2 역률 변환 회로는, 도 3 내지 도 5에서 설명한 바와 유사하게 수행될 수 있다. 예를 들어, 사이클(920)이 시작된 이후 기간(925) 만큼 지연되어 시작되는 제2 역률 변환 회로의 사이클 내에서, 제2 역률 변환 회로는 도 3의 역률 변환 회로(300)에서 설명한 바와 유사하게 동작할 수 있다. 예를 들어, 선(980)에 의해 지시되는 트랜지스터의 게이트의 전압이 논리 1에 대응하는 상태에서, 제2 역률 변환 회로는, 제2 역률 변환 회로에 포함된 인덕터(예, 도 3의 인덕터(315))를 충전할 수 있다. 예를 들어, 선(980)에 의해 지시되는 트랜지스터의 게이트의 전압이 논리 0에 대응하는 상태에서, 제2 역률 변환 회로는 충전된 인덕터를 이용하여 제2 역률 변환 회로에 연결된 커패시터(예, 도 2의 커패시터(250))를 충전할 수 있다.
상술한 바와 같이, 도 9의 복수의 역률 변환 회로들 각각이 도 2의 역률 보정기(114)에 포함된 제1 역률 변환 회로(210) 및 제2 역률 변환 회로(220)에 대응하는 일 실시예에서, 복수의 역률 변환 회로들 각각이 정류기와 병렬로 연결됨에 따라, 복수의 역률 변환 회로들 각각은 선(940)에 의해 지시되는 정류된 교류 신호의 전류의 일부분을 수신할 수 있다. 정류된 교류 신호의 전류가, 복수의 역률 변환 회로들 각각에 분할되어 인가됨에 따라, 복수의 역률 변환 회로를 포함하는 역률 보정기의 전도 손실이 감소될 수 있다. 예를 들어, 복수의 역률 변환 회로들 각각이 수신하는 전류의 크기가 절반으로 줄어드는 경우, 복수의 역률 변환 회로들 각각에서의 전도 손실이 1/4로 감소할 수 있다. 복수의 역률 변환 회로들이 지정된 위상 차이(예, 180°)에 기반하여 동작함에 따라, 정류된 교류 신호에 포함된 전류의 리플 및 복수의 역률 변환 회로들에 연결된 커패시터(예, 도 2의 커패시터(250))의 전압에 포함된 리플을 줄일 수 있다.
도 10은 일 실시예에 따른 디스플레이 장치에 포함된 제어 신호 생성 회로에 의해 조절된 위상을 가지는 역률 변환 회로의 동작을 설명하기 위한 예시적인 그래프이다. 도 10의 디스플레이 장치는 도 1의 디스플레이 장치(101)를 포함할 수 있다. 도 10의 역률 변환 회로는, 도 2의 역률 보정기(114)에 포함된 제1 역률 변환 회로(210) 및 제2 역률 변환 회로(220) 중에서 제2 역률 변환 회로(220)에 대응할 수 있다.
이하에서는, 도 10의 역률 변환 회로가 도 2의 제2 역률 변환 회로(220)에 대응하고, 도 3의 역률 변환 회로(300)의 구조를 가지는 일 실시예에 기반하여, 역률 변환 회로의 동작을 설명한다. 도 10의 역률 변환 회로가 도 2의 제2 역률 변환 회로(220)에 대응하는 일 실시예에서, 제2 역률 변환 회로(220)에 연결된 제어 신호 생성 회로(230)는 도 8의 제어 신호 생성 회로(230)에 대응할 수 있다. 도 10의 역률 변환 회로가 도 2의 제2 역률 변환 회로(220)에 대응하는 일 실시예에서, 상기 역률 변환 회로는 제어 신호 생성 회로를 통해 연결된 다른 역률 변환 회로의 위상과 지정된 위상 차이만큼 지연되어 동작할 수 있다.
도 10을 참고하면, 정류기(예, 도 1 내지 도 2의 정류기(112))에 의해 정류된 교류 신호의 전압의 하나의 주기 내에서, 역률 변환 회로의 서로 다른 노드에 인가되는 전압 및 전류의 크기가, 동일한 시간 축을 따라 도시된다. 예를 들어, 도 10의 그래프의 원점은, 정류된 교류 신호의 전압이 0 V인 순간에 대응할 수 있다.
도 10의 선(1042)은 역률 변환 회로에서 정류된 교류 신호를 수신하는 인덕터(예, 도 3의 인덕터(315))에 인가되는 전류의 크기를 지시할 수 있다. 도 10의 선(1044)은 선(1042)에 의해 지시되는 상기 인덕터의 전류의 첨두 전류(또는 극대 값 )을 연결한 포락선(envelope)을 지시할 수 있다. 도 10의 선(1046)은 역률 변환 회로를 포함하는 디스플레이 장치의 정류기(예, 도 1의 정류기(112))에서 역률 보정기(예, 도 1의 역률 보정기(114))로 인가되는 전류의 평균을 지시할 수 있다. 도 10의 선(1050)은 도 3의 S-R 래치 회로(370)의 출력 단(370-3)에 인가되는 전압(VGATE2)의 크기를 지시할 수 있다. 도 10의 선(1060)은 도 3의 제어 신호 생성 회로(375)에 의해 조정되는 비반전 입력(385-1)의 전압(VRAMP2)의 크기를 지시할 수 있다. 도 10의 선(1065)은 도 3의 반전 입력(385-2)의 전압(RAMPREF)의 크기를 지시할 수 있다. 도 10의 선(1070)은 도 3의 노드(335)에 인가되는 전압(VCS2)의 크기를 지시할 수 있다. 도 10의 선(1075)은 도 3의 단(304)에 인가되는 참조 신호의 전압(VCOMP)의 크기를 지시할 수 있다. 도 10의 선(1080)은 도 3의 S-R 래치 회로(370)의 셋 단(370-1)에 인가되는 전압(VS2)의 크기를 지시할 수 있다. 도 10의 선(1082)은 도 3의 연산 증폭기(365)의 출력 단(365-3)에 인가되는 전압(VZCD2)의 크기를 지시할 수 있다. 도 10의 선(1084)은 역률 변환 회로와 연결된, 도 8의 제어 신호 생성 회로(230)의 노드(820)에 인가되고, 디지털 위상 변환 회로(810)에 의해 조절되는 전압(VPhase_shift)의 크기를 지시할 수 있다. 도 10의 선(1090)은 도 3의 S-R 래치 회로(370)의 리셋 단(370-2)에 인가되는 전압(VPWM2)의 크기를 지시할 수 있다.
도 10을 참고하면, 정류된 교류 신호의 하나의 주기는, 제1 시간 구간(1010), 제2 시간 구간(1020) 및 제3 시간 구간(1030)으로 구분될 수 있다. 제1 시간 구간(1010), 제2 시간 구간(1020) 및 제3 시간 구간(1030) 각각에서, 역률 변환 회로 내 서로 다른 노드에 인가되는 전압 및/또는 전류가 변화하는 사이클은 서로 일치할 수 있다.
도 10의 역률 변환 회로가 도 2의 제2 역률 변환 회로(220)에 대응하는 일 실시예에서, 역률 변환 회로의 동작은 도 3 내지 도 5의 역률 변환 회로의 동작과 지정된 위상 차이에 기반하여 적어도 일시적으로 유사하게 수행될 수 있다. 예를 들어, 도 2의 제2 역률 변환 회로(220)에 포함된 전압 및 전류가 도 10의 그래프에 대응하는 상태에서, 도 2의 제1 역률 변환 회로(210)에 포함된 전압 및 전류는 도 4의 그래프에 대응할 수 있다. 이하에서, 도 10의 역률 변환 회로의 동작 중에서 도 3 내지 도 5의 역률 변환 회로의 동작과 유사한 동작에 대한 설명은 생략한다.
도 10의 선들(1080, 1082, 1084)을 참고하면, 선(1080)에 의해 지시되고, 도 3의 S-R 래치 회로(370)와 같은 역률 변환 회로의 쌍안정 회로의 상태를 전환하기 위한 전압(VS2)의 크기는, 선(1082)에 의해 지시되는 전압(VZCD2) 및 선(1084)에 의해 지시되는 전압(VPhase_shift)에 기반하여 변화할 수 있다. 도 8을 참고하면, AND 게이트(840) 및 스위치(830)에 기반하여, 선(1080)에 의해 지시되는 전압(VS2)의 크기는, 전압(VZCD2) 및 전압(VPhase_shift)의 논리곱에 대응하거나, 또는 전압(VZCD2)이 논리 0에 대응하는 상태에서 전압(VPhase_shift)의 크기에 대응할 수 있다. 선(1082)에 의해 지시되는 전압(VZCD2)의 크기는 역률 변환 회로에 포함된 인덕터(예, 도 3의 인덕터(315))에 인가되는 전류의 크기가 0이 되는 시점을 지시할 수 있다. 선(1084)에 의해 지시되는 전압(VPhase_shift)의 크기는, 제어 신호 생성 회로를 통해 연결된 다른 역률 변환 회로의 위상과 지정된 위상 차이만큼 지연된 위상에 따라 변화할 수 있다.
상술한 바와 같이, 선(1080)에 의해 지시되는 전압(VS2)이, 도 3을 참고하면, S-R 래치 회로(370)의 셋 단(370-1)에 인가되므로, S-R 래치 회로(370)의 상태는 전압(VZCD2) 및 전압(VPhase_shift)에 기반하여 변화할 수 있다. 전압(VPhase_shift)의 크기가 제어 신호 생성 회로를 통해 연결된 다른 역률 변환 회로의 위상과 지정된 위상 차이만큼 지연된 위상에 따라 변화하므로, 전압(VPhase_shift)에 기반하여 변화하는 상기 S-R 래치 회로의 상태 또한 다른 역률 변환 회로의 위상과 지정된 위상 차이만큼 지연된 위상에 따라 변화할 수 있다. 도 10을 참고하면, 선(1050)에 의해 지시되는 상기 S-R 래치 회로의 상태(VGATE2)가, 지정된 위상 차이만큼 지연된 위상에 기반하여 변화할 수 있다.
도 8 내지 도 9에서 상술한 바와 같이, 제어 신호 생성 회로에 포함된 디지털 위상 변환 회로는, 복수의 사이클들 중 맨 처음 사이클에서, 논리 0에 대응하는 전압을 출력할 수 있다. 도 10의 제1 시간 구간(1010)을 참고하면, 선(1084)에 의해 지시되는 전압(VPhase_shift)의 크기가 맨 처음 사이클에서 논리 0에 대응하는 전압을 유지할 수 있다. 전압(VPhase_shift)의 크기가 논리 0에 대응하는 전압을 유지함에 따라, 복수의 사이클들 중 맨 처음 사이클에서, 역률 변환 회로는 정류된 교류 신호의 수신을 중단할 수 있다. 예를 들어, 선(1042)에 의해 지시되는 역률 변환 회로에 포함된 인덕터의 전류의 크기가, 복수의 사이클들 중 맨 처음 사이클에서 실질적으로 0에 대응할 수 있다.
상술한 바와 같이, 복수의 사이클들 중 맨 처음 사이클을 제외한 모든 사이클에서, 역률 변환 회로는 다른 역률 변환 회로의 위상과 지정된 위상 차이만큼 지연된 상태에서, 상기 다른 역률 변환 회로와 유사하게 동작할 수 있다.
도 11은 일 실시예에 따른 디스플레이 장치에 포함된 복수의 역률 변환 회로들 각각으로 인가되는 전류를 설명하기 위한 예시적인 그래프이다. 도 11의 디스플레이 장치는 도 1의 디스플레이 장치(101)를 포함할 수 있다. 도 11의 복수의 역률 변환 회로들 각각은, 도 2의 역률 보정기(114)에 포함된 제1 역률 변환 회로(210) 및 제2 역률 변환 회로(220) 각각에 대응할 수 있다. 복수의 역률 변환 회로들 각각이 도 2의 제1 역률 변환 회로(210) 및 제2 역률 변환 회로(220) 각각에 대응하는 일 실시예에서, 복수의 역률 변환 회로들 중에서 제1 역률 변환 회로의 동작은 도 3 내지 도 5에서 상술한 바에 기반하여 동작할 수 있고, 복수의 역률 변환 회로들 중에서 제2 역률 변환 회로의 동작은 도 9 내지 도 10에서 상술한 바에 기반하여 동작할 수 있다.
도 11을 참고하면, 정류기(예, 도 1 내지 도 2의 정류기(112))에 의해 정류된 교류 신호의 하나의 주기(1110) 내에서, 제1 역률 변환 회로의 인덕터에 인가되는 정류된 교류 신호의 전류의 크기를 지시하는 선(1120) 및 제2 역률 변환 회로의 인덕터에 인가되는 정류된 교류 신호의 크기를 지시하는 선(1130)이 도시된다. 예를 들어, 정류된 교류 신호의 전류의 크기를 지시하는 선(1120)은 도 4의 선(442)에 대응할 수 있고, 정류된 교류 신호의 전류의 크기를 지시하는 선(1130)은 도 10의 선(1042)에 대응할 수 있다.
도 11의 선들(1120, 1130)을 참고하면, 제1 역률 변환 회로 및 제2 역률 변환 회로가, 예를 들어, 도 2 및/또는 도 8의 제어 신호 생성 회로(230)에 기반하여 동작하는 일 실시예에서, 선(1130)에 의해 지시되는 정류된 교류 신호의 전류의 크기는 선(1120)에 의해 지시되는정류된 교류 신호의 전류의 사이클 중에서 맨 처음 사이클(1160)의 완료 후, 사이클(1160)의 절반에 대응하는 시간 간격(1170)이 경과한 시점부터 변화할 수 있다. 상기 시점 이후, 제2 역률 변환 회로의 사이클은 제1 역률 변환 회로의 사이클과 지정된 위상 차이를 가질 수 있다.
도 11을 참고하면, 선(1140)은 선들(1120, 1130) 각각에 의해 지시되는 정류된 교류 신호들의 전류의 첨두 전류들을 연결한 포락선에 대응할 수 있다. 도 11을 참고하면, 선(1150)은 선들(1120, 1130) 각각에 의해 지시되는 정류된 교류 신호들의 전류들의 평균을 지시할 수 있다.
상술한 바와 같이, 복수의 역률 변환 회로들이 주기(1110) 내에서 임계치 미만으로 상기 첨두 전류를 유지함에 따라, 선(1140)에 의해 지시되는 첨두 전류의 포락선이 사다리꼴의 형태를 가질 수 있다. 선들(1120, 1130)에 의해 지시되는 정류된 교류 신호의 전류들의 첨두 전류들이 임계치 미만으로 유지됨에 따라, 복수의 역률 변환 회로들에 연결된 커패시터(예, 도 2의 커패시터(250))가 순간적으로 수신하는 전류의 최대 값이 제한될 수 있다. 커패시터가 순간적으로 수신하는 전류의 최대 값이 제한됨에 따라, 상대적으로 작은 커패시턴스를 가지는 커패시터가 복수의 역률 변환 회로들에 연결될 커패시터로 선택될 수 있다. 예를 들어, 상대적으로 큰 커패시턴스를 가지는 전해 커패시터를 대신하여, 필름 커패시터 및/또는 적층 세라믹 커패시터와 같이 상대적으로 작은 커패시턴스를 가지면서 내구성 및 크기에서 상대적으로 유리한 특성을 가지는 커패시터가 복수의 역률 변환 회로들에 연결될 커패시터로 선택될 수 있다.
상술한 바와 같이, 정류기에 의해 정류된 교류 신호가 복수의 역률 변환 회로들 각각으로 분기됨에 따라, 복수의 역률 변환 회로들 각각에서의 전도 손실이 줄어들 수 있다. 복수의 역률 변환 회로들 각각이 지정된 위상 차이에 기반하여 동작함에 따라, 정류된 교류 신호에 포함된 리플이 선들(1120, 1130) 각각에 의해 지시되는 정류된 교류 신호의 전류들로 분기될 수 있다. 상기 리플이 정류된 교류 신호의 전류들로 분기됨에 따라, 역률 변환 회로 각각이 수신하는 정류된 교류 신호의 전류들 각각에 포함된 리플이 줄어들 수 있다.
도 12는 일 실시예에 따른 디스플레이 장치에 포함된 전원 회로(110)의 일 예를 도시한 도면이다. 도 12의 전원 회로(110)는, 도 1의 디스플레이 장치(101)의 전원 회로(110)의 적어도 일부에 대응할 수 있다. 도 12의 전원 회로(110)는 도 2의 전원 회로(110)에 대응할 수 있다.
도 12를 참고하면, 전력원(120)에 연결된 전원 회로(110)에 포함된 하나 이상의 회로 요소들이 도시된다. 전력원(120)은 도 1 및/또는 도 2의 전력원(120)에 대응할 수 있다. 도 12를 참고하면, 전원 회로(110)는 도 1 및/또는 도 2의 정류기(112)를 포함할 수 있다. 도 12를 참고하면, 정류기(112)는 복수의 다이오드들에 기반하여, 교류 신호의 전파 정류를 수행할 수 있다. 정류기(112)가 교류 신호의 전파 정류를 수행함에 따라, 교류 신호에 포함된 정현파의 절대 값에 따라 변화하는 전압이 정류기(112)와 연결된 노드(262)에 인가될 수 있다. 노드(262)는 도 2의 노드(262)에 대응할 수 있다.
정류기(112)의 일 단이 노드(262)를 통해 일 실시예에 따른 복수의 역률 변환 회로들과 병렬 연결될 수 있다. 도 12를 참고하면, 노드(262)를 통해 제1 역률 변환 회로(210) 및 제2 역률 변환 회로(220)들 각각이 정류기(112)의 일 단과 병렬 연결될 수 있다. 제1 역률 변환 회로(210) 및 제2 역률 변환 회로(220) 각각의 구조는, 도 3의 역률 변환 회로(300)의 구조에 대응할 수 있다. 도 12를 참고하면, 제어 신호 생성 회로(230)가 제1 역률 변환 회로(210) 및 제2 역률 변환 회로(220) 사이에 배치될 수 있다. 제어 신호 생성 회로(230)의 구조는 도 8의 제어 신호 생성 회로(230)의 구조에 대응할 수 있다. 제어 신호 생성 회로(230)에 기반하여, 제2 역률 변환 회로(220)는 제1 역률 변환 회로(210)의 위상 보다 지정된 위상 차이만큼 지연되어 동작할 수 있다.
도 12를 참고하면, 제1 역률 변환 회로(210) 및 제2 역률 변환 회로(220)의 다이오드의 음극이 병렬 연결된 노드(266)를 통해, 제1 역률 변환 회로(210) 및 제2 역률 변환 회로(220) 각각의 전력 신호가 커패시터(250)에 인가될 수 있다. 상술한 바와 같이, 제1 역률 변환 회로(210) 및 제2 역률 변환 회로(220) 각각은 지정된 위상 차이를 가지는 전력 신호를 출력할 수 있다. 커패시터(250)는 제1 역률 변환 회로(210) 및 제2 역률 변환 회로(220) 각각의 전력 신호의 수신에 응답하여 충전될 수 있다. 충전된 커패시터(250)는 노드(266)에 연결된 부하(예, 도 1의 주 회로(130) 및/또는 디스플레이 패널(140))에 직류 전력을 제공할 수 있다.
도 12를 참고하면, 노드(266)에 연결된 참조 신호 생성 회로(240)가, 제1 역률 변환 회로(210) 및 제2 역률 변환 회로(220)의 출력 신호인 상기 전력 신호가 인가되는 노드(266)의 전압으로부터, 제1 역률 변환 회로(210) 및 제2 역률 변환 회로(220)로 제공되는 참조 전압(VCOMP)을 포함하는 참조 신호를 생성할 수 있다. 생성된 참조 신호의 참조 전압(VCOMP)은, 제1 역률 변환 회로(210) 및 제2 역률 변환 회로(220) 각각에서, 트랜지스터(M1, M2) 각각의 드레인-소스 전류와 관련된 전압들(VCS1, VCS2)과 비교될 수 있다. 일 실시예에 따른 전원 회로(110)는, 제1 역률 변환 회로(210) 및 제2 역률 변환 회로(220)에서의 참조 전압(VCOMP) 및 전압들(VCS1, VCS2)에 기반하여, 전력 신호 및/또는 정류된 교류 신호의 첨두 전류를 제한할 수 있다.
도 4 내지 도 5 및 도 10 내지 도 11에서 상술한 바와 같이, 제1 역률 변환 회로(210) 및 제2 역률 변환 회로(220) 각각의 전력 신호의 첨두 전류는 지정된 임계치에 의해 제한될 수 있다. 전력 신호의 첨두 전류가 지정된 임계치에 의해 제한됨에 따라, 커패시터(250)가 순간적으로 수신하는 전류의 크기가 지정된 임계치에 의해 제한될 수 있다. 커패시터(250)가 순간적으로 수신하는 전류의 크기가 지정된 임계치에 의해 제한됨에 따라, 상대적으로 적은 커패시턴스를 가지는 커패시터가 커패시터(250)로 선택될 수 있다.
상술한 바와 같이, 정류된 교류 신호의 첨두 전류가 제한됨에 따라, 트랜지스터(M1, M2) 각각이 스위칭될 때의 전류의 변화가 제한될 수 있다. 상기 전류의 변화의 제한에 의하여, 트랜지스터(M1, M2) 각각의 드레인-소스에서의 서지 전압이 제한될 수 있다. 상기 서지 전압의 제한에 따라, 트랜지스터(M1, M2)에 요구되는 내전압이 제한될 수 있다. 예를 들어, 트랜지스터(M1, M2)는 650 V의 내전압을 가지는 트랜지스터에 의하여 구현될 수 있다. 커패시터(250) 및 참조 신호 생성 회로(240)에 포함되는 하나 이상의 커패시터의 커패시턴스가 감소된 커패시턴스를 가짐에 따라, 전원 회로(110) 전체의 응답 특성 또한 개선될 수 있다.
도 13은 일 실시예에 따른 디스플레이 장치에 포함된 역률 변환 회로(300-1)의 블록도이다. 도 13의 디스플레이 장치는 도 1의 디스플레이 장치(101)에 대응할 수 있다. 도 13의 역률 변환 회로(300-1)는, 도 2의 제1 역률 변환 회로(210) 및 도 2의 제2 역률 변환 회로(220) 각각에 대응할 수 있다. 도 13의 역률 변환 회로(300-1)는 도 3의 역률 변환 회로(300)에 대응할 수 있다. 예를 들어, 도 13의 역률 변환 회로(300-1)에 포함된 회로 요소들 중 적어도 하나는 도 3의 역률 변환 회로(300)에 포함된 회로 요소에 대응할 수 있다.
도 13을 참고하면, 일 실시예에 따른 역률 변환 회로(300-1)는 외부 회로와 통신하기 위한 복수의 단들(301, 302, 303, 304, 305, 306)을 포함할 수 있다. 상기 단들(301, 302, 303, 304, 305, 306)은 도 3의 복수의 단들(301, 302, 303, 304, 305, 306)에 대응할 수 있다.
도 13을 참고하면, 일 실시예에 따른 역률 변환 회로(300-1)는 인덕터(315)를 포함할 수 있다. 인덕터(315)는 역률 변환 회로(300-1)의 단(301)에 연결되는 단(315-1)을 포함할 수 있다. 인덕터(315)는 단(315-1)을 통하여, 역률 변환 회로(300-1)에 인가되는 정류된 교류 신호를 수신할 수 있다. 도 13을 참고하면, 인덕터(315)는 노드(325)에 연결된 단(315-2)을 포함할 수 있다.
도 13을 참고하면, 일 실시예에 따른 역률 변환 회로(300-1)는 다이오드(320)를 포함할 수 있다. 다이오드(320)는 역률 변환 회로(300-1)의 단(302)에 연결된 음극(320-2)을 포함할 수 있다. 다이오드(320)는 노드(325)에 연결된 양극(320-1)을 포함할 수 있다. 다이오드(320)는, 순방향 바이어스가 양극(320-1) 및 음극(320-2)에 인가되는 동안, 양극(320-1)에서 음극(320-2)으로의 전자의 이동을 야기할 수 있다. 도 13을 참고하면, 단들(301, 302) 사이에서, 인덕터(315) 및 다이오드(320)가 직렬로 연결될 수 있다.
도 13을 참고하면, 일 실시예에 따른 역률 변환 회로(300-1)는 스위치(1320)를 포함할 수 있다. 스위치(1320)는 도 3의 트랜지스터(330)에 대응할 수 있다. 스위치(1320)는 제어 신호를 수신하기 위한 단(1320-1)을 포함할 수 있다. 스위치(1320)는 노드(325)에 연결된 단(1320-2)을 포함할 수 있다. 도 13을 참고하면, 일 실시예에 따른 역률 변환 회로(300-1)는 전류 센서(1330)를 포함할 수 있다. 전류 센서(1330)는 도 3의 저항(340)을 포함할 수 있고, 실질적으로 0인 저항을 가질 수 있다. 스위치(1320)는 전류 센서(1330)와 연결된 단(1320-3)을 포함할 수 있다. 전류 센서(1330)의 일 단은 단(1320-3)에 연결되고, 타 단은 접지 노드에 연결될 수 있다.
전하가 인덕터(315)의 단들(315-1, 315-2) 사이에서 이동함에 따라, 인덕터(315)는 전자기장을 방사할 수 있다. 도 13을 참고하면, 일 실시예에 따른 역률 변환 회로(300-1)는 인덕터(315)에 의해 방사되는 전자기장을 수신하도록 배치된 인덕터(345)를 포함할 수 있다. 인덕터(345)는, 예를 들어, 인덕터(315)의 보조 권선에 대응할 수 있다. 도 13을 참고하면, 일 실시예에 따른 역률 변환 회로(300-1)는 전류 센서(1340)를 포함할 수 있다. 전류 센서(1340)는 도 3의 저항(355) 및 연산 증폭기(365)를 포함할 수 있다.
도 13을 참고하면, 일 실시예에 따른 역률 변환 회로(300-1)는 컨트롤러(1310)를 포함할 수 있다. 컨트롤러(1310)는 전류 센서들(1330, 1340)에서 측정되는 전류 및 단(304)에 인가되는 전압 중 적어도 하나에 기반하여, 스위치(1320)를 제어할 수 있다. 단(304)에 인가되는 전압은, 예를 들어, 도 2의 참조 신호 생성 회로(240)가 생성하는 참조 신호의 참조 전압(VCOMP)에 대응할 수 있다. 도 13을 참고하면, 컨트롤러(1310)는 스위치(1320)의 단(1320-1)에 전압을 인가하여, 단들(1320-2, 1320-3) 사이를 전기적으로 연결하거나, 또는 차단할 수 있다. 스위치(1320)가 노드(325)를 통해 인덕터(315)에 연결되므로, 컨트롤러(1310)는 인덕터(315)와 관련된 전자의 이동을 조절할 수 있다.
일 실시예에 따른 컨트롤러(1310)가 단(1320-1)에 인가하는 제어 신호에 의해, 스위치(1320)의 단들(1320-2, 1320-3) 사이의 전기적인 연결이 수립되거나, 또는 전기적으로 차단될 수 있다. 예를 들어, 단(1320-1)에 논리 1에 대응하는 지정된 전압이 인가되는 동안, 단들(1320-2, 1320-3) 사이의 전기적인 연결이 수립될 수 있다. 예를 들어, 단(1320-1)에 논리 1에 대응하는 지정된 전압이 인가되는 동안, 단들(1320-2, 1320-3)이 전기적으로 차단될 수 있다.
도 13을 참고하면, 단들(1320-2, 1320-3) 사이가 전기적으로 연결된 상태에서, 단(301), 인덕터(315), 노드(325), 스위치(1320) 및 접지 노드 사이의 전기적인 경로가 수립될 수 있다. 스위치(1320) 및 전류 센서(1330)가 실질적으로 0인 저항을 가지는 상태에서, 인덕터(315)에 인가되는 전압의 크기는 단(301)에 인가되는 전압에 대응할 수 있다. 정류된 교류 신호가 단(301)에 인가되는 상태에서, 전류가 상기 경로를 통해 인덕터(315)에서 접지 노드로 흐를 수 있다. 이 경우, 전류 센서(1330)는 인덕터(315)에 흐르는 전류의 크기를 식별할 수 있다.
일 실시예에 따른 컨트롤러(1310)는, 단들(1320-2, 1320-3) 사이가 전기적으로 연결된 상태에서, 전류 센서(1330)를 이용하여 인덕터(315)의 전류의 크기를 식별하는 상태에서, 식별된 인덕터(315)의 전류의 크기, 단(304)에 인가되는 참조 전압(VCOMP)의 크기 또는 지정된 시간 간격 중 적어도 하나에 기반하여, 스위치(1320)를 제어할 수 있다. 상기 지정된 시간 간격은, 예를 들어, 수학식 1의 조건을 만족하는 시간 간격(Ton_max)으로 결정될 수 있다. 상기 지정된 시간 간격은 전압 모드에 기반하여 동작하는 역률 변환 회로에서, 정류된 교류 신호의 첨두 전류들의 위상이 정류된 교류 신호의 전압의 위상에 대응하도록 설정될 수 있다.
예를 들어, 단들(1320-2, 1320-3) 사이가 전기적으로 연결된 기간이 지정된 시간 간격 이상이거나, 또는 인덕터(315)의 전류의 크기가 참조 전압(VCOMP)에 의해 지시되는 지정된 임계치 이상인 경우, 컨트롤러(1310)는 스위치(1320)를 제어하여 단들(1320-2, 1302-3)을 전기적으로 차단할 수 있다. 단들(1320-2, 1320-3) 사이가 전기적으로 연결된 상태에서, 인덕터(315)에 인가되는 전압의 크기가 정류된 교류 신호의 전압의 크기에 대응할 수 있다. 인덕터(315)에 인가되는 전압의 크기가 정류된 교류 신호의 전압의 크기에 대응하므로, 인덕터(315)의 전류의 변화율은 인덕터(315)의 전류-전압 사이의 식에 의하여 정류된 교류 신호의 전압에 대응할 수 있다.
정류된 교류 신호의 전압이 0 V 부터 점진적으로 증가함에 따라, 인덕터(315)의 전류의 변화율은 점진적으로 증가할 수 있다. 인덕터(315)의 전류의 변화율이 점진적으로 증가함에 따라, 인덕터(315)의 전류의 크기는 지정된 시간 간격 이내에 참조 전압(VCOMP)에 의해 지시되는 임계치에 도달할 수 있다. 이 경우, 지정된 시간 간격이 경과하기 이전에, 컨트롤러(1310)는 단들(1320-2, 1302-3)을 전기적으로 차단할 수 있다. 상술한 바와 같이, 컨트롤러(1310)는 인덕터(315)의 첨두 전류를, 참조 전압(VCOMP)에 의해 지시되는 임계치로 제한할 수 있다.
정류된 교류 신호의 전압이 첨두 전압부터 점진적으로 감소함에 따라, 인덕터(315)의 전류의 변화율은 점진적으로 감소할 수 있다. 인덕터(315)의 전류의 변화율이 점진적으로 감소함에 따라, 인덕터(315)의 전류의 크기는 지정된 시간 간격 이내에 참조 전압(VCOMP)에 의해 지시되는 임계치에 도달하지 못할 수 있다. 인덕터(315)의 전류의 크기가 지정된 시간 간격 이내에 상기 임계치에 도달하지 못하는 경우, 컨트롤러(1310)는 단들(1320-2, 1320-3) 사이가 전기적으로 연결된 이후, 지정된 시간 간격의 경과에 응답하여, 단들(1320-2, 1320-3)을 전기적으로 차단할 수 있다.
단들(1320-2, 1320-3) 사이가 전기적으로 차단된 상태에서, 단(301), 인덕터(315), 노드(325), 다이오드(320) 및 단(302) 사이의 전기적인 경로가 수립될 수 있다. 다이오드(320)에 의하여, 단(301)에서 단(302)으로 이동하는 전자의 흐름이 발생할 수 있다. 도 2의 커패시터(250)와 같은 회로 요소가 일 실시예에 따른 역률 변환 회로(300-1)의 단(302)에 연결되는 경우, 단들(1320-2, 1320-3) 사이가 전기적으로 차단된 상태에서, 인덕터(315)의 전류는 커패시터(250)의 충전에 이용될 수 있다. 커패시터가 인덕터(315)의 전류에 의해 충전되는 상태에서, 인덕터(315)의 전류는 커패시터의 전위차의 상승에 의하여 점진적으로 감소할 수 있다. 이 경우, 전류 센서(1340)는 인덕터(345)를 이용하여 인덕터(315)에 흐르는 전류의 크기를 식별할 수 있다.
일 실시예에 따른 컨트롤러(1310)는, 단들(1320-2, 1320-3) 사이가 전기적으로 차단된 상태에서, 전류 센서(1340)를 이용하여 식별된 인덕터(315)의 전류의 크기에 기반하여, 스위치(1320)를 제어할 수 있다. 예를 들어, 실질적으로 0 A인 인덕터(315)의 전류의 크기를 식별하는 것에 응답하여, 컨트롤러(1310)는 스위치(1320)를 제어하여 단들(1320-2, 1320-3) 사이의 전기적인 연결을 다시 수립할 수 있다. 단들(1320-2, 1320-3) 사이의 전기적인 연결의 수립에 따라, 인덕터(315)의 전류가 다이오드(320) 및 스위치(1320) 중에서 스위치(1320)로 이동할 수 있다. 단들(1320-2, 1320-3) 사이의 전기적인 연결이, 인덕터(315)의 전류의 크기가 0 A인 시점부터 수립됨에 따라, 인덕터(315)의 전류의 크기는 0 A 부터 점진적으로 증가할 수 있다.
상술한 바와 같이, 인덕터(315)의 첨두 전류가, 참조 전압(VCOMP)에 의해 지시되는 임계치로 제한됨에 따라, 커패시터가 단(302)에 연결된 일 실시예에서, 커패시터에 순간적으로 인가되는 전류의 크기는 상기 임계치로 제한될 수 있다. 커패시터에 순간적으로 인가되는 전류의 크기가 상기 임계치로 제한됨에 따라, 상대적으로 적은 커패시턴스를 가지는 커패시터가 이용될 수 있다. 컨트롤러(1310)가 적어도 일시적으로 정류된 교류 신호의 첨두 전류들의 위상이 정류된 교류 신호의 전압의 위상에 대응하도록 설정된 지정된 시간 간격에 기반하여 동작함에 따라, 정류된 교류 신호의 전압 및 전류가 동일한 위상을 가질 수 있다. 정류된 교류 신호의 전압 및 전류가 동일한 위상을 가짐에 따라, 일 실시예에 따른 역률 변환 회로(300-1)는 역률을 개선할 수 있다.
도 14는 일 실시예에 따른 디스플레이 장치의 역률 변환 회로에 포함된 컨트롤러의 동작을 설명하기 위한 흐름도이다. 도 14의 디스플레이 장치는 도 1의 디스플레이 장치(101)에 대응할 수 있다. 도 14의 역률 변환 회로는 도 13의 역률 변환 회로(300-1)에 대응할 수 있다. 도 14의 컨트롤러는 도 13의 컨트롤러(1310)에 대응할 수 있다. 이하에서는 도 14를 참고하여 도 13의 컨트롤러(1310)의 동작을 설명한다. 도 14의 동작들 중 적어도 하나는 일 실시예에 따른 디스플레이 장치에 전력이 제공되는 상태에서 수행될 수 있다.
도 14를 참고하면, 동작(1410)에서, 일 실시예에 따른 컨트롤러는, 스위치를 제어하여, 역률 변환 회로에 포함된 인덕터 및 접지 노드를 전기적으로 연결할 수 있다. 상기 스위치는, 도 13의 스위치(1320) 및/또는 도 3의 트랜지스터(330)를 포함할 수 있다. 상기 인덕터는, 도 13 및/또는 도 3의 인덕터(315)를 포함할 수 있다. 상기 인덕터의 일 단이 정류된 교류 신호를 수신하는 상태에서, 인덕터 및 접지 노드가 전기적으로 연결됨에 따라, 정류된 교류 신호의 전압에 의한 인덕터에 전류의 흐름이 발생할 수 있다.
도 14를 참고하면, 동작(1420)에서, 일 실시예에 따른 컨트롤러는 인덕터의 전류의 크기를 식별할 수 있다. 도 13을 참고하면, 스위치(1320)에 연결된 전류 센서(1330)를 이용하여, 컨트롤러는 인덕터의 전류의 크기를 식별할 수 있다. 도 14를 참고하면, 동작(1430)에서, 일 실시예에 따른 컨트롤러는 식별된 전류의 크기가 지정된 전류 임계치 이상인지 여부를 판단할 수 있다. 지정된 전류 임계치는, 컨트롤러와 연결된 외부 회로(예, 도 2 및/또는 도 6의 참조 신호 생성 회로(240))에서 생성된 참조 신호의 참조 전압(VCOMP)에 의해 지시될 수 있다.
식별된 전류의 크기가 지정된 전류 임계치 이하인 경우(1430-아니오), 동작(1440)에서, 일 실시예에 따른 컨트롤러는 동작(1440)에 의한 전기적인 연결의 수립 이후, 지정된 시간 간격이 경과하였는지 여부를 판단할 수 있다. 지정된 시간 간격은, 수학식 1을 만족하는 지정된 시간 간격(Ton_max)에 대응할 수 있다. 식별된 전류의 크기가 지정된 전류 임계치 미만이고(1430-아니오), 전기적인 연결의 수립 이후 지정된 시간 간격이 경과하지 않은 경우(1440-아니오), 컨트롤러는 인덕터 및 접지 노드 사이의 전기적인 연결을 유지할 수 있다. 컨트롤러는 인덕터 및 접지 노드 사이의 전기적인 연결을 유지하는 상태에서, 컨트롤러는 동작들(1420, 1430, 1440)의 수행을 유지할 수 있다. 예를 들어, 컨트롤러는 인덕터의 전류의 크기를 모니터링할 수 있다.
식별된 전류의 크기가 지정된 전류 임계치 이상이거나(1430-예), 또는 전기적인 연결의 수립 이후 지정된 시간 간격이 경과한 경우(1440-예), 동작(1450)에서, 일 실시예에 따른 컨트롤러는, 스위치를 제어하여, 인덕터 및 접지 노드를 전기적으로 차단할 수 있다. 인덕터 및 접지 노드를 전기적으로 차단한 상태에서, 동작(1460)에서, 일 실시예에 따른 컨트롤러는 인덕터의 전류의 크기를 식별할 수 있다. 일 실시예에 따른 컨트롤러는 동작들(1420, 1460) 각각에서, 상이한 전류 센서들을 이용하여 인덕터의 전류의 크기를 식별할 수 있다. 도 13을 참고하면, 동작(1420)에서, 컨트롤러(1310)는 전류 센서(1330) 및 전류 센서(1340) 중에서, 전류 센서(1330)를 이용하여 인덕터의 전류의 크기를 식별할 수 있다. 도 13을 참고하면, 동작(1460)에서, 컨트롤러(1310)는 전류 센서(1330) 및 전류 센서(1340) 중에서, 전류 센서(1340)를 이용하여 인덕터의 전류의 크기를 식별할 수 있다.
도 14를 참고하면, 동작(1470)에서, 일 실시예에 따른 컨트롤러는, 인덕터의 전류의 크기가 지정된 전류 범위에 포함되는지 여부를 판단할 수 있다. 상기 지정된 전류 범위는, 0 A를 포함하는 전류 범위로, 인덕터의 전류의 크기가 실질적으로 0이 되었는지를 판단하기 위한 전류 범위일 수 있다. 인덕터의 전류의 크기가 지정된 전류 범위에 포함되지 않는 경우(1470-아니오), 컨트롤러는 인덕터 및 접지 노드의 전기적인 차단을 유지할 수 있다. 인덕터 및 접지 노드의 전기적인 차단을 유지하는 상태에서, 컨트롤러는 동작들(1460, 1470)의 수행을 유지할 수 있다. 예를 들어, 컨트롤러는 인덕터의 전류의 크기를 모니터링할 수 있다.
인덕터의 전류의 크기가 지정된 전류 범위에 포함되는 경우(1470-예), 컨트롤러는 동작(1410)에 기반하여 인덕터 및 접지 노드를 전기적으로 연결할 수 있다. 동작(1410)이 다시 수행됨에 따라, 컨트롤러에 의한 인덕터의 전류의 크기가 하나의 사이클을 완료할 수 있다. 상기 사이클은, 예를 들어, 도 4의 사이클들(452, 454, 456) 중 적어도 하나에 대응할 수 있다.
상술한 바와 같이, 일 실시예에 따른 컨트롤러는 역률 변환 회로를 제어하여, 역률 변환 회로에 포함된 인덕터의 첨두 전류를 지정된 임계치로 제한할 수 있다. 일 실시예에 따른 컨트롤러는, 정류된 교류 신호의 전압 및 전류가 동일한 위상을 갖도록, 역률 변환 회로를 제어할 수 있다.
이하에서는 도 15를 참고하여, 디스플레이 장치가 하나의(single) 역률 변환 회로를 포함하는 일 실시예를 설명한다.
도 15는 일 실시예에 따른 디스플레이 장치에 포함된 전원 회로의 블록도이다. 도 15의 디스플레이 장치는 도 1의 디스플레이 장치(101)를 포함할 수 있다. 도 15의 전원 회로(110), 정류기(112) 및 전력원(120) 각각은 도 1의 전원 회로(110), 정류기(112) 및 전력원(120)에 대응할 수 있다.
도 15를 참고하면, 일 실시예에 따른 디스플레이 장치의 역률 보정기(114-1)는 역률 변환 회로(1510) 및 참조 신호 생성 회로(1540)를 포함할 수 있다. 역률 변환 회로(1510)는, 예를 들어, 도 2 및/또는 도 12의 제1 역률 변환 회로(210), 도 3의 역률 변환 회로(300) 및/또는 도 13의 역률 변환 회로(300-1)에 대응할 수 있다. 참조 신호 생성 회로(1540)는, 예를 들어, 도 2, 도 6 및/또는 도 12의 참조 신호 생성 회로(240)에 대응할 수 있다.
역률 변환 회로(1510)는 정류기(112)에 의해 정류된 교류 신호를 수신하는 단(1510-1)을 포함할 수 있다. 역률 변환 회로(1510)는 인덕터(예, 도 3의 인덕터(315))를 포함할 수 있고, 인덕터의 전류를 적어도 일시적으로 출력하는 단(1510-2)을 포함할 수 있다. 역률 변환 회로(1510)는 참조 전압(VCOMP)과 같은 피드백 신호를 수신하기 위한 단(1510-4)을 포함할 수 있다. 단들(1510-1, 1510-2, 1510-4) 각각은, 예를 들어, 도 2의 단들(210-1, 210-2, 210-4) 각각에 대응할 수 있다. 단들(1510-1, 1510-2, 1510-4) 각각은, 예를 들어, 도 3 및/또는 도 13의 단들(301, 302, 304) 각각에 대응할 수 있다.
도 15를 참고하면, 일 실시예에 따른 디스플레이 장치의 전원 회로(110)는 커패시터(1530)를 포함할 수 있다. 커패시터(1530)는 도 2의 커패시터(250)에 대응할 수 있다. 커패시터(1530)는 노드(1520)에 연결된 일 단 및 접지 노드에 연결된 타 단을 포함할 수 있다. 노드(1520)는, 디스플레이 장치의 부하(예, 도 2의 주 회로(130) 및 디스플레이 패널(140))에 직류 전력을 제공하기 위한 노드일 수 있다.
도 15를 참고하면, 참조 신호 생성 회로(1540)는 노드(1520)에 연결된 단(1540-1)을 포함할 수 있다. 노드(1520)를 통해, 단(1540-1)은 역률 변환 회로(1510)의 단(1510-2) 및 커패시터(1530)의 일 단과 병렬 연결될 수 있다. 참조 신호 생성 회로(1540)는 단(1540-1)을 이용하여 노드(1520)의 전압을 식별할 수 있다. 참조 신호 생성 회로(1540)는 식별된 노드(1520)의 전압에 기반하는 참조 신호를 출력하는 단(1540-2)을 포함할 수 있다. 단(1540-2)은 역률 변환 회로(1510)의 단(1510-4)과 전기적으로 연결될 수 있다.
도 15의 역률 보정기(114-1)를 참고하면, 디스플레이 장치가 하나의 역률 변환 회로(1510)를 포함하는 일 실시예에서, 역률 변환 회로(1510)가 도 3의 역률 변환 회로(300)에 대응하고, 참조 신호 생성 회로(1540)가 도 6의 참조 신호 생성 회로(240)에 대응하므로, 역률 보정기(114-1)의 동작은 도 3 및/또는 도 16의 동작에 기반하여 수행될 수 있다. 예를 들어, 역률 보정기(114-1) 내에 서로 다른 노드에 인가되는 전압 및/또는 전류는 도 4의 그래프와 유사하게 변화할 수 있다.
상술한 바와 같이, 디스플레이 장치의 역률 보정기(114-1)가 하나의 역률 변환 회로(1510)를 포함하는 경우, 역률 보정기(114-1)를 포함하는 전원 회로(110)의 크기가 소형화될 수 있다. 예를 들어, 역률 변환 회로(1510)의 개수 및 상대적으로 작은 커패시턴스를 가지는 커패시터(1530)에 의하여, 역률 보정기(114-1)를 포함하는 전원 회로(110)의 크기가 소형화될 수 있다.
상술한 바와 같은, 일 실시예에 따른 디스플레이 장치는, 정류기, 상기 정류기로부터 수신된, 정류된 교류 신호(a rectified alternate current signal)에 기반하는 제1 전력 신호(power signal) 를 출력하는 제1 단(a first end)을 포함하는 제1 역률 변환 회로, 상기 제1 역률 변환 회로의 제1 단과 병렬 연결되고, 상기 정류기로부터 수신된 정류된 교류 신호에 기반하는 제2 전력 신호를 출력하는 제1 단(a first end)을 포함하는 제2 역률 변환 회로, 상기 제1 역률 변환 회로의 제1 단 및 상기 제2 역률 변환 회로의 제1 단 각각과 병렬 연결된 제1 단을 포함하고, 상기 제1 전력 신호 및 상기 제2 전력 신호에 의해 충전되는 커패시터 및 상기 제1 역률 변환 회로의 제1 단, 상기 제2 역률 변환 회로의 제1 단 및 상기 커패시터의 제1 단과 병렬 연결되고, 상기 커패시터의 제1 단에 인가되는 전압에 적어도 기반하여, 상기 제1 역률 변환 회로 및 상기 제2 역률 변환 회로에 제공되는 참조 전압 을 생성하는 참조 신호 생성 회로를 포함하고, 상기 제1 역률 변환 회로는, 상기 정류된 교류 신호의 전압의 하나의(a) 주기 내 제1 시간 구간에서, 상기 제1 전력 신호에 의한 상기 커패시터의 충전이 지정된 시간 간격마다 개시되는 제1 상태에서 동작하고, 상기 제1 시간 구간과 구별되는 상기 주기 내 제2 시간 구간에서, 상기 참조 전압에 적어도 기반하여, 상기 제1 전력 신호에 의한 상기 커패시터의 충전이 상기 지정된 시간 간격 미만마다 개시되는 제2 상태에서 동작할 수 있다.
일 실시예에 따른 디스플레이 장치에서, 상기 제1 역률 변환 회로는, 상기 정류기와 연결되어, 상기 정류기로부터 상기 정류된 교류 신호를 수신하는 일 단(an end)을 포함하는 인덕터, 상기 인덕터의 타 단에 연결된 양극(anode) 및 상기 제1 역률 변환 회로의 제2 단에 연결된 음극(cathode)을 포함하는 다이오드, 상기 인덕터의 타 단 및 상기 다이오드의 양극 각각과 병렬 연결된 제1 단을 포함하는 스위치 및 상기 스위치의 제2 단과 연결된 제1 단 및 접지된 제2 단을 포함하는 저항 및 상기 참조 전압에 적어도 기반하여 상기 스위치를 제어하는 컨트롤러를 포함하고, 상기 컨트롤러는, 상기 스위치를 이용하여, 상기 정류된 교류 신호를 수신하는 상기 인덕터의 타 단에 인가되는 전류를, 상기 저항으로 전달하고, 상기 인덕터의 타 단에 인가되는 전류가 상기 저항으로 전달되는 상태에서, 상기 스위치에 인가되는 전류의 크기를 식별하고, 상기 식별된 전류의 크기가 상기 참조 전압에 의해 지시되는 지정된 임계치 미만인 동안, 상기 지정된 길이 마다 상기 스위치를 제어하여, 상기 인덕터의 타 단에 인가되는 전류가 상기 저항에 인가되는 것을, 상기 지정된 시간 간격 마다 차단하고, 상기 식별된 전류의 크기가 상기 참조 전압에 의해 지시되는 상기 임계치에 도달하는 것의 식별에 응답하여, 상기 지정된 길이와 독립적으로 상기 스위치를 제어하여, 상기 인덕터의 타 단에 인가되는 전류가 상기 저항에 인가되는 것을, 상기 지정된 시간 간격과 독립적으로 차단할 수 있다.
일 실시예에 따른 디스플레이 장치에서, 상기 제1 역률 변환 회로는, 상기 정류된 교류 신호를 수신하는 인덕터에 의해 야기되는 전자기장 내에 배치되는 다른(another) 인덕터를 더 포함하고, 상기 컨트롤러는, 상기 스위치의 제어에 의하여 상기 인덕터의 타 단에 인가되는 전류가 상기 저항에 인가되는 것이 차단되는 동안, 상기 다른 인덕터에 인가되는 전류의 크기를 식별하고, 상기 다른 인덕터에 인가되는 전류의 크기에 기반하여, 상기 스위치를 제어하여 상기 인덕터의 타 단에 인가되는 전류를, 상기 저항에 인가할 수 있다.
일 실시예에 따른 디스플레이 장치에서, 상기 컨트롤러는, 상기 저항의 제1 단에 인가되는 전압 및 상기 참조 전압에 기반하는 신호를 출력하는 연산 증폭기를 포함하고, 상기 연산 증폭기에서 출력되는 신호를 이용하여, 상기 식별된 전류의 크기가 상기 참조 전압에 의해 지시되는 상기 임계치에 도달하는 것을 식별할 수 있다.
일 실시예에 따른 디스플레이 장치에서, 상기 컨트롤러는, 상기 저항의 제1 단에 인가되는 전압 및 상기 참조 전압에 기반하는 제1 신호를 출력하는 제1 연산 증폭기, 지정된 직류 전압 및 점진적으로 증가되는 전압에 기반하는 제2 신호를 출력하는 제2 연산 증폭기, 상기 제1 연산 증폭기의 제1 신호 및 상기 제2 연산 증폭기의 제2 신호의 논리 합(disjunction)을 지시하는 제3 신호를 출력하는 게이트 및 상기 게이트에서 출력되는 제3 신호에 기반하여, 상기 인덕터의 타 단에 인가되는 전류가 상기 저항에 인가되는 것을 차단하는 쌍안정 회로(bistable circuit)를 포함할 수 있다.
일 실시예에 따른 디스플레이 장치에서, 상기 쌍안정 회로는, 상기 인덕터에 인가되는 전류의 크기가 지정된 임계치(a preset threshold) 미만인 경우, 상기 스위치를 제어하여 상기 인덕터의 타 단에 인가되는 전류가 상기 저항에 인가되는 것을 야기하고, 상기 제3 신호의 전압의 크기가 지정된 임계치(a preset threshold)를 초과하는 경우, 상기 스위치를 제어하여 상기 인덕터의 타 단에 인가되는 전류가 상기 저항에 인가되는 것을 차단할 수 있다.
일 실시예에 따른 디스플레이 장치에서, 상기 디스플레이 장치는, 상기 제1 역률 변환 회로로부터 제공된, 상기 정류된 교류 신호의 전압의 주기 내에서 상기 제1 전력 신호의 전류의 사이클의 길이를 지시하는 타이밍 신호에 기반하여, 상기 제2 역률 변환 회로로 상기 제2 전력 신호의 전류의 사이클을 제어하기 위한 제어 신호를 제공하는 제어 신호 생성 회로를 더 포함할 수 있다.
일 실시예에 따른 디스플레이 장치에서, 상기 제어 신호 생성 회로는, 상기 타이밍 신호에 기반하여, 상기 제1 전력 신호의 전류의 사이클들 중에서 제1 사이클의 길이를 식별하고, 상기 제1 사이클의 길이의 식별에 응답하여, 상기 제1 전력 신호의 전류의 사이클들 중에서 상기 제1 사이클의 완료 이후 시작되는 제2 사이클 내에서, 상기 제2 사이클의 시작 이후 식별된 제1 사이클의 길이의 절반에 대응하는 시점에, 상기 제2 역률 변환 회로로 제공되는 상기 제어 신호의 전압을 조정할 수 있다.
일 실시예에 따른 디스플레이 장치에서, 상기 제어 신호 생성 회로는, 상기 제1 역률 변환 회로의 제1 단, 상기 제2 역률 변환 회로의 제1 단 및 상기 커패시터의 제1 단과 병렬 연결되는 제1 단을 포함하는 부하(load)의 소비 전력을 식별하고, 상기 식별된 소비 전력이 지정된 임계치를 초과하는 상태의 식별에 응답하여, 상기 제어 신호를 이용하여 상기 제2 역률 변환 회로를 활성화하여 상기 제2 전력 신호의 출력을 개시할 수 있다.
일 실시예에 따른 디스플레이 장치에서, 상기 제2 역률 변환 회로는, 상기 제어 신호에 기반하여, 상기 제1 전력 신호의 전류의 사이클에 대응하여 변화하고, 상기 제1 전력 신호의 전류의 사이클의 위상과 구별되는 다른 위상을 가지는 전류를 출력하여, 상기 제2 전력 신호를 생성할 수 있다.
일 실시예에 따른 디스플레이 장치에서, 상기 제1 역률 변환 회로는, 상기 정류기로부터 상기 정류된 교류 신호를 수신하는 제2 단을 포함하고, 상기 제1 역률 변환 회로의 제2 단을 통해 상기 제1 역률 변환 회로가 수신하는 상기 정류된 교류 신호의 전류는, 상기 정류된 교류 신호의 전압의 주기에 대응하는 주기 및 위상을 가질 수 있다.
일 실시예에 따른 디스플레이 장치에서, 상기 제1 역률 변환 회로는, 상기 제1 상태에서, 상기 정류된 교류 신호의 전압의 크기에 대응하는 포락선(envelope)에 기반하여, 상기 제1 역률 변환 회로의 제2 단을 통해 수신하는 상기 정류된 교류 신호의 전류 피크(current peak)를 조정하고, 상기 제2 상태에서, 상기 포락선과 구별되고, 상기 참조 전압에 의해 지시되는 전류 임계치의 미만으로, 상기 제1 역률 변환 회로의 제2 단을 통해 수신하는 상기 정류된 교류 신호의 전류 피크(current peak)를 조정할 수 있다.
일 실시예에 따른 디스플레이 장치에서, 상기 참조 신호 생성 회로는, 상기 커패시터의 제1 단에 인가되는 전압이, 상기 커패시터가 상기 제1 전력 신호 및 상기 제2 전력 신호에 의해 충전됨에 따라 변경되는 것의 식별에 응답하여, 지정된 전압 및 상기 커패시터의 제1 단에 인가되는 전압의 차이에 기반하여, 상기 참조 전압을 조정할 수 있다.
일 실시예에 따른 디스플레이 장치(display device)는, 제1 신호를 수신하는 제1 단(a first end) 및 상기 수신된 제1 신호의 전압에 기반하는 제2 신호를 출력하는 제2 단(a second end)을 포함하는 역률 변환 회로 및 상기 역률 변환 회로의 제2 단과 연결된 제1 단(a first end)을 포함하고, 상기 역률 변환 회로의 제2 단에서 출력되는 제2 신호의 전압에 적어도 기반하는 참조 전압이 인가되는 제2 단(a second end)을 포함하는 참조 신호 생성 회로를 포함하고, 상기 역률 변환 회로는, 상기 역률 변환 회로의 제1 단에 연결된 일 단을 포함하는 인덕터, 상기 인덕터의 타 단에 연결된 양극(anode) 및 상기 역률 변환 회로의 제2 단에 연결된 음극(cathode)을 포함하는 다이오드, 상기 인덕터의 타 단 및 상기 다이오드의 양극 각각과 병렬 연결된 제1 단을 포함하는 스위치, 상기 스위치의 제2 단과 연결된 제1 단 및 접지된 제2 단을 포함하는 저항 및 상기 참조 전압에 적어도 기반하여 상기 스위치를 제어하는 컨트롤러를 포함하고, 상기 컨트롤러는, 상기 저항의 제1 단에 인가되는 전압의 크기에 기반하여, 상기 스위치를 이용하여 상기 인덕터의 타 단 및 상기 저항 사이의 전기적인 연결(electronic connection)을 조절하여, 상기 제1 신호의 전압의 하나의(a) 주기 내에 포함된, 상기 역률 변환 회로의 제2 단에 인가되는 전류의 사이클들 중 적어도 하나의 길이를 조정할 수 있다.
일 실시예에 따른 디스플레이 장치에서, 상기 컨트롤러는, 상기 제1 신호의 전압의 상기 주기 내 제1 시간 구간 내에서, 상기 역률 변환 회로의 제2 단으로 전류를 인가하는 것을 지정된 시간 간격 마다 개시하고, 상기 제1 시간 구간과 구별되는 상기 주기 내 제2 시간 구간 내에서, 상기 역률 변환 회로의 제2 단으로 전류를 인가하는 것을 상기 지정된 시간 간격 미만 마다 개시할 수 있다.
일 실시예에 따른 디스플레이 장치에서, 상기 디스플레이 장치는, 상기 역률 변환 회로의 제2 단에 연결되는 제1 단을 포함하며, 상기 역률 변환 회로의 제2 단에서 출력되는 상기 제2 신호에 의해 충전되는 커패시터 및 상기 커패시터의 제1 단 및 상기 역률 변환 회로의 제2 단 각각과 병렬 연결되는 제1 단을 포함하고, 상기 역률 변환 회로의 제2 단에 인가되는 전압에 기반하는 참조 전압을 제공하는 참조 신호 생성 회로를 더 포함하고, 상기 컨트롤러는, 상기 저항의 제1 단에 인가되는 상기 전압의 크기가 상기 참조 전압 미만인 상태에서, 상기 인덕터의 타 단 및 상기 저항 사이의 전기적인 연결을, 지정된 시간 간격에 기반하여 제어하고, 상기 저항의 제1 단에 인가되는 상기 전압의 크기가 상기 참조 전압에 도달하는 것의 식별에 응답하여, 상기 인덕터의 타 단 및 상기 저항 사이의 전기적인 연결을, 상기 시간 간격과 독립적으로 제어할 수 있다.
일 실시예에 따른 디스플레이 장치에서, 상기 역률 변환 회로는, 상기 역률 변환 회로의 제1 단을 통해 상기 제1 신호를 수신하는 상기 인덕터에 의해 야기되는 전자기장 내에 배치되는 다른(another) 인덕터를 더 포함하고, 상기 컨트롤러는, 상기 인덕터의 타 단 및 상기 저항 사이의 전기적인 분리(electronic disconnection)가 발생된 상태에서, 상기 다른 인덕터에 인가되는 전류의 크기에 기반하여, 상기 인덕터의 타 단 및 상기 저항 사이의 전기적인 연결을 수립할 수 있다.
일 실시예에 따른 디스플레이 장치에서, 상기 컨트롤러는, 상기 저항의 제1 단에 인가되는 전압 및 상기 참조 전압에 기반하는 제1 신호를 출력하는 제1 연산 증폭기, 지정된 직류 전압 및 점진적으로 증가되는 전압에 기반하는 제2 신호를 출력하는 제2 연산 증폭기, 상기 제1 연산 증폭기의 제1 신호 및 상기 제2 연산 증폭기의 제2 신호의 논리 합(disjunction)을 지시하는 제3 신호를 출력하는 게이트 및 상기 게이트에서 출력되는 제3 신호에 기반하여, 상기 인덕터의 타 단에 인가되는 전류가 상기 저항에 인가되는 것을 차단하는 쌍안정 회로(bistable circuit)를 포함할 수 있다.
일 실시예에 따른 디스플레이 장치에서, 상기 디스플레이 장치는, 상기 인덕터의 타 단 및 상기 저항 사이의 전기적인 연결을 조절하여 상기 역률 변환 회로의 제2 단에 인가되는 전류의 사이클들 각각의 길이를 지시하는 타이밍 신호에 기반하여, 상기 역률 변환 회로의 제2 단에 인가되는 전류의 사이클들의 위상으로부터 쉬프트된 다른 위상(another phase shifted from)을 지시하는 제어 신호를 제공하는 제어 신호 생성 회로 및 상기 제어 신호에 의해 지시되는 상기 다른 위상에서 동작하고, 상기 역률 변환 회로의 제1 단과 병렬 연결된 제1 단(a first end)을 포함하는 다른(another) 역률 변환 회로를 더 포함하고, 상기 다른 역률 변환 회로는, 상기 다른 역률 변환 회로의 제1 단을 통해 수신되는 상기 제1 신호의 전압에 기반하고, 상기 제어 신호에 의해 지시되는 상기 다른 위상을 가지는 제3 신호를 출력하고, 상기 역률 변환 회로의 제2 단 및 상기 참조 신호 생성 회로의 제1 단 각각과 병렬 연결되는 제2 단을 포함할 수 있다.
일 실시예에 따른 디스플레이 장치에서, 상기 제어 신호 생성 회로는, 상기 타이밍 신호에 기반하여, 상기 제2 신호의 전류의 사이클들 중에서 제1 사이클의 길이를 식별하고, 상기 제1 사이클의 길이의 식별에 응답하여, 상기 제2 신호의 전류의 사이클들 중에서 상기 제1 사이클의 완료 이후 시작되는 제2 사이클 내에서, 상기 제2 사이클의 시작 이후 식별된 제1 사이클의 길이의 절반에 대응하는 시점에, 상기 다른 역률 변환 회로로 제공되는 상기 제어 신호의 전압을 조정할 수 있다.
일 실시예에 따른 디스플레이 장치에서, 상기 제어 신호 생성 회로는, 상기 역률 변환 회로의 제2 단 및 상기 다른 역률 변환 회로의 제2 단 각각과 병렬 연결되는 제1 단을 포함하는 부하(load)의 소비 전력을 식별하고, 상기 식별된 소비 전력이 지정된 임계치를 초과하는 상태의 식별에 응답하여, 상기 제어 신호를 이용하여 상기 다른 역률 변환 회로를 활성화하여 상기 제3 신호의 출력을 개시할 수 있다.
일 실시예에 따른 디스플레이 장치에서, 상기 다른 역률 변환 회로는, 상기 제어 신호에 기반하여, 상기 제2 신호의 전류의 사이클에 대응하여 변화하고, 상기 제2 신호의 전류의 사이클의 위상과 구별되는 다른 위상을 가지는 전류를 출력하여, 상기 제3 신호를 생성할 수 있다.
일 실시예에 따른 디스플레이 장치에서, 상기 역률 변환 회로는, 정류된 교류 전압(rectified alternating current voltage)을 가지는 상기 제1 신호의 수신에 응답하여, 상기 인덕터의 타 단 및 상기 저항 사이의 전기적인 연결을 조절하여, 상기 역률 변환 회로의 제1 단을 통해, 상기 정류된 교류 전압의 주기 및 위상에 대응하는 주기 및 위상을 가지는 전류를 수신할 수 있다.
일 실시예에 따른 디스플레이 장치에서, 상기 역률 변환 회로는, 상기 정류된 교류 전압의 하나의(a) 주기 내 제1 시간 구간에서, 상기 역률 변환 회로의 제1 단을 통해, 상기 교류 전압의 크기에 대응하는 포락선을 가지는 전류를 수신하고, 상기 정류된 교류 전압의 주기 내 상기 제1 시간 구간과 구별되는 제2 시간 구간 내에서, 상기 역률 변환 회로의 제1 단을 통해, 상기 교류 전압의 크기와 독립적인 지정된 전류 임계치 미만의 전류 피크(current peak)를 가지는 전류를 수신할 수 있다.
일 실시예에 따른 디스플레이 장치에서, 상기 디스플레이 장치는, 상기 역률 변환 회로의 제2 단에 연결되는 제1 단을 포함하여, 상기 역률 변환 회로의 제2 단에서 출력되는 상기 제2 신호에 의해 충전되는 커패시터를 더 포함하고, 상기 참조 신호 생성 회로는, 상기 커패시터의 제1 단에 인가되는 전압이, 상기 커패시터가 상기 제2 신호에 의해 충전됨에 따라 변경되는 것의 식별에 응답하여, 지정된 전압 및 상기 커패시터의 제1 단에 인가되는 전압의 차이에 기반하여, 상기 참조 전압을 조정할 수 있다.
이상에서 설명된 장치는 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치 및 구성요소는, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPGA(field programmable gate array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 어플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.
소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 컴퓨터 저장 매체 또는 장치에 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.
실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 이때, 매체는 컴퓨터로 실행 가능한 프로그램을 계속 저장하거나, 실행 또는 다운로드를 위해 임시 저장하는 것일 수도 있다. 또한, 매체는 단일 또는 수 개의 하드웨어가 결합된 형태의 다양한 기록수단 또는 저장수단일 수 있는데, 어떤 컴퓨터 시스템에 직접 접속되는 매체에 한정되지 않고, 네트워크 상에 분산 존재하는 것일 수도 있다. 매체의 예시로는, 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체, CD-ROM 및 DVD와 같은 광기록 매체, 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical medium), 및 ROM, RAM, 플래시 메모리 등을 포함하여 프로그램 명령어가 저장되도록 구성된 것이 있을 수 있다. 또한, 다른 매체의 예시로, 어플리케이션을 유통하는 앱 스토어나 기타 다양한 소프트웨어를 공급 내지 유통하는 사이트, 서버 등에서 관리하는 기록매체 내지 저장매체도 들 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (20)

  1. 디스플레이 장치(display device)에 있어서,
    정류기;
    상기 정류기로부터 수신된, 정류된 교류 신호(a rectified alternate current signal)에 기반하는 제1 전력 신호(power signal)를 출력하는 제1 단(a first end)을 포함하는 제1 역률 변환 회로;
    상기 제1 역률 변환 회로의 제1 단과 병렬 연결되고, 상기 정류된 교류 신호에 기반하는 제2 전력 신호를 출력하는 제1 단(a first end)을 포함하는 제2 역률 변환 회로;
    상기 제1 역률 변환 회로의 제1 단 및 상기 제2 역률 변환 회로의 제1 단 각각과 병렬 연결된 제1 단을 포함하고, 상기 제1 전력 신호 및 상기 제2 전력 신호에 의해 충전되는 커패시터; 및
    상기 제1 역률 변환 회로의 제1 단, 상기 제2 역률 변환 회로의 제1 단 및 상기 커패시터의 제1 단과 병렬 연결되고, 상기 커패시터의 제1 단에 인가되는 전압에 적어도 기반하여, 상기 제1 역률 변환 회로 및 상기 제2 역률 변환 회로에 제공되는 참조 전압을 생성하는 참조 신호 생성 회로를 포함하고,
    상기 제1 역률 변환 회로는,
    상기 정류된 교류 신호의 전압의 하나의(a) 주기 내 제1 시간 구간에서, 상기 제1 전력 신호에 의한 상기 커패시터의 충전이 지정된 시간 간격마다 개시되는 제1 상태에서 동작하고;
    상기 제1 시간 구간과 구별되는 상기 주기 내 제2 시간 구간에서, 상기 참조 전압에 적어도 기반하여, 상기 제1 전력 신호에 의한 상기 커패시터의 충전이 상기 지정된 시간 간격 미만마다 개시되는 제2 상태에서 동작하는 디스플레이 장치.
  2. 제1항에 있어서,
    상기 제1 역률 변환 회로는,
    상기 정류기와 연결되어, 상기 정류기로부터 상기 정류된 교류 신호를 수신하는 일 단(an end)을 포함하는 인덕터;
    상기 인덕터의 타 단에 연결된 양극(anode) 및 상기 제1 역률 변환 회로의 제2 단에 연결된 음극(cathode)을 포함하는 다이오드;
    상기 인덕터의 타 단 및 상기 다이오드의 양극 각각과 병렬 연결된 제1 단을 포함하는 스위치; 및
    상기 스위치의 제2 단과 연결된 제1 단 및 접지된 제2 단을 포함하는 저항; 및
    상기 참조 전압에 적어도 기반하여 상기 스위치를 제어하는 컨트롤러를 포함하고,
    상기 컨트롤러는,
    상기 스위치를 이용하여, 상기 정류된 교류 신호를 수신하는 상기 인덕터의 타 단에 인가되는 전류를, 상기 저항으로 전달하고;
    상기 인덕터의 타 단에 인가되는 전류가 상기 저항으로 전달되는 상태에서, 상기 스위치에 인가되는 전류의 크기를 식별하고;
    상기 식별된 전류의 크기가 상기 참조 전압에 의해 지시되는 지정된 임계치 미만인 동안, 상기 지정된 길이 마다 상기 스위치를 제어하여, 상기 인덕터의 타 단에 인가되는 전류가 상기 저항에 인가되는 것을, 상기 지정된 시간 간격 마다 차단하고;
    상기 식별된 전류의 크기가 상기 참조 전압에 의해 지시되는 상기 임계치에 도달하는 것의 식별에 응답하여, 상기 지정된 길이와 독립적으로 상기 스위치를 제어하여, 상기 인덕터의 타 단에 인가되는 전류가 상기 저항에 인가되는 것을, 상기 지정된 시간 간격과 독립적으로 차단하는 디스플레이 장치.
  3. 제2항에 있어서,
    상기 제1 역률 변환 회로는,
    상기 정류된 교류 신호를 수신하는 인덕터에 의해 야기되는 전자기장 내에 배치되는 다른(another) 인덕터를 더 포함하고,
    상기 컨트롤러는,
    상기 스위치의 제어에 의하여 상기 인덕터의 타 단에 인가되는 전류가 상기 저항에 인가되는 것이 차단되는 동안, 상기 다른 인덕터에 인가되는 전류의 크기를 식별하고;
    상기 다른 인덕터에 인가되는 전류의 크기에 기반하여, 상기 스위치를 제어하여 상기 인덕터의 타 단에 인가되는 전류를, 상기 저항에 인가하는 디스플레이 장치.
  4. 제2항에 있어서,
    상기 컨트롤러는,
    상기 저항의 제1 단에 인가되는 전압 및 상기 참조 전압에 기반하는 신호를 출력하는 연산 증폭기를 포함하고,
    상기 연산 증폭기에서 출력되는 신호를 이용하여, 상기 식별된 전류의 크기가 상기 참조 전압에 의해 지시되는 상기 임계치에 도달하는 것을 식별하는 디스플레이 장치.
  5. 제2항에 있어서,
    상기 컨트롤러는,
    상기 저항의 제1 단에 인가되는 전압 및 상기 참조 전압에 기반하는 제1 신호를 출력하는 제1 연산 증폭기;
    지정된 직류 전압 및 점진적으로 증가되는 전압에 기반하는 제2 신호를 출력하는 제2 연산 증폭기;
    상기 제1 연산 증폭기의 제1 신호 및 상기 제2 연산 증폭기의 제2 신호의 논리 합(disjunction)을 지시하는 제3 신호를 출력하는 게이트; 및
    상기 게이트에서 출력되는 제3 신호에 기반하여, 상기 인덕터의 타 단에 인가되는 전류가 상기 저항에 인가되는 것을 차단하는 쌍안정 회로(bistable circuit)
    를 포함하는 디스플레이 장치.
  6. 제5항에 있어서,
    상기 쌍안정 회로는,
    상기 인덕터에 인가되는 전류의 크기가 지정된 임계치(a preset threshold) 미만인 경우, 상기 스위치를 제어하여 상기 인덕터의 타 단에 인가되는 전류가 상기 저항에 인가되는 것을 야기하고,
    상기 제3 신호의 전압의 크기가 지정된 임계치(a preset threshold)를 초과하는 경우, 상기 스위치를 제어하여 상기 인덕터의 타 단에 인가되는 전류가 상기 저항에 인가되는 것을 차단하는 디스플레이 장치.
  7. 제1항에 있어서,
    상기 디스플레이 장치는,
    상기 제1 역률 변환 회로로부터 제공된, 상기 정류된 교류 신호의 전압의 주기 내에서 상기 제1 전력 신호의 전류의 사이클의 길이를 지시하는 타이밍 신호에 기반하여, 상기 제2 역률 변환 회로로 상기 제2 전력 신호의 전류의 사이클을 제어하기 위한 제어 신호를 제공하는 제어 신호 생성 회로
    를 더 포함하는 디스플레이 장치.
  8. 제7항에 있어서,
    상기 제어 신호 생성 회로는,
    상기 타이밍 신호에 기반하여, 상기 제1 전력 신호의 전류의 사이클들 중에서 제1 사이클의 길이를 식별하고;
    상기 제1 사이클의 길이의 식별에 응답하여, 상기 제1 전력 신호의 전류의 사이클들 중에서 상기 제1 사이클의 완료 이후 시작되는 제2 사이클 내에서, 상기 제2 사이클의 시작 이후 식별된 제1 사이클의 길이의 절반에 대응하는 시점에, 상기 제2 역률 변환 회로로 제공되는 상기 제어 신호의 전압을 조정하는 디스플레이 장치.
  9. 제7항에 있어서,
    상기 제어 신호 생성 회로는,
    상기 제1 역률 변환 회로의 제1 단, 상기 제2 역률 변환 회로의 제1 단 및 상기 커패시터의 제1 단과 병렬 연결되는 제1 단을 포함하는 부하(load)의 소비 전력을 식별하고; 및
    상기 식별된 소비 전력이 지정된 임계치를 초과하는 상태의 식별에 응답하여, 상기 제어 신호를 이용하여 상기 제2 역률 변환 회로를 활성화하여 상기 제2 전력 신호의 출력을 개시하는 디스플레이 장치.
  10. 제7항에 있어서,
    상기 제2 역률 변환 회로는,
    상기 제어 신호에 기반하여, 상기 제1 전력 신호의 전류의 사이클에 대응하여 변화하고, 상기 제1 전력 신호의 전류의 사이클의 위상과 구별되는 다른 위상을 가지는 전류를 출력하여, 상기 제2 전력 신호를 생성하는 디스플레이 장치.
  11. 제1항에 있어서,
    상기 제1 역률 변환 회로는,
    상기 정류기로부터 상기 정류된 교류 신호를 수신하는 제2 단을 포함하고,
    상기 제1 역률 변환 회로의 제2 단을 통해 상기 제1 역률 변환 회로가 수신하는 상기 정류된 교류 신호의 전류는, 상기 정류된 교류 신호의 전압의 주기에 대응하는 주기 및 위상을 가지는 디스플레이 장치.
  12. 제11항에 있어서,
    상기 제1 역률 변환 회로는,
    상기 제1 상태에서, 상기 정류된 교류 신호의 전압의 크기에 대응하는 포락선(envelope)에 기반하여, 상기 제1 역률 변환 회로의 제2 단을 통해 수신하는 상기 정류된 교류 신호의 전류 피크(current peak)를 조정하고,
    상기 제2 상태에서, 상기 포락선과 구별되고, 상기 참조 전압에 의해 지시되는 전류 임계치의 미만으로, 상기 제1 역률 변환 회로의 제2 단을 통해 수신하는 상기 정류된 교류 신호의 전류 피크(current peak)를 조정하는 디스플레이 장치.
  13. 제1항에 있어서,
    상기 참조 신호 생성 회로는,
    상기 커패시터의 제1 단에 인가되는 전압이, 상기 커패시터가 상기 제1 전력 신호 및 상기 제2 전력 신호에 의해 충전됨에 따라 변경되는 것의 식별에 응답하여, 지정된 전압 및 상기 커패시터의 제1 단에 인가되는 전압의 차이에 기반하여, 상기 참조 전압을 조정하는 디스플레이 장치.
  14. 디스플레이 장치(display device)에 있어서,
    제1 신호를 수신하는 제1 단(a first end) 및 상기 수신된 제1 신호의 전압에 기반하는 제2 신호를 출력하는 제2 단(a second end)을 포함하는 역률 변환 회로; 및
    상기 역률 변환 회로의 제2 단과 연결된 제1 단(a first end)을 포함하고, 상기 역률 변환 회로의 제2 단에서 출력되는 제2 신호의 전압에 적어도 기반하는 참조 전압이 인가되는 제2 단(a second end)을 포함하는 참조 신호 생성 회로
    를 포함하고,
    상기 역률 변환 회로는,
    상기 역률 변환 회로의 제1 단에 연결된 일 단을 포함하는 인덕터;
    상기 인덕터의 타 단에 연결된 양극(anode) 및 상기 역률 변환 회로의 제2 단에 연결된 음극(cathode)을 포함하는 다이오드;
    상기 인덕터의 타 단 및 상기 다이오드의 양극 각각과 병렬 연결된 제1 단을 포함하는 스위치;
    상기 스위치의 제2 단과 연결된 제1 단 및 접지된 제2 단을 포함하는 저항; 및
    상기 참조 전압에 적어도 기반하여 상기 스위치를 제어하는 컨트롤러를 포함하고,
    상기 컨트롤러는,
    상기 저항의 제1 단에 인가되는 전압의 크기에 기반하여, 상기 스위치를 이용하여 상기 인덕터의 타 단 및 상기 저항 사이의 전기적인 연결(electronic connection)을 조절하여, 상기 제1 신호의 전압의 하나의(a) 주기 내에 포함된, 상기 역률 변환 회로의 제2 단에 인가되는 전류의 사이클들 중 적어도 하나의 길이를 조정하는 디스플레이 장치.
  15. 제14항에 있어서,
    상기 컨트롤러는,
    상기 제1 신호의 전압의 상기 주기 내 제1 시간 구간 내에서, 상기 역률 변환 회로의 제2 단으로 전류를 인가하는 것을 지정된 시간 간격 마다 개시하고; 및
    상기 제1 시간 구간과 구별되는 상기 주기 내 제2 시간 구간 내에서, 상기 역률 변환 회로의 제2 단으로 전류를 인가하는 것을 상기 지정된 시간 간격 미만 마다 개시하는 디스플레이 장치.
  16. 제14항에 있어서,
    상기 디스플레이 장치는,
    상기 역률 변환 회로의 제2 단에 연결되는 제1 단을 포함하며, 상기 역률 변환 회로의 제2 단에서 출력되는 상기 제2 신호에 의해 충전되는 커패시터; 및
    상기 커패시터의 제1 단 및 상기 역률 변환 회로의 제2 단 각각과 병렬 연결되는 제1 단을 포함하고, 상기 역률 변환 회로의 제2 단에 인가되는 전압에 기반하는 참조 전압을 제공하는 참조 신호 생성 회로를 더 포함하고,
    상기 컨트롤러는,
    상기 저항의 제1 단에 인가되는 상기 전압의 크기가 상기 참조 전압 미만인 상태에서, 상기 인덕터의 타 단 및 상기 저항 사이의 전기적인 연결을, 지정된 시간 간격에 기반하여 제어하고,
    상기 저항의 제1 단에 인가되는 상기 전압의 크기가 상기 참조 전압에 도달하는 것의 식별에 응답하여, 상기 인덕터의 타 단 및 상기 저항 사이의 전기적인 연결을, 상기 시간 간격과 독립적으로 제어하는 디스플레이 장치.
  17. 제14항에 있어서,
    상기 역률 변환 회로는,
    상기 역률 변환 회로의 제1 단을 통해 상기 제1 신호를 수신하는 상기 인덕터에 의해 야기되는 전자기장 내에 배치되는 다른(another) 인덕터를 더 포함하고;
    상기 컨트롤러는,
    상기 인덕터의 타 단 및 상기 저항 사이의 전기적인 분리(electronic disconnection)가 발생된 상태에서, 상기 다른 인덕터에 인가되는 전류의 크기에 기반하여, 상기 인덕터의 타 단 및 상기 저항 사이의 전기적인 연결을 수립하는 디스플레이 장치.
  18. 제14항에 있어서,
    상기 컨트롤러는,
    상기 저항의 제1 단에 인가되는 전압 및 상기 참조 전압에 기반하는 제1 신호를 출력하는 제1 연산 증폭기;
    지정된 직류 전압 및 점진적으로 증가되는 전압에 기반하는 제2 신호를 출력하는 제2 연산 증폭기;
    상기 제1 연산 증폭기의 제1 신호 및 상기 제2 연산 증폭기의 제2 신호의 논리 합(disjunction)을 지시하는 제3 신호를 출력하는 게이트; 및
    상기 게이트에서 출력되는 제3 신호에 기반하여, 상기 인덕터의 타 단에 인가되는 전류가 상기 저항에 인가되는 것을 차단하는 쌍안정 회로(bistable circuit)
    를 포함하는 디스플레이 장치.
  19. 제14항에 있어서,
    상기 디스플레이 장치는,
    상기 인덕터의 타 단 및 상기 저항 사이의 전기적인 연결을 조절하여 상기 역률 변환 회로의 제2 단에 인가되는 전류의 사이클들 각각의 길이를 지시하는 타이밍 신호에 기반하여, 상기 역률 변환 회로의 제2 단에 인가되는 전류의 사이클들의 위상으로부터 쉬프트된 다른 위상(another phase shifted from)을 지시하는 제어 신호를 제공하는 제어 신호 생성 회로; 및
    상기 제어 신호에 의해 지시되는 상기 다른 위상에서 동작하고, 상기 역률 변환 회로의 제1 단과 병렬 연결된 제1 단(a first end)을 포함하는 다른(another) 역률 변환 회로를 더 포함하고,
    상기 다른 역률 변환 회로는,
    상기 다른 역률 변환 회로의 제1 단을 통해 수신되는 상기 제1 신호의 전압에 기반하고, 상기 제어 신호에 의해 지시되는 상기 다른 위상을 가지는 제3 신호를 출력하고, 상기 역률 변환 회로의 제2 단 및 상기 참조 신호 생성 회로의 제1 단 각각과 병렬 연결되는 제2 단을 포함하는 디스플레이 장치.
  20. 제19항에 있어서,
    상기 제어 신호 생성 회로는,
    상기 타이밍 신호에 기반하여, 상기 제2 신호의 전류의 사이클들 중에서 제1 사이클의 길이를 식별하고;
    상기 제1 사이클의 길이의 식별에 응답하여, 상기 제2 신호의 전류의 사이클들 중에서 상기 제1 사이클의 완료 이후 시작되는 제2 사이클 내에서, 상기 제2 사이클의 시작 이후 식별된 제1 사이클의 길이의 절반에 대응하는 시점에, 상기 다른 역률 변환 회로로 제공되는 상기 제어 신호의 전압을 조정하는 디스플레이 장치.
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