KR20230002316A - 전기적 가드 링 및 크랙 스톱으로서 구성된 주변 구조를 포함하는 집적 디바이스 - Google Patents

전기적 가드 링 및 크랙 스톱으로서 구성된 주변 구조를 포함하는 집적 디바이스 Download PDF

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KR20230002316A
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interconnects
protection
substrate
peripheral structure
protective
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KR1020227031853A
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아브히지트 폴
미스헬 마틀루비안
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퀄컴 인코포레이티드
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Abstract

기판, 기판 위에 위치된 회로 영역, 기판 위에 위치된 설계 킵 아웃 영역, 및 기판 위에 위치된 주변 구조를 포함하는 집적 디바이스. 설계 킵 아웃 영역은 회로 영역을 측방향으로 둘러싼다. 주변 구조는 설계 킵 아웃 영역을 측방향으로 둘러싸는 제 1 복수의 인터커넥트를 포함한다. 주변 구조는 전기적 밀봉 링 및 기계적 크랙 스톱으로서 동작하도록 구성된다.

Description

전기적 가드 링 및 크랙 스톱으로서 구성된 주변 구조를 포함하는 집적 디바이스
관련 출원들에 대한 상호 참조
본 출원은 2020 년 8 월 25 일 미국특허청 (USPTO) 에 출원된 정규출원 제 17/002,643 호 및 2020 년 8 월 15 일 미국특허청 (USPTO) 에 출원된 가출원 제 63/010,554 호에 대한 우선권 및 이익을 주장하며, 이 출원들은 그 전부가 하기에 완전히 제시되는 것처럼 그리고 모든 적용가능한 목적들을 위해 본 명세서에 참조로 통합된다.
분야
다양한 특징들은 집적 디바이스에 관한 것이지만, 보다 구체적으로는 전기적 가드 링 및 크랙 스톱으로서 구성된 주변 구조를 포함하는 집적 디바이스에 관한 것이다.
도 1 은 기판 (102) 및 집적 디바이스 (104) 를 포함하는 패키지 (100) 를 도시한다. 기판 (102) 은 적어도 하나의 유전체층 (120) 및 복수의 인터커넥트 (122) 를 포함한다. 복수의 솔더 인터커넥트 (144) 는 기판 (102) 및 집적 디바이스 (104) 에 커플링된다. 복수의 솔더 인터커넥트 (124) 는 기판 (102) 에 커플링된다. 기판 (102) 에 대한 집적 디바이스 (104) 의 커플링 동안, 집적 디바이스 (104) 는 많은 기계적 응력을 받을 수도 있으며, 이는 집적 디바이스 (104) 가 파괴 및/또는 고장나게 할 수 있다. 신뢰성있는 집적 디바이스들을 제공하기 위한 진행 중인 필요성이 있다.
다양한 특징들은 집적 디바이스에 관한 것이지만, 보다 구체적으로는 전기적 가드 링 및 기계적 크랙 스톱으로서 구성된 주변 구조를 포함하는 집적 디바이스에 관한 것이다.
일 예는 기판, 기판 위에 위치된 회로 영역, 기판 위에 위치된 설계 킵 아웃 영역, 및 기판 위에 위치된 주변 구조를 포함하는 집적 디바이스를 제공한다. 설계 킵 아웃 영역은 회로 영역을 측방향으로 둘러싼다. 주변 구조는 설계 킵 아웃 영역을 측방향으로 둘러싸는 제 1 복수의 보호 인터커넥트를 포함한다. 주변 구조는 전기적 밀봉 링 및 기계적 크랙 스톱으로서 동작하도록 구성된다.
다른 예는 기판, 기판 위에 위치된 회로 영역, 기판 위에 위치된 설계 킵 아웃 영역, 및 설계 킵 아웃 영역을 측방향으로 둘러싸는 주변 보호를 위한 수단을 포함하는 장치를 제공한다. 설계 킵 아웃 영역은 회로 영역을 측방향으로 둘러싼다. 주변 보호를 위한 수단은 전기적 밀봉 링 및 기계적 크랙 스톱으로서 동작하도록 구성된다.
다른 예는 기판을 제공하는 것을 포함하는 방법을 제공한다. 방법은 기판 위에 위치된 설계 킵 아웃 영역이 있도록 기판 위에 회로 영역을 형성하며, 여기서 설계 킵 아웃 영역은 회로 영역을 측방향으로 둘러싼다. 방법은 기판 위에 주변 구조를 형성하며, 주변 구조는 설계 킵 아웃 영역을 측방향으로 둘러싸는 제 1 복수의 보호 인터커넥트를 포함하고, 주변 구조는 전기적 밀봉 링 및 기계적 크랙 스톱으로서 동작하도록 구성된다.
다양한 특징들, 성질, 및 이점들은 도면들과 함께 취해질 때 하기에 제시된 상세한 설명으로부터 명백해질 수도 있으며, 도면들에서 같은 참조 문자들은 전체에 걸쳐 대응하여 식별한다.
도 1 은 집적 디바이스 및 기판을 포함하는 패키지의 프로파일도를 도시한다.
도 2 는 전기적 밀봉 링 및 크랙 스톱으로서 동작하도록 구성된 주변 구조를 포함하는 집적 디바이스의 평면도를 도시한다.
도 3 은 전기적 밀봉 링 및 크랙 스톱으로서 동작하도록 구성된 다른 주변 구조를 포함하는 집적 디바이스의 평면도를 도시한다.
도 4 는 전기적 밀봉 링 및 크랙 스톱으로서 동작하도록 구성된 다른 주변 구조를 포함하는 집적 디바이스의 평면도를 도시한다.
도 5 는 전기적 밀봉 링 및 크랙 스톱으로서 동작하도록 구성된 주변 구조를 각각 포함하는 복수의 집적 디바이스를 포함하는 웨이퍼의 평면도를 도시한다.
도 6 은 전기적 밀봉 링 및 크랙 스톱으로서 동작하도록 구성된 주변 구조를 포함하는 집적 디바이스의 프로파일도를 도시한다.
도 7 은 전기적 밀봉 링 및 크랙 스톱으로서 동작하도록 구성된 다른 주변 구조를 포함하는 집적 디바이스의 프로파일도를 도시한다.
도 8 은 전기적 밀봉 링 및 크랙 스톱으로서 동작하도록 구성된 주변 구조의 프로파일도를 도시한다.
도 9 는 전기적 밀봉 링 및 크랙 스톱으로서 동작하도록 구성된 주변 구조의 프로파일도를 도시한다.
도 10 은 전기적 밀봉 링 및 크랙 스톱으로서 동작하도록 구성된 다른 주변 구조의 프로파일도를 도시한다.
도 11 은 전기적 밀봉 링 및 크랙 스톱으로서 동작하도록 구성된 다른 주변 구조의 프로파일도를 도시한다.
도 12 는 전기적 밀봉 링 및 크랙 스톱으로서 동작하도록 구성된 복수의 인터커넥트를 포함하는 주변 구조의 평면도를 도시한다.
도 13 은 전기적 밀봉 링 및 크랙 스톱으로서 동작하도록 구성된 복수의 인터커넥트를 포함하는 주변 구조의 프로파일도를 도시한다.
도 14a 내지 도 14g 는 전기적 밀봉 링 및 기계적 크랙 스톱으로서 동작하도록 구성된 주변 구조를 제조하기 위한 예시적인 시퀀스를 도시한다.
도 15 는 전기적 밀봉 링 및 기계적 크랙 스톱으로서 동작하도록 구성된 주변 구조를 제조하기 위한 방법의 예시적인 플로우 다이어그램을 도시한다.
도 16a 및 도 16b 는 전기적 밀봉 링 및 크랙 스톱으로서 동작하도록 구성된 주변 구조를 포함하는 집적 디바이스를 제조하기 위한 예시적인 시퀀스를 도시한다.
도 17 은 전기적 밀봉 링 및 크랙 스톱으로서 동작하도록 구성된 주변 구조를 포함하는 집적 디바이스를 제조하기 위한 방법의 예시적인 플로우 다이어그램을 도시한다.
도 18 은 본 명세서에서 설명된 다이, 집적 디바이스, 집적 패시브 디바이스 (IPD), 패시브 컴포넌트, 패키지, 및/또는 디바이스 패키지를 통합할 수도 있는 다양한 전자 디바이스들을 도시한다.
다음의 설명에서는, 본 개시의 다양한 양태들의 철저한 이해를 제공하기 위해 특정 상세들이 주어진다. 하지만, 그 양태들은 이들 특정 상세들 없이도 실시될 수도 있음이 당업자에 의해 이해될 것이다. 예를 들어, 회로들은 그 양태들을 불필요한 상세로 불명료하게 하는 것을 회피하기 위해 블록 다이어그램들로 나타낼 수도 있다. 다른 경우들에서, 잘 알려진 회로들, 구조들 및 기법들은 본 개시의 양태들을 불명료하게 하지 않도록 상세히 나타내지 않을 수도 있다.
본 개시는 기판, 기판 위에 위치된 회로 영역, 기판 위에 위치된 설계 킵 아웃 영역, 및 기판 위에 위치된 주변 구조를 포함하는 집적 디바이스 (예를 들어, 집적 회로 다이) 를 설명한다. 설계 킵 아웃 영역은 회로 영역을 측방향으로 둘러싼다. 주변 구조는 설계 킵 아웃 영역을 측방향으로 둘러싸는 제 1 복수의 보호 인터커넥트를 포함한다. 주변 구조는 전기적 밀봉 링 및 기계적 크랙 스톱으로서 동작하도록 구성된다. 제 1 복수의 보호 인터커넥트는 수직으로 스태거될 수도 있다. 주변 구조는 제 1 복수의 보호 인터커넥트를 측방향으로 둘러싸는 제 2 복수의 보호 인터커넥트를 더 포함할 수도 있다. 제 2 복수의 보호 인터커넥트는 제 1 복수의 보호 인터커넥트에 대해 측방향으로 스태거될 수도 있다. 제 1 복수의 보호 인터커넥트는 접지에 커플링되도록 구성될 수도 있다. 주변 구조는 집적 디바이스의 인터커넥트 부분에서 구현될 수도 있다. 주변 구조는 적어도 2개의 기능성, 즉 집적 디바이스를 위한 전기적 밀봉 링 및 기계적 크랙 스톱을 제공하는 컴포넌트일 수도 있다. 즉, 주변 구조는 (i) 외부 디바이스들로부터의 신호들이 회로 영역의 액티브 회로들과 간섭하는 것을 방지하고, 및/또는 (ii) 크랙들이 집적 디바이스의 설계 킵 아웃 영역 및 회로 영역 내로 전파되는 것을 방지하도록 구성될 수도 있다. 더욱이, 주변 구조의 위치는 집적 디바이스에서 공간의 보다 효율적인 사용을 제공하여, 보다 컴팩트한 집적 디바이스를 생성하며, 이는 결국 더 많은 집적 디바이스들이 웨이퍼 당 제조될 수 있도록 한다.
주변 구조를 포함하는 예시적인 집적 디바이스
도 2 는 주변 구조 (206) 를 포함하는 집적 디바이스 (200) 의 평면도를 도시한다. 하기에서 더 설명될 바와 같이, 주변 구조 (206) 는 집적 디바이스 (200) 에 대한 전기적 밀봉 링 및 기계적 크랙 스톱으로서 구성될 수도 있다. 주변 구조 (206) 는 보호 주변 구조일 수도 있다. 주변 구조 (206) 는 주변 보호를 위한 수단일 수도 있다. 집적 디바이스 (200) 는 다이 (예를 들어, 집적 회로 다이, 반도체 베어 다이) 를 포함할 수도 있다.
집적 디바이스 (200) 는 기판 (미도시), 기판 위에 형성되고 위치된 회로 영역 (202), 기판 위에 형성되고 위치된 설계 킵 아웃 영역 (204), 및 기판 위에 형성되고 위치된 주변 구조 (206) 를 포함한다.
회로 영역 (202) 은 액티브 디바이스들 및 패시브 디바이스들과 같은, 회로 컴포넌트들을 포함하는 집적 디바이스 (200) 의 영역일 수도 있다. 회로 영역 (202) 은 적어도 하나의 트랜지스터와 같은 액티브 디바이스들을 포함할 수도 있다. 액티브 디바이스들은 집적 디바이스 (200) 의 FEOL (front end of line) 부분에 형성될 수도 있다. 회로 영역 (202) 은 복수의 인터커넥트를 포함할 수도 있다. 복수의 인터커넥트는 액티브 디바이스들 및/또는 패시브 디바이스들에 전기적으로 커플링되도록 구성될 수도 있다. 복수의 인터커넥트는 적어도 도 6 및 도 7 에서 하기에 추가로 설명되는, 집적 디바이스 (200) 의 인터커넥트 부분 또는 BEOL (back end of line) 부분 상에 형성될 수도 있다.
설계 킵 아웃 영역 (204) 은 회로 영역 (202) 을 측방향으로 둘러싼다. 설계 킵 아웃 영역 (204) 은 임의의 액티브 디바이스들 및/또는 패시브 디바이스들이 없는 기판 위의 영역일 수도 있다. 설계 킵 아웃 영역 (204) 은 인터커넥트들이 없는 기판 위의 영역일 수도 있다. 설계 킵 아웃 영역 (204) 은 임의의 액티브 디바이스들 (예를 들어, 트랜지스터), 패시브 디바이스들 (예를 들어, 인턱터, 커패시터) 및 인터커넥터들이 없는 기판 위의 영역일 수도 있다. 설계 킵 아웃 영역 (204) 은 주변 구조 (예를 들어, 206) 가 없는 기판 (예를 들어, 620) 위의 영역일 수도 있다. 설계 킵 아웃 영역 (204) 은 집적 디바이스의 패시브 디바이스들 및/또는 액티브 디바이스들에 전기적으로 커플링되도록 구성되는 인터커넥터들이 없는 기판 위의 영역일 수도 있다. 따라서, 설계 킵 아웃 영역 (204) 은 집적 디바이스의 패시브 디바이스들 및/또는 액티브 디바이스들에 전기적으로 커플링되도록 구성되는 인터커넥터들을 포함하지 않을 수도 있다. 그러나, 설계 킵-아웃 영역 (204) 은 주변 구조 (예를 들어, 206) 에 커플링되는 적어도 하나의 인터커넥트를 포함할 수도 있지만, 적어도 하나의 인터커넥트는 집적 디바이스의 액티브 디바이스 (예를 들어, 트랜지스터) 및/또는 패시브 디바이스 (예를 들어, 인덕터, 커패시터) 에 전기적으로 커플링되지 않도록 구성될 수도 있다. 설계 킵 아웃 영역 (204) 은 주변 구조 (예를 들어, 206) 가 없는 기판 (예를 들어, 620) 위의 영역일 수도 있다. 설계 킵 아웃 영역 (204) 은 적어도 하나의 유전체 층을 포함할 수도 있다. 설계 킵 아웃 영역 (204) 은 기판 위의 연속 영역 및/또는 인접 영역일 수도 있다. 설계 킵 아웃 영역 (204) 은 크랙들에 대해 집적 디바이스 (200) 를 광학적으로 검사하는데 사용될 수도 있다. 일부 구현들에서, 설계 킵 아웃 영역 (204) 이 적어도 하나의 크랙을 포함할 때, 집적 디바이스 (200) 는 결함이 있는 것으로 간주될 수도 있고 폐기될 수도 있다. 설계 킵 아웃 영역 (204) 에 크랙이 없을 때, 집적 디바이스 (200) 는 광학 검사를 통과할 수도 있다.
주변 구조 (206) 는 설계 킵 아웃 영역 (204) 및 회로 영역 (202) 을 측방향으로 둘러싼다. 주변 구조 (206) 는 설계 킵 아웃 영역 (204) 및 회로 영역 (202) 을 측방향으로 둘러싸는 제 1 복수의 보호 인터커넥트 (260)(예를 들어, 260a, 260b, 260c) 를 포함한다. 주변 구조 (206) 는 설계 킵 아웃 영역 (204) 및 회로 영역 (202) 을 측방향으로 둘러싸는 제 2 복수의 보호 인터커넥트 (262)(예를 들어, 262a, 262b) 를 또한 포함할 수도 있다. 제 2 복수의 보호 인터커넥트 (262) 는 제 1 복수의 보호 인터커넥트 (260) 를 측방향으로 둘러싼다. 제 2 복수의 보호 인터커넥트 (262) 는 제 1 복수의 보호 인터커넥트 (260) 로부터 측방향으로 스태거될 수도 있다. 제 1 복수의 보호 인터커넥트 (260) 및 제 2 복수의 보호 인터커넥트 (262) 는 각각 집적 디바이스의 적어도 하나의 특정 금속 층 상에 파선 패턴으로 배열될 수도 있다. 제 1 복수의 보호 인터커넥트 (260) 및 제 2 복수의 보호 인터커넥트 (262) 는 각각 파선으로 되는 보호 인터커넥트들의 로우들 (및/또는 컬럼들) 로 배열될 수도 있다. 제 1 복수의 보호 인터커넥트 (260) 로부터의 보호 인터커넥트들의 로우는 제 2 복수의 보호 인터커넥트 (262) 로부터의 보호 인터커넥트들의 로우로부터 측방향으로 스태거될 수도 있다. 제 2 복수의 보호 인터커넥트 (262) 는 제 1 복수의 보호 인터커넥트 (260) 로부터 측방향으로 이격될 수도 있다. 상이한 구현들은 제 2 복수의 보호 인터커넥트 (262) 와 제 1 복수의 보호 인터커넥트 (260) 사이에 상이한 간격 (S) 을 가질 수도 있다. 일부 구현들에서, 제 2 복수의 보호 인터커넥트 (262) 및 제 1 복수의 보호 인터커넥트 (260) 는 대략 3-4 마이크로미터(㎛) 이하만큼 측방향으로 이격될 수도 있다. 주변 구조의 보다 상세한 예들은 적어도 도 8 내지 도 13 에서 하기에 추가로 예시되고 설명된다.
도 2 는 제 1 복수의 보호 인터커넥트 (260) 및 제 2 복수의 보호 인터커넥트 (262) 의 하나의 금속 층을 도시한다. 그러나, 제 1 복수의 보호 인터커넥트 (260) 및 제 2 복수의 보호 인터커넥트 (262) 는 집적 디바이스 (200) 의 하나보다 많은 금속 층 (예를 들어, M1, M2, M3, M4, M5, M6, M7, M8, M9) 상에 형성될 수도 있다. 제 1 복수의 보호 인터커넥트 (260) 및 제 2 복수의 보호 인터커넥트 (262) 는 또한 집적 디바이스 (200) 의 다양한 금속 층들 상의 인터커넥트들을 커플링하는 비아들 (예를 들어, 비아 바들) 을 포함할 수도 있다. 따라서, 제 1 복수의 보호 인터커넥트 (260) 및 제 2 복수의 보호 인터커넥트 (262) 는 각각 집적 디바이스 (200) 의 금속 층들 사이에 위치된 적어도 하나의 금속 층 및/또는 비아들 상에 위치된 트레이스들 및/또는 패드들을 포함할 수도 있다. 제 1 복수의 보호 인터커넥트 (260) 및 제 2 복수의 보호 인터커넥트 (262) 의 설계 및/또는 구성은 상이한 구현들에 따라 달라질 수도 있다. 하기에 추가로 설명될 바와 같이, 일부 구현들에서, 제 1 복수의 보호 인터커넥트 (260) 및/또는 제 2 복수의 보호 인터커넥트 (262) 로부터의 보호 인터커넥트들 중 적어도 일부는 접지에 커플링될 수도 있다. 제 1 복수의 보호 인터커넥트 (260) 및 제 2 복수의 보호 인터커넥트 (262) 는 적어도 도 6 및 도 7 에서 하기에 추가로 설명되는, 집적 디바이스 (200) 의 인터커넥트 부분 또는 BEOL (back end of line) 부분 상에 형성될 수도 있다.
위에 언급된 바와 같이, 주변 구조 (206) 는 집적 디바이스 (200) 에 대한 전기적 밀봉 링 및 크랙 스톱으로서 동작하도록 구성된다. 따라서, 제 1 복수의 보호 인터커넥트 (260) 및 제 2 복수의 보호 인터커넥트 (262) 는, 개별적으로 또는 집합적으로, 집적 디바이스 (200) 에 대한 전기적 밀봉 링 및 크랙 스톱 (예를 들어, 기계적 크랙 스톱) 으로서 동작하도록 구성될 수도 있다. 주변 구조 (206) 는 다른 집적 디바이스들로부터의 신호들과 같은, 외부 신호들로부터 회로 영역 (202) 에서의 액티브 회로들 (예를 들어, 액티브 디바이스들) 에 대한 격리를 제공함으로써 전기적 밀봉 링으로서 구성될 수도 있다. 따라서, 전기적 밀봉 링으로서 구성된 주변 구조 (206) 는 집적 디바이스 (200) 근방에 있는 다른 외부 컴포넌트들로 발생할 수도 있는 크로스 토크 (cross talk) 를 감소 및/또는 제거하는 것을 돕는다. 전기적 밀봉 링으로서의 주변 구조 (206) 의 효율성을 추가로 증가시키기 위해, 주변 구조 (206) 는 접지에 커플링될 수도 있다. 이러한 경우, 주변 구조 (206) 는 접지에 커플링되도록 구성되는 (예를 들어, 외부적으로 접지되거나, 회로 영역 (202) 의 액티브 디바이스들과 별도로 접지되는) 접지 핀 및/또는 솔더 인터커넥트에 커플링될 수도 있다. 도 6 및 도 7 은 주변 구조 (206) 가 접지에 어떻게 커플링될 수도 있는지를 도시한다. 주변 구조 (206) 는 크랙들이 설계 킵 아웃 영역 (204) 및 회로 영역 (202) 으로 전파되는 것을 방지하도록 구성될 수도 있다. 일부 구현들에서, 제 1 복수의 보호 인터커넥트 (260) 또는 제 2 복수의 보호 인터커넥트 (262) 중 어느 하나는 집적 디바이스 (200) 에 대한 부가적인 전기적 밀봉 링 기능성 및/또는 부가적인 크랙 스톱 기능성을 제공할 수도 있다. 주변 구조 (206) 는 집적 디바이스 (200) 의 에지 (208) 로부터 오프셋되어 위치될 수도 있다. 상이한 구현들은 집적 디바이스 (200) 의 에지 (208) 와 상이하게 주변 구조 (206) 를 포지셔닝할 수도 있다. 일부 구현들에서, 주변 구조 (206) 의 적어도 일부 부분은 에지 (208) 로부터 대략 15 마이크로미터(μm) 이하 (예를 들어, 10-15 μm) 일 수도 있다. 에지 (208) 는 집적 디바이스 (200) 의 물리적 측면 경계들을 정의할 수도 있다.
주변 구조 (206) 는 집적 디바이스 (200) 에 대한 다중 기능성들 및 이점들을 제공한다. 더욱이, 주변 구조 (206) 의 위치는 설계 킵 아웃 영역 (204) 이 회로 영역 (202) 과 주변 구조 (206) 사이에 위치되도록 한다. 주변 구조 (206) 에 대한 이러한 위치는 집적 디바이스 (200) 에 대한 공간의 보다 효율적인 사용을 제공하고 가능하게 한다. 즉, 집적 디바이스 (200) 의 설계는 낭비된 공간을 감소시키며, 이는 집적 디바이스 (200) 의 사이즈 및/또는 비용을 감소시키는데 도움이 될 수도 있다. 일부 구현들에서, 집적 디바이스 사이즈에서 대략 8-20% 의 절약이 있을 수도 있으며, 이는 더 많은 집적 디바이스들이 유사한 사이즈의 웨이퍼에서 제조될 수도 있음을 의미한다. 이는 결국 각각의 집적 디바이스를 제조하는 비용을 감소시킬 수도 있다.
도 3 은 집적 디바이스를 위한 전기적 밀봉 링 및 기계적 크랙 스톱으로서 동작하도록 구성되는 주변 구조 (306) 를 포함하는 집적 디바이스 (300) 를 도시한다. 집적 디바이스 (300) 는 도 2 의 집적 디바이스 (200) 와 유사할 수도 있고, 따라서 집적 디바이스 (200) 와 동일하거나 유사한 컴포넌트들을 포함할 수도 있다. 집적 디바이스 (300) 는 기판 (미도시), 기판 위에 형성되고 위치된 회로 영역 (202), 기판 위에 형성되고 위치된 설계 킵 아웃 영역 (204), 및 기판 위에 형성되고 위치된 주변 구조 (306) 를 포함한다. 주변 구조 (306) 는 주변 보호를 위한 수단일 수도 있다. 집적 디바이스 (300) 는 다이를 포함할 수도 있다. 집적 디바이스 (208) 는 집적 디바이스 (300) 의 물리적 측면 경계들을 정의하는 에지 (208) 를 포함한다.
도 3 에 나타낸 바와 같이, 주변 구조 (306) 는 제 1 복수의 보호 인터커넥트 (360)(예를 들어, 360a, 360b, 360c), 제 2 복수의 보호 인터커넥트 (362)(예를 들어, 363a, 363b, 362c) 및 제 3 복수의 보호 인터커넥트 (364)(예를 들어, 364a, 364b) 를 포함한다. 제 1 복수의 보호 인터커넥트 (360), 제 2 복수의 보호 인터커넥트 (362) 및 제 3 복수의 보호 인터커넥트 (364) 는 제 1 복수의 보호 인터커넥트 (260) 및/또는 제 2 복수의 보호 인터커넥트 (262) 와 설계, 형상 및/또는 사이즈가 유사할 수도 있다.
주변 구조 (306) 는 설계 킵 아웃 영역 (204) 및 회로 영역 (202) 을 측방향으로 둘러싼다. 제 1 복수의 보호 인터커넥트 (360), 제 2 복수의 보호 인터커넥트 (362) 및 제 3 복수의 보호 인터커넥트 (364) 는 설계 킵 아웃 영역 (204) 및 회로 영역 (202) 을 측방향으로 둘러싼다. 제 3 복수의 보호 인터커넥트 (364) 는 제 2 복수의 보호 인터커넥트 (362) 를 측방향으로 둘러싼다. 제 2 복수의 보호 인터커넥트 (362) 는 제 1 복수의 보호 인터커넥트 (360) 를 측방향으로 둘러싼다.
제 1 복수의 보호 인터커넥트 (360), 제 2 복수의 보호 인터커넥트 (362) 및 제 3 복수의 보호 인터커넥트 (364) 는 각각 집적 디바이스의 적어도 하나의 특정 금속 층 상에 파선 패턴으로 배열될 수도 있다. 제 2 복수의 보호 인터커넥트 (362) 는 제 1 복수의 보호 인터커넥트 (360) 로부터 측방향으로 스태거될 수도 있다. 제 3 복수의 보호 인터커넥트 (364) 는 제 2 복수의 보호 인터커넥트 (362) 를 측방향으로 둘러싼다. 제 3 복수의 보호 인터커넥트 (364) 는 제 2 복수의 보호 인터커넥트 (362) 로부터 측방향으로 스태거될 수도 있다. 제 1 복수의 보호 인터커넥트 (360), 제 2 복수의 보호 인터커넥트 (362) 및 제 3 복수의 보호 인터커넥트 (364) 는 각각 보호 인터커넥터들의 로우들 (및/또는 컬럼들) 로 배열될 수도 있다. 제 1 복수의 보호 인터커넥트 (360) 로부터의 보호 인터커넥트들의 로우는 제 2 복수의 보호 인터커넥트 (362) 로부터의 보호 인터커넥트들의 로우로부터 측방향으로 스태거될 수도 있다. 제 2 복수의 보호 인터커넥트 (362) 로부터의 보호 인터커넥트들의 로우는 제 3 복수의 보호 인터커넥트 (364) 로부터의 보호 인터커넥트들의 로우로부터 측방향으로 스태거될 수도 있다. 제 2 복수의 보호 인터커넥트 (362) 는 제 1 복수의 보호 인터커넥트 (360) 로부터 측방향으로 이격될 수도 있다. 제 3 복수의 보호 인터커넥트 (364) 는 제 2 복수의 보호 인터커넥트 (362) 로부터 측방향으로 이격될 수도 있다. 상이한 구현들은 (i) 제 2 복수의 보호 인터커넥트 (362) 와 제 1 복수의 보호 인터커넥트 (360), 및 (ii) 제 3 복수의 보호 인터커넥트 (364) 와 제 2 복수의 보호 인터커넥트 (362) 사이에 상이한 간격을 가질 수도 있다. 일부 구현들에서, 제 2 복수의 보호 인터커넥트 (362) 및 제 1 복수의 보호 인터커넥트 (360) 는 대략 3-4 마이크로미터(㎛) 이하만큼 측방향으로 이격될 수도 있다. 일부 구현들에서, 제 3 복수의 보호 인터커넥트 (364) 및 제 2 복수의 보호 인터커넥트 (362) 는 대략 3-4 마이크로미터(㎛) 이하만큼 측방향으로 이격될 수도 있다. 상이한 구현들은 본 개시에 설명된 보호 인터커넥터들에 대해 유사하거나 상이한 폭들을 가질 수도 있다. 더욱이, 상이한 구현들은 보호 인터커넥터들의 상이한 금속 층들 및/또는 비아들에 걸쳐 유사하거나 상이한 폭들을 가질 수도 있다. 보호 인터커넥트는 대략 9 마이크로미터(㎛) 이하인 폭을 가질 수도 있다. 주변 구조의 보다 상세한 예들은 적어도 도 8 내지 도 13 에서 하기에 추가로 예시되고 설명된다.
도 4 는 주변 구조 (306) 를 포함하는 집적 디바이스 (400) 를 도시한다. 집적 디바이스 (400) 는 도 3 의 집적 디바이스 (300) 와 유사할 수도 있고, 따라서 집적 디바이스 (300) 와 동일하거나 유사한 컴포넌트들을 포함할 수도 있다. 집적 디바이스 (400) 는 기판 (미도시), 기판 위에 형성되고 위치된 회로 영역 (202), 기판 위에 형성되고 위치된 설계 킵 아웃 영역 (204), 및 기판 위에 형성되고 위치된 주변 구조 (306) 를 포함한다. 주변 구조 (306) 는 주변 보호를 위한 수단일 수도 있다. 집적 디바이스 (400) 는 다이를 포함할 수도 있다. 집적 디바이스 (400) 는 집적 디바이스 (400) 의 물리적 측면 경계들을 정의하는 에지 (208) 를 포함한다.
도 4 에 나타낸 바와 같이, 주변 구조 (306) 는 복수의 격리된 부분 (404)(예를 들어, 격리된 부분 (404a), 격리된 부분 (404b)) 을 포함한다. 격리된 부분 (예를 들어, 404a, 404b) 은 신호들이 이동할 수도 있는 주변 구조 (306) 의 부분일 수도 있다. 상이한 구현들이 상이한 수들의 격리된 부분들을 가질 수도 있다. 격리된 부분들은 주변 구조 (306) 의 상이한 부분들에 위치될 수도 있다. 주변 구조 (306) 의 격리된 부분은 주변 구조 (306) 의 다른 보호 인터커넥트에 전기적으로 커플링되지 않도록 구성되는 적어도 하나의 보호 인터커넥트, 및/또는 다른 보호 인터커넥트들이 접지에 커플링되도록 구성될 때, 접지에 전기적으로 커플링되지 않도록 구성되는 적어도 하나의 보호 인터커넥트를 포함할 수도 있다. 예를 들어, 격리된 부분 (예를 들어, 404a, 404b) 은 제 1 복수의 보호 인터커넥트 (360) 로부터의 적어도 하나의 보호 인터커넥트를 포함할 수도 있으며, 즉 (i) 제 1 복수의 보호 인터커넥트 (360) 로부터의 다른 보호 인터커넥트들에 전기적으로 커플링되지 않도록 구성되고 및/또는 (ii) 접지에 커플링되지 않도록 구성된다. 유사하게, 격리된 부분 (예를 들어, 404a, 404b) 은 제 2 복수의 보호 인터커넥트 (362) 로부터의 적어도 하나의 보호 인터커넥트를 포함할 수도 있으며, 즉 (i) 제 2 복수의 보호 인터커넥트 (362) 로부터의 다른 보호 인터커넥트들에 전기적으로 커플링되지 않도록 구성되고 및/또는 (ii) 접지에 커플링되지 않도록 구성된다. 부가적으로, 격리된 부분 (예를 들어, 404a, 404b) 은 제 3 복수의 보호 인터커넥트 (364) 로부터의 적어도 하나의 보호 인터커넥트를 포함할 수도 있으며, 즉 (i) 제 2 복수의 보호 인터커넥트 (364) 로부터의 다른 보호 인터커넥트들에 전기적으로 커플링되지 않도록 구성되고 및/또는 (ii) 접지에 커플링되지 않도록 구성된다. 격리된 부분들은 적어도 도 10 및 도 11 에서 하기에 추가로 설명되고 예시될 것이다.
도 5 는 스크라이브 라인들 (502) 을 따라 복수의 집적 디바이스 (300)(예를 들어, 다이) 로 절단 (예를 들어, 다이싱) 된 웨이퍼 (500) 의 부분들을 도시한다. 도 5 에 나타낸 바와 같이, 스크라이브 라인들 (502) 은 각각 개개의 집적 디바이스 (300) 의 주변 구조 (306) 에 인접하여 위치된다. 위에 언급된 바와 같이, 주변 구조 (306) 가 설계 킵 아웃 영역 (204) 및 회로 영역 (202) 을 측방향으로 둘러싸도록 주변 구조 (306) 를 형성하는 것은 집적 디바이스 (300) 의 사이즈를 감소 및/또는 최적화하는 것을 돕는다. 집적 디바이스 사이즈에서 대략 8-20% 의 절약이 있을 수도 있으며, 이는 더 많은 집적 디바이스들이 유사한 사이즈의 웨이퍼에서 제조될 수도 있음을 의미한다. 이는 결국 각각의 집적 디바이스를 제조하는 비용을 감소시킬 수도 있다.
주변 구조를 포함하는 예시적인 집적 디바이스
도 6 은 주변 구조를 포함하는 집적 디바이스 (600) 의 프로파일도를 도시한다. 집적 디바이스 (600) 는 다이를 포함할 수도 있다. 집적 디바이스 (600) 는 도 2 의 집적 디바이스 (200) 단면 A-A 를 나타낼 수도 있다. 집적 디바이스 (600) 는 기판 (620), 복수의 디바이스 레벨 셀 (622)(예를 들어, 로직 셀), 인터커넥트 부분 (604), 회로 영역 (202), 설계 킵 아웃 영역 (204), 주변 구조 (206) 및 에지 (208) 를 포함한다.
복수의 디바이스 레벨 셀 (622) 은 기판 (620) 위에 형성된다. 복수의 디바이스 레벨 셀 (622) 은 집적 디바이스 (600) 의 디바이스 레벨 층을 형성할 수도 있다. 일부 구현들에서, 복수의 디바이스 레벨 셀 (622) 은 기판 (620) 의 부분들을 포함할 수도 있다. 일부 구현들에서, 기판 (620), 디바이스 레벨 층 및 복수의 디바이스 레벨 셀 (622) 은 집적 디바이스 (600) 의 기판 부분 (602) 으로서 지칭될 수도 있다.
복수의 디바이스 레벨 셀 (622) 은 하나 이상의 트랜지스터를 포함할 수도 있다. 트랜지스터는 게이트, 소스 및 드레인을 포함할 수도 있다. 게이트 콘택은 게이트 위에 형성될 수도 있다. 소스 콘택은 소스 위에 형성될 수도 있다. 드레인 콘택은 드레인 위에 형성될 수도 있다. 콘택은 집적 디바이스의 인터커넥트 (예를 들어, M1 금속 층의 인터커넥트) 에 전기적으로 커플링되도록 구성될 수도 있다. 예를 들어, 게이트 콘택은 M1 층 인터커넥트에 커플링되는, 콘택 인터커넥트에 전기적으로 커플링되도록 구성될 수도 있다.
인터커넥트 부분 (604) 은 기판 부분 (602) 에 커플링되고 그 위에 형성된다. 특히, 인터커넥트 부분 (604) 은 복수의 디바이스 레벨 셀 (622) 위에 형성된다. 인터커넥트 부분 (604) 은 배선 층들을 포함할 수도 있다. 인터커넥트 부분 (604) 은 복수의 인터커넥트 (640)(예를 들어, 트레이스, 패드, 비아들) 및 적어도 하나의 유전체 층 (642) 을 포함한다. 인터커넥트 부분 (604) 은 디바이스 레벨 셀들의 복수의 트랜지스터에 인터커넥트들을 제공할 수도 있다. M1 층 인터커넥트는 인터커넥트 부분 (604) 의 일부일 수도 있다. 인터커넥트 부분 (604) 은 다른 금속 층들 (예를 들어, M2 층 인터커넥트, M3 층 인터커넥트, M4 층 인터커넥트 등) 을 포함할 수도 있다. 상이한 구현들은 인터커넥트 부분 (604) 에 대해 상이한 수의 금속 층들 (예를 들어, M1, M2, M3, M4, M5 등) 을 가질 수도 있다. 패시배이션 층 (660) 이 인터커넥트 부분 (604) 위에 형성되고 위치될 수도 있다. 적어도 하나의 패드 (662) 가 복수의 인터커넥트 (640) 에 커플링될 수도 있다.
도 6 에 나타낸 바와 같이, 회로 영역 (202), 설계 킵 아웃 영역 (204) 및 주변 구조 (206) 가 기판 (620) 위에 형성되고 위치된다. 회로 영역 (202) 은 회로 컴포넌트들을 포함하는 집적 디바이스 (600) 의 영역일 수도 있다. 예를 들어, 회로 영역 (202) 은 적어도 하나의 트랜지스터를 포함할 수도 있는, 디바이스 레벨 셀들 (622) 을 포함할 수도 있다. 회로 영역 (202) 은 또한 복수의 인터커넥트 (640) 및 적어도 하나의 패드 (662) 를 포함할 수도 있다. 복수의 인터커넥트 (640) 는 액티브 디바이스들 및/또는 패시브 디바이스들을 전기적으로 커플링하도록 구성될 수도 있다. 복수의 인터커넥트 (640) 는 집적 디바이스 (600) 의 BEOL (back end of line) 부분 상에 형성될 수도 있다.
설계 킵 아웃 영역 (204) 은 임의의 액티브 디바이스들 및/또는 패시브 디바이스들이 없는 기판 (620) 위의 영역일 수도 있다. 설계 킵 아웃 영역 (204) 은 인터커넥트들이 없는 (예를 들어, 복수의 인터커넥트 (640) 가 없는) 기판 (620) 위의 영역일 수도 있다. 설계 킵 아웃 영역 (204) 은 임의의 액티브 디바이스들, 패시브 디바이스들, 및 인터커넥트들이 없는 기판 (620) 위의 영역일 수도 있다. 설계 킵 아웃 영역 (204) 은 주변 구조 (예를 들어, 206) 가 없는 기판 (620) 위의 영역일 수도 있다. 설계 킵 아웃 영역 (204) 은 주변 구조 (예를 들어, 206) 가 없는 기판 (예를 들어, 620) 위의 영역일 수도 있다. 설계 킵 아웃 영역 (204) 은 집적 디바이스의 패시브 디바이스들 및/또는 액티브 디바이스들에 전기적으로 커플링되도록 구성되는 인터커넥터들이 없는 기판 위의 영역일 수도 있다. 따라서, 설계 킵 아웃 영역 (204) 은 집적 디바이스의 패시브 디바이스들 및/또는 액티브 디바이스들에 전기적으로 커플링되도록 구성되는 인터커넥터들을 포함하지 않을 수도 있다. 그러나, 설계 킵-아웃 영역 (204) 은 주변 구조 (예를 들어, 206) 에 커플링되는 적어도 하나의 인터커넥트를 포함할 수도 있지만, 적어도 하나의 인터커넥트는 집적 디바이스의 액티브 디바이스 (예를 들어, 트랜지스터) 및/또는 패시브 디바이스 (예를 들어, 인덕터, 커패시터) 에 전기적으로 커플링되지 않도록 구성될 수도 있다. 설계 킵 아웃 영역 (204) 은 접지에 커플링되도록 구성되지만, 임의의 액티브 디바이스들 및/또는 패시브 디바이스들이 없는 인터커넥트 (650) 를 포함할 수도 있음을 유의한다. 일 예에서, 주변 구조 (206) 는 접지에 커플링되도록 구성되는 인터커넥트 (650) 에 커플링될 수도 있다. 제 1 복수의 보호 인터커넥트 (260) 및/또는 제 2 복수의 보호 인터커넥트 (262) 는 인터커넥트 (650) 에 커플링될 수도 있다. 제 1 복수의 보호 인터커넥트 (260) 는 제 2 복수의 보호 인터커넥트 (262) 에 커플링될 수도 있다. 인터커넥트 (650) 는 접지에 커플링되도록 구성되는 (예를 들어, 외부적으로 접지되거나, 회로 영역 (202) 의 액티브 디바이스들과 별도로 접지되는) 복수의 인터커넥트 (640) 로부터의 인터커넥트들에 커플링될 수도 있다. 인터커넥트 (650) 는 집적 디바이스 (600) 의 액티브 디바이스 및/또는 패시브 디바이스에 전기적으로 커플링되지 않도록 구성될 수도 있다. 예를 들어, 패드 (662) 는 접지에 커플링되는 핀으로 간주될 수도 있고, 인터커넥트 (650) 는 패드 (662) 에 커플링되는 적어도 하나의 인터커넥트에 커플링된다.
주변 구조 (206) 는 제 1 복수의 보호 인터커넥트 (260) 및 제 2 복수의 보호 인터커넥트 (262) 를 포함한다. 제 1 복수의 보호 인터커넥트 (260) 및 제 2 복수의 보호 인터커넥트 (262) 는 5개의 금속 층을 포함한다. 그러나, 제 1 복수의 보호 인터커넥트 (260) 및 제 2 복수의 보호 인터커넥트 (262) 의 상이한 구현들은 상이한 수의 금속 층 (예를 들어, 적어도 하나의 금속 층, 5개보다 많은 금속 층) 을 포함할 수도 있다. 제 1 복수의 보호 인터커넥트 (260) 및 제 2 복수의 보호 인터커넥트 (262) 는 인터커넥트 부분 (604) 에 적어도 위치될 수도 있다. 적어도 도 8 에서 하기에 추가로 설명되는 바와 같이, 주변 구조 (206) 는 기판 비아들을 포함할 수도 있다. 따라서, 주변 구조 (206)(및/또는 임의의 주변 구조) 의 일부는 집적 디바이스의 기판 (예를 들어, 620) 에 및/또는 기판 상에 위치될 수도 있다.
도 7 은 주변 구조를 포함하는 집적 디바이스 (700) 의 프로파일도를 도시한다. 집적 디바이스 (600) 는 웨이퍼 레벨 패키지 (WLP) 를 포함할 수도 있다. 집적 디바이스 (700) 는 도 2 의 집적 디바이스 (200) 의 단면 A-A 를 나타낼 수도 있다. 집적 디바이스 (700) 는 도 6 의 집적 디바이스 (600) 와 유사할 수도 있고, 따라서 집적 디바이스 (600) 와 동일하거나 유사한 컴포넌트들을 포함할 수도 있다. 집적 디바이스 (700) 는 기판 (620), 복수의 디바이스 레벨 셀 (622)(예를 들어, 로직 셀), 인터커넥트 부분 (604), 및 패키징 부분 (706) 을 포함한다. 복수의 디바이스 레벨 셀 (622) 은 기판 (620) 위에 위치되고 형성된다. 복수의 디바이스 레벨 셀 (622) 은 집적 디바이스 (700) 의 디바이스 레벨 층을 형성할 수도 있다. 일부 구현들에서, 복수의 디바이스 레벨 셀 (622) 은 기판 (620) 의 부분들을 포함할 수도 있다. 일부 구현들에서, 기판 (620), 디바이스 레벨 층 및 복수의 디바이스 레벨 셀 (622) 은 집적 디바이스 (700) 의 기판 부분 (602) 으로서 지칭될 수도 있다.
패키징 부분 (706) 은 인터커넥트 부분 (604) 위에 형성되고 이에 커플링된다. 패키징 부분 (706) 은 패시배이션 층 (660), 언더 범프 금속화 (UBM) 층 (762), 및 솔더 인터커넥트 (764) 를 포함한다. 집적 디바이스 (700) 의 사이즈 및 형상은 예시적인 것임을 유의한다. 더욱이, 나타낸 집적 디바이스 (700) 의 컴포넌트들은 스케일링되지 않을 수도 있다.
위에 언급된 바와 같이, 주변 구조 (206) 는 접지에 커플링될 수도 있다. 일 예에서, 주변 구조 (206) 는 접지에 커플링되도록 구성되는 인터커넥트 (650) 에 커플링될 수도 있다. 제 1 복수의 보호 인터커넥트 (260) 및/또는 제 2 복수의 보호 인터커넥트 (262) 는 인터커넥트 (650) 에 커플링될 수도 있다. 제 1 복수의 보호 인터커넥트 (260) 는 제 2 복수의 보호 인터커넥트 (262) 에 커플링될 수도 있다. 인터커넥트 (650) 는 접지에 커플링되도록 구성되는 (예를 들어, 외부적으로 접지되거나, 회로 영역 (202) 의 액티브 디바이스들과 별도로 접지되는) 복수의 인터커넥트 (640) 로부터의 인터커넥트들에 커플링될 수도 있다. 예를 들어, UBM 층 (762) 및 솔더 인터커넥트 (764) 는 접지에 커플링되는 범프로 간주될 수도 있고, 인터커넥트 (650) 는 UBM 층 (762) 및 솔더 인터커넥트 (764) 에 커플링되는 적어도 하나의 인터커넥트에 커플링된다.
집적 디바이스 (예를 들어, 200, 300, 400, 600, 700) 는 다이 (예를 들어, 베어 다이) 를 포함할 수도 있다. 집적 디바이스는 무선 주파수 (RF) 디바이스, 아날로그 디바이스, 패시브 디바이스, 필터, 커패시터, 인덕터, 안테나, 송신기, 수신기, 표면 탄성파 (SAW) 필터들, 벌크 탄성파 (BAW) 필터, 발광 다이오드 (LED) 집적 디바이스, 실리콘 (Si) 기반 집적 디바이스, 실리콘 카바이드 (SiC) 기반 집적 디바이스, GaAs 기반 집적 디바이스, GaN 기반 집적 디바이스, 메모리, 전력 관리 프로세서, 및/또는 이들의 조합들을 포함할 수도 있다.
집적 디바이스들 (600 및/또는 700) 은 주변 구조 (306) 로 구현될 수도 있다. 따라서, 집적 디바이스들 (600 및/또는 700) 은, 도 3 및/또는 도 4 에 설명된 바와 같이, 제 1 복수의 보호 인터커넥트 (360), 제 2 복수의 보호 인터커넥트 (362) 및 제 3 복수의 보호 인터커넥트 (364) 를 포함하는 주변 구조 (306) 를 포함할 수도 있다.
도 8 은 복수의 보호 인터커넥트를 포함하는 주변 구조의 부분을 도시한다. 도 8 은 집적 디바이스 (200) 의 단면 B-B 를 따라 주변 구조 (206) 를 도시할 수도 있다. 주변 구조 (206) 는 복수의 보호 인터커넥트 (860) 를 포함한다. 복수의 보호 인터커넥트 (860) 는 제 1 복수의 보호 인터커넥트 (260) 및/또는 제 2 복수의 보호 인터커넥트 (262) 를 나타낼 수도 있다.
주변 구조 (206) 는 기판 (620) 위에 형성되고 위치된다. 주변 구조 (206) 는 집적 디바이스의 일부일 수도 있다. 복수의 보호 인터커넥트 (860) 는 기판 (620) 위에 위치된 인터커넥트들을 포함한다. 예를 들어, 복수의 보호 인터커넥트 (860) 는 복수의 보호 인터커넥트 (801) 를 포함한다. 보호 인터커넥트들 (801) 은 기판 비아들, 다양한 금속 층들 (예를 들어, M1, M2, M3, M4) 상의 인터커넥트들, 및 집적 디바이스 (600) 의 금속 층들 사이에 위치된 인터커넥트들 (예를 들어, 비아들, V1 비아들, V2 비아들, V3 비아들) 을 포함한다. 매립 산화물 (buried oxide; BOX) 층 (802) 이 기판 (620) 위에 위치되고 이에 커플링될 수도 있다. 얕은 트렌치 격리 (shallow trench isolation; STI) 층 (804) 이 BOX 층 (802) 위에 위치되고 이에 커플링될 수도 있다. BOX 층 (802) 및 STI 층 (804) 은 복수의 보호 인터커넥트 (801) 의 측방향으로 위치될 수도 있다. 복수의 보호 인터커넥트 (860) 는 보호 인터커넥트들의 로우 (및/또는 컬럼) 로 배열될 수도 있다. 복수의 보호 인터커넥트 (860) 는 수직으로 스태거되고 및/또는 오프셋될 수도 있다. 보호 인터커넥트들 (860) 의 적어도 일부는 서로 전기적으로 커플링되도록 구성될 수도 있다. 보호 인터커넥트들 (860) 의 적어도 일부는 접지에 전기적으로 커플링되도록 구성될 수도 있다. 다양한 보호 인터커넥트들은 각각 유사하거나 상이한 길이들, 폭들 및/또는 두께들을 가질 수도 있다. 예를 들어, 상이한 금속 층들 상의 보호 인터커넥트는 상이한 두께들을 가질 수도 있다. 적어도 하나의 유전체 층 (642) 은 복수의 보호 인터커넥트 (860) 주위에 형성될 수도 있다.
도 9 는 복수의 보호 인터커넥트를 포함하는 주변 구조의 부분을 도시한다. 도 9 는 집적 디바이스 (200) 의 단면 B-B 를 따라 주변 구조 (206) 를 도시할 수도 있다. 주변 구조 (206) 는 복수의 보호 인터커넥트 (860) 및 복수의 보호 인터커넥트 (960) 를 포함한다. 복수의 보호 인터커넥트 (860) 는 제 1 복수의 보호 인터커넥트 (260) 를 나타낼 수도 있고 복수의 보호 인터커넥트 (960) 는 제 2 복수의 보호 인터커넥트 (262) 를 나타낼 수도 있다. 복수의 보호 인터커넥트 (960) 는 복수의 보호 인터커넥트 (860) 와 유사할 수도 있다. 도 9 에 나타낸 바와 같이, 복수의 보호 인터커넥트 (960) 는 복수의 보호 인터커넥트 (860) 로부터 스태거되거나 오프셋된다.
위에 언급된 바와 같이, 주변 구조의 일부 부분들은 (i) 주변 구조의 다른 부분들에 대한 전기적 커플링이 없도록 및/또는 (ii) 주변 구조의 다른 부분들이 접지에 커플링되도록 구성될 수도 있을 때, 접지에 대한 커플링이 없도록 구성될 수도 있다.
도 10 은 제 1 부분 (1002), 제 2 부분 (1003) 및 제 3 부분 (1004) 을 포함하는 주변 구조 (1006) 를 도시한다. 주변 구조 (1006) 는 기판 (620) 위에 위치될 수도 있다. 도 10 은 도 2 의 B-B 단면을 따라 주변 구조 (1006) 의 프로파일도를 나타낼 수도 있다. 주변 구조 (1006) 는 복수의 보호 인터커넥트 (1060) 를 포함할 수도 있다. 주변 구조 (1006) 의 제 1 부분 (1002) 은 제 1 복수의 보호 인터커넥트 (1020) 를 포함할 수도 있다. 주변 구조 (1006) 의 제 2 부분 (1003) 은 제 2 복수의 보호 인터커넥트 (1030) 를 포함할 수도 있다. 주변 구조 (1006) 의 제 3 부분 (1004) 은 제 3 복수의 보호 인터커넥트 (1040) 를 포함할 수도 있다. 제 2 부분 (1003) 은 제 1 부분 (1002) 과 제 3 부분 (1004) 사이에 위치된다. 제 1 복수의 보호 인터커넥트 (1020), 제 2 복수의 보호 인터커넥트 (1030), 및 제 3 복수의 보호 인터커넥트 (1040) 는 복수의 보호 인터커넥트 (1060) 의 일부일 수도 있다.
제 1 복수의 보호 인터커넥트 (1020) 및 제 3 복수의 보호 인터커넥트 (1040) 는 서로 및/또는 접지에 전기적으로 커플링되도록 구성될 수도 있다. 제 2 복수의 보호 인터커넥트 (1030) 는 제 1 복수의 보호 인터커넥트 (1020) 와 제 3 복수의 보호 인터커넥트 (1040) 사이에 위치된다. 제 2 복수의 보호 인터커넥트 (1030) 는 (i) 제 1 복수의 보호 인터커넥트 (1020) 및 제 3 복수의 보호 인터커넥트 (1040) 와의 전기적 커플링이 없도록, 및/또는 (ii) 접지에 대한 전기적 커플링이 없도록 구성될 수도 있다. 일부 구현들에서, 적어도 하나의 신호는 주변 구조 (1006) 의 제 2 부분 (1003) 을 통해 이동할 수도 있다. 제 2 부분 (1003) 은 도 4 에서 설명된 바와 같이, 주변 구조 (1006) 의 격리된 부분일 수도 있다. 제 2 부분 (1003) 은 격리된 부분 (404a 또는 404b) 을 나타낼 수도 있다.
도 11 은 적어도 하나의 저항기를 포함하는 주변 구조 (1106) 를 도시한다. 주변 구조 (1106) 는 주변 구조 (1006) 와 유사할 수도 있고, 따라서 주변 구조 (1006) 와 동일하거나 유사한 컴포넌트들을 포함할 수도 있다. 도 11 은 도 2 의 B-B 단면을 따라 주변 구조 (1106) 의 프로파일도를 나타낼 수도 있다. 주변 구조 (1106) 는 적어도 하나의 폴리실리콘 층 (1102) 을 포함한다. 폴리실리콘 층 (1102) 은 STI 층 (804) 에 커플링되고 그 위에 위치될 수도 있다. 주변 구조 (1106) 는 적어도 하나의 폴리실리콘 층 (1102) 을 복수의 보호 인터커넥트 (1060) 에 커플링하거나 이를 함함으로써 튜닝 및/또는 수정될 수도 있다. 복수의 보호 인터커넥트 (1060) 에 더 많은 폴리실리콘 층들 (1102) 을 커플링하는 것 및/또는 더 많은 폴리실리콘 층들 (1102) 을 부가하는 것은 주변 구조 (1006) 의 유효 저항을 증가시킬 수도 있다. 적어도 하나의 폴리실리콘 층 (1102) 은 무선 주파수 (RF) 회로들에 필요할 수도 있는 전기적 밀봉 링의 임피던스를 변경하기 위한 폴리 저항기들을 제공하기 위해 사용될 수도 있다. 일부 구현들에서, 주변 구조 (1106) 는 전기적 밀봉 링을 위한 저항기들 (예를 들어, 실리콘 저항기들) 을 제공하기 위해 기판의 적어도 하나의 저항 영역 (예를 들어, 실리콘의 영역) 에 전기적으로 커플링되도록 구성될 수도 있다. 저항 영역은 트랜지스터의 컴포넌트들을 포함할 수도 있다. 일부 구현들에서, 주변 구조 (1106) 는 폴리실리콘 층 (1102) 및/또는 기판의 적어도 하나의 저항 영역에 전기적으로 커플링되도록 구성될 수도 있다. 적어도 하나의 폴리실리콘 층 (1102) 및/또는 실리콘 저항기들은 무선 주파수 (RF) 회로들에 필요할 수도 있는 전기적 밀봉 링의 임피던스를 변경하기 위한 저항기들을 제공하기 위해 사용될 수도 있다. 일부 구현들에서, 주변 구조 (1006) 의 저항률을 증가시키는 것은 주변 구조 (1006) 가 무선 주파수 (RF) 디커플러로서 구성되는 것을 도울 수도 있다. 폴리실리콘 층 (1102) 은 p 도펀트를 포함하는 폴리실리콘 층 또는 N 도펀트를 포함하는 폴리실리콘 층을 포함할 수도 있다.
폴리실리콘 층 (1102) 은 본 개시에 설명된 주변 구조들 중 임의의 것에 커플링되거나 일부일 수도 있음을 유의한다. 도 8 내지 도 11 은 주변 구조 (206) 및/또는 주변 구조 (306) 를 도시할 수도 있음을 유의한다.
도 12 는 복수의 보호 인터커넥트의 3개의 로우를 포함하는 주변 구조 (1206) 의 평면도를 도시한다. 도 12 에 나타낸 바와 같이, 주변 구조 (1206) 는 제 1 복수의 보호 인터커넥트 (1202) 의 제 1 로우, 제 2 복수의 보호 인터커넥트 (1203) 의 제 2 로우, 및 제 3 복수의 보호 인터커넥트 (1204) 의 제 3 로우를 포함한다. 제 2 복수의 보호 인터커넥트 (1203) 의 제 2 로우는 제 1 복수의 보호 인터커넥트 (1202) 의 제 1 로우에 대해 측방향으로 스태거될 수도 있다. 제 3 복수의 보호 인터커넥트 (1204) 의 제 3 로우는 제 2 복수의 보호 인터커넥트 (1203) 의 제 2 로우에 대해 측방향으로 스태거될 수도 있다.
제 1 복수의 보호 인터커넥트 (1202) 의 제 1 로우는 복수의 보호 인터커넥트 (1220)(예를 들어, 1220a, 1220b, 1220c, 1220d), 복수의 보호 인터커넥트 (1222)(예를 들어, 1222a, 1222b, 1222c, 1222d) 및 복수의 보호 비아 (1221) 를 포함한다. 제 2 복수의 보호 인터커넥트 (1203) 의 제 2 로우는 복수의 보호 인터커넥트 (1230)(예를 들어, 1230a, 1230b, 1230c, 1230d), 복수의 보호 인터커넥트 (1232)(예를 들어, 1232a, 1232b, 1232c, 1232d) 및 복수의 보호 비아 (1231) 를 포함한다. 제 3 복수의 보호 인터커넥트 (1204) 의 제 3 로우는 복수의 보호 인터커넥트 (1240)(예를 들어, 1240a, 1240b, 1240c, 1240d), 복수의 보호 인터커넥트 (1242)(예를 들어, 1242a, 1242b, 1242c, 1242d) 및 복수의 보호 비아 (1241) 를 포함한다.
도 13 은 제 1 복수의 보호 인터커넥트 (1202) 의 제 1 로우의 측면 프로파일도를 도시한다. 도 13 에 나타낸 바와 같이, 제 1 복수의 보호 인터커넥트 (1202) 의 제 1 로우는 수직으로 스태거되는 보호 인터커넥트들을 포함한다. 제 1 복수의 보호 인터커넥트 (1202) 의 제 1 로우는 복수의 보호 인터커넥트 (1220)(예를 들어, 1220a, 1220b, 1220c, 1220d), 복수의 보호 인터커넥트 (1222)(예를 들어, 1222a, 1222b, 1222c, 1222d), 복수의 보호 인터커넥트 (1224)(예를 들어, 1224a, 1224b, 1224c, 1224d), 복수의 보호 비아 (1221), 복수의 보호 비아 (1223) 및 복수의 보호 비아 (1225) 를 포함한다.
복수의 보호 인터커넥트 (1220), 복수의 보호 인터커넥트 (1222), 복수의 보호 인터커넥트 (1224), 복수의 보호 비아 (1221), 복수의 보호 비아 (1223) 및 복수의 보호 비아 (1225) 는 서로 커플링된다. 복수의 보호 인터커넥트 (1220), 복수의 보호 인터커넥트 (1222) 및 복수의 보호 인터커넥트 (1224) 는 수직으로 스태거된다. 일부 구현들에서, 복수의 보호 비아 (1221), 복수의 보호 비아 (1223) 및/또는 복수의 보호 비아 (1225) 로부터의 비아들 중 적어도 하나는 비아 바 (예를 들어, 보호 비아 바) 일 수도 있다. 도 13 은 비아 바로서 구성되는 복수의 보호 비아 (1223) 로부터의 비아 (1223a) 를 도시한다. 비아 바는 동일한 금속 층 상의 2개의 상이한 인터커넥트에 커플링될 수도 있다. 도 13 의 예에서, 비아 (1223a) 는 보호 인터커넥트 (1222b), 보호 인터커넥트 (1222c) 및 보호 인터커넥트 (1224b) 에 커플링된다. 복수의 보호 비아 (1225) 는 기판 비아들 (예를 들어, 기판 보호 비아들) 일 수도 있다.
제 2 복수의 보호 인터커넥트 (1203) 의 제 2 로우 및 제 3 복수의 보호 인터커넥트 (1204) 의 제 3 로우는 제 1 복수의 보호 인터커넥트 (1202) 의 제 1 로우와 유사한 방식으로 배열될 수도 있다.
기판 위에 주변 구조를 제조하기 위한 예시적인 시퀀스
일부 구현들에서, 주변 구조를 제조하는 것은 수개의 프로세스를 포함한다. 도 14a 내지 도 14g 는 기판 위에 주변 구조를 제공 또는 제조하기 위한 예시적인 시퀀스를 도시한다. 일부 구현들에서, 도 14a 내지 도 14g 의 시퀀스는 도 11 의 주변 구조 (1106) 를 제공 또는 제조하는데 사용될 수도 있다. 그러나, 도 14a 내지 도 14g 의 프로세스는 본 개시에 설명된 주변 구조들 중 임의의 것을 제조하는데 사용될 수도 있다. 도 14a 내지 도 14g 의 프로세스는 집적 디바이스에서 주변 구조를 제조하는데 사용될 수도 있다.
도 14a 내지 도 14g 의 시퀀스가 주변 구조를 제공 또는 제조하기 위한 시퀀스를 단순화 및/또는 명확화하기 위하여 하나 이상의 스테이지를 조합할 수도 있음을 유의해야 한다. 일부 구현들에서, 프로세스들의 순서는 변경 또는 수정될 수도 있다. 일부 구현들에서, 프로세스들 중 하나 이상은 본 개시의 사상으로부터 벗어나지 않으면서 교체되거나 대체될 수도 있다.
도 14a 에 나타낸 바와 같이, 스테이지 1 은 기판 (620) 이 제공된 후의 상태를 도시한다. 기판 (620) 은 실리콘 (Si) 을 포함할 수도 있다.
스테이지 2 는 기판 (620) 위에 BOX 층 (802) 및 얕은 트렌치 격리 (STI) 층 (804) 이 형성된 후의 상태를 도시한다. BOX 층 (802) 은 매립 산화물을 포함할 수도 있다. BOX 층 (802) 은 기판 (620) 위에 형성되고 이에 커플링된다. STI 층 (804) 은 BOX 층 (802) 위에 형성되고 이에 커플링된다. 성막(deposition) 프로세스가 BOX 층 (802) 및 STI 층 (804) 를 형성하는데 사용될 수도 있다.
스테이지 3 은 폴리실리콘 층 (1102) 이 STI 층 (804) 위에 형성되고 이에 커플링된 후의 상태를 도시한다. 성막 프로세스는 폴리실리콘 층 (1102) 을 형성하는데 사용될 수도 있다. 폴리실리콘 층 (1102) 은 선택적일 수도 있다.
스테이지 4 는 도 14b 에 나타낸 바와 같이, 캐비티들 (1402) 이 BOX 층 (802), STI 층 (804) 및 폴리실리콘 층 (1102) 에 형성된 후의 상태를 도시한다. 레이저 프로세스 또는/및 에칭 프로세스가 캐비티들 (1402) 을 형성하는데 사용될 수도 있다.
스테이지 5 는 복수의 보호 인터커넥트 (801) 가 캐비티들 (1402) 에 형성된 후의 상태를 도시한다. 도금 프로세스가 복수의 보호 인터커넥트 (801) 를 형성하는데 사용될 수도 있다. 복수의 보호 인터커넥트 (801) 는 기판 비아들 (예를 들어, 보호 기판 비아들) 을 포함할 수도 있다. 복수의 보호 인터커넥트 (801) 의 일부는 폴리실리콘 층 (1102) 위에 형성될 수도 있다.
스테이지 6 은 유전체 층 (1410) 이 폴리실리콘 층 (1102) 위에 형성된 후의 상태를 도시한다. 폴리실리콘 층 (1102) 이 없는 경우, 유전체 층 (1410) 이 STI 층 (804) 위에 형성될 수도 있다. 상이한 구현들은 유전체 층에 대해 상이한 재료들을 사용할 수도 있다. 성막 프로세스 또는 코팅 프로세스가 유전체 층을 형성하는데 사용될 수도 있다.
스테이지 7 은 도 14c 에 나타낸 바와 같이, 복수의 보호 인터커넥트 (1412) 가 복수의 보호 인터커넥트 (801) 및 유전체 층 (1410) 위에 형성된 후의 상태를 도시한다. 도금 프로세스가 복수의 보호 인터커넥트 (1412) 를 형성하는데 사용될 수도 있다. 복수의 보호 인터커넥트 (1412) 는 트레이스들 및/또는 패드들을 포함할 수도 있다. 복수의 보호 인터커넥트 (1412) 는 복수의 보호 인터커넥트 (801) 에 커플링될 수도 있다. 복수의 보호 인터커넥트 (1412) 는 폴리실리콘 층 (1102) 에 커플링될 수도 있다. 복수의 보호 인터커넥트 (1412) 는 (예를 들어, 복수의 보호 인터커넥트 (801) 를 통해) 폴리실리콘 층 (1102) 에 전기적으로 커플링되도록 구성될 수도 있다. 복수의 보호 인터커넥트 (1412) 는 M1 층 상에 인터커넥트들을 포함할 수도 있다.
스테이지 8 은 유전체층 (1420) 이 복수의 보호 인터커넥트 (1412) 및 유전체 층 (1410) 위에 형성된 후의 상태를 도시한다. 상이한 구현들은 유전체 층에 대해 상이한 재료들을 사용할 수도 있다. 성막 프로세스 또는 코팅 프로세스가 유전체 층을 형성하는데 사용될 수도 있다.
스테이지 9 는 도 14d 에 나타낸 바와 같이, 복수의 캐비티 (1421) 가 유전체 층 (1420) 위에 형성된 후의 상태를 도시한다. 복수의 캐비티 (1421) 는 에칭 프로세스 (예를 들어, 포토 에칭 프로세스) 또는 레이저 프로세스를 사용하여 형성될 수도 있다.
스테이지 10 은 복수의 보호 인터커넥트 (1422) 가 캐비티들 (1421) 및 유전체 층 (1420) 위에 형성된 후의 상태를 도시한다. 도금 프로세스가 복수의 보호 인터커넥트 (1422) 를 형성하는데 사용될 수도 있다. 복수의 보호 인터커넥트 (1422) 는 트레이스들, 패드들, 및/또는 비아들을 포함할 수도 있다. 복수의 보호 인터커넥트 (1422) 는 복수의 보호 인터커넥트 (1412) 에 커플링될 수도 있다. 복수의 보호 인터커넥트 (1422) 는 M2 층 상에 인터커넥트들을 포함할 수도 있다.
스테이지 11 은 유전체층 (1430) 이 복수의 보호 인터커넥트 (1422) 및 유전체 층 (1420) 위에 형성된 후의 상태를 도시한다. 상이한 구현들은 유전체 층에 대해 상이한 재료들을 사용할 수도 있다. 성막 프로세스 또는 코팅 프로세스가 유전체 층을 형성하는데 사용될 수도 있다.
스테이지 12 는 도 14e 에 나타낸 바와 같이, 복수의 캐비티 (1431) 가 유전체 층 (1430) 위에 형성된 후의 상태를 도시한다. 복수의 캐비티 (1431) 는 에칭 프로세스 (예를 들어, 포토 에칭 프로세스) 또는 레이저 프로세스를 사용하여 형성될 수도 있다.
스테이지 13 은 복수의 보호 인터커넥트 (1432) 가 캐비티들 (1431) 및 유전체 층 (1430) 위에 형성된 후의 상태를 도시한다. 도금 프로세스가 복수의 보호 인터커넥트 (1432) 를 형성하는데 사용될 수도 있다. 복수의 보호 인터커넥트 (1432) 는 트레이스들, 패드들, 및/또는 비아들을 포함할 수도 있다. 복수의 보호 인터커넥트 (1432) 는 복수의 보호 인터커넥트 (1422) 에 커플링될 수도 있다. 복수의 보호 인터커넥트 (1432) 는 M3 층 상에 인터커넥트들을 포함할 수도 있다.
스테이지 14 는 도 14f 에 나타낸 바와 같이, 유전체 층 (1440) 이 복수의 보호 인터커넥트 (1432) 및 유전체 층 (1430) 위에 형성된 후의 상태를 도시한다. 상이한 구현들은 유전체 층에 대해 상이한 재료들을 사용할 수도 있다. 성막 프로세스 또는 코팅 프로세스가 유전체 층을 형성하는데 사용될 수도 있다.
스테이지 15 는 복수의 캐비티 (1441) 가 유전체 층 (1440) 위에 형성된 후의 상태를 도시한다. 복수의 캐비티 (1441) 는 에칭 프로세스 (예를 들어, 포토 에칭 프로세스) 또는 레이저 프로세스를 사용하여 형성될 수도 있다.
스테이지 16 은 도 14g 에 나타낸 바와 같이, 복수의 보호 인터커넥트 (1442) 가 캐비티들 (1441) 및 유전체 층 (1440) 위에 형성된 후의 상태를 도시한다. 도금 프로세스가 복수의 보호 인터커넥트 (1442) 를 형성하는데 사용될 수도 있다. 복수의 보호 인터커넥트 (1442) 는 트레이스들, 패드들, 및/또는 비아들을 포함할 수도 있다. 복수의 보호 인터커넥트 (1442) 는 복수의 보호 인터커넥트 (1432) 에 커플링될 수도 있다. 복수의 보호 인터커넥트 (1442) 는 M4 층 상에 인터커넥트들을 포함할 수도 있다.
스테이지 17 은 유전체층 (1450) 이 복수의 보호 인터커넥트 (1442) 및 유전체 층 (1440) 위에 형성된 후의 상태를 도시한다. 상이한 구현들은 유전체 층에 대해 상이한 재료들을 사용할 수도 있다. 성막 프로세스 또는 코팅 프로세스가 유전체 층을 형성하는데 사용될 수도 있다. 유전체 층들 (1410, 1420, 1430, 1440 및/또는 1450) 은 유전체 층 (642) 에 의해 나타낼 수도 있다.
스테이지 17 은 복수의 보호 인터커넥트 (1060)(예를 들어, 206) 를 포함하는 주변 구조 (1106) 를 도시할 수도 있다. 복수의 보호 인터커넥트 (1060) 는 복수의 보호 인터커넥트 (801, 1412, 1422, 1432 및/또는 1442) 를 포함할 수도 있다.
도 14a 내지 도 14g 의 프로세스는, 4개 미만의 금속 층 또는 4개 초과의 금속 층을 갖는 주변 구조를 포함하는, 다양한 수의 금속 층을 포함하는 주변 구조를 제조하는데 사용될 수도 있음을 유의한다.
상이한 구현들은 금속 층(들)을 형성하기 위한 상이한 프로세스들을 사용할 수도 있다. 일부 구현들에서, 금속 층(들)을 형성하기 위한 화학 기상 증착 (CVD) 프로세스 및/또는 물리 기상 증착 (PVD) 프로세스. 예를 들어, 스퍼터링 프로세스, 스프레이 코팅 프로세스, 및/또는 도금 프로세스가 금속 층(들)을 형성하는데 사용될 수도 있다.
기판 위에 주변 구조를 제조하기 위한 방법의 예시적인 플로우 다이어그램
일부 구현들에서, 주변 구조를 제조하는 것은 수개의 프로세스를 포함한다. 도 15 는 전기적 밀봉 링 및 기계적 크랙 스톱으로서 동작하도록 구성된 주변 구조를 제공 또는 제조하기 위한 방법 (1500) 의 예시적인 플로우 다이어그램을 도시한다. 일부 구현들에서, 도 15 의 방법 (1500) 은 도 2 의 주변 구조를 제공 또는 제조하는데 사용될 수도 있다. 예를 들어, 도 15 의 방법은 주변 구조 (206) 를 제조하는데 사용될 수도 있다. 그러나, 방법 (1500) 은 본 개시에 설명된 주변 구조들 및/또는 상이한 수의 금속 층들을 갖는 주변 구조들 중 임의의 것을 제조하는데 사용될 수도 있다.
도 15 의 시퀀스가 주변 구조를 제공 또는 제조하기 위한 방법을 단순화 및/또는 명확화하기 위하여 하나 이상의 프로세스를 조합할 수도 있음을 유의해야 한다. 일부 구현들에서, 프로세스들의 순서는 변경 또는 수정될 수도 있다.
방법은 (1505 에서) 기판 (620) 을 제공한다. 기판 (620) 은 실리콘 (Si) 을 포함할 수도 있다. 도 14a 의 스테이지 1 은 제공되는 기판의 예를 도시한다.
방법은 (1510 에서)기판 (620) 위에 BOX 층 (802) 및 얕은 트렌치 격리 (STI) 층 (804) 을 형성한다. BOX 층 (802) 은 매립 산화물을 포함할 수도 있다. BOX 층 (802) 은 기판 (620) 위에 형성된다. STI 층 (804) 은 BOX 층 (802) 위에 형성된다. 성막 프로세스가 BOX 층 (802) 및 STI 층 (804) 을 형성하는데 사용될 수도 있다. 도 14a 의 스테이지 2 는 기판 위에 형성되는 BOX 층 및 STI 층의 예를 도시한다.
방법은 선택적으로 (1515 에서) STI 층 (804) 위에 폴리실리콘 층 (1102) 을 형성한다. 성막 프로세스는 폴리실리콘 층 (1102) 을 형성하는데 사용될 수도 있다. 도 14a 의 스테이지 3 은 STI 층 위에 폴리실리콘 층을 형성하는 예를 도시한다.
방법은 (1520 에서) 복수의 보호 인터커넥트 (801) 를 형성한다. 복수의 보호 인터커넥트 (801) 는 보호 기판 비아들일 수도 있다. 복수의 보호 인터커넥트 (801) 는 BOX 층 (802), STI 층 (804) 및 폴리실리콘 층 (1102) 의 캐비티들 (1402) 에 형성될 수도 있다. 도금 프로세스가 복수의 보호 인터커넥트 (801) 를 형성하는데 사용될 수도 있다. 복수의 보호 인터커넥트 (801) 는 폴리실리콘 층 (1102) 에 커플링될 수도 있다. 복수의 보호 인터커넥트 (801) 를 형성하는 것은 BOX 층, STI 층 및 폴리실리콘 층에 캐비티들을 형성하는 것을 포함할 수도 있다. 도 14b 의 스테이지들 4-5 는 보호 기판 비아들과 같은, 보호 인터커넥트를 형성하는 예들을 도시한다.
방법은 (1525에서) 적어도 하나의 보호 인터커넥트 (예를 들어, 1412) 및 적어도 하나의 유전체 층 (예를 들어, 1410, 1420) 을 형성한다. 성막 프로세스 또는 코팅 프로세스가 유전체 층을 형성하는데 사용될 수도 있다. 유전체층을 형성하는 것은 또한 유전체층 (예를 들어, 1410) 에 복수의 캐비티 (예를 들어, 1412) 를 형성하는 것을 포함할 수도 있다. 복수의 캐비티는 에칭 프로세스 (예를 들어, 포토 에칭) 또는 레이저 프로세스를 사용하여 형성될 수도 있다. 도금 프로세스가 보호 인터커넥트들 (예를 들어, 1412, 1422) 을 형성하는데 사용될 수도 있다. 보호 인터커넥트들을 형성하는 것은 유전체 층 위에 및/또는 유전체 층에 패터닝된 금속 층을 제공하는 것을 포함할 수도 있다. 보호 인터커넥트들을 형성하는 것은 복수의 보호 비아를 형성하는 것을 포함할 수도 있다. 일부 구현들에서, 유전체 층들 및 보호 인터커넥트들은 대안으로 형성될 수도 있다. 도 14c 내지 도 14g 의 스테이지들 6-16 은 적어도 하나의 보호 인터커넥트 및 적어도 하나의 유전체 층을 형성하는 예들을 도시한다.
상이한 구현들은 금속 층(들)을 형성하기 위한 상이한 프로세스들을 사용할 수도 있다. 일부 구현들에서, 금속 층(들)을 형성하기 위한 화학 기상 증착 (CVD) 프로세스 및/또는 물리 기상 증착 (PVD) 프로세스. 예를 들어, 스퍼터링 프로세스, 스프레이 코팅 프로세스, 및/또는 도금 프로세스가 금속 층(들)을 형성하는데 사용될 수도 있다.
주변 구조를 포함하는 집적 디바이스를 제조하기 위한 예시적인 시퀀스
일부 구현들에서, 주변 구조를 포함하는 집적 디바이스를 제조하는 것은 수개의 프로세스를 포함한다. 도 16a 및 도 16b 는 전기적 밀봉 링 및 기계적 크랙 스톱으로서 동작하도록 구성된 주변 구조를 포함하는 집적 디바이스를 제공 또는 제조하기 위한 예시적인 시퀀스를 도시한다. 일부 구현들에서, 도 16a 및 도 16b 의 시퀀스는 도 7 의 집적 디바이스 및/또는 본 개시에 설명된 다른 집적 디바이스들을 제공 또는 제조하는데 사용될 수도 있다.
도 16a 및 도 16b 의 시퀀스가 주변 구조를 포함하는 집적 디바이스를 제공 또는 제조하기 위한 시퀀스를 단순화 및/또는 명확화하기 위하여 하나 이상의 스테이지를 조합할 수도 있음을 유의해야 한다. 일부 구현들에서, 프로세스들의 순서는 변경 또는 수정될 수도 있다. 일부 구현들에서, 프로세스들 중 하나 이상은 본 개시의 사상으로부터 벗어나지 않으면서 교체되거나 대체될 수도 있다.
도 16a 에 나타낸 바와 같이, 스테이지 1 은 기판 (620) 이 제공된 후의 상태를 도시한다. 상이한 구현들은 기판 (620) 에 대해 상이한 재료들을 제공할 수도 있다. 일부 구현들에서, 기판 (620) 은 실리콘 (Si) 을 포함할 수도 있다. 기판 (620) 은 도핑되거나 도핑되지 않을 수도 있다. 기판 (620) 은 반-절연 기판일 수도 있다.
스테이지 2 는 기판 (620) 위에 디바이스 레벨 층이 형성된 후의 상태를 도시한다. 디바이스 레벨 층은 복수의 소자 레벨 셀 (622) 을 포함한다. 따라서, 스테이지 2 는 복수의 디바이스 레벨 셀 (622) 이 기판 (620) 위에 형성된 후의 상태를 도시한다. 일부 구현들에서, FEOL (front end of line) 프로세스는 디바이스 레벨 층 (예를 들어, 복수의 디바이스 레벨 셀 (622)) 을 제조하는데 사용될 수도 있다. 복수의 디바이스 레벨 셀로부터의 셀들 중 하나 이상은 트랜지스터 및/또는 게이트 콘택을 포함할 수도 있다. 일부 구현들에서, 인터커넥트들은 하나 이상의 트랜지스터의 게이트, 소스 및/또는 드레인 위에 형성될 수도 있다. 복수의 디바이스 레벨 셀 (622) 은 회로 영역 (202) 위에 형성될 수도 있다.
스테이지 3 은 인터커넥트 부분 (604) 이 형성된 후의 상태를 도시한다. 인터커넥트 부분 (604) 은 복수의 인터커넥트 (640)(상이한 금속 층들 상에 위치됨) 및 적어도 하나의 유전체층 (642) 을 포함할 수도 있다. 복수의 인터커넥트 (640) 는 회로 영역 (202) 에 형성되고 위치될 수도 있다. 일부 구현들에서, BEOL (back end of line) 프로세스가 인터커넥트 부분 (604) 을 제조하는데 사용될 수도 있다. 인터커넥트 부분 (604) 은 하나 이상의 트랜지스터를 전기적으로 커플링하도록 구성될 수도 있다. 인터커넥트 부분 (604) 을 형성하는 것은 복수의 보호 인터커넥트 (260) 및 복수의 보호 인터커넥트 (262) 를 포함하는 주변 구조 (예를 들어, 206) 를 형성하는 것을 포함할 수도 있다. 스테이지 3 에 나타나지는 않았지만, 인터커넥트 부분 (604) 은 도 6 및 도 7 에 설명된 바와 같이, 접지에 그리고 주변 구조에 커플링되도록 구성되는 인터커넥트 (650) 를 포함할 수도 있다.
도 16b 에 나타낸 바와 같이, 스테이지 4 는 패시배이션 층 (660) 및 언더 범프 금속화 (under bump metallization; UBM) 층 (762) 이 인터커넥트 부분 (604) 위에 형성된 후의 상태를 도시한다. 성막 프로세스는 패시배이션 층 (660) 을 형성하는데 사용될 수도 있다. 도금 프로세스는 UBM 층 (762) 을 형성하는데 사용될 수도 있다.
스테이지 5 는 솔더 인터커넥트 층 (764) 이 언더 범프 금속화 (UBM) 층 (762) 에 커플링된 후의 상태를 도시한다. 리플로우 프로세스가 솔더 인터커넥트 층 (764) 을 UBM 층 (762) 에 커플링하는데 사용될 수도 있다. 스테이지 5 는 집적 디바이스를 위한 전기적 밀봉 링 및 크랙 스톱으로서 동작하도록 구성되는 주변 구조 (206) 를 포함하는 집적 디바이스 (700) 를 도시할 수도 있다.
주변 구조를 포함하는 집적 디바이스를 제조하기 위한 방법의 예시적인 플로우 다이어그램
일부 구현들에서, 주변 구조를 포함하는 집적 디바이스를 제공하는 것은 수개의 프로세스를 포함한다. 도 17 은 전기적 밀봉 링 및 기계적 크랙 스톱으로서 동작하도록 구성된 주변 구조를 포함하는 집적 디바이스를 제공 또는 제조하기 위한 방법 (1700) 의 예시적인 플로우 다이어그램을 도시한다. 일부 구현들에서, 도 17 의 방법 (1700) 은 도 7 의 집적 디바이스 및/또는 본 개시에 설명된 다른 집적 디바이스들을 제공 또는 제조하는데 사용될 수도 있다.
도 17 의 방법이 전지적 밀봉 및 크랙 스톱으로서 동작하도록 구성된 주변 구조를 포함하는 집적 디바이스를 제공 또는 제조하기 위한 방법을 단순화 및/또는 명확화하기 위하여 하나 이상의 프로세스를 조합할 수도 있음을 유의해야 한다. 일부 구현들에서, 프로세스들의 순서는 변경 또는 수정될 수도 있다.
방법은 (1705 에서) 기판 (예를 들어, 620) 을 제공한다. 상이한 구현들은 기판에 대해 상이한 재료들을 제공할 수도 있다. 일부 구현들에서, 기판은 실리콘 (Si) 을 포함할 수도 있다. 기판은 N 타입 도펀트 또는 P 타입 도펀트로 도핑될 수도 있다. 기판은 반-절연 기판일 수도 있다. 도 16a 의 스테이지 1 은 기판을 제공하는 예를 도시한다.
방법은 (1710 에서) 기판 위에 디바이스 레벨 층 (예를 들어, 복수의 디바이스 레벨 셀 (622)) 을 형성한다. 일부 구현들에서, FEOL (front end of line) 프로세스는 디바이스 레벨 층 (예를 들어, 복수의 디바이스 레벨 셀 (622)) 을 제조하는데 사용될 수도 있다. 디바이스 레벨 층은 복수의 소자 레벨 셀을 포함할 수도 있다. 디바이스 레벨 셀들은 하나 이상의 액티브 디바이스를 포함할 수도 있다. 하나 이상의 디바이스 레벨 셀은 트랜지스터를 포함할 수도 있다. 디바이스 레벨 층을 형성하는 것은 하나 이상의 트랜지스터를 형성하는 것을 포함할 수도 있다. 일부 구현들에서, 디바이스 레벨 층을 형성하는 것은 기판 위에 트랜지스터를 형성하는 것을 포함한다. 디바이스 레벨 층은 기판 위에 형성되거나 정의된 설계 킵 아웃 영역이 있도록 기판 위의 회로 영역 내에 형성될 수도 있으며, 여기서 설계 킵 아웃 영역은 회로 영역을 측방향으로 둘러싼다. 도 16a 의 스테이지 2 는 디바이스 레벨 층을 형성하는 예를 도시한다.
방법은 (1715 에서) 디바이스 레벨 층 (예를 들어, 복수의 디바이스 레벨 셀 (622)) 및/또는 기판 (620) 위에 인터커넥트 부분 (604) 을 형성한다. 인터커넥트 부분 (604) 은 복수의 인터커넥트 (1640) 및 적어도 하나의 유전체층 (642) 을 포함할 수도 있다. 일부 구현들에서, BEOL (back end of line) 프로세스가 인터커넥트 부분 (604) 을 형성하는데 사용될 수도 있다. 인터커넥트 부분 (604) 은 M1 층을 포함할 수도 있다. 인터커넥트 부분 (604) 은 하나 이상의 트랜지스터를 전기적으로 커플링하도록 구성될 수도 있다. 인터커넥트 부분 (604) 을 형성하는 것은 또한 설계 킵 아웃 영역을 측방향으로 둘러싸는 복수의 보호 인터커넥트 (예를 들어, 제 1 복수의 보호 인터커넥트) 를 포함하는 주변 구조를 형성하는 것을 포함할 수도 있으며, 여기서 주변 구조는 전기적 밀봉 링 및 기계적 크랙 스톱으로서 동작하도록 구성된다. 도 16a 의 스테이지 3 은 복수의 보호 인터커넥트를 포함하는 주변 구조를 포함하는 인터커넥트 부분 (604) 을 형성하는 예를 도시한다.
방법은 (1720 에서) 인터커넥트 부분 (604) 위에 패키징 부분 (706) 을 형성한다. 패키징 부분 (706) 은 패시배이션 층 (660) 및 언더 범프 금속화 (UBM) 층 (762) 을 포함할 수도 있다. 패시배이션 층 (660) 및 언더 범프 금속화 (UBM) 층 (762) 은 인터커넥트 부분 (604) 위에 형성된다. 도 16b 의 스테이지 4 는 패키징 부분을 형성하는 예를 도시한다.
방법은 (1725 에서) 솔더 인터커넥트 (764) 를 제공한다. 일부 구현들에서, 솔더 인터커넥트 (764) 는 리플로우 솔더 프로세스를 통해 언더 범프 금속화 (UBM) 층 (762) 에 커플링된다. 도 16b 의 스테이지 5 는 솔더 인터커넥트를 패키징 부분에 커플링하는 예를 도시한다.
또한, 도 17 의 방법 (1700) 은 웨이퍼 상에 몇몇 집적 디바이스들을 제조 (예를 들어, 동시에 제조) 하는 데 사용될 수도 있음을 유의한다. 그 후 웨이퍼는 개별 집적 디바이스들로 단일화 (예를 들어, 절단) 된다. 이러한 단일화된 집적 디바이스들은 그 후 다른 집적 디바이스들 및/또는 인쇄 회로 보드들 (PCB들) 에 커플링될 수도 있다.
예시적인 전자 디바이스들
도 18 은 위에 언급된 디바이스, 집적 디바이스, 집적 회로 (IC) 패키지, 집적 회로 (IC) 디바이스, 반도체 디바이스, 집적 회로, 다이, 인터포저, 패키지, 패키지-온-패키지 (PoP), 시스템 인 패키지 (SiP), 또는 시스템 온 칩 (SoC) 중 임의의 것과 통합될 수도 있는 다양한 전자 디바이스들을 예시한다. 예를 들어, 모바일 폰 디바이스 (1802), 랩탑 컴퓨터 디바이스 (1804), 고정 위치 단말기 디바이스 (1806), 웨어러블 디바이스 (1808), 또는 자동차 차량 (1810) 은 본 명세서에서 설명된 바와 같은 디바이스 (1800) 를 포함할 수도 있다. 디바이스 (1800) 는, 예를 들어, 본 명세서에서 설명된 디바이스들 및/또는 집적 회로 (IC) 패키지들 중 임의의 것일 수도 있다. 도 18 에 도시된 디바이스들 (1802, 1804, 1806 및 1808) 및 차량 (1810) 은 단지 예시적일 뿐이다. 다른 전자 디바이스들은 또한, 모바일 디바이스들, 핸드헬드 개인용 통신 시스템들 (PCS) 유닛들, 휴대용 데이터 유닛들, 예컨대, 개인용 디지털 보조기들, 글로벌 포지셔닝 시스템 (GPS) 가능형 디바이스들, 내비게이션 디바이스들, 셋톱 박스들, 뮤직 플레이어들, 비디오 플레이어들, 엔터테인먼트 유닛들, 고정 위치 데이터 유닛들, 예컨대, 계측 판독 장비, 통신 디바이스들, 스마트폰들, 태블릿 컴퓨터들, 컴퓨터들, 웨어러블 디바이스들 (예컨대, 시계, 안경), 사물 인터넷 (IoT) 디바이스들, 서버들, 라우터들, 자동차 차량들 (예컨대, 자율 차량들) 에서 구현된 전자 디바이스들, 또는 데이터 또는 컴퓨터 명령들을 저장 또는 취출하는 임의의 다른 디바이스, 또는 이들의 임의의 조합을 포함하는 디바이스들 (예컨대, 전자 디바이스들) 의 그룹을 포함하지만 이에 한정되지 않는 디바이스 (1800) 를 특징으로 할 수도 있다.
도 2 내지 도 13, 도 14a 내지 도 14g, 도 15, 도 16a 및 도 16b, 및/또는 도 17 및 도 18 에 도시된 컴포넌트들, 프로세스들, 특징들, 및/또는 기능들 중 하나 이상은 단일 컴포넌트, 프로세스, 특징, 또는 기능으로 재배열 및/또는 조합되거나, 또는 수개의 컴포넌트, 프로세스, 또는 기능으로 구현될 수도 있다. 부가적인 엘리먼트들, 컴포넌트들, 프로세스들, 및/또는 기능들이 또한, 본 개시로부터 벗어나지 않으면서 부가될 수도 있다. 도 2 내지 도 13, 도 14a 내지 도 14g, 도 15, 도 16a 및 도 16b, 및/또는 도 17 및 도 18 및 본 개시에서의 그 대응하는 설명은 다이들 및/또는 IC들에 제한되지 않음을 또한 유의해야 한다. 일부 구현들에서, 도 2 내지 도 13, 도 14a 내지 도 14g, 도 15, 도 16a 및 도 16b, 및/또는 도 17 및 도 18 및 그 대응하는 설명이 디바이스들 및/또는 집적 디바이스들을 제조, 생성, 제공, 및/또는 생산하는데 사용될 수도 있다. 일부 구현들에서, 디바이스는 다이, 집적 디바이스, 집적 패시브 디바이스 (IPD), 다이 패키지, 집적 회로 (IC) 디바이스, 디바이스 패키지, 집적 회로 (IC) 패키지, 웨이퍼, 반도체 디바이스, 패키지-온-패키지 (PoP) 디바이스, 열 소산 디바이스 및/또는 인터포저를 포함할 수도 있다.
본 개시에서의 도면들은 다양한 부분들, 컴포넌트들, 오브젝트들, 디바이스들, 패키지들, 집적 디바이스들, 집적 회로들, 및/또는 트랜지스터들의 실제 표현들 및/또는 개념적 표현들을 나타낼 수도 있음을 유의한다. 일부 경우들에서, 도면들은 스케일링되지 않을 수도 있다. 일부 경우들에서, 명확성을 위해, 모든 컴포넌트들 및/또는 부분들이 도시되는 것은 아닐 수도 있다. 일부 경우들에서, 도면들에서 다양한 부분들 및/또는 컴포넌트들의 포지션, 위치, 사이즈들 및/또는 형상들은 예시적일 수도 있다. 일부 구현들에서, 도면들에서의 다양한 컴포넌트들 및/또는 부분들은 옵션적일 수도 있다.
단어 "예시적인" 은 "예, 사례, 또는 예시로서 기능함" 을 의미하도록 본 명세서에서 사용된다. "예시적인" 것으로서 본 명세서에서 설명된 임의의 구현 또는 양태는 본 개시의 다른 양태들에 비해 반드시 선호되거나 유리한 것으로서 해석될 필요는 없다. 마찬가지로, 용어 "양태들" 은 본 개시의 모든 양태들이 논의된 피처, 이점 또는 동작 모드를 포함할 것을 요구하지는 않는다. 용어 "커플링된" 은 본 명세서에서 2개의 오브젝트 사이의 직접 또는 간접 커플링을 지칭하도록 사용된다. 예를 들어, 오브젝트 A 가 오브젝트 B 를 물리적으로 터치하고, 오브젝트 B 가 오브젝트 C 를 터치한다면, 오브젝트들 A 및 C 은 - 그들이 서로 직접 물리적으로 터치하지 않는 경우에도 - 서로 커플링된 것으로 고려될 수도 있다. 용어 "전기적으로 커플링됨" 은, 전류 (예컨대, 신호, 전력, 접지) 가 2개의 오브젝트들 사이에서 이동할 수 있도록 2개의 오브젝트들이 직접 또는 간접적으로 함께 커플링됨을 의미할 수도 있다. 전기적으로 커플링된 2개의 오브젝트들은 2개의 오브젝트들 사이에서 이동하는 전류를 가질 수도 있거나 갖지 않을 수도 있다. 전자기 커플링은 하나의 회로 및/또는 컴포넌트로부터의 신호가 다른 회로 및/또는 컴포넌트의 신호에 영향을 미치는 것을 의미할 수도 있다. 전자기 커플링은 크로스토크를 야기할 수도 있다. 전자기 커플링은 신호 커플링의 형태일 수도 있다. 용어 "제1", "제2", "제3" 및 "제4" (및/또는 제4 이상의 무엇이든) 의 사용은 임의적이다. 설명된 컴포넌트들 중 임의의 것은 제 1 컴포넌트, 제 2 컴포넌트, 제 3 컴포넌트 또는 제 4 컴포넌트일 수도 있다. 예를 들어, 제 2 컴포넌트로 지칭되는 컴포넌트가 제 1 컴포넌트, 제 2 컴포넌트, 제 3 컴포넌트 또는 제 4 컴포넌트일 수도 있다. 용어들 "상단" 및 "하단" 은 임의적이다. 상단 상에 위치되는 컴포넌트는 하단 상에 위치되는 컴포넌트 위에 위치될 수도 있다. 상단 컴포넌트는 하단 컴포넌트로 간주될 수도 있고, 그 역 또한 마찬가지이다. 용어 "캡슐화하는 것" 은 오브젝트가 다른 오브젝트를 부분적으로 캡슐화하거나 완전히 캡슐화할 수도 있음을 의미한다. 용어 "둘러싸는 것" 은 오브젝트가 다른 오브젝트를 부분적으로 둘러싸거나 완전히 둘러쌀 수도 있음을 의미한다. 다른 컴포넌트 위에 위치된 하나의 컴포넌트의 맥락에서 본 출원에서 사용된 바와 같은 용어 "위 (over)" 는 다른 컴포넌트 상에 및/또는 다른 컴포넌트 내에 (예컨대, 컴포넌트의 표면 상에 또는 컴포넌트에 내장된) 있는 컴포넌트를 의미하는데 사용될 수도 있음을 추가로 유의한다. 따라서, 예를 들어 제 2 컴포넌트 위에 있는 제 1 컴포넌트는 (1) 제 1 컴포넌트가 제 2 컴포넌트 위에 있지만 제 2 컴포넌트와 직접 터치하지 않는 것, (2) 제 1 컴포넌트가 제 2 컴포넌트 상에 (예컨대, 그의 표면 상에) 있는 것, 및/또는 (3) 제 1 컴포넌트가 제 2 컴포넌트 내에 있는 것 (예컨대, 그 내에 내장됨) 을 의미할 수도 있다. 본 개시에서 사용된 바와 같이 용어 "약 '값 X'" 또는 "대략 값 X"는 '값 X'의 10% 이내를 의미한다. 예를 들어, 약 1 또는 대략 1 의 값은 0.9 내지 1.1 범위의 값을 의미할 것이다.
일부 구현들에서, 인터커넥트는, 2개의 포인트들, 엘리먼트들 및/또는 컴포넌트들 사이의 전기적 연결을 허용하거나 용이하게 하는 디바이스 또는 패키지의 엘리먼트 또는 컴포넌트이다. 일부 구현들에서, 인터커넥트는 트레이스, 비아, 패드, 필라, 재배선 금속층, 및/또는 언더 범프 금속화 (UBM) 층을 포함할 수도 있다. 일부 구현들에서, 인터커넥트는, 신호 (예를 들어, 데이터 신호) 를 위한 전기 경로, 접지 및/또는 전력을 제공하도록 구성될 수도 있는 전기 전도성 재료를 포함할 수도 있다. 인터커넥트는 회로의 부분일 수도 있다. 인터커넥트는 1 초과의 엘리먼트 또는 컴포넌트를 포함할 수도 있다. 인터커넥트는 하나 이상의 인터커넥트들에 의해 정의될 수도 있다. 상이한 구현들은 인터커넥트들을 형성하기 위해 상이한 프로세스들 및/또는 시퀀스들을 사용할 수도 있다. 일부 구현들에서, 화학 기상 증착 (CVD) 프로세스, 물리 기상 증착 (PVD) 프로세스, 스퍼터링 프로세스, 스프레이 코팅, 및/또는 도금 프로세스가 인터커넥트들을 형성하는데 사용될 수도 있다.
또한, 본 명세서에 포함된 다양한 개시들은, 플로우차트, 플로우 다이어그램, 구조 다이어그램, 또는 블록 다이어그램으로서 도시되는 프로세스로서 설명될 수도 있음을 유의한다. 플로우차트는 순차적 프로세스로서 동작들을 설명할 수도 있지만, 많은 동작들은 병렬로, 또는 동시에 수행될 수 있다. 또한, 동작들의 순서는 재배열될 수도 있다. 프로세스는 그 동작들이 완료될 경우에 종료된다.
본 명세서에서 설명된 본 개시의 다양한 특징들은 본 개시로부터 벗어나지 않으면서 상이한 시스템들에서 구현될 수 있다. 본 개시의 전술한 양태들은 단지 예들일 뿐 본 개시를 한정하는 것으로서 해석되지 않아야 함이 유의되어야 한다. 본 개시의 양태들의 설명은 예시적인 것으로 의도되며 청구항들의 범위를 한정하도록 의도되지 않는다. 그에 따라, 본 교시들은 다른 타입들의 장치들에 용이하게 적용될 수 있으며, 다수의 대안들, 수정들, 및 변형들은 당업자에게 명백할 것이다.

Claims (25)

  1. 집적 디바이스로서,
    기판;
    상기 기판 위에 위치된 회로 영역;
    상기 기판 위에 위치된 설계 킵 아웃 영역으로서, 상기 설계 킵 아웃 영역은 상기 회로 영역을 측방향으로 둘러싸는, 상기 설계 킵 아웃 영역; 및
    상기 기판 위에 위치된 주변 구조로서, 상기 주변 구조는 상기 설계 킵 아웃 영역을 측방향으로 둘러싸는 제 1 복수의 보호 인터커넥트를 포함하고, 상기 주변 구조는 전기적 밀봉 링 및 기계적 크랙 스톱으로서 동작하도록 구성되는, 상기 주변 구조를 포함하는, 집적 디바이스.
  2. 제 1 항에 있어서,
    상기 제 1 복수의 보호 인터커넥트는 수직으로 스태거되는, 집적 디바이스.
  3. 제 1 항에 있어서,
    상기 주변 구조는 상기 제 1 복수의 보호 인터커넥트를 측방향으로 둘러싸는 제 2 복수의 보호 인터커넥트를 더 포함하는, 집적 디바이스.
  4. 제 3 항에 있어서,
    상기 제 2 복수의 보호 인터커넥트는 상기 제 1 복수의 보호 인터커넥트에 대해 측방향으로 스태거되는, 집적 디바이스.
  5. 제 1 항에 있어서,
    상기 제 1 복수의 보호 인터커넥트는 접지에 커플링되도록 구성되는, 집적 디바이스.
  6. 제 1 항에 있어서,
    상기 제 1 복수의 보호 인터커넥트는,
    접지에 커플링되도록 구성된 복수의 제 1 보호 인터커넥트; 및
    접지에 대한 전기적 커플링이 없도록 구성된 복수의 제 2 보호 인터커넥트를 포함하는, 집적 디바이스.
  7. 제 1 항에 있어서,
    상기 제 1 복수의 보호 인터커넥트는 기판 비아들을 포함하는, 집적 디바이스.
  8. 제 1 항에 있어서,
    상기 제 1 복수의 보호 인터커넥트는 폴리실리콘 층에 커플링되는, 집적 디바이스.
  9. 제 1 항에 있어서,
    상기 회로 영역은 복수의 회로 컴포넌트를 포함하고,
    상기 설계 킵 아웃 영역은 액티브 컴포넌트가 없는, 집적 디바이스.
  10. 제 1 항에 있어서,
    상기 집적 디바이스는 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 모바일 디바이스, 모바일 폰, 스마트폰, 개인용 디지털 보조기, 고정 위치 단말기, 태블릿 컴퓨터, 컴퓨터, 웨어러블 디바이스, 랩탑 컴퓨터, 서버, 사물 인터넷 (IoT) 디바이스, 및 자동차 차량에서의 디바이스로 이루어진 그룹으로부터 선택된 디바이스에 통합되는, 집적 디바이스.
  11. 장치로서,
    기판;
    상기 기판 위에 위치된 회로 영역;
    상기 기판 위에 위치된 설계 킵 아웃 영역으로서, 상기 설계 킵 아웃 영역은 상기 회로 영역을 측방향으로 둘러싸는, 상기 설계 킵 아웃 영역; 및
    상기 설계 킵 아웃 영역을 측방향으로 둘러싸는 주변 보호를 위한 수단으로서, 상기 주변 보호를 위한 수단은 전기적 밀봉 링 및 기계적 크랙 스톱으로서 동작하도록 구성되는, 상기 주변 보호를 위한 수단을 포함하는, 장치.
  12. 제 11 항에 있어서,
    상기 주변 보호를 위한 수단은 수직으로 스태거되는 제 1 복수의 보호 인터커넥트를 포함하는, 장치.
  13. 제 12 항에 있어서,
    상기 주변 보호를 위한 수단은 상기 제 1 복수의 보호 인터커넥트를 측방향으로 둘러싸는 제 2 복수의 보호 인터커넥트를 더 포함하는, 장치.
  14. 제 13 항에 있어서,
    상기 제 2 복수의 보호 인터커넥트는 상기 제 1 복수의 보호 인터커넥트에 대해 측방향으로 스태거되는, 장치.
  15. 제 12 항에 있어서,
    상기 제 1 복수의 보호 인터커넥트는 접지에 커플링되도록 구성되는, 장치.
  16. 제 11 항에 있어서,
    상기 주변 보호를 위한 수단은,
    접지에 커플링되도록 구성된 복수의 제 1 보호 인터커넥트; 및
    접지에 대한 전기적 커플링이 없도록 구성된 복수의 제 2 보호 인터커넥트를 포함하는, 장치.
  17. 제 11 항에 있어서,
    상기 주변 보호를 위한 수단은 기판 비아들을 포함하는, 장치.
  18. 제 11 항에 있어서,
    상기 주변 보호를 위한 수단은 폴리실리콘 층에 커플링되는, 장치.
  19. 제 11 항에 있어서,
    상기 회로 영역은 복수의 회로 컴포넌트를 포함하고,
    상기 설계 킵 아웃 영역은 액티브 컴포넌트가 없는, 장치.
  20. 제 11 항에 있어서,
    상기 장치는 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 모바일 디바이스, 모바일 폰, 스마트폰, 개인용 디지털 보조기, 고정 위치 단말기, 태블릿 컴퓨터, 컴퓨터, 웨어러블 디바이스, 랩탑 컴퓨터, 서버, 사물 인터넷 (IoT) 디바이스, 및 자동차 차량에서의 디바이스로 이루어진 그룹으로부터 선택된 디바이스에 통합되는, 장치.
  21. 방법으로서,
    기판을 제공하는 단계;
    상기 기판 위에 위치된 설계 킵 아웃 영역이 있도록 상기 기판 위에 회로 영역을 형성하는 단계로서, 상기 설계 킵 아웃 영역은 상기 회로 영역을 측방향으로 둘러싸는, 상기 회로 영역을 형성하는 단계; 및
    상기 기판 위에 주변 구조를 형성하는 단계로서, 상기 주변 구조는 상기 설계 킵 아웃 영역을 측방향으로 둘러싸는 제 1 복수의 보호 인터커넥트를 포함하고, 상기 주변 구조는 전기적 밀봉 링 및 기계적 크랙 스톱으로서 동작하도록 구성되는, 상기 주변 구조를 형성하는 단계를 포함하는, 방법.
  22. 제 21 항에 있어서,
    상기 제 1 복수의 보호 인터커넥트는 수직으로 스태거되는, 방법.
  23. 제 21 항에 있어서,
    상기 주변 구조는 상기 제 1 복수의 보호 인터커넥트를 측방향으로 둘러싸는 제 2 복수의 보호 인터커넥트를 더 포함하는, 방법.
  24. 제 23 항에 있어서,
    상기 제 2 복수의 보호 인터커넥트는 상기 제 1 복수의 보호 인터커넥트에 대해 측방향으로 스태거되는, 방법.
  25. 제 21 항에 있어서,
    상기 주변 구조는 폴리실리콘 층에 커플링되는, 방법.
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