KR20230002316A - An integrated device comprising an electrical guard ring and a peripheral structure configured as a crack stop. - Google Patents

An integrated device comprising an electrical guard ring and a peripheral structure configured as a crack stop. Download PDF

Info

Publication number
KR20230002316A
KR20230002316A KR1020227031853A KR20227031853A KR20230002316A KR 20230002316 A KR20230002316 A KR 20230002316A KR 1020227031853 A KR1020227031853 A KR 1020227031853A KR 20227031853 A KR20227031853 A KR 20227031853A KR 20230002316 A KR20230002316 A KR 20230002316A
Authority
KR
South Korea
Prior art keywords
interconnects
protection
substrate
peripheral structure
protective
Prior art date
Application number
KR1020227031853A
Other languages
Korean (ko)
Inventor
아브히지트 폴
미스헬 마틀루비안
Original Assignee
퀄컴 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 퀄컴 인코포레이티드 filed Critical 퀄컴 인코포레이티드
Publication of KR20230002316A publication Critical patent/KR20230002316A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H01L21/743—Making of internal connections, substrate contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/11848—Thermal treatments, e.g. annealing, controlled cooling
    • H01L2224/11849—Reflowing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Abstract

기판, 기판 위에 위치된 회로 영역, 기판 위에 위치된 설계 킵 아웃 영역, 및 기판 위에 위치된 주변 구조를 포함하는 집적 디바이스. 설계 킵 아웃 영역은 회로 영역을 측방향으로 둘러싼다. 주변 구조는 설계 킵 아웃 영역을 측방향으로 둘러싸는 제 1 복수의 인터커넥트를 포함한다. 주변 구조는 전기적 밀봉 링 및 기계적 크랙 스톱으로서 동작하도록 구성된다.An integrated device comprising a substrate, a circuit area located above the substrate, a design keep out area located above the substrate, and a peripheral structure located above the substrate. The design keep out area laterally surrounds the circuit area. The peripheral structure includes a first plurality of interconnects laterally surrounding the design keep out area. The surrounding structure is configured to act as both an electrical sealing ring and a mechanical crack stop.

Figure P1020227031853
Figure P1020227031853

Description

전기적 가드 링 및 크랙 스톱으로서 구성된 주변 구조를 포함하는 집적 디바이스An integrated device comprising an electrical guard ring and a peripheral structure configured as a crack stop.

관련 출원들에 대한 상호 참조CROSS REFERENCES TO RELATED APPLICATIONS

본 출원은 2020 년 8 월 25 일 미국특허청 (USPTO) 에 출원된 정규출원 제 17/002,643 호 및 2020 년 8 월 15 일 미국특허청 (USPTO) 에 출원된 가출원 제 63/010,554 호에 대한 우선권 및 이익을 주장하며, 이 출원들은 그 전부가 하기에 완전히 제시되는 것처럼 그리고 모든 적용가능한 목적들을 위해 본 명세서에 참조로 통합된다.This application claims priority to and benefit from Provisional Application No. 17/002,643, filed with the United States Patent and Trademark Office (USPTO) on August 25, 2020, and Provisional Application No. 63/010,554, filed with the United States Patent and Trademark Office (USPTO) on August 15, 2020. , these applications are hereby incorporated by reference in their entirety as if fully set forth below and for all applicable purposes.

분야Field

다양한 특징들은 집적 디바이스에 관한 것이지만, 보다 구체적으로는 전기적 가드 링 및 크랙 스톱으로서 구성된 주변 구조를 포함하는 집적 디바이스에 관한 것이다.Various features relate to an integrated device, but more specifically to an integrated device that includes an electrical guard ring and a peripheral structure configured as a crack stop.

도 1 은 기판 (102) 및 집적 디바이스 (104) 를 포함하는 패키지 (100) 를 도시한다. 기판 (102) 은 적어도 하나의 유전체층 (120) 및 복수의 인터커넥트 (122) 를 포함한다. 복수의 솔더 인터커넥트 (144) 는 기판 (102) 및 집적 디바이스 (104) 에 커플링된다. 복수의 솔더 인터커넥트 (124) 는 기판 (102) 에 커플링된다. 기판 (102) 에 대한 집적 디바이스 (104) 의 커플링 동안, 집적 디바이스 (104) 는 많은 기계적 응력을 받을 수도 있으며, 이는 집적 디바이스 (104) 가 파괴 및/또는 고장나게 할 수 있다. 신뢰성있는 집적 디바이스들을 제공하기 위한 진행 중인 필요성이 있다.1 shows a package 100 that includes a substrate 102 and an integrated device 104 . Substrate 102 includes at least one dielectric layer 120 and a plurality of interconnects 122 . A plurality of solder interconnects 144 are coupled to the substrate 102 and the integrated device 104 . A plurality of solder interconnects 124 are coupled to the substrate 102 . During coupling of the integrated device 104 to the substrate 102 , the integrated device 104 may be subjected to high mechanical stress, which can cause the integrated device 104 to break and/or fail. There is an ongoing need to provide reliable integrated devices.

다양한 특징들은 집적 디바이스에 관한 것이지만, 보다 구체적으로는 전기적 가드 링 및 기계적 크랙 스톱으로서 구성된 주변 구조를 포함하는 집적 디바이스에 관한 것이다.Various features relate to an integrated device, but more specifically to an integrated device that includes an electrical guard ring and a peripheral structure configured as a mechanical crack stop.

일 예는 기판, 기판 위에 위치된 회로 영역, 기판 위에 위치된 설계 킵 아웃 영역, 및 기판 위에 위치된 주변 구조를 포함하는 집적 디바이스를 제공한다. 설계 킵 아웃 영역은 회로 영역을 측방향으로 둘러싼다. 주변 구조는 설계 킵 아웃 영역을 측방향으로 둘러싸는 제 1 복수의 보호 인터커넥트를 포함한다. 주변 구조는 전기적 밀봉 링 및 기계적 크랙 스톱으로서 동작하도록 구성된다.One example provides an integrated device that includes a substrate, a circuit area located above the substrate, a design keep out area located above the substrate, and a peripheral structure located above the substrate. The design keep out area laterally surrounds the circuit area. The peripheral structure includes a first plurality of protective interconnects laterally surrounding the design keep out area. The surrounding structure is configured to act as both an electrical sealing ring and a mechanical crack stop.

다른 예는 기판, 기판 위에 위치된 회로 영역, 기판 위에 위치된 설계 킵 아웃 영역, 및 설계 킵 아웃 영역을 측방향으로 둘러싸는 주변 보호를 위한 수단을 포함하는 장치를 제공한다. 설계 킵 아웃 영역은 회로 영역을 측방향으로 둘러싼다. 주변 보호를 위한 수단은 전기적 밀봉 링 및 기계적 크랙 스톱으로서 동작하도록 구성된다.Another example provides an apparatus comprising a substrate, a circuit area located above the substrate, a design keep out area located above the substrate, and means for perimeter protection laterally surrounding the design keep out area. The design keep out area laterally surrounds the circuit area. The means for perimeter protection is configured to act as an electrical sealing ring and a mechanical crack stop.

다른 예는 기판을 제공하는 것을 포함하는 방법을 제공한다. 방법은 기판 위에 위치된 설계 킵 아웃 영역이 있도록 기판 위에 회로 영역을 형성하며, 여기서 설계 킵 아웃 영역은 회로 영역을 측방향으로 둘러싼다. 방법은 기판 위에 주변 구조를 형성하며, 주변 구조는 설계 킵 아웃 영역을 측방향으로 둘러싸는 제 1 복수의 보호 인터커넥트를 포함하고, 주변 구조는 전기적 밀봉 링 및 기계적 크랙 스톱으로서 동작하도록 구성된다.Another example provides a method comprising providing a substrate. The method forms a circuit area over a substrate such that there is a design keep out area located above the substrate, wherein the design keep out area laterally surrounds the circuit area. The method forms a peripheral structure over a substrate, the peripheral structure including a first plurality of protective interconnects laterally surrounding a design keep out area, the peripheral structure configured to act as an electrical seal ring and a mechanical crack stop.

다양한 특징들, 성질, 및 이점들은 도면들과 함께 취해질 때 하기에 제시된 상세한 설명으로부터 명백해질 수도 있으며, 도면들에서 같은 참조 문자들은 전체에 걸쳐 대응하여 식별한다.
도 1 은 집적 디바이스 및 기판을 포함하는 패키지의 프로파일도를 도시한다.
도 2 는 전기적 밀봉 링 및 크랙 스톱으로서 동작하도록 구성된 주변 구조를 포함하는 집적 디바이스의 평면도를 도시한다.
도 3 은 전기적 밀봉 링 및 크랙 스톱으로서 동작하도록 구성된 다른 주변 구조를 포함하는 집적 디바이스의 평면도를 도시한다.
도 4 는 전기적 밀봉 링 및 크랙 스톱으로서 동작하도록 구성된 다른 주변 구조를 포함하는 집적 디바이스의 평면도를 도시한다.
도 5 는 전기적 밀봉 링 및 크랙 스톱으로서 동작하도록 구성된 주변 구조를 각각 포함하는 복수의 집적 디바이스를 포함하는 웨이퍼의 평면도를 도시한다.
도 6 은 전기적 밀봉 링 및 크랙 스톱으로서 동작하도록 구성된 주변 구조를 포함하는 집적 디바이스의 프로파일도를 도시한다.
도 7 은 전기적 밀봉 링 및 크랙 스톱으로서 동작하도록 구성된 다른 주변 구조를 포함하는 집적 디바이스의 프로파일도를 도시한다.
도 8 은 전기적 밀봉 링 및 크랙 스톱으로서 동작하도록 구성된 주변 구조의 프로파일도를 도시한다.
도 9 는 전기적 밀봉 링 및 크랙 스톱으로서 동작하도록 구성된 주변 구조의 프로파일도를 도시한다.
도 10 은 전기적 밀봉 링 및 크랙 스톱으로서 동작하도록 구성된 다른 주변 구조의 프로파일도를 도시한다.
도 11 은 전기적 밀봉 링 및 크랙 스톱으로서 동작하도록 구성된 다른 주변 구조의 프로파일도를 도시한다.
도 12 는 전기적 밀봉 링 및 크랙 스톱으로서 동작하도록 구성된 복수의 인터커넥트를 포함하는 주변 구조의 평면도를 도시한다.
도 13 은 전기적 밀봉 링 및 크랙 스톱으로서 동작하도록 구성된 복수의 인터커넥트를 포함하는 주변 구조의 프로파일도를 도시한다.
도 14a 내지 도 14g 는 전기적 밀봉 링 및 기계적 크랙 스톱으로서 동작하도록 구성된 주변 구조를 제조하기 위한 예시적인 시퀀스를 도시한다.
도 15 는 전기적 밀봉 링 및 기계적 크랙 스톱으로서 동작하도록 구성된 주변 구조를 제조하기 위한 방법의 예시적인 플로우 다이어그램을 도시한다.
도 16a 및 도 16b 는 전기적 밀봉 링 및 크랙 스톱으로서 동작하도록 구성된 주변 구조를 포함하는 집적 디바이스를 제조하기 위한 예시적인 시퀀스를 도시한다.
도 17 은 전기적 밀봉 링 및 크랙 스톱으로서 동작하도록 구성된 주변 구조를 포함하는 집적 디바이스를 제조하기 위한 방법의 예시적인 플로우 다이어그램을 도시한다.
도 18 은 본 명세서에서 설명된 다이, 집적 디바이스, 집적 패시브 디바이스 (IPD), 패시브 컴포넌트, 패키지, 및/또는 디바이스 패키지를 통합할 수도 있는 다양한 전자 디바이스들을 도시한다.Various features, properties, and advantages may become apparent from the detailed description presented below when taken in conjunction with the drawings, in which like reference characters identify correspondingly throughout.
1 shows a profile view of a package comprising an integrated device and a substrate.
2 shows a top view of an integrated device including an electrical sealing ring and a peripheral structure configured to act as a crack stop.
3 shows a top view of an integrated device including an electrical sealing ring and other peripheral structures configured to act as crack stops.
4 shows a top view of an integrated device including an electrical sealing ring and other peripheral structures configured to act as crack stops.
5 shows a top view of a wafer including a plurality of integrated devices each including an electrical sealing ring and a peripheral structure configured to act as a crack stop.
6 shows a profile view of an integrated device that includes an electrical sealing ring and a peripheral structure configured to act as a crack stop.
7 shows a profile view of an integrated device that includes an electrical sealing ring and other surrounding structures configured to act as crack stops.
8 shows a profile view of a peripheral structure configured to act as an electrical sealing ring and crack stop.
9 shows a profile view of a peripheral structure configured to act as an electrical sealing ring and crack stop.
10 shows a profile view of another peripheral structure configured to act as an electrical sealing ring and crack stop.
11 shows a profile view of another peripheral structure configured to act as an electrical sealing ring and crack stop.
12 shows a plan view of a peripheral structure that includes an electrical sealing ring and a plurality of interconnects configured to act as crack stops.
13 shows a profile view of a peripheral structure that includes an electrical sealing ring and a plurality of interconnects configured to act as crack stops.
14A-14G show an exemplary sequence for fabricating a peripheral structure configured to act as an electrical seal ring and mechanical crack stop.
15 shows an exemplary flow diagram of a method for fabricating an electrical sealing ring and peripheral structure configured to act as a mechanical crack stop.
16A and 16B show an exemplary sequence for fabricating an integrated device that includes an electrical sealing ring and a peripheral structure configured to act as a crack stop.
17 shows an exemplary flow diagram of a method for manufacturing an integrated device that includes an electrical sealing ring and a peripheral structure configured to act as a crack stop.
18 illustrates various electronic devices that may incorporate a die, integrated device, integrated passive device (IPD), passive component, package, and/or device package described herein.

다음의 설명에서는, 본 개시의 다양한 양태들의 철저한 이해를 제공하기 위해 특정 상세들이 주어진다. 하지만, 그 양태들은 이들 특정 상세들 없이도 실시될 수도 있음이 당업자에 의해 이해될 것이다. 예를 들어, 회로들은 그 양태들을 불필요한 상세로 불명료하게 하는 것을 회피하기 위해 블록 다이어그램들로 나타낼 수도 있다. 다른 경우들에서, 잘 알려진 회로들, 구조들 및 기법들은 본 개시의 양태들을 불명료하게 하지 않도록 상세히 나타내지 않을 수도 있다.In the following description, specific details are given to provide a thorough understanding of the various aspects of the present disclosure. However, it will be understood by those skilled in the art that the aspects may be practiced without these specific details. For example, circuits may be shown in block diagrams in order to avoid obscuring the aspects in unnecessary detail. In other instances, well-known circuits, structures and techniques may not be shown in detail so as not to obscure aspects of the present disclosure.

본 개시는 기판, 기판 위에 위치된 회로 영역, 기판 위에 위치된 설계 킵 아웃 영역, 및 기판 위에 위치된 주변 구조를 포함하는 집적 디바이스 (예를 들어, 집적 회로 다이) 를 설명한다. 설계 킵 아웃 영역은 회로 영역을 측방향으로 둘러싼다. 주변 구조는 설계 킵 아웃 영역을 측방향으로 둘러싸는 제 1 복수의 보호 인터커넥트를 포함한다. 주변 구조는 전기적 밀봉 링 및 기계적 크랙 스톱으로서 동작하도록 구성된다. 제 1 복수의 보호 인터커넥트는 수직으로 스태거될 수도 있다. 주변 구조는 제 1 복수의 보호 인터커넥트를 측방향으로 둘러싸는 제 2 복수의 보호 인터커넥트를 더 포함할 수도 있다. 제 2 복수의 보호 인터커넥트는 제 1 복수의 보호 인터커넥트에 대해 측방향으로 스태거될 수도 있다. 제 1 복수의 보호 인터커넥트는 접지에 커플링되도록 구성될 수도 있다. 주변 구조는 집적 디바이스의 인터커넥트 부분에서 구현될 수도 있다. 주변 구조는 적어도 2개의 기능성, 즉 집적 디바이스를 위한 전기적 밀봉 링 및 기계적 크랙 스톱을 제공하는 컴포넌트일 수도 있다. 즉, 주변 구조는 (i) 외부 디바이스들로부터의 신호들이 회로 영역의 액티브 회로들과 간섭하는 것을 방지하고, 및/또는 (ii) 크랙들이 집적 디바이스의 설계 킵 아웃 영역 및 회로 영역 내로 전파되는 것을 방지하도록 구성될 수도 있다. 더욱이, 주변 구조의 위치는 집적 디바이스에서 공간의 보다 효율적인 사용을 제공하여, 보다 컴팩트한 집적 디바이스를 생성하며, 이는 결국 더 많은 집적 디바이스들이 웨이퍼 당 제조될 수 있도록 한다. This disclosure describes an integrated device (eg, an integrated circuit die) that includes a substrate, a circuit area located above the substrate, a design keep out area located above the substrate, and a peripheral structure located above the substrate. The design keep out area laterally surrounds the circuit area. The peripheral structure includes a first plurality of protective interconnects laterally surrounding the design keep out area. The surrounding structure is configured to act as both an electrical sealing ring and a mechanical crack stop. The first plurality of protection interconnects may be vertically staggered. The peripheral structure may further include a second plurality of protective interconnects laterally surrounding the first plurality of protective interconnects. The second plurality of protection interconnects may be laterally staggered relative to the first plurality of protection interconnects. The first plurality of protection interconnects may be configured to be coupled to ground. The peripheral structure may be implemented in an interconnect portion of an integrated device. The peripheral structure may be a component that provides at least two functionalities: an electrical sealing ring and a mechanical crack stop for the integrated device. That is, the surrounding structure (i) prevents signals from external devices from interfering with active circuits in the circuit area, and/or (ii) prevents cracks from propagating into the design keep-out area and into the circuit area of the integrated device. may be configured to prevent Moreover, the location of the peripheral structure provides for more efficient use of space in the integrated device, resulting in a more compact integrated device, which in turn allows more integrated devices to be manufactured per wafer.

주변 구조를 포함하는 예시적인 집적 디바이스Exemplary Integrated Device Including Peripheral Structures

도 2 는 주변 구조 (206) 를 포함하는 집적 디바이스 (200) 의 평면도를 도시한다. 하기에서 더 설명될 바와 같이, 주변 구조 (206) 는 집적 디바이스 (200) 에 대한 전기적 밀봉 링 및 기계적 크랙 스톱으로서 구성될 수도 있다. 주변 구조 (206) 는 보호 주변 구조일 수도 있다. 주변 구조 (206) 는 주변 보호를 위한 수단일 수도 있다. 집적 디바이스 (200) 는 다이 (예를 들어, 집적 회로 다이, 반도체 베어 다이) 를 포함할 수도 있다.2 shows a plan view of an integrated device 200 including a peripheral structure 206 . As will be described further below, the peripheral structure 206 may be configured as an electrical sealing ring and mechanical crack stop for the integrated device 200 . The peripheral structure 206 may be a protective peripheral structure. The perimeter structure 206 may be a means for perimeter protection. Integrated device 200 may include a die (eg, integrated circuit die, semiconductor bare die).

집적 디바이스 (200) 는 기판 (미도시), 기판 위에 형성되고 위치된 회로 영역 (202), 기판 위에 형성되고 위치된 설계 킵 아웃 영역 (204), 및 기판 위에 형성되고 위치된 주변 구조 (206) 를 포함한다.The integrated device 200 includes a substrate (not shown), a circuit region 202 formed and located over the substrate, a design keep out region 204 formed and located over the substrate, and a peripheral structure 206 formed and located over the substrate. includes

회로 영역 (202) 은 액티브 디바이스들 및 패시브 디바이스들과 같은, 회로 컴포넌트들을 포함하는 집적 디바이스 (200) 의 영역일 수도 있다. 회로 영역 (202) 은 적어도 하나의 트랜지스터와 같은 액티브 디바이스들을 포함할 수도 있다. 액티브 디바이스들은 집적 디바이스 (200) 의 FEOL (front end of line) 부분에 형성될 수도 있다. 회로 영역 (202) 은 복수의 인터커넥트를 포함할 수도 있다. 복수의 인터커넥트는 액티브 디바이스들 및/또는 패시브 디바이스들에 전기적으로 커플링되도록 구성될 수도 있다. 복수의 인터커넥트는 적어도 도 6 및 도 7 에서 하기에 추가로 설명되는, 집적 디바이스 (200) 의 인터커넥트 부분 또는 BEOL (back end of line) 부분 상에 형성될 수도 있다.The circuit area 202 may be an area of the integrated device 200 that includes circuit components, such as active devices and passive devices. Circuitry region 202 may include active devices, such as at least one transistor. Active devices may be formed in a front end of line (FEOL) portion of the integrated device 200 . Circuitry area 202 may include a plurality of interconnects. A plurality of interconnects may be configured to electrically couple to active devices and/or passive devices. A plurality of interconnects may be formed on at least FIGS. 6 and 7 on an interconnect portion or back end of line (BEOL) portion of integrated device 200 , described further below.

설계 킵 아웃 영역 (204) 은 회로 영역 (202) 을 측방향으로 둘러싼다. 설계 킵 아웃 영역 (204) 은 임의의 액티브 디바이스들 및/또는 패시브 디바이스들이 없는 기판 위의 영역일 수도 있다. 설계 킵 아웃 영역 (204) 은 인터커넥트들이 없는 기판 위의 영역일 수도 있다. 설계 킵 아웃 영역 (204) 은 임의의 액티브 디바이스들 (예를 들어, 트랜지스터), 패시브 디바이스들 (예를 들어, 인턱터, 커패시터) 및 인터커넥터들이 없는 기판 위의 영역일 수도 있다. 설계 킵 아웃 영역 (204) 은 주변 구조 (예를 들어, 206) 가 없는 기판 (예를 들어, 620) 위의 영역일 수도 있다. 설계 킵 아웃 영역 (204) 은 집적 디바이스의 패시브 디바이스들 및/또는 액티브 디바이스들에 전기적으로 커플링되도록 구성되는 인터커넥터들이 없는 기판 위의 영역일 수도 있다. 따라서, 설계 킵 아웃 영역 (204) 은 집적 디바이스의 패시브 디바이스들 및/또는 액티브 디바이스들에 전기적으로 커플링되도록 구성되는 인터커넥터들을 포함하지 않을 수도 있다. 그러나, 설계 킵-아웃 영역 (204) 은 주변 구조 (예를 들어, 206) 에 커플링되는 적어도 하나의 인터커넥트를 포함할 수도 있지만, 적어도 하나의 인터커넥트는 집적 디바이스의 액티브 디바이스 (예를 들어, 트랜지스터) 및/또는 패시브 디바이스 (예를 들어, 인덕터, 커패시터) 에 전기적으로 커플링되지 않도록 구성될 수도 있다. 설계 킵 아웃 영역 (204) 은 주변 구조 (예를 들어, 206) 가 없는 기판 (예를 들어, 620) 위의 영역일 수도 있다. 설계 킵 아웃 영역 (204) 은 적어도 하나의 유전체 층을 포함할 수도 있다. 설계 킵 아웃 영역 (204) 은 기판 위의 연속 영역 및/또는 인접 영역일 수도 있다. 설계 킵 아웃 영역 (204) 은 크랙들에 대해 집적 디바이스 (200) 를 광학적으로 검사하는데 사용될 수도 있다. 일부 구현들에서, 설계 킵 아웃 영역 (204) 이 적어도 하나의 크랙을 포함할 때, 집적 디바이스 (200) 는 결함이 있는 것으로 간주될 수도 있고 폐기될 수도 있다. 설계 킵 아웃 영역 (204) 에 크랙이 없을 때, 집적 디바이스 (200) 는 광학 검사를 통과할 수도 있다. Design keep out region 204 laterally surrounds circuit region 202 . The design keep out area 204 may be an area on the substrate that is free of any active devices and/or passive devices. The design keep out area 204 may be an area on the substrate that is free of interconnects. The design keep out region 204 may be an area above the substrate that is free of any active devices (eg, transistors), passive devices (eg, inductors, capacitors), and interconnectors. The design keep out area 204 may be an area above the substrate (eg, 620) that is free of surrounding structures (eg, 206). The design keep out area 204 may be an area on the substrate free of interconnectors configured to be electrically coupled to active devices and/or passive devices of an integrated device. Accordingly, the design keep out region 204 may not include interconnectors that are configured to be electrically coupled to passive devices and/or active devices of an integrated device. However, the design keep-out region 204 may include at least one interconnect that is coupled to a peripheral structure (eg, 206), but the at least one interconnect is an active device (eg, a transistor) of an integrated device. ) and/or not electrically coupled to passive devices (eg, inductors, capacitors). The design keep out area 204 may be an area above the substrate (eg, 620) that is free of surrounding structures (eg, 206). Design keep out region 204 may include at least one dielectric layer. The design keep out area 204 may be a contiguous area and/or a contiguous area above the substrate. The design keep out area 204 may be used to optically inspect the integrated device 200 for cracks. In some implementations, when the design keep out area 204 includes at least one crack, the integrated device 200 may be considered defective and may be discarded. When there are no cracks in the design keep out area 204, the integrated device 200 may pass optical inspection.

주변 구조 (206) 는 설계 킵 아웃 영역 (204) 및 회로 영역 (202) 을 측방향으로 둘러싼다. 주변 구조 (206) 는 설계 킵 아웃 영역 (204) 및 회로 영역 (202) 을 측방향으로 둘러싸는 제 1 복수의 보호 인터커넥트 (260)(예를 들어, 260a, 260b, 260c) 를 포함한다. 주변 구조 (206) 는 설계 킵 아웃 영역 (204) 및 회로 영역 (202) 을 측방향으로 둘러싸는 제 2 복수의 보호 인터커넥트 (262)(예를 들어, 262a, 262b) 를 또한 포함할 수도 있다. 제 2 복수의 보호 인터커넥트 (262) 는 제 1 복수의 보호 인터커넥트 (260) 를 측방향으로 둘러싼다. 제 2 복수의 보호 인터커넥트 (262) 는 제 1 복수의 보호 인터커넥트 (260) 로부터 측방향으로 스태거될 수도 있다. 제 1 복수의 보호 인터커넥트 (260) 및 제 2 복수의 보호 인터커넥트 (262) 는 각각 집적 디바이스의 적어도 하나의 특정 금속 층 상에 파선 패턴으로 배열될 수도 있다. 제 1 복수의 보호 인터커넥트 (260) 및 제 2 복수의 보호 인터커넥트 (262) 는 각각 파선으로 되는 보호 인터커넥트들의 로우들 (및/또는 컬럼들) 로 배열될 수도 있다. 제 1 복수의 보호 인터커넥트 (260) 로부터의 보호 인터커넥트들의 로우는 제 2 복수의 보호 인터커넥트 (262) 로부터의 보호 인터커넥트들의 로우로부터 측방향으로 스태거될 수도 있다. 제 2 복수의 보호 인터커넥트 (262) 는 제 1 복수의 보호 인터커넥트 (260) 로부터 측방향으로 이격될 수도 있다. 상이한 구현들은 제 2 복수의 보호 인터커넥트 (262) 와 제 1 복수의 보호 인터커넥트 (260) 사이에 상이한 간격 (S) 을 가질 수도 있다. 일부 구현들에서, 제 2 복수의 보호 인터커넥트 (262) 및 제 1 복수의 보호 인터커넥트 (260) 는 대략 3-4 마이크로미터(㎛) 이하만큼 측방향으로 이격될 수도 있다. 주변 구조의 보다 상세한 예들은 적어도 도 8 내지 도 13 에서 하기에 추가로 예시되고 설명된다. A peripheral structure 206 laterally surrounds the design keep out area 204 and the circuit area 202 . The peripheral structure 206 includes a first plurality of protection interconnects 260 (eg, 260a, 260b, 260c) laterally surrounding the design keep out area 204 and the circuit area 202. The peripheral structure 206 may also include a second plurality of protection interconnects 262 (eg, 262a, 262b) laterally surrounding the design keep out area 204 and the circuitry area 202. A second plurality of protective interconnects 262 laterally surrounds the first plurality of protective interconnects 260 . The second plurality of protection interconnects 262 may be laterally staggered from the first plurality of protection interconnects 260 . The first plurality of protective interconnects 260 and the second plurality of protective interconnects 262 may each be arranged in a dashed line pattern on at least one particular metal layer of the integrated device. The first plurality of protection interconnects 260 and the second plurality of protection interconnects 262 may be arranged in rows (and/or columns) of protection interconnects, each of which is dashed. A row of protection interconnects from the first plurality of protection interconnects 260 may be laterally staggered from a row of protection interconnects from the second plurality of protection interconnects 262 . The second plurality of protection interconnects 262 may be spaced laterally from the first plurality of protection interconnects 260 . Different implementations may have different spacing (S) between the second plurality of protection interconnects 262 and the first plurality of protection interconnects 260 . In some implementations, the second plurality of protection interconnects 262 and the first plurality of protection interconnects 260 may be laterally spaced apart by approximately 3-4 micrometers (μm) or less. More detailed examples of peripheral structures are illustrated and described further below, at least in FIGS. 8 to 13 .

도 2 는 제 1 복수의 보호 인터커넥트 (260) 및 제 2 복수의 보호 인터커넥트 (262) 의 하나의 금속 층을 도시한다. 그러나, 제 1 복수의 보호 인터커넥트 (260) 및 제 2 복수의 보호 인터커넥트 (262) 는 집적 디바이스 (200) 의 하나보다 많은 금속 층 (예를 들어, M1, M2, M3, M4, M5, M6, M7, M8, M9) 상에 형성될 수도 있다. 제 1 복수의 보호 인터커넥트 (260) 및 제 2 복수의 보호 인터커넥트 (262) 는 또한 집적 디바이스 (200) 의 다양한 금속 층들 상의 인터커넥트들을 커플링하는 비아들 (예를 들어, 비아 바들) 을 포함할 수도 있다. 따라서, 제 1 복수의 보호 인터커넥트 (260) 및 제 2 복수의 보호 인터커넥트 (262) 는 각각 집적 디바이스 (200) 의 금속 층들 사이에 위치된 적어도 하나의 금속 층 및/또는 비아들 상에 위치된 트레이스들 및/또는 패드들을 포함할 수도 있다. 제 1 복수의 보호 인터커넥트 (260) 및 제 2 복수의 보호 인터커넥트 (262) 의 설계 및/또는 구성은 상이한 구현들에 따라 달라질 수도 있다. 하기에 추가로 설명될 바와 같이, 일부 구현들에서, 제 1 복수의 보호 인터커넥트 (260) 및/또는 제 2 복수의 보호 인터커넥트 (262) 로부터의 보호 인터커넥트들 중 적어도 일부는 접지에 커플링될 수도 있다. 제 1 복수의 보호 인터커넥트 (260) 및 제 2 복수의 보호 인터커넥트 (262) 는 적어도 도 6 및 도 7 에서 하기에 추가로 설명되는, 집적 디바이스 (200) 의 인터커넥트 부분 또는 BEOL (back end of line) 부분 상에 형성될 수도 있다. 2 shows one metal layer of the first plurality of protection interconnects 260 and the second plurality of protection interconnects 262 . However, the first plurality of protective interconnects 260 and the second plurality of protective interconnects 262 may be used in more than one metal layer of the integrated device 200 (e.g., M1, M2, M3, M4, M5, M6, M7, M8, M9) may be formed on. The first plurality of protection interconnects 260 and the second plurality of protection interconnects 262 may also include vias (eg, via bars) coupling interconnects on the various metal layers of the integrated device 200 there is. Thus, the first plurality of protection interconnects 260 and the second plurality of protection interconnects 262 are each a trace located on at least one metal layer and/or vias located between the metal layers of the integrated device 200. s and/or pads. The design and/or configuration of the first plurality of protection interconnects 260 and the second plurality of protection interconnects 262 may vary for different implementations. As will be described further below, in some implementations, at least some of the protection interconnects from the first plurality of protection interconnects 260 and/or the second plurality of protection interconnects 262 may be coupled to ground. there is. The first plurality of protection interconnects 260 and the second plurality of protection interconnects 262 are an interconnect portion or back end of line (BEOL) of the integrated device 200 , described further below in at least FIGS. 6 and 7 . It may be formed on a part.

위에 언급된 바와 같이, 주변 구조 (206) 는 집적 디바이스 (200) 에 대한 전기적 밀봉 링 및 크랙 스톱으로서 동작하도록 구성된다. 따라서, 제 1 복수의 보호 인터커넥트 (260) 및 제 2 복수의 보호 인터커넥트 (262) 는, 개별적으로 또는 집합적으로, 집적 디바이스 (200) 에 대한 전기적 밀봉 링 및 크랙 스톱 (예를 들어, 기계적 크랙 스톱) 으로서 동작하도록 구성될 수도 있다. 주변 구조 (206) 는 다른 집적 디바이스들로부터의 신호들과 같은, 외부 신호들로부터 회로 영역 (202) 에서의 액티브 회로들 (예를 들어, 액티브 디바이스들) 에 대한 격리를 제공함으로써 전기적 밀봉 링으로서 구성될 수도 있다. 따라서, 전기적 밀봉 링으로서 구성된 주변 구조 (206) 는 집적 디바이스 (200) 근방에 있는 다른 외부 컴포넌트들로 발생할 수도 있는 크로스 토크 (cross talk) 를 감소 및/또는 제거하는 것을 돕는다. 전기적 밀봉 링으로서의 주변 구조 (206) 의 효율성을 추가로 증가시키기 위해, 주변 구조 (206) 는 접지에 커플링될 수도 있다. 이러한 경우, 주변 구조 (206) 는 접지에 커플링되도록 구성되는 (예를 들어, 외부적으로 접지되거나, 회로 영역 (202) 의 액티브 디바이스들과 별도로 접지되는) 접지 핀 및/또는 솔더 인터커넥트에 커플링될 수도 있다. 도 6 및 도 7 은 주변 구조 (206) 가 접지에 어떻게 커플링될 수도 있는지를 도시한다. 주변 구조 (206) 는 크랙들이 설계 킵 아웃 영역 (204) 및 회로 영역 (202) 으로 전파되는 것을 방지하도록 구성될 수도 있다. 일부 구현들에서, 제 1 복수의 보호 인터커넥트 (260) 또는 제 2 복수의 보호 인터커넥트 (262) 중 어느 하나는 집적 디바이스 (200) 에 대한 부가적인 전기적 밀봉 링 기능성 및/또는 부가적인 크랙 스톱 기능성을 제공할 수도 있다. 주변 구조 (206) 는 집적 디바이스 (200) 의 에지 (208) 로부터 오프셋되어 위치될 수도 있다. 상이한 구현들은 집적 디바이스 (200) 의 에지 (208) 와 상이하게 주변 구조 (206) 를 포지셔닝할 수도 있다. 일부 구현들에서, 주변 구조 (206) 의 적어도 일부 부분은 에지 (208) 로부터 대략 15 마이크로미터(μm) 이하 (예를 들어, 10-15 μm) 일 수도 있다. 에지 (208) 는 집적 디바이스 (200) 의 물리적 측면 경계들을 정의할 수도 있다.As mentioned above, the peripheral structure 206 is configured to act as an electrical sealing ring and crack stop for the integrated device 200 . Thus, the first plurality of protective interconnects 260 and the second plurality of protective interconnects 262, individually or collectively, provide an electrical sealing ring and crack stop (e.g., mechanical cracking) for the integrated device 200. stop). Peripheral structure 206 serves as an electrical sealing ring by providing isolation for active circuits (eg, active devices) in circuit area 202 from external signals, such as signals from other integrated devices. may be configured. Thus, the peripheral structure 206 configured as an electrical sealing ring helps to reduce and/or eliminate cross talk that may occur with other external components in the vicinity of the integrated device 200 . To further increase the effectiveness of the peripheral structure 206 as an electrical sealing ring, the peripheral structure 206 may be coupled to ground. In this case, peripheral structure 206 couples to a ground pin and/or solder interconnect that is configured to be coupled to ground (e.g., externally grounded or grounded separately from the active devices of circuit area 202). may be ringed. 6 and 7 show how the peripheral structure 206 may be coupled to ground. The peripheral structure 206 may be configured to prevent cracks from propagating into the design keep out area 204 and the circuitry area 202 . In some implementations, either the first plurality of protective interconnects 260 or the second plurality of protective interconnects 262 provides additional electrical seal ring functionality and/or additional crack stop functionality to the integrated device 200. may also provide. The peripheral structure 206 may be positioned offset from the edge 208 of the integrated device 200 . Different implementations may position the peripheral structure 206 differently than the edge 208 of the integrated device 200 . In some implementations, at least some portion of peripheral structure 206 may be approximately 15 micrometers (μm) or less (eg, 10-15 μm) from edge 208 . Edge 208 may define physical side boundaries of integrated device 200 .

주변 구조 (206) 는 집적 디바이스 (200) 에 대한 다중 기능성들 및 이점들을 제공한다. 더욱이, 주변 구조 (206) 의 위치는 설계 킵 아웃 영역 (204) 이 회로 영역 (202) 과 주변 구조 (206) 사이에 위치되도록 한다. 주변 구조 (206) 에 대한 이러한 위치는 집적 디바이스 (200) 에 대한 공간의 보다 효율적인 사용을 제공하고 가능하게 한다. 즉, 집적 디바이스 (200) 의 설계는 낭비된 공간을 감소시키며, 이는 집적 디바이스 (200) 의 사이즈 및/또는 비용을 감소시키는데 도움이 될 수도 있다. 일부 구현들에서, 집적 디바이스 사이즈에서 대략 8-20% 의 절약이 있을 수도 있으며, 이는 더 많은 집적 디바이스들이 유사한 사이즈의 웨이퍼에서 제조될 수도 있음을 의미한다. 이는 결국 각각의 집적 디바이스를 제조하는 비용을 감소시킬 수도 있다.Peripheral structure 206 provides multiple functionalities and advantages for integrated device 200 . Moreover, the location of the surrounding structure 206 allows the design keep out area 204 to be located between the circuit area 202 and the surrounding structure 206 . This location relative to the surrounding structure 206 provides and enables a more efficient use of space for the integrated device 200 . That is, the design of integrated device 200 reduces wasted space, which may help reduce the size and/or cost of integrated device 200 . In some implementations, there may be an approximate 8-20% savings in integrated device size, meaning that more integrated devices may be fabricated on similar sized wafers. This in turn may reduce the cost of manufacturing each integrated device.

도 3 은 집적 디바이스를 위한 전기적 밀봉 링 및 기계적 크랙 스톱으로서 동작하도록 구성되는 주변 구조 (306) 를 포함하는 집적 디바이스 (300) 를 도시한다. 집적 디바이스 (300) 는 도 2 의 집적 디바이스 (200) 와 유사할 수도 있고, 따라서 집적 디바이스 (200) 와 동일하거나 유사한 컴포넌트들을 포함할 수도 있다. 집적 디바이스 (300) 는 기판 (미도시), 기판 위에 형성되고 위치된 회로 영역 (202), 기판 위에 형성되고 위치된 설계 킵 아웃 영역 (204), 및 기판 위에 형성되고 위치된 주변 구조 (306) 를 포함한다. 주변 구조 (306) 는 주변 보호를 위한 수단일 수도 있다. 집적 디바이스 (300) 는 다이를 포함할 수도 있다. 집적 디바이스 (208) 는 집적 디바이스 (300) 의 물리적 측면 경계들을 정의하는 에지 (208) 를 포함한다.FIG. 3 shows an integrated device 300 that includes a peripheral structure 306 configured to act as a mechanical crack stop and an electrical sealing ring for the integrated device. Integrated device 300 may be similar to integrated device 200 of FIG. 2 and thus may include the same or similar components as integrated device 200 . Integrated device 300 includes a substrate (not shown), a circuit region 202 formed and located over the substrate, a design keep out region 204 formed and located over the substrate, and a peripheral structure 306 formed and located over the substrate. includes The perimeter structure 306 may be a means for perimeter protection. Integrated device 300 may include a die. The integrated device 208 includes an edge 208 defining physical side boundaries of the integrated device 300 .

도 3 에 나타낸 바와 같이, 주변 구조 (306) 는 제 1 복수의 보호 인터커넥트 (360)(예를 들어, 360a, 360b, 360c), 제 2 복수의 보호 인터커넥트 (362)(예를 들어, 363a, 363b, 362c) 및 제 3 복수의 보호 인터커넥트 (364)(예를 들어, 364a, 364b) 를 포함한다. 제 1 복수의 보호 인터커넥트 (360), 제 2 복수의 보호 인터커넥트 (362) 및 제 3 복수의 보호 인터커넥트 (364) 는 제 1 복수의 보호 인터커넥트 (260) 및/또는 제 2 복수의 보호 인터커넥트 (262) 와 설계, 형상 및/또는 사이즈가 유사할 수도 있다.As shown in FIG. 3 , the peripheral structure 306 comprises a first plurality of protective interconnects 360 (e.g., 360a, 360b, 360c), a second plurality of protective interconnects 362 (e.g., 363a, 363b, 362c) and a third plurality of protective interconnects 364 (eg, 364a, 364b). The first plurality of protection interconnects 360 , the second plurality of protection interconnects 362 , and the third plurality of protection interconnects 364 comprise the first plurality of protection interconnects 260 and/or the second plurality of protection interconnects 262 . ) and may be similar in design, shape and/or size.

주변 구조 (306) 는 설계 킵 아웃 영역 (204) 및 회로 영역 (202) 을 측방향으로 둘러싼다. 제 1 복수의 보호 인터커넥트 (360), 제 2 복수의 보호 인터커넥트 (362) 및 제 3 복수의 보호 인터커넥트 (364) 는 설계 킵 아웃 영역 (204) 및 회로 영역 (202) 을 측방향으로 둘러싼다. 제 3 복수의 보호 인터커넥트 (364) 는 제 2 복수의 보호 인터커넥트 (362) 를 측방향으로 둘러싼다. 제 2 복수의 보호 인터커넥트 (362) 는 제 1 복수의 보호 인터커넥트 (360) 를 측방향으로 둘러싼다. A peripheral structure 306 laterally surrounds the design keep out area 204 and the circuit area 202 . The first plurality of protection interconnects 360 , the second plurality of protection interconnects 362 , and the third plurality of protection interconnects 364 laterally surround the design keep out area 204 and the circuit area 202 . A third plurality of protection interconnects 364 laterally surrounds the second plurality of protection interconnects 362 . A second plurality of protection interconnects 362 laterally surrounds the first plurality of protection interconnects 360 .

제 1 복수의 보호 인터커넥트 (360), 제 2 복수의 보호 인터커넥트 (362) 및 제 3 복수의 보호 인터커넥트 (364) 는 각각 집적 디바이스의 적어도 하나의 특정 금속 층 상에 파선 패턴으로 배열될 수도 있다. 제 2 복수의 보호 인터커넥트 (362) 는 제 1 복수의 보호 인터커넥트 (360) 로부터 측방향으로 스태거될 수도 있다. 제 3 복수의 보호 인터커넥트 (364) 는 제 2 복수의 보호 인터커넥트 (362) 를 측방향으로 둘러싼다. 제 3 복수의 보호 인터커넥트 (364) 는 제 2 복수의 보호 인터커넥트 (362) 로부터 측방향으로 스태거될 수도 있다. 제 1 복수의 보호 인터커넥트 (360), 제 2 복수의 보호 인터커넥트 (362) 및 제 3 복수의 보호 인터커넥트 (364) 는 각각 보호 인터커넥터들의 로우들 (및/또는 컬럼들) 로 배열될 수도 있다. 제 1 복수의 보호 인터커넥트 (360) 로부터의 보호 인터커넥트들의 로우는 제 2 복수의 보호 인터커넥트 (362) 로부터의 보호 인터커넥트들의 로우로부터 측방향으로 스태거될 수도 있다. 제 2 복수의 보호 인터커넥트 (362) 로부터의 보호 인터커넥트들의 로우는 제 3 복수의 보호 인터커넥트 (364) 로부터의 보호 인터커넥트들의 로우로부터 측방향으로 스태거될 수도 있다. 제 2 복수의 보호 인터커넥트 (362) 는 제 1 복수의 보호 인터커넥트 (360) 로부터 측방향으로 이격될 수도 있다. 제 3 복수의 보호 인터커넥트 (364) 는 제 2 복수의 보호 인터커넥트 (362) 로부터 측방향으로 이격될 수도 있다. 상이한 구현들은 (i) 제 2 복수의 보호 인터커넥트 (362) 와 제 1 복수의 보호 인터커넥트 (360), 및 (ii) 제 3 복수의 보호 인터커넥트 (364) 와 제 2 복수의 보호 인터커넥트 (362) 사이에 상이한 간격을 가질 수도 있다. 일부 구현들에서, 제 2 복수의 보호 인터커넥트 (362) 및 제 1 복수의 보호 인터커넥트 (360) 는 대략 3-4 마이크로미터(㎛) 이하만큼 측방향으로 이격될 수도 있다. 일부 구현들에서, 제 3 복수의 보호 인터커넥트 (364) 및 제 2 복수의 보호 인터커넥트 (362) 는 대략 3-4 마이크로미터(㎛) 이하만큼 측방향으로 이격될 수도 있다. 상이한 구현들은 본 개시에 설명된 보호 인터커넥터들에 대해 유사하거나 상이한 폭들을 가질 수도 있다. 더욱이, 상이한 구현들은 보호 인터커넥터들의 상이한 금속 층들 및/또는 비아들에 걸쳐 유사하거나 상이한 폭들을 가질 수도 있다. 보호 인터커넥트는 대략 9 마이크로미터(㎛) 이하인 폭을 가질 수도 있다. 주변 구조의 보다 상세한 예들은 적어도 도 8 내지 도 13 에서 하기에 추가로 예시되고 설명된다.The first plurality of protection interconnects 360 , the second plurality of protection interconnects 362 , and the third plurality of protection interconnects 364 may each be arranged in a dashed line pattern on at least one particular metal layer of an integrated device. The second plurality of protection interconnects 362 may be laterally staggered from the first plurality of protection interconnects 360 . A third plurality of protection interconnects 364 laterally surrounds the second plurality of protection interconnects 362 . The third plurality of protection interconnects 364 may be laterally staggered from the second plurality of protection interconnects 362 . The first plurality of protection interconnects 360 , the second plurality of protection interconnects 362 , and the third plurality of protection interconnects 364 may each be arranged in rows (and/or columns) of protection interconnects. A row of protection interconnects from the first plurality of protection interconnects 360 may be laterally staggered from a row of protection interconnects from the second plurality of protection interconnects 362 . A row of protection interconnects from the second plurality of protection interconnects 362 may be laterally staggered from a row of protection interconnects from the third plurality of protection interconnects 364 . The second plurality of protection interconnects 362 may be spaced laterally from the first plurality of protection interconnects 360 . The third plurality of protection interconnects 364 may be spaced laterally from the second plurality of protection interconnects 362 . Different implementations may include (i) the second plurality of protection interconnects 362 and the first plurality of protection interconnects 360, and (ii) the third plurality of protection interconnects 364 and the second plurality of protection interconnects 362. may have different spacing. In some implementations, the second plurality of protection interconnects 362 and the first plurality of protection interconnects 360 may be laterally spaced apart by approximately 3-4 micrometers (μm) or less. In some implementations, the third plurality of protection interconnects 364 and the second plurality of protection interconnects 362 may be laterally spaced apart by approximately 3-4 micrometers (μm) or less. Different implementations may have similar or different widths for the protection interconnectors described in this disclosure. Moreover, different implementations may have similar or different widths across different metal layers and/or vias of the protection interconnects. The protective interconnect may have a width that is approximately 9 micrometers (μm) or less. More detailed examples of peripheral structures are illustrated and described further below, at least in FIGS. 8 to 13 .

도 4 는 주변 구조 (306) 를 포함하는 집적 디바이스 (400) 를 도시한다. 집적 디바이스 (400) 는 도 3 의 집적 디바이스 (300) 와 유사할 수도 있고, 따라서 집적 디바이스 (300) 와 동일하거나 유사한 컴포넌트들을 포함할 수도 있다. 집적 디바이스 (400) 는 기판 (미도시), 기판 위에 형성되고 위치된 회로 영역 (202), 기판 위에 형성되고 위치된 설계 킵 아웃 영역 (204), 및 기판 위에 형성되고 위치된 주변 구조 (306) 를 포함한다. 주변 구조 (306) 는 주변 보호를 위한 수단일 수도 있다. 집적 디바이스 (400) 는 다이를 포함할 수도 있다. 집적 디바이스 (400) 는 집적 디바이스 (400) 의 물리적 측면 경계들을 정의하는 에지 (208) 를 포함한다.4 shows an integrated device 400 that includes a peripheral structure 306 . Integrated device 400 may be similar to integrated device 300 of FIG. 3 and thus may include the same or similar components as integrated device 300 . The integrated device 400 includes a substrate (not shown), a circuit region 202 formed and located over the substrate, a design keep out region 204 formed and located over the substrate, and a peripheral structure 306 formed and located over the substrate. includes The perimeter structure 306 may be a means for perimeter protection. Integrated device 400 may include a die. The integrated device 400 includes an edge 208 defining physical side boundaries of the integrated device 400 .

도 4 에 나타낸 바와 같이, 주변 구조 (306) 는 복수의 격리된 부분 (404)(예를 들어, 격리된 부분 (404a), 격리된 부분 (404b)) 을 포함한다. 격리된 부분 (예를 들어, 404a, 404b) 은 신호들이 이동할 수도 있는 주변 구조 (306) 의 부분일 수도 있다. 상이한 구현들이 상이한 수들의 격리된 부분들을 가질 수도 있다. 격리된 부분들은 주변 구조 (306) 의 상이한 부분들에 위치될 수도 있다. 주변 구조 (306) 의 격리된 부분은 주변 구조 (306) 의 다른 보호 인터커넥트에 전기적으로 커플링되지 않도록 구성되는 적어도 하나의 보호 인터커넥트, 및/또는 다른 보호 인터커넥트들이 접지에 커플링되도록 구성될 때, 접지에 전기적으로 커플링되지 않도록 구성되는 적어도 하나의 보호 인터커넥트를 포함할 수도 있다. 예를 들어, 격리된 부분 (예를 들어, 404a, 404b) 은 제 1 복수의 보호 인터커넥트 (360) 로부터의 적어도 하나의 보호 인터커넥트를 포함할 수도 있으며, 즉 (i) 제 1 복수의 보호 인터커넥트 (360) 로부터의 다른 보호 인터커넥트들에 전기적으로 커플링되지 않도록 구성되고 및/또는 (ii) 접지에 커플링되지 않도록 구성된다. 유사하게, 격리된 부분 (예를 들어, 404a, 404b) 은 제 2 복수의 보호 인터커넥트 (362) 로부터의 적어도 하나의 보호 인터커넥트를 포함할 수도 있으며, 즉 (i) 제 2 복수의 보호 인터커넥트 (362) 로부터의 다른 보호 인터커넥트들에 전기적으로 커플링되지 않도록 구성되고 및/또는 (ii) 접지에 커플링되지 않도록 구성된다. 부가적으로, 격리된 부분 (예를 들어, 404a, 404b) 은 제 3 복수의 보호 인터커넥트 (364) 로부터의 적어도 하나의 보호 인터커넥트를 포함할 수도 있으며, 즉 (i) 제 2 복수의 보호 인터커넥트 (364) 로부터의 다른 보호 인터커넥트들에 전기적으로 커플링되지 않도록 구성되고 및/또는 (ii) 접지에 커플링되지 않도록 구성된다. 격리된 부분들은 적어도 도 10 및 도 11 에서 하기에 추가로 설명되고 예시될 것이다. As shown in FIG. 4 , the peripheral structure 306 includes a plurality of isolated portions 404 (eg, isolated portions 404a, isolated portions 404b). An isolated portion (eg, 404a, 404b) may be a portion of the surrounding structure 306 through which signals may travel. Different implementations may have different numbers of isolated parts. Isolated parts may be located in different parts of the peripheral structure 306 . When the isolated portion of the peripheral structure 306 is configured such that at least one protective interconnect is configured not to be electrically coupled to other protective interconnects of the peripheral structure 306, and/or other protective interconnects are configured to be coupled to ground, and at least one protective interconnect configured not to be electrically coupled to ground. For example, the isolated portions (eg, 404a, 404b) may include at least one protective interconnect from the first plurality of protective interconnects 360, that is, (i) the first plurality of protective interconnects ( 360) and/or (ii) not coupled to ground. Similarly, the isolated portions (eg, 404a, 404b) may include at least one protective interconnect from the second plurality of protective interconnects 362, namely (i) the second plurality of protective interconnects 362 ) and/or (ii) not coupled to ground. Additionally, the isolated portions (eg, 404a, 404b) may include at least one protective interconnect from the third plurality of protective interconnects 364, namely (i) the second plurality of protective interconnects ( 364) and/or (ii) not coupled to ground. The isolated parts will be further described and illustrated below, at least in FIGS. 10 and 11 .

도 5 는 스크라이브 라인들 (502) 을 따라 복수의 집적 디바이스 (300)(예를 들어, 다이) 로 절단 (예를 들어, 다이싱) 된 웨이퍼 (500) 의 부분들을 도시한다. 도 5 에 나타낸 바와 같이, 스크라이브 라인들 (502) 은 각각 개개의 집적 디바이스 (300) 의 주변 구조 (306) 에 인접하여 위치된다. 위에 언급된 바와 같이, 주변 구조 (306) 가 설계 킵 아웃 영역 (204) 및 회로 영역 (202) 을 측방향으로 둘러싸도록 주변 구조 (306) 를 형성하는 것은 집적 디바이스 (300) 의 사이즈를 감소 및/또는 최적화하는 것을 돕는다. 집적 디바이스 사이즈에서 대략 8-20% 의 절약이 있을 수도 있으며, 이는 더 많은 집적 디바이스들이 유사한 사이즈의 웨이퍼에서 제조될 수도 있음을 의미한다. 이는 결국 각각의 집적 디바이스를 제조하는 비용을 감소시킬 수도 있다.5 shows portions of a wafer 500 that have been cut (eg, diced) into a plurality of integrated devices 300 (eg, dies) along scribe lines 502 . As shown in FIG. 5 , scribe lines 502 are each positioned adjacent to a peripheral structure 306 of an individual integrated device 300 . As mentioned above, forming the peripheral structure 306 such that it laterally surrounds the design keep out area 204 and the circuit area 202 reduces the size of the integrated device 300 and /or help optimize. There may be an approximate 8-20% savings in integrated device size, meaning that more integrated devices may be fabricated on similarly sized wafers. This in turn may reduce the cost of manufacturing each integrated device.

주변 구조를 포함하는 예시적인 집적 Exemplary Integration Including Surrounding Structures 디바이스device

도 6 은 주변 구조를 포함하는 집적 디바이스 (600) 의 프로파일도를 도시한다. 집적 디바이스 (600) 는 다이를 포함할 수도 있다. 집적 디바이스 (600) 는 도 2 의 집적 디바이스 (200) 단면 A-A 를 나타낼 수도 있다. 집적 디바이스 (600) 는 기판 (620), 복수의 디바이스 레벨 셀 (622)(예를 들어, 로직 셀), 인터커넥트 부분 (604), 회로 영역 (202), 설계 킵 아웃 영역 (204), 주변 구조 (206) 및 에지 (208) 를 포함한다.6 shows a profile diagram of an integrated device 600 including peripheral structures. Integrated device 600 may include a die. Integrated device 600 may represent integrated device 200 cross section A-A of FIG. 2 . An integrated device 600 includes a substrate 620, a plurality of device level cells 622 (e.g., logic cells), an interconnect portion 604, a circuit area 202, a design keep out area 204, and surrounding structures. 206 and edge 208.

복수의 디바이스 레벨 셀 (622) 은 기판 (620) 위에 형성된다. 복수의 디바이스 레벨 셀 (622) 은 집적 디바이스 (600) 의 디바이스 레벨 층을 형성할 수도 있다. 일부 구현들에서, 복수의 디바이스 레벨 셀 (622) 은 기판 (620) 의 부분들을 포함할 수도 있다. 일부 구현들에서, 기판 (620), 디바이스 레벨 층 및 복수의 디바이스 레벨 셀 (622) 은 집적 디바이스 (600) 의 기판 부분 (602) 으로서 지칭될 수도 있다. A plurality of device level cells 622 are formed over the substrate 620 . The plurality of device level cells 622 may form a device level layer of the integrated device 600 . In some implementations, plurality of device level cells 622 may include portions of substrate 620 . In some implementations, the substrate 620 , device level layer and plurality of device level cells 622 may be referred to as the substrate portion 602 of the integrated device 600 .

복수의 디바이스 레벨 셀 (622) 은 하나 이상의 트랜지스터를 포함할 수도 있다. 트랜지스터는 게이트, 소스 및 드레인을 포함할 수도 있다. 게이트 콘택은 게이트 위에 형성될 수도 있다. 소스 콘택은 소스 위에 형성될 수도 있다. 드레인 콘택은 드레인 위에 형성될 수도 있다. 콘택은 집적 디바이스의 인터커넥트 (예를 들어, M1 금속 층의 인터커넥트) 에 전기적으로 커플링되도록 구성될 수도 있다. 예를 들어, 게이트 콘택은 M1 층 인터커넥트에 커플링되는, 콘택 인터커넥트에 전기적으로 커플링되도록 구성될 수도 있다. The plurality of device level cells 622 may include one or more transistors. A transistor may include a gate, source and drain. A gate contact may be formed over the gate. A source contact may be formed over the source. A drain contact may be formed over the drain. The contact may be configured to be electrically coupled to an interconnect of the integrated device (eg, the interconnect of the M1 metal layer). For example, the gate contact may be configured to electrically couple to the contact interconnect, which is coupled to the M1 layer interconnect.

인터커넥트 부분 (604) 은 기판 부분 (602) 에 커플링되고 그 위에 형성된다. 특히, 인터커넥트 부분 (604) 은 복수의 디바이스 레벨 셀 (622) 위에 형성된다. 인터커넥트 부분 (604) 은 배선 층들을 포함할 수도 있다. 인터커넥트 부분 (604) 은 복수의 인터커넥트 (640)(예를 들어, 트레이스, 패드, 비아들) 및 적어도 하나의 유전체 층 (642) 을 포함한다. 인터커넥트 부분 (604) 은 디바이스 레벨 셀들의 복수의 트랜지스터에 인터커넥트들을 제공할 수도 있다. M1 층 인터커넥트는 인터커넥트 부분 (604) 의 일부일 수도 있다. 인터커넥트 부분 (604) 은 다른 금속 층들 (예를 들어, M2 층 인터커넥트, M3 층 인터커넥트, M4 층 인터커넥트 등) 을 포함할 수도 있다. 상이한 구현들은 인터커넥트 부분 (604) 에 대해 상이한 수의 금속 층들 (예를 들어, M1, M2, M3, M4, M5 등) 을 가질 수도 있다. 패시배이션 층 (660) 이 인터커넥트 부분 (604) 위에 형성되고 위치될 수도 있다. 적어도 하나의 패드 (662) 가 복수의 인터커넥트 (640) 에 커플링될 수도 있다.An interconnect portion 604 is coupled to and formed over the substrate portion 602 . In particular, interconnect portion 604 is formed over a plurality of device level cells 622 . Interconnect portion 604 may include wiring layers. Interconnect portion 604 includes a plurality of interconnects 640 (eg, traces, pads, vias) and at least one dielectric layer 642 . Interconnect portion 604 may provide interconnects to a plurality of transistors of device level cells. The M1 layer interconnect may be part of interconnect portion 604 . Interconnect portion 604 may include other metal layers (eg, M2 layer interconnect, M3 layer interconnect, M4 layer interconnect, etc.). Different implementations may have a different number of metal layers (eg, M1 , M2 , M3 , M4 , M5 , etc.) for interconnect portion 604 . A passivation layer 660 may be formed and positioned over interconnect portion 604 . At least one pad 662 may be coupled to plurality of interconnects 640 .

도 6 에 나타낸 바와 같이, 회로 영역 (202), 설계 킵 아웃 영역 (204) 및 주변 구조 (206) 가 기판 (620) 위에 형성되고 위치된다. 회로 영역 (202) 은 회로 컴포넌트들을 포함하는 집적 디바이스 (600) 의 영역일 수도 있다. 예를 들어, 회로 영역 (202) 은 적어도 하나의 트랜지스터를 포함할 수도 있는, 디바이스 레벨 셀들 (622) 을 포함할 수도 있다. 회로 영역 (202) 은 또한 복수의 인터커넥트 (640) 및 적어도 하나의 패드 (662) 를 포함할 수도 있다. 복수의 인터커넥트 (640) 는 액티브 디바이스들 및/또는 패시브 디바이스들을 전기적으로 커플링하도록 구성될 수도 있다. 복수의 인터커넥트 (640) 는 집적 디바이스 (600) 의 BEOL (back end of line) 부분 상에 형성될 수도 있다.As shown in FIG. 6 , a circuit area 202 , a design keep out area 204 and a peripheral structure 206 are formed and positioned over a substrate 620 . The circuit area 202 may be an area of the integrated device 600 that includes circuit components. For example, circuitry region 202 may include device level cells 622 , which may include at least one transistor. Circuit area 202 may also include a plurality of interconnects 640 and at least one pad 662 . The plurality of interconnects 640 may be configured to electrically couple active devices and/or passive devices. A plurality of interconnects 640 may be formed on a back end of line (BEOL) portion of the integrated device 600 .

설계 킵 아웃 영역 (204) 은 임의의 액티브 디바이스들 및/또는 패시브 디바이스들이 없는 기판 (620) 위의 영역일 수도 있다. 설계 킵 아웃 영역 (204) 은 인터커넥트들이 없는 (예를 들어, 복수의 인터커넥트 (640) 가 없는) 기판 (620) 위의 영역일 수도 있다. 설계 킵 아웃 영역 (204) 은 임의의 액티브 디바이스들, 패시브 디바이스들, 및 인터커넥트들이 없는 기판 (620) 위의 영역일 수도 있다. 설계 킵 아웃 영역 (204) 은 주변 구조 (예를 들어, 206) 가 없는 기판 (620) 위의 영역일 수도 있다. 설계 킵 아웃 영역 (204) 은 주변 구조 (예를 들어, 206) 가 없는 기판 (예를 들어, 620) 위의 영역일 수도 있다. 설계 킵 아웃 영역 (204) 은 집적 디바이스의 패시브 디바이스들 및/또는 액티브 디바이스들에 전기적으로 커플링되도록 구성되는 인터커넥터들이 없는 기판 위의 영역일 수도 있다. 따라서, 설계 킵 아웃 영역 (204) 은 집적 디바이스의 패시브 디바이스들 및/또는 액티브 디바이스들에 전기적으로 커플링되도록 구성되는 인터커넥터들을 포함하지 않을 수도 있다. 그러나, 설계 킵-아웃 영역 (204) 은 주변 구조 (예를 들어, 206) 에 커플링되는 적어도 하나의 인터커넥트를 포함할 수도 있지만, 적어도 하나의 인터커넥트는 집적 디바이스의 액티브 디바이스 (예를 들어, 트랜지스터) 및/또는 패시브 디바이스 (예를 들어, 인덕터, 커패시터) 에 전기적으로 커플링되지 않도록 구성될 수도 있다. 설계 킵 아웃 영역 (204) 은 접지에 커플링되도록 구성되지만, 임의의 액티브 디바이스들 및/또는 패시브 디바이스들이 없는 인터커넥트 (650) 를 포함할 수도 있음을 유의한다. 일 예에서, 주변 구조 (206) 는 접지에 커플링되도록 구성되는 인터커넥트 (650) 에 커플링될 수도 있다. 제 1 복수의 보호 인터커넥트 (260) 및/또는 제 2 복수의 보호 인터커넥트 (262) 는 인터커넥트 (650) 에 커플링될 수도 있다. 제 1 복수의 보호 인터커넥트 (260) 는 제 2 복수의 보호 인터커넥트 (262) 에 커플링될 수도 있다. 인터커넥트 (650) 는 접지에 커플링되도록 구성되는 (예를 들어, 외부적으로 접지되거나, 회로 영역 (202) 의 액티브 디바이스들과 별도로 접지되는) 복수의 인터커넥트 (640) 로부터의 인터커넥트들에 커플링될 수도 있다. 인터커넥트 (650) 는 집적 디바이스 (600) 의 액티브 디바이스 및/또는 패시브 디바이스에 전기적으로 커플링되지 않도록 구성될 수도 있다. 예를 들어, 패드 (662) 는 접지에 커플링되는 핀으로 간주될 수도 있고, 인터커넥트 (650) 는 패드 (662) 에 커플링되는 적어도 하나의 인터커넥트에 커플링된다. The design keep out area 204 may be an area above the substrate 620 that is free of any active devices and/or passive devices. The design keep out area 204 may be an area over the substrate 620 where there are no interconnects (eg, no plurality of interconnects 640 ). The design keep out area 204 may be an area above the substrate 620 that is free of any active devices, passive devices, and interconnects. The design keep out area 204 may be an area over the substrate 620 that is free of surrounding structures (eg, 206 ). The design keep out area 204 may be an area above the substrate (eg, 620) that is free of surrounding structures (eg, 206). The design keep out area 204 may be an area on the substrate free of interconnectors configured to be electrically coupled to active devices and/or passive devices of an integrated device. Accordingly, the design keep out region 204 may not include interconnectors that are configured to be electrically coupled to passive devices and/or active devices of an integrated device. However, the design keep-out region 204 may include at least one interconnect that is coupled to a peripheral structure (eg, 206), but the at least one interconnect is an active device (eg, a transistor) of an integrated device. ) and/or not electrically coupled to passive devices (eg, inductors, capacitors). Note that design keep out region 204 may include interconnect 650 configured to be coupled to ground, but without any active devices and/or passive devices. In one example, peripheral structure 206 may be coupled to interconnect 650 configured to be coupled to ground. The first plurality of protection interconnects 260 and/or the second plurality of protection interconnects 262 may be coupled to interconnect 650 . The first plurality of protection interconnects 260 may be coupled to the second plurality of protection interconnects 262 . Interconnect 650 is coupled to interconnects from a plurality of interconnects 640 that are configured to be coupled to ground (e.g., externally grounded or grounded separately from the active devices of circuit area 202). It could be. Interconnect 650 may be configured not to be electrically coupled to active and/or passive devices of integrated device 600 . For example, pad 662 may be considered a pin coupled to ground, and interconnect 650 is coupled to at least one interconnect that is coupled to pad 662 .

주변 구조 (206) 는 제 1 복수의 보호 인터커넥트 (260) 및 제 2 복수의 보호 인터커넥트 (262) 를 포함한다. 제 1 복수의 보호 인터커넥트 (260) 및 제 2 복수의 보호 인터커넥트 (262) 는 5개의 금속 층을 포함한다. 그러나, 제 1 복수의 보호 인터커넥트 (260) 및 제 2 복수의 보호 인터커넥트 (262) 의 상이한 구현들은 상이한 수의 금속 층 (예를 들어, 적어도 하나의 금속 층, 5개보다 많은 금속 층) 을 포함할 수도 있다. 제 1 복수의 보호 인터커넥트 (260) 및 제 2 복수의 보호 인터커넥트 (262) 는 인터커넥트 부분 (604) 에 적어도 위치될 수도 있다. 적어도 도 8 에서 하기에 추가로 설명되는 바와 같이, 주변 구조 (206) 는 기판 비아들을 포함할 수도 있다. 따라서, 주변 구조 (206)(및/또는 임의의 주변 구조) 의 일부는 집적 디바이스의 기판 (예를 들어, 620) 에 및/또는 기판 상에 위치될 수도 있다.The peripheral structure 206 includes a first plurality of protection interconnects 260 and a second plurality of protection interconnects 262 . The first plurality of protection interconnects 260 and the second plurality of protection interconnects 262 include five metal layers. However, different implementations of the first plurality of protective interconnects 260 and the second plurality of protective interconnects 262 include different numbers of metal layers (eg, at least one metal layer, more than five metal layers) You may. The first plurality of protection interconnects 260 and the second plurality of protection interconnects 262 may be located at least in the interconnect portion 604 . As described further below, at least in FIG. 8 , the peripheral structure 206 may include substrate vias. Accordingly, a portion of peripheral structure 206 (and/or any peripheral structure) may be located in and/or on a substrate (eg, 620) of an integrated device.

도 7 은 주변 구조를 포함하는 집적 디바이스 (700) 의 프로파일도를 도시한다. 집적 디바이스 (600) 는 웨이퍼 레벨 패키지 (WLP) 를 포함할 수도 있다. 집적 디바이스 (700) 는 도 2 의 집적 디바이스 (200) 의 단면 A-A 를 나타낼 수도 있다. 집적 디바이스 (700) 는 도 6 의 집적 디바이스 (600) 와 유사할 수도 있고, 따라서 집적 디바이스 (600) 와 동일하거나 유사한 컴포넌트들을 포함할 수도 있다. 집적 디바이스 (700) 는 기판 (620), 복수의 디바이스 레벨 셀 (622)(예를 들어, 로직 셀), 인터커넥트 부분 (604), 및 패키징 부분 (706) 을 포함한다. 복수의 디바이스 레벨 셀 (622) 은 기판 (620) 위에 위치되고 형성된다. 복수의 디바이스 레벨 셀 (622) 은 집적 디바이스 (700) 의 디바이스 레벨 층을 형성할 수도 있다. 일부 구현들에서, 복수의 디바이스 레벨 셀 (622) 은 기판 (620) 의 부분들을 포함할 수도 있다. 일부 구현들에서, 기판 (620), 디바이스 레벨 층 및 복수의 디바이스 레벨 셀 (622) 은 집적 디바이스 (700) 의 기판 부분 (602) 으로서 지칭될 수도 있다. 7 shows a profile diagram of an integrated device 700 including peripheral structures. The integrated device 600 may include a wafer level package (WLP). Integrated device 700 may represent cross-section A-A of integrated device 200 of FIG. 2 . Integrated device 700 may be similar to integrated device 600 of FIG. 6 and thus may include the same or similar components as integrated device 600 . Integrated device 700 includes a substrate 620 , a plurality of device level cells 622 (eg, logic cells), an interconnect portion 604 , and a packaging portion 706 . A plurality of device level cells 622 are positioned and formed over the substrate 620 . A plurality of device level cells 622 may form a device level layer of the integrated device 700 . In some implementations, plurality of device level cells 622 may include portions of substrate 620 . In some implementations, the substrate 620 , device level layer and plurality of device level cells 622 may be referred to as the substrate portion 602 of the integrated device 700 .

패키징 부분 (706) 은 인터커넥트 부분 (604) 위에 형성되고 이에 커플링된다. 패키징 부분 (706) 은 패시배이션 층 (660), 언더 범프 금속화 (UBM) 층 (762), 및 솔더 인터커넥트 (764) 를 포함한다. 집적 디바이스 (700) 의 사이즈 및 형상은 예시적인 것임을 유의한다. 더욱이, 나타낸 집적 디바이스 (700) 의 컴포넌트들은 스케일링되지 않을 수도 있다.A packaging portion 706 is formed over and coupled to the interconnect portion 604 . The packaging portion 706 includes a passivation layer 660 , an under bump metallization (UBM) layer 762 , and a solder interconnect 764 . Note that the size and shape of integrated device 700 is exemplary. Moreover, the components of the integrated device 700 shown may not be to scale.

위에 언급된 바와 같이, 주변 구조 (206) 는 접지에 커플링될 수도 있다. 일 예에서, 주변 구조 (206) 는 접지에 커플링되도록 구성되는 인터커넥트 (650) 에 커플링될 수도 있다. 제 1 복수의 보호 인터커넥트 (260) 및/또는 제 2 복수의 보호 인터커넥트 (262) 는 인터커넥트 (650) 에 커플링될 수도 있다. 제 1 복수의 보호 인터커넥트 (260) 는 제 2 복수의 보호 인터커넥트 (262) 에 커플링될 수도 있다. 인터커넥트 (650) 는 접지에 커플링되도록 구성되는 (예를 들어, 외부적으로 접지되거나, 회로 영역 (202) 의 액티브 디바이스들과 별도로 접지되는) 복수의 인터커넥트 (640) 로부터의 인터커넥트들에 커플링될 수도 있다. 예를 들어, UBM 층 (762) 및 솔더 인터커넥트 (764) 는 접지에 커플링되는 범프로 간주될 수도 있고, 인터커넥트 (650) 는 UBM 층 (762) 및 솔더 인터커넥트 (764) 에 커플링되는 적어도 하나의 인터커넥트에 커플링된다.As mentioned above, the peripheral structure 206 may be coupled to ground. In one example, peripheral structure 206 may be coupled to interconnect 650 configured to be coupled to ground. The first plurality of protection interconnects 260 and/or the second plurality of protection interconnects 262 may be coupled to interconnect 650 . The first plurality of protection interconnects 260 may be coupled to the second plurality of protection interconnects 262 . Interconnect 650 is coupled to interconnects from a plurality of interconnects 640 that are configured to be coupled to ground (e.g., externally grounded or grounded separately from the active devices of circuit area 202). It could be. For example, UBM layer 762 and solder interconnect 764 may be considered bumps coupled to ground, and interconnect 650 is at least one of UBM layer 762 and solder interconnect 764 coupled to coupled to the interconnect of

집적 디바이스 (예를 들어, 200, 300, 400, 600, 700) 는 다이 (예를 들어, 베어 다이) 를 포함할 수도 있다. 집적 디바이스는 무선 주파수 (RF) 디바이스, 아날로그 디바이스, 패시브 디바이스, 필터, 커패시터, 인덕터, 안테나, 송신기, 수신기, 표면 탄성파 (SAW) 필터들, 벌크 탄성파 (BAW) 필터, 발광 다이오드 (LED) 집적 디바이스, 실리콘 (Si) 기반 집적 디바이스, 실리콘 카바이드 (SiC) 기반 집적 디바이스, GaAs 기반 집적 디바이스, GaN 기반 집적 디바이스, 메모리, 전력 관리 프로세서, 및/또는 이들의 조합들을 포함할 수도 있다.An integrated device (eg, 200, 300, 400, 600, 700) may include a die (eg, a bare die). Integrated devices include radio frequency (RF) devices, analog devices, passive devices, filters, capacitors, inductors, antennas, transmitters, receivers, surface acoustic wave (SAW) filters, bulk acoustic wave (BAW) filters, light emitting diode (LED) integrated devices , a silicon (Si) based integrated device, a silicon carbide (SiC) based integrated device, a GaAs based integrated device, a GaN based integrated device, a memory, a power management processor, and/or combinations thereof.

집적 디바이스들 (600 및/또는 700) 은 주변 구조 (306) 로 구현될 수도 있다. 따라서, 집적 디바이스들 (600 및/또는 700) 은, 도 3 및/또는 도 4 에 설명된 바와 같이, 제 1 복수의 보호 인터커넥트 (360), 제 2 복수의 보호 인터커넥트 (362) 및 제 3 복수의 보호 인터커넥트 (364) 를 포함하는 주변 구조 (306) 를 포함할 수도 있다.Integrated devices 600 and/or 700 may be implemented with peripheral structure 306 . Accordingly, integrated devices 600 and/or 700 may include a first plurality of protection interconnects 360 , a second plurality of protection interconnects 362 , and a third plurality of protection interconnects 360 , as described in FIGS. 3 and/or 4 . may include a peripheral structure 306 comprising a protective interconnect 364 of

도 8 은 복수의 보호 인터커넥트를 포함하는 주변 구조의 부분을 도시한다. 도 8 은 집적 디바이스 (200) 의 단면 B-B 를 따라 주변 구조 (206) 를 도시할 수도 있다. 주변 구조 (206) 는 복수의 보호 인터커넥트 (860) 를 포함한다. 복수의 보호 인터커넥트 (860) 는 제 1 복수의 보호 인터커넥트 (260) 및/또는 제 2 복수의 보호 인터커넥트 (262) 를 나타낼 수도 있다.8 illustrates a portion of a peripheral structure that includes a plurality of protective interconnects. 8 may show peripheral structure 206 along cross section B-B of integrated device 200 . Peripheral structure 206 includes a plurality of protective interconnects 860 . The plurality of protection interconnects 860 may represent a first plurality of protection interconnects 260 and/or a second plurality of protection interconnects 262 .

주변 구조 (206) 는 기판 (620) 위에 형성되고 위치된다. 주변 구조 (206) 는 집적 디바이스의 일부일 수도 있다. 복수의 보호 인터커넥트 (860) 는 기판 (620) 위에 위치된 인터커넥트들을 포함한다. 예를 들어, 복수의 보호 인터커넥트 (860) 는 복수의 보호 인터커넥트 (801) 를 포함한다. 보호 인터커넥트들 (801) 은 기판 비아들, 다양한 금속 층들 (예를 들어, M1, M2, M3, M4) 상의 인터커넥트들, 및 집적 디바이스 (600) 의 금속 층들 사이에 위치된 인터커넥트들 (예를 들어, 비아들, V1 비아들, V2 비아들, V3 비아들) 을 포함한다. 매립 산화물 (buried oxide; BOX) 층 (802) 이 기판 (620) 위에 위치되고 이에 커플링될 수도 있다. 얕은 트렌치 격리 (shallow trench isolation; STI) 층 (804) 이 BOX 층 (802) 위에 위치되고 이에 커플링될 수도 있다. BOX 층 (802) 및 STI 층 (804) 은 복수의 보호 인터커넥트 (801) 의 측방향으로 위치될 수도 있다. 복수의 보호 인터커넥트 (860) 는 보호 인터커넥트들의 로우 (및/또는 컬럼) 로 배열될 수도 있다. 복수의 보호 인터커넥트 (860) 는 수직으로 스태거되고 및/또는 오프셋될 수도 있다. 보호 인터커넥트들 (860) 의 적어도 일부는 서로 전기적으로 커플링되도록 구성될 수도 있다. 보호 인터커넥트들 (860) 의 적어도 일부는 접지에 전기적으로 커플링되도록 구성될 수도 있다. 다양한 보호 인터커넥트들은 각각 유사하거나 상이한 길이들, 폭들 및/또는 두께들을 가질 수도 있다. 예를 들어, 상이한 금속 층들 상의 보호 인터커넥트는 상이한 두께들을 가질 수도 있다. 적어도 하나의 유전체 층 (642) 은 복수의 보호 인터커넥트 (860) 주위에 형성될 수도 있다.A peripheral structure 206 is formed and positioned over the substrate 620 . Peripheral structure 206 may be part of an integrated device. The plurality of protection interconnects 860 includes interconnects positioned over the substrate 620 . For example, plurality of protection interconnects 860 includes plurality of protection interconnects 801 . Protection interconnects 801 include substrate vias, interconnects on various metal layers (eg, M1, M2, M3, M4), and interconnects located between metal layers of integrated device 600 (eg, M1, M2, M3, M4). , vias, V1 vias, V2 vias, V3 vias). A buried oxide (BOX) layer 802 may be positioned over and coupled to the substrate 620 . A shallow trench isolation (STI) layer 804 may be located over and coupled to the BOX layer 802 . The BOX layer 802 and the STI layer 804 may be located laterally of the plurality of protective interconnects 801 . The plurality of protection interconnects 860 may be arranged in rows (and/or columns) of protection interconnects. The plurality of protection interconnects 860 may be vertically staggered and/or offset. At least some of the protection interconnects 860 may be configured to be electrically coupled to each other. At least some of the protection interconnects 860 may be configured to be electrically coupled to ground. The various protection interconnects may each have similar or different lengths, widths and/or thicknesses. For example, the protective interconnect on different metal layers may have different thicknesses. At least one dielectric layer 642 may be formed around the plurality of protective interconnects 860 .

도 9 는 복수의 보호 인터커넥트를 포함하는 주변 구조의 부분을 도시한다. 도 9 는 집적 디바이스 (200) 의 단면 B-B 를 따라 주변 구조 (206) 를 도시할 수도 있다. 주변 구조 (206) 는 복수의 보호 인터커넥트 (860) 및 복수의 보호 인터커넥트 (960) 를 포함한다. 복수의 보호 인터커넥트 (860) 는 제 1 복수의 보호 인터커넥트 (260) 를 나타낼 수도 있고 복수의 보호 인터커넥트 (960) 는 제 2 복수의 보호 인터커넥트 (262) 를 나타낼 수도 있다. 복수의 보호 인터커넥트 (960) 는 복수의 보호 인터커넥트 (860) 와 유사할 수도 있다. 도 9 에 나타낸 바와 같이, 복수의 보호 인터커넥트 (960) 는 복수의 보호 인터커넥트 (860) 로부터 스태거되거나 오프셋된다.9 illustrates a portion of a peripheral structure that includes a plurality of protective interconnects. 9 may show peripheral structure 206 along cross section B-B of integrated device 200 . Peripheral structure 206 includes a plurality of protection interconnects 860 and a plurality of protection interconnects 960 . The plurality of protection interconnects 860 may represent a first plurality of protection interconnects 260 and the plurality of protection interconnects 960 may represent a second plurality of protection interconnects 262 . The plurality of protection interconnects 960 may be similar to the plurality of protection interconnects 860 . As shown in FIG. 9 , plurality of protection interconnects 960 are staggered or offset from plurality of protection interconnects 860 .

위에 언급된 바와 같이, 주변 구조의 일부 부분들은 (i) 주변 구조의 다른 부분들에 대한 전기적 커플링이 없도록 및/또는 (ii) 주변 구조의 다른 부분들이 접지에 커플링되도록 구성될 수도 있을 때, 접지에 대한 커플링이 없도록 구성될 수도 있다. As noted above, when some parts of the surrounding structure may be configured so that (i) there is no electrical coupling to other parts of the surrounding structure and/or (ii) other parts of the surrounding structure are coupled to ground. , may be configured so that there is no coupling to ground.

도 10 은 제 1 부분 (1002), 제 2 부분 (1003) 및 제 3 부분 (1004) 을 포함하는 주변 구조 (1006) 를 도시한다. 주변 구조 (1006) 는 기판 (620) 위에 위치될 수도 있다. 도 10 은 도 2 의 B-B 단면을 따라 주변 구조 (1006) 의 프로파일도를 나타낼 수도 있다. 주변 구조 (1006) 는 복수의 보호 인터커넥트 (1060) 를 포함할 수도 있다. 주변 구조 (1006) 의 제 1 부분 (1002) 은 제 1 복수의 보호 인터커넥트 (1020) 를 포함할 수도 있다. 주변 구조 (1006) 의 제 2 부분 (1003) 은 제 2 복수의 보호 인터커넥트 (1030) 를 포함할 수도 있다. 주변 구조 (1006) 의 제 3 부분 (1004) 은 제 3 복수의 보호 인터커넥트 (1040) 를 포함할 수도 있다. 제 2 부분 (1003) 은 제 1 부분 (1002) 과 제 3 부분 (1004) 사이에 위치된다. 제 1 복수의 보호 인터커넥트 (1020), 제 2 복수의 보호 인터커넥트 (1030), 및 제 3 복수의 보호 인터커넥트 (1040) 는 복수의 보호 인터커넥트 (1060) 의 일부일 수도 있다.10 shows a peripheral structure 1006 comprising a first part 1002 , a second part 1003 and a third part 1004 . A peripheral structure 1006 may be located above the substrate 620 . FIG. 10 may show a profile view of peripheral structure 1006 along cross section B-B of FIG. 2 . Peripheral structure 1006 may include a plurality of protective interconnects 1060 . The first portion 1002 of the peripheral structure 1006 may include a first plurality of protective interconnects 1020 . The second portion 1003 of the peripheral structure 1006 may include a second plurality of protective interconnects 1030 . The third portion 1004 of the peripheral structure 1006 may include a third plurality of protective interconnects 1040 . The second part 1003 is located between the first part 1002 and the third part 1004 . The first plurality of protection interconnects 1020 , the second plurality of protection interconnects 1030 , and the third plurality of protection interconnects 1040 may be part of the plurality of protection interconnects 1060 .

제 1 복수의 보호 인터커넥트 (1020) 및 제 3 복수의 보호 인터커넥트 (1040) 는 서로 및/또는 접지에 전기적으로 커플링되도록 구성될 수도 있다. 제 2 복수의 보호 인터커넥트 (1030) 는 제 1 복수의 보호 인터커넥트 (1020) 와 제 3 복수의 보호 인터커넥트 (1040) 사이에 위치된다. 제 2 복수의 보호 인터커넥트 (1030) 는 (i) 제 1 복수의 보호 인터커넥트 (1020) 및 제 3 복수의 보호 인터커넥트 (1040) 와의 전기적 커플링이 없도록, 및/또는 (ii) 접지에 대한 전기적 커플링이 없도록 구성될 수도 있다. 일부 구현들에서, 적어도 하나의 신호는 주변 구조 (1006) 의 제 2 부분 (1003) 을 통해 이동할 수도 있다. 제 2 부분 (1003) 은 도 4 에서 설명된 바와 같이, 주변 구조 (1006) 의 격리된 부분일 수도 있다. 제 2 부분 (1003) 은 격리된 부분 (404a 또는 404b) 을 나타낼 수도 있다.The first plurality of protection interconnects 1020 and the third plurality of protection interconnects 1040 may be configured to be electrically coupled to each other and/or to ground. The second plurality of protection interconnects 1030 is positioned between the first plurality of protection interconnects 1020 and the third plurality of protection interconnects 1040 . The second plurality of protection interconnects 1030 may (i) have no electrical coupling with the first plurality of protection interconnects 1020 and the third plurality of protection interconnects 1040 and/or (ii) electrical couple to ground. It may also be configured without a ring. In some implementations, at least one signal may travel through the second portion 1003 of the peripheral structure 1006 . The second portion 1003 may be an isolated portion of the peripheral structure 1006, as described in FIG. The second portion 1003 may represent an isolated portion 404a or 404b.

도 11 은 적어도 하나의 저항기를 포함하는 주변 구조 (1106) 를 도시한다. 주변 구조 (1106) 는 주변 구조 (1006) 와 유사할 수도 있고, 따라서 주변 구조 (1006) 와 동일하거나 유사한 컴포넌트들을 포함할 수도 있다. 도 11 은 도 2 의 B-B 단면을 따라 주변 구조 (1106) 의 프로파일도를 나타낼 수도 있다. 주변 구조 (1106) 는 적어도 하나의 폴리실리콘 층 (1102) 을 포함한다. 폴리실리콘 층 (1102) 은 STI 층 (804) 에 커플링되고 그 위에 위치될 수도 있다. 주변 구조 (1106) 는 적어도 하나의 폴리실리콘 층 (1102) 을 복수의 보호 인터커넥트 (1060) 에 커플링하거나 이를 함함으로써 튜닝 및/또는 수정될 수도 있다. 복수의 보호 인터커넥트 (1060) 에 더 많은 폴리실리콘 층들 (1102) 을 커플링하는 것 및/또는 더 많은 폴리실리콘 층들 (1102) 을 부가하는 것은 주변 구조 (1006) 의 유효 저항을 증가시킬 수도 있다. 적어도 하나의 폴리실리콘 층 (1102) 은 무선 주파수 (RF) 회로들에 필요할 수도 있는 전기적 밀봉 링의 임피던스를 변경하기 위한 폴리 저항기들을 제공하기 위해 사용될 수도 있다. 일부 구현들에서, 주변 구조 (1106) 는 전기적 밀봉 링을 위한 저항기들 (예를 들어, 실리콘 저항기들) 을 제공하기 위해 기판의 적어도 하나의 저항 영역 (예를 들어, 실리콘의 영역) 에 전기적으로 커플링되도록 구성될 수도 있다. 저항 영역은 트랜지스터의 컴포넌트들을 포함할 수도 있다. 일부 구현들에서, 주변 구조 (1106) 는 폴리실리콘 층 (1102) 및/또는 기판의 적어도 하나의 저항 영역에 전기적으로 커플링되도록 구성될 수도 있다. 적어도 하나의 폴리실리콘 층 (1102) 및/또는 실리콘 저항기들은 무선 주파수 (RF) 회로들에 필요할 수도 있는 전기적 밀봉 링의 임피던스를 변경하기 위한 저항기들을 제공하기 위해 사용될 수도 있다. 일부 구현들에서, 주변 구조 (1006) 의 저항률을 증가시키는 것은 주변 구조 (1006) 가 무선 주파수 (RF) 디커플러로서 구성되는 것을 도울 수도 있다. 폴리실리콘 층 (1102) 은 p 도펀트를 포함하는 폴리실리콘 층 또는 N 도펀트를 포함하는 폴리실리콘 층을 포함할 수도 있다. 11 shows a peripheral structure 1106 comprising at least one resistor. The peripheral structure 1106 may be similar to the peripheral structure 1006 and thus may include the same or similar components as the peripheral structure 1006 . FIG. 11 may show a profile view of peripheral structure 1106 along cross section B-B of FIG. 2 . The peripheral structure 1106 includes at least one polysilicon layer 1102 . A polysilicon layer 1102 may be coupled to and positioned over the STI layer 804 . The peripheral structure 1106 may be tuned and/or modified by coupling or having at least one polysilicon layer 1102 to a plurality of protective interconnects 1060 . Coupling more polysilicon layers 1102 to the plurality of protective interconnects 1060 and/or adding more polysilicon layers 1102 may increase the effective resistance of the peripheral structure 1006 . At least one polysilicon layer 1102 may be used to provide poly resistors to change the impedance of an electrical sealing ring that may be needed in radio frequency (RF) circuits. In some implementations, the peripheral structure 1106 electrically connects at least one resistive region (eg, region of silicon) of the substrate to provide resistors (eg, silicon resistors) for an electrical seal ring. It may also be configured to be coupled. The resistive region may include components of a transistor. In some implementations, the peripheral structure 1106 may be configured to be electrically coupled to the polysilicon layer 1102 and/or to at least one resistive region of the substrate. At least one polysilicon layer 1102 and/or silicon resistors may be used to provide resistors to change the impedance of an electrical seal ring that may be needed in radio frequency (RF) circuits. In some implementations, increasing the resistivity of the surrounding structure 1006 may help the surrounding structure 1006 be configured as a radio frequency (RF) decoupler. Polysilicon layer 1102 may include a polysilicon layer that includes a p dopant or a polysilicon layer that includes an N dopant.

폴리실리콘 층 (1102) 은 본 개시에 설명된 주변 구조들 중 임의의 것에 커플링되거나 일부일 수도 있음을 유의한다. 도 8 내지 도 11 은 주변 구조 (206) 및/또는 주변 구조 (306) 를 도시할 수도 있음을 유의한다.Note that the polysilicon layer 1102 may be part of or coupled to any of the peripheral structures described in this disclosure. Note that FIGS. 8-11 may depict peripheral structure 206 and/or peripheral structure 306 .

도 12 는 복수의 보호 인터커넥트의 3개의 로우를 포함하는 주변 구조 (1206) 의 평면도를 도시한다. 도 12 에 나타낸 바와 같이, 주변 구조 (1206) 는 제 1 복수의 보호 인터커넥트 (1202) 의 제 1 로우, 제 2 복수의 보호 인터커넥트 (1203) 의 제 2 로우, 및 제 3 복수의 보호 인터커넥트 (1204) 의 제 3 로우를 포함한다. 제 2 복수의 보호 인터커넥트 (1203) 의 제 2 로우는 제 1 복수의 보호 인터커넥트 (1202) 의 제 1 로우에 대해 측방향으로 스태거될 수도 있다. 제 3 복수의 보호 인터커넥트 (1204) 의 제 3 로우는 제 2 복수의 보호 인터커넥트 (1203) 의 제 2 로우에 대해 측방향으로 스태거될 수도 있다.12 shows a top view of a peripheral structure 1206 that includes three rows of a plurality of protection interconnects. As shown in FIG. 12 , the peripheral structure 1206 includes a first row of a first plurality of protection interconnects 1202 , a second row of a second plurality of protection interconnects 1203 , and a third plurality of protection interconnects 1204 . ) includes the third row of The second row of the second plurality of protection interconnects 1203 may be laterally staggered relative to the first row of the first plurality of protection interconnects 1202 . The third row of the third plurality of protection interconnects 1204 may be laterally staggered relative to the second row of the second plurality of protection interconnects 1203 .

제 1 복수의 보호 인터커넥트 (1202) 의 제 1 로우는 복수의 보호 인터커넥트 (1220)(예를 들어, 1220a, 1220b, 1220c, 1220d), 복수의 보호 인터커넥트 (1222)(예를 들어, 1222a, 1222b, 1222c, 1222d) 및 복수의 보호 비아 (1221) 를 포함한다. 제 2 복수의 보호 인터커넥트 (1203) 의 제 2 로우는 복수의 보호 인터커넥트 (1230)(예를 들어, 1230a, 1230b, 1230c, 1230d), 복수의 보호 인터커넥트 (1232)(예를 들어, 1232a, 1232b, 1232c, 1232d) 및 복수의 보호 비아 (1231) 를 포함한다. 제 3 복수의 보호 인터커넥트 (1204) 의 제 3 로우는 복수의 보호 인터커넥트 (1240)(예를 들어, 1240a, 1240b, 1240c, 1240d), 복수의 보호 인터커넥트 (1242)(예를 들어, 1242a, 1242b, 1242c, 1242d) 및 복수의 보호 비아 (1241) 를 포함한다.A first row of the first plurality of protection interconnects 1202 includes a plurality of protection interconnects 1220 (e.g., 1220a, 1220b, 1220c, 1220d), a plurality of protection interconnects 1222 (e.g., 1222a, 1222b) , 1222c, 1222d) and a plurality of protection vias 1221. The second row of the second plurality of protection interconnects 1203 includes a plurality of protection interconnects 1230 (e.g., 1230a, 1230b, 1230c, 1230d), a plurality of protection interconnects 1232 (e.g., 1232a, 1232b) , 1232c, 1232d) and a plurality of protection vias 1231. The third row of the third plurality of protection interconnects 1204 includes a plurality of protection interconnects 1240 (e.g., 1240a, 1240b, 1240c, 1240d), a plurality of protection interconnects 1242 (e.g., 1242a, 1242b) , 1242c, 1242d) and a plurality of protection vias 1241.

도 13 은 제 1 복수의 보호 인터커넥트 (1202) 의 제 1 로우의 측면 프로파일도를 도시한다. 도 13 에 나타낸 바와 같이, 제 1 복수의 보호 인터커넥트 (1202) 의 제 1 로우는 수직으로 스태거되는 보호 인터커넥트들을 포함한다. 제 1 복수의 보호 인터커넥트 (1202) 의 제 1 로우는 복수의 보호 인터커넥트 (1220)(예를 들어, 1220a, 1220b, 1220c, 1220d), 복수의 보호 인터커넥트 (1222)(예를 들어, 1222a, 1222b, 1222c, 1222d), 복수의 보호 인터커넥트 (1224)(예를 들어, 1224a, 1224b, 1224c, 1224d), 복수의 보호 비아 (1221), 복수의 보호 비아 (1223) 및 복수의 보호 비아 (1225) 를 포함한다.13 shows a side profile view of a first row of first plurality of protection interconnects 1202 . As shown in FIG. 13 , the first row of the first plurality of protection interconnects 1202 includes vertically staggered protection interconnects. A first row of the first plurality of protection interconnects 1202 includes a plurality of protection interconnects 1220 (e.g., 1220a, 1220b, 1220c, 1220d), a plurality of protection interconnects 1222 (e.g., 1222a, 1222b) , 1222c, 1222d), a plurality of protection interconnects 1224 (eg, 1224a, 1224b, 1224c, 1224d), a plurality of protection vias 1221, a plurality of protection vias 1223, and a plurality of protection vias 1225 includes

복수의 보호 인터커넥트 (1220), 복수의 보호 인터커넥트 (1222), 복수의 보호 인터커넥트 (1224), 복수의 보호 비아 (1221), 복수의 보호 비아 (1223) 및 복수의 보호 비아 (1225) 는 서로 커플링된다. 복수의 보호 인터커넥트 (1220), 복수의 보호 인터커넥트 (1222) 및 복수의 보호 인터커넥트 (1224) 는 수직으로 스태거된다. 일부 구현들에서, 복수의 보호 비아 (1221), 복수의 보호 비아 (1223) 및/또는 복수의 보호 비아 (1225) 로부터의 비아들 중 적어도 하나는 비아 바 (예를 들어, 보호 비아 바) 일 수도 있다. 도 13 은 비아 바로서 구성되는 복수의 보호 비아 (1223) 로부터의 비아 (1223a) 를 도시한다. 비아 바는 동일한 금속 층 상의 2개의 상이한 인터커넥트에 커플링될 수도 있다. 도 13 의 예에서, 비아 (1223a) 는 보호 인터커넥트 (1222b), 보호 인터커넥트 (1222c) 및 보호 인터커넥트 (1224b) 에 커플링된다. 복수의 보호 비아 (1225) 는 기판 비아들 (예를 들어, 기판 보호 비아들) 일 수도 있다.The plurality of protection interconnects 1220, the plurality of protection interconnects 1222, the plurality of protection interconnects 1224, the plurality of protection vias 1221, the plurality of protection vias 1223, and the plurality of protection vias 1225 are coupled to each other. ring The plurality of protection interconnects 1220 , the plurality of protection interconnects 1222 and the plurality of protection interconnects 1224 are vertically staggered. In some implementations, at least one of the vias from plurality of protection vias 1221 , plurality of protection vias 1223 , and/or plurality of protection vias 1225 is a via bar (eg, a protection via bar) may be 13 shows vias 1223a from a plurality of protection vias 1223 configured as via bars. A via bar may be coupled to two different interconnects on the same metal layer. In the example of FIG. 13 , via 1223a is coupled to protection interconnect 1222b , protection interconnect 1222c and protection interconnect 1224b . The plurality of protection vias 1225 may be substrate vias (eg, substrate protection vias).

제 2 복수의 보호 인터커넥트 (1203) 의 제 2 로우 및 제 3 복수의 보호 인터커넥트 (1204) 의 제 3 로우는 제 1 복수의 보호 인터커넥트 (1202) 의 제 1 로우와 유사한 방식으로 배열될 수도 있다. The second row of the second plurality of protection interconnects 1203 and the third row of the third plurality of protection interconnects 1204 may be arranged in a similar manner as the first row of the first plurality of protection interconnects 1202 .

기판 위에 주변 구조를 제조하기 위한 예시적인 Exemplary for Fabricating Peripheral Structures on a Substrate 시퀀스sequence

일부 구현들에서, 주변 구조를 제조하는 것은 수개의 프로세스를 포함한다. 도 14a 내지 도 14g 는 기판 위에 주변 구조를 제공 또는 제조하기 위한 예시적인 시퀀스를 도시한다. 일부 구현들에서, 도 14a 내지 도 14g 의 시퀀스는 도 11 의 주변 구조 (1106) 를 제공 또는 제조하는데 사용될 수도 있다. 그러나, 도 14a 내지 도 14g 의 프로세스는 본 개시에 설명된 주변 구조들 중 임의의 것을 제조하는데 사용될 수도 있다. 도 14a 내지 도 14g 의 프로세스는 집적 디바이스에서 주변 구조를 제조하는데 사용될 수도 있다.In some implementations, fabricating the peripheral structure includes several processes. 14A-14G show an exemplary sequence for providing or fabricating a peripheral structure over a substrate. In some implementations, the sequence of FIGS. 14A-14G may be used to provide or fabricate the peripheral structure 1106 of FIG. 11 . However, the process of FIGS. 14A-14G may be used to fabricate any of the peripheral structures described in this disclosure. The process of FIGS. 14A-14G may be used to fabricate a peripheral structure in an integrated device.

도 14a 내지 도 14g 의 시퀀스가 주변 구조를 제공 또는 제조하기 위한 시퀀스를 단순화 및/또는 명확화하기 위하여 하나 이상의 스테이지를 조합할 수도 있음을 유의해야 한다. 일부 구현들에서, 프로세스들의 순서는 변경 또는 수정될 수도 있다. 일부 구현들에서, 프로세스들 중 하나 이상은 본 개시의 사상으로부터 벗어나지 않으면서 교체되거나 대체될 수도 있다.It should be noted that the sequences of FIGS. 14A-14G may combine one or more stages to simplify and/or clarify the sequence for providing or fabricating peripheral structures. In some implementations, the order of processes may be changed or modified. In some implementations, one or more of the processes may be replaced or replaced without departing from the spirit of the present disclosure.

도 14a 에 나타낸 바와 같이, 스테이지 1 은 기판 (620) 이 제공된 후의 상태를 도시한다. 기판 (620) 은 실리콘 (Si) 을 포함할 수도 있다.As shown in FIG. 14A, stage 1 shows the state after the substrate 620 is provided. Substrate 620 may include silicon (Si).

스테이지 2 는 기판 (620) 위에 BOX 층 (802) 및 얕은 트렌치 격리 (STI) 층 (804) 이 형성된 후의 상태를 도시한다. BOX 층 (802) 은 매립 산화물을 포함할 수도 있다. BOX 층 (802) 은 기판 (620) 위에 형성되고 이에 커플링된다. STI 층 (804) 은 BOX 층 (802) 위에 형성되고 이에 커플링된다. 성막(deposition) 프로세스가 BOX 층 (802) 및 STI 층 (804) 를 형성하는데 사용될 수도 있다.Stage 2 shows the state after the formation of the BOX layer 802 and the shallow trench isolation (STI) layer 804 over the substrate 620 . BOX layer 802 may include a buried oxide. A BOX layer 802 is formed over and coupled to the substrate 620 . An STI layer 804 is formed over and coupled to the BOX layer 802 . A deposition process may be used to form the BOX layer 802 and the STI layer 804 .

스테이지 3 은 폴리실리콘 층 (1102) 이 STI 층 (804) 위에 형성되고 이에 커플링된 후의 상태를 도시한다. 성막 프로세스는 폴리실리콘 층 (1102) 을 형성하는데 사용될 수도 있다. 폴리실리콘 층 (1102) 은 선택적일 수도 있다.Stage 3 shows the state after the polysilicon layer 1102 is formed over and coupled to the STI layer 804 . A deposition process may be used to form the polysilicon layer 1102 . The polysilicon layer 1102 may be optional.

스테이지 4 는 도 14b 에 나타낸 바와 같이, 캐비티들 (1402) 이 BOX 층 (802), STI 층 (804) 및 폴리실리콘 층 (1102) 에 형성된 후의 상태를 도시한다. 레이저 프로세스 또는/및 에칭 프로세스가 캐비티들 (1402) 을 형성하는데 사용될 수도 있다.Stage 4 shows the state after cavities 1402 are formed in the BOX layer 802, the STI layer 804 and the polysilicon layer 1102, as shown in FIG. 14B. A laser process or/and etching process may be used to form cavities 1402 .

스테이지 5 는 복수의 보호 인터커넥트 (801) 가 캐비티들 (1402) 에 형성된 후의 상태를 도시한다. 도금 프로세스가 복수의 보호 인터커넥트 (801) 를 형성하는데 사용될 수도 있다. 복수의 보호 인터커넥트 (801) 는 기판 비아들 (예를 들어, 보호 기판 비아들) 을 포함할 수도 있다. 복수의 보호 인터커넥트 (801) 의 일부는 폴리실리콘 층 (1102) 위에 형성될 수도 있다.Stage 5 shows the state after a plurality of protective interconnects 801 are formed in the cavities 1402 . A plating process may be used to form the plurality of protective interconnects 801 . The plurality of protection interconnects 801 may include substrate vias (eg, protection substrate vias). Some of the plurality of protective interconnects 801 may be formed over the polysilicon layer 1102 .

스테이지 6 은 유전체 층 (1410) 이 폴리실리콘 층 (1102) 위에 형성된 후의 상태를 도시한다. 폴리실리콘 층 (1102) 이 없는 경우, 유전체 층 (1410) 이 STI 층 (804) 위에 형성될 수도 있다. 상이한 구현들은 유전체 층에 대해 상이한 재료들을 사용할 수도 있다. 성막 프로세스 또는 코팅 프로세스가 유전체 층을 형성하는데 사용될 수도 있다.Stage 6 shows the state after dielectric layer 1410 is formed over polysilicon layer 1102 . In the absence of the polysilicon layer 1102, a dielectric layer 1410 may be formed over the STI layer 804. Different implementations may use different materials for the dielectric layer. A deposition process or coating process may be used to form the dielectric layer.

스테이지 7 은 도 14c 에 나타낸 바와 같이, 복수의 보호 인터커넥트 (1412) 가 복수의 보호 인터커넥트 (801) 및 유전체 층 (1410) 위에 형성된 후의 상태를 도시한다. 도금 프로세스가 복수의 보호 인터커넥트 (1412) 를 형성하는데 사용될 수도 있다. 복수의 보호 인터커넥트 (1412) 는 트레이스들 및/또는 패드들을 포함할 수도 있다. 복수의 보호 인터커넥트 (1412) 는 복수의 보호 인터커넥트 (801) 에 커플링될 수도 있다. 복수의 보호 인터커넥트 (1412) 는 폴리실리콘 층 (1102) 에 커플링될 수도 있다. 복수의 보호 인터커넥트 (1412) 는 (예를 들어, 복수의 보호 인터커넥트 (801) 를 통해) 폴리실리콘 층 (1102) 에 전기적으로 커플링되도록 구성될 수도 있다. 복수의 보호 인터커넥트 (1412) 는 M1 층 상에 인터커넥트들을 포함할 수도 있다.Stage 7 shows the state after plurality of protective interconnects 1412 are formed over plurality of protective interconnects 801 and dielectric layer 1410, as shown in FIG. 14C. A plating process may be used to form the plurality of protective interconnects 1412 . The plurality of protection interconnects 1412 may include traces and/or pads. A plurality of protection interconnects 1412 may be coupled to a plurality of protection interconnects 801 . A plurality of protective interconnects 1412 may be coupled to the polysilicon layer 1102 . The plurality of protective interconnects 1412 may be configured to be electrically coupled to the polysilicon layer 1102 (eg, via the plurality of protective interconnects 801 ). The plurality of protection interconnects 1412 may include interconnects on the M1 layer.

스테이지 8 은 유전체층 (1420) 이 복수의 보호 인터커넥트 (1412) 및 유전체 층 (1410) 위에 형성된 후의 상태를 도시한다. 상이한 구현들은 유전체 층에 대해 상이한 재료들을 사용할 수도 있다. 성막 프로세스 또는 코팅 프로세스가 유전체 층을 형성하는데 사용될 수도 있다.Stage 8 shows the state after dielectric layer 1420 is formed over dielectric layer 1410 and plurality of protective interconnects 1412 . Different implementations may use different materials for the dielectric layer. A deposition process or coating process may be used to form the dielectric layer.

스테이지 9 는 도 14d 에 나타낸 바와 같이, 복수의 캐비티 (1421) 가 유전체 층 (1420) 위에 형성된 후의 상태를 도시한다. 복수의 캐비티 (1421) 는 에칭 프로세스 (예를 들어, 포토 에칭 프로세스) 또는 레이저 프로세스를 사용하여 형성될 수도 있다.Stage 9 shows the state after a plurality of cavities 1421 are formed over the dielectric layer 1420, as shown in FIG. 14D. The plurality of cavities 1421 may be formed using an etch process (eg, a photo etch process) or a laser process.

스테이지 10 은 복수의 보호 인터커넥트 (1422) 가 캐비티들 (1421) 및 유전체 층 (1420) 위에 형성된 후의 상태를 도시한다. 도금 프로세스가 복수의 보호 인터커넥트 (1422) 를 형성하는데 사용될 수도 있다. 복수의 보호 인터커넥트 (1422) 는 트레이스들, 패드들, 및/또는 비아들을 포함할 수도 있다. 복수의 보호 인터커넥트 (1422) 는 복수의 보호 인터커넥트 (1412) 에 커플링될 수도 있다. 복수의 보호 인터커넥트 (1422) 는 M2 층 상에 인터커넥트들을 포함할 수도 있다.Stage 10 shows the state after a plurality of protective interconnects 1422 are formed over cavities 1421 and dielectric layer 1420 . A plating process may be used to form the plurality of protective interconnects 1422 . The plurality of protection interconnects 1422 may include traces, pads, and/or vias. A plurality of protection interconnects 1422 may be coupled to a plurality of protection interconnects 1412 . The plurality of protection interconnects 1422 may include interconnects on the M2 layer.

스테이지 11 은 유전체층 (1430) 이 복수의 보호 인터커넥트 (1422) 및 유전체 층 (1420) 위에 형성된 후의 상태를 도시한다. 상이한 구현들은 유전체 층에 대해 상이한 재료들을 사용할 수도 있다. 성막 프로세스 또는 코팅 프로세스가 유전체 층을 형성하는데 사용될 수도 있다.Stage 11 shows the state after dielectric layer 1430 is formed over dielectric layer 1420 and plurality of protective interconnects 1422 . Different implementations may use different materials for the dielectric layer. A deposition process or coating process may be used to form the dielectric layer.

스테이지 12 는 도 14e 에 나타낸 바와 같이, 복수의 캐비티 (1431) 가 유전체 층 (1430) 위에 형성된 후의 상태를 도시한다. 복수의 캐비티 (1431) 는 에칭 프로세스 (예를 들어, 포토 에칭 프로세스) 또는 레이저 프로세스를 사용하여 형성될 수도 있다.Stage 12 shows the state after a plurality of cavities 1431 are formed over the dielectric layer 1430, as shown in FIG. 14E. The plurality of cavities 1431 may be formed using an etch process (eg, a photo etch process) or a laser process.

스테이지 13 은 복수의 보호 인터커넥트 (1432) 가 캐비티들 (1431) 및 유전체 층 (1430) 위에 형성된 후의 상태를 도시한다. 도금 프로세스가 복수의 보호 인터커넥트 (1432) 를 형성하는데 사용될 수도 있다. 복수의 보호 인터커넥트 (1432) 는 트레이스들, 패드들, 및/또는 비아들을 포함할 수도 있다. 복수의 보호 인터커넥트 (1432) 는 복수의 보호 인터커넥트 (1422) 에 커플링될 수도 있다. 복수의 보호 인터커넥트 (1432) 는 M3 층 상에 인터커넥트들을 포함할 수도 있다.Stage 13 shows the state after a plurality of protective interconnects 1432 are formed over cavities 1431 and dielectric layer 1430 . A plating process may be used to form the plurality of protective interconnects 1432 . The plurality of protection interconnects 1432 may include traces, pads, and/or vias. A plurality of protection interconnects 1432 may be coupled to a plurality of protection interconnects 1422 . The plurality of protection interconnects 1432 may include interconnects on the M3 layer.

스테이지 14 는 도 14f 에 나타낸 바와 같이, 유전체 층 (1440) 이 복수의 보호 인터커넥트 (1432) 및 유전체 층 (1430) 위에 형성된 후의 상태를 도시한다. 상이한 구현들은 유전체 층에 대해 상이한 재료들을 사용할 수도 있다. 성막 프로세스 또는 코팅 프로세스가 유전체 층을 형성하는데 사용될 수도 있다.Stage 14 shows the state after dielectric layer 1440 is formed over plurality of protective interconnects 1432 and dielectric layer 1430, as shown in FIG. 14F. Different implementations may use different materials for the dielectric layer. A deposition process or coating process may be used to form the dielectric layer.

스테이지 15 는 복수의 캐비티 (1441) 가 유전체 층 (1440) 위에 형성된 후의 상태를 도시한다. 복수의 캐비티 (1441) 는 에칭 프로세스 (예를 들어, 포토 에칭 프로세스) 또는 레이저 프로세스를 사용하여 형성될 수도 있다.Stage 15 shows the state after plurality of cavities 1441 are formed over dielectric layer 1440 . The plurality of cavities 1441 may be formed using an etching process (eg, a photo etching process) or a laser process.

스테이지 16 은 도 14g 에 나타낸 바와 같이, 복수의 보호 인터커넥트 (1442) 가 캐비티들 (1441) 및 유전체 층 (1440) 위에 형성된 후의 상태를 도시한다. 도금 프로세스가 복수의 보호 인터커넥트 (1442) 를 형성하는데 사용될 수도 있다. 복수의 보호 인터커넥트 (1442) 는 트레이스들, 패드들, 및/또는 비아들을 포함할 수도 있다. 복수의 보호 인터커넥트 (1442) 는 복수의 보호 인터커넥트 (1432) 에 커플링될 수도 있다. 복수의 보호 인터커넥트 (1442) 는 M4 층 상에 인터커넥트들을 포함할 수도 있다.Stage 16 shows the state after a plurality of protective interconnects 1442 are formed over cavities 1441 and dielectric layer 1440, as shown in FIG. 14G. A plating process may be used to form the plurality of protective interconnects 1442 . The plurality of protection interconnects 1442 may include traces, pads, and/or vias. A plurality of protection interconnects 1442 may be coupled to a plurality of protection interconnects 1432 . The plurality of protection interconnects 1442 may include interconnects on the M4 layer.

스테이지 17 은 유전체층 (1450) 이 복수의 보호 인터커넥트 (1442) 및 유전체 층 (1440) 위에 형성된 후의 상태를 도시한다. 상이한 구현들은 유전체 층에 대해 상이한 재료들을 사용할 수도 있다. 성막 프로세스 또는 코팅 프로세스가 유전체 층을 형성하는데 사용될 수도 있다. 유전체 층들 (1410, 1420, 1430, 1440 및/또는 1450) 은 유전체 층 (642) 에 의해 나타낼 수도 있다.Stage 17 shows the state after dielectric layer 1450 is formed over dielectric layer 1440 and plurality of protective interconnects 1442 . Different implementations may use different materials for the dielectric layer. A deposition process or coating process may be used to form the dielectric layer. Dielectric layers 1410 , 1420 , 1430 , 1440 and/or 1450 may be represented by dielectric layer 642 .

스테이지 17 은 복수의 보호 인터커넥트 (1060)(예를 들어, 206) 를 포함하는 주변 구조 (1106) 를 도시할 수도 있다. 복수의 보호 인터커넥트 (1060) 는 복수의 보호 인터커넥트 (801, 1412, 1422, 1432 및/또는 1442) 를 포함할 수도 있다.Stage 17 may depict a peripheral structure 1106 that includes a plurality of protection interconnects 1060 (eg, 206 ). The plurality of protection interconnects 1060 may include a plurality of protection interconnects 801 , 1412 , 1422 , 1432 and/or 1442 .

도 14a 내지 도 14g 의 프로세스는, 4개 미만의 금속 층 또는 4개 초과의 금속 층을 갖는 주변 구조를 포함하는, 다양한 수의 금속 층을 포함하는 주변 구조를 제조하는데 사용될 수도 있음을 유의한다.It is noted that the process of FIGS. 14A-14G may be used to fabricate peripheral structures comprising various numbers of metal layers, including peripheral structures having less than four metal layers or more than four metal layers.

상이한 구현들은 금속 층(들)을 형성하기 위한 상이한 프로세스들을 사용할 수도 있다. 일부 구현들에서, 금속 층(들)을 형성하기 위한 화학 기상 증착 (CVD) 프로세스 및/또는 물리 기상 증착 (PVD) 프로세스. 예를 들어, 스퍼터링 프로세스, 스프레이 코팅 프로세스, 및/또는 도금 프로세스가 금속 층(들)을 형성하는데 사용될 수도 있다.Different implementations may use different processes for forming the metal layer(s). In some implementations, a chemical vapor deposition (CVD) process and/or a physical vapor deposition (PVD) process for forming the metal layer(s). For example, a sputtering process, spray coating process, and/or plating process may be used to form the metal layer(s).

기판 위에 주변 구조를 제조하기 위한 방법의 예시적인 Exemplary method for fabricating a peripheral structure on a substrate 플로우flow 다이어그램 diagram

일부 구현들에서, 주변 구조를 제조하는 것은 수개의 프로세스를 포함한다. 도 15 는 전기적 밀봉 링 및 기계적 크랙 스톱으로서 동작하도록 구성된 주변 구조를 제공 또는 제조하기 위한 방법 (1500) 의 예시적인 플로우 다이어그램을 도시한다. 일부 구현들에서, 도 15 의 방법 (1500) 은 도 2 의 주변 구조를 제공 또는 제조하는데 사용될 수도 있다. 예를 들어, 도 15 의 방법은 주변 구조 (206) 를 제조하는데 사용될 수도 있다. 그러나, 방법 (1500) 은 본 개시에 설명된 주변 구조들 및/또는 상이한 수의 금속 층들을 갖는 주변 구조들 중 임의의 것을 제조하는데 사용될 수도 있다.In some implementations, fabricating the peripheral structure includes several processes. 15 shows an exemplary flow diagram of a method 1500 for providing or manufacturing a peripheral structure configured to operate as an electrical seal ring and mechanical crack stop. In some implementations, the method 1500 of FIG. 15 may be used to provide or manufacture the peripheral structure of FIG. 2 . For example, the method of FIG. 15 may be used to fabricate peripheral structure 206 . However, method 1500 may be used to fabricate any of the peripheral structures described in this disclosure and/or peripheral structures having a different number of metal layers.

도 15 의 시퀀스가 주변 구조를 제공 또는 제조하기 위한 방법을 단순화 및/또는 명확화하기 위하여 하나 이상의 프로세스를 조합할 수도 있음을 유의해야 한다. 일부 구현들에서, 프로세스들의 순서는 변경 또는 수정될 수도 있다.It should be noted that the sequence of FIG. 15 may combine one or more processes to simplify and/or clarify a method for providing or fabricating a peripheral structure. In some implementations, the order of processes may be changed or modified.

방법은 (1505 에서) 기판 (620) 을 제공한다. 기판 (620) 은 실리콘 (Si) 을 포함할 수도 있다. 도 14a 의 스테이지 1 은 제공되는 기판의 예를 도시한다. The method provides (at 1505) a substrate 620. Substrate 620 may include silicon (Si). Stage 1 of FIG. 14A shows an example of a substrate being provided.

방법은 (1510 에서)기판 (620) 위에 BOX 층 (802) 및 얕은 트렌치 격리 (STI) 층 (804) 을 형성한다. BOX 층 (802) 은 매립 산화물을 포함할 수도 있다. BOX 층 (802) 은 기판 (620) 위에 형성된다. STI 층 (804) 은 BOX 층 (802) 위에 형성된다. 성막 프로세스가 BOX 층 (802) 및 STI 층 (804) 을 형성하는데 사용될 수도 있다. 도 14a 의 스테이지 2 는 기판 위에 형성되는 BOX 층 및 STI 층의 예를 도시한다.The method forms (at 1510) a BOX layer 802 and a shallow trench isolation (STI) layer 804 over a substrate 620. BOX layer 802 may include a buried oxide. A BOX layer 802 is formed over the substrate 620 . An STI layer 804 is formed over the BOX layer 802 . A deposition process may be used to form the BOX layer 802 and the STI layer 804 . Stage 2 of FIG. 14A shows an example of a BOX layer and an STI layer formed over a substrate.

방법은 선택적으로 (1515 에서) STI 층 (804) 위에 폴리실리콘 층 (1102) 을 형성한다. 성막 프로세스는 폴리실리콘 층 (1102) 을 형성하는데 사용될 수도 있다. 도 14a 의 스테이지 3 은 STI 층 위에 폴리실리콘 층을 형성하는 예를 도시한다.The method optionally forms (at 1515) a polysilicon layer 1102 over the STI layer 804. A deposition process may be used to form the polysilicon layer 1102 . Stage 3 of FIG. 14A shows an example of forming a polysilicon layer over the STI layer.

방법은 (1520 에서) 복수의 보호 인터커넥트 (801) 를 형성한다. 복수의 보호 인터커넥트 (801) 는 보호 기판 비아들일 수도 있다. 복수의 보호 인터커넥트 (801) 는 BOX 층 (802), STI 층 (804) 및 폴리실리콘 층 (1102) 의 캐비티들 (1402) 에 형성될 수도 있다. 도금 프로세스가 복수의 보호 인터커넥트 (801) 를 형성하는데 사용될 수도 있다. 복수의 보호 인터커넥트 (801) 는 폴리실리콘 층 (1102) 에 커플링될 수도 있다. 복수의 보호 인터커넥트 (801) 를 형성하는 것은 BOX 층, STI 층 및 폴리실리콘 층에 캐비티들을 형성하는 것을 포함할 수도 있다. 도 14b 의 스테이지들 4-5 는 보호 기판 비아들과 같은, 보호 인터커넥트를 형성하는 예들을 도시한다.The method forms (at 1520) a plurality of protective interconnects 801. The plurality of protective interconnects 801 may be protective substrate vias. A plurality of protective interconnects 801 may be formed in the cavities 1402 of the BOX layer 802 , the STI layer 804 and the polysilicon layer 1102 . A plating process may be used to form the plurality of protective interconnects 801 . A plurality of protective interconnects 801 may be coupled to the polysilicon layer 1102 . Forming the plurality of protective interconnects 801 may include forming cavities in the BOX layer, the STI layer and the polysilicon layer. Stages 4-5 of FIG. 14B show examples of forming a protective interconnect, such as protective substrate vias.

방법은 (1525에서) 적어도 하나의 보호 인터커넥트 (예를 들어, 1412) 및 적어도 하나의 유전체 층 (예를 들어, 1410, 1420) 을 형성한다. 성막 프로세스 또는 코팅 프로세스가 유전체 층을 형성하는데 사용될 수도 있다. 유전체층을 형성하는 것은 또한 유전체층 (예를 들어, 1410) 에 복수의 캐비티 (예를 들어, 1412) 를 형성하는 것을 포함할 수도 있다. 복수의 캐비티는 에칭 프로세스 (예를 들어, 포토 에칭) 또는 레이저 프로세스를 사용하여 형성될 수도 있다. 도금 프로세스가 보호 인터커넥트들 (예를 들어, 1412, 1422) 을 형성하는데 사용될 수도 있다. 보호 인터커넥트들을 형성하는 것은 유전체 층 위에 및/또는 유전체 층에 패터닝된 금속 층을 제공하는 것을 포함할 수도 있다. 보호 인터커넥트들을 형성하는 것은 복수의 보호 비아를 형성하는 것을 포함할 수도 있다. 일부 구현들에서, 유전체 층들 및 보호 인터커넥트들은 대안으로 형성될 수도 있다. 도 14c 내지 도 14g 의 스테이지들 6-16 은 적어도 하나의 보호 인터커넥트 및 적어도 하나의 유전체 층을 형성하는 예들을 도시한다.The method forms (at 1525) at least one protective interconnect (eg, 1412) and at least one dielectric layer (eg, 1410, 1420). A deposition process or coating process may be used to form the dielectric layer. Forming the dielectric layer may also include forming a plurality of cavities (eg, 1412) in the dielectric layer (eg, 1410). The plurality of cavities may be formed using an etching process (eg, photo etching) or a laser process. A plating process may be used to form the protective interconnects (eg, 1412, 1422). Forming the protective interconnects may include providing a patterned metal layer over and/or to the dielectric layer. Forming the protective interconnects may include forming a plurality of protective vias. In some implementations, dielectric layers and protective interconnects may be formed alternatively. Stages 6-16 of FIGS. 14C-14G show examples of forming at least one protective interconnect and at least one dielectric layer.

상이한 구현들은 금속 층(들)을 형성하기 위한 상이한 프로세스들을 사용할 수도 있다. 일부 구현들에서, 금속 층(들)을 형성하기 위한 화학 기상 증착 (CVD) 프로세스 및/또는 물리 기상 증착 (PVD) 프로세스. 예를 들어, 스퍼터링 프로세스, 스프레이 코팅 프로세스, 및/또는 도금 프로세스가 금속 층(들)을 형성하는데 사용될 수도 있다.Different implementations may use different processes for forming the metal layer(s). In some implementations, a chemical vapor deposition (CVD) process and/or a physical vapor deposition (PVD) process for forming the metal layer(s). For example, a sputtering process, spray coating process, and/or plating process may be used to form the metal layer(s).

주변 구조를 포함하는 집적 Integration including surrounding structures 디바이스를device 제조하기 위한 예시적인 exemplary for manufacturing 시퀀스sequence

일부 구현들에서, 주변 구조를 포함하는 집적 디바이스를 제조하는 것은 수개의 프로세스를 포함한다. 도 16a 및 도 16b 는 전기적 밀봉 링 및 기계적 크랙 스톱으로서 동작하도록 구성된 주변 구조를 포함하는 집적 디바이스를 제공 또는 제조하기 위한 예시적인 시퀀스를 도시한다. 일부 구현들에서, 도 16a 및 도 16b 의 시퀀스는 도 7 의 집적 디바이스 및/또는 본 개시에 설명된 다른 집적 디바이스들을 제공 또는 제조하는데 사용될 수도 있다. In some implementations, fabricating an integrated device that includes a peripheral structure includes several processes. 16A and 16B show an exemplary sequence for providing or manufacturing an integrated device that includes an electrical sealing ring and a peripheral structure configured to act as a mechanical crack stop. In some implementations, the sequence of FIGS. 16A and 16B may be used to provide or manufacture the integrated device of FIG. 7 and/or other integrated devices described in this disclosure.

도 16a 및 도 16b 의 시퀀스가 주변 구조를 포함하는 집적 디바이스를 제공 또는 제조하기 위한 시퀀스를 단순화 및/또는 명확화하기 위하여 하나 이상의 스테이지를 조합할 수도 있음을 유의해야 한다. 일부 구현들에서, 프로세스들의 순서는 변경 또는 수정될 수도 있다. 일부 구현들에서, 프로세스들 중 하나 이상은 본 개시의 사상으로부터 벗어나지 않으면서 교체되거나 대체될 수도 있다.It should be noted that the sequence of FIGS. 16A and 16B may combine one or more stages to simplify and/or clarify the sequence for providing or manufacturing an integrated device that includes peripheral structures. In some implementations, the order of processes may be changed or modified. In some implementations, one or more of the processes may be replaced or replaced without departing from the spirit of the present disclosure.

도 16a 에 나타낸 바와 같이, 스테이지 1 은 기판 (620) 이 제공된 후의 상태를 도시한다. 상이한 구현들은 기판 (620) 에 대해 상이한 재료들을 제공할 수도 있다. 일부 구현들에서, 기판 (620) 은 실리콘 (Si) 을 포함할 수도 있다. 기판 (620) 은 도핑되거나 도핑되지 않을 수도 있다. 기판 (620) 은 반-절연 기판일 수도 있다. As shown in FIG. 16A, stage 1 shows the state after the substrate 620 is provided. Different implementations may provide different materials for substrate 620 . In some implementations, the substrate 620 may include silicon (Si). Substrate 620 may be doped or undoped. Substrate 620 may be a semi-insulating substrate.

스테이지 2 는 기판 (620) 위에 디바이스 레벨 층이 형성된 후의 상태를 도시한다. 디바이스 레벨 층은 복수의 소자 레벨 셀 (622) 을 포함한다. 따라서, 스테이지 2 는 복수의 디바이스 레벨 셀 (622) 이 기판 (620) 위에 형성된 후의 상태를 도시한다. 일부 구현들에서, FEOL (front end of line) 프로세스는 디바이스 레벨 층 (예를 들어, 복수의 디바이스 레벨 셀 (622)) 을 제조하는데 사용될 수도 있다. 복수의 디바이스 레벨 셀로부터의 셀들 중 하나 이상은 트랜지스터 및/또는 게이트 콘택을 포함할 수도 있다. 일부 구현들에서, 인터커넥트들은 하나 이상의 트랜지스터의 게이트, 소스 및/또는 드레인 위에 형성될 수도 있다. 복수의 디바이스 레벨 셀 (622) 은 회로 영역 (202) 위에 형성될 수도 있다.Stage 2 shows the state after a device level layer is formed over the substrate 620 . The device level layer includes a plurality of element level cells 622 . Thus, stage 2 shows the state after a plurality of device level cells 622 are formed over the substrate 620 . In some implementations, a front end of line (FEOL) process may be used to fabricate a device level layer (eg, plurality of device level cells 622 ). One or more of the cells from the plurality of device level cells may include a transistor and/or gate contact. In some implementations, interconnects may be formed over the gate, source and/or drain of one or more transistors. A plurality of device level cells 622 may be formed over the circuit area 202 .

스테이지 3 은 인터커넥트 부분 (604) 이 형성된 후의 상태를 도시한다. 인터커넥트 부분 (604) 은 복수의 인터커넥트 (640)(상이한 금속 층들 상에 위치됨) 및 적어도 하나의 유전체층 (642) 을 포함할 수도 있다. 복수의 인터커넥트 (640) 는 회로 영역 (202) 에 형성되고 위치될 수도 있다. 일부 구현들에서, BEOL (back end of line) 프로세스가 인터커넥트 부분 (604) 을 제조하는데 사용될 수도 있다. 인터커넥트 부분 (604) 은 하나 이상의 트랜지스터를 전기적으로 커플링하도록 구성될 수도 있다. 인터커넥트 부분 (604) 을 형성하는 것은 복수의 보호 인터커넥트 (260) 및 복수의 보호 인터커넥트 (262) 를 포함하는 주변 구조 (예를 들어, 206) 를 형성하는 것을 포함할 수도 있다. 스테이지 3 에 나타나지는 않았지만, 인터커넥트 부분 (604) 은 도 6 및 도 7 에 설명된 바와 같이, 접지에 그리고 주변 구조에 커플링되도록 구성되는 인터커넥트 (650) 를 포함할 수도 있다.Stage 3 shows the state after interconnect portion 604 is formed. Interconnect portion 604 may include a plurality of interconnects 640 (located on different metal layers) and at least one dielectric layer 642 . A plurality of interconnects 640 may be formed and positioned in circuit area 202 . In some implementations, a back end of line (BEOL) process may be used to fabricate interconnect portion 604 . Interconnect portion 604 may be configured to electrically couple one or more transistors. Forming interconnect portion 604 may include forming a plurality of protective interconnects 260 and a peripheral structure (eg, 206 ) that includes a plurality of protective interconnects 262 . Although not shown in stage 3, interconnect portion 604 may include interconnect 650 configured to be coupled to ground and to surrounding structures, as described in FIGS. 6 and 7 .

도 16b 에 나타낸 바와 같이, 스테이지 4 는 패시배이션 층 (660) 및 언더 범프 금속화 (under bump metallization; UBM) 층 (762) 이 인터커넥트 부분 (604) 위에 형성된 후의 상태를 도시한다. 성막 프로세스는 패시배이션 층 (660) 을 형성하는데 사용될 수도 있다. 도금 프로세스는 UBM 층 (762) 을 형성하는데 사용될 수도 있다.As shown in FIG. 16B , stage 4 shows the state after passivation layer 660 and under bump metallization (UBM) layer 762 are formed over interconnect portion 604 . A deposition process may be used to form passivation layer 660 . A plating process may be used to form UBM layer 762 .

스테이지 5 는 솔더 인터커넥트 층 (764) 이 언더 범프 금속화 (UBM) 층 (762) 에 커플링된 후의 상태를 도시한다. 리플로우 프로세스가 솔더 인터커넥트 층 (764) 을 UBM 층 (762) 에 커플링하는데 사용될 수도 있다. 스테이지 5 는 집적 디바이스를 위한 전기적 밀봉 링 및 크랙 스톱으로서 동작하도록 구성되는 주변 구조 (206) 를 포함하는 집적 디바이스 (700) 를 도시할 수도 있다. Stage 5 shows the state after the solder interconnect layer 764 is coupled to the under bump metallization (UBM) layer 762 . A reflow process may be used to couple the solder interconnect layer 764 to the UBM layer 762 . Stage 5 may show integrated device 700 including peripheral structure 206 configured to act as an electrical sealing ring and crack stop for the integrated device.

주변 구조를 포함하는 집적 Integration including surrounding structures 디바이스를device 제조하기 위한 방법의 예시적인 Illustrative of Methods for Making 플로우flow 다이어그램 diagram

일부 구현들에서, 주변 구조를 포함하는 집적 디바이스를 제공하는 것은 수개의 프로세스를 포함한다. 도 17 은 전기적 밀봉 링 및 기계적 크랙 스톱으로서 동작하도록 구성된 주변 구조를 포함하는 집적 디바이스를 제공 또는 제조하기 위한 방법 (1700) 의 예시적인 플로우 다이어그램을 도시한다. 일부 구현들에서, 도 17 의 방법 (1700) 은 도 7 의 집적 디바이스 및/또는 본 개시에 설명된 다른 집적 디바이스들을 제공 또는 제조하는데 사용될 수도 있다. In some implementations, providing an integrated device that includes a peripheral structure includes several processes. 17 shows an exemplary flow diagram of a method 1700 for providing or manufacturing an integrated device that includes an electrical seal ring and a peripheral structure configured to act as a mechanical crack stop. In some implementations, the method 1700 of FIG. 17 may be used to provide or manufacture the integrated device of FIG. 7 and/or other integrated devices described in this disclosure.

도 17 의 방법이 전지적 밀봉 및 크랙 스톱으로서 동작하도록 구성된 주변 구조를 포함하는 집적 디바이스를 제공 또는 제조하기 위한 방법을 단순화 및/또는 명확화하기 위하여 하나 이상의 프로세스를 조합할 수도 있음을 유의해야 한다. 일부 구현들에서, 프로세스들의 순서는 변경 또는 수정될 수도 있다.It should be noted that the method of FIG. 17 may combine one or more processes to simplify and/or clarify a method for providing or manufacturing an integrated device that includes an electrical seal and a peripheral structure configured to act as a crack stop. In some implementations, the order of processes may be changed or modified.

방법은 (1705 에서) 기판 (예를 들어, 620) 을 제공한다. 상이한 구현들은 기판에 대해 상이한 재료들을 제공할 수도 있다. 일부 구현들에서, 기판은 실리콘 (Si) 을 포함할 수도 있다. 기판은 N 타입 도펀트 또는 P 타입 도펀트로 도핑될 수도 있다. 기판은 반-절연 기판일 수도 있다. 도 16a 의 스테이지 1 은 기판을 제공하는 예를 도시한다. The method provides (at 1705) a substrate (eg, 620). Different implementations may provide different materials for the substrate. In some implementations, the substrate may include silicon (Si). The substrate may be doped with an N-type dopant or a P-type dopant. The substrate may be a semi-insulating substrate. Stage 1 of FIG. 16A shows an example of providing a substrate.

방법은 (1710 에서) 기판 위에 디바이스 레벨 층 (예를 들어, 복수의 디바이스 레벨 셀 (622)) 을 형성한다. 일부 구현들에서, FEOL (front end of line) 프로세스는 디바이스 레벨 층 (예를 들어, 복수의 디바이스 레벨 셀 (622)) 을 제조하는데 사용될 수도 있다. 디바이스 레벨 층은 복수의 소자 레벨 셀을 포함할 수도 있다. 디바이스 레벨 셀들은 하나 이상의 액티브 디바이스를 포함할 수도 있다. 하나 이상의 디바이스 레벨 셀은 트랜지스터를 포함할 수도 있다. 디바이스 레벨 층을 형성하는 것은 하나 이상의 트랜지스터를 형성하는 것을 포함할 수도 있다. 일부 구현들에서, 디바이스 레벨 층을 형성하는 것은 기판 위에 트랜지스터를 형성하는 것을 포함한다. 디바이스 레벨 층은 기판 위에 형성되거나 정의된 설계 킵 아웃 영역이 있도록 기판 위의 회로 영역 내에 형성될 수도 있으며, 여기서 설계 킵 아웃 영역은 회로 영역을 측방향으로 둘러싼다. 도 16a 의 스테이지 2 는 디바이스 레벨 층을 형성하는 예를 도시한다.The method forms (at 1710) a device level layer (eg, a plurality of device level cells 622) over a substrate. In some implementations, a front end of line (FEOL) process may be used to fabricate a device level layer (eg, plurality of device level cells 622 ). A device level layer may include a plurality of element level cells. Device level cells may contain one or more active devices. One or more device level cells may include transistors. Forming the device level layer may include forming one or more transistors. In some implementations, forming the device level layer includes forming a transistor over a substrate. The device level layer may be formed over the substrate or within a circuit area over the substrate such that there is a defined design keep out area, where the design keep out area laterally surrounds the circuit area. Stage 2 of FIG. 16A shows an example of forming a device level layer.

방법은 (1715 에서) 디바이스 레벨 층 (예를 들어, 복수의 디바이스 레벨 셀 (622)) 및/또는 기판 (620) 위에 인터커넥트 부분 (604) 을 형성한다. 인터커넥트 부분 (604) 은 복수의 인터커넥트 (1640) 및 적어도 하나의 유전체층 (642) 을 포함할 수도 있다. 일부 구현들에서, BEOL (back end of line) 프로세스가 인터커넥트 부분 (604) 을 형성하는데 사용될 수도 있다. 인터커넥트 부분 (604) 은 M1 층을 포함할 수도 있다. 인터커넥트 부분 (604) 은 하나 이상의 트랜지스터를 전기적으로 커플링하도록 구성될 수도 있다. 인터커넥트 부분 (604) 을 형성하는 것은 또한 설계 킵 아웃 영역을 측방향으로 둘러싸는 복수의 보호 인터커넥트 (예를 들어, 제 1 복수의 보호 인터커넥트) 를 포함하는 주변 구조를 형성하는 것을 포함할 수도 있으며, 여기서 주변 구조는 전기적 밀봉 링 및 기계적 크랙 스톱으로서 동작하도록 구성된다. 도 16a 의 스테이지 3 은 복수의 보호 인터커넥트를 포함하는 주변 구조를 포함하는 인터커넥트 부분 (604) 을 형성하는 예를 도시한다.The method forms (at 1715 ) interconnect portions 604 over a device level layer (eg, a plurality of device level cells 622 ) and/or a substrate 620 . Interconnect portion 604 may include a plurality of interconnects 1640 and at least one dielectric layer 642 . In some implementations, a back end of line (BEOL) process may be used to form interconnect portion 604 . Interconnect portion 604 may include an M1 layer. Interconnect portion 604 may be configured to electrically couple one or more transistors. Forming the interconnect portion 604 may also include forming a peripheral structure that includes a plurality of protective interconnects (e.g., a first plurality of protective interconnects) laterally surrounding the design keep-out region; Here the surrounding structure is configured to act as an electrical sealing ring and a mechanical crack stop. Stage 3 of FIG. 16A illustrates an example of forming an interconnect portion 604 that includes a peripheral structure that includes a plurality of protective interconnects.

방법은 (1720 에서) 인터커넥트 부분 (604) 위에 패키징 부분 (706) 을 형성한다. 패키징 부분 (706) 은 패시배이션 층 (660) 및 언더 범프 금속화 (UBM) 층 (762) 을 포함할 수도 있다. 패시배이션 층 (660) 및 언더 범프 금속화 (UBM) 층 (762) 은 인터커넥트 부분 (604) 위에 형성된다. 도 16b 의 스테이지 4 는 패키징 부분을 형성하는 예를 도시한다. The method forms (at 1720) a packaging portion 706 over the interconnect portion 604. The packaging portion 706 may include a passivation layer 660 and an under bump metallization (UBM) layer 762 . A passivation layer 660 and an under bump metallization (UBM) layer 762 are formed over the interconnect portion 604 . Stage 4 of FIG. 16B shows an example of forming the packaging part.

방법은 (1725 에서) 솔더 인터커넥트 (764) 를 제공한다. 일부 구현들에서, 솔더 인터커넥트 (764) 는 리플로우 솔더 프로세스를 통해 언더 범프 금속화 (UBM) 층 (762) 에 커플링된다. 도 16b 의 스테이지 5 는 솔더 인터커넥트를 패키징 부분에 커플링하는 예를 도시한다.The method (at 1725) provides a solder interconnect 764. In some implementations, the solder interconnect 764 is coupled to the under bump metallization (UBM) layer 762 via a reflow solder process. Stage 5 of FIG. 16B shows an example of coupling the solder interconnect to the packaging portion.

또한, 도 17 의 방법 (1700) 은 웨이퍼 상에 몇몇 집적 디바이스들을 제조 (예를 들어, 동시에 제조) 하는 데 사용될 수도 있음을 유의한다. 그 후 웨이퍼는 개별 집적 디바이스들로 단일화 (예를 들어, 절단) 된다. 이러한 단일화된 집적 디바이스들은 그 후 다른 집적 디바이스들 및/또는 인쇄 회로 보드들 (PCB들) 에 커플링될 수도 있다.Note also that the method 1700 of FIG. 17 may be used to fabricate (eg, fabricate concurrently) several integrated devices on a wafer. The wafer is then singulated (eg, cut) into individual integrated devices. These singularized integrated devices may then be coupled to other integrated devices and/or printed circuit boards (PCBs).

예시적인 전자 illustrative electronic 디바이스들devices

도 18 은 위에 언급된 디바이스, 집적 디바이스, 집적 회로 (IC) 패키지, 집적 회로 (IC) 디바이스, 반도체 디바이스, 집적 회로, 다이, 인터포저, 패키지, 패키지-온-패키지 (PoP), 시스템 인 패키지 (SiP), 또는 시스템 온 칩 (SoC) 중 임의의 것과 통합될 수도 있는 다양한 전자 디바이스들을 예시한다. 예를 들어, 모바일 폰 디바이스 (1802), 랩탑 컴퓨터 디바이스 (1804), 고정 위치 단말기 디바이스 (1806), 웨어러블 디바이스 (1808), 또는 자동차 차량 (1810) 은 본 명세서에서 설명된 바와 같은 디바이스 (1800) 를 포함할 수도 있다. 디바이스 (1800) 는, 예를 들어, 본 명세서에서 설명된 디바이스들 및/또는 집적 회로 (IC) 패키지들 중 임의의 것일 수도 있다. 도 18 에 도시된 디바이스들 (1802, 1804, 1806 및 1808) 및 차량 (1810) 은 단지 예시적일 뿐이다. 다른 전자 디바이스들은 또한, 모바일 디바이스들, 핸드헬드 개인용 통신 시스템들 (PCS) 유닛들, 휴대용 데이터 유닛들, 예컨대, 개인용 디지털 보조기들, 글로벌 포지셔닝 시스템 (GPS) 가능형 디바이스들, 내비게이션 디바이스들, 셋톱 박스들, 뮤직 플레이어들, 비디오 플레이어들, 엔터테인먼트 유닛들, 고정 위치 데이터 유닛들, 예컨대, 계측 판독 장비, 통신 디바이스들, 스마트폰들, 태블릿 컴퓨터들, 컴퓨터들, 웨어러블 디바이스들 (예컨대, 시계, 안경), 사물 인터넷 (IoT) 디바이스들, 서버들, 라우터들, 자동차 차량들 (예컨대, 자율 차량들) 에서 구현된 전자 디바이스들, 또는 데이터 또는 컴퓨터 명령들을 저장 또는 취출하는 임의의 다른 디바이스, 또는 이들의 임의의 조합을 포함하는 디바이스들 (예컨대, 전자 디바이스들) 의 그룹을 포함하지만 이에 한정되지 않는 디바이스 (1800) 를 특징으로 할 수도 있다.18 shows the above-mentioned device, integrated device, integrated circuit (IC) package, integrated circuit (IC) device, semiconductor device, integrated circuit, die, interposer, package, package-on-package (PoP), system in package (SiP), or system on a chip (SoC). For example, a mobile phone device 1802, laptop computer device 1804, fixed location terminal device 1806, wearable device 1808, or automobile vehicle 1810 may be a device 1800 as described herein. may include. Device 1800 may be any of the devices and/or integrated circuit (IC) packages described herein, for example. The devices 1802, 1804, 1806 and 1808 and vehicle 1810 shown in FIG. 18 are exemplary only. Other electronic devices also include mobile devices, handheld personal communication systems (PCS) units, portable data units such as personal digital assistants, global positioning system (GPS) enabled devices, navigation devices, set tops Boxes, music players, video players, entertainment units, fixed position data units, e.g. meter reading equipment, communication devices, smartphones, tablet computers, computers, wearable devices (e.g. watches, glasses), Internet of Things (IoT) devices, servers, routers, electronic devices implemented in automotive vehicles (eg, autonomous vehicles), or any other device that stores or retrieves data or computer instructions, or A device 1800 may be characterized including, but not limited to, a group of devices (eg, electronic devices) including any combination thereof.

도 2 내지 도 13, 도 14a 내지 도 14g, 도 15, 도 16a 및 도 16b, 및/또는 도 17 및 도 18 에 도시된 컴포넌트들, 프로세스들, 특징들, 및/또는 기능들 중 하나 이상은 단일 컴포넌트, 프로세스, 특징, 또는 기능으로 재배열 및/또는 조합되거나, 또는 수개의 컴포넌트, 프로세스, 또는 기능으로 구현될 수도 있다. 부가적인 엘리먼트들, 컴포넌트들, 프로세스들, 및/또는 기능들이 또한, 본 개시로부터 벗어나지 않으면서 부가될 수도 있다. 도 2 내지 도 13, 도 14a 내지 도 14g, 도 15, 도 16a 및 도 16b, 및/또는 도 17 및 도 18 및 본 개시에서의 그 대응하는 설명은 다이들 및/또는 IC들에 제한되지 않음을 또한 유의해야 한다. 일부 구현들에서, 도 2 내지 도 13, 도 14a 내지 도 14g, 도 15, 도 16a 및 도 16b, 및/또는 도 17 및 도 18 및 그 대응하는 설명이 디바이스들 및/또는 집적 디바이스들을 제조, 생성, 제공, 및/또는 생산하는데 사용될 수도 있다. 일부 구현들에서, 디바이스는 다이, 집적 디바이스, 집적 패시브 디바이스 (IPD), 다이 패키지, 집적 회로 (IC) 디바이스, 디바이스 패키지, 집적 회로 (IC) 패키지, 웨이퍼, 반도체 디바이스, 패키지-온-패키지 (PoP) 디바이스, 열 소산 디바이스 및/또는 인터포저를 포함할 수도 있다.One or more of the components, processes, features, and/or functions shown in FIGS. 2-13, 14A-14G, 15, 16A and 16B, and/or 17 and 18 It may be rearranged and/or combined into a single component, process, feature, or function, or may be implemented as several components, processes, or functions. Additional elements, components, processes, and/or functions may also be added without departing from the present disclosure. 2-13, 14a-14g, 15, 16a and 16b, and/or 17 and 18 and their corresponding descriptions in this disclosure are not limited to dies and/or ICs. should also be noted. In some implementations, FIGS. 2-13, 14A-14G, 15, 16A-16B, and/or 17-18 and their corresponding descriptions manufacture devices and/or integrated devices; It may be used to create, provide, and/or produce. In some implementations, the device is a die, integrated device, integrated passive device (IPD), die package, integrated circuit (IC) device, device package, integrated circuit (IC) package, wafer, semiconductor device, package-on-package ( PoP) devices, heat dissipation devices, and/or interposers.

본 개시에서의 도면들은 다양한 부분들, 컴포넌트들, 오브젝트들, 디바이스들, 패키지들, 집적 디바이스들, 집적 회로들, 및/또는 트랜지스터들의 실제 표현들 및/또는 개념적 표현들을 나타낼 수도 있음을 유의한다. 일부 경우들에서, 도면들은 스케일링되지 않을 수도 있다. 일부 경우들에서, 명확성을 위해, 모든 컴포넌트들 및/또는 부분들이 도시되는 것은 아닐 수도 있다. 일부 경우들에서, 도면들에서 다양한 부분들 및/또는 컴포넌트들의 포지션, 위치, 사이즈들 및/또는 형상들은 예시적일 수도 있다. 일부 구현들에서, 도면들에서의 다양한 컴포넌트들 및/또는 부분들은 옵션적일 수도 있다. Note that the drawings in this disclosure may represent actual and/or conceptual representations of various parts, components, objects, devices, packages, integrated devices, integrated circuits, and/or transistors. . In some cases, the drawings may not be to scale. In some cases, not all components and/or portions are shown for clarity. In some cases, the positions, locations, sizes and/or shapes of various parts and/or components in the drawings may be exemplary. In some implementations, various components and/or portions in the drawings may be optional.

단어 "예시적인" 은 "예, 사례, 또는 예시로서 기능함" 을 의미하도록 본 명세서에서 사용된다. "예시적인" 것으로서 본 명세서에서 설명된 임의의 구현 또는 양태는 본 개시의 다른 양태들에 비해 반드시 선호되거나 유리한 것으로서 해석될 필요는 없다. 마찬가지로, 용어 "양태들" 은 본 개시의 모든 양태들이 논의된 피처, 이점 또는 동작 모드를 포함할 것을 요구하지는 않는다. 용어 "커플링된" 은 본 명세서에서 2개의 오브젝트 사이의 직접 또는 간접 커플링을 지칭하도록 사용된다. 예를 들어, 오브젝트 A 가 오브젝트 B 를 물리적으로 터치하고, 오브젝트 B 가 오브젝트 C 를 터치한다면, 오브젝트들 A 및 C 은 - 그들이 서로 직접 물리적으로 터치하지 않는 경우에도 - 서로 커플링된 것으로 고려될 수도 있다. 용어 "전기적으로 커플링됨" 은, 전류 (예컨대, 신호, 전력, 접지) 가 2개의 오브젝트들 사이에서 이동할 수 있도록 2개의 오브젝트들이 직접 또는 간접적으로 함께 커플링됨을 의미할 수도 있다. 전기적으로 커플링된 2개의 오브젝트들은 2개의 오브젝트들 사이에서 이동하는 전류를 가질 수도 있거나 갖지 않을 수도 있다. 전자기 커플링은 하나의 회로 및/또는 컴포넌트로부터의 신호가 다른 회로 및/또는 컴포넌트의 신호에 영향을 미치는 것을 의미할 수도 있다. 전자기 커플링은 크로스토크를 야기할 수도 있다. 전자기 커플링은 신호 커플링의 형태일 수도 있다. 용어 "제1", "제2", "제3" 및 "제4" (및/또는 제4 이상의 무엇이든) 의 사용은 임의적이다. 설명된 컴포넌트들 중 임의의 것은 제 1 컴포넌트, 제 2 컴포넌트, 제 3 컴포넌트 또는 제 4 컴포넌트일 수도 있다. 예를 들어, 제 2 컴포넌트로 지칭되는 컴포넌트가 제 1 컴포넌트, 제 2 컴포넌트, 제 3 컴포넌트 또는 제 4 컴포넌트일 수도 있다. 용어들 "상단" 및 "하단" 은 임의적이다. 상단 상에 위치되는 컴포넌트는 하단 상에 위치되는 컴포넌트 위에 위치될 수도 있다. 상단 컴포넌트는 하단 컴포넌트로 간주될 수도 있고, 그 역 또한 마찬가지이다. 용어 "캡슐화하는 것" 은 오브젝트가 다른 오브젝트를 부분적으로 캡슐화하거나 완전히 캡슐화할 수도 있음을 의미한다. 용어 "둘러싸는 것" 은 오브젝트가 다른 오브젝트를 부분적으로 둘러싸거나 완전히 둘러쌀 수도 있음을 의미한다. 다른 컴포넌트 위에 위치된 하나의 컴포넌트의 맥락에서 본 출원에서 사용된 바와 같은 용어 "위 (over)" 는 다른 컴포넌트 상에 및/또는 다른 컴포넌트 내에 (예컨대, 컴포넌트의 표면 상에 또는 컴포넌트에 내장된) 있는 컴포넌트를 의미하는데 사용될 수도 있음을 추가로 유의한다. 따라서, 예를 들어 제 2 컴포넌트 위에 있는 제 1 컴포넌트는 (1) 제 1 컴포넌트가 제 2 컴포넌트 위에 있지만 제 2 컴포넌트와 직접 터치하지 않는 것, (2) 제 1 컴포넌트가 제 2 컴포넌트 상에 (예컨대, 그의 표면 상에) 있는 것, 및/또는 (3) 제 1 컴포넌트가 제 2 컴포넌트 내에 있는 것 (예컨대, 그 내에 내장됨) 을 의미할 수도 있다. 본 개시에서 사용된 바와 같이 용어 "약 '값 X'" 또는 "대략 값 X"는 '값 X'의 10% 이내를 의미한다. 예를 들어, 약 1 또는 대략 1 의 값은 0.9 내지 1.1 범위의 값을 의미할 것이다. The word "exemplary" is used herein to mean "serving as an example, instance, or illustration." Any implementation or aspect described herein as “exemplary” is not necessarily to be construed as preferred or advantageous over other aspects of the disclosure. Likewise, the term “aspects” does not require that all aspects of the disclosure include the discussed feature, advantage or mode of operation. The term “coupled” is used herein to refer to a direct or indirect coupling between two objects. For example, if object A physically touches object B, and object B touches object C, then objects A and C may be considered coupled to each other - even if they do not physically touch each other directly. there is. The term “electrically coupled” may mean that two objects are directly or indirectly coupled together such that current (eg, signal, power, ground) can travel between the two objects. Two objects that are electrically coupled may or may not have a current traveling between the two objects. Electromagnetic coupling may mean that a signal from one circuit and/or component affects a signal from another circuit and/or component. Electromagnetic coupling may cause crosstalk. Electromagnetic coupling may be a form of signal coupling. Use of the terms “first,” “second,” “third,” and “fourth” (and/or anything greater than fourth) is arbitrary. Any of the described components may be a first component, a second component, a third component or a fourth component. For example, a component referred to as a second component may be a first component, a second component, a third component, or a fourth component. The terms “top” and “bottom” are arbitrary. A component located on the top may be located above a component located on the bottom. A top component may be considered a bottom component, and vice versa. The term "encapsulating" means that an object may partially or completely encapsulate another object. The term “surrounding” means that an object may partially or completely surround another object. The term “over” as used in this application in the context of one component located above another component is on and/or within another component (eg, on a surface of or embedded in a component). It is further noted that it may also be used to mean a component that is present. Thus, for example, a first component over a second component is (1) the first component over the second component but not directly touching the second component, (2) the first component over the second component (e.g. , on its surface), and/or (3) that the first component is within (eg, embedded within) the second component. As used in this disclosure, the term "about 'value X'" or "approximately value X" means within 10% of 'value X'. For example, a value of about 1 or approximately 1 would mean a value in the range of 0.9 to 1.1.

일부 구현들에서, 인터커넥트는, 2개의 포인트들, 엘리먼트들 및/또는 컴포넌트들 사이의 전기적 연결을 허용하거나 용이하게 하는 디바이스 또는 패키지의 엘리먼트 또는 컴포넌트이다. 일부 구현들에서, 인터커넥트는 트레이스, 비아, 패드, 필라, 재배선 금속층, 및/또는 언더 범프 금속화 (UBM) 층을 포함할 수도 있다. 일부 구현들에서, 인터커넥트는, 신호 (예를 들어, 데이터 신호) 를 위한 전기 경로, 접지 및/또는 전력을 제공하도록 구성될 수도 있는 전기 전도성 재료를 포함할 수도 있다. 인터커넥트는 회로의 부분일 수도 있다. 인터커넥트는 1 초과의 엘리먼트 또는 컴포넌트를 포함할 수도 있다. 인터커넥트는 하나 이상의 인터커넥트들에 의해 정의될 수도 있다. 상이한 구현들은 인터커넥트들을 형성하기 위해 상이한 프로세스들 및/또는 시퀀스들을 사용할 수도 있다. 일부 구현들에서, 화학 기상 증착 (CVD) 프로세스, 물리 기상 증착 (PVD) 프로세스, 스퍼터링 프로세스, 스프레이 코팅, 및/또는 도금 프로세스가 인터커넥트들을 형성하는데 사용될 수도 있다.In some implementations, an interconnect is an element or component of a device or package that allows or facilitates electrical connection between two points, elements and/or components. In some implementations, an interconnect may include a trace, via, pad, pillar, redistribution metal layer, and/or an under bump metallization (UBM) layer. In some implementations, an interconnect may include an electrically conductive material that may be configured to provide an electrical path for a signal (eg, data signal), ground, and/or power. An interconnect may be part of a circuit. An interconnect may include more than one element or component. An interconnect may be defined by one or more interconnects. Different implementations may use different processes and/or sequences to form the interconnects. In some implementations, a chemical vapor deposition (CVD) process, physical vapor deposition (PVD) process, sputtering process, spray coating, and/or plating process may be used to form the interconnects.

또한, 본 명세서에 포함된 다양한 개시들은, 플로우차트, 플로우 다이어그램, 구조 다이어그램, 또는 블록 다이어그램으로서 도시되는 프로세스로서 설명될 수도 있음을 유의한다. 플로우차트는 순차적 프로세스로서 동작들을 설명할 수도 있지만, 많은 동작들은 병렬로, 또는 동시에 수행될 수 있다. 또한, 동작들의 순서는 재배열될 수도 있다. 프로세스는 그 동작들이 완료될 경우에 종료된다.Also note that the various disclosures included herein may be described as processes depicted as flowcharts, flow diagrams, structure diagrams, or block diagrams. Although the flowchart may describe the operations as a sequential process, many operations may be performed in parallel or concurrently. Also, the order of operations may be rearranged. A process is terminated when its operations are complete.

본 명세서에서 설명된 본 개시의 다양한 특징들은 본 개시로부터 벗어나지 않으면서 상이한 시스템들에서 구현될 수 있다. 본 개시의 전술한 양태들은 단지 예들일 뿐 본 개시를 한정하는 것으로서 해석되지 않아야 함이 유의되어야 한다. 본 개시의 양태들의 설명은 예시적인 것으로 의도되며 청구항들의 범위를 한정하도록 의도되지 않는다. 그에 따라, 본 교시들은 다른 타입들의 장치들에 용이하게 적용될 수 있으며, 다수의 대안들, 수정들, 및 변형들은 당업자에게 명백할 것이다.Various features of the present disclosure described herein may be implemented in different systems without departing from the present disclosure. It should be noted that the foregoing aspects of the present disclosure are merely examples and should not be construed as limiting the present disclosure. The description of aspects of this disclosure is intended to be illustrative and not intended to limit the scope of the claims. Accordingly, the present teachings can be readily applied to other types of devices, and many alternatives, modifications, and variations will be apparent to those skilled in the art.

Claims (25)

집적 디바이스로서,
기판;
상기 기판 위에 위치된 회로 영역;
상기 기판 위에 위치된 설계 킵 아웃 영역으로서, 상기 설계 킵 아웃 영역은 상기 회로 영역을 측방향으로 둘러싸는, 상기 설계 킵 아웃 영역; 및
상기 기판 위에 위치된 주변 구조로서, 상기 주변 구조는 상기 설계 킵 아웃 영역을 측방향으로 둘러싸는 제 1 복수의 보호 인터커넥트를 포함하고, 상기 주변 구조는 전기적 밀봉 링 및 기계적 크랙 스톱으로서 동작하도록 구성되는, 상기 주변 구조를 포함하는, 집적 디바이스.As an integrated device,
Board;
a circuit area located above the substrate;
a design keep-out area located above the substrate, the design keep-out area laterally surrounding the circuit area; and
a peripheral structure positioned over the substrate, the peripheral structure including a first plurality of protective interconnects laterally surrounding the design keep out area, the peripheral structure being configured to act as an electrical seal ring and a mechanical crack stop. , the integrated device comprising the peripheral structure. 제 1 항에 있어서,
상기 제 1 복수의 보호 인터커넥트는 수직으로 스태거되는, 집적 디바이스. According to claim 1,
wherein the first plurality of protection interconnects are vertically staggered. 제 1 항에 있어서,
상기 주변 구조는 상기 제 1 복수의 보호 인터커넥트를 측방향으로 둘러싸는 제 2 복수의 보호 인터커넥트를 더 포함하는, 집적 디바이스.According to claim 1,
wherein the peripheral structure further comprises a second plurality of protection interconnects laterally surrounding the first plurality of protection interconnects. 제 3 항에 있어서,
상기 제 2 복수의 보호 인터커넥트는 상기 제 1 복수의 보호 인터커넥트에 대해 측방향으로 스태거되는, 집적 디바이스.According to claim 3,
wherein the second plurality of protection interconnects are laterally staggered with respect to the first plurality of protection interconnects. 제 1 항에 있어서,
상기 제 1 복수의 보호 인터커넥트는 접지에 커플링되도록 구성되는, 집적 디바이스.According to claim 1,
wherein the first plurality of protection interconnects are configured to be coupled to ground. 제 1 항에 있어서,
상기 제 1 복수의 보호 인터커넥트는,
접지에 커플링되도록 구성된 복수의 제 1 보호 인터커넥트; 및
접지에 대한 전기적 커플링이 없도록 구성된 복수의 제 2 보호 인터커넥트를 포함하는, 집적 디바이스.According to claim 1,
the first plurality of protective interconnects comprising:
a plurality of first protective interconnects configured to be coupled to ground; and
An integrated device comprising a plurality of second protective interconnects configured to have no electrical coupling to ground. 제 1 항에 있어서,
상기 제 1 복수의 보호 인터커넥트는 기판 비아들을 포함하는, 집적 디바이스.According to claim 1,
wherein the first plurality of protection interconnects include substrate vias. 제 1 항에 있어서,
상기 제 1 복수의 보호 인터커넥트는 폴리실리콘 층에 커플링되는, 집적 디바이스.According to claim 1,
wherein the first plurality of protective interconnects are coupled to a polysilicon layer. 제 1 항에 있어서,
상기 회로 영역은 복수의 회로 컴포넌트를 포함하고,
상기 설계 킵 아웃 영역은 액티브 컴포넌트가 없는, 집적 디바이스.According to claim 1,
the circuit area includes a plurality of circuit components;
wherein the design keep out region is devoid of active components. 제 1 항에 있어서,
상기 집적 디바이스는 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 모바일 디바이스, 모바일 폰, 스마트폰, 개인용 디지털 보조기, 고정 위치 단말기, 태블릿 컴퓨터, 컴퓨터, 웨어러블 디바이스, 랩탑 컴퓨터, 서버, 사물 인터넷 (IoT) 디바이스, 및 자동차 차량에서의 디바이스로 이루어진 그룹으로부터 선택된 디바이스에 통합되는, 집적 디바이스.According to claim 1,
The integrated device may be a music player, a video player, an entertainment unit, a navigation device, a communication device, a mobile device, a mobile phone, a smart phone, a personal digital assistant, a fixed position terminal, a tablet computer, a computer, a wearable device, a laptop computer, a server, an object An integrated device integrated into a device selected from the group consisting of internet (IoT) devices, and devices in automotive vehicles. 장치로서,
기판;
상기 기판 위에 위치된 회로 영역;
상기 기판 위에 위치된 설계 킵 아웃 영역으로서, 상기 설계 킵 아웃 영역은 상기 회로 영역을 측방향으로 둘러싸는, 상기 설계 킵 아웃 영역; 및
상기 설계 킵 아웃 영역을 측방향으로 둘러싸는 주변 보호를 위한 수단으로서, 상기 주변 보호를 위한 수단은 전기적 밀봉 링 및 기계적 크랙 스톱으로서 동작하도록 구성되는, 상기 주변 보호를 위한 수단을 포함하는, 장치.As a device,
Board;
a circuit area located above the substrate;
a design keep-out area located above the substrate, the design keep-out area laterally surrounding the circuit area; and
means for perimeter protection laterally surrounding the design keep out area, the means for perimeter protection being configured to operate as an electrical seal ring and a mechanical crack stop. 제 11 항에 있어서,
상기 주변 보호를 위한 수단은 수직으로 스태거되는 제 1 복수의 보호 인터커넥트를 포함하는, 장치. According to claim 11,
wherein the means for perimeter protection comprises a first plurality of vertically staggered protection interconnects. 제 12 항에 있어서,
상기 주변 보호를 위한 수단은 상기 제 1 복수의 보호 인터커넥트를 측방향으로 둘러싸는 제 2 복수의 보호 인터커넥트를 더 포함하는, 장치.According to claim 12,
wherein the means for perimeter protection further comprises a second plurality of protection interconnects laterally surrounding the first plurality of protection interconnects. 제 13 항에 있어서,
상기 제 2 복수의 보호 인터커넥트는 상기 제 1 복수의 보호 인터커넥트에 대해 측방향으로 스태거되는, 장치.According to claim 13,
wherein the second plurality of protection interconnects are laterally staggered relative to the first plurality of protection interconnects. 제 12 항에 있어서,
상기 제 1 복수의 보호 인터커넥트는 접지에 커플링되도록 구성되는, 장치.According to claim 12,
wherein the first plurality of protection interconnects are configured to be coupled to ground. 제 11 항에 있어서,
상기 주변 보호를 위한 수단은,
접지에 커플링되도록 구성된 복수의 제 1 보호 인터커넥트; 및
접지에 대한 전기적 커플링이 없도록 구성된 복수의 제 2 보호 인터커넥트를 포함하는, 장치.According to claim 11,
The means for protecting the surroundings,
a plurality of first protective interconnects configured to be coupled to ground; and
An apparatus comprising a plurality of second protective interconnects configured to have no electrical coupling to ground. 제 11 항에 있어서,
상기 주변 보호를 위한 수단은 기판 비아들을 포함하는, 장치.According to claim 11,
wherein the means for peripheral protection comprises substrate vias. 제 11 항에 있어서,
상기 주변 보호를 위한 수단은 폴리실리콘 층에 커플링되는, 장치.According to claim 11,
wherein the means for perimeter protection is coupled to the polysilicon layer. 제 11 항에 있어서,
상기 회로 영역은 복수의 회로 컴포넌트를 포함하고,
상기 설계 킵 아웃 영역은 액티브 컴포넌트가 없는, 장치.According to claim 11,
the circuit area includes a plurality of circuit components;
wherein the design keep out region is devoid of active components. 제 11 항에 있어서,
상기 장치는 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 모바일 디바이스, 모바일 폰, 스마트폰, 개인용 디지털 보조기, 고정 위치 단말기, 태블릿 컴퓨터, 컴퓨터, 웨어러블 디바이스, 랩탑 컴퓨터, 서버, 사물 인터넷 (IoT) 디바이스, 및 자동차 차량에서의 디바이스로 이루어진 그룹으로부터 선택된 디바이스에 통합되는, 장치.According to claim 11,
The device may be a music player, video player, entertainment unit, navigation device, communication device, mobile device, mobile phone, smart phone, personal digital assistant, fixed position terminal, tablet computer, computer, wearable device, laptop computer, server, Internet of Things (IoT) devices, and devices in automotive vehicles. 방법으로서,
기판을 제공하는 단계;
상기 기판 위에 위치된 설계 킵 아웃 영역이 있도록 상기 기판 위에 회로 영역을 형성하는 단계로서, 상기 설계 킵 아웃 영역은 상기 회로 영역을 측방향으로 둘러싸는, 상기 회로 영역을 형성하는 단계; 및
상기 기판 위에 주변 구조를 형성하는 단계로서, 상기 주변 구조는 상기 설계 킵 아웃 영역을 측방향으로 둘러싸는 제 1 복수의 보호 인터커넥트를 포함하고, 상기 주변 구조는 전기적 밀봉 링 및 기계적 크랙 스톱으로서 동작하도록 구성되는, 상기 주변 구조를 형성하는 단계를 포함하는, 방법.As a method,
providing a substrate;
forming a circuit area over the substrate such that there is a design keep out area located above the substrate, the design keep out area laterally surrounding the circuit area; and
forming a peripheral structure over the substrate, the peripheral structure including a first plurality of protective interconnects laterally surrounding the design keep out area, the peripheral structure acting as an electrical sealing ring and a mechanical crack stop; forming the configured peripheral structure. 제 21 항에 있어서,
상기 제 1 복수의 보호 인터커넥트는 수직으로 스태거되는, 방법. According to claim 21,
wherein the first plurality of protection interconnects are vertically staggered. 제 21 항에 있어서,
상기 주변 구조는 상기 제 1 복수의 보호 인터커넥트를 측방향으로 둘러싸는 제 2 복수의 보호 인터커넥트를 더 포함하는, 방법.According to claim 21,
wherein the peripheral structure further comprises a second plurality of protective interconnects laterally surrounding the first plurality of protective interconnects. 제 23 항에 있어서,
상기 제 2 복수의 보호 인터커넥트는 상기 제 1 복수의 보호 인터커넥트에 대해 측방향으로 스태거되는, 방법.24. The method of claim 23,
wherein the second plurality of protection interconnects are laterally staggered with respect to the first plurality of protection interconnects. 제 21 항에 있어서,
상기 주변 구조는 폴리실리콘 층에 커플링되는, 방법.
According to claim 21,
wherein the peripheral structure is coupled to the polysilicon layer.
KR1020227031853A 2020-04-15 2021-04-14 An integrated device comprising an electrical guard ring and a peripheral structure configured as a crack stop. KR20230002316A (en)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US202063010554P 2020-04-15 2020-04-15
US63/010,554 2020-04-15
US17/002,643 US11682632B2 (en) 2020-04-15 2020-08-25 Integrated device comprising periphery structure configured as an electrical guard ring and a crack stop
US17/002,643 2020-08-25
PCT/US2021/027334 WO2021211744A1 (en) 2020-04-15 2021-04-14 Integrated device comprising periphery structure configured as an electrical guard ring and a crack stop

Publications (1)

Publication Number Publication Date
KR20230002316A true KR20230002316A (en) 2023-01-05

Family

ID=78082149

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020227031853A KR20230002316A (en) 2020-04-15 2021-04-14 An integrated device comprising an electrical guard ring and a peripheral structure configured as a crack stop.

Country Status (7)

Country Link
US (1) US11682632B2 (en)
EP (1) EP4136672A1 (en)
KR (1) KR20230002316A (en)
CN (1) CN115398618A (en)
BR (1) BR112022020219A2 (en)
TW (1) TW202220113A (en)
WO (1) WO2021211744A1 (en)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8188578B2 (en) * 2008-05-29 2012-05-29 Mediatek Inc. Seal ring structure for integrated circuits
US9502270B2 (en) * 2014-07-08 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device packages, packaging methods, and packaged semiconductor devices
US10366956B2 (en) * 2015-06-10 2019-07-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10998274B2 (en) * 2017-11-30 2021-05-04 Mediatek Inc. Seal ring structure, semiconductor die, and method for detecting cracks on semiconductor die
US10714411B2 (en) * 2018-03-15 2020-07-14 Globalfoundries Inc. Interconnected integrated circuit (IC) chip structure and packaging and method of forming same

Also Published As

Publication number Publication date
US20210327826A1 (en) 2021-10-21
WO2021211744A1 (en) 2021-10-21
BR112022020219A2 (en) 2022-11-22
CN115398618A (en) 2022-11-25
TW202220113A (en) 2022-05-16
US11682632B2 (en) 2023-06-20
EP4136672A1 (en) 2023-02-22

Similar Documents

Publication Publication Date Title
KR102100731B1 (en) Packages and devices for providing filters and switches, and methods for manufacturing them
US11410900B2 (en) Semiconductor device having electrode pads arranged between groups of external electrodes
US11676922B2 (en) Integrated device comprising interconnect structures having an inner interconnect, a dielectric layer and a conductive layer
US10714411B2 (en) Interconnected integrated circuit (IC) chip structure and packaging and method of forming same
US9941220B2 (en) Integrated circuit
US11139224B2 (en) Package comprising a substrate having a via wall configured as a shield
KR20220157943A (en) A patch board constructed as a shield positioned over the cavity of the board
US11562962B2 (en) Package comprising a substrate and interconnect device configured for diagonal routing
US11605594B2 (en) Package comprising a substrate and a high-density interconnect integrated device coupled to the substrate
CN115812251A (en) Package comprising passive device configured as electromagnetic interference shield
US11031348B2 (en) Semiconductor structure
KR20230002316A (en) An integrated device comprising an electrical guard ring and a peripheral structure configured as a crack stop.
US20220375838A1 (en) Package comprising integrated devices coupled through a bridge
KR20240027849A (en) Integrated device including pillar interconnects with cavities
US20210210452A1 (en) Integrated passive device (ipd) coupled to front side of integrated device
KR20230044192A (en) Package containing wire bonds configured as a heat spreader
US11784157B2 (en) Package comprising integrated devices coupled through a metallization layer
US11948909B2 (en) Package comprising spacers between integrated devices
US11749661B2 (en) Package comprising a substrate and a multi-capacitor integrated passive device
US20230061932A1 (en) Chip package structure with buffer structure and method for forming the same
KR102374074B1 (en) Semiconductor package for application of high frequency and method for manufacturing the same

Legal Events

Date Code Title Description
A201 Request for examination