KR20220166696A - 전류 셀 어레이를 포함하는 디지털-아날로그 컨버터 - Google Patents

전류 셀 어레이를 포함하는 디지털-아날로그 컨버터 Download PDF

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KR20220166696A
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박재현
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송경석
유종재
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Abstract

디지털 입력으로부터 아날로그 출력을 생성하도록 구성된 디지털-아날로그 컨버터는, 동일한 크기의 전류를 생성하도록 각각 설계된 복수의 전류 셀들을 포함하는 전류 셀 어레이, 및 복수의 전류 셀들 중 전류 셀 어레이의 대각선을 따라 배치된 제1 전류 셀들을 연결하는 제1 패턴, 복수의 전류 셀들 중 대각선에 평행한 제1 사선을 따라 배치된 제2 전류 셀들을 연결하는 제2 패턴, 및 복수의 전류 셀들 중 대각선에 평행한 제2 사선을 따라 배치된 제3 전류 셀들을 연결하고 제2 패턴에 전기적으로 연결된 제3 패턴을 포함할 수 있고, 대각선은, 제1 사선 및 제2 사선 사이에 있을 수 있다.

Description

전류 셀 어레이를 포함하는 디지털-아날로그 컨버터{DIGITAL-TO-ANALOG CONVERTER INCLUDING CURRENT CELL ARRARY}
본 개시의 기술적 사상은 디지털-아날로그 컨버터에 관한 것으로서, 구체적으로는 전류 셀 어레이를 포함하는 디지털-아날로그 컨버터에 관한 것이다.
디지털-아날로그 컨버터(digital-to-analog converter)는 디지털 입력을 아날로그 출력으로 변환할 수 있다. 디지털-아날로그 컨버터의 다양한 구조들 중 하나로서 전류 스티어링 디지털-아날로그 컨버터는 디지털 입력의 값에 대응하는 크기를 가지는 전류를 생성하고, 생성된 전류로부터 아날로그 출력을 생성할 수 있다. 전류 스티어링(current steering) 디지털-아날로그 컨버터는 디지털 입력에 따라 전류들을 생성하는 복수의 전류원들을 포함할 수 있고, 복수의 전류원들의 부정합(mismatch)은 전류 스티어링 디지털-아날로그 컨버터의 선형성(linearity)을 열화시킬 수 있다.
본 개시의 기술적 사상은, 높은 선형성을 제공하는 디지털-아날로그 컨버터 및 디지털-아날로그 컨버터의 동작 방법을 제공한다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일 측면에 따라, 디지털 입력으로부터 아날로그 출력을 생성하도록 구성된 디지털-아날로그 컨버터는, 동일한 크기의 전류를 생성하도록 각각 설계된 복수의 전류 셀들을 포함하는 전류 셀 어레이, 및 복수의 전류 셀들 중 전류 셀 어레이의 대각선을 따라 배치된 제1 전류 셀들을 연결하는 제1 패턴, 복수의 전류 셀들 중 대각선에 평행한 제1 사선을 따라 배치된 제2 전류 셀들을 연결하는 제2 패턴, 및 복수의 전류 셀들 중 대각선에 평행한 제2 사선을 따라 배치된 제3 전류 셀들을 연결하고 제2 패턴에 전기적으로 연결된 제3 패턴을 포함할 수 있고, 대각선은, 제1 사선 및 제2 사선 사이에 있을 수 있다.
본 개시의 기술적 사상의 일측면에 따라, 디지털 입력으로부터 아날로그 출력을 생성하도록 구성된 디지털-아날로그 컨버터는, 디지털 입력의 MSB(most significant bit)를 포함하는 상위 비트 그룹으로부터 온도계 코드를 생성하도록 구성된 디코더, 동일한 크기의 전류를 생성하도록 각각 설계된 복수의 전류 셀들을 포함하는 전류 셀 어레이, 및 전류 셀 어레이에 의해서 생성되는 전류들 중 적어도 일부를 선택하도록 구성된 스위치 회로를 포함할 수 있고, 복수의 전류 셀들은, 전류 셀 어레이의 대각선을 따라 배치되고 온도계 코드의 제1 비트에 대응하는 제1 전류 셀들, 대각선에 평행한 제1 사선을 따라 배치되고 온도계 코드의 제2 비트에 대응하는 제2 전류 셀들, 및 대각선에 평행한 제2 사선을 따라 배치되고 온도계 코드의 제2 비트에 대응하는 제3 전류 셀들을 포함할 수 있고, 대각선은, 제1 사선 및 제2 사선 사이에 있을 수 있다.
본 개시의 기술적 사상의 일측면에 따라, 디지털 입력을 아날로그 출력으로 변환하는 방법은, 디지털 입력의 MSB(most significant bit)를 포함하는 상위 비트 그룹으로부터 온도계 코드를 생성하는 단계, 동일한 크기의 전류를 생성하도록 각각 설계된 복수의 전류 셀들을 포함하는 전류 셀 어레이에 의해서 레퍼런스 전류를 생성하는 단계, 온도계 코드 및 디지털 입력의 LSB(least significant bit)를 포함하는 하위 비트 그룹에 기초하여, 레퍼런스 전류 중 적어도 일부를 선택하는 단계, 및 선택된 전류를 합산함으로써 아날로그 출력을 생성하는 단계를 포함할 수 있고, 생성된 전류 중 적어도 일부를 선택하는 단계는, 온도계 코드의 한 비트에 기초하여, 복수의 전류 셀들 중 전류 셀 어레이의 행들에 상호 배타적으로 배치되고 전류 셀 어레이의 열들에 상호 배타적으로 배치된 제1 전류 셀들이 생성한 전류들을 선택하는 단계를 포함할 수 있다.
본 개시의 예시적 실시예에 따른 디지털-아날로그 컨버터에 의하면, 다양한 변이들(variations)의 발생에도 불구하고 선형성의 열화가 최소화될 수 있다.
또한, 본 개시의 예시적 실시예에 따른 디지털-아날로그 컨버터에 의하면, 추가적인 면적이나 전력 없이도 디지털-아날로그 컨버터의 선형성이 개선될 수 있고, 이에 따라 디지털-아날로그 컨버터를 포함하는 어플리케이션의 성능 및 효율성이 동시에 증대될 수 있다.
본 개시의 예시적 실시예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 기재로부터 본 개시의 예시적 실시예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적 실시예들을 실시함에 따른 의도하지 아니한 효과들 역시 본 개시의 예시적 실시예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 디지털-아날로그 컨버터를 나타내는 블록도이다.
도 2는 본 개시의 예시적 실시예에 따른 디지털-아날로그 컨버터를 나타내는 블록도이다.
도 3a 및 도 3b는 본 개시의 예시적 실시예들에 따른 전류 셀 어레이의 예시들을 나타내는 도면들이다.
도 4a 및 도 4b는 본 개시의 예시적 실시예에 따라 입력에 따라 선택되는 전류 셀들의 예시들을 나타내는 도면들이다.
도 5는 본 개시의 예시적 실시예에 따른 디지털-아날로그 컨버터의 레이아웃을 나타내는 평면도이다.
도 6a 및 도 6b는 본 개시의 예시적 실시예들에 따른 전류 셀의 예시들을 나타내는 회로도들이다.
도 7은 본 개시의 예시적 실시예에 따른 디지털-아날로그 컨버터의 레이아웃을 나타내는 평면도이다.
도 8은 본 개시의 예시적 실시예에 따른 디지털 입력을 아날로그 출력으로 변환하는 방법을 나타내는 순서도이다.
도 9는 본 개시의 예시적 실시예에 따른 디지털 입력을 아날로그 출력으로 변환하는 방법을 나타내는 순서도이다.
도 10은 본 개시의 예시적 실시예에 따른 신호 처리 시스템을 나타내는 블록도이다.
도 1은 본 개시의 예시적 실시예에 따른 디지털-아날로그 컨버터(digital-to-analog converter)(10)를 나타내는 블록도이다. 도 1에 도시된 바와 같이, 디지털-아날로그 컨버터(10)는 전류 셀 어레이(11), 바이어스 생성기(12), 디코더(13), 지연 회로(14), 스위치 회로(15) 및 합산 회로(16)를 포함할 수 있다. 일부 실시예들에서, 디지털-아날로그 컨버터(10)는 입력(IN)을 래치하는 래치 회로를 더 포함할 수 있고, 래치 회로는 래치된 입력(IN)의 상위 비트 그룹(IN[N:M+1]) 및 하위 비트 그룹(IN[M:1])을 디코더(13) 및 지연 회로(14)에 각각 제공할 수 있다.
디지털-아날로그 컨버터(10)는 디지털 입력을 수신할 수 있고, 디지털 입력의 값에 대응하는 크기를 가지는 아날로그 출력을 생성할 수 있다. 예를 들면, 도 1에 도시된 바와 같이, 디지털-아날로그 컨버터(10)는 N 비트의 입력(IN)으로부터 출력(OUT)을 생성할 수 있다(N은 1보다 큰 정수). 일부 실시예들에서, 디지털-아날로그 컨버터(10)는 반도체 공정에 의해서 제조될 수 있다. 일부 실시예들에서, 디지털-아날로그 컨버터(10)의 구성요소들은 하나의 다이 또는 패키지에 포함될 수 있다. 일부 실시예들에서, 디지털-아날로그 컨버터(10)의 구성요소들은 2이상의 패키지들에 각각 포함될 수 있고, 디지털-아날로그 컨버터(10)는 2이상의 패키지들이 실장된(mounted) 인쇄 회로 기판(printed circuit board; PCB)을 포함할 수 있다.
전류 셀 어레이(11)는 동일한 크기의 전류를 생성하도록 각각 설계된 복수의 전류 셀들을 포함할 수 있다. 예를 들면, 도 1에 도시된 바와 같이, 전류 셀 어레이(11)는 전류 셀(CC)을 포함할 수 있고, 전류 셀(CC)은 바이어스 생성기(12)로부터 제공되는 바이어스 신호(BS)에 기초하여 LSB 전류(ILSB)를 생성하도록 설계될 수 있다. 전류 셀 어레이(11)는 복수의 전류 셀들이 각각 생성한 LSB 전류들을 포함하는 레퍼런스 전류(IREF)를 생성할 수 있고, 레퍼런스 전류(IREF)는 복수의 도선들을 통해서 스위치 회로(15)에 제공될 수 있다. 일부 실시예들에서, 도 1에 도시된 바와 상이하게, 전류 셀 어레이(11)는 레퍼런스 전류(IREF)를 스위치 회로(15)로부터 인출(drain)할 수도 있다. 후술되는 바와 같이, 레퍼런스 전류(IREF)의 적어도 일부가 스위치 회로(15)에 의해서 선택될 수 있고, 선택된 전류(ISEL)는 입력(IN)의 값에 대응하는 크기를 가질 수 있다.
바이어스 생성기(12)는 전류 셀 어레이(11)에 바이어스 신호(BS)를 제공할 수 있다. 예를 들면, 바이어스 생성기(12)는 적어도 하나의 바이어스 전압을 생성할 수 있고, 전류 셀 어레이(11)에 포함된 복수의 전류 셀들은 바이어스 생성기(12)로부터 제공된 적어도 하나의 바이어스 전압을 공통으로 수신할 수 있다. 일부 실시예들에서, 바이어스 생성기(12)는 외부 제어에 기초하여 바이어스 신호(BS)를 조절할 수 있고, 이에 따라 복수의 전류 셀들 각각이 생성하는 LSB 전류(ILSB)의 크기가 조절될 수 있으며, 결과적으로 레퍼런스 전류(IREF)의 크기가 조절될 수 있다.
디코더(13)는 입력(IN)의 MSB(most significant bit)를 포함하는 상위(upper) 비트 그룹을 수신할 수 있고, 상위 비트 그룹을 온도계(thermometer) 코드(TMP)로 디코딩할 수 있다. 온도계 코드(TMP)는 값에 비례하는 개수의 1(또는 0)을 포함하는 코드를 지칭할 수 있고, 단항(unary) 코드로서 지칭될 수도 있다. 예를 들면, 도 1에 도시된 바와 같이, 디코더(13)는 N 비트의 입력(IN)의 MSB(즉, IN[N])를 포함하는 (N-M) 비트의 상위 비트 그룹(IN[N:M+1])을 수신할 수 있고(M은 1보다 크고 N보다 작은 정수), (2N-M-1) 비트의 온도계 코드(TMP)를 생성할 수 있다. 본 명세서에서, 온도계 코드(TMP)는 입력(IN)의 상위 비트 그룹의 값에 비례하는 개수의 1을 포함하는 것으로 가정된다.
지연 회로(14)는 입력(IN)의 LSB(least significant bit)를 포함하는 하위(lower) 비트 그룹을 수신하여 지연시킬 수 있고, 지연된 하위 비트 그룹을 출력할 수 있다. 예를 들면, 도 1에 도시된 바와 같이, 지연 회로(14)는 N 비트의 입력(IN)의 LSB(즉, IN[1])를 포함하는 M 비트의 하위 비트 그룹(IN[M:1])을 수신할 수 있고, 지연된 하위 비트 그룹(IN'[M:1])을 출력할 수 있다. 동일한 값의 입력(IN)으로부터 생성된 온도계 코드(TMP) 및 지연된 하위 비트 그룹(IN'[M:1])이 동시에 스위치 회로(15)에 제공되도록, 지연 회로(14)는, 디코더(13)에서 온도 코드(TMP)가 입력(IN)의 상위 비트 그룹(IN[N:M+1])으로부터 생성되는데 걸리는 시간에 대응하는 만큼 입력(IN)의 하위 비트 그룹(IN[M:1])을 지연시킬 수 있다. 일부 실시예들에서, 지연 회로(14)는 적어도 하나의 로직 게이트을 포함할 수 있고, 지연 회로(14)는 적어도 하나의 로직 게이트의 게이트 지연에 기초하여 입력(IN)의 하위 비트 그룹(IN[M:1])을 지연시킬 수 있다.
스위치 회로(15)는, 디코더(13)로부터 온도계 코드(TMP)를 수신할 수 있고, 지연 회로(14)로부터 지연된 하위 비트 그룹(IN'[M:1])을 수신할 수 있다. 또한, 스위치 회로(15)는 전류 셀 어레이(11)로부터 레퍼런스 전류(IREF)를 수신할 수 있고, 온도계 코드(TMP) 및 지연된 하위 비트 그룹(IN'[M:1])에 기초하여 레퍼런스 전류(IREF) 중 적어도 일부를 선택함으로써 선택된 전류(ISEL)를 출력할 수 있다. 예를 들면, 도 2를 참조하여 후술되는 바와 같이, 온도계 코드(TMP) 및 지연된 하위 비트 그룹(IN'[M:1])의 비트들 각각은 전류 셀 어레이(11)에 포함된 적어도 하나의 전류 셀의 하나의 그룹에 대응할 수 있고, 스위치 회로(15)는 레퍼런스 전류(IREF) 중 값이 1인 비트에 대응하는 그룹의 전류 셀들이 생성하는 전류들을 선택할 수 있다. 본 명세서에서, 전류 셀 어레이(11)에 포함된 전류 셀들이 생성하는 전류가 스위치 회로(15)에 의해서 선택되는 것은, 스위치 회로(15)에 의해서 해당 전류 셀들이 선택되는 것으로 단순하게 지칭될 수 있다.
스위치 회로(15)는 온도계 코드(TMP) 및 지연된 하위 비트 그룹(IN'[M:1])에 의해서 제어되는 복수의 스위치들을 포함할 수 있고, 복수의 스위치들 각각은, 레퍼런스 전류(IREF) 중 전류 셀의 대응하는 그룹에 의해서 생성되는 전류를 선택된 전류(ISEL)에 선택적으로 포함시킬 수 있다. 예를 들면, 스위치 회로(15)는, 전류 셀 어레이(11)로부터 레퍼런스 전류(IREF)가 제공되는 도선들에 각각 연결된 스위치들을 포함할 수 있고, 선택된 전류(ISEL)는 스위치들에 각각 연결된 도선들을 통해서 합산 회로(16)에 제공될 수 있다.
합산 회로(16)는 스위치 회로(15)로부터 선택된 전류(ISEL)를 수신할 수 있고, 선택된 전류(ISEL)에 포함된 전류들을 합산함으로써 출력(OUT)을 생성할 수 있다. 예를 들면, 선택된 전류(ISEL)는, 전술된 바와 같이 복수의 도선들을 통해서 스위치 회로(15)로부터 제공될 수 있고, 합산 회로(16)는 복수의 도선들을 통해서 수신되는 전류들을 합산한 전류로부터 출력(OUT)을 생성할 수 있고, 이에 따라 출력(OUT)은 입력(IN)의 값에 대응하는 크기를 가질 수 있다. 일부 실시예들에서, 도 2를 참조하여 후술되는 바와 같이, 합산 회로(16)는 합산된 전류를 전압으로 변환할 수 있고, 입력(IN)의 값에 대응하는 크기의 전압을 가지는 출력(OUT)을 생성할 수 있다.
일부 실시예들에서, 전류 셀 어레이(11)는 입력(IN)의 범위에 대응하는 수의 전류 셀들을 포함할 수 있고, 이에 따라 2N-1개의 전류 셀들을 포함할 수 있다. 일부 실시예들에서, 전류 셀 어레이(11)는, 도 3a 등을 참조하여 후술되는 바와 같이, 2N개의 전류 셀들을 포함할 수 있고, 2N개의 전류 셀들 중 하나의 전류 셀은 사용되지 아니하거나 입력(IN)에 무관하게 항상 합산 회로(16)에 의해서 합산될 수 있다. 입력(IN)의 비트수, 즉 N이 커질수록 전류 셀 어레이(11)에 포함되는 전류 셀들의 개수가 증가할 수 있고, 전류 셀 어레이(11)의 면적이 증가할 수 있다. 전류 셀 어레이(11)의 면적이 증가하는 경우, 전류 셀 어레이(11)에 포함된 복수의 전류 셀들 각각에 미치는 영향들, 예컨대 공정(process), 전압, 온도 등이 상이할 수 있다. 이에 따라, 복수의 전류 셀들 각각은 상이한 크기의 전류들을 각각 생성할 수 있고, 결과적으로 DNL(differential nonlinearity), INL(integral nonlinearity)과 같은 디지털-아날로그 컨버터(10)의 선형성(linearity)이 열화될 수 있다.
후술되는 바와 같이, 전류 셀 어레이(11)에 변이들이 존재할지라도 변이들의 영향이 입력(IN)의 값에 따라 스위치 회로(15)에 의해서 선택되는 전류 셀들에 고르게 미칠 수 있다. 이에 따라, 디지털-아날로그 컨버터(10)의 선형성의 열화가 최소화될 수 있고, 또한, 추가적인 비용, 예컨대 면적이나 전력 없이도 디지털-아날로그 컨버터(10)의 선형성이 개선될 수 있고, 이에 따라 디지털-아날로그 컨버터(10)를 포함하는 어플리케이션의 성능 및 효율성이 동시에 증대될 수 있다.
도 2는 본 개시의 예시적 실시예에 따른 디지털-아날로그 컨버터(20)를 나타내는 블록도이다. 구체적으로, 도 2의 블록도는 8 비트의 입력(IN)으로부터 출력(OUT)을 생성하는 전류 스티어링 디지털-아날로그 컨버터의 동작을 개략적으로 나타낸다(N=8). 도 2의 예시에서, 입력(IN)의 하위 비트 그룹(IN[4:1])은 4 비트들을 포함할 수 있고(M=4), 입력(IN)의 상위 비트 그룹(IN[8:4])은 4 비트들을 포함할 수 있다(N-M=4). 도 2에 도시된 바와 같이, 디지털-아날로그 컨버터(20)는 제1 내지 제19 전류원(CS1 내지 CS19), 스위치 회로(21), 디코더(22), 지연 회로(23) 및 합산 회로(24)를 포함할 수 있다.
제1 내지 제19 전류원(CS1 내지 CS19) 각각은 도 1의 전류 셀 어레이(11)에 포함된 적어도 하나의 전류 셀을 포함할 수 있다. 예를 들면, LSB 전류(ILSB)를 생성하는 제1 전류원(CS1)은 하나의 전류 셀을 포함할 수 있고, LSB 전류(ILSB)의 2배를 생성하는 제2 전류원(CS2)은 2개의 전류 셀들을 포함할 수 있고, LSB 전류(ILSB)의 4배를 생성하는 제3 전류원(CS3)은 4개의 전류 셀들을 포함할 수 있으며, LSB 전류(ILSB)의 8배를 생성하는 제4 전류원(CS4)은 8개의 전류 셀들을 포함할 수 있다. 또한, LSB 전류(ILSB)의 16배를 각각 생성하는 제5 내지 제19 전류 셀(CS5 내지 CS19) 각각은 16개의 전류 셀들을 포함할 수 있다. 본 명세서에서, 입력(IN)의 하위 비트 그룹에 대응하는 제1 내지 제4 전류원(CS1 내지 CS4)에 포함된 전류 셀은 LSB 전류 셀 또는 LSB 셀로서 지칭될 수 있고, 입력(IN)의 상위 비트 그룹에 대응하는 제5 내지 제15 전류원(CS5 내지 CS19)에 포함된 전류 셀은 MSB 전류 셀 또는 MSB 셀로서 지칭될 수 있다.
스위치 회로(21)는 제1 내지 제19 전류원(CS1 내지 CS19)에 각각 대응하는 19개의 스위치들을 포함할 수 있고, 19개의 스위치들은 제1 내지 제19 전류원(CS1 내지 CS19)에 의해서 생성되는 전류들을 각각 수신할 수 있다. 스위치 회로(21)의 스위치들은 디코더(22) 및 지연 회로(23)가 출력하는 비트들에 의해서 각각 제어될 수 있다. 예를 들면, 도 2에 도시된 바와 같이, 제1 내지 제4 전류원(CS1 내지 CS4)은 지연된 하위 비트 그룹(IN'[4:1])의 4개 비트들(IN'[1], IN'[2], IN'[3], IN'[4])에 의해서 각각 제어될 수 있다. 또한, 제5 내지 제19 전류원(CS5 내지 CS19)은 온도계 코드(TMP)의 15개 비트들(TMP[1] 내지 TMP[15])에 의해서 각각 제어될 수 있다. 스위치 회로(21)의 스위치들 각각은 임의의 구조를 가질 수 있고, 일부 실시예들에서 적어도 하나의 트랜지스터를 포함할 수 있다.
합산 회로(24)는 스위치 회로(21)를 통과한 전류(즉, 도 1의 ISEL)를 수신할 수 있고, 출력(OUT)을 생성할 수 있다. 예를 들면, 도 2에 도시된 바와 같이, 합산 회로(24)는 증폭기(A) 및 저항(R)을 포함할 수 있고, 스위치 회로(21)의 스위치들을 통과한 전류들을 합산한 전류를 전압으로 변환할 수 있다.
디지털-아날로그 컨버터(20)의 선형성은 도 2에 도시된 제1 내지 제19 전류원(CS1 내지 CS19)이 각각 생성하는 전류들의 정확도에 의존할 수 있다. 예를 들면, 적어도 하나의 전류 셀을 각각 포함하는 제1 내지 제19 전류원(CS1 내지 CS19)에 전류 셀들의 변이에 기인하는 영향이 상이하게 미치는 경우, 제1 내지 제19 전류원(CS1 내지 CS19)이 각각 생성하는 전류들이 상이하게 변동할 수 있고, 디지털-아날로그 컨버터(20)의 선형성이 열화될 수 있다. 다른 한편으로, 적어도 하나의 전류 셀을 각각 포함하는 제1 내지 제19 전류원(CS1 내지 CS19)에 전류 셀들의 변이에 기인하는 영향이 공통으로 미치는 경우, 제1 내지 제19 전류원(CS1 내지 CS19)이 각각 생성하는 전류들이 공통으로 변동할 수 있고, 디지털-아날로그 컨버터(20)의 선형성이 유지 또는 개선될 수 있다. 이에 따라, 도 1의 전류 셀 어레이(11)에서 제1 내지 제19 전류원(CS1 내지 CS19)에 각각 포함되는 적어도 하나의 전류 셀의 그룹핑이 중요할 수 있다. 이하에서 도면들을 참조하여, 디지털-아날로그 컨버터(20)의 높은 선형성을 제공하는 전류 셀들의 다양한 그룹핑들이 설명될 것이다. 이하에서 도 2의 디지털-아날로그 컨버터(20)와 같이, 4 비트의 상위 비트 그룹 및 4 비트의 하위 비트 그룹을 포함하는 8 비트의 입력(IN)을 수신하는 디지털-아날로그 컨버터가 주로 설명될 것이나. 본 개시의 예시적 실시예들이 이에 제한되지 아니하는 점이 유의된다.
도 3a 및 도 3b는 본 개시의 예시적 실시예들에 따른 전류 셀 어레이의 예시들을 나타내는 도면들이다. 구체적으로, 도 3a 및 도 3b는, 8 비트의 입력을 수신하는 디지털-아날로그 컨버터에 포함되고 256개의 전류 셀들을 포함하는 전류 셀 어레이들(30a, 30b)을 X축 및 Y축으로 이루어진 평면에서 나타낸다. 이하에서, 도 3a 및 도 3b는 도 2를 참조하여 설명될 것이며, 도 3a 및 도 3b에 대한 설명 중 중복되는 내용은 생략될 것이다.
도 3a 및 도 3b를 참조하면, 전류 셀 어레이들(30a, 30b) 각각은 X축에 평행하게 연장되는 16개 행들 및 Y축에 평행하게 연장되는 16개 열들에 따라 256개의 전류 셀들을 포함할 수 있다. 도 3a 및 도 3b에서 동일한 참조부호를 갖는 MSB 전류 셀들은 동일한 전류원, 즉 제5 내지 제19 전류원(CS5 내지 CS19) 중 하나에 포함될 수 있다. 예를 들면, 'M1'으로 표시된 16개의 전류 셀들은 온도계 코드(TMP)의 LSB(TMP[1])에 대응하는 제5 전류원(CS5)에 포함될 수 있고, 'M15'로 표시된 16개의 전류 셀들은 온도계 코드(TMP)의 MSB(TMP[15])에 대응하는 제19 전류원(CS19)에 포함될 수 있다. 동일한 참조 부호를 가지는 MSB 전류 셀들은 패턴을 통해서 상호 연결될 수 있고, MSB 전류 셀들이 생성한 전류가 패턴을 통해서 전류 셀 어레이(30a)의 외부로 출력될 수 있다. 전류 셀 어레이를 연결하는 패턴은 도 3a의 영역(R3)을 확대하여 나타내는 도 5를 참조하여 후술될 것이다. 또한, 도 3a 및 도 3b에서 'L'로 표시된 16개의 전류 셀들 중 15개의 전류 셀들은 제1 내지 제4 전류원(CS1 내지 CS4) 중 하나에 포함될 수 있고, 나머지 1개의 전류 셀은 사용되지 아니하거나 입력(IN)의 값에 무관하게 도 1의 선택된 전류(ISEL)에 포함될 수 있다.
하나의 전류원에 포함된 MSB 전류 셀들은 전류 셀 어레이(30a)의 대각선(Da)을 따라 배치될 수 있다. 예를 들면, 도 3a에서 'M8'로 표시된 바와 같이, 온도계 코드(TMP)의 한 비트(TMP[8])에 대응하는 제12 전류원(CS12)에 포함된 16개의 MSB 전류 셀들이 전류 셀 어레이(30a)의 대각선(Da)을 따라서 배치될 수 있다. 또한, 하나의 전류원에 포함된 MSB 전류 셀들은 전류 셀 어레이(30a)의 대각선(Da)에 평행한 2개의 사선들을 따라 배치될 수 있다. 예를 들면, 도 3a에서 'M4'로 표시된 바와 같이, 온도계 코드(TMP)의 한 비트(TMP[4])에 대응하는 제8 전류원(CS8)에 포함된 16개의 MSB 전류 셀들이 전류 셀 어레이(30a)의 제1 사선(L1a) 및 제2 사선(L2a)을 따라 배치될 수 있고, 제1 사선(L1a) 및 제2 사선(L2a)은 대각선(Da)에 평행할 수 있다. 도 3a에 도시된 바와 같이, 하나의 전류원에 대응하는 16개의 MSB 전류 셀들을 위하여 제1 사선(L1a) 및 제2 사선(L2a)은 대각선(Da)을 사이에 둘 수 있다. 결과적으로, 하나의 전류원에 포함된 MSB 전류원 셀들은, 전류 셀 어레이(30a)의 행들에 상호 배타적으로 배치될 수 있고, 전류 셀 어레이(30a)의 열들에 상호 배타적으로 배치될 수 있다.
MSB 전류 셀들이 도 3a에 도시된 바와 같이 그룹핑되는 경우, 변이에 기인하는 영향이 MSB 전류 셀의 그룹들에 공통으로 미칠 수 있다. 예를 들면, 전류 셀 어레이(30a)의 일측면에서 변이가 발생하는 경우, 제5 내지 제19 전류원(CS5 내지 CS19)에 각각 포함된 전류 셀들이 모두 변이에 의한 영향을 공통으로 받을 수 있다. 이에 따라, 제5 내지 제19 전류원(CS5 내지 CS19)이 생성하는 전류들은 동일하게 증가하거나 감소할 수 있고, 이에 따라 디지털-아날로그 컨버터의 선형성이 유지될 수 있다. 또한, 도 5 등을 참조하여 후술되는 바와 같이, 전류 셀들의 그룹핑을 위하여, 전류 셀 어레이(30a) 상에서 전류 셀들을 연결하기 위한 패턴들만이 추가될 수 있고, 이에 따라 추가적인 비용, 예컨대 면적이나 전력 없이도 디지털-아날로그 컨버터의 선형성이 개선될 수 있고, 결과적으로 디지털-아날로그 컨버터를 포함하는 어플리케이션의 성능 및 효율성이 동시에 증대될 수 있다.
LSB 전류 셀들은 전류 셀 어레이(30a)의 대각선(Da)에 평행한 2개의 사선들을 따라 배치될 수 있다. 예를 들면, 도 3a에서 'L'로 표시된 바와 같이, 16개의 LSB 전류 셀들은 전류 셀 어레이(30a)의 제3 사선(L3a) 및 제4 사선(L4a)을 따라 배치될 수 있고, 제3 사선(L3a) 및 제4 사선(L4a)은 대각선(Da)에 평행할 수 있다. 도 3a에 도시된 바와 같이, 16개의 LSB 전류 셀들을 위하여 제3 사선(L3a) 및 제4 사선(L4a)은 대각선(Da)을 사이에 둘 수 있다. 일부 실시예들에서, 제3 사선(L3a)을 따라 배치된 LSB 전류 셀들의 개수는 제4 사선(L4a)을 따라 배치된 LSB 전류 셀들의 개수와 동일할 수 있고, 제3 사선(L3a) 및 대각선(Da) 사이 거리는 제4 사선(L4a) 및 대각선(Da) 사이 거리와 동일할 수 있다. 이에 따라, 제3 사선(L3a) 및 제4 사선(L4a)은 전류 셀 어레이(30a)의 사분면들의 대각선들에 각각 대응할 수 있다.
도 3b를 참조하면, 하나의 전류원에 포함된 MSB 전류 셀들은 전류 셀 어레이(30b)의 대각선(Db)을 따라 배치될 수 있다. 도 3a의 대각선(Da)은 X축 및 Y축으로 이루어진 데카르트 좌표계(Cartesian coordinate system)에서 음의 기울기를 가지는 한편, 도 3b의 대각선(Db)은 양의 기울기를 가질 수 있다. 도 3b에서 'M8'로 표시된 바와 같이, 온도계 코드(TMP)의 한 비트(TMP[8])에 대응하는 제12 전류원(CS12)에 포함된 16개의 MSB 전류 셀들이 전류 셀 어레이(30b)의 대각선(Db)을 따라서 배치될 수 있다. 또한, 하나의 전류원에 포함된 MSB 전류 셀들은 전류 셀 어레이(30b)의 대각선(Db)에 평행한 2개의 사선들을 따라 배치될 수 있다. 예를 들면, 도 3b에서 'M4'로 표시된 바와 같이, 온도계 코드(TMP)의 한 비트(TMP[4])에 대응하는 제8 전류원(CS8)에 포함된 16개의 MSB 전류 셀들이 전류 셀 어레이(30b)의 제1 사선(L1b) 및 제2 사선(L2b)을 따라 배치될 수 있고, 제1 사선(L1b) 및 제2 사선(L2b)은 대각선(Db)에 평행할 수 있다. 도 3b에 도시된 바와 같이, 하나의 전류원에 대응하는 16개의 MSB 전류 셀들을 위하여 제1 사선(L1b) 및 제2 사선(L2b)은 대각선(Db)을 사이에 둘 수 있다.
LSB 전류 셀들은 전류 셀 어레이(30b)의 대각선(Db)에 평행한 2개의 사선들을 따라 배치될 수 있다. 예를 들면, 도 3b에서 'L'로 표시된 바와 같이, 16개의 LSB 전류 셀들은 전류 셀 어레이(30b)의 제3 사선(L3b) 및 제4 사선(L4b)을 따라 배치될 수 있고, 제3 사선(L3b) 및 제4 사선(L4b)은 대각선(Db)에 평행할 수 있다. 도 3b에 도시된 바와 같이, 16개의 LSB 전류 셀들을 위하여 제3 사선(L3b) 및 제4 사선(L4b)은 대각선(Db)을 사이에 둘 수 있다. 일부 실시예들에서, 제3 사선(L3b)을 따라 배치된 LSB 전류 셀들의 개수는 제4 사선(L4b)을 따라 배치된 LSB 전류 셀들의 개수와 동일할 수 있고, 제3 사선(L3b) 및 대각선(Db) 사이 거리는 제4 사선(L4b) 및 대각선(Db) 사이 거리와 동일할 수 있다.
도 4a 및 도 4b는 본 개시의 예시적 실시예에 따라 입력에 따라 선택되는 전류 셀들의 예시들을 나타내는 도면들이다. 구체적으로, 도 4a는 도 3a와 동일하게 그룹핑된 전류 셀들을 포함하는 전류 셀 어레이(40)에서 입력(IN)의 값이 2N-1-1인 경우 선택되는 전류 셀들을 나타내고, 도 4b는 도 3a와 동일하게 그룹핑된 전류 셀들을 포함하는 전류 셀 어레이(40)에서 입력(IN)의 값이 2N-1인 경우 선택되는 전류 셀들을 나타낸다. 도 4a 및 도 4b에서 해칭된 전류 셀들은 선택된 전류 셀을 나타낼 수 있다. 이하에서, 도 4a 및 도 4b는 도 2를 참조하여 설명될 것이다.
일부 실시예들에서, 디지털-아날로그 컨버터의 센터 코드(center code)에 대응하는 MSB 전류 셀들이 전류 셀 어레이(40)의 대각선을 따라서 배치될 수 있다. 예를 들면, 도 4a 및 도 4b에 도시된 바와 같이, 'M8'로 표시된 16개의 MSB 전류 셀들은 N 비트의 입력(IN)의 센터 코드(즉, 2N-1) 이상의 입력(IN)에 응답하여 스위치 회로(21)에 의해서 선택될 수 있고, 16개의 MSB 전류 셀들이 생성하는 전류가 출력(OUT)의 생성에 사용될 수 있다.
도 4a를 참조하면, 입력(IN)의 값이 2N-1-1인 경우, LSB 전류 셀들이 선택될 수 있고, 제5 내지 제11 전류원(CS5 내지 CS11)에 포함되는 MSB 전류 셀들이 선택될 수 있다. 또한, 도 4b를 참조하면, 입력(IN)의 값이 센터 코드, 즉 2N-1인 경우, LSB 전류 셀들이 선택되지 아니할 수 있고, 제5 내지 제11 전류원(CS5 내지 CS11)뿐만 아니라 제12 전류원(CS12)에 포함되는 MSB 전류 셀들이 선택될 수 있다. 도 4a 및 도 4b에 도시된 바와 같이, 입력(IN)의 값이 변동함에 따라 선택되는 MSB 전류 셀들은 전류 셀 어레이(40)의 4개 측면들에 모두 접할 수 있고, 결과적으로 국부적으로 발생하는 변이에 기인하는 영향이 전류원들에 공통으로 미칠 수 있다.
도 5는 본 개시의 예시적 실시예에 따른 디지털-아날로그 컨버터의 레이아웃을 나타내는 평면도이다. 구체적으로, 도 5의 평면도는 도 3a의 전류 셀 어레이(30a)의 영역(R3)을 나타낸다. 도 5에서, X축 및 Y축으로 이루어진 평면은 수평면으로 지칭될 수 있고, 다른 구성요소보다 상대적으로 +Z방향으로 배치된 구성요소는 다른 구성요소 위에 있는 것으로 지칭될 수 있으며, 다른 구성요소보다 상대적으로 -Z방향으로 배치된 구성요소는 다른 구성요소 아래에 있는 것으로 지칭될 수 있다. 또한 도 5에서, 도해의 편의상 일부 층들만이 도시될 수 있으며, 배선층의 패턴과 같이 전도성 물질로 구성되는 패턴은 전도성 패턴 또는 단순하게 패턴으로 지칭될 수도 있다. 이하에서, 도 5는 도 2를 참조하여 설명될 것이다.
도 5를 참조하면, 전류 셀들을 연결하는 패턴이 전류 셀들 상에 형성될 수 있다. 도면들을 참조하여 전술된 바와 같이, 하나의 전류원에 포함되는 전류 셀들은 전류원의 전류를 생성하도록 상호 연결될 수 있다. 예를 들면, 도 5에 도시된 바와 같이, 하위 배선층의 제1 패턴(W11)은 'M8'로 표시된 MSB 전류 셀들을 연결할 수 있고, 하위 배선층의 제2 패턴(W12)은 'M6'로 표시된 MSB 전류 셀들을 연결할 수 있으며, 하위 배선층의 제3 패턴(W13)은 'M10'로 표시된 MSB 전류 셀들을 연결할 수 있다. 또한, 도 5에 도시된 바와 같이, 상위 배선층의 제1 패턴(W21)은 'M7'로 표시된 MSB 전류 셀들을 연결할 수 있고, 상위 배선층의 제2 패턴(W22)은 'M5'로 표시된 MSB 전류 셀들을 연결할 수 있고, 상위 배선층의 제3 패턴(W23)은 'M11'로 표시된 MSB 전류 셀들을 연결할 수 있으며, 상위 배선층이 제4 패턴(W24)은 'M9'로 표시된 MSB 전류 셀들을 연결할 수 있다. 하위 배선층의 제1 내지 제3 패턴(W11 내지 W13)은 스위치 회로(21)에 연결될 수 있고, 상위 배선층의 제1 내지 제4 패턴(W21 내지 W24) 역시 스위치 회로(21)에 연결될 수 있다. 전류 셀들을 상호 연결하는 패턴의 형상은 다양할 수 있고, 본 개시의 예시적 실시예들이 도 5에 도시된 패턴들에 제한되지 아니하는 점이 유의된다.
도 6a 및 도 6b는 본 개시의 예시적 실시예들에 따른 전류 셀의 예시들을 나타내는 회로도들이다. 구체적으로, 도 6a의 회로도는 LSB 전류(ILSB)를 출력하는 전류 셀(60a)을 나타내고, 도 6b의 회로는 LSB 전류(ILSB)를 인출하는 전류 셀(60b)을 나타낸다. 일부 실시예들에서, 전류 셀은, 도 6a 및 도 6b에 도시된 바와 같이, 캐스코드(cascode) 구조를 가질 수 있으나, 본 개시의 예시적 실시예들이 이에 제한되지 아니하는 점이 유의된다.
도 6a를 참조하면, 전류 셀(60a)은 상호 직렬 연결된 제1 PFET(p-channel field effect transistor)(P1) 및 제2 PFET(P2)를 포함할 수 있다. 제1 PFET(P1)의 게이트는 제1 전압(V1)을 수신할 수 있고, 제2 PFET(P2)의 게이트는 제2 전압(V2)을 수신할 수 있다. 제1 전압(V1) 및 제2 전압(V2)은 도 1의 바이어스 신호(BS)에 포함될 수 있고, 도 1의 바이어스 생성기(12)는 제1 전압(V1) 및 제2 전압(V2)을 생성할 수 있다. 제1 PFET(P1) 및 제2 PFET(P2)는 제1 전압(V1) 및 제2 전압(V2)에 따라 양의 공급 전압(VDD)이 인가되는 노드로부터 LSB 전류(ILSB)를 생성할 수 있고, 전류 셀(60a)의 외부로 LSB 전류(ILSB)를 출력할 수 있다. 일부 실시예들에서, 제1 전압(V1) 및 제2 전압(V2)은 동일할 수 있고, 제1 PFET(P1) 및 제2 PFET(P2)의 게이트는 상호연결될 수 있다.
도 6b를 참조하면, 전류 셀(60b)은 상호 직렬 연결된 제1 NFET(n-channel field effect transistor)(N1) 및 제2 NFET(N2)를 포함할 수 있다. 제1 NFET(N1)의 게이트는 제1 전압(V1)을 수신할 수 있고, 제2 NFET(N2)의 게이트는 제2 전압(V2)을 수신할 수 있다. 제1 전압(V1) 및 제2 전압(V2)은 도 1의 바이어스 신호(BS)에 포함될 수 있고, 도 1의 바이어스 생성기(12)는 제1 전압(V1) 및 제2 전압(V2)을 생성할 수 있다. 제1 NFET(N1) 및 제2 NFET(N2)는 제1 전압(V1) 및 제2 전압(V2)에 따라 접지 전위(또는 음의 공급 전압)이 인가되는 노드로 인출되는 LSB 전류(ILSB)를 생성할 수 있고, 전류 셀(60b)의 외부로부터 LSB 전류(ILSB)를 인출할 수 있다. 일부 실시예들에서, 제1 전압(V1) 및 제2 전압(V2)은 동일할 수 있고, 제1 NFET(N1) 및 제2 NFET(N2)의 게이트는 상호연결될 수 있다.
도 7은 본 개시의 예시적 실시예에 따른 디지털-아날로그 컨버터의 레이아웃을 나타내는 평면도이다. 구체적으로, 도 7의 평면도는 전류 셀 어레이에 포함되는 하나의 MSB 전류 셀(M8') 및 MSB 전류 셀(M8')의 위에 배치되는 일부 패턴들을 나타낸다. 도 7에서, X축 및 Y축으로 이루어진 평면은 수평면으로 지칭될 수 있고, 다른 구성요소보다 상대적으로 +Z방향으로 배치된 구성요소는 다른 구성요소 위에 있는 것으로 지칭될 수 있으며, 다른 구성요소보다 상대적으로 -Z방향으로 배치된 구성요소는 다른 구성요소 아래에 있는 것으로 지칭될 수 있다. 또한 도 7에서, 도해의 편의상 일부 층들만이 도시될 수 있다.
도 7을 참조하면, MSB 전류 셀(M8')에서 X축에 평행하게 활성 영역이 연장될 수 있다. 활성 영역은 소자 영역으로 지칭될 수 있고, 트랜지스터가 형성될 수 있다. 예를 들면, MSB 전류 셀(M8')이 도 6a의 전류 셀(60a)에 대응하는 경우 활성 영역에서 PFET가 형성될 수 있는 한편, MSB 전류 셀(M8')이 도 6b의 전류 셀(60b)에 대응하는 경우 활성 영역에서 NFET가 형성될 수 있다.
활성 영역에서 적어도 하나의 활성 패턴이 X축에 평행하게 연장될 수 있다. 예를 들면, 도 7에 도시된 바와 같이, 활성 영역에서 3개의 활성 패턴들이 X축에 평행하게 연장될 수 있다. 활성 패턴은 Y축에 평행하게 연장되는 게이트 전극과 교차되어 트랜지스터를 형성할 수 있다. 예를 들면, 도 7에 도시된 바와 같이, 제1 게이트 전극(G1) 및 제2 게이트 전극(G2)은 Y축에 평행하게 연장될 수 있고, 활성 패턴은 제1 게이트 전극(G1) 및 제2 게이트 전극(G2)과 트랜지스터들을 각각 형성할 수 있다.
전류 셀은 임의의 구조의 트랜지스터를 포함할 수 있다. 일부 실시예들에서, 핀(fin) 형태의 활성 패턴이 X축에 평행하게 연장될 수 있고, 활성 패턴 및 게이트 전극은 FinFET(fin field effect transistor)을 형성할 수 있다. 일부 실시예들에서, 활성 패턴은 Y축 방향 및/또는 Z축 방향으로 상호 이격되어 X축에 평행하게 연장되는 복수의 나노와이어들(nanowires)을 포함할 수 있고, 게이트 전극과 GAAFET(gate all around field effect transistor)를 형성할 수 있다. 일부 실시예들에서, 활성 패턴은 Y축 방향 및/또는 Z축 방향으로 상호 이격되어 X축에 평행하게 연장되는 복수의 나노시트들(nanosheets)을 포함할 수 있고, 게이트 전극과 MBCFET(multi-bridge channel field effect transistor)를 형성할 수 있다. 일부 실시예들에서, 전류 셀은, P형 트랜지스터를 위한 나노시트들 및 N형 트랜지스터를 위한 나노시트들이 유전체 벽(dielectric wall)으로 분리됨으로써 N형 트랜지스터 및 P형 트랜지스터가 보다 근접한 구조를 가지는 ForkFET를 포함할 수 있다. 일부 실시예들에서, 전류 셀은 소스/드레인 영역들이 채널 영역을 사이에 두고 Z축 방향으로 상호 이격되고, 게이트 전극이 채널 영역을 둘러싸는 구조를 가지는 VFET(vertical field effect transistor)를 포함할 수 있다. 또한, 전류 셀은 전술된 바와 상이한 구조의 트랜지스터들, 예컨대 CFET(complementary field effect transistor), NCFET(negative field effect transistor), CNT(carbon nanotube) FET 등과 같은 FET(field effect transistor), 양극성 접합(bipolar junction) 트랜지스터 또는 기타 3차원 트랜지스터를 포함할 수 있다.
MSB 전류 셀(M8')이 도 6a의 전류 셀(60a)에 대응하는 경우, 제1 게이트 전극(G1)은 제1 PFET(P1)의 게이트에 대응할 수 있고, 제2 게이트 전극(G2)은 제2 PFET(P2)의 게이트에 대응할 수 있다. 제1 패턴(W11)은 제2 PFET(P2)의 드레인에 연결될 수 있고, MSB 전류 셀(M8')과 동일한 전류원에 포함되는 다른 MSB 전류 셀, 즉 MSB 전류 셀(M8')에 대각선 방향으로 배치된 MSB 전류 셀에 포함된 제2 PFET(P2)의 드레인에 연결될 수 있다. 제2 패턴(W12)은 제1 PFET(P1)의 소스에 연결될 수 있고, 양의 공급 전압(VDD)이 제2 패턴(W12)에 인가될 수 있다.
MSB 전류 셀(M8')이 도 6b의 전류 셀(60b)에 대응하는 경우, 제1 게이트 전극(G1)은 제1 NFET(N1)의 게이트에 대응할 수 있고, 제2 게이트 전극(G2)은 제2 NFET(N2)의 게이트에 대응할 수 있다. 제1 패턴(W11)은 제2 NFET(N2)의 드레인에 연결될 수 있고, MSB 전류 셀(M8')과 동일한 전류원에 포함되는 다른 MSB 전류 셀, 즉 MSB 전류 셀(M8')에 대각선 방향으로 배치된 MSB 전류 셀에 포함된 제2 NFET(N2)의 드레인에 연결될 수 있다. 제2 패턴(W12)은 제1 NFET(N1)의 소스에 연결될 수 있고, 접지 전위(또는 음의 공급 전압)이 제2 패턴(W12)에 인가될 수 있다.
도 8은 본 개시의 예시적 실시예에 따른 디지털 입력을 아날로그 출력으로 변환하는 방법을 나타내는 순서도이다. 도 8에 도시된 바와 같이, 디지털 입력을 아날로그 출력으로 변환하는 방법은 복수의 단계들(S10, S30, S50, S70, S90)을 포함할 수 있다. 일부 실시예들에서, 도 8의 방법은 도 1의 디지털-아날로그 컨버터(10)에 의해서 수행될 수 있고, 디지털-아날로그 컨버터(10)의 동작 방법으로 지칭될 수 있다. 이하에서, 도 8은 도 1을 참조하여 설명될 것이다.
도 8을 참조하면, 단계 S10에서 디지털 입력이 수신될 수 있다. 예를 들면, 디지털-아날로그 컨버터(10)는 N 비트의 입력(IN)을 수신할 수 있다. 디지털-아날로그 컨버터(10)는 입력(IN)의 값에 기초하여 2N개의 상이한 크기들 중 하나를 가지는 출력(OUT)을 생성할 수 있다.
단계 S30에서, 온도계 코드(TMP)가 생성될 수 있다. 예를 들면, 디코더(13)는 입력(IN)의 상위 비트 그룹(IN[N:M+1])을 디코딩함으로써 온도계 코드(TMP)를 생성할 수 있다. 입력(IN)의 상위 비트 그룹(IN[N:M+1])은 (N-M) 비트들을 가질 수 있고, 이에 따라 디코더(13)는 2N-M-1 비트의 온도계 코드(TMP)를 생성할 수 있다. 온도계 코드(TMP)는 입력(IN)의 상위 비트 그룹(IN[N:M+1])의 값에 비례하는 수의 1을 포함할 수 있다.
단계 S50에서 레퍼런스 전류(IREF)가 생성될 수 있다. 예를 들면, 전류 셀 어레이(11)는 동일한 전류, 즉 LSB 전류(ILSB)를 각각 생성하도록 설계된 2N개의 전류 셀들을 포함할 수 있고, 레퍼런스 전류(IREF)는 2N개의 전류 셀들이 생성하는 전류들을 포함할 수 있다. 입력(IN)의 비트수 N이 증가할수록, 전류 셀 어레이(11)에 포함된 전류 셀들의 개수 및 전류 셀 어레이(11)의 면적이 증가할 수 있고, 이에 따라 전류 셀 어레이(11)에 포함된 전류 셀들에 국부적 변이가 발생할 수 있다. 도면들을 참조하여 전술된 바와 같이, 전류 셀 어레이(11)에서 전류 셀들은 국부적 변이에 의한 영향이 공통적으로 미치도록 그룹핑될 수 있고, 이에 따라 국부적 변이에도 불구하고 디지털-아날로그 컨버터(10)의 선형성이 유지될 수 있다.
단계 S70에서, 레퍼런스 전류(IREF) 중 적어도 일부가 선택될 수 있다. 예를 들면, 스위치 회로(15)는 전류 셀 어레이(11)로부터 복수의 도선들을 통해서 레퍼런스 전류(IREF)를 수신할 수 있다. 지연 회로(14)는 입력(IN)의 하위 비트 그룹(IN[M:1])을 지연시킬 수 있고, 스위치 회로(15)는 지연된 하위 비트 그룹(IN'[M:1])을 지연 회로(14)로부터 수신할 수 있다. 스위치 회로(15)는 온도계 코드(TMP) 및 지연된 하위 비트 그룹(IN'[M:1])의 비트들에 각각 대응하는 스위치들을 포함할 수 있고, 온도계 코드(TMP) 및 지연된 하위 비트 그룹(IN'[M:1])에 따라 레퍼런스 전류(IREF) 중 적어도 일부로서 선택된 전류(ISEL)를 출력할 수 있다. 도면들을 참조하여 전술된 바와 같이, 전류 셀 어레이(11)에서 복수의 전류 셀들은 국부적 변이의 영향이 공통적으로 미치도록 그룹핑될 수 있다. 이에 따라, 전류 셀 어레이(11)에서 발생한 국부적 변이에도 불구하고, 선택된 전류(ISEL)는 입력(IN)의 다양한 값들에서 공통적으로 증가하거나 감소할 수 있다. 단계 S70의 예시가 도 9를 참조하여 후술될 것이다.
단계 S90에서, 선택된 전류(ISEL)가 합산될 수 있다. 예를 들면, 합산 회로(16)는 선택된 전류(ISEL)를 스위치 회로(15)로부터 복수의 도선들을 통해서 수신할 수 있다. 합산 회로(16)는 복수의 도선들을 통해서 각각 수신되는 전류들을 합산할 수 있고, 합산된 전류에 대응하는 크기를 가지는 출력(OUT)을 생성할 수 있다. 일부 실시예들에서, 도 2를 참조하여 전술된 바와 같이, 합산 회로(16)는 합산된 전류를 전압으로 변환함으로써 출력(OUT)을 생성할 수 있다.
도 9는 본 개시의 예시적 실시예에 따른 디지털 입력을 아날로그 출력으로 변환하는 방법을 나타내는 순서도이다. 구체적으로, 도 9의 순서도는 도 8의 단계 S70의 예시를 나타낸다. 도 8을 참조하여 전술된 바와 같이, 도 9의 단계 S70'에서 레퍼런스 전류(IREF) 중 적어도 일부가 선택될 수 있다. 도 9에 도시된 바와 같이, 단계 S70'은 단계 S71 및 단계 S72를 포함할 수 있다. 일부 실시예들에서, 단계 S70'은 도 2의 디지털-아날로그 컨버터(20)에 의해서 수행될 수 있고, 이하에서 도 9는 도 2를 참조하여 설명될 것이다.
도 9를 참조하면, 단계 S71에서 온도계 코드(TMP)에 기초하여 전류들이 선택될 수 있다. 예를 들면, 디코더(22)는 입력(IN)의 상위 비트 그룹(IN[8:5])으로부터 15 비트의 온도계 코드(TMP)를 생성할 수 있다. 스위치 회로(21)는 온도계 코드(TMP)의 비트들에 따라 각각 온 또는 오프되는 15개의 스위치들을 포함할 수 있고, 15개의 스위치들은 제5 내지 제19 전류원(CS5 내지 CS19)로부터 각각 제공되는 전류들 중 일부를 선택할 수 있다.
단계 S72에서, 입력(IN)의 하위 비트 그룹에 기초하여 전류들이 선택될 수 있다. 예를 들면, 지연 회로(23)는 입력(IN)의 하위 비트 그룹(IN[4:1])을 지연시킬 수 있고, 지연된 하위 비트 그룹(IN'[4:1])을 출력할 수 있다. 스위치 회로(21)는 지연된 하위 비트 그룹(IN'[4:1])의 비트들에 따라 각각 온 또는 오프되는 4개의 스위치들을 포함할 수 있고, 4개의 스위치들은 제1 내지 제4 전류원(CS1 내지 CS4)로부터 각각 제공되는 전류들 중 일부를 선택할 수 있다.
도 10은 본 개시의 예시적 실시예에 따른 신호 처리 시스템(100)을 나타내는 블록도이다. 도면들을 참조하여 전술된 디지털-아날로그 컨버터가 신호 처리 시스템(100)에 포함될 수 있다.
신호 처리 시스템(100)은 임의의 신호를 처리함으로써 동작을 수행하는 시스템을 지칭할 수 있다. 일부 실시예들에서, 신호 처리 시스템(100)은, 데스크탑 PC, 서버 등과 같이 고정형(stationary) 컴퓨팅 시스템일 수도 있고, 랩탑 PC, 모바일 폰, 웨어러블 장치 등과 같이 휴대형(mobile) 컴퓨팅 시스템일 수도 있다. 또한, 신호 처리 시스템(100)은, 시스템-온-칩(system-on-chip; SoC)과 같이 반도체 공정에 의해서 제조되는 하나의 칩일 수도 있고, 2이상의 칩들이 인쇄 회로 기판(PCB)에 실장된 모듈일 수도 있다. 도 10에 도시된 바와 같이, 신호 처리 시스템(100)은 아날로그 신호 처리 회로(110), 디지털 신호 처리 회로(120) 및 혼성 신호 처리 회로(130)를 포함할 수 있다. 일부 실시예들에서, 아날로그 신호 처리 회로(110) 및/또는 디지털 신호 처리 회로(120)는 생략될 수 있다.
아날로그 신호 처리 회로(110)는 아날로그 신호를 처리할 수 있다. 예를 들면, 아날로그 신호 처리 회로(110)는, 증폭기, 필터, 믹서 등과 같이 아날로그 신호를 처리하기 위한 구성요소들을 포함할 수 있다. 또한, 아날로그 신호 처리 회로(110)는 저항, 캐패시터, 인덕터 등과 같이 수동 소자들을 포함할 수도 있다.
디지털 신호 처리 회로(120)는 디지털 신호를 처리할 수 있다. 예를 들면, 디지털 신호 처리 회로(120)는, 메모리, 레지스터 등과 같이 데이터를 저장하는 구성요소를 포함할 수 있다. 또한, 디지털 신호 처리 회로(120)는, CPU(central processing unit), DSP(digital signal processing unit) 등과 같은 프로그래가능(programmable) 구성요소, FPGA(field programmable gate array)와 같은 재구성가능(reconfigurable) 구성요소 및/또는 IP(intellectual property) 코어와 같은 고정된 기능을 제공하는 구성요소를 포함할 수 있다.
혼성 신호 처리 회로(130)는 적어도 하나의 아날로그-디지털 컨버터(analog-to-digital converter; ADC)(131) 및 적어도 하나의 디지털-아날로그 컨버터(132)를 포함할 수 있다. 적어도 하나의 아날로그-디지털 컨버터(131)는, 아날로그 신호 처리 회로(110)로부터 제공된 아날로그 신호를 디지털 신호로 변환할 수 있고, 변환된 디지털 신호를 디지털 신호 처리 회로(120)에 제공할 수 있다. 또한, 적어도 하나의 디지털-아날로그 컨버터(132)는, 디지털 신호 처리 회로(120)로부터 제공된 디지털 신호를 아날로그 신호로 변환할 수 있고, 변환된 아날로그 신호를 아날로그 신호 처리 회로(110)에 제공할 수 있다. 적어도 하나의 디지털-아날로그 컨버터(132)는, 도면들을 참조하여 전술된 바와 같이 국부적 변이의 발생에도 불구하고 선형성을 유지할 수 있고, 이에 따라 신호 처리 시스템(100)의 성능 및 효율이 증대될 수 있다.
본 개시는 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (10)

  1. 디지털 입력으로부터 아날로그 출력을 생성하도록 구성된 디지털-아날로그 컨버터로서,
    동일한 크기의 전류를 생성하도록 각각 설계된 복수의 전류 셀들을 포함하는 전류 셀 어레이; 및
    상기 복수의 전류 셀들 중 상기 전류 셀 어레이의 대각선을 따라 배치된 제1 전류 셀들을 연결하는 제1 패턴;
    상기 복수의 전류 셀들 중 상기 대각선에 평행한 제1 사선을 따라 배치된 제2 전류 셀들을 연결하는 제2 패턴; 및
    상기 복수의 전류 셀들 중 상기 대각선에 평행한 제2 사선을 따라 배치된 제3 전류 셀들을 연결하고 상기 제2 패턴에 전기적으로 연결된 제3 패턴을 포함하고,
    상기 대각선은, 상기 제1 사선 및 상기 제2 사선 사이에 있는 것을 특징으로 하는 디지털-아날로그 컨버터.
  2. 청구항 1에서,
    상기 제2 전류 셀들 및 상기 제3 전류 셀들은, 상기 전류 셀 어레이의 행들에 상호 배타적으로 배치되고, 상기 전류 셀 어레이의 열들에 상호 배타적으로 배치되는 것을 특징으로 하는 디지털-아날로그.
  3. 청구항 1에 있어서,
    상기 디지털 입력은, N이 1보다 큰 정수일 때, N 비트이고,
    상기 제1 전류 셀들이 생성하는 전류들은, 상기 디지털 입력의 값이 2N-1이상인 경우 상기 아날로그 출력의 생성에 사용되는 것을 특징으로 하는 디지털-아날로그 컨버터.
  4. 청구항 1에 있어서,
    상기 디지털-아날로그 컨버터는, 상기 디지털 입력의 MSB(most significant bit)를 포함하는 상위 비트 그룹으로부터 온도계 코드를 생성하도록 구성된 디코더를 더 포함하고,
    상기 제1 전류 셀들은, 상기 온도계 코드의 제1 비트에 대응하고,
    상기 제2 전류 셀들 및 상기 제3 전류 셀들은, 상기 온도계 코드의 제2 비트에 공통으로 대응하는 것을 특징으로 하는 디지털-아날로그 컨버터.
  5. 청구항 4에 있어서,
    상기 복수의 전류 셀들은, 상기 디지털 입력의 LSB(least significant bit)를 포함하는 하위 비트 그룹에 대응하는 제4 전류 셀들 및 제5 전류 셀들을 포함하고,
    상기 제4 전류 셀들은, 상기 대각선에 평행한 제3 사선을 따라 배치되고,
    상기 제5 전류 셀들은, 상기 대각선에 평행한 제4 사선을 따라 배치되고,
    상기 대각선은, 상기 제3 사선 및 상기 제4 사선 사이에 있는 것을 특징으로 하는 디지털-아날로그 컨버터.
  6. 청구항 5에 있어서,
    상기 제4 전류 셀들 및 상기 제5 전류 셀들은, 상기 전류 셀 어레이의 행들에 상호 배타적으로 배치되고, 상기 전류 셀 어레이의 열들에 상호 배타적으로 배치되는 것을 특징으로 하는 디지털-아날로그 컨버터.
  7. 청구항 5에 있어서,
    상기 제3 사선 및 상기 제4 사선은, 상기 셀 어레이의 사분면들의 대각선들에 각각 대응하는 것을 특징으로 하는 디지털-아날로그 컨버터.
  8. 디지털 입력으로부터 아날로그 출력을 생성하도록 구성된 디지털-아날로그 컨버터로서,
    상기 디지털 입력의 MSB(most significant bit)를 포함하는 상위 비트 그룹으로부터 온도계 코드를 생성하도록 구성된 디코더;
    동일한 크기의 전류를 생성하도록 각각 설계된 복수의 전류 셀들을 포함하는 전류 셀 어레이; 및
    상기 전류 셀 어레이에 의해서 생성되는 전류들 중 적어도 일부를 선택하도록 구성된 스위치 회로를 포함하고,
    상기 복수의 전류 셀들은,
    상기 전류 셀 어레이의 대각선을 따라 배치되고 상기 온도계 코드의 제1 비트에 대응하는 제1 전류 셀들;
    상기 대각선에 평행한 제1 사선을 따라 배치되고 상기 온도계 코드의 제2 비트에 대응하는 제2 전류 셀들; 및
    상기 대각선에 평행한 제2 사선을 따라 배치되고 상기 온도계 코드의 상기 제2 비트에 대응하는 제3 전류 셀들을 포함하고,
    상기 대각선은, 상기 제1 사선 및 상기 제2 사선 사이에 있는 것을 특징으로 하는 디지털-아날로그 컨버터.
  9. 디지털 입력을 아날로그 출력으로 변환하는 방법으로서,
    상기 디지털 입력의 MSB(most significant bit)를 포함하는 상위 비트 그룹으로부터 온도계 코드를 생성하는 단계;
    동일한 크기의 전류를 생성하도록 각각 설계된 복수의 전류 셀들을 포함하는 전류 셀 어레이에 의해서 레퍼런스 전류를 생성하는 단계;
    상기 온도계 코드 및 상기 디지털 입력의 LSB(least significant bit)를 포함하는 하위 비트 그룹에 기초하여, 상기 레퍼런스 전류 중 적어도 일부를 선택하는 단계; 및
    선택된 전류를 합산함으로써 상기 아날로그 출력을 생성하는 단계를 포함하고,
    상기 생성된 전류 중 적어도 일부를 선택하는 단계는,
    상기 온도계 코드의 한 비트에 기초하여, 상기 복수의 전류 셀들 중 상기 전류 셀 어레이의 행들에 상호 배타적으로 배치되고 상기 전류 셀 어레이의 열들에 상호 배타적으로 배치된 제1 전류 셀들이 생성한 전류들을 선택하는 단계를 포함하는 것을 특징으로 하는 방법.
  10. 청구항 9에 있어서,
    상기 제1 전류 셀들은, 상기 셀 어레이의 대각선을 따라 배치되거나, 상기 대각선에 평행한 제1 사선 및 제2 사선을 따라 배치된 것을 특징으로 하는 방법.
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