KR20220165886A - 표시 장치 및 그 구동 방법 - Google Patents

표시 장치 및 그 구동 방법 Download PDF

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조현욱
김민홍
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이일호
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삼성디스플레이 주식회사
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Abstract

본 발명의 표시 장치는, 화소들; 수평 기간 중 제1 시점에 상기 화소들 중 적어도 일부에 대한 데이터 전압들의 출력을 시작하고, 상기 수평 기간 중 제2 시점에 상기 데이터 전압들의 출력을 종료하는 데이터 구동부; 센서들; 및 상기 수평 기간 중 상기 제1 시점 및 상기 제2 시점과 다른 제3 시점에, 상기 센서들 중 적어도 일부에 대한 센싱 신호의 로직 레벨을 변경하는 센서 구동부를 포함하고, 상기 제1 시점, 상기 제2 시점, 및 상기 제3 시점 중 적어도 하나는, 수평 동기 신호가 특정 로직 레벨로 유지되는 동안 수직 동기 신호의 로직 레벨 변경 횟수에 따라 달라진다.

Description

표시 장치 및 그 구동 방법{DISPLAY DEVICE AND DRIVING METHOD THEREOF}
본 발명은 표시 장치 및 그 구동 방법에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결매체인 표시 장치의 중요성이 부각되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display Device), 유기 발광 표시 장치(Organic Light Emitting Display Device) 등과 같은 표시 장치의 사용이 증가하고 있다.
표시 장치는 영상을 표시하기 위한 표시부와 터치 위치를 센싱하기 위한 센서부를 포함할 수 있다. 일반적으로, 센서부는 표시부와 평면 상 중첩하여 위치할 수 있다. 이에 따라, 센서부의 센서들과 표시부의 화소들 사이에는 의도치 않은 기생 커패시턴스가 존재할 수 있다.
이때, 기생 커패시턴스에 의해서, 센서부의 센싱 신호들 및 표시부의 표시 신호들은 서로 간섭될 수 있어, 센싱 신호들 및 표시 신호들의 타이밍들을 쉽게 변경할 수 없다는 문제점이 있다.
해결하고자 하는 기술적 과제는, 기존 제어 신호를 활용하여, 간섭을 최소화하면서, 센싱 신호들 및 표시 신호들의 타이밍들을 변경할 수 있는 표시 장치 및 그 구동 방법을 제공하는 데 있다.
본 발명의 한 실시예에 따른 표시 장치는, 화소들; 수평 기간 중 제1 시점에 상기 화소들 중 적어도 일부에 대한 데이터 전압들의 출력을 시작하고, 상기 수평 기간 중 제2 시점에 상기 데이터 전압들의 출력을 종료하는 데이터 구동부; 센서들; 및 상기 수평 기간 중 상기 제1 시점 및 상기 제2 시점과 다른 제3 시점에, 상기 센서들 중 적어도 일부에 대한 센싱 신호의 로직 레벨을 변경하는 센서 구동부를 포함하고, 상기 제1 시점, 상기 제2 시점, 및 상기 제3 시점 중 적어도 하나는, 수평 동기 신호가 특정 로직 레벨로 유지되는 동안 수직 동기 신호의 로직 레벨 변경 횟수에 따라 달라진다.
상기 수평 기간은, 상기 수평 동기 신호가 제1 로직 레벨로부터 제2 로직 레벨로 변경된 시점부터, 상기 수평 동기 신호가 상기 제1 로직 레벨로부터 상기 제2 로직 레벨로 변경된 다음 시점까지이고, 상기 수평 동기 신호의 상기 특정 로직 레벨은 상기 제2 로직 레벨일 수 있다.
상기 수평 기간 내에서, 상기 수평 동기 신호가 상기 제2 로직 레벨로 유지되는 동안, 상기 수직 동기 신호는 제3 로직 레벨로부터 제4 로직 레벨로 적어도 1 회 변경되고, 상기 수평 기간 내에서, 상기 수직 동기 신호가 상기 제4 로직 레벨로 유지된 기간은 상기 수평 동기 신호가 상기 제2 로직 레벨로 유지된 기간보다 짧을 수 있다.
상기 수평 기간 내에서, 상기 수평 동기 신호가 상기 제1 로직 레벨로 유지되는 동안, 상기 수직 동기 신호는 상기 제3 로직 레벨로 유지될 수 있다.
상기 표시 장치는, 상기 수평 기간 중 제4 시점부터 제5 시점까지, 상기 화소들 중 적어도 일부에 대한 턴-온 레벨의 주사 신호를 출력하는 주사 구동부를 더 포함하고, 상기 제2 시점부터 상기 제5 시점까지, 상기 센싱 신호의 로직 레벨은 유지될 수 있다.
상기 로직 레벨 변경 횟수가 n 회일 때의 상기 데이터 전압들의 출력 기간과 상기 로직 레벨 변경 횟수가 m 회일 때의 상기 데이터 전압들의 출력 기간은, 상기 수평 기간을 기준으로 길이가 서로 동일하되 위상이 서로 다르고, 상기 n 및 상기 m은 서로 다른 양의 정수일 수 있다.
상기 로직 레벨 변경 횟수가 상기 n 회일 때의 상기 센싱 신호의 레벨 유지 기간과 상기 로직 레벨 변경 횟수가 상기 m 회일 때의 상기 센싱 신호의 레벨 유지 기간은, 상기 수평 기간을 기준으로 길이가 서로 동일하되 위상이 서로 다를 수 있다.
상기 로직 레벨 변경 횟수가 n 회일 때의 상기 데이터 전압들의 출력 기간과 상기 로직 레벨 변경 횟수가 m 회일 때의 상기 데이터 전압들의 출력 기간은, 상기 수평 기간을 기준으로 길이가 서로 다르고, 상기 n 및 상기 m은 서로 다른 양의 정수일 수 있다.
상기 로직 레벨 변경 횟수가 상기 n 회일 때의 상기 센싱 신호의 레벨 유지 기간과 상기 로직 레벨 변경 횟수가 상기 m 회일 때의 상기 센싱 신호의 레벨 유지 기간은, 상기 수평 기간을 기준으로 길이가 서로 다를 수 있다.
상기 수직 동기 신호는 제3 로직 레벨 또는 제4 로직 레벨을 갖고, 상기 수평 동기 신호가 상기 제1 로직 레벨이고 상기 수직 동기 신호가 상기 제4 로직 레벨일 때를 기준으로 프레임 기간이 변경될 수 있다.
본 발명의 한 실시예에 따른 표시 장치의 구동 방법은, 데이터 구동부가, 수평 기간 중 제1 시점에 화소들 중 적어도 일부에 대한 데이터 전압들의 출력을 시작하고, 상기 수평 기간 중 제2 시점에 상기 데이터 전압들의 출력을 종료하는 단계; 및 센서 구동부가, 상기 수평 기간 중 상기 제1 시점 및 상기 제2 시점과 다른 제3 시점에, 센서들 중 적어도 일부에 대한 센싱 신호의 로직 레벨을 변경하는 단계를 포함하고, 상기 제1 시점, 상기 제2 시점, 및 상기 제3 시점 중 적어도 하나는, 수평 동기 신호가 특정 로직 레벨로 유지되는 동안 수직 동기 신호의 로직 레벨 변경 횟수에 따라 달라진다.
상기 수평 기간은, 상기 수평 동기 신호가 제1 로직 레벨로부터 제2 로직 레벨로 변경된 시점부터, 상기 수평 동기 신호가 상기 제1 로직 레벨로부터 상기 제2 로직 레벨로 변경된 다음 시점까지이고, 상기 수평 동기 신호의 상기 특정 로직 레벨은 상기 제2 로직 레벨일 수 있다.
상기 수평 기간 내에서, 상기 수평 동기 신호가 상기 제2 로직 레벨로 유지되는 동안, 상기 수직 동기 신호는 제3 로직 레벨로부터 제4 로직 레벨로 적어도 1 회 변경되고, 상기 수평 기간 내에서, 상기 수직 동기 신호가 상기 제4 로직 레벨로 유지된 기간은 상기 수평 동기 신호가 상기 제2 로직 레벨로 유지된 기간보다 짧을 수 있다.
상기 수평 기간 내에서, 상기 수평 동기 신호가 상기 제1 로직 레벨로 유지되는 동안, 상기 수직 동기 신호는 상기 제3 로직 레벨로 유지될 수 있다.
상기 구동 방법은, 상기 수평 기간 중 제4 시점부터 제5 시점까지, 상기 화소들 중 적어도 일부에 대한 턴-온 레벨의 주사 신호를 출력하는 단계를 더 포함하고, 상기 제2 시점부터 상기 제5 시점까지, 상기 센싱 신호의 로직 레벨은 유지될 수 있다.
상기 로직 레벨 변경 횟수가 n 회일 때의 상기 데이터 전압들의 출력 기간과 상기 로직 레벨 변경 횟수가 m 회일 때의 상기 데이터 전압들의 출력 기간은, 상기 수평 기간을 기준으로 길이가 서로 동일하되 위상이 서로 다르고, 상기 n 및 상기 m은 서로 다른 양의 정수일 수 있다.
상기 로직 레벨 변경 횟수가 상기 n 회일 때의 상기 센싱 신호의 레벨 유지 기간과 상기 로직 레벨 변경 횟수가 상기 m 회일 때의 상기 센싱 신호의 레벨 유지 기간은, 상기 수평 기간을 기준으로 길이가 서로 동일하되 위상이 서로 다를 수 있다.
상기 로직 레벨 변경 횟수가 n 회일 때의 상기 데이터 전압들의 출력 기간과 상기 로직 레벨 변경 횟수가 m 회일 때의 상기 데이터 전압들의 출력 기간은, 상기 수평 기간을 기준으로 길이가 서로 다르고, 상기 n 및 상기 m은 서로 다른 양의 정수일 수 있다.
상기 로직 레벨 변경 횟수가 상기 n 회일 때의 상기 센싱 신호의 레벨 유지 기간과 상기 로직 레벨 변경 횟수가 상기 m 회일 때의 상기 센싱 신호의 레벨 유지 기간은, 상기 수평 기간을 기준으로 길이가 서로 다를 수 있다.
상기 수직 동기 신호는 제3 로직 레벨 또는 제4 로직 레벨을 갖고, 상기 수평 동기 신호가 상기 제1 로직 레벨이고 상기 수직 동기 신호가 상기 제4 로직 레벨일 때를 기준으로 프레임 기간이 변경될 수 있다.
본 발명에 따른 표시 장치 및 그 구동 방법은 기존 제어 신호를 활용하여, 간섭을 최소화하면서, 센싱 신호들 및 표시 신호들의 타이밍들을 변경할 수 있다.
도 1은 본 발명의 한 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 2는 도 1의 표시 장치의 예시적인 적층 구조를 설명하기 위한 도면이다.
도 3은 본 발명의 한 실시예에 따른 제1 센서들 및 제2 센서들을 설명하기 위한 도면이다.
도 4 및 도 5는 본 발명의 한 실시예에 따른 뮤추얼 센싱 기간을 설명하기 위한 도면이다.
도 6 내지 내지 도 8은 본 발명의 한 실시예에 따른 제1 셀프 센싱 기간 및 제2 셀프 센싱 기간을 설명하기 위한 도면이다.
도 9는 본 발명의 한 실시예에 따른 표시부 및 표시 구동부를 설명하기 위한 도면이다.
도 10은 본 발명의 한 실시예에 따른 화소를 설명하기 위한 도면이다.
도 11은 본 발명의 한 실시예에 따른 프레임 기간들을 설명하기 위한 도면이다.
도 12 내지 도 14는 본 발명의 한 실시예에 따른 수평 기간들을 설명하기 위한 도면이다.
도 15는 본 발명의 한 실시예에 따른 표시 장치의 구동 방법을 설명하기 위한 도면이다.
도 16 및 도 17은 본 발명의 다른 실시예에 따른 수평 기간들을 설명하기 위한 도면이다.
도 18 내지 도 24는 표시 장치의 예시적인 구성을 설명하기 위한 도면이다.
도 25 내지 도 27은 본 발명의 다른 실시예에 따른 화소를 포함하는 표시 장치를 설명하기 위한 도면이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다. 따라서 앞서 설명한 참조 부호는 다른 도면에서도 사용할 수 있다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 과장되게 나타낼 수 있다.
또한, 설명에서 "동일하다"라고 표현한 것은, "실질적으로 동일하다"는 의미일 수 있다. 즉, 통상의 지식을 가진 자가 동일하다고 납득할 수 있을 정도의 동일함일 수 있다. 그 외의 표현들도 "실질적으로"가 생략된 표현들일 수 있다.
도 1은 본 발명의 한 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 본 발명의 한 실시예에 따른 표시 장치(1)는 패널(10) 및 패널(10)을 구동하기 위한 구동 회로부(20)를 포함할 수 있다.
예를 들어, 패널(10)은 영상을 표시하기 위한 표시부(110)와 터치, 압력, 지문, 호버링(hovering) 등을 센싱하기 위한 센서부(120)를 포함할 수 있다. 예를 들어, 패널(10)은 화소들(PX) 및 화소들(PX) 중 적어도 일부와 중첩하여 위치하는 센서들(SC)을 포함할 수 있다. 한 실시예에서, 센서들(SC)은 제1 센서들(TX) 및 제2 센서들(RX)를 포함할 수 있다. 다른 실시예(예를 들어, 자기 정전 용량 방식)에서, 센서들(SC)은 제1 센서 및 제2 센서의 구분 없이 한 종류의 센서들로 구성될 수도 있다. 구동 회로부(20)는 표시부(110)를 구동하기 위한 표시 구동부(210) 및 센서부(120)를 구동하기 위한 및 센서 구동부(220)를 포함할 수 있다. 예를 들어, 화소들(PX)은 표시 프레임 기간 단위로 영상을 표시할 수 있다. 예를 들어, 센서들(SC)은 표시 프레임 기간보다 짧은 센싱 프레임 기간 단위로 사용자의 입력을 센싱할 수 있다.
실시예에 따라, 표시부(110) 및 센서부(120)는 서로 별개로 제작된 후, 적어도 일 영역이 서로 중첩되도록 배치 및/또는 결합될 수 있다. 또는, 다른 실시예에서, 표시부(110) 및 센서부(120)는 일체로 제작될 수도 있다. 예컨대, 센서부(120)는 표시부(110)를 구성하는 적어도 하나의 기판(일례로, 표시 패널의 상부 및/또는 하부 기판, 또는 박막 봉지층(Thin Film Encapsulation)), 또는 이외의 다른 절연층이나 각종 기능막(일례로, 광학층 또는 보호층) 상에 직접 형성될 수 있다.
한편, 도 1에서는 센서부(120)가 표시부(110)의 전면(예컨대, 영상이 표시되는 상부면) 측에 배치되는 것으로 도시하였으나, 센서부(120)의 위치가 이에 한정되지는 않는다. 예컨대, 다른 실시예에서는, 센서부(120)가 표시부(110)의 배면 또는 양면에 배치될 수도 있다. 또 다른 실시예에서는, 센서부(120)가 표시부(110)의 적어도 일측 가장자리 영역에 배치될 수도 있다.
표시부(110)는 표시 기판(111) 및 표시 기판(111)에 형성된 다수의 화소들(PX)을 포함할 수 있다. 화소들(PX)은 표시 기판(111)의 표시 영역(DA)에 배치될 수 있다.
표시 기판(111)은 영상이 표시되는 표시 영역(DA)과 표시 영역(DA)의 외곽의 비표시 영역(NDA)을 포함할 수 있다. 실시예에 따라, 표시 영역(DA)은 표시부(110)의 중앙 영역에 배치되고, 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 표시부(110)의 가장자리 영역에 배치될 수 있다.
표시 기판(111)은 경성 기판 또는 가요성 기판일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 예컨대, 표시 기판(111)은 유리 또는 강화 유리로 구성된 경성 기판, 또는 플라스틱 또는 금속 재질의 박막 필름으로 구성된 가요성 기판일 수 있다.
표시 영역(DA)에는 주사 라인들(SL) 및 데이터 라인들(DL)과, 주사 라인들(SL) 및 데이터 라인들(DL)에 접속되는 화소들(PX)이 배치된다. 화소들(PX)은 주사 라인들(SL)로부터 공급되는 턴-온 레벨의 주사 신호에 의해 선택되어 데이터 라인들(DL)로부터 데이터 신호를 공급받고, 데이터 신호에 대응하는 휘도의 빛을 방출한다. 이에 의해, 표시 영역(DA)에서 데이터 신호에 대응하는 영상이 표시된다. 본 발명에서 화소들(PX)의 구조 및 구동 방법 등이 특별히 한정되지는 않는다. 예컨대, 화소들(PX) 각각은 현재 공지된 다양한 구조 및/또는 구동 방법의 화소로 구현될 수 있다.
비표시 영역(NDA)에는 표시 영역(DA)의 화소들(PX)에 연결되는 각종 배선들 및/또는 내장 회로부가 배치될 수 있다. 일례로, 비표시 영역(NDA)에는 표시 영역(DA)으로 각종 전원 및 제어 신호를 공급하기 위한 다수의 배선들이 배치될 수 있으며, 이외에도 주사 구동부(scan driver) 등이 더 배치될 수 있다.
본 발명에서, 표시부(110)의 종류가 특별히 한정되지는 않는다. 예컨대, 표시부(110)는 유기 발광 표시 패널(Organic Light Emitting Display panel) 등과 같은 자발광 타입의 표시 패널로 구현될 수 있다. 다만, 표시부(110)가 자발광 타입으로 구현될 때, 각 화소는 반드시 유기 발광 소자만 포함하는 경우로 한정되는 것은 아니다. 예를 들어, 각 화소의 발광 소자는 유기 발광 소자(organic light emitting diode), 무기 발광 소자(inorganic light emitting diode), 퀀텀 닷/웰 발광 소자(quantum dot/well light emitting diode) 등으로 구성될 수 있다. 각 화소에 복수의 발광 소자들이 구비될 수도 있다. 이때, 복수의 발광 소자들은 직렬, 병렬, 직병렬 등으로 연결될 수 있다. 또는, 표시부(110)는 액정 표시 패널(Liquid Crystal Display panel) 등과 같은 비발광 타입의 표시 패널로 구현될 수 있다. 표시부(110)가 비발광 타입으로 구현되는 경우, 표시 장치(1)는 백라이트 유닛(Back-light Unit)과 같은 광원을 추가적으로 구비할 수 있다.
센서부(120)는 센서 기판(121) 및 센서 기판(121) 상에 형성된 다수의 센서들(SC)을 포함한다. 센서들(SC)은 센서 기판(121) 상의 센싱 영역(SA)에 배치될 수 있다.
센서 기판(121)은, 터치 입력 등을 센싱할 수 있는 센싱 영역(SA)과, 센싱 영역(SA)의 외곽의 주변 영역(NSA)을 포함할 수 있다. 실시예에 따라, 센싱 영역(SA)은 표시 영역(DA)의 적어도 일 영역과 중첩되도록 배치될 수 있다. 일례로, 센싱 영역(SA)은 표시 영역(DA)에 대응하는 영역(예컨대, 표시 영역(DA)과 중첩되는 영역)으로 설정되고, 주변 영역(NSA)은 비표시 영역(NDA)에 대응하는 영역(예컨대, 비표시 영역(NDA)과 중첩되는 영역)으로 설정될 수 있다. 이 경우, 표시 영역(DA) 상에 터치 입력 등이 제공될 때, 센서부(120)를 통해 터치 입력을 검출할 수 있게 된다.
센서 기판(121)은 경성 또는 가요성의 기판일 수 있으며, 이외에도 적어도 한 층의 절연막으로 구성될 수 있다. 또한, 센서 기판(121)은 투명 또는 반투명의 투광성 기판일 수 있으나, 이에 한정되지는 않는다. 즉, 본 발명에서 센서 기판(121)의 재료 및 그 물성이 특별히 한정되지는 않는다. 예컨대, 센서 기판(121)은 유리 또는 강화 유리로 구성된 경성 기판, 또는 플라스틱 또는 금속 재질의 박막 필름으로 구성된 가요성 기판일 수 있다. 또한, 실시예에 따라서는 표시부(110)를 구성하는 적어도 하나의 기판(예컨대, 표시 기판(111), 봉지 기판 및/또는 박막 봉지층), 또는 표시부(110)의 내부 및/또는 외면에 배치되는 적어도 한 층의 절연막이나 기능막 등이 센서 기판(121)으로 이용될 수도 있다.
센싱 영역(SA)은 터치 입력에 반응할 수 있는 영역(즉, 센서의 활성 영역)으로 설정된다. 이를 위해, 센싱 영역(SA)에는 터치 입력 등을 센싱하기 위한 센서들(SC)이 배치될 수 있다. 실시예에 따라, 센서들(SC)은 제1 센서들(TX) 및 제2 센서들(RX)을 포함할 수 있다.
예를 들어, 각각의 제1 센서들(TX)은 제1 방향(DR1)으로 연장될 수 있다. 제1 센서들(TX)은 제2 방향(DR2)으로 배열될 수 있다. 제2 방향(DR2)은 제1 방향(DR1)과 다를 수 있다. 예를 들어, 제2 방향(DR2)은 제1 방향(DR1)과 직교하는 방향일 수 있다. 다른 실시예에서, 제1 센서들(TX)의 연장 방향 및 배열 방향은 종래의 다른 구성에 따를 수 있다. 각각의 제1 센서들(TX)은 비교적 넓은 면적의 제1 셀들(first cells)과 비교적 좁은 면적의 제1 브릿지들(first bridges)이 연결된 형태일 수 있다. 도 1에서 각각의 제1 셀들은 다이아몬드 형태로 도시되었으나, 원형, 사각형, 삼각형, 메쉬 형태(mesh form) 등 종래의 다양한 형태로 구성될 수 있다. 예를 들어, 제1 브릿지들은 제1 셀들과 동일 층 상에서 일체로 형성될 수 있다. 다른 실시예에서, 제1 브릿지들은 제1 셀들과 다른 층에서 형성되어, 인접한 제1 셀들을 전기적으로 연결할 수 있다.
예를 들어, 각각의 제2 센서들(RX)은 제2 방향(DR2)으로 연장될 수 있다. 제2 센서들(RX)은 제1 방향(DR1)으로 배열될 수 있다. 다른 실시예에서, 제2 센서들(RX)의 연장 방향 및 배열 방향은 종래의 다른 구성에 따를 수 있다. 각각의 제2 센서들(RX)은 비교적 넓은 면적의 제2 셀들과 비교적 좁은 면적의 제2 브릿지들이 연결된 형태일 수 있다. 도 1에서 각각의 제2 셀들은 다이아몬드 형태로 도시되었으나, 원형, 사각형, 삼각형, 메쉬 형태 등 종래의 다양한 형태로 구성될 수 있다. 예를 들어, 제2 브릿지들은 제2 셀들과 동일 층 상에서 일체로 형성될 수 있다. 다른 실시예에서, 제2 브릿지들은 제2 셀들과 다른 층에서 형성되어, 인접한 제2 셀들을 전기적으로 연결할 수 있다.
실시예에 따라, 제1 센서들(TX) 및 제2 센서들(RX) 각각은, 금속 물질, 투명 도전성 물질 및 그 외 다양한 도전성 물질 중 적어도 하나를 포함함으로써 도전성을 가질 수 있다. 일례로, 제1 센서들(TX) 및 제2 센서들(RX)은, 금(Au), 은(Ag), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 타이타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 구리(Cu), 백금(Pt) 등을 비롯한 다양한 금속 물질 중 적어도 하나, 또는 이들의 합금을 포함할 수 있다. 이때, 제1 센서들(TX) 및 제2 센서들(RX)은 메쉬 형태로 구성될 수 있다. 또한, 제1 센서들(TX) 및 제2 센서들(RX)은, 은나노와이어(AgNW), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), AZO(Antimony Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide), SnO2(Tin Oxide), 카본나노튜브(Carbon Nano Tube), 그래핀(graphene) 등을 비롯한 다양한 투명 도전성 물질 중 적어도 하나를 포함할 수 있다. 이 외에도 제1 센서들(TX) 및 제2 센서들(RX)은, 다양한 도전 물질 중 적어도 하나를 포함함으로써, 도전성을 가질 수 있다. 또한, 제1 센서들(TX) 및 제2 센서들(RX) 각각은 단일층 또는 다중층으로 이루어질 수 있으며, 그 단면 구조가 특별히 한정되지는 않는다.
한편, 센서부(120)의 주변 영역(NSA)에는 센서들(TX, RX)을 센서 구동부(220) 등과 전기적으로 연결하기 위한 센서 라인들이 집중적으로 배치될 수 있다.
구동 회로부(20)는, 표시부(110)를 구동하기 위한 표시 구동부(210) 및 센서부(120)를 구동하기 위한 센서 구동부(220)를 포함할 수 있다. 한 실시예에서, 표시 구동부(210) 및 센서 구동부(220)는 서로 별개의 IC들(integrated chips)로 구성될 수 있다. 다른 실시예에서, 표시 구동부(210) 및 센서 구동부(220)의 적어도 일부분이 하나의 IC 내에 함께 집적될 수 있다.
표시 구동부(210)는 표시부(110)에 전기적으로 연결되어 화소들(PX)을 구동한다. 예를 들어, 표시 구동부(210)는 데이터 구동부(12) 및 타이밍 제어부(11)를 포함할 수 있고, 주사 구동부(13)는 표시부(110)의 비표시 영역(NDA)에 별도로 마운트(mount)될 수 있다(도 9 참조). 다른 실시예에서, 표시 구동부(210)는 데이터 구동부(12), 타이밍 제어부(11), 및 주사 구동부(13)를 전부 또는 적어도 일부를 포함할 수도 있다.
센서 구동부(220)는 센서부(120)에 전기적으로 연결되어 센서부(120)를 구동한다. 센서 구동부(220)는, 센서 송신부 및 센서 수신부를 포함할 수 있다. 실시예에 따라, 센서 송신부 및 센서 수신부는 하나의 IC의 내부에 집적될 수 있으나, 이에 한정되지는 않는다.
도 2는 도 1의 표시 장치의 예시적인 적층 구조를 설명하기 위한 도면이다.
도 2를 참조하면, 예를 들어, 표시부(110) 상부에 센서부(120)가 적층되고, 센서부(120) 상부에 윈도우(WIN)가 적층될 수 있다.
표시부(110)는 표시 기판(111), 표시 기판(111) 상에 형성된 회로 소자층(BPL) 및 회로 소자층(BPL) 상에 형성된 발광 소자들(LD)을 포함할 수 있다. 회로 소자층(BPL)은 화소들(PXL)의 발광 소자들(LD)을 구동하기 위한 화소 회로들 및 주사 라인들(SL), 데이터 라인들(DL) 등을 포함할 수 있다.
센서부(120)는 센서 기판(121), 센서 기판(121) 상에 형성된 센서들(SC), 및 센서들(SC)을 커버하는 보호막(122)을 포함할 수 있다. 도 2의 실시예에서, 센서 기판(121)은 화소들(PXL)을 커버하는 봉지막 형태로 도시되었다. 다른 실시예에서, 센서 기판(121)은 화소들(PXL)을 커버하는 봉지막과 별개로 존재할 수도 있다.
윈도우(WIN)는 표시 장치(1)의 모듈 최상단에 배치되는 보호 부재로서, 실질적으로 투명한 투광성 기판일 수 있다. 이러한 윈도우(WIN)는 유리 기판, 플라스틱 필름, 플라스틱 기판으로부터 선택된 다층 구조를 가질 수 있다. 윈도우(WIN)는 경성 또는 가요성의 기재를 포함할 수 있으며, 윈도우(WIN)의 구성 물질이 특별히 한정되지는 않는다.
도시되지 않았지만, 표시 장치(1)는 윈도우(WIN) 및 센서부(120) 사이에서 외광 반사 방지를 위한 편광판(또는 반사 방지층)을 더 포함할 수 있다.
도 3은 본 발명의 한 실시예에 따른 제1 센서들 및 제2 센서들을 설명하기 위한 도면이다.
도 3을 참조하면, 센싱 영역(SA)에 위치한 제1 센서들(TX1, TX2, TX3, TX4) 및 제2 센서들(RX1, RX2, RX3, RX4)이 예시적으로 도시된다. 설명의 편의를 위해서 센싱 영역(SA)에 4 개의 제1 센서들(TX1~TX4)이 배치되고, 4 개의 제2 센서들(RX1~RX4)이 배치되는 것으로 가정한다.
제1 센서들(TX1~TX4) 및 제2 센서들(RX1~RX4)에 대한 설명은 도 1의 제1 센서들(TX) 및 제2 센서들(RX)에 대한 설명과 동일하므로, 중복된 설명은 생략한다.
도 4 및 도 5는 본 발명의 한 실시예에 따른 뮤추얼 센싱 기간을 설명하기 위한 도면이다.
뮤추얼 센싱 기간(MSP)은 센서부(120) 및 센서 구동부(220)가 상호 정전 용량 모드(mutual capacitance mode)로 구동되는 기간일 수 있다. 도 7에서는 어느 한 센서 채널(222)을 중심으로 센서부(120) 및 센서 구동부(220)의 구성을 도시하기로 한다.
센서 구동부(220)는 센서 수신부(TSC) 및 센서 송신부(TDC)를 포함할 수 있다. 뮤추얼 센싱 기간(MSP)에서, 센서 송신부(TDC)는 제1 센서들(TX)과 연결되고, 센서 수신부(TSC)는 제2 센서들(RX)과 연결될 수 있다.
센서 수신부(TSC)는 연산 증폭기(AMP), 아날로그 디지털 변환기(224), 및 프로세서(226)를 포함할 수 있다. 일례로, 각각의 센서 채널(222)은 적어도 하나의 연산 증폭기(AMP)를 포함하는 AFE(analog front end)로 구현될 수 있다. 아날로그 디지털 변환기(224) 및 프로세서(226)는 각각의 센서 채널(222) 마다 구비될 수도 있고, 복수의 센서 채널들(222)에 공유될 수도 있다.
연산 증폭기(AMP)는 제1 입력 단자(IN1)가 대응하는 제2 센서와 연결되고, 제2 입력 단자(IN2)가 기준 전원(GND)과 연결될 수 있다. 예를 들어, 제1 입력 단자(IN1)는 반전 단자이고, 제2 입력 단자(IN2)는 비반전 단자일 수 있다. 기준 전원(GND)은 그라운드 전압이거나 특정 크기의 전압일 수 있다.
아날로그 디지털 변환기(224)는 연산 증폭기(AMP)의 출력 단자(OUT1)와 연결될 수 있다. 커패시터(Ca) 및 스위치(SWr)는 제1 입력 단자(IN1) 및 출력 단자(OUT1) 사이에서 병렬로 연결될 수 있다.
도 5를 참조하면, 뮤추얼 센싱 기간(MSP) 동안, 센서 구동부(220)(예를 들어, 센서 송신부(TDC))는 제1 센서들(TX1~TX4)에 제1 트랜지션 신호들을 순차적으로 공급할 수 있다. 즉, 제1 센서들(TX1~TX4)의 센싱 신호들은 제1 트랜지션 신호들을 포함할 수 있다. 예를 들어, 제1 센서(TX1)에 제1 트랜지션 신호들을 2 번 공급하고(t1b, t2b), 제1 센서(TX2)에 제1 트랜지션 신호들을 2 번 공급하고(t3b, t4b), 제1 센서(TX3)에 제1 트랜지션 신호들을 2 번 공급하고(t5b, t6b), 제1 센서(TX4)에 제1 트랜지션 신호들을 2 번 공급할 수 있다(t7b, t8b). 각각의 제1 센서들(TX1~TX4)에 제1 트랜지션 신호들을 공급하는 횟수는 실시예에 따라 2 번보다 많을 수도 있다.
각각의 제1 트랜지션 신호들은 라이징 트랜지션(rising transition) 및/또는 폴링 트랜지션(falling transition)에 대응할 수 있다. 예를 들어, 시점(t1b)의 제1 트랜지션 신호는 라이징 트랜지션에 대응할 수 있다. 즉, 시점(t1b)에서 제1 트랜지션 신호는 로우 레벨에서 하이 레벨로 상승할 수 있다. 시점(t2b)의 제1 트랜지션 신호는 폴링 트랜지션에 대응할 수 있다. 즉, 시점(t2b)에서 제1 트랜지션 신호는 하이 레벨에서 로우 레벨로 하강할 수 있다.
센서 수신부(TSC)는 복수의 제2 센서들(RX)에 연결된 복수의 센서 채널들(222)을 포함할 수 있다. 각각의 센서 채널들(222)은 대응하는 제2 센서로부터 제1 트랜지션 신호들에 대응하는 제1 샘플링 신호들을 수신할 수 있다. 예를 들어, 시점(t1b)에 제1 센서(TX1)에 인가된 제1 트랜지션 신호에 대응하여, 제2 센서들(RX1~RX4)에 연결된 센서 채널들(222)은 제1 샘플링 신호들을 독립적으로 수신할 수 있다. 또한, 시점(t2b)에 제1 센서(TX1)에 인가된 제1 트랜지션 신호에 대응하여, 제2 센서들(RX1~RX4)에 연결된 센서 채널들(222)은 제1 샘플링 신호들을 독립적으로 수신할 수 있다.
센싱 영역(SA) 상에서, 사용자 손가락 등의 객체(OBJ)의 위치에 따라서, 제1 센서들(TX1~TX4) 및 제2 센서들(RX1~RX4) 간의 상호 정전 용량이 서로 달라질 수 있고, 이에 따라 센서 채널들(222)이 수신한 제1 샘플링 신호들도 서로 다를 수 있다. 이러한 제1 샘플링 신호들의 차이를 이용하여, 객체(OBJ)의 터치 위치를 검출할 수 있다.
센서 채널(222)은 제1 및 제2 입력 단자(IN1, IN2)의 전압 차에 대응하는 출력 신호를 발생할 수 있다. 예컨대, 센서 채널(222)은 제1 및 제2 입력 단자(IN1, IN2)의 차전압을 소정의 게인(gain)에 대응하는 정도로 증폭하여 출력할 수 있다.
실시예에 따라, 센서 채널(222)은 적분기로 구현될 수 있다. 이 경우, 연산 증폭기(AMP)의 제1 입력 단자(IN1)와 출력 단자(OUT1)의 사이에는 커패시터(Ca) 및 스위치(SWr)가 서로 병렬로 연결될 수 있다. 예를 들어, 제1 샘플링 신호를 수신하기 전 스위치(SWr)가 턴-온됨으로써, 커패시터(Ca)의 전하들을 초기화시킬 수 있다. 제1 샘플링 신호의 수신 시점에는 스위치(SWr)가 턴-오프 상태일 수 있다.
아날로그 디지털 변환기(224)는 각각의 센서 채널들(222)로부터 입력되는 아날로그 신호를 디지털 신호로 변환한다. 프로세서(226)는 이러한 디지털 신호를 분석하여 사용자 입력을 검출할 수 있다.
도 6 내지 내지 도 8은 본 발명의 한 실시예에 따른 제1 셀프 센싱 기간 및 제2 셀프 센싱 기간을 설명하기 위한 도면이다.
도 6에서는 어느 한 센서 채널(222)을 중심으로 센서부(120) 및 센서 구동부(220)의 구성을 도시하기로 한다. 센서 수신부(TSC) 및 센서 송신부(TDC)의 내부 구성은 도 3의 경우와 실질적으로 동일할 수 있다. 이에 대한 중복된 설명은 생략하고, 이하에서는 차이점을 위주로 설명한다.
도 7을 참조하면, 제1 셀프 센싱 기간(STP)은 센서부(120) 및 센서 구동부(220)가 자기 정전 용량 모드(self-capacitance mode)로 구동되는 기간일 수 있다. 제1 셀프 센싱 기간(STP)에서, 각 센서 채널(222)의 제2 입력 단자(IN2)에는 센서 송신부(TDC)가 연결되고, 각 센서 채널(222)의 제1 입력 단자(IN1)에는 대응하는 제1 센서가 연결될 수 있다. 다른 실시예에서, 센서 송신부(TDC)는 제1 입력 단자(IN1)에 연결될 수도 있다. 이때, 제2 입력 단자(IN2)에는 기준 전압 또는 그라운드 전압이 인가될 수 있다.
예를 들어, 제1 셀프 센싱 기간(STP) 동안, 센서 송신부(TDC)는 각 센서 채널(222)의 제2 입력 단자(IN2)로 제2 트랜지션 신호를 공급할 수 있다. 이때, 연산 증폭기(AMP)의 특성에 따라 제1 입력 단자(IN1)에 연결된 제1 센서에 제2 트랜지션 신호가 공급될 수 있다. 즉, 제1 센서들(TX1~TX4)의 센싱 신호들은 제2 트랜지션 신호들을 포함할 수 있다. 한 실시예에서, 센서 구동부(220)는 제1 셀프 센싱 기간(STP) 동안 제1 센서들(TX1~TX4)에 제2 트랜지션 신호들을 동시에 공급할 수 있다. 예를 들어, 도 7을 참조하면, 각 시점들(t1c, t2c, t3c, t4c, t5c, t6c, t7c, t8c)에서 제2 트랜지션 신호들은 제1 센서들(TX1~TX4)에 동시에 공급될 수 있다. 이때, 제2 센서들(RX1~RX4)은 별도의 기준 전압을 수신하거나, 플로팅 상태일 수 있다. 각각의 제2 트랜지션 신호들은 라이징 트랜지션 및/또는 폴링 트랜지션에 대응할 수 있다.
제1 센서들(TX1~TX4)은 자기 정전 용량을 가질 수 있다. 이때, 사용자 손가락 등의 객체(OBJ)가 제1 센서들(TX1~TX4)에 근접한 경우, 객체 표면(OE)과 형성된 정전 용량에 따라 제1 센서들(TX1~TX4)의 자기 정전 용량이 변화할 수 있다. 이러한 자기 정전 용량이 반영된 제2 트랜지션 신호를 제2 샘플링 신호라고 할 수 있다. 제1 센서들(TX1~TX4)에 대한 제2 샘플링 신호들의 차이를 이용하여, 제2 방향(DR2)에 대한 객체(OBJ)의 터치 위치를 검출할 수 있다(도 3 참조).
도 8을 참조하면, 제2 셀프 센싱 기간(SRP)은 센서부(120) 및 센서 구동부(220)가 자기 정전 용량 모드로 구동되는 기간일 수 있다. 제2 셀프 센싱 기간(SRP)에서, 각 센서 채널(222)의 제2 입력 단자(IN2)에는 센서 송신부(TDC)가 연결되고, 각 센서 채널(222)의 제1 입력 단자(IN1)에는 대응하는 제2 센서가 연결될 수 있다.
예를 들어, 제2 셀프 센싱 기간(SRP) 동안, 센서 송신부(TDC)는 각 센서 채널(222)의 제2 입력 단자(IN2)로 제3 트랜지션 신호를 공급할 수 있다. 이때, 연산 증폭기(AMP)의 특성에 따라 제1 입력 단자(IN1)에 연결된 제2 센서에 제3 트랜지션 신호가 공급될 수 있다. 즉, 제1 센서들(TX1~TX4)의 센싱 신호들은 제3 트랜지션 신호들을 포함할 수 있다. 한 실시예에서, 센서 구동부(220)는 제2 셀프 센싱 기간(SRP) 동안 제2 센서들(RX1~RX4)에 제3 트랜지션 신호들을 동시에 공급할 수 있다. 예를 들어, 도 8을 참조하면, 각 시점들(t1d, t2d, t3d, t4d, t5d, t6d, t7d, t8d)에서 제3 트랜지션 신호들은 제2 센서들(RX1~RX4)에 동시에 공급될 수 있다. 이때, 제1 센서들(TX1~TX4)은 별도의 기준 전압을 수신하거나, 플로팅 상태일 수 있다. 각각의 제3 트랜지션 신호들은 라이징 트랜지션 또는 폴링 트랜지션에 대응할 수 있다.
제2 센서들(RX1~RX4)은 자기 정전 용량을 가질 수 있다. 이때, 사용자 손가락 등의 객체(OBJ)가 제2 센서들(RX1~RX4)에 근접한 경우, 객체 표면(OE)과 형성된 정전 용량에 따라 제2 센서들(RX1~RX4)의 자기 정전 용량이 변화할 수 있다. 이러한 자기 정전 용량이 반영된 제3 트랜지션 신호를 제3 샘플링 신호라고 할 수 있다. 제2 센서들(RX1~RX4)에 대한 제3 샘플링 신호들의 차이를 이용하여, 제1 방향(DR1)에 대한 객체(OBJ)의 터치 위치를 검출할 수 있다(도 3 참조).
도 9는 본 발명의 한 실시예에 따른 표시부 및 표시 구동부를 설명하기 위한 도면이다.
도 9를 참조하면, 표시 구동부(210)는 데이터 구동부(12) 및 타이밍 제어부(11)를 포함할 수 있고, 표시부(110)는 주사 구동부(13)를 포함할 수 있다. 하지만, 전술한 바와 같이, 각각의 기능부를 하나의 IC에 집적할 것인지, 복수의 IC들에 집적할 것인지, 표시 기판(111)에 마운트할 것인지는 표시 장치(1)의 사양(specification)에 따라 다양하게 구성될 수 있다.
타이밍 제어부(11)는 프로세서(9)로부터 각각의 프레임 기간(frame period)에 대한 계조들 및 제어 신호들을 수신할 수 있다. 여기서 프로세서는 GPU(Graphics Processing Unit), CPU(Central Processing Unit), AP(Application Processor) 등 중 적어도 하나에 해당할 수 있다. 제어 신호들은 수직 동기 신호(vertical synchronization signal), 수평 동기 신호(horizontal synchronization signal), 데이터 인에이블 신호(data enable signal) 등을 포함할 수 있다. 데이터 인에이블 신호는, 프로세서로부터 계조들이 공급되는 동안 인에이블 레벨(예를 들어, 로직 하이 레벨)이고, 계조들이 공급되지 않는 동안 디스에이블 레벨(예를 들어, 로직 로우 레벨)일 수 있다. 수직 동기 신호 및 수평 동기 신호에 대해서는 도 11을 참조하여 후술한다.
타이밍 제어부(11)는 표시 장치(1)의 사양에 대응하도록 계조들을 렌더링(rendering)할 수 있다. 예를 들어, 프로세서(9)는 각각의 단위 도트(unit dot)에 대해서 적색 계조, 녹색 계조, 청색 계조를 제공할 수 있다. 예를 들어, 화소부(14)가 RGB stripe 구조인 경우, 각각의 계조에 화소가 1대 1 대응할 수 있다. 이러한 경우 계조들의 렌더링이 불필요할 수 있다. 하지만, 예를 들어, 화소부(14)가 펜타일(PENTILE™) 구조인 경우, 인접한 단위 도트끼리 화소를 공유하므로, 각각의 계조에 화소가 1대 1 대응하지 않을 수 있다. 이러한 경우, 계조들의 렌더링이 필요할 수 있다. 렌더링되거나 렌더링되지 않은 계조들은 데이터 구동부(12)로 제공될 수 있다. 또한, 타이밍 제어부(11)는 데이터 구동부(12)에 데이터 제어 신호를 제공할 수 있다. 또한, 타이밍 제어부(11)는 주사 구동부(13)에 주사 제어 신호를 제공할 수 있다.
데이터 구동부(12)는 타이밍 제어부(11)로부터 수신한 계조들 및 데이터 제어 신호를 이용하여 데이터 라인들(DL1, DL2, DL3, DL4)로 제공할 데이터 전압들을 생성할 수 있다.
주사 구동부(13)는 타이밍 제어부(11)로부터 수신한 클록 신호, 주사 시작 신호 등을 이용하여, 주사 라인들(SL1, SL2)에 제공할 주사 신호들을 생성할 수 있다. 주사 구동부(13)는 주사 라인들(SL1, SL2)에 턴-온 레벨의 펄스를 갖는 주사 신호들을 순차적으로 공급할 수 있다. 예를 들어, 주사 구동부(13)는, 계조들이 공급되는 액티브 기간(active period) 중, 수평 동기 신호의 주기(cycle)와 대응하는 주기로 턴-온 레벨의 주사 신호들을 주사 라인들로 공급할 수 있다. 주사 구동부(13)는 시프트 레지스터(shift register) 형태로 구성된 주사 스테이지들을 포함할 수 있다. 주사 구동부(13)는 클록 신호의 제어에 따라 턴-온 레벨의 펄스 형태인 주사 시작 신호를 다음 주사 스테이지로 순차적으로 전달하는 방식으로 주사 신호들을 생성할 수 있다.
화소부(14)는 화소들을 포함한다. 각각의 화소들은 대응하는 데이터 라인 및 주사 라인에 연결될 수 있다. 예를 들어, 화소(PXij)는 i 번째 주사 라인 및 j 번째 데이터 라인에 연결될 수 있다. 화소들은 제1 색상의 광을 방출하는 화소들, 제2 색상의 광을 방출하는 화소들, 및 제3 색상의 광을 방출하는 화소들을 포함할 수 있다. 제1 색상, 제2 색상, 및 제3 색상은 서로 다른 색상일 수 있다. 예를 들어, 제1 색상은 적색, 녹색, 및 청색 중 한가지 색상일 수 있고, 제2 색상은 적색, 녹색, 및 청색 중 제1 색상이 아닌 한가지 색상일 수 있고, 제3 색상은 적색, 녹색, 및 청색 중 제1 색상 및 제2 색상이 아닌 나머지 색상일 수 있다. 또한, 제1 내지 제3 색상들로 적색, 녹색, 및 청색 대신 마젠타(magenta), 시안(cyan), 및 옐로우(yellow)가 사용될 수도 있다.
도 10은 본 발명의 한 실시예에 따른 화소를 설명하기 위한 도면이다.
도 10을 참조하면, 예시적인 화소(PXij)가 도시된다. 다른 화소들 또한 실질적으로 동일한 구성을 가질 수 있으므로, 중복된 설명은 생략한다.
트랜지스터(T1)의 게이트 전극은 스토리지 커패시터(Cst)의 제2 전극에 연결되고, 제1 전극은 제1 전원 라인(ELVDDL)에 연결되고, 제2 전극은 발광 소자(LD)의 애노드에 연결될 수 있다. 트랜지스터(T1)는 구동 트랜지스터로 명명될 수 있다.
트랜지스터(T2)의 게이트 전극은 i 번째 주사 라인(SLi)에 연결되고, 제1 전극은 j 번째 데이터 라인(DLj)에 연결되고, 제2 전극은 스토리지 커패시터(Cst)의 제2 전극에 연결될 수 있다. 트랜지스터(T2)는 스캔 트랜지스터로 명명될 수 있다.
스토리지 커패시터(Cst)의 제1 전극은 제1 전원 라인(ELVDDL)에 연결되고, 제2 전극은 트랜지스터(T1)의 게이트 전극에 연결될 수 있다.
발광 소자(LD)는 애노드가 트랜지스터(T1)의 제2 전극에 연결되고, 캐소드가 제2 전원 라인(ELVSSL)에 연결될 수 있다. 발광 소자(LD)는 발광 다이오드일 수 있다. 전술한 바와 같이, 각 화소의 발광 소자는 유기 발광 소자, 무기 발광 소자, 퀀텀 닷/웰 발광 소자 등으로 구성될 수 있다. 또한, 각 화소에 복수의 발광 소자들이 구비될 수도 있다. 이때, 복수의 발광 소자들은 직렬, 병렬, 직병렬 등으로 연결될 수 있다. 발광 소자(LD)의 발광 기간 동안, 제1 전원 라인(ELVDDL)에 인가되는 제1 전원 전압은 제2 전원 라인(ELVSSL)에 인가되는 제2 전원 전압보다 클 수 있다.
여기서, 트랜지스터들(T1, T2)은 P 형 트랜지스터로 도시되었지만, 당업자라면 신호의 극성을 반전시켜 적어도 하나의 트랜지스터를 N 형 트랜지스터로 대체하여 사용할 수도 있을 것이다.
i 번째 주사 라인(SLi)에 턴-온 레벨의 주사 신호가 인가되면, 트랜지스터(T2)가 턴-온될 수 있다. 이때, j 번째 데이터 라인(DLj)에 충전된 데이터 전압이 스토리지 커패시터(Cst)에 저장될 수 있다. 트랜지스터(T1)는 스토리지 커패시터(Cst)에 의해서 유지되는 게이트-소스 전압 차이에 대응하여 구동 전류를 흘릴 수 있다. 구동 전류는 제1 전원 라인(ELVDDL), 트랜지스터(T1), 발광 소자(LD), 및 제2 전원 라인(ELVSSL)의 경로로 흐를 수 있다. 발광 소자(LD)는 구동 전류 량에 대응하는 휘도로 발광할 수 있다.
도 11은 본 발명의 한 실시예에 따른 프레임 기간들을 설명하기 위한 도면이다.
도 11을 참조하면, 연속된 프레임 기간들(FP1, FP2, FP3)이 예시적으로 도시된다. 각각의 프레임 기간들(FP1, FP2, FP3)은 제1 기간(SP1) 및 제2 기간(SP2)을 포함할 수 있다. 제1 기간(SP1)은 프로세서(9)로부터 한 프레임에 대응하는 계조들이 공급되는 기간(예를 들어, 액티브 기간(active period))일 수 있다. 제2 기간(SP2)은 프로세서(9)로부터 계조들이 공급되지 않는 기간(예를 들어, 블랭크 기간(blank period))으로서, 현재 프레임과 다음 프레임 간의 과도기에 해당할 수 있다.
도 11에서는 각각의 프레임 기간들(FP1, FP2, FP3)에서 제1 기간(SP1) 이후에 제2 기간(SP2)이 배치된다. 하지만, 다른 실시예에서, 각각의 프레임 기간들(FP1, FP2, FP3)은 제2 기간(SP2) 이후에 제1 기간(SP1)이 배치되도록 정의될 수도 있다. 한편, 또 다른 실시예에서, 각각의 프레임 기간들(FP1, FP2, FP3)은 제2 기간(SP2)의 후반부 이후에 제1 기간(SP1)이 배치되고, 제1 기간(SP1) 이후에 다음 제2 기간(SP2)의 전반부가 배치되도록 정의될 수도 있다.
수평 동기 신호(Hsync)는 제1 로직 레벨(lv1) 또는 제2 로직 레벨(lv2)을 가질 수 있다. 수직 동기 신호(Vsync)는 제3 로직 레벨(lv3) 또는 제4 로직 레벨(lv4)을 가질 수 있다. 이하 도면들에서는 제1 로직 레벨(lv1) 및 제3 로직 레벨(lv3)은 로직 로우 레벨(logic low level)로 도시되고, 제2 로직 레벨(lv2) 및 제4 로직 레벨(lv4)은 로직 하이 레벨(logic high level)로 도시된다. 하지만 다른 실시예에서, 각각의 로직 레벨들(lv1, lv2, lv3, lv4)은 달리 정의될 수도 있다.
제1 기간(SP1) 및 제2 기간(SP2)은 수직 동기 신호(Vsync) 및 수평 동기 신호(Hsync)의 로직 레벨을 통해서 구별될 수 있다. 예를 들어, 제2 기간(SP2)에서, 수평 동기 신호(Hsync)는 제1 로직 레벨(lv1)이고 수직 동기 신호(Vsync)는 제4 로직 레벨(lv4)일 수 있다. 즉, 수평 동기 신호(Hsync)가 제1 로직 레벨(lv1)이고 수직 동기 신호(Vsync)가 제4 로직 레벨(lv4)일 때를 기준으로 프레임 기간이 변경될 수 있다. 제2 기간(SP2)에서, 수직 동기 신호(Vysnc) 및 수평 동기 신호(Hsync)의 로직 레벨은 변경되지 않고, 유지될 수 있다. 제2 기간(SP2)의 길이는 제1 기간(SP1)보다 짧을 수 있다. 제2 기간(SP2)의 길이는 제1 기간(SP1)에서 수평 동기 신호(Hsync)의 한 주기(one cycle)보다 길 수 있다.
제1 기간(SP1)에서, 수평 동기 신호(Hsync)의 로직 레벨은 변경될 수 있다. 예를 들어, 수평 동기 신호(Hsync)는 일정한 주기로 로직 레벨이 변경될 수 있다. 수평 동기 신호(Hsync)의 한 주기(one cycle)는 한 수평 기간(one horizontal period)에 해당할 수 있다.
제1 기간(SP1)에서, 수직 동기 신호(Vsync)는 로직 레벨이 변경될 수도 있고, 변경되지 않을 수도 있다. 예를 들어, 제1 프레임 기간(FP1)의 제1 기간(SP1)에서 수직 동기 신호(Vsync)의 로직 레벨은 변경되지 않고, 유지될 수 있다. 제1 기간(SP1)에서 수직 동기 신호(Vsync)의 로직 레벨이 변경되지 않는 경우, 수직 동기 신호(Vsync)는 제3 로직 레벨(lv3)을 유지할 수 있다.
예를 들어, 제2 프레임 기간(FP2)의 제1 기간(SP1)에서 수직 동기 신호(Vysnc)의 로직 레벨은 변경될 수 있다. 제1 기간(SP1)에서 수직 동기 신호(Vsync)의 로직 레벨이 변경되는 경우, 수직 동기 신호(Vsync)는 제1 기간(SP1) 중 제3 기간(SP3)에서 로직 레벨이 변경될 수 있다. 이때, 제3 기간(SP3)은, 수평 동기 신호(Hsync)가 제2 로직 레벨(lv2)인 기간에 해당할 수 있다.
제3 기간(SP3)은 표시 장치(1)의 현재 모드를 가리키는 기간일 수 있다. 예를 들어, 표시 장치(1)의 모드가 변경되는 경우, 도 11의 실시예와 같이, 제1 기간(SP1) 중 제3 기간(SP3)이 삽입될 수 있다. 한편, 도 11의 실시예와 달리, 각각의 1 수평 기간마다 제3 기간(SP3)이 존재할 수도 있다. 이러한 경우, 표시 장치(1)의 모드가 변경되지 않더라도, 1 수평 기간마다 현재 모드 정보가 계속해서 제공될 수 있다. 이하 도 12 내지 도 14를 참조하여, 제3 기간(SP3)이 포함되는 한 수평 기간에 대해서 설명한다.
도 12 내지 도 14는 본 발명의 한 실시예에 따른 수평 기간들을 설명하기 위한 도면이다.
도 12 내지 도 14에서는 화소(PXij)에 연결된 i 번째 주사 라인(SLi) 및 j 번째 데이터 라인(DLj)의 신호들이 예시적으로 도시된다. 또한, k 번째 제1 센서(TXk)의 신호가 예시적으로 도시된다. 도 12 내지 도 14에서의 수평 기간(1H)은 i 번째 주사 라인(SLi)에 연결된 화소들(i 번째 화소행)의 데이터 기입 기간(즉, 데이터 전압 저장 기간)을 포함할 수 있다.
전술한 바와 같이, 프로세서(9)는 수직 동기 신호(Vsync) 및 수평 동기 신호(Hsync)를 타이밍 제어부(11)(또는, 표시 구동부(210))로 제공할 수 있다. 한편, 센서 구동부(220)는 수직 동기 신호(Vsync) 및 수평 동기 신호(Hsync)를 수신할 수 있다. 센서 구동부(220)는 프로세서(9)로부터 수직 동기 신호(Vsync) 및 수평 동기 신호(Hsync)를 직접 수신하거나, 타이밍 제어부(11)(또는, 표시 구동부(210))로부터 수신할 수도 있다.
수평 기간(1H)은, 수평 동기 신호(Hsync)가 제1 로직 레벨(lv1)로부터 제2 로직 레벨(lv2)로 변경된 시점(t1e)부터, 수평 동기 신호(Hsync)가 제1 로직 레벨(lv1)로부터 제2 로직 레벨(lv2)로 변경된 다음 시점(t8e)까지일 수 있다.
수평 기간(1H) 내에서, 수평 동기 신호(Hsync)가 제2 로직 레벨(lv2)로 유지되는 동안, 수직 동기 신호(Vsync)는 제3 로직 레벨(lv3)로부터 제4 로직 레벨(lv4)로 적어도 1 회 변경될 수 있다. 수평 기간(1H) 내에서, 수직 동기 신호(Vsync)가 제4 로직 레벨(lv4)로 유지된 기간은 수평 동기 신호(Hsync)가 제2 로직 레벨(lv2)로 유지된 기간(SP3)보다 짧을 수 있다. 수평 기간(1H) 내에서, 수평 동기 신호(Hsync)가 제1 로직 레벨(lv1)로 유지되는 동안, 수직 동기 신호(Vsync)는 제3 로직 레벨(lv3)로 유지될 수 있다.
도 12를 참조하면, 표시 장치(1)가 제1 모드로 구동되는 경우가 예시적으로 도시된다. 예를 들어, 제1 모드에서 제3 기간(SP3) 동안, 수직 동기 신호(Vsync)의 로직 레벨 변경 횟수는 4 회(라이징 트랜지션 2 회 및 폴링 트랜지션 2 회)일 수 있다. 표시 구동부(210) 및 센서 구동부(220)는 수직 동기 신호(Vsync) 및 수평 동기 신호(Hsync)를 수신하는 상태이므로, 현재 수평 기간(1H)의 모드가 제1 모드임을 알 수 있다.
제1 모드에서, 데이터 구동부(12)(또는, 표시 구동부(210))는 수평 기간(1H) 중 제1 시점(t1e)에 화소들(PX) 중 적어도 일부(예를 들어, i 번째 화소행)에 대한 데이터 전압들(DATAij, ...)의 출력을 시작하고, 수평 기간(1H) 중 제2 시점(t6e)에 데이터 전압들(DATAij, ...)의 출력을 종료할 수 있다. 예를 들어, 데이터 구동부(12)는 기간(t1e~t6e) 동안 j 번째 데이터 라인(DLj)에 데이터 전압(DATAij)을 출력할 수 있다.
제1 모드에서, 센서 구동부(220)(또는, 센서 송신부(TDC))는 수평 기간(1H) 중 제1 시점(t1e) 및 제2 시점(t6e)과 다른 제3 시점(t2e)에, 센서들 중 적어도 일부(TXk)에 대한 센싱 신호의 로직 레벨을 변경할 수 있다. 예를 들어, 센서 구동부(220)는, 제3 시점(t2e)에서, k 번째 제1 센서(TXk)에 라이징 트랜지션 신호를 공급할 수 있다. 한 수평 기간(1H)에서 제3 시점은 하나 이상일 수 있다. 예를 들어, 센서 구동부(220)는, 제3 시점(t5e)에서, k 번째 제1 센서(TXk)에 폴링 트랜지션 신호를 공급할 수 있다.
데이터 전압(DATAij)이 변동되는 제1 시점(t1e)은 센서 취약 기간(wp1)에 해당할 수 있다. 전술한 바와 같이, 센서(TXk)와 화소(PXij) 사이에는 의도치 않은 기생 커패시턴스가 존재할 수 있고, 제1 시점(t1e)에서 데이터 전압(DATAij)의 변동은 센싱 노이즈로써 센서부(120)에 작용할 수 있다. 따라서, 센서 구동부(220)는 센서 취약 기간(wp1)을 피해서 센싱하는 것이 바람직하다.
또한, 데이터 전압(DATAij)의 공급이 종료되어 데이터 라인(DLj)이 플로팅된 상태에서 스캔 트랜지스터(T2)가 턴-온되어 있는 기간(t6e~t7e)은 표시 취약 기간(wp2)에 해당할 수 있다. 표시 취약 기간(wp2)에 센싱 신호가 트랜지션하는 경우, 잘못된 데이터 전압이 화소(PXij)에 기입될 수 있다. 따라서, 센서 구동부(220)는 표시 취약 기간(wp2)을 피해서 센싱하는 것이 바람직하다.
한 실시예에 따르면, 주사 구동부(13)는 수평 기간(1H) 중 제4 시점(t4e)부터 제5 시점(t7e)까지, 화소들 중 적어도 일부(PXij)에 대한 턴-온 레벨의 주사 신호를 출력할 수 있다. 이때, 제2 시점(t6e)부터 제5 시점(t7e)까지, 센싱 신호의 로직 레벨(로직 로우 레벨)은 유지될 수 있다.
도 13을 참조하면, 표시 장치(1)가 제2 모드로 구동되는 경우가 예시적으로 도시된다. 예를 들어, 제2 모드에서 제3 기간(SP3) 동안, 수직 동기 신호(Vsync)의 로직 레벨 변경 횟수는 6 회(라이징 트랜지션 3 회 및 폴링 트랜지션 3 회)일 수 있다. 표시 구동부(210) 및 센서 구동부(220)는 수직 동기 신호(Vsync) 및 수평 동기 신호(Hsync)를 수신하는 상태이므로, 현재 수평 기간(1H)의 모드가 제2 모드임을 알 수 있다.
제2 모드에서, 데이터 구동부(12)(또는, 표시 구동부(210))는 수평 기간(1H) 중 제1 시점(t1.1e)에 화소들(PX) 중 적어도 일부(예를 들어, i 번째 화소행)에 대한 데이터 전압들(DATAij, ...)의 출력을 시작하고, 수평 기간(1H) 중 제2 시점(t6.1e)에 데이터 전압들(DATAij, ...)의 출력을 종료할 수 있다. 예를 들어, 데이터 구동부(12)는 기간(t1.1e~t6.1e) 동안 j 번째 데이터 라인(DLj)에 데이터 전압(DATAij)을 출력할 수 있다.
제2 모드에서, 센서 구동부(220)(또는, 센서 송신부(TDC))는 수평 기간(1H) 중 제1 시점(t1.1e) 및 제2 시점(t6.1e)과 다른 제3 시점(t5.1e)에, 센서들 중 적어도 일부(TXk)에 대한 센싱 신호의 로직 레벨을 변경할 수 있다. 예를 들어, 센서 구동부(220)는, 제3 시점(t5.1e)에서, k 번째 제1 센서(TXk)에 라이징 트랜지션 신호를 공급할 수 있다. 한 수평 기간(1H)에서 제3 시점은 하나 이상일 수 있다. 예를 들어, 센서 구동부(220)는, 제3 시점(t7.1e)에서, k 번째 제1 센서(TXk)에 폴링 트랜지션 신호를 공급할 수 있다.
한 실시예에 따르면, 주사 구동부(13)는 수평 기간(1H) 중 제4 시점(t4e)부터 제5 시점(t7e)까지, 화소들 중 적어도 일부(PXij)에 대한 턴-온 레벨의 주사 신호를 출력할 수 있다. 이때, 제2 시점(t6.1e)부터 제5 시점(t7e)까지, 센싱 신호의 로직 레벨(로직 하이 레벨)은 유지될 수 있다.
도 12 및 도 13을 참조하면, 로직 레벨 변경 횟수가 n 회(예를 들어, 4 회)일 때의 데이터 전압들의 출력 기간(t1e~t6e)과 로직 레벨 변경 횟수가 m 회(예를 들어, 6 회)일 때의 데이터 전압들의 출력 기간(t1.1e~t6.1e)은, 수평 기간(1H)을 기준으로 길이가 서로 동일하되 위상이 서로 다를 수 있다. 이때, n 및 m은 서로 다른 양의 정수일 수 있다. 따라서, 도 12의 제1 모드 및 도 13의 제2 모드에서, 센서 취약 기간(wp1) 및 표시 취약 기간(wp2)은 달라질 수 있다.
한 실시예에 따르면, 로직 레벨 변경 횟수가 n 회일 때의 센싱 신호의 레벨 유지 기간(t2e~t5e)과 로직 레벨 변경 횟수가 m 회일 때의 센싱 신호의 레벨 유지 기간(t5.1e~t7.1e)은, 수평 기간(1H)을 기준으로 길이가 서로 동일하되 위상이 서로 다를 수 있다.
본 실시예에 따르면, 제1 시점, 제2 시점, 및 제3 시점 중 적어도 하나는, 수평 동기 신호(Hsync)가 특정 로직 레벨(예를 들어, 제2 로직 레벨(lv2))로 유지되는 동안 수직 동기 신호(Vsync)의 로직 레벨 변경 횟수에 따라 달라질 수 있다. 따라서, 모드에 따라 달라지는 센서 취약 기간(wp1) 및 표시 취약 기간(wp2)에 대응하여, 데이터 전압(DATAij) 및 센싱 신호의 공급이 가능하다.
한편, 도 14를 참조하면, 표시 장치(1)가 제3 모드로 구동되는 경우가 예시적으로 도시된다. 예를 들어, 제3 모드에서 제3 기간(SP3) 동안, 수직 동기 신호(Vsync)의 로직 레벨 변경 횟수는 2 회(라이징 트랜지션 1 회 및 폴링 트랜지션 1 회)일 수 있다. 표시 구동부(210) 및 센서 구동부(220)는 수직 동기 신호(Vsync) 및 수평 동기 신호(Hsync)를 수신하는 상태이므로, 현재 수평 기간(1H)의 모드가 제3 모드임을 알 수 있다.
제3 모드에서, 데이터 구동부(12)(또는, 표시 구동부(210))는 수평 기간(1H) 중 제1 시점(t1e)에 화소들(PX) 중 적어도 일부(예를 들어, i 번째 화소행)에 대한 데이터 전압들(DATAij, ...)의 출력을 시작하고, 수평 기간(1H) 중 제2 시점(t6.3e)에 데이터 전압들(DATAij, ...)의 출력을 종료할 수 있다. 예를 들어, 데이터 구동부(12)는 기간(t1e~t6.3e) 동안 j 번째 데이터 라인(DLj)에 데이터 전압(DATAij)을 출력할 수 있다.
제2 모드에서, 센서 구동부(220)(또는, 센서 송신부(TDC))는 수평 기간(1H) 중 제1 시점(t1e) 및 제2 시점(t6.3e)과 다른 제3 시점(t2e)에, 센서들 중 적어도 일부(TXk)에 대한 센싱 신호의 로직 레벨을 변경할 수 있다. 예를 들어, 센서 구동부(220)는, 제3 시점(t2e)에서, k 번째 제1 센서(TXk)에 라이징 트랜지션 신호를 공급할 수 있다. 한 수평 기간(1H)에서 제3 시점은 하나 이상일 수 있다. 예를 들어, 센서 구동부(220)는, 제3 시점(t6.2e)에서, k 번째 제1 센서(TXk)에 폴링 트랜지션 신호를 공급할 수 있다.
한 실시예에 따르면, 주사 구동부(13)는 수평 기간(1H) 중 제4 시점(t4e)부터 제5 시점(t7e)까지, 화소들 중 적어도 일부(PXij)에 대한 턴-온 레벨의 주사 신호를 출력할 수 있다. 이때, 제2 시점(t6.3e)부터 제5 시점(t7e)까지, 센싱 신호의 로직 레벨(로직 로우 레벨)은 유지될 수 있다.
도 12 및 도 14를 참조하면, 로직 레벨 변경 횟수가 n 회(예를 들어, 4 회)일 때의 데이터 전압들의 출력 기간(t1e~t6e)과 로직 레벨 변경 횟수가 m 회(예를 들어, 2 회)일 때의 데이터 전압들의 출력 기간(t1e~t6.3e)은, 수평 기간(1H)을 기준으로 길이가 서로 다를 수 있다. 이때, n 및 m은 서로 다른 양의 정수일 수 있다. 예를 들어, 도 12의 제1 모드는 단색 패턴의 영상 표시에 유리하고, 도 14의 제3 모드는 스트라이프 패턴(stripe pattern)의 영상 표시에 유리할 수 있다. 도 12의 제1 모드 및 도 14의 제3 모드에서, 센서 취약 기간(wp1) 및 표시 취약 기간(wp2)은 달라질 수 있다.
한 실시예에 따르면, 로직 레벨 변경 횟수가 n 회일 때의 센싱 신호의 레벨 유지 기간(t2e~t5e)과 로직 레벨 변경 횟수가 m 회일 때의 센싱 신호의 레벨 유지 기간(t2e~t6.2e)은, 수평 기간(1H)을 기준으로 길이가 서로 다를 수 있다.
본 실시예에 따르면, 제1 시점, 제2 시점, 및 제3 시점 중 적어도 하나는, 수평 동기 신호(Hsync)가 특정 로직 레벨(예를 들어, 제2 로직 레벨(lv2))로 유지되는 동안 수직 동기 신호(Vsync)의 로직 레벨 변경 횟수에 따라 달라질 수 있다. 따라서, 모드에 따라 달라지는 센서 취약 기간(wp1) 및 표시 취약 기간(wp2)에 대응하여, 데이터 전압(DATAij) 및 센싱 신호의 공급이 가능하다.
상술한 실시예들에 의하면, 기존 제어 신호들(Vsync, Hsync)을 활용하여, 간섭을 최소화하면서, 센싱 신호들 및 표시 신호들의 타이밍들을 변경할 수 있는 표시 장치(1) 및 그 구동 방법을 제공할 수 있다.
도 15는 본 발명의 한 실시예에 따른 표시 장치의 구동 방법을 설명하기 위한 도면이다.
도 15를 설명함에 있어서, 도 12 내지 도 14와 중복된 내용에 대한 설명은 생략한다.
먼저, 센서 구동부(220)가 수직 동기 신호(Vsync) 및 수평 동기 신호(Hsync)를 수신할 수 있다(S101). 다음으로, 센서 구동부(220)는 수평 동기 신호(Hsync)가 특정 로직 레벨(예를 들어, 제2 로직 레벨(lv2))일 때(S102), 수직 동기 신호(Vsync)의 로직 레벨 변경 횟수를 카운팅할 수 있다(S103).
센서 구동부(220)는 수직 동기 신호(Vsync)의 로직 레벨 변경 횟수가 n 번인 경우(S104), 제1 모드로 구동될 수 있다(S105). 한편, 센서 구동부(220)는 수직 동기 신호(Vsync)의 로직 레벨 변경 횟수가 m 번인 경우(S106), 제2 모드로 구동될 수 있다(S107).
도 16 및 도 17은 본 발명의 다른 실시예에 따른 수평 기간들을 설명하기 위한 도면이다.
도 16을 참조하면, 제3 기간(SP3) 동안, 수직 동기 신호(Vsync)의 듀티비(duty ratio)를 이용하여 모드 정보를 제공하는 예시가 도시된다. 도 12 내지 도 15의 실시예들에서는 수직 동기 신호(Vsync)의 로직 레벨 변경 횟수를 이용하여 모드 정보를 센서 구동부(220)에 제공했지만, 도 16의 실시예에서는 수직 동기 신호(Vsync)의 듀티비를 이용하여 모드 정보를 센서 구동부(220)에 제공할 수 있다. 여기서, 수직 동기 신호(Vsync)의 듀티비는, 제3 기간(SP3) 동안, 수직 동기 신호(Vsync)가 제3 로직 레벨(lv3)로 유지된 기간과 제4 로직 레벨(lv4)로 유지된 기간의 비율을 의미한다. 도 16의 실시예에서, 각 모드들의 제3 기간들(SP3)에서 수직 동기 신호(Vsync)의 로직 레벨 변경 횟수들(예를 들어, 2 회)은 서로 동일할 수 있다.
도 17을 참조하면, 제3 기간(SP3) 동안, 수평 동기 신호(Hsync)의 듀티비를 이용하여 모드 정보를 제공하는 예시가 도시된다. 도 12 내지 도 15의 실시예들에서는 수직 동기 신호(Vsync)의 로직 레벨 변경 횟수를 이용하여 모드 정보를 센서 구동부(220)에 제공했지만, 도 17의 실시예에서는 수평 동기 신호(Hsync)의 듀티비를 이용하여 모드 정보를 센서 구동부(220)에 제공할 수 있다. 여기서, 수평 동기 신호(Hsync)의 듀티비는, 제3 기간(SP3) 동안, 수평 동기 신호(Hsync)가 제1 로직 레벨(lv1)로 유지된 기간과 제2 로직 레벨(lv2)로 유지된 기간의 비율을 의미한다. 도 17의 실시예에서, 각 모드들의 제3 기간들(SP3)에서 수직 동기 신호(Vsync)의 로직 레벨은 제3 로직 레벨(lv3)로 동일하게 유지될 수 있다.
도 18 내지 도 24는 표시 장치의 예시적인 구성을 설명하기 위한 도면이다. 도 18 내지 도 24의 도면 부호들과 도 1 내지 도 17의 도면 부호들은 서로 독립적이다.
도 18은 본 발명의 한 실시예에 따른 기판을 설명하기 위한 도면이고, 도 19는 본 발명의 한 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
이하 실시예들에서 평면은 제1 방향(DR1) 및 제2 방향(DR2)으로 위치를 정의할 수 있고, 높이는 제3 방향(DR3)으로 위치를 정의할 수 있다(도 20 참조). 제1 방향(DR1), 제2 방향(DR2), 및 제3 방향(DR3)은 서로 직교하는 방향일 수 있다.
기판(SUB)은 표시 영역(DA), 비표시 영역(NDA), 제1 부가 영역(ADA1), 및 제2 부가 영역(ADA2)을 포함할 수 있다.
표시 영역(DA)은 직사각형의 형태를 가질 수 있다. 표시 영역(DA)의 각 코너는 각진 형태이거나 곡면 형태일 수 있다. 또한, 원형 디스플레이의 경우 표시 영역(DA)은 원의 형태를 가질 수 있다. 또한, 표시 영역(DA)은 사각형이 아닌 다른 다각형, 타원형 등으로 구성될 수 있다. 이와 같이, 표시 영역(DA)의 형태는 제품에 따라 달리 설정될 수 있다.
표시 영역(DA) 상에는 화소들이 위치할 수 있다. 표시 장치(DP)의 종류에 따라 각각의 화소들은 발광 다이오드를 포함하거나, 액정층을 포함할 수 있다.
비표시 영역(NDA)은 표시 영역(DA)의 외곽을 둘러쌀 수 있다. 예를 들어, 비표시 영역(NDA)은 직사각형의 형태를 가질 수 있다. 비표시 영역(NDA)의 각 코너(corner)는 각진 형태이거나 곡면 형태일 수 있다. 도 19는 비표시 영역(NDA)의 각 코너가 곡면 형태를 갖는 경우를 가정하여 도시되었다. 비표시 영역(NDA)은 원의 형태를 가질 수 있다. 비표시 영역(NDA)은 최소화되는 것이 좁은 베젤(narrow bezel) 구조에 유리하므로, 비표시 영역(NDA)의 형상은 표시 영역(DA)의 형상과 유사할 수 있다.
제1 부가 영역(ADA1)은 비표시 영역(NDA)과 제2 부가 영역(ADA2)의 사이에 위치할 수 있다. 제1 부가 영역(ADA1)은 비표시 영역(NDA)과 제1 경계(ED1)에서 연결될 수 있다. 제1 부가 영역(ADA1)은 제2 부가 영역(ADA2)과 제2 경계(ED2)에서 연결될 수 있다. 제1 경계(ED1) 및 제2 경계(ED2)는 각각 제1 방향(DR1)으로 연장될 수 있다.
제1 부가 영역(ADA1)의 폭은 제1 경계(ED1)에서 제2 경계(ED2)로 갈수록 좁아질 수 있다. 즉, 제1 부가 영역(ADA1)의 제1 방향(DR1)의 폭은 제2 방향(DR2)으로 갈수록 좁아질 수 있다. 이에 따라, 제1 부가 영역(ADA1)은 굴곡진 제1 측면(RC1) 및 제2 측면(RC2)을 포함할 수 있다. 측면들(RC1, RC2)은 기판의 내부(예를 들어, 기판의 중심)를 향해서 볼록할 수 있다.
도 19에서는 제1 방향(DR1) 및 그 반대 방향에서 2 개의 측면들(RC1, RC2)을 포함하도록 제1 부가 영역(ADA1)이 도시되었다. 다른 실시예에서 제1 부가 영역(ADA1)은 제1 방향(DR1)에 위치한 경계가 비표시 영역(NDA)의 경계와 일치함으로써, 제1 측면(RC1)만 포함할 수도 있다. 또 다른 실시예에서 제1 부가 영역(ADA1)은 제1 방향(DR1)의 반대 방향에 위치한 경계가 비표시 영역(NDA)의 경계와 일치함으로써, 제2 측면(RC2)만 포함할 수도 있다.
제2 부가 영역(ADA2)은 직사각형의 형태를 가질 수 있다. 제2 부가 영역(ADA2)의 제2 방향(DR2)에 위치한 각 코너는 각진 형태이거나 곡면 형태일 수 있다. 도 19는 제2 부가 영역(ADA2)의 제2 방향(DR2)에 위치한 각 코너가 각진 형태인 경우를 가정하여 도시되었다.
봉지막(TFE)은 화소들 상에 위치할 수 있다. 예를 들어, 봉지막(TFE)은 표시 영역(DA)에서 화소들을 커버하고, 봉지막(TFE)의 경계가 비표시 영역(NDA)에 위치할 수 있다. 봉지막(TFE)은 표시 영역(DA)의 화소들의 발광 소자들 및 회로 소자들을 커버함으로써, 외부 습기 또는 충격으로부터의 파손을 방지할 수 있다.
감지 전극들(SC1, SC2)은 봉지막(TFE) 상에 위치할 수 있다. 감지 전극들(SC1, SC2)은 사용자의 신체에 의한 터치(touch), 호버링(hovering), 제스쳐(gesture), 근접 여부 등을 감지할 수 있다. 감지 전극들(SC1, SC2)은 저항막 방식(resistive type), 정전 용량 방식(capacitive type), 전자기 유도 방식(electro-magnetic type, EM), 광 감지 방식(optical type) 등 다양한 방식에 따라 다른 형상으로 구성될 수 있다. 예를 들어, 감지 전극들(SC1, SC2)이 정전 용량 방식으로 구성되는 경우, 감지 전극들(SC1, SC2)은 자기 정전 용량 방식(self-capacitive type, 상호 정전 용량 방식(mutual-capacitive type) 등으로 구성될 수 있다. 이하에서는 설명의 편의를 위해, 감지 전극들(SC1, SC2)이 상호 정전 용량 방식으로 구성된 경우를 예로 든다.
감지 전극들(SC1, SC2)이 상호 정전 용량 방식으로 구성되는 경우, 제1 감지 전극(SC1)에 대응하는 감지 배선을 통해서 구동 신호가 송신되고, 제1 감지 전극(SC1)과 상호 정전 용량을 형성하는 제2 감지 전극(SC2)에 대응하는 감지 배선을 통해서 감지 신호가 수신될 수 있다. 사용자의 신체가 근접하는 경우, 제1 감지 전극(SC1)과 제2 감지 전극(SC2) 간의 상호 정전 용량이 변화할 수 있고, 이에 따른 감지 신호의 차이에 따라, 사용자의 터치 여부를 검출할 수 있다. 다른 실시예에서, 제2 감지 전극(SC2)에 대응하는 감지 배선을 통해서 구동 신호가 송신되고, 제2 감지 전극(SC2)과 상호 정전 용량을 형성하는 제1 감지 전극(SC1)에 대응하는 감지 배선을 통해서 감지 신호가 수신될 수 있다.
패드들(PDE1, PDE2, PDE3)은 제2 부가 영역(ADA2) 상에 위치할 수 있다. 패드들(PDE1, PDE3)은 감지 배선들(IST1, IST2)을 통해서 봉지막 상부에 위치한 감지 전극들(SC1, SC2)과 연결될 수 있다. 패드들(PDE1, PDE3)은 외부의 터치 IC(integrated chip)에 연결될 수 있다. 또한, 패드들(PDE2)은 표시 배선들(DST)을 통해서 봉지막(TFE) 하부에 위치한 화소들 또는 화소들의 구동부와 연결될 수 있다. 구동부는 주사 구동부, 발광 구동부, 데이터 구동부 등을 포함할 수 있다. 구동부는 봉지막(TFE) 하부에 위치할 수도 있고, 패드들(PDE2)을 통해서 연결된 외부의 표시 IC에 위치할 수도 있다.
표시 장치(DP)가 상호 정전 용량 방식인 경우, 터치 IC는, 제1 감지 배선(IST1)을 통해서 구동 신호를 송신하고, 제2 감지 배선(IST2)을 통해서 감지 신호를 수신할 수 있다. 다른 실시예에서, 제2 감지 배선(IST2)을 통해서 구동 신호를 송신하고, 제1 감지 배선(IST1)을 통해서 감지 신호를 수신할 수도 있다. 참고로, 표시 장치(DP)가 자기 정전 용량 방식인 경우, 제1 감지 배선(IST1)과 제2 감지 배선(IST2)의 구동 방식에서 차이가 없을 수 있다. 표시 배선들(DST)은 제어 라인, 데이터 라인, 전원 라인 등을 포함할 수 있으며, 화소들이 영상을 표시할 수 있도록 신호들을 제공할 수 있다. 이러한 신호들은 표시 배선들(DL)과 연결된 구동부로부터 제공될 수 있다.
도 18은 기판(SUB)이 벤딩된 상태이고, 도 19는 기판(SUB)이 벤딩되지 않은 상태이다. 표시 장치(DP)는 도 19와 같이 벤딩되지 않은 상태에서 기판(SUB)에 소자들이 적층된 후에, 도 18과 같이 벤딩될 수 있다.
기판(SUB)은 제1 부가 영역(ADA1)의 제1 측면(RC1)으로부터 비표시 영역(NDA)과 중첩되도록 연장되는 제1 벤딩 영역(BA1)을 포함할 수 있다. 추가적으로, 제1 벤딩 영역(BA1)은 표시 영역(DA)과 중첩되도록 연장될 수 있다. 즉, 각각의 표시 영역(DA), 비표시 영역(NDA), 및 제1 부가 영역(ADA1)은 제1 벤딩 영역(BA1)과 일부 중첩될 수 있다. 제1 벤딩 영역(BA1)은 제1 방향(DR1)의 폭을 가지고, 제2 방향(DR2)으로 길이가 연장될 수 있다. 제1 벤딩 축(BX1)은 제1 벤딩 영역(BA1)의 중심에서 제2 방향(DR2)으로 연장되는 접이선(folding line)으로 정의될 수 있다. 실시예에 따라, 제1 벤딩 영역(BA1)은 주변의 다른 부분과 달리 일부 절연막 등이 제거되어 응력이 감소된 부분일 수 있다. 실시예에 따라, 제1 벤딩 영역(BA1)은 주변의 다른 부분과 동일한 구성을 가질 수도 있다.
기판(SUB)은 제1 부가 영역(ADA1)의 제2 측면(RC2)으로부터 비표시 영역(NDA)과 중첩되도록 연장되는 제3 벤딩 영역(BA3)을 포함할 수 있다. 추가적으로, 제3 벤딩 영역(BA3)은 표시 영역(DA)과 중첩되도록 연장될 수 있다. 즉, 각각의 표시 영역(DA), 비표시 영역(NDA), 및 제1 부가 영역(ADA1)은 제3 벤딩 영역(BA3)과 일부 중첩될 수 있다. 제3 벤딩 영역(BA3)은 제1 방향(DR1)의 폭을 가지고, 제2 방향(DR2)으로 길이가 연장될 수 있다. 제3 벤딩 축(BX3)은 제3 벤딩 영역(BA3)의 중심에서 제2 방향(DR2)으로 연장되는 접이선으로 정의될 수 있다. 실시예에 따라, 제3 벤딩 영역(BA3)은 주변의 다른 부분과 달리 일부 절연막 등이 제거되어 응력이 감소된 부분일 수 있다. 실시예에 따라, 제3 벤딩 영역(BA3)은 주변의 다른 부분과 동일한 구성을 가질 수도 있다.
제2 부가 영역(ADA2)은 제2 벤딩 영역(BA2)을 포함할 수 있다. 제2 벤딩 영역(BA2)은 제2 방향(DR2)의 폭을 가지고, 제1 방향(DR1)으로 길이가 연장될 수 있다. 제2 벤딩 축(BX2)은 제2 벤딩 영역(BA2)의 중심에서 제1 방향(DR1)으로 연장되는 접이선으로 정의될 수 있다. 실시예에 따라, 제2 벤딩 영역(BA2)은 주변의 다른 부분과 달리 일부 절연막 등이 제거되어 응력이 감소된 부분일 수 있다. 실시예에 따라, 제2 벤딩 영역(BA2)은 주변의 다른 부분과 동일한 구성을 가질 수도 있다.
제1 내지 제3 벤딩 영역들(BA1, BA2, BA3)은 서로 중첩되지 않을 수 있다.
여기서, "접힌다"는 용어는 형태가 고정된 것이 아니라 원래의 형태로부터 다른 형태로 변형될 수 있다는 것으로서, 하나 이상의 벤딩 축을 따라 접히거나(folded) 휘거나(curved) 두루마리 식으로 말리는(rolled) 것을 포함한다. 제1 및 제3 벤딩 영역들(BA1, BA3)에 의해, 표시 장치(DP)의 제1 방향(DR1)의 반대 방향 및 제1 방향(DR1)의 측면 베젤 폭이 감소될 수 있다. 또한, 제2 벤딩 영역(BA2)에 의해, 표시 장치(DP)의 제2 방향(DR2)의 측면 베젤 폭이 감소될 수 있다.
도 20은 도 19의 I-I' 선에 해당하는 단면의 한 실시예이다. 도 19의 I-I' 선은 제1 패드(PDE1) 및 제1 감지 배선(IST1)을 지나는 것으로 가정한다.
먼저, 표시 영역(DA)에 대해 설명한다. 본 발명의 일 실시예에 있어서, 표시 영역(DA)에는 화소들(PX)이 제공된다. 각 화소(PX)는 표시 배선들(DST) 중 대응하는 배선에 연결된 트랜지스터, 트랜지스터에 연결된 발광 소자, 및 커패시터(Cst)를 포함할 수 있다. 도 20에서는 설명의 편의를 위해 1 개의 화소(PX)에 대해 1 개의 트랜지스터, 1 개의 발광 소자, 및 1 개의 커패시터(Cst)가 예시적으로 도시되었다.
기판(SUB)은 유리, 수지(resin) 등과 같은 절연성 재료로 이루어질 수 있다. 또한, 기판(SUB)은 휘거나 접힘이 가능하도록 가요성(flexibility)을 갖는 재료로 이루어질 수 있고, 단층 구조 또는 다층 구조를 가질 수 있다.
예를 들어, 기판(SUB)은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 어느 하나를 포함할 수 있다. 다만, 기판(SUB)을 구성하는 재료는 다양하게 변화될 수 있으며, 섬유 강화플라스틱(FRP, Fiber reinforced plastic) 등으로 이루어질 수도 있다.
예를 들어, 기판(SUB)이 다층 구조를 갖는 경우, 복수의 층들 사이에 실리콘 질화물, 실리콘 산화물, 실리콘산질화물 등의 무기물 들이 단일 층 또는 복수 층으로 개재될 수 있다.
버퍼막(BF)은 기판(SUB)을 커버할 수 있다. 버퍼막(BF)은 트랜지스터의 채널(CH)에 불순물이 확산되는 것을 방지할 수 있다. 버퍼막(BF)은 무기 재료로 이루어진 무기 절연막일 수 있다. 예를 들어, 버퍼막(BF)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등으로 형성될 수 있으며, 기판(SUB)의 재료 및 공정 조건에 따라 생략될 수도 있다. 실시예에 따라, 배리어막(barrier layer)이 더 제공될 수 있다.
버퍼막(BF) 상에는 액티브막(ACT)이 위치할 수 있다. 액티브막(ACT)은 패터닝되어 트랜지스터의 채널, 소스 전극, 및 드레인 전극을 구성하거나, 배선을 구성할 수 있다. 액티브막(ACT)은 반도체 소재로 형성될 수 있다. 액티브막(ACT)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 트랜지스터의 채널은 불순물로 도핑되지 않은 반도체 패턴으로서, 진성 반도체일 수 있다. 소스 전극, 드레인 전극, 및 배선은 불순물이 도핑된 반도체 패턴일 수 있다. 불순물로는 n형 불순물, p형 불순물, 기타 금속과 같은 불순물이 사용될 수 있다.
제1 게이트 절연막(GI1)은 액티브막(ACT)을 커버할 수 있다. 제1 게이트 절연막(GI1)은 무기 재료로 이루어진 무기 절연막일 수 있다. 무기 재료로는 폴리실록산, 실리콘 질화물, 실리콘 산화물, 실리콘산질화물 등의 무기 절연 물질이 이용될 수 있다.
트랜지스터의 게이트 전극(GE) 및 커패시터(Cst)의 하부 전극(LE)이 제1 게이트 절연막(GI1) 상에 위치할 수 있다. 게이트 전극(GE)은 채널(CH)에 대응되는 영역과 중첩될 수 있다.
게이트 전극(GE) 및 하부 전극(LE)은 금속으로 이루어질 수 있다. 예를 들어, 게이트 전극(GE)은 금(Au), 은(Ag), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 구리(Cu)와 같은 금속 중 적어도 하나, 또는 상기 금속들의 합금으로 이루어질 수 있다. 또한, 게이트 전극(GE)은 단일막으로 형성될 수 있으나, 이에 한정되는 것은 아니며, 금속들 및 합금들 중 2 이상 물질이 적층된 다중막으로 형성될 수 있다.
제2 게이트 절연막(GI2)은 게이트 전극(GE) 및 하부 전극(LE)을 커버할 수 있다. 제2 게이트 절연막(GI2)은 무기 재료로 이루어진 무기 절연막일 수 있다. 무기 재료로는 폴리실록산, 실리콘 질화물, 실리콘 산화물, 실리콘산질화물 등이 이용될 수 있다.
커패시터(Cst)의 상부 전극(UE)은 제2 게이트 절연막(GI2) 상에 위치할 수 있다. 커패시터 상부 전극(UE)은 금속으로 이루어질 수 있다. 예를 들어, 상부 전극(UE)은 금(Au), 은(Ag), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 구리(Cu)와 같은 금속 중 적어도 하나, 또는 금속들의 합금으로 이루어질 수 있다. 또한, 상부 전극(UE)은 단일막으로 형성될 수 있으나, 이에 한정되는 것은 아니며, 금속들 및 합금들 중 2 이상 물질이 적층된 다중막으로 형성될 수 있다.
하부 전극(LE)과 상부 전극(UE)은 제2 게이트 절연막(GI2)을 사이에 두고 커패시터(Cst)를 구성할 수 있다. 도 20에서 커패시터(Cst)가 하부 전극(LE)과 상부 전극(UE)의 2 층 전극 구조로 도시되었으나, 다른 실시예에서 커패시터(Cst)는 액티브막(ACT)을 이용하여 3층 전극 구조로 구성되거나, 제1 연결 패턴(CNP1)과 동일한 층의 전극을 이용하여 3층 전극 구조로 구성되거나, 4층 이상의 전극 구조로 구성될 수도 있다.
층간 절연막(ILD)은 상부 전극(UE)을 커버할 수 있다. 층간 절연막(ILD)은 무기 재료로 이루어진 무기 절연막일 수 있다. 무기 재료로는 폴리실록산, 실리콘 질화물, 실리콘 산화물, 실리콘산질화물 등이 이용될 수 있다.
본 실시예에서 설명의 편의성을 위해서, 제1 게이트 절연막(GI1), 제2 게이트 절연막(GI2), 및 층간 절연막(ILD)을 제1 절연막 그룹(ING1)으로 지칭할 수 있다. 제1 절연막 그룹(ING1)은 트랜지스터의 일부를 커버할 수 있다. 실시예에 따라, 제1 절연막 그룹(ING1)은 버퍼막(BF)을 더 포함할 수 도 있다.
제1 연결 패턴(CNP1)이 층간 절연막(ILD) 상에 위치할 수 있다. 제1 연결 패턴(CNP1)은 층간 절연막(ILD), 제2 게이트 절연막(GI2), 제1 게이트 절연막(GI1)에 형성된 컨택홀을 통해 액티브막(ACT)의 소스 전극과 드레인 전극에 각각 접촉할 수 있다.
제1 연결 패턴(CNP1)은 금속으로 이루어질 수 있다. 예를 들어, 소스 전극(SE)과 드레인 전극(DE)은 금(Au), 은(Ag), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 구리(Cu)와 같은 금속 중 적어도 하나, 또는 금속들의 합금으로 이루어질 수 있다.
도시되지 않았지만, 실시예에 따라, 패시베이션막은 제1 연결 패턴(CNP1)을 커버할 수 있다. 패시베이션막은 무기 재료로 이루어진 무기 절연막일 수 있다. 무기 재료로는 폴리실록산, 실리콘 질화물, 실리콘 산화물, 실리콘산질화물 등이 이용될 수 있다.
제1 비아막(VIA1)은 패시베이션막 또는 트랜지스터를 커버할 수 있다. 제1 비아막(VIA1)은 유기 재료로 이루어진 유기 절연막일 수 있다. 유기 재료로는 폴리아크릴계 화합물, 폴리이미드계 화합물, 테프론과 같은 불소계 탄소 화합물, 벤조시클로부텐 화합물 등과 같은 유기 절연 물질이 이용될 수 있다. 유기막은 에바포레이션(evaporation) 등의 방법으로 증착될 수 있다.
제2 연결 패턴(CNP2)은 제1 비아막(VIA1)의 개구부를 통해 제1 연결 패턴(CNP1)과 연결될 수 있다. 제2 연결 패턴(CNP2)은 금(Au), 은(Ag), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 구리(Cu)와 같은 금속 중 적어도 하나, 또는 금속들의 합금으로 이루어질 수 있다.
제2 비아막(VIA2)은 제1 비아막(VIA1) 및 제2 연결 패턴(CNP2)을 커버할 수 있다. 제2 비아막(VIA2)은 유기 재료로 이루어진 유기 절연막일 수 있다. 유기 재료로는 폴리아크릴계 화합물, 폴리이미드계 화합물, 테프론과 같은 불소계 탄소 화합물, 벤조시클로부텐 화합물 등과 같은 유기 절연 물질이 이용될 수 있다.
제1 발광 소자 전극(LDE1)은 제2 비아막(VIA2)의 개구부를 통해 제2 연결 패턴(CNP2)과 연결될 수 있다. 여기서, 제1 발광 소자 전극(LDE1)은 실시예에 따라 발광 소자의 애노드일 수 있다.
실시예에 따라, 제2 비아막(VIA2) 및 제2 연결 패턴(CNP2)의 구성이 생략되고, 제1 발광 소자 전극(LDE1)이 제1 비아막(VIA1)의 개구부를 통해 제1 컨택 전극(CNP1)과 직접 연결될 수도 있다.
제1 발광 소자 전극(LDE1)은, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, 이들의 합금 등의 금속막 및/또는 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 등으로 이루어질 수 있다. 제1 발광 소자 전극(LDE1)은 한 종의 금속으로 이루어질 수 있으나, 이에 한정되는 것은 아니며 두 종 이상의 금속, 예를 들어, Ag와 Mg의 합금로 이루어질 수도 있다.
제1 발광 소자 전극(LDE1)은 기판(SUB)의 하부 방향으로 영상을 제공하고자 하는 경우, 투명 도전막으로 형성될 수 있으며, 기판(SUB)의 상부 방향으로 영상을 제공하고자 하는 경우, 금속 반사막 및/또는 투명 도전막으로 형성될 수 있다.
제1 발광 소자 전극(LDE1) 등이 형성된 기판(SUB) 상에는 각 화소(PX)의 발광 영역을 구획하는 화소 정의막(PDL)이 제공된다. 화소 정의막(PDL)은 유기 재료로 이루어진 유기 절연막일 수 있다. 유기 재료로는 폴리아크릴계 화합물, 폴리이미드계 화합물, 테프론과 같은 불소계 탄소 화합물, 벤조시클로부텐 화합물 등과 같은 유기 절연 물질이 이용될 수 있다.
화소 정의막(PDL)은 제1 발광 소자 전극(LDE1)의 상면을 노출하며 화소(PX)의 둘레를 따라 기판(SUB)으로부터 돌출될 수 있다. 화소 정의막(PDL)에 의해 둘러싸인 화소(PX) 영역에는 발광막(EML)이 제공될 수 있다.
발광막(EML)은 저분자 또는 고분자 물질을 포함할 수 있다. 저분자 물질로는 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB), 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 포함할 수 있다. 이러한 물질들은 진공증착의 방법으로 형성될 수 있다. 상기 고분자 물질로는 PEDOT, PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등을 포함할 수 있다.
발광막(EML)은 단일층으로 제공될 수 있으나, 다양한 기능층을 포함하는 다중층으로 제공될 수 있다. 발광막(EML)이 다중층으로 제공되는 경우, 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층된 구조를 가질 수 있다. 이러한 발광막(EML)은 스크린 인쇄나 잉크젯 인쇄 방법, 레이저 열 전사 방법(LITI; Laser induced thermal imaging) 등으로 형성할 수 있다.
실시예에 따라, 발광막(EML)의 적어도 일부는 복수의 제1 발광 소자 전극(LDE1)들에 걸쳐서 일체로 형성될 수 있으며, 복수 개의 제1 발광 소자 전극(LDE1)들 각각에 대응하도록 개별적으로 제공될 수도 있다.
발광막(EML) 상에는 제2 발광 소자 전극(LDE2)이 제공될 수 있다. 제2 발광 소자 전극(LDE2)은 화소(PX)마다 제공될 수도 있으나, 표시 영역(DA)의 대부분을 커버하도록 제공될 수 있으며 복수의 화소들(PX)에 의해 공유될 수 있다.
제2 발광 소자 전극(LDE2)은 실시예에 따라 캐소드 또는 애노드로 사용될 수 있으며, 제1 발광 소자 전극(LDE1)이 애노드인 경우 제2 발광 소자 전극(LDE2)은 캐소드로, 제1 발광 소자 전극(LDE1)이 캐소드인 경우 제2 발광 소자 전극(LDE2)은 애노드로 사용될 수 있다.
제2 발광 소자 전극(LDE2)은, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 등의 금속막 및/또는 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 등의 투명 도전막으로 이루어질 수 있다. 본 발명의 일 실시예에 있어서, 제2 발광 소자 전극(LDE2)은 금속 박막을 포함하는 이중막 이상의 다중막으로 이루어질 수 있으며, 예를 들어, ITO/Ag/ITO 의 삼중막으로 이루어질 수도 있다.
제2 발광 소자 전극(LDE2)은 기판(SUB)의 하부 방향으로 영상을 제공하고자 하는 경우, 금속 반사막 및/또는 투명 도전막으로 형성될 수 있으며, 기판(SUB)의 상부 방향으로 영상을 제공하고자 하는 경우, 또는 투명 도전막으로 형성될 수 있다.
상술한 제1 발광 소자 전극(LDE1), 발광막(EML), 및 제2 발광 소자 전극(LDE2)의 집합을 발광 소자라고 지칭할 수 있다.
제2 발광 소자 전극(LDE2) 상에는 봉지막(TFE)이 제공될 수 있다. 봉지막(TFE)은 단일층으로 이루어질 수 있으나, 다중층으로 이루어질 수도 있다. 본 실시예에서, 봉지막(TFE)은 제1 내지 제3 봉지막들(ENC1, ENC2, ENC3)로 이루어질 수 있다. 제1 내지 제3 봉지막들(ENC1, ENC2, ENC3)은 유기 재료 및/또는 무기 재료로 이루어질 수 있다. 최외곽에 위치한 제3 봉지막(ENC3)은 무기 재료로 이루어질 수 있다. 예를 들어, 제1 봉지막(ENC1)은 무기 재료로 구성된 무기막, 제2 봉지막(ENC2)은 유기 재료로 구성된 유기막, 제3 봉지막(ENC3)은 무기 재료로 구성된 무기막일 수 있다. 무기 재료의 경우 유기 재료에 비해 수분이나 산소의 침투는 덜하나 탄성이나 가요성이 작아 크랙에 취약하다. 제1 봉지막(ENC1)과 제3 봉지막(ENC3)을 무기 재료로 형성하고, 제2 봉지막(ENC2)을 유기 재료로 형성함으로써 크랙의 전파가 방지될 수 있다. 여기서, 유기 재료로 이루어진 층, 즉, 제2 봉지막(ENC2)은 단부가 외부로 노출되지 않도록 제3 봉지막(ENC3)에 의해 완전히 커버될 수 있다. 유기 재료로는 폴리아크릴계 화합물, 폴리이미드계 화합물, 테프론과 같은 불소계 탄소 화합물, 벤조시클로부텐 화합물 등과 같은 유기 절연 물질이 이용될 수 있으며, 무기 재료로는 폴리실록산, 실리콘 질화물, 실리콘 산화물, 실리콘산질화물 등이 이용될 수 있다.
발광 소자를 이루는 발광막(EML)은 외부로부터의 수분이나 산소 등에 의해 쉽게 손상될 수도 있다. 봉지막(TFE)은 발광막(EML)을 커버함으로써 이들을 보호한다. 봉지막(TFE)은 표시 영역(DA)을 덮으며, 표시 영역(DA)의 외측인 비표시 영역(NDA)까지 연장될 수 있다. 그런데, 유기 재료로 이루어진 절연막들의 경우, 가요성 및 탄성 등의 측면에서 유리한 점이 있으나, 무기 재료로 이루어진 절연막에 비해 수분이나 산소의 침투가 용이하다. 본 발명의 일 실시예에 있어서, 유기 재료로 이루어진 절연막들을 통한 수분이나 산소의 침투를 막기 위해, 유기 재료로 이루어진 절연막들의 단부는 외부로 노출되지 않도록 무기 재료로 이루어진 절연막들에 의해 커버될 수 있다. 예를 들어, 유기 재료로 이루어진 제1 비아막(VIA1), 제2 비아막(VIA2), 및 화소 정의막(PDL)은 비표시 영역(NDA)까지 연속적으로 연장되지 않으며, 제1 봉지막(ENC1)에 의해 커버될 수 있다. 이에 따라, 화소 정의막(PDL)의 상면과, 제1 비아막(VIA1), 제2 비아막(VIA2), 및 화소 정의막(PDL)의 측면은 무기 재료를 포함하는 봉지막(TFE)에 의해 봉지됨으로써, 외부로의 노출이 방지될 수 있다.
그러나, 봉지막(TFE) 복층 여부나 재료는 이에 한정되는 것은 아니며, 다양하게 변경될 수 있다. 예를 들어, 봉지막(TFE)은 서로 교번하여 적층된 다수의 유기 재료층과 다수의 무기 재료층을 포함할 수 있다.
제1 감지 전극층(ISM1)은 봉지막(TFE) 상에 위치할 수 있다. 실시예에 따라, 제1 감지 전극층(ISM1) 및 봉지막(TFE) 사이에 추가 버퍼막이 위치할 수 있다. 제1 감지 전극층(ISM1)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 등의 금속막 및/또는 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 등의 투명 도전막으로 이루어질 수 있다.
제1 감지 절연막(ISI1)은 제1 감지 전극층(IMS1) 상에 존재할 수 있다. 제1 감지 절연막(ISI1)은 무기 재료로 이루어진 무기 절연막일 수 있다. 무기 재료로는 폴리실록산, 실리콘 질화물, 실리콘 산화물, 실리콘산질화물 등의 무기 절연 물질이 이용될 수 있다.
제2 감지 전극층(ISM2)은 제1 감지 절연막(ISI1) 상에 존재할 수 있다. 제2 감지 전극층(ISM2)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 등의 금속막 및/또는 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 등의 투명 도전막으로 이루어질 수 있다.
제1 감지 전극층(ISM1), 제1 감지 절연막(ISI1), 및 제2 감지 전극층(ISM2)을 이용하여 다양한 입력 감지부가 구성될 수 있음은 도 22 내지 도 24를 참조하여 후술한다.
도 20의 실시예에서, 제2 감지 전극층(ISM2)은 패터닝되어 제1 감지 배선(IST1)의 제1 패턴(IST1a)을 구성할 수 있다.
제2 감지 절연막(ISI2)은 제2 감지 전극층(ISM2) 상에 위치할 수 있다. 제2 감지 절연막(ISI2)은 유기막으로 구성될 수 있다. 예를 들어, 유기 재료로는 폴리아크릴계 화합물, 폴리이미드계 화합물, 테프론과 같은 불소계 탄소 화합물, 벤조시클로부텐 화합물 등과 같은 유기 절연 물질이 이용될 수 있다. 예를 들어, 제2 감지 절연막(ISI2)은 폴리메틸메타아크릴레이트(polymethyl methacrylate), 폴리디메틸실록산(Polydimethylsiloxane), 폴리이미드(Polyimide), 아크릴레이트(Acrylate), 폴리에틸렌테레프탈레이트(Polyethylen terephthalate), 폴리에틸렌나프탈레이트(Polyethylen naphthalate) 등으로 구성될 수도 있다.
다음으로, 비표시 영역(NDA), 제1 부가 영역(ADA1), 및 제2 부가 영역(ADA2)에 대해 설명한다. 도 20의 단면도 상에서 비표시 영역(NDA)과 제1 부가 영역(ADA1)의 구별은 특징이 아니므로, 비표시 영역(NDA)과 제1 부가 영역(ADA1)을 구별하여 설명하지 않는다. 이하 비표시 영역(NDA) 및 제2 부가 영역(ADA2)을 설명함에 있어, 설명의 중복을 피하기 위해 이미 설명한 것에 대해서는 설명을 생략하거나 간단히 설명하기로 한다.
댐(DAM)은 제2 봉지막(ENC2)의 경계에 위치할 수 있다. 예를 들어, 댐(DAM)은 평탄화막(FLT)과 제2 봉지막(ENC2) 사이에 위치할 수 있다. 댐(DAM)은 복층 구조물일 수 있으며, 예를 들어, 제1 댐(DAM1) 및 제2 댐(DAM2)을 포함할 수 있다. 예를 들어, 제1 및 제2 댐들(DAM1, DAM2)은 유기 재료로 구성될 수 있다. 제1 및 제2 댐들(DAM1, DAM2)은 각각 제1 비아막(VIA1), 제2 비아막(VIA2), 및 화소 정의막(PDL) 중 어느 하나에 대응할 수 있다. 예를 들어, 제1 댐(DAM1)이 제1 비아막(VIA1)과 동일한 공정을 통해서 동일한 물질로 구성되는 경우, 제2 댐(DAM2)은 제2 비아막(VIA2) 또는 화소 정의막(PDL)과 동일한 공정을 통해서 동일한 물질로 구성될 수 있다. 다른 예를 들어, 제1 댐(DAM1)이 제2 비아막(VIA2)과 동일한 공정을 통해서 동일한 물질로 구성되는 경우, 제2 댐(DAM2)은 화소 정의막(PDL)과 동일한 공정을 통해서 동일한 물질로 구성될 수 있다. 그 외에도 표시 영역(DA)의 화소 정의막(PDL) 상에 스페이서(spacer)를 형성하는 경우, 스페이서와 동일한 물질을 이용하여 댐(DAM)을 구성할 수도 있다.
댐(DAM)은, 공정 과정에서, 유동성이 강한 제2 봉지막(ENC2)의 유기 재료가 댐(DAM) 외부로 범람하는 것을 방지한다. 무기 재료로 구성되는 제1 및 제3 봉지막들(ENC1, ENC3)은 댐(DAM)을 커버하며 연장됨으로써, 기판(SUB) 또는 기판(SUB) 상부의 다른 막들과의 접착력이 강화될 수 있다.
제1 패드(PDE1)는 기판(SUB) 상에 위치하되, 평탄화막(FLT)과 이격될 수 있다. 제1 패드(PDE1)는 제2 절연막 그룹(ING2)에 의해 지지될 수 있다. 제2 절연막 그룹(ING2)의 각 절연막들은 제1 절연막 그룹(ING1)의 각 절연막들과 대응할 수 있다. 제1 패드(PDE1)는 제1 패드 전극(PDE1a) 및 제2 패드 전극(PDE1b)을 포함할 수 있다. 제1 패드 전극(PDE1a)은 제1 연결 패턴(CNP1)과 동일한 물질로 구성될 수 있다. 제2 패드 전극(PDE1b)은 제2 연결 패턴(CNP2)과 동일한 물질로 구성될 수 있다.
평탄화막(FLT)은 기판(SUB) 상에 위치하되, 봉지막(TFE)이 커버하는 영역과 이격될 수 있다. 평탄화막(FLT)은 유기 재료로 이루어진 유기 절연막일 수 있다. 유기 재료로는 폴리아크릴계 화합물, 폴리이미드계 화합물, 테프론과 같은 불소계 탄소 화합물, 벤조시클로부텐 화합물 등과 같은 유기 절연 물질이 이용될 수 있다.
본 실시예에서, 평탄화막(FLT)은 층간 절연막(ILD) 형성 이후 제1 연결 패턴(CNP1)의 형성 이전에, 형성될 수 있다. 따라서, 평탄화막(FLT)과 제1 비아막(VIA1)은 서로 다른 공정을 통해 형성될 수 있다. 실시예에 따라, 평탄화막(FLT)과 제1 비아막(VIA1)은 서로 다른 유기 재료를 포함할 수도 있다.
평탄화막(FLT)의 일단은 제1 절연막 그룹(ING1)을 커버할 수 있다. 또한 제2 벤딩 영역(BA2)에 대응하는 평탄화막(FLT)의 일부는 제1 절연막 그룹(ING1)과 제2 절연막 그룹(ING2) 사이의 제1 트렌치(TCH1)를 충진할 수 있다.
무기 절연막들은 유기 절연막에 비해 경도가 높고 가요성이 작기 때문에 크랙이 발생할 확률이 상대적으로 높다. 무기 절연막들에 크랙이 발생할 경우 크랙은 무기 절연막들 상의 배선들에 전파될 수 있으며, 결국 배선 단선 등의 불량이 발생할 수 있다.
따라서, 도 20에 도시된 바와 같이, 제2 벤딩 영역(BA2)에서 무기 절연막들이 제거됨으로써, 제1 트렌치(TCH1)가 형성될 수 있고, 제1 절연막 그룹(ING1) 및 제2 절연막 그룹(ING2)이 구분될 수 있다. 본 실시예에서, 제1 트렌치(TCH1)의 영역에 해당하는 모든 무기 절연막들이 제거된 것으로 도시되었으나, 다른 실시예에서 일부 무기 절연막들이 잔존할 수도 있다. 이러한 경우, 잔존하는 일부 무기 절연막들은 슬릿을 포함함으로써, 벤딩 응력을 분산시킬 수도 있다.
제1 감지 배선(IST1)의 제2 패턴(IST1b)은 평탄화막(FLT) 상에서 연장되고, 제1 패드(PDE1)와 전기적으로 연결될 수 있다. 본 실시예에서, 제2 패턴(IST1b)은 제1 연결 패턴(CNP1)과, 동일한 공정을 통해서, 동일한 물질로 구성될 수 있다.
제1 배선 보호막(LPL1)은 평탄화막(FLT) 및 제2 패턴(IST1b)을 커버할 수 있다. 또한, 제2 배선 보호막(LPL2)은 제1 배선 보호막(LPL1)을 커버할 수 있다. 실시예에 따라, 제2 배선 보호막(LPL2)의 구성은 생략될 수도 있다. 제1 및 제2 배선 보호막들(LPL1, LPL2)은 유기 재료로 구성될 수 있다. 제1 및 제2 배선 보호막들(LPL1, LPL2)은 각각 제1 비아막(VIA1), 제2 비아막(VIA2), 및 화소 정의막(PDL) 중 어느 하나에 대응할 수 있다. 예를 들어, 제1 배선 보호막(LPL1)이 제1 비아막(VIA1)과 동일한 공정을 통해서 동일한 물질로 구성되는 경우, 제2 배선 보호막(LPL2)은 제2 비아막(VIA2) 또는 화소 정의막(PDL)과 동일한 공정을 통해서 동일한 물질로 구성될 수 있다. 다른 예를 들어, 제1 배선 보호막(LPL1)이 제2 비아막(VIA2)과 동일한 공정을 통해서 동일한 물질로 구성되는 경우, 제2 배선 보호막(LPL2)은 화소 정의막(PDL)과 동일한 공정을 통해서 동일한 물질로 구성될 수 있다.
제1, 제2 배선 보호막들(LPL1, LPL2), 및 제1 감지 절연막(ISI1)은 제2 패턴(IST1b)을 노출시키는 제1 개구부(OPN1)를 포함할 수 있다.
제1 패턴(IST1a)은 제1 개구부(OPN1)를 통해서 제2 패턴(IST1b)과 연결될 수 있다. 본 실시예에 의하면, 제1 절연막 그룹(ING1) 및 평탄화막(FLT)의 일단 상에 위치한 제2 패턴(IST1b)의 높이는 제1 트렌치(TCH1)에 대응하는 평탄화막(FLT) 상에 위치한 제2 패턴(IST1b)의 높이보다 클 수 있다.
따라서, 제1 패턴(IST1a) 및 제2 패턴(IST1b)은 다른 브릿지 배선 없이 직접 연결될 수 있으며, 브릿지 배선이 없으므로 제1 패턴(IST1a) 및 제2 패턴(IST1b) 사이의 연결 신뢰성이 향상된다. 또한, 브릿지 배선의 길이만큼 비표시 영역(NDA)의 길이를 감소시킬 수 있어서, 데드 스페이스(dead space)를 감소시키고 얇은 베젤 구현이 용이해진다.
제1 감지 배선(IST1)의 제3 패턴(IST1c)은 제1 패드(PDE1)와 제2 패턴(ISTb)을 연결시킬 수 있다. 제3 패턴(IST1c)은 트랜지스터의 게이트 전극(GE)과 동일한 공정으로 동일한 물질로 형성될 수 있다. 실시예에 따라, 제3 패턴(IST1c)은 상부 전극(UE)과 동일한 공정으로 동일한 물질로 형성될 수도 있다. 실시예에 따라, 홀수 번째 제3 패턴(IST1c)은 트랜지스터의 게이트 전극(GE)과 동일한 공정으로 동일한 물질로 형성될 수 있고, 짝수 번째 제3 패턴(IST1c)은 상부 전극(UE)과 동일한 공정으로 동일한 물질로 형성될 수도 있다. 반대로, 짝수 번째 제3 패턴(IST1c)은 트랜지스터의 게이트 전극(GE)과 동일한 공정으로 동일한 물질로 형성될 수 있고, 홀수 번째 제3 패턴(IST1c)은 상부 전극(UE)과 동일한 공정으로 동일한 물질로 형성될 수도 있다. 이로써, 인접한 배선 간의 단락 문제를 보다 효율적으로 방지할 수도 있다.
제2 절연막 그룹(ING2)은 제3 패턴(IST1c)을 노출시키는 제2 개구부(OPN2)를 포함할 수 있다. 또한, 평탄화막(FLT)은 제2 개구부(OPN2)에 대응하는 개구부를 포함할 수 있다. 제2 패턴(IST1b)은 제2 개구부(OPN2)를 통해서 제3 패턴(IST1c)과 연결될 수 있다.
도 21은 도 19의 II-II' 선에 해당하는 단면의 한 실시예이다.
도 19의 II-II'선은 제1 벤딩 축(BX1)에 대응할 수 있다. 다만, 제1 측면(RC1)뿐만 아니라 제2 측면(RC2)에도 동일한 실시예가 적용될 수 있다.
표시 배선들(DST)은 배선들(G1L, G2L, SDL) 중 적어도 하나를 이용하여 단층 배선 또는 다층 배선으로 구성될 수 있다. 배선(G1L)은 게이트 전극(GE)과 동일한 공정으로 동일한 물질로 구성될 수 있다. 배선(G2L)은 상부 전극(UE)과 동일한 공정으로 동일한 물질로 구성될 수 있다. 배선(SDL)은 제1 연결 패턴(CNP1)과 동일한 공정으로 동일한 물질로 구성될 수 있다.
감지 배선들(IST1, IST2)의 패턴들(IST1a, IST12a)은 봉지막(TFE) 및 제1 감지 절연막(ISI1) 상에 위치하되(제3 방향(DR3) 기준), 댐(DAM)과 표시 영역(DA)의 사이에 위치할 수 있다(제2 방향(DR2) 기준). 제1 감지 절연막(ISI1)은 봉지막(TFE)과 감지 배선들(IST1, IST2)의 사이에 위치할 수 있다.
도 22 및 도 23은 본 발명의 한 실시예에 따른 감지 전극들 및 브릿지 전극들을 설명하기 위한 도면이다. 도 23은 도 22의 III-III' 선에 따른 단면도이다.
브릿지 전극들(CP1)은 제1 감지 전극층(ISM1)을 패터닝함으로써 봉지막(TFE) 상에 위치할 수 있다.
제1 감지 절연층(ISI1)은 브릿지 전극(CP1)을 커버하되, 브릿지 전극들(CP1)의 일부를 노출시키는 컨택홀들(CNT)을 포함할 수 있다.
제1 감지 전극들(SC1) 및 제2 감지 전극들(SC2)은 제2 감지 전극층(ISM2)을 패터닝함으로써 제1 감지 절연막(ISI1) 상에 형성될 수 있다. 제1 감지 전극들(SC1)은 컨택홀들(CNT)을 통해서 브릿지 전극(CP1)과 연결될 수 있다.
제2 감지 전극들(SC2)은 제2 감지 전극층(ISM2)을 패터닝함으로써 동일한 층에 연결 패턴(CP2)을 가질 수 있다. 따라서, 제2 감지 전극들(SC2)을 연결함에 있어서 별도 브릿지 전극은 불필요할 수 있다.
실시예에 따라, 각각의 감지 전극들(SC1, SC2)은 복수의 화소들(PX)을 커버할 수 있다. 이때, 각각의 감지 전극들(SC1, SC2)이 불투명 도전막으로 구성된 경우, 커버하는 복수의 화소들(PX)을 노출시킬 수 있는 복수의 개구부들을 포함할 수 있다. 예를 들어, 각각의 감지 전극들(SC1, SC2)은 메쉬 형태로 구성될 수 있다. 만약, 각각의 감지 전극들(SC1, SC2)이 투명 도전막으로 구성된 경우, 각각의 감지 전극들(SC1, SC2)은 개구부를 포함하지 않는 플레이트(plate) 형태로 구성될 수도 있다.
도 24는 본 발명의 다른 실시예에 따른 감지 전극들 및 브릿지 전극들을 설명하기 위한 도면이다.
도 24는 도 22의 III-III' 선에 따른 다른 단면도이다.
제1 감지 전극들(SC1) 및 제2 감지 전극들(SC2)은, 제1 감지 전극층(ISM1)을 패터닝하여 구성됨으로써, 봉지막(TFE) 상에 위치할 수 있다.
제1 감지 절연막(ISI1)은 제1 감지 전극들(SC1) 및 제2 감지 전극들(SC2)을 커버하되, 제1 감지 전극들(SC1, SC2)의 일부를 노출시키는 컨택홀들(CNT)을 포함할 수 있다.
브릿지 전극들(CP1)은, 제2 감지 전극층(ISM2)을 패터닝하여 구성됨으로써, 제1 감지 절연막(ISI1) 상에 위치할 수 있다. 브릿지 전극들(CP1)은 컨택홀들(CNT)을 통해서 제1 감지 전극들(SC1)과 연결될 수 있다.
도 25 내지 도 27은 본 발명의 다른 실시예에 따른 화소를 포함하는 표시 장치를 설명하기 위한 도면이다.
도 25는 본 발명의 한 실시예에 따른 표시부 및 표시 구동부를 설명하기 위한 도면이다.
도 25를 참조하면, 표시 구동부(210)는 타이밍 제어부(11) 및 데이터 구동부(12)를 포함할 수 있고, 표시부(110)는 주사 구동부(13), 화소부(14), 및 발광 구동부(15)를 포함할 수 있다. 하지만, 전술한 바와 같이, 각각의 기능부를 하나의 IC에 집적할 것인지, 복수의 IC들에 집적할 것인지, 표시 기판(111)에 마운트할 것인지는 표시 장치(1)의 사양(specification)에 따라 다양하게 구성될 수 있다.
타이밍 제어부(11)는 프로세서(9)로부터 각각의 표시 프레임 기간에 대한 계조들 및 타이밍 신호들을 수신할 수 있다. 여기서 프로세서는 GPU(Graphics Processing Unit), CPU(Central Processing Unit), AP(Application Processor) 등 중 적어도 하나에 해당할 수 있다. 타이밍 신호들은 수직 동기 신호(vertical synchronization signal), 수평 동기 신호(horizontal synchronization signal), 데이터 인에이블 신호(data enable signal) 등을 포함할 수 있다.
수직 동기 신호의 각각의 주기(cycle)는 각각의 표시 프레임 기간과 대응할 수 있다. 수평 동기 신호의 각각의 주기(cycle)는 각각의 수평 기간(horizontal period)과 대응할 수 있다. 계조들은 데이터 인에이블 신호의 인에이블 레벨의 펄스에 대응하여 각 수평 기간에 수평 라인(horizontal line) 단위로 공급될 수 있다. 수평 라인은 동일한 주사 라인 및 발광 라인에 연결된 화소들(예를 들어, 화소행)을 의미할 수 있다.
타이밍 제어부(11)는 표시 장치(1)의 사양에 대응하도록 계조들을 렌더링(rendering)할 수 있다. 예를 들어, 프로세서(9)는 각각의 단위 도트(unit dot)에 대해서 적색 계조, 녹색 계조, 청색 계조를 제공할 수 있다. 예를 들어, 화소부(14)가 RGB stripe 구조인 경우, 각각의 계조에 화소가 1대 1 대응할 수 있다. 이러한 경우 계조들의 렌더링이 불필요할 수 있다. 하지만, 예를 들어, 화소부(14)가 펜타일(PENTILE™) 구조인 경우, 인접한 단위 도트끼리 화소를 공유하므로, 각각의 계조에 화소가 1대 1 대응하지 않을 수 있다. 이러한 경우, 계조들의 렌더링이 필요할 수 있다. 렌더링되거나 렌더링되지 않은 계조들은 데이터 구동부(12)로 제공될 수 있다. 또한, 타이밍 제어부(11)는 데이터 구동부(12)에 데이터 제어 신호를 제공할 수 있다. 또한, 타이밍 제어부(11)는 주사 구동부(13)에 주사 제어 신호를 제공하고, 발광 구동부(15)에 발광 제어 신호를 제공할 수 있다.
데이터 구동부(12)는 타이밍 제어부(11)로부터 수신한 계조들 및 데이터 제어 신호를 이용하여 데이터 라인들(DL1, DL2, DL3, DL4, ..., DLn)로 제공할 데이터 전압들(즉, 데이터 신호들)을 생성할 수 있다. n은 0보다 큰 정수일 수 있다.
주사 구동부(13)는 타이밍 제어부(11)로부터 수신한 주사 제어 신호(예를 들어, 클록 신호, 주사 시작 신호 등)을 이용하여, 주사 라인들(SL0, SL1, SL2, ..., SLm)에 제공할 주사 신호들을 생성할 수 있다. 주사 구동부(13)는 주사 라인들(SL0~SLm)에 턴-온 레벨의 펄스를 갖는 주사 신호들을 순차적으로 공급할 수 있다. 주사 구동부(13)는 시프트 레지스터(shift register) 형태로 구성된 주사 스테이지들을 포함할 수 있다. 주사 구동부(13)는 클록 신호의 제어에 따라 턴-온 레벨의 펄스 형태인 주사 시작 신호를 다음 주사 스테이지로 순차적으로 전달하는 방식으로 주사 신호들을 생성할 수 있다. m은 0보다 큰 정수일 수 있다.
발광 구동부(15)는 타이밍 제어부(11)로부터 수신한 발광 제어 신호(예를 들어, 클록 신호, 발광 중지 신호 등)을 이용하여, 발광 라인들(EL1, EL2, EL3, ..., ELo)에 제공할 발광 신호들을 생성할 수 있다. 발광 구동부(15)는 발광 라인들(EL1~ELo)에 턴-오프 레벨의 펄스를 갖는 발광 신호들을 순차적으로 공급할 수 있다. 발광 구동부(15)는 시프트 레지스터 형태로 구성된 발광 스테이지들을 포함할 수 있다. 발광 구동부(15)는 클록 신호의 제어에 따라 턴-오프 레벨의 펄스 형태인 발광 중지 신호를 다음 발광 스테이지로 순차적으로 전달하는 방식으로 발광 신호들을 생성할 수 있다. o는 0보다 큰 정수일 수 있다.
화소부(14)는 화소들을 포함한다. 각각의 화소(PXij)는 대응하는 데이터 라인, 주사 라인, 및 발광 라인에 연결될 수 있다. 화소들은 제1 색상의 광을 방출하는 화소들, 제2 색상의 광을 방출하는 화소들, 및 제3 색상의 광을 방출하는 화소들을 포함할 수 있다. 제1 색상, 제2 색상, 및 제3 색상은 서로 다른 색상일 수 있다. 예를 들어, 제1 색상은 적색, 녹색, 및 청색 중 한가지 색상일 수 있고, 제2 색상은 적색, 녹색, 및 청색 중 제1 색상이 아닌 한가지 색상일 수 있고, 제3 색상은 적색, 녹색, 및 청색 중 제1 색상 및 제2 색상이 아닌 나머지 색상일 수 있다. 또한, 제1 내지 제3 색상들로 적색, 녹색, 및 청색 대신 마젠타(magenta), 시안(cyan), 및 옐로우(yellow)가 사용될 수도 있다.
도 26은 본 발명의 한 실시예에 따른 화소를 설명하기 위한 도면이다.
도 26을 참조하면, 화소(PXij)는 트랜지스터들(T1, T2, T3, T4, T5, T6, T7), 스토리지 커패시터(Cst), 및 발광 소자(LD)를 포함한다.
이하에서는 P형 트랜지스터로 구성된 회로를 예로 들어 설명한다. 하지만 당업자라면 게이트 단자에 인가되는 전압의 극성을 달리하여, N형 트랜지스터로 구성된 회로를 설계할 수 있을 것이다. 유사하게, 당업자라면 P형 트랜지스터 및 N형 트랜지스터의 조합으로 구성된 회로를 설계할 수 있을 것이다. P형 트랜지스터란 게이트 전극과 소스 전극 간의 전압 차가 음의 방향으로 증가할 때 전류량이 증가하는 트랜지스터를 통칭한다. N형 트랜지스터란 게이트 전극과 소스 전극 간의 전압 차가 양의 방향으로 증가할 때 전류량이 증가하는 트랜지스터를 통칭한다. 트랜지스터는 TFT(thin film transistor), FET(field effect transistor), BJT(bipolar junction transistor) 등 다양한 형태로 구성될 수 있다.
제1 트랜지스터(T1)는 게이트 전극이 제1 노드(N1)에 연결되고, 제1 전극이 제2 노드(N2)에 연결되고, 제2 전극이 제3 노드(N3)에 연결될 수 있다. 제1 트랜지스터(T1)를 구동 트랜지스터로 명명할 수 있다.
제2 트랜지스터(T2)는 게이트 전극이 주사 라인(SLi1)에 연결되고, 제1 전극이 데이터 라인(DLj)에 연결되고, 제2 전극이 제2 노드(N2)에 연결될 수 있다. 제2 트랜지스터(T2)를 스캔 트랜지스터로 명명할 수 있다.
제3 트랜지스터(T3)는 게이트 전극이 주사 라인(SLi2)에 연결되고, 제1 전극이 제1 노드(N1)에 연결되고, 제2 전극이 제3 노드(N3)에 연결될 수 있다. 제3 트랜지스터(T3)를 다이오드 연결 트랜지스터로 명명할 수 있다.
제4 트랜지스터(T4)는 게이트 전극이 주사 라인(SLi3)에 연결되고, 제1 전극이 제1 노드(N1)에 연결되고, 제2 전극이 초기화 라인(INTL)에 연결될 수 있다. 제4 트랜지스터(T4)는 게이트 초기화 트랜지스터로 명명될 수 있다.
제5 트랜지스터(T5)는 게이트 전극이 i 번째 발광 라인(ELi)에 연결되고, 제1 전극이 제1 전원 라인(ELVDDL)에 연결되고, 제2 전극이 제2 노드(N2)에 연결될 수 있다. 제5 트랜지스터(T5)는 발광 트랜지스터로 명명될 수 있다. 다른 실시예에서, 제5 트랜지스터(T5)의 게이트 전극은 제6 트랜지스터(T6)의 게이트 전극과 연결된 발광 라인과 다른 발광 라인에 연결될 수도 있다.
제6 트랜지스터(T6)는 게이트 전극이 i 번째 발광 라인(ELi)에 연결되고, 제1 전극이 제3 노드(N3)에 연결되고, 제2 전극이 발광 소자(LD)의 애노드에 연결될 수 있다. 제6 트랜지스터(T6)는 발광 트랜지스터로 명명될 수 있다. 다른 실시예에서, 제6 트랜지스터(T6)의 게이트 전극은 제5 트랜지스터(T5)의 게이트 전극과 연결된 발광 라인과 다른 발광 라인에 연결될 수도 있다.
제7 트랜지스터(T7)는 게이트 전극이 주사 라인(SLi4)에 연결되고, 제1 전극이 초기화 라인(INTL)에 연결되고, 제2 전극이 발광 소자(LD)의 애노드에 연결될 수 있다. 제7 트랜지스터(T7)는 발광 소자 초기화 트랜지스터로 명명될 수 있다.
스토리지 커패시터(Cst)의 제1 전극은 제1 전원 라인(ELVDDL)에 연결되고, 제2 전극은 제1 노드(N1)에 연결될 수 있다.
발광 소자(LD)는 애노드가 제6 트랜지스터(T6)의 제2 전극에 연결되고, 캐소드가 제2 전원 라인(ELVSSL)에 연결될 수 있다. 발광 소자(LD)는 발광 다이오드일 수 있다. 발광 소자(LD)는 유기 발광 소자(organic light emitting diode), 무기 발광 소자(inorganic light emitting diode), 퀀텀 닷/웰 발광 소자(quantum dot/well light emitting diode) 등으로 구성될 수 있다. 발광 소자(LD)는 제1 색상, 제2 색상, 및 제3 색상 중 어느 하나의 색상으로 발광할 수 있다. 또한, 본 실시예에서는 각 화소에 발광 소자(LD)가 하나만 구비되었으나, 다른 실시예에서 각 화소에 복수의 발광 소자들이 구비될 수도 있다. 이때, 복수의 발광 소자들은 직렬, 병렬, 직병렬 등으로 연결될 수 있다.
제1 전원 라인(ELVDDL)에는 제1 전원 전압이 인가되고, 제2 전원 라인(ELVSSL)에는 제2 전원 전압이 인가되고, 초기화 라인(INTL)에는 초기화 전압이 인가될 수 있다. 예를 들어, 제1 전원 전압은 제2 전원 전압보다 클 수 있다. 예를 들어, 초기화 전압은 제2 전원 전압과 동일하거나 더 클 수 있다. 예를 들어, 초기화 전압은 제공 가능한 데이터 전압들 중 가장 작은 크기의 데이터 전압과 대응할 수 있다. 다른 예에서, 초기화 전압의 크기는 제공 가능한 데이터 전압들의 크기들보다 작을 수 있다.
도 27은 도 26의 화소의 예시적인 구동 방법을 설명하기 위한 도면이다.
이하에서는 설명의 편의를 위해서 주사 라인들(SLi1, SLi2, SLi4)이 i 번째 주사 라인(SLi)이고, 주사 라인(SLi3)이 i-1 번째 주사 라인(SL(i-1))인 경우를 가정한다. 다만, 주사 라인들(SLi1, SLi2, SLi3, SLi4)은 실시예들에 따라 연결 관계가 다양할 수 있다. 예를 들어, 주사 라인(SLi4)은 i-1 번째 주사 라인이거나, i+1 번째 주사 라인일 수도 있다.
먼저, i 번째 발광 라인(ELi)에는 턴-오프 레벨(로직 하이 레벨, logic high level)의 발광 신호가 인가되고, 데이터 라인(DLj)에는 i-1 번째 화소에 대한 데이터 전압(DATA(i-1)j)이 인가되고, 주사 라인(SLi3)에는 턴-온 레벨(로직 로우 레벨, logic low level)의 주사 신호가 인가된다. 로직 레벨의 하이/로우는 트랜지스터가 P형인지 N형인지에 따라서 달라질 수 있다.
이때, 주사 라인들(SLi1, SLi2)에는 턴-오프 레벨의 주사 신호가 인가되므로, 제2 트랜지스터(T2)는 턴-오프 상태이고, i-1 번째 화소에 대한 데이터 전압(DATA(i-1)j)이 화소(PXij)로 인입되는 것이 방지된다.
이때, 제4 트랜지스터(T4)는 턴-온 상태가 되므로, 제1 노드(N1)가 초기화 라인(INTL)과 연결되어, 제1 노드(N1)의 전압이 초기화된다. 발광 라인(ELi)에는 턴-오프 레벨의 발광 신호가 인가되므로, 트랜지스터들(T5, T6)은 턴-오프 상태이고, 초기화 전압 인가 과정에 따른 불필요한 발광 소자(LD)의 발광이 방지된다.
다음으로, 데이터 라인(DLj)에는 i 번째 화소(PXij)에 대한 데이터 전압(DATAij)이 인가되고, 주사 라인들(SLi1, SLi2)에는 턴-온 레벨의 주사 신호가 인가된다. 이에 따라 트랜지스터들(T2, T1, T3)이 도통 상태가 되며, 데이터 라인(DLj)과 제1 노드(N1)가 전기적으로 연결된다. 따라서, 데이터 전압(DATAij)에서 제1 트랜지스터(T1)의 문턱 전압을 감한 보상 전압이 스토리지 커패시터(Cst)의 제2 전극(즉, 제1 노드(N1))에 인가되고, 스토리지 커패시터(Cst)는 제1 전원 전압과 보상 전압의 차이에 해당하는 전압을 유지한다. 이러한 기간을 문턱 전압 보상 기간 또는 데이터 기입 기간이라고 명명할 수 있다.
또한, 주사 라인(SLi4)이 i 번째 주사 라인인 경우, 제7 트랜지스터(T7)는 턴-온 상태이므로, 발광 소자(LD)의 애노드와 초기화 라인(INTL)이 연결되고, 발광 소자(LD)는 초기화 전압과 제2 전원 전압의 전압 차이에 해당하는 전하량으로 초기화된다.
이후, i 번째 발광 라인(ELi)에 턴-온 레벨의 발광 신호가 인가됨에 따라, 트랜지스터들(T5, T6)이 도통될 수 있다. 따라서, 제1 전원 라인(ELVDDL), 제5 트랜지스터(T5), 제1 트랜지스터(T1), 제6 트랜지스터(T6), 발광 소자(LD), 및 제2 전원 라인(ELVSSL)을 연결하는 구동 전류 경로가 형성된다.
스토리지 커패시터(Cst)에 유지된 전압에 따라 제1 트랜지스터(T1)의 제1 전극과 제2 전극에 흐르는 구동 전류량이 조절된다. 발광 소자(LD)는 구동 전류량에 대응하는 휘도로 발광한다. 발광 소자(LD)는 발광 라인(ELi)에 턴-오프 레벨의 발광 신호가 인가되기 전까지 발광한다.
발광 신호가 턴-온 레벨일 때, 해당 발광 신호를 수신하는 화소들은 표시 상태일 수 있다. 따라서, 발광 신호가 턴-온 레벨인 기간을 발광 기간(EP)(또는, 발광 허용 기간)이라고 할 수 있다. 또한, 발광 신호가 턴-오프 레벨일 때, 해당 발광 신호를 수신하는 화소들은 비표시 상태일 수 있다. 따라서, 발광 신호가 턴-오프 레벨인 기간을 비발광 기간(NEP)(또는, 발광 불허용 기간)이라고 할 수 있다.
도 27에서 설명된 비발광 기간(NEP)은, 화소(PXij)가 초기화 기간 및 데이터 기입 기간을 거치는 동안 원하지 않는 휘도로 발광하는 것을 방지하기 위한 것이다.
화소(PXij)에 기입된 데이터가 유지되는 동안(예를 들어, 한 프레임 기간) 한 번 이상의 비발광 기간(NEP)이 추가로 제공될 수 있다. 이는 화소(PXij)의 발광 기간(EP)을 줄임으로써 저계조를 효과적으로 표현하거나, 영상의 모션(motion)을 부드럽게 블러(blur)처리하기 위함일 수 있다.
지금까지 참조한 도면과 기재된 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
Vsync: 수직 동기 신호
lv3: 제3 로직 레벨
lv4: 제4 로직 레벨
Hsync: 수평 동기 신호
lv1: 제1 로직 레벨
lv2: 제2 로직 레벨
SLi: i 번째 주사 라인
DLj: j 번째 데이터 라인
TXk: k 번째 제1 센서

Claims (20)

  1. 화소들;
    수평 기간 중 제1 시점에 상기 화소들 중 적어도 일부에 대한 데이터 전압들의 출력을 시작하고, 상기 수평 기간 중 제2 시점에 상기 데이터 전압들의 출력을 종료하는 데이터 구동부;
    센서들; 및
    상기 수평 기간 중 상기 제1 시점 및 상기 제2 시점과 다른 제3 시점에, 상기 센서들 중 적어도 일부에 대한 센싱 신호의 로직 레벨을 변경하는 센서 구동부를 포함하고,
    상기 제1 시점, 상기 제2 시점, 및 상기 제3 시점 중 적어도 하나는, 수평 동기 신호가 특정 로직 레벨로 유지되는 동안 수직 동기 신호의 로직 레벨 변경 횟수에 따라 달라지는,
    표시 장치.
  2. 제1 항에 있어서,
    상기 수평 기간은, 상기 수평 동기 신호가 제1 로직 레벨로부터 제2 로직 레벨로 변경된 시점부터, 상기 수평 동기 신호가 상기 제1 로직 레벨로부터 상기 제2 로직 레벨로 변경된 다음 시점까지이고,
    상기 수평 동기 신호의 상기 특정 로직 레벨은 상기 제2 로직 레벨인,
    표시 장치.
  3. 제2 항에 있어서,
    상기 수평 기간 내에서, 상기 수평 동기 신호가 상기 제2 로직 레벨로 유지되는 동안, 상기 수직 동기 신호는 제3 로직 레벨로부터 제4 로직 레벨로 적어도 1 회 변경되고,
    상기 수평 기간 내에서, 상기 수직 동기 신호가 상기 제4 로직 레벨로 유지된 기간은 상기 수평 동기 신호가 상기 제2 로직 레벨로 유지된 기간보다 짧은,
    표시 장치.
  4. 제3 항에 있어서,
    상기 수평 기간 내에서, 상기 수평 동기 신호가 상기 제1 로직 레벨로 유지되는 동안, 상기 수직 동기 신호는 상기 제3 로직 레벨로 유지되는,
    표시 장치.
  5. 제3 항에 있어서,
    상기 수평 기간 중 제4 시점부터 제5 시점까지, 상기 화소들 중 적어도 일부에 대한 턴-온 레벨의 주사 신호를 출력하는 주사 구동부를 더 포함하고,
    상기 제2 시점부터 상기 제5 시점까지, 상기 센싱 신호의 로직 레벨은 유지되는,
    표시 장치.
  6. 제1 항에 있어서,
    상기 로직 레벨 변경 횟수가 n 회일 때의 상기 데이터 전압들의 출력 기간과 상기 로직 레벨 변경 횟수가 m 회일 때의 상기 데이터 전압들의 출력 기간은, 상기 수평 기간을 기준으로 길이가 서로 동일하되 위상이 서로 다르고,
    상기 n 및 상기 m은 서로 다른 양의 정수인,
    표시 장치.
  7. 제6 항에 있어서,
    상기 로직 레벨 변경 횟수가 상기 n 회일 때의 상기 센싱 신호의 레벨 유지 기간과 상기 로직 레벨 변경 횟수가 상기 m 회일 때의 상기 센싱 신호의 레벨 유지 기간은, 상기 수평 기간을 기준으로 길이가 서로 동일하되 위상이 서로 다른,
    표시 장치.
  8. 제1 항에 있어서,
    상기 로직 레벨 변경 횟수가 n 회일 때의 상기 데이터 전압들의 출력 기간과 상기 로직 레벨 변경 횟수가 m 회일 때의 상기 데이터 전압들의 출력 기간은, 상기 수평 기간을 기준으로 길이가 서로 다르고,
    상기 n 및 상기 m은 서로 다른 양의 정수인,
    표시 장치.
  9. 제8 항에 있어서,
    상기 로직 레벨 변경 횟수가 상기 n 회일 때의 상기 센싱 신호의 레벨 유지 기간과 상기 로직 레벨 변경 횟수가 상기 m 회일 때의 상기 센싱 신호의 레벨 유지 기간은, 상기 수평 기간을 기준으로 길이가 서로 다른,
    표시 장치.
  10. 제2 항에 있어서,
    상기 수직 동기 신호는 제3 로직 레벨 또는 제4 로직 레벨을 갖고,
    상기 수평 동기 신호가 상기 제1 로직 레벨이고 상기 수직 동기 신호가 상기 제4 로직 레벨일 때를 기준으로 프레임 기간이 변경되는,
    표시 장치.
  11. 데이터 구동부가, 수평 기간 중 제1 시점에 화소들 중 적어도 일부에 대한 데이터 전압들의 출력을 시작하고, 상기 수평 기간 중 제2 시점에 상기 데이터 전압들의 출력을 종료하는 단계; 및
    센서 구동부가, 상기 수평 기간 중 상기 제1 시점 및 상기 제2 시점과 다른 제3 시점에, 센서들 중 적어도 일부에 대한 센싱 신호의 로직 레벨을 변경하는 단계를 포함하고,
    상기 제1 시점, 상기 제2 시점, 및 상기 제3 시점 중 적어도 하나는, 수평 동기 신호가 특정 로직 레벨로 유지되는 동안 수직 동기 신호의 로직 레벨 변경 횟수에 따라 달라지는,
    표시 장치의 구동 방법.
  12. 제11 항에 있어서,
    상기 수평 기간은, 상기 수평 동기 신호가 제1 로직 레벨로부터 제2 로직 레벨로 변경된 시점부터, 상기 수평 동기 신호가 상기 제1 로직 레벨로부터 상기 제2 로직 레벨로 변경된 다음 시점까지이고,
    상기 수평 동기 신호의 상기 특정 로직 레벨은 상기 제2 로직 레벨인,
    표시 장치의 구동 방법.
  13. 제12 항에 있어서,
    상기 수평 기간 내에서, 상기 수평 동기 신호가 상기 제2 로직 레벨로 유지되는 동안, 상기 수직 동기 신호는 제3 로직 레벨로부터 제4 로직 레벨로 적어도 1 회 변경되고,
    상기 수평 기간 내에서, 상기 수직 동기 신호가 상기 제4 로직 레벨로 유지된 기간은 상기 수평 동기 신호가 상기 제2 로직 레벨로 유지된 기간보다 짧은,
    표시 장치의 구동 방법.
  14. 제13 항에 있어서,
    상기 수평 기간 내에서, 상기 수평 동기 신호가 상기 제1 로직 레벨로 유지되는 동안, 상기 수직 동기 신호는 상기 제3 로직 레벨로 유지되는,
    표시 장치의 구동 방법.
  15. 제13 항에 있어서,
    상기 수평 기간 중 제4 시점부터 제5 시점까지, 상기 화소들 중 적어도 일부에 대한 턴-온 레벨의 주사 신호를 출력하는 단계를 더 포함하고,
    상기 제2 시점부터 상기 제5 시점까지, 상기 센싱 신호의 로직 레벨은 유지되는,
    표시 장치의 구동 방법.
  16. 제11 항에 있어서,
    상기 로직 레벨 변경 횟수가 n 회일 때의 상기 데이터 전압들의 출력 기간과 상기 로직 레벨 변경 횟수가 m 회일 때의 상기 데이터 전압들의 출력 기간은, 상기 수평 기간을 기준으로 길이가 서로 동일하되 위상이 서로 다르고,
    상기 n 및 상기 m은 서로 다른 양의 정수인,
    표시 장치의 구동 방법.
  17. 제16 항에 있어서,
    상기 로직 레벨 변경 횟수가 상기 n 회일 때의 상기 센싱 신호의 레벨 유지 기간과 상기 로직 레벨 변경 횟수가 상기 m 회일 때의 상기 센싱 신호의 레벨 유지 기간은, 상기 수평 기간을 기준으로 길이가 서로 동일하되 위상이 서로 다른,
    표시 장치의 구동 방법.
  18. 제11 항에 있어서,
    상기 로직 레벨 변경 횟수가 n 회일 때의 상기 데이터 전압들의 출력 기간과 상기 로직 레벨 변경 횟수가 m 회일 때의 상기 데이터 전압들의 출력 기간은, 상기 수평 기간을 기준으로 길이가 서로 다르고,
    상기 n 및 상기 m은 서로 다른 양의 정수인,
    표시 장치의 구동 방법.
  19. 제18 항에 있어서,
    상기 로직 레벨 변경 횟수가 상기 n 회일 때의 상기 센싱 신호의 레벨 유지 기간과 상기 로직 레벨 변경 횟수가 상기 m 회일 때의 상기 센싱 신호의 레벨 유지 기간은, 상기 수평 기간을 기준으로 길이가 서로 다른,
    표시 장치의 구동 방법.
  20. 제12 항에 있어서,
    상기 수직 동기 신호는 제3 로직 레벨 또는 제4 로직 레벨을 갖고,
    상기 수평 동기 신호가 상기 제1 로직 레벨이고 상기 수직 동기 신호가 상기 제4 로직 레벨일 때를 기준으로 프레임 기간이 변경되는,
    표시 장치의 구동 방법.
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