KR20220164118A - SiC trench gate MOSFET with a floating shield displaced from thick trench bottom and method of fabricating the same - Google Patents

SiC trench gate MOSFET with a floating shield displaced from thick trench bottom and method of fabricating the same Download PDF

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Abstract

The present invention relates to a power semiconductor. A silicon carbide trench gate transistor includes: a first conductive substrate; a first conductive epilayer grown on the first conductive substrate; a second conductive well formed in an upper part of the first conductive epilayer; a trench gate extended to the first conductive epilayer through the second conductive well; a gate insulation film insulating the trench gate from the second conductive well and the first conductive epilayer, and comprising a side insulation film formed on the trench gate and a floor insulation film formed in a lower part of the trench gate to be thicker than the side insulation film; and a second conductive floating shield spaced apart from the gate insulation film to be formed in the first conductive epilayer. Therefore, the present invention is capable of improving the breakdown voltage characteristic of a trench gate transistor.

Description

두꺼운 트렌치 바닥에서 이격된 플로팅 쉴드를 갖는 실리콘카바이드 트렌치 게이트 트랜지스터 및 그 제조 방법{SiC trench gate MOSFET with a floating shield displaced from thick trench bottom and method of fabricating the same}SiC trench gate MOSFET with a floating shield displaced from thick trench bottom and method of fabricating the same}

본 발명은 전력 반도체에 관한 것이다. The present invention relates to power semiconductors.

본 발명은 2021년도 산업통상자원부 및 산업기술평가관리원(KEIT) 연구비 지원에 의한 연구의 결과물이다.(과제고유번호: 20003935)The present invention is the result of research funded by the Ministry of Trade, Industry and Energy and the Industrial Technology Evaluation and Management Institute (KEIT) in 2021. (Task identification number: 20003935)

실리콘카바이드(SiC) 트렌치 게이트 MOSFET의 항복전압 특성을 향상 또는 개선하기 위해서는, 공핍층의 면적을 최대한 확보하면서 동시에 전계(Electrical Field)가 집중되지 않도록 분산시키야 한다. 그러나 트렌치 게이트의 코너에 필연적으로 전계가 집중되는 현상은, 다양한 구조가 제안되었음에도 불구하고 크게 개선되고 있지 않다. 트렌치 게이트 코너에 집중되는 전계는 트렌치 게이트 코너 부근의 절연막을 파괴하여 소자의 항복전압 성능을 저하시키는 주요 원인 중 하나이다.In order to improve or improve the breakdown voltage characteristics of a silicon carbide (SiC) trench gate MOSFET, it is necessary to secure the area of the depletion layer as much as possible while at the same time dispersing the electrical field so that it is not concentrated. However, the phenomenon in which the electric field is inevitably concentrated at the corner of the trench gate has not been greatly improved despite various structures being proposed. The electric field concentrated at the corner of the trench gate destroys the insulating film near the corner of the trench gate and is one of the main causes of lowering the breakdown voltage performance of the device.

이를 보완하기 위한 다양한 기술 중 하나로서, 트렌치 게이트 하부에 PN 접합을 형성하는 P-shielding 기술이 제안되었다. P-shielding 기술은 트렌치 게이트 코너에 집중되는 전계를 상당 부분 완화해 준다. 그러나 SiC 소자의 경우 트렌치 게이트 하부에 P-shielding을 위한 접합 형성이 매우 어렵다. 또한 P-shield가 트렌치 게이트와 접하게 형성되므로, P-shield를 충분히 두껍게 형성하지 못한다. 이로 인해, P-shield가 있음에도 불구하고, 트렌치 게이트 절연막에 지속적인 손상이 가해지게 되어 소자의 성능이 저하될 수 있다. 한편, P-shielding는 이온 주입(Implant) 공정에 의해 형성되는데, 이를 위해서는 Gate 폭에 제한이 있을 수 밖에 없다. 또한 P-shielding 농도를 진하게 형성하는 데에는 한계점이 존재하게 된다.As one of various technologies to compensate for this problem, a P-shielding technology for forming a PN junction under the trench gate has been proposed. P-shielding technology significantly alleviates the electric field concentrated at the corner of the trench gate. However, in the case of a SiC device, it is very difficult to form a junction for P-shielding under the trench gate. Also, since the P-shield is formed in contact with the trench gate, the P-shield cannot be formed thick enough. As a result, despite the presence of the P-shield, continuous damage is applied to the trench gate insulating film, and thus the performance of the device may be degraded. On the other hand, P-shielding is formed by an ion implantation process, but for this, there is inevitably a limit on the gate width. In addition, there is a limit to forming a thick P-shielding concentration.

본 발명은 트렌치 게이트 트랜지스터의 항복 전압 특성을 개선하고자 한다. The present invention seeks to improve breakdown voltage characteristics of trench gate transistors.

본 발명의 일측면에 따른 실시예는 실리콘카바이드 트렌치 게이트 트랜지스터를 제공한다. 실리콘카바이드 트렌치 게이트 트랜지스터는, 제1 도전형 기판, 상기 제1 도전형 기판상에서 성장된 제1 도전형 에피층, 상기 제1 도전형 에피층의 상부에 형성된 제2 도전형 웰, 상기 제2 도전형 웰을 관통하여 상기 제1 도전형 에피층까지 연장된 트렌치 게이트, 상기 트렌치 게이트를 상기 제2 도전형 웰 및 상기 제1 도전형 에피층으로부터 절연시키며, 상기 트렌치 게이트에 형성된 측면 절연막 및 상기 트렌치 게이트의 하부에 상기 측면 절연막보다 두껍게 형성된 바닥 절연막으로 구성된 게이트 절연막 및 상기 게이트 절연막으로부터 이격되어 상기 제1 도전형 에피층 내에 형성된 제2 도전형 플로팅 쉴드를 포함할 수 있다.Embodiments according to one aspect of the present invention provide a silicon carbide trench gate transistor. A silicon carbide trench gate transistor includes a first conductivity type substrate, a first conductivity type epitaxial layer grown on the first conductivity type substrate, a second conductivity type well formed on the first conductivity type epitaxial layer, and the second conductivity type epitaxial layer. a trench gate extending through the type well to the first conductive epitaxial layer, insulating the trench gate from the second conductive well and the first conductive epitaxial layer, and forming a side insulating film formed on the trench gate and the trench; It may include a gate insulating layer formed of a bottom insulating layer thicker than the side insulating layer under the gate and a second conductive floating shield formed in the first conductive epitaxial layer and spaced apart from the gate insulating layer.

일 실시예로, 상기 제2 도전형 플로팅 쉴드의 폭은 상기 바닥 절연막의 폭보다 작을 수 있다. In one embodiment, a width of the second conductive type floating shield may be smaller than a width of the bottom insulating layer.

일 실시예로, 상기 제2 도전형 플로팅 쉴드의 두께는 상기 제1 도전형 에피층의 두께의 1/10 내지 1/15일 수 있다.In one embodiment, the thickness of the second conductivity-type floating shield may be 1/10 to 1/15 of the thickness of the first conductivity-type epitaxial layer.

일 실시예로, 상기 바닥 절연막의 두께는, 상기 측면 절연막의 두께의 1.6배 내지 6.6배일 수 있다. In one embodiment, the thickness of the bottom insulating film may be 1.6 to 6.6 times the thickness of the side insulating film.

일 실시예로, 상기 바닥 절연막은, 적층된 복수의 절연막을 포함할 수 있다. In one embodiment, the bottom insulating layer may include a plurality of stacked insulating layers.

본 발명의 다른 측면에 따르면, 실리콘카바이드 트렌치 게이트 트랜지스터의 제조 방법이 제공된다. 실리콘카바이드 트렌치 게이트 트랜지스터의 제조 방법은, 제1 도전형 기판의 상부에 제1 두께로 제1 도전형 에피층을 성장시키는 단계, 상기 제1 두께로 성장된 상기 제1 도전형 에피층의 상면으로부터 내부로 연장된 제2 도전형 플로팅 쉴드를 형성하는 단계, 상기 제1 도전형 에피층을 제2 두께로 재성장시키는 단계, 상기 제2 두께로 성장된 상기 제1 도전형 에피층의 상부에 제2 도전형 웰을 형성하는 단계, 상기 제2 도전형 웰을 관통하여 상기 제1 도전형 에피층까지 연장된 트렌치를 형성하는 단계, 상기 트렌치의 바닥 및 측벽에 게이트 절연막을 형성하는 단계-여기서, 상기 트렌치의 바닥에 형성되는 바닥 절연막의 두께는 상기 트렌치의 측벽에 형성되는 측면 절연막의 두께보다 두꺼움, 및 상기 게이트 절연막에 의해 정의된 공간에 트렌치 게이트를 형성하는 단계를 포함할 수 있다.According to another aspect of the present invention, a method of manufacturing a silicon carbide trench gate transistor is provided. A method of manufacturing a silicon carbide trench gate transistor includes growing a first conductivity type epitaxial layer to a first thickness on top of a first conductivity type substrate, from the upper surface of the first conductivity type epitaxial layer grown to the first thickness. Forming a second conductivity-type floating shield extending inwardly, re-growing the first conductivity-type epitaxial layer to a second thickness, and forming a second conductive epitaxial layer on top of the first conductivity-type epitaxial layer grown to the second thickness. Forming a conductive well, forming a trench extending through the second conductive well to the first conductive epitaxial layer, forming a gate insulating film on a bottom and sidewall of the trench - wherein the The thickness of the bottom insulating layer formed at the bottom of the trench may be greater than that of the side insulating layer formed on the sidewall of the trench, and forming a trench gate in a space defined by the gate insulating layer.

일 실시예로, 상기 제1 두께로 성장된 상기 제1 도전형 에피층의 상면으로부터 내부로 연장된 제2 도전형 플로팅 쉴드를 형성하는 단계는, 폭은 상기 트렌치 게이트의 저면의 폭보다 작으며, 두께는 상기 제1 도전형 에피층의 두께의 1/10 내지 1/15가 되도록 상기 제2 도전형 플로팅 쉴드를 형성하는 단계일 수 있다.In one embodiment, in the step of forming the second conductivity-type floating shield extending inwardly from the top surface of the first conductivity-type epitaxial layer grown to the first thickness, the width is smaller than that of the bottom surface of the trench gate, , may be the step of forming the second conductivity type floating shield such that the thickness is 1/10 to 1/15 of the thickness of the first conductivity type epitaxial layer.

일 실시예로, 상기 제2 도전형 플로팅 쉴드는 이온 주입에 의해 형성되며, 상기 제2 도전형 웰과 동시에 확산되어 상기 제1 도전형 에피층과 PN 접합될 수 있다.In one embodiment, the second conductivity-type floating shield may be formed by ion implantation, diffused simultaneously with the second conductivity-type well, and may be PN-junctioned with the first conductivity-type epitaxial layer.

일 실시예로, 상기 바닥 절연막의 두께는, 상기 측면 절연막의 두께의 1.6배 내지 6.6배일 수 있다.In one embodiment, the thickness of the bottom insulating film may be 1.6 to 6.6 times the thickness of the side insulating film.

일 실시예로, 상기 트렌치의 바닥 및 측벽에 게이트 절연막을 형성하는 단계에서, 상기 측면 절연막은 상기 바닥 절연막을 형성한 후 형성되며, 상기 상기 바닥 절연막은 산화 실리콘의 유전율과 같거나 큰 유전율을 가진 소재로 형성되며, 상기 측면 절연막은 고온 열처리로 형성된 열산화 실리콘일 수 있다.In one embodiment, in the step of forming a gate insulating layer on the bottom and sidewalls of the trench, the side insulating layer is formed after forming the bottom insulating layer, and the bottom insulating layer has a dielectric constant equal to or greater than that of silicon oxide. It is formed of a material, and the side insulating film may be thermally oxidized silicon formed by high-temperature heat treatment.

일 실시예로, 상기 트렌치의 바닥 및 측벽에 게이트 절연막을 형성하는 단계에서, 상기 측면 절연막은 상기 바닥 절연막을 형성한 후 형성되며, 상기 상기 바닥 절연막은 액상의 유전 물질을 스핀 코팅하여 형성되며, 상기 측면 절연막은 고온 열처리로 형성된 열산화 실리콘일 수 있다.In one embodiment, in the step of forming the gate insulating film on the bottom and sidewalls of the trench, the side insulating film is formed after forming the bottom insulating film, and the bottom insulating film is formed by spin-coating a liquid dielectric material; The side insulating layer may be thermally oxidized silicon formed by high-temperature heat treatment.

본 발명의 실시예에 따르면, 트렌치 게이트 트랜지스터의 항복 전압 특성이 개선될 수 있다.According to an embodiment of the present invention, breakdown voltage characteristics of trench gate transistors may be improved.

이하에서, 본 발명은 첨부된 도면에 도시된 실시예를 참조하여 설명된다. 이해를 돕기 위해, 첨부된 전체 도면에 걸쳐, 동일한 구성 요소에는 동일한 도면 부호가 할당되었다. 첨부된 도면에 도시된 구성은 본 발명을 설명하기 위해 예시적으로 구현된 실시예에 불과하며, 본 발명의 범위를 이에 한정하기 위한 것은 아니다. 특히, 첨부된 도면들은, 발명의 이해를 돕기 위해서, 일부 구성 요소를 다소 과장하여 표현하고 있다. 도면은 발명을 이해하기 위한 수단이므로, 도면에 표현된 구성 요소의 폭이나 두께 등은 실제 구현시 달라질 수 있음을 이해하여야 한다. 한편, 발명의 상세한 설명 전체에 걸쳐서 동일한 구성 요소는 동일한 도면 부호를 참조하여 설명된다.
도 1은 두꺼운 트렌치 바닥에서 이격된 제2 도전형 플로팅 쉴드가 형성된 SiC 소자의 단면을 도시한 단면도이다.
도 2는 도 1에 도시된 SiC 소자에서 두꺼운 트렌치 바닥의 두께에 따른 전계를 예시적으로 나타낸 도면이다.
도 3은 도 2에 도시된 전계를 각각 수직 및 수평 방향으로 측정한 측정 그래프이다.
도 4 내지 도 5는 도 1에 도시된 SiC 소자에서 두꺼운 트렌치 바닥의 두께에 따른 전기적 특성을 예시적으로 나타낸 그래프이다.
도 6 내지 도 9는 도 1에 도시된 SiC 소자를 제조하는 과정을 나타낸 단면도이다.
도 10 내지 도 12는 도 1에 도시된 SiC 소자의 구조를 공지의 SiC 소자에 적용했을 경우를 설명하기 위한 도면이다.Hereinafter, the present invention will be described with reference to embodiments shown in the accompanying drawings. For ease of understanding, like reference numerals have been assigned to like elements throughout the accompanying drawings. The configurations shown in the accompanying drawings are only exemplary implementations to explain the present invention, and are not intended to limit the scope of the present invention thereto. In particular, in the accompanying drawings, in order to help understanding of the invention, some components are somewhat exaggerated. Since the drawings are means for understanding the invention, it should be understood that the width or thickness of components represented in the drawings may vary in actual implementation. Meanwhile, like components are described with reference to like reference numerals throughout the detailed description of the invention.
1 is a cross-sectional view illustrating a cross section of a SiC device in which a second conductivity type floating shield spaced apart from a thick trench bottom is formed.
FIG. 2 exemplarily illustrates an electric field according to a thickness of a thick trench bottom in the SiC device shown in FIG. 1 .
FIG. 3 is a measurement graph obtained by measuring the electric field shown in FIG. 2 in vertical and horizontal directions, respectively.
4 and 5 are graphs showing electrical characteristics according to the thickness of the thick trench bottom in the SiC device shown in FIG. 1 by way of example.
6 to 9 are cross-sectional views illustrating a process of manufacturing the SiC device shown in FIG. 1 .
10 to 12 are diagrams for explaining a case in which the structure of the SiC device shown in FIG. 1 is applied to a known SiC device.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 이를 상세한 설명을 통해 상세히 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.Since the present invention can have various changes and various embodiments, specific embodiments are illustrated in the drawings and will be described in detail through detailed description. However, this is not intended to limit the present invention to specific embodiments, and should be understood to include all modifications, equivalents, and substitutes included in the spirit and scope of the present invention.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.Terms such as first and second may be used to describe various components, but the components should not be limited by the terms. These terms are only used for the purpose of distinguishing one component from another.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.Terms used in this application are only used to describe specific embodiments, and are not intended to limit the present invention. Singular expressions include plural expressions unless the context clearly dictates otherwise. In this application, the terms "include" or "have" are intended to designate that there is a feature, number, step, operation, component, part, or combination thereof described in the specification, but one or more other features It should be understood that the presence or addition of numbers, steps, operations, components, parts, or combinations thereof is not precluded.

층, 영역 또는 기판과 같은 요소가 다른 요소 "위(on)"에 존재하는 것으로 또는 "위로(onto)" 확장되는 것으로 기술되는 경우, 그 요소는 다른 요소의 직접 위에 있거나 직접 위로 확장될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소 "바로 위(directly on)"에 있거나 "바로 위로(directly onto)" 확장된다고 언급되는 경우, 다른 중간 요소들은 존재하지 않는다. 또한, 하나의 요소가 다른 요소에 "연결(connected)"되거나 "결합(coupled)"된다고 기술되는 경우, 그 요소는 다른 요소에 직접 연결되거나 직접 결합될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소에 "직접 연결(directly connected)"되거나 "직접 결합(directly coupled)"된다고 기술되는 경우에는 다른 중간 요소가 존재하지 않는다.When an element, such as a layer, region, or substrate, is described as being “on” or extending “onto” another element, that element may be directly on or extend directly onto the other element; , or intermediate intervening elements may exist. On the other hand, when an element is said to be "directly on" or extends "directly onto" another element, there are no other intermediate elements present. Also, when an element is described as being “connected” or “coupled” to another element, the element may be directly connected or directly coupled to the other element, or intervening elements may exist. there is. On the other hand, when an element is described as being “directly connected” or “directly coupled” to another element, there are no other intermediate elements present.

"아래의(below)" 또는 "위의(above)" 또는 "상부의(upper)" 또는 "하부의(lower)" 또는 "수평의(horizontal)" 또는 "측면의(lateral)" 또는 "수직의(vertical)"와 같은 상대적인 용어들은 여기에서 도면에 도시된 바와 같이 하나의 요소, 층 또는 영역의 다른 요소, 층 또는 영역에 대한 관계를 기술하는데 사용될 수 있다. 이들 용어들은 도면에 묘사된 방향(orientation)에 부가하여 장치의 다른 방향을 포괄하기 위한 의도를 갖는 것으로 이해되어야 한다.“below” or “above” or “upper” or “lower” or “horizontal” or “lateral” or “vertical” Relative terms such as "vertical" may be used herein to describe the relationship of one element, layer or region to another element, layer or region as shown in the figures. It should be understood that these terms are intended to encompass other orientations of the device in addition to the orientation depicted in the figures.

이하, 본 발명의 실시예에 대해 관련 도면들을 참조하여 상세히 설명하기로 한다. Hereinafter, embodiments of the present invention will be described in detail with reference to related drawings.

도 1은 두꺼운 트렌치 바닥에서 이격된 제2 도전형 플로팅 쉴드가 형성된 SiC 소자의 단면을 도시한 단면도이다.1 is a cross-sectional view illustrating a cross section of a SiC device in which a second conductivity type floating shield spaced apart from a thick trench bottom is formed.

도 1을 참조하면, SiC 소자는 제1 도전형 SiC 기판(100), 제1 도전형 에피층(110), 제2 도전형 플로팅 쉴드(120), 트렌치 게이트(130), 제2 도전형 웰 영역(140), 제2 도전형 소스 영역(150), 제1 도전형 소스 영역(160), 소스 메탈(170), 및 드레인 메탈(180)을 포함한다. 여기서, 제1 도전형은 N형 불순물로 도핑되며, 제2 도전형은 P형 불순물로 도핑될 수 있으나, 그 반대로 도핑될 수도 있음은 물론이다.Referring to FIG. 1 , the SiC device includes a first conductivity type SiC substrate 100, a first conductivity type epitaxial layer 110, a second conductivity type floating shield 120, a trench gate 130, and a second conductivity type well. A region 140 , a second conductivity type source region 150 , a first conductivity type source region 160 , a source metal 170 , and a drain metal 180 are included. Here, the first conductivity type may be doped with an N-type impurity, and the second conductivity type may be doped with a P-type impurity, but may also be doped conversely.

제1 도전형 에피층(110)은 전하가 이동하는 드리프트 영역으로, 제1 도전형 불순물로 도핑된 SiC를 제1 도전형 기판(100)의 상면으로부터 에피텍셜 성장하여 형성된다. The first conductivity-type epitaxial layer 110 is a drift region in which charges move, and is formed by epitaxially growing SiC doped with first conductivity-type impurities from the upper surface of the first conductivity-type substrate 100 .

제2 도전형 플로팅 쉴드(120)는 제1 도전형 에피층(110)에 위치하며, 트렌치 게이트(130)의 하부로부터 거리 g만큼 이격되어 형성된다. 예를 들어, 제2 도전형 플로팅 쉴드(120)는 P+ 도전형일 수 있다. 제2 도전형 플로팅 쉴드(120)의 폭은 트렌치 게이트(130)의 저면의 폭과 실질적으로 같거나 작을 수 있다. 한편, 제2 도전형 플로팅 쉴드(120)의 두께는 제1 도전형 에피층(110)의 1/10 내지 1/15일 수 있다. The second conductivity-type floating shield 120 is located on the first conductivity-type epitaxial layer 110 and is spaced apart from the lower portion of the trench gate 130 by a distance g. For example, the second conductivity type floating shield 120 may be a P+ conductivity type. The width of the second conductive type floating shield 120 may be substantially equal to or smaller than the width of the bottom surface of the trench gate 130 . Meanwhile, the thickness of the second conductive type floating shield 120 may be 1/10 to 1/15 of that of the first conductive type epitaxial layer 110 .

제2 도전형 플로팅 쉴드(120)는 플로팅되어 있어서, 소자의 온/오프와 상관 없이 일정한 공핍 영역(125)을 형성한다. 공핍 영역(125)은 제2 도전형 플로팅 쉴드(120)의 내부까지 확장될 수 있다. 제2 도전형 플로팅 쉴드(120)를 도핑하는 제2 도전형 불순물의 도즈를 조절하면, 제2 도전형 플로팅 쉴드(120)의 내부 영역의 일부는 결핍되지 않을 수 있다. 소자 온 상태에서, 제2 도전형 플로팅 쉴드(120) 주변의 공핍 영역(125)이 전류 흐름을 방해하지 않도록 하기 위해, 제2 도전형 플로팅 쉴드(120)의 폭은 트렌치 게이트(130)의 저면의 폭보다 작게 형성되며, 제2 도전형 플로팅 쉴드(120)의 도핑 농도가 결정될 수 있다.The second conductivity-type floating shield 120 is floating, so that a constant depletion region 125 is formed regardless of whether the device is turned on or off. The depletion region 125 may extend to the inside of the second conductive type floating shield 120 . If the dose of the second conductivity type impurities doping the second conductivity type floating shield 120 is adjusted, a portion of the inner region of the second conductivity type floating shield 120 may not be deficient. In order to prevent the depletion region 125 around the second conductivity type floating shield 120 from interfering with current flow in the device-on state, the width of the second conductivity type floating shield 120 is set to the bottom surface of the trench gate 130. It is formed smaller than the width of , and the doping concentration of the second conductivity type floating shield 120 may be determined.

트렌치 게이트(130)는 게이트 절연막(135, 136)에 의해 소자의 다른 영역들로부터 절연된다. 트렌치 게이트(130)는 소자의 상면으로부터 제2 도전형 베이스(140)를 관통하여 제1 도전형 에피층(110)까지 연장되게 형성되며, 내부는 금속 또는 폴리 실리콘 등으로 충진된다. The trench gate 130 is insulated from other regions of the device by gate insulating films 135 and 136 . The trench gate 130 is formed to extend from the upper surface of the device through the second conductive base 140 to the first conductive epitaxial layer 110, and is filled with metal or polysilicon.

트렌치 게이트(130)를 정의하는 게이트 절연막(135, 136)은, 두꺼운 바닥 절연막(135) 및 측면 절연막(136)을 포함한다. 두꺼운 바닥 절연막(135) 및 측면 절연막(136)은, 전기 절연성이 우수하고 비유전율이 높은 물질, 예를 들어, 산화 실리콘, 산화 스트론튬, 질화 실리콘, 산화 알루미늄, 산화 마그네슘, 산화 하프늄, 산화 지르코늄, 산화 비스무트 등으로 형성될 수 있다. 두꺼운 바닥 절연막(135)의 두께 tb는, 측면 절연막(136)의 두께 ts보다 상대적으로 크다. 예를 들어, 1.6ts < tb < 6.6ts일 수 있다. The gate insulating layers 135 and 136 defining the trench gate 130 include a thick bottom insulating layer 135 and a side insulating layer 136 . The thick bottom insulating film 135 and the side insulating film 136 are made of a material having excellent electrical insulation properties and a high dielectric constant, for example, silicon oxide, strontium oxide, silicon nitride, aluminum oxide, magnesium oxide, hafnium oxide, zirconium oxide, It may be formed of bismuth oxide or the like. The thickness t b of the thick bottom insulating film 135 is relatively greater than the thickness t s of the side insulating film 136 . For example, 1.6t s < t b < 6.6t s .

제2 도전형 웰 영역(140)은 상면으로부터 제1 도전형 에피층(110)의 내부를 향해 연장된다. 제2 도전형 웰 영역(140)은 제1 도전형 에피층(110)의 상면에 제2 도전형 불순물을 이온 주입하여 형성될 수 있다. 제2 도전형 웰 영역(140)에는, 오믹 컨택을 위한 제2 도전형 소스 영역(150) 및 제1 도전형 채널로 동작하는 제1 도전형 소스 영역(160)이 형성된다. 제2 도전형 웰 영역(140)은 P로 도핑되고, 제2 도전형 소스 영역(150)은 P+로 도핑되며, 제1 도전형 소스 영역(160)은 N+로 도핑된다.The second conductivity type well region 140 extends from the upper surface toward the inside of the first conductivity type epitaxial layer 110 . The second conductivity type well region 140 may be formed by ion-implanting second conductivity type impurities into the upper surface of the first conductivity type epitaxial layer 110 . In the second conductivity type well region 140, a second conductivity type source region 150 for an ohmic contact and a first conductivity type source region 160 operating as a first conductivity type channel are formed. The second conductivity type well region 140 is doped with P, the second conductivity type source region 150 is doped with P+, and the first conductivity type source region 160 is doped with N+.

소스 메탈(170)은 제2 도전형 웰 영역(140)의 상부에 금속 또는 금속 합금으로 형성되며, 드레인 메탈(180)은 기판(100)의 하면에 금속 또는 금속 합금으로 형성된다.The source metal 170 is formed of a metal or metal alloy on the upper portion of the second conductivity type well region 140 , and the drain metal 180 is formed of a metal or metal alloy on the lower surface of the substrate 100 .

상술한 SiC 소자의 오프 상태에서, 제1 도전형 Epi층(110)과 제2 도전형 웰 영역(140) 간 PN 접합에 의한 공핍 영역이 생성되어 채널이 차단된다. 이 때, 제2 도전형 플로팅 쉴드(120)와 트렌치 게이트(130)의 저면 사이의 영역으로 인해 게이트 절연막(135)에 걸리는 전계가 감소하게 된다. 즉, 게이트 절연막의 바닥 모서리에 집중되는 가장 강한 전계는 분산되어, 상대적으로 약한 전계가 게이트 절연막의 바닥 모서리와 제2 도전형 플로팅 쉴드(120)에 걸리게 된다. 전계 분산에 의해, SiC 소자의 항복 전압은 증가할 수 있다. 한편, 상술한 SiC 소자의 온 상태에서, 트렌치 게이트(130)의 측면에 채널이 형성되어 제1 도전형 소스 영역(160)-측면 채널- 제1 도전형 에피층(110)-드레인(180)으로 전류가 흐르게 된다.In the off state of the SiC device described above, a depletion region is created by a PN junction between the first conductivity type Epi layer 110 and the second conductivity type well region 140, and the channel is blocked. At this time, the electric field applied to the gate insulating film 135 is reduced due to the region between the second conductive type floating shield 120 and the bottom surface of the trench gate 130 . That is, the strongest electric field concentrated on the bottom edge of the gate insulating film is dispersed, and a relatively weak electric field is applied to the bottom edge of the gate insulating film and the second conductive type floating shield 120 . Due to the electric field dispersion, the breakdown voltage of the SiC device may increase. Meanwhile, in the on-state of the above-described SiC device, a channel is formed on the side surface of the trench gate 130 to form the first conductivity type source region 160 - side channel - first conductivity type epitaxial layer 110 - drain 180 current flows through

도 2는, 도 1에 도시된 SiC 소자에서 바닥 절연막의 두께에 따른 전계를 예시적으로 나타낸 도면이며, 도 3은, 도 2에 도시된 전계를 각각 수직 및 수평 방향으로 측정한 측정 그래프이다. FIG. 2 is a diagram showing the electric field according to the thickness of the bottom insulating film in the SiC device shown in FIG. 1 by way of example, and FIG. 3 is a measurement graph obtained by measuring the electric field shown in FIG. 2 in vertical and horizontal directions, respectively.

도 2 및 도 3을 함께 참조하면, (a)는 두꺼운 바닥 절연막(135)의 두께 tb가 약 0.06 ㎛인 제1 SiC 소자에서 측정된 전계를 나타내고, (b)는 두께 tb가 약 0.1 ㎛인 제2 SiC 소자에서 측정된 전계를 나타내고, (c)는 두께 tb가 약 0.2 ㎛인 제3 SiC 소자에서 측정된 전계를 나타내며, (d)는 두께 tb가 약 0.4 ㎛인 제4 SiC 소자에서 측정된 전계를 나타낸다. 제1 내지 제4 SiC 소자에서, 측면 절연막(136)의 두께 ts는 약 0.06 ㎛으로 실질적으로 동일하게 형성된다. 제2 도전형 플로팅 쉴드(120)와 트렌치 게이트(130) 사이의 전계는, 제1 내지 제4 SiC 소자 모두에서 실질적으로 유사하게 형성됨을 알 수 있다. 한편, 두께 tb가 증가할수록, 바닥 절연막(135)의 모서리 부근의 전계는 상대적으로 높아지며, 특히, 제4 SiC 소자의 경우, 바닥 절연막(135)의 모서리 부근의 전계가 바닥 절연막(135)의 나머지 영역보다 낮아지는 것을 확인할 수 있다. Referring to FIGS. 2 and 3 together, (a) shows the electric field measured in the first SiC device where the thickness t b of the thick bottom insulating film 135 is about 0.06 μm, and (b) shows the electric field measured when the thickness t b is about 0.1 μm. ㎛, (c) shows the electric field measured on the third SiC device having a thickness t b of about 0.2 μm, and (d) shows the electric field measured on the fourth SiC device having a thickness t b of about 0.4 μm. Indicates the electric field measured in the SiC device. In the first to fourth SiC devices, the thickness t s of the side insulating film 136 is substantially the same as about 0.06 μm. It can be seen that the electric field between the second conductive type floating shield 120 and the trench gate 130 is substantially similarly formed in all of the first to fourth SiC devices. On the other hand, as the thickness t b increases, the electric field near the corner of the bottom insulating film 135 becomes relatively high. In particular, in the case of the fourth SiC device, the electric field near the corner of the bottom insulating film 135 is It can be seen that it is lower than the rest of the area.

두께 tb의 증가에 따른 전계 분산 효과를 확인하기 위해서, 도 3을 참조하면, (a)는 수평 방향 전계(X-cut, 도 1 참조)를 나타내는 그래프이며, (b)는 수직 방향 전계(Y-cut, 도 1 참조)를 나타내는 그래프이다. 제1 내지 제4 SiC 소자에서, 대체적으로 유사한 형태의 수평 방향 전계가 형성된다. 그러나, 수평 방향 전계를 보면, 두께 tb가 증가할수록, 바닥 절연막(135)과 제2 도전형 플로팅 쉴드(120) 사이에 형성된 전계의 최대치가 감소한다. 제1 SiC 소자에서 측정된 최대치는 약 5.6e+6 MV/cm이고, 제2 SiC 소자에서 측정된 최대치는 약 4.9e+6MV/cm이고, 제3 SiC 소자에서 측정된 최대치는 약 3.6e+6MV/cm이며, 제4 SiC 소자에서 측정된 최대치는 약 2.6e+6MV/cm이다. 즉, 바닥 절연막(135)이 두꺼울수록, 트렌치 게이트에 집중되는 전계가 완화됨을 알 수 있다. 3, (a) is a graph showing the horizontal electric field (X-cut, see FIG. 1), and ( b ) is the vertical electric field ( It is a graph showing Y-cut, see FIG. 1). In the first to fourth SiC devices, a substantially similar horizontal electric field is formed. However, looking at the electric field in the horizontal direction, as the thickness t b increases, the maximum value of the electric field formed between the bottom insulating film 135 and the second conductive type floating shield 120 decreases. The maximum measured in the first SiC device is about 5.6e+6 MV/cm, the maximum measured in the second SiC device is about 4.9e+6MV/cm, and the maximum measured in the third SiC device is about 3.6e+ 6MV/cm, and the maximum value measured in the fourth SiC device is about 2.6e+6MV/cm. That is, it can be seen that the thicker the bottom insulating layer 135 is, the more the electric field concentrated on the trench gate is alleviated.

한편, 수직 방향 전계를 보면, 두께 tb가 증가할수록, 바닥 절연막(135)과 제2 도전형 플로팅 쉴드(120)에 각각 걸리는 전계의 차이가 감소한다. (b)에서, 그래프의 좌측부터 첫 번째 피크는, 두꺼운 바닥 절연막(135)에 걸린 전계의 최대치를 나타내며, 두 번째 피크는, 제2 도전형 플로팅 쉴드(120)에 걸린 전계의 최대치를 나타낸다. 상대적으로 강한 전계는 제2 도전형 플로팅 쉴드(120)에 걸리며, 상대적으로 약한 전계는 트렌치 모서리에 걸린다는 점에서, 제1 내지 제4 소자에서의 수직 방향 전계도, 대체적으로 유사한 형태를 가진다. 하지만, 첫 번째 피크와 두 번째 피크간 차이는, 두께 tb가 증가할수록, 작아지며, 제1 SiC 소자의 경우, 두 피크간 차이가 실질적으로 없어진다. 이는, 두께 tb가 증가할수록, 전계가 고르게 분산됨을 의미한다. 따라서, 전계가 집중되어 발생하는 항복전압의 감소가 상당 부분 해결될 수 있다. Meanwhile, looking at the electric field in the vertical direction, as the thickness t b increases, the difference between the electric fields applied to the bottom insulating film 135 and the second conductive type floating shield 120, respectively, decreases. In (b), the first peak from the left of the graph represents the maximum value of the electric field applied to the thick bottom insulating film 135, and the second peak represents the maximum value of the electric field applied to the second conductive type floating shield 120. In that a relatively strong electric field is applied to the second conductive type floating shield 120 and a relatively weak electric field is applied to the edge of the trench, the electric fields in the vertical direction in the first to fourth devices have a substantially similar shape. However, the difference between the first peak and the second peak decreases as the thickness t b increases, and in the case of the first SiC device, the difference between the two peaks substantially disappears. This means that as the thickness t b increases, the electric field is evenly distributed. Therefore, the reduction in breakdown voltage caused by the concentration of the electric field can be largely solved.

도 4 내지 도 5는, 도 1에 도시된 SiC 소자에서 바닥 절연막의 두께에 따른 전기적 특성을 예시적으로 나타낸 그래프이다.4 to 5 are graphs showing electrical characteristics according to the thickness of the bottom insulating film in the SiC device shown in FIG. 1 by way of example.

도 4의 (a)를 참조하면, 두께 tb가 증가할수록 SiC 소자의 항복 전압이 증가함을 알 수 있다. 두께 tb가 약 0.06 ㎛인 제1 SiC 소자에서 측정된 항복전압은 약 1,079 V이고, 두께 tb가 약 0.1 ㎛인 제2 SiC 소자에서 측정된 항복전압은 약 1.426 V이고, 두께 tb가 약 0.2 ㎛인 제3 SiC 소자에서 측정된 항복전압은 약 1,600 V이며, 두께 tb가 약 0.4 ㎛인 제4 SiC 소자에서 측정된 항복전압은 약 1,785 V이다. Referring to (a) of FIG. 4 , it can be seen that the breakdown voltage of the SiC device increases as the thickness t b increases. The breakdown voltage measured in the first SiC device having a thickness t b of about 0.06 μm is about 1,079 V, and the breakdown voltage measured in the second SiC device having a thickness t b of about 0.1 μm is about 1.426 V, and the thickness t b is The breakdown voltage measured at the third SiC device having a thickness of about 0.2 μm is about 1,600 V, and the breakdown voltage measured at the fourth SiC device having a thickness t b of about 0.4 μm is about 1,785 V.

도 4의 (b) 및 도 5를 참조하면, 두께 tb가 증가하더라도 전류량 및 턴온 전압은 실질적으로 변화하지 않는다. 일반적으로, 소자의 구조 변화는 특정 전기적 특성을 향상시키지만 다른 전기적 특성을 열화시키는 트레이드오프를 유발한다. 그러나, 두꺼운 바닥 절연막으로부터 이격된 플로팅 쉴드는, 항복전압을 증가시키면서도 전류 흐름을 감소시키지 않으며, 턴온 전압에 변동을 초래하지 않는다.Referring to FIG. 4(b) and FIG. 5 , the amount of current and the turn-on voltage do not substantially change even when the thickness t b increases. In general, a change in the structure of a device results in a trade-off that improves certain electrical properties while degrading other electrical properties. However, the floating shield separated from the thick bottom insulating film increases the breakdown voltage without reducing the current flow and does not cause a change in the turn-on voltage.

도 6 내지 도 8은 도 1에 도시된 SiC 소자를 제조하는 과정을 나타낸 단면도이다. SiC 소자의 제2 도전형 플로팅 쉴드는, 예를 들어, SiC 에피 재성장 또는 트렌치 이온 주입 방식 등으로 형성될 수 있다. 도 6 내지 8은, SiC 에피 재성장 방식으로 제2 도전형 플로팅 쉴드를 형성하는 과정을 주로 설명하며, 트렌치 이온 주입 방식에 대해서는 해당 단계에서 간략히 언급하도록 한다.6 to 8 are cross-sectional views illustrating a process of manufacturing the SiC device shown in FIG. 1 . The second conductivity-type floating shield of the SiC device may be formed by, for example, SiC epitaxial regrowth or trench ion implantation. 6 to 8 mainly describe the process of forming the second conductivity-type floating shield by the SiC epitaxial regrowth method, and the trench ion implantation method will be briefly mentioned in a corresponding step.

도 6 내지 도 8을 함께 참조하면, (a) 단계에서, 제1 도전형(N+) 기판(100)상에 제1 도전형(N-) 에피층(110)을 제2 도전형(P+) 쉴드(120)가 형성되는 높이까지 에피택셜 성장시킨다. 제1 도전형 에피층(110)의 성장이 1차 완료되면, 마스크를 이용하여 마스크 패턴(200)을 제1 도전형 에피층(110)의 상면에 형성한다. 마스크 패턴(200)은, 예를 들어, 산화 실리콘, PR(Photo-resist), 금속으로 형성될 수 있다. 마스크 패턴(200)이 형성되면, 제2 도전형(P+) 불순물을 이온 주입(Ion implantation)하여 제2 도전형 플로팅 쉴드(120)를 소정 두께로 형성한다. 여기서, 제2 도전형 플로팅 쉴드(120)의 두께(또는 깊이)는 제1 도전형 에피층(110)의 두께의 1/10 내지 1/15일 수 있다.6 to 8 together, in step (a), the first conductivity type (N−) epitaxial layer 110 is formed on the first conductivity type (N+) substrate 100 to form a second conductivity type (P+) It is epitaxially grown to the height at which the shield 120 is formed. When the primary growth of the first conductive epitaxial layer 110 is completed, the mask pattern 200 is formed on the upper surface of the first conductive epitaxial layer 110 using a mask. The mask pattern 200 may be formed of, for example, silicon oxide, photo-resist (PR), or metal. After the mask pattern 200 is formed, the second conductivity type (P+) impurity is ion implanted to form the second conductivity type floating shield 120 to a predetermined thickness. Here, the thickness (or depth) of the second conductive type floating shield 120 may be 1/10 to 1/15 of the thickness of the first conductive type epitaxial layer 110 .

(b) 단계에서, 제2 도전형 플로팅 쉴드(120)를 소정 두께로 형성한 후, 제1 도전형 에피층(110)을 재성장(Regrowth)시킨다. 제1 도전형 에피층(110)은 설계된 항복 전압 사양에 부합하는 두께로 재성장된다.In step (b), after forming the second conductivity-type floating shield 120 to a predetermined thickness, the first conductivity-type epitaxial layer 110 is regrowth. The first conductive epitaxial layer 110 is re-grown to a thickness that meets the designed breakdown voltage specification.

(c) 단계에서, 재성장이 완료되면, 제1 도전형 에피층(110)의 상면에 제2 도전형(P) 불순물을 이온 주입하여 제2 도전형층(140')을 형성한다. 이온 주입 후, 주입된 이온을 확산(또는 활성화)하고 손상된 표면을 평탄화하기 위해 열 처리 공정이 진행된다. 열 처리에 의해 제2 도전형층(140')뿐 아니라 제2 도전형 플로팅 쉴드(120) 역시 확산되어 주변의 제1 도전형 에피층(110) 사이에 PN 접합이 형성될 수 있다.In step (c), when the regrowth is completed, second conductivity type (P) impurities are ion-implanted on the upper surface of the first conductivity type epitaxial layer 110 to form the second conductivity type layer 140'. After ion implantation, a heat treatment process is performed to diffuse (or activate) the implanted ions and planarize the damaged surface. By heat treatment, not only the second conductivity type layer 140 ′ but also the second conductivity type floating shield 120 are diffused, so that a PN junction can be formed between the first conductivity type epitaxial layers 110 around them.

(d) 단계에서, 열 처리 후 마스크를 이용하여 마스크 패턴(210)을 제2 도전형층(140')의 상면에 형성한다. 마스크 패턴(210)은, 산화 실리콘층을 제2 도전형층(140')의 상면에 형성한 후, 패턴 및 식각에 의해 형성된다. 습식 및/또는 건식 에칭 공정을 통해 소정 깊이로 트렌치(131)를 형성한다. 트렌치(131)는 제2 도전형층(140')을 관통하여 제1 도전형 에피층(110)까지 연장되도록 형성된다. 트렌치(131)에 의해 제2 도전형층(140')은 제2 도전형 웰(140)이 된다. 추가적으로 또는 선택적으로, 트렌치(131) 형성 후, 제1 도전형 에피층(110)에 발생한 손상을 감소시키는 열 처리 공정을 수행할 수 있다. 열 처리 공정과 두꺼운 바닥 절연막(135) 형성 사이에, 상대적으로 얇은 절연막(미도시)을 트렌치(131)의 바닥 및 측벽에 형성하는 단계가 더 수행될 수 있다.In step (d), after heat treatment, a mask pattern 210 is formed on the upper surface of the second conductive layer 140' using a mask. The mask pattern 210 is formed by patterning and etching after forming a silicon oxide layer on the upper surface of the second conductive layer 140'. A trench 131 is formed to a predetermined depth through a wet and/or dry etching process. The trench 131 is formed to pass through the second conductive layer 140 ′ and extend to the first conductive epitaxial layer 110 . The second conductivity type layer 140 ′ becomes the second conductivity type well 140 by the trench 131 . Additionally or alternatively, after forming the trench 131 , a heat treatment process for reducing damage to the first conductive epitaxial layer 110 may be performed. Between the heat treatment process and the formation of the thick bottom insulating film 135 , a step of forming a relatively thin insulating film (not shown) on the bottom and sidewalls of the trench 131 may be further performed.

이온 주입에 의해 제2 도전형 플로팅 쉴드를 생성하는 경우, 상술한 (a) 내지 (b) 단계는 생략된다. 단계 (d)에서, 트렌치(131)의 바닥을 향해 제2 도전형 불순물이, 트렌치 바닥으로부터 최소한 거리 g만큼 이격되도록 이온 주입될 수 있다.In the case of generating the second conductivity type floating shield by ion implantation, the aforementioned steps (a) to (b) are omitted. In step (d), second conductivity type impurities may be ion-implanted toward the bottom of the trench 131 so as to be separated from the trench bottom by at least a distance g.

(e) 단계에서, 산화막(135a)을 트렌치(131) 내부 및 제2 도전형 웰(140)의 상부에 증착한다. 일 실시예로, 산화막(135a)은, 산화 실리콘의 유전율과 같거나 큰 유전율을 가진 물질을, 예를 들어, 산화 스트론튬, 질화 실리콘, 산화 알루미늄, 산화 마그네슘, 산화 하프늄, 산화 지르코늄, 산화 비스무트 중 어느 하나 또는 이들의 조합을 플라즈마 화학 기상 증착 등의 적층 공정을 통해 트렌치(131) 및 제2 도전형 웰(140)의 상부에 적층된다. 다른 실시예로, 두꺼운 바닥 절연막(135)은, 액상의 유전 물질을 스핀 코팅하여 형성될 수 있다.In step (e), an oxide film 135a is deposited inside the trench 131 and on the second conductive type well 140 . In one embodiment, the oxide layer 135a is made of a material having a permittivity equal to or greater than that of silicon oxide, for example, among strontium oxide, silicon nitride, aluminum oxide, magnesium oxide, hafnium oxide, zirconium oxide, and bismuth oxide. Any one or a combination thereof is deposited on top of the trench 131 and the second conductivity type well 140 through an lamination process such as plasma enhanced chemical vapor deposition. In another embodiment, the thick bottom insulating layer 135 may be formed by spin coating a liquid dielectric material.

(f) 단계에서, 제2 도전형 웰(140) 상부에 적층된 산화막(135a)을 드라이 에칭하여 제거한다.In step (f), the oxide film 135a stacked on the second conductive type well 140 is removed by dry etching.

(g) 단게에서, 트렌치(131) 내부에 적층된 산화막(135b)을 Ÿ‡ 에칭하여, 트렌치 바닥으로부터 두께 tb가 되도록 한다. 단계 (e) 내지 (g)는 바닥 절연막(135)의 두께에 따라 2회 이상 반복하여 실시될 수 있다. Ÿ‡ 에칭에 의해 제거되지 않고 남은 산화막(135b)은 두꺼운 바닥 절연막(135)이 된다.In step (g), the oxide film 135b stacked inside the trench 131 is Ÿ‡ etched so that it becomes a thickness tb from the bottom of the trench. Steps (e) to (g) may be repeated two or more times depending on the thickness of the bottom insulating film 135 . Ÿ The remaining oxide film 135b that is not removed by etching becomes the thick bottom insulating film 135 .

(h) 게이트(130)를 트렌치(131) 내부에 형성한다. 두꺼운 바닥 절연막(135)을 형성한 후, 두께 ts의 측면 절연막(136)이 형성된다. 측면 절연막(136)은, 고온 열처리에 의한 열산화 실리콘으로 형성되거나, 산화 실리콘, 산화 스트론튬, 질화 실리콘, 산화 알루미늄, 산화 마그네슘, 산화 하프늄, 산화 지르코늄, 및/또는 산화 비스무트 등을 두꺼운 바닥 절연막(135) 및 트렌치의 측벽에 적층하여 형성될 수 있다. 금속, 금속 합금 또는 폴리 실리콘을 절연막(135, 136)으로 정의된 공간에 충진하여, 게이트(130)를 형성한다.(h) A gate 130 is formed inside the trench 131 . After forming the thick bottom insulating film 135, a side insulating film 136 of thickness t s is formed. The side insulating film 136 is formed of thermally oxidized silicon by high-temperature heat treatment, or a thick bottom insulating film made of silicon oxide, strontium oxide, silicon nitride, aluminum oxide, magnesium oxide, hafnium oxide, zirconium oxide, and/or bismuth oxide ( 135) and the sidewall of the trench. The gate 130 is formed by filling the space defined by the insulating films 135 and 136 with metal, metal alloy, or polysilicon.

(i) 단계에서, 마스크를 이용하여 마스크 패턴(220)을 제2 도전형 웰(140)의 상면에 형성한다. 제1 도전형(N+) 불순물을 이온 주입하여 제1 도전형 소스 영역(160)을 형성한다. In step (i), a mask pattern 220 is formed on the upper surface of the second conductive type well 140 using a mask. The first conductivity type source region 160 is formed by ion implanting first conductivity type (N+) impurities.

(j) 단계에서, 마스크를 이용하여 마스크 패턴(220)을 제2 도전형 웰(140)의 상면에 형성한다. 제1 도전형(N+) 불순물을 이온 주입하여 제1 도전형 소스 영역(160)을 형성한다. In step (j), a mask pattern 220 is formed on the upper surface of the second conductive type well 140 using a mask. The first conductivity type source region 160 is formed by ion implanting first conductivity type (N+) impurities.

(k) 단계에서, 트렌치 게이트(140)의 상부에 절연막을 형성하고, 금속 또는 금속 합금으로 소스 메탈(170) 및 드레인 메탈(180)을 형성한다.In step (k), an insulating film is formed on the trench gate 140, and the source metal 170 and the drain metal 180 are formed of metal or metal alloy.

도 10 내지 도 12는, 도 1에 도시된 SiC 소자의 구조를 공지의 SiC 소자에 적용했을 경우를 설명하기 위한 도면이다. 도 10에 도시된 SiC 소자들의 바닥 절연막의 두께는 tb1이고, 도 11에 도시된 SiC 소자들의 바닥 절연막의 두께는 tb2이며, 도 12에 도시된 SiC 소자들의 바닥 절연막의 두께는 tb3이다. 여기서, tb1 < tb2 < tb3이다. 참고로, 도 10 내지 12의 Y-cut 위치가 다르며, 도 1 내지 3의 Y-cut 위치와도 다르다. 이는, 바닥 절연막의 두께 및 전계 분산 구조의 조합에 따라 전계에 가장 취약한 위치(이하, 취약점)가 달라지므로, 취약점을 지나도록 Y-cut을 설정했기 때문이다.10 to 12 are diagrams for explaining a case where the structure of the SiC device shown in FIG. 1 is applied to a known SiC device. The thickness of the bottom insulating film of the SiC elements shown in FIG. 10 is t b1 , the thickness of the bottom insulating film of the SiC elements shown in FIG. 11 is t b2 , and the thickness of the bottom insulating film of the SiC elements shown in FIG. 12 is t b3 . Here, t b1 < t b2 < t b3 . For reference, the Y-cut position in FIGS. 10 to 12 is different, and also different from the Y-cut position in FIGS. 1 to 3 . This is because the position most vulnerable to the electric field (hereinafter referred to as a weak point) is changed according to the combination of the thickness of the bottom insulating film and the electric field dispersion structure, so the Y-cut is set to pass through the weak point.

도 10 내지 12를 참조하면, (a)는 바닥 절연막으로부터 이격된 제2 도전형 플로팅 쉴드를 가진 제1 SiC 소자에서 측정된 전계 분포를 나타내고, (b)는 바닥 절연막으로부터 이격된 초접합을 가진 제2 SiC 소자에서 측정된 전계 분포를 나타내며, (c)는 바닥 절연막에 접하도록 형성된 제2 도전형 쉴드를 가진 제3 SiC 소자에서 측정된 전계 분포를 나타낸다. 한편, (d)는 제1 SiC 소자 내지 제3 SiC 소자의 수직 방향 전계의 세기를 측정한 그래프이다. 수직 방향 전계는, (a) 내지 (c)에서 중심을 기준으로 좌측에 위치한 선을 따라 측정하였다.Referring to FIGS. 10 to 12, (a) shows the electric field distribution measured in the first SiC device having the second conductivity type floating shield spaced apart from the bottom insulating film, and (b) shows the electric field distribution with the superjunction spaced apart from the bottom insulating film. The electric field distribution measured in the second SiC element is shown, and (c) shows the electric field distribution measured in the third SiC element having the second conductive shield formed to contact the bottom insulating film. On the other hand, (d) is a graph obtained by measuring the strength of electric fields in the vertical direction of the first to third SiC devices. The vertical electric field was measured along a line located on the left side of the center in (a) to (c).

수직 방향 전계에서, 좌측부터 첫 번째 피크는, 바닥 절연막에 걸린 전계의 최대치를 나타내며, 두 번째 피크는, 트렌치 하부의 전계 분산 구조(이격된 제2 도전형 플로팅 쉴드, 이격된 초접합, 접한 제2 도전형 쉴드)에 걸린 전계의 최대치를 나타낸다. 제3 SiC 소자의 경우, 두 번째 피크는, 나머지 소자의 두 번째 피크보다 좌측에 위치한다. In the vertical electric field, the first peak from the left represents the maximum value of the electric field applied to the bottom insulating film, and the second peak is the electric field dispersion structure at the bottom of the trench (separated second conductive type floating shield, spaced superjunction, contact first 2 It represents the maximum value of the electric field applied to the conductive shield). In the case of the third SiC device, the second peak is located to the left of the second peak of the other devices.

전계 분산의 측면에서 볼 때, 측정된 전계 그래프에서의 전계 면적, 즉, 그래프 아래쪽의 면적이 넓을수록 전계가 고르게 분산됨을 나타낸다. 도 10에서, 제1 소자의 두 번째 피크(200)는, 제2 소자의 두 번째 피크(201) 및 제3 소자의 두 번째 피크(202)보다 크다. 전계는 제1 도전형 에피층의 하부로 갈수록 실질적으로 동일한 비율로 감소하므로, 두 번째 피크가 커질수록 전계 면적이 증가한다. 이는, 제1 SiC 소자의 전계 분산 구조에 걸리는 전계가, 다른 소자의 전계 분산 구조에 걸리는 전계보다 세며, 이로 인해 전계 분산이 잘 이루어짐을 의미한다. 한편, 본 시뮬레이션에서, 항복전압 적용시 취약점에 걸린 최대 전계치를 6e+06 MV/cm로 설정하며, 첫 번째 피크는 최대 전계치를 넘지 않는 근사값으로 설정하였다. 도 10 내지 도 12의 (d)에서 알 수 있듯이, 첫 번째 피크는, 전계 면적에 영향을 실질적으로 미치지 않지만, 두 번째 피크와는 연관되어 있다. 즉, 두 번째 피크가 클수록, 첫 번째 피크가 최대 전계치에 도달하기 위해서 더 높은 전압에 의한 전계가 걸려야 한다.In terms of electric field dispersion, the larger the electric field area in the measured electric field graph, that is, the lower area of the graph, indicates that the electric field is evenly distributed. In FIG. 10 , the second peak 200 of the first element is greater than the second peak 201 of the second element and the second peak 202 of the third element. Since the electric field decreases at substantially the same rate toward the lower portion of the first conductive type epitaxial layer, the electric field area increases as the second peak increases. This means that the electric field applied to the electric field dispersion structure of the first SiC element is stronger than the electric field applied to the electric field dispersion structure of the other elements, and thus the electric field dispersion is well achieved. Meanwhile, in this simulation, the maximum electric field at the weak point when the breakdown voltage is applied is set to 6e+06 MV/cm, and the first peak is set to an approximate value that does not exceed the maximum electric field. As can be seen from (d) of FIGS. 10 to 12, the first peak does not substantially affect the electric field area, but is associated with the second peak. That is, as the second peak is larger, an electric field of a higher voltage must be applied in order for the first peak to reach the maximum electric field value.

구분division 제1 SiC 소자1st SiC element 제2 SiC 소자2nd SiC element 제3 SiC 소자3rd SiC element tb1 t b1 1,287 V1,287V 844 V844V 936 V936V tb2 tb2 1,662 V1,662V 1,018 V1,018V 1,280 V1,280V tb3 t b3 1,782 V1,782V 1,330 V1,330V 1,670 V1,670V

표 1은 제1 SiC 소자 내지 제3 SiC 소자의 항복전압을 측정한 결과이다. 모든 SiC 소자는, 바닥 절연막의 두께 tb가 증가할수록, 항복전압이 증가함을 알 수 있다. 바닥 절연막으로부터 이격된 전계 분산 구조(제1 SiC 소자)는, 바닥 절연막에 접한 전계 분산 구조(제3 SiC 소자)보다 더 높은 항복전압을 구현할 수 있다. 한편, 바닥 절연막의 두께 tb를 증가시키면서 제1 SiC 소자 내지 제3 SiC 소자에서 전류 밀도를 측정한 결과, 바닥 절연막의 두께 tb가 증가하더라도, 전류 밀도는 실질적으로 감소하지 않는다. 이는, 전계 분산 구조의 폭을 트렌치의 폭, 보다 정확하게는, 바닥 절연막의 폭보다 작게 형성하였기 때문에, 전류가 전계 분산 구조에 의해 발생한 공핍 영역으로 인한 저항을 받지 않기 때문이다.전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. Table 1 shows the results of measuring breakdown voltages of the first to third SiC devices. In all SiC devices, it can be seen that the breakdown voltage increases as the thickness t b of the bottom insulating film increases. The electric field dispersion structure (the first SiC element) spaced apart from the bottom insulating film may implement a higher breakdown voltage than the electric field dispersion structure (the third SiC element) in contact with the bottom insulating film. Meanwhile, as a result of measuring current densities in the first to third SiC devices while increasing the thickness t b of the bottom insulating film, the current density does not substantially decrease even when the thickness t b of the bottom insulating film increases. This is because the width of the electric field dispersion structure is smaller than the width of the trench, more precisely, the width of the bottom insulating film, so that the current does not receive resistance due to the depletion region generated by the electric field dispersion structure. The description is for illustrative purposes, and those skilled in the art to which the present invention belongs will be able to understand that it can be easily modified into other specific forms without changing the technical spirit or essential features of the present invention. Therefore, the embodiments described above should be understood as illustrative in all respects and not limiting.

본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타나며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.The scope of the present invention is indicated by the following claims rather than the detailed description above, and all changes or modifications derived from the meaning and scope of the claims and equivalent concepts thereof should be construed as being included in the scope of the present invention. .

Claims (11)

제1 도전형 기판;
상기 제1 도전형 기판상에서 성장된 제1 도전형 에피층;
상기 제1 도전형 에피층의 상부에 형성된 제2 도전형 웰;
상기 제2 도전형 웰을 관통하여 상기 제1 도전형 에피층까지 연장된 트렌치 게이트;
상기 트렌치 게이트를 상기 제2 도전형 웰 및 상기 제1 도전형 에피층으로부터 절연시키며, 상기 트렌치 게이트에 형성된 측면 절연막 및 상기 트렌치 게이트의 하부에 상기 측면 절연막보다 두껍게 형성된 바닥 절연막으로 구성된 게이트 절연막; 및
상기 게이트 절연막으로부터 이격되어 상기 제1 도전형 에피층 내에 형성된 제2 도전형 플로팅 쉴드를 포함하는, 실리콘카바이드 트렌치 게이트 트랜지스터.a first conductivity type substrate;
a first conductivity type epitaxial layer grown on the first conductivity type substrate;
a second conductivity type well formed on the first conductivity type epitaxial layer;
a trench gate extending through the second conductivity type well to the first conductivity type epitaxial layer;
a gate insulating layer insulating the trench gate from the second conductivity-type well and the first conductivity-type epitaxial layer and comprising a side insulating layer formed on the trench gate and a bottom insulating layer formed under the trench gate to be thicker than the side insulating layer; and
A silicon carbide trench gate transistor comprising a second conductivity-type floating shield spaced apart from the gate insulating film and formed in the first conductivity-type epitaxial layer. 청구항 1에 있어서, 상기 제2 도전형 플로팅 쉴드의 폭은 상기 바닥 절연막의 폭보다 작은, 실리콘카바이드 트렌치 게이트 트랜지스터.The silicon carbide trench gate transistor of claim 1 , wherein a width of the second conductive type floating shield is smaller than a width of the bottom insulating film. 청구항 2에 있어서, 상기 제2 도전형 플로팅 쉴드의 두께는 상기 제1 도전형 에피층의 두께의 1/10 내지 1/15인, 실리콘카바이드 트렌치 게이트 트랜지스터.The silicon carbide trench gate transistor of claim 2 , wherein a thickness of the second conductivity-type floating shield is 1/10 to 1/15 of a thickness of the first conductivity-type epitaxial layer. 청구항 1에 있어서, 상기 바닥 절연막의 두께는, 상기 측면 절연막의 두께의 1.6배 내지 6.6배인, 실리콘카바이드 트렌치 게이트 트랜지스터.The silicon carbide trench gate transistor according to claim 1, wherein the thickness of the bottom insulating film is 1.6 to 6.6 times the thickness of the side insulating film. 청구항 1에 있어서, 상기 바닥 절연막은, 적층된 복수의 절연막을 포함하는, 실리콘카바이드 트렌치 게이트 트랜지스터.The silicon carbide trench gate transistor according to claim 1 , wherein the bottom insulating film includes a plurality of stacked insulating films. 제1 도전형 기판의 상부에 제1 두께로 제1 도전형 에피층을 성장시키는 단계;
상기 제1 두께로 성장된 상기 제1 도전형 에피층의 상면으로부터 내부로 연장된 제2 도전형 플로팅 쉴드를 형성하는 단계;
상기 제1 도전형 에피층을 제2 두께로 재성장시키는 단계;
상기 제2 두께로 성장된 상기 제1 도전형 에피층의 상부에 제2 도전형 웰을 형성하는 단계;
상기 제2 도전형 웰을 관통하여 상기 제1 도전형 에피층까지 연장된 트렌치를 형성하는 단계;
상기 트렌치의 바닥 및 측벽에 게이트 절연막을 형성하는 단계-여기서, 상기 트렌치의 바닥에 형성되는 바닥 절연막의 두께는 상기 트렌치의 측벽에 형성되는 측면 절연막의 두께보다 두꺼움; 및
상기 게이트 절연막에 의해 정의된 공간에 트렌치 게이트를 형성하는 단계를 포함하는, 실리콘카바이드 트렌치 게이트 트랜지스터의 제조 방법.growing a first conductivity type epitaxial layer with a first thickness on the first conductivity type substrate;
forming a second conductivity type floating shield extending inwardly from an upper surface of the first conductivity type epitaxial layer grown to the first thickness;
re-growing the first conductive epitaxial layer to a second thickness;
forming a second conductivity type well on top of the first conductivity type epitaxial layer grown to the second thickness;
forming a trench extending through the second conductivity type well to the first conductivity type epitaxial layer;
forming a gate insulating film on the bottom and sidewalls of the trench, wherein the bottom insulating film formed on the bottom of the trench is thicker than the thickness of the side insulating film formed on the sidewall of the trench; and
A method of manufacturing a silicon carbide trench gate transistor comprising forming a trench gate in a space defined by the gate insulating film. 청구항 6에 있어서, 상기 제1 두께로 성장된 상기 제1 도전형 에피층의 상면으로부터 내부로 연장된 제2 도전형 플로팅 쉴드를 형성하는 단계는,
폭은 상기 트렌치 게이트의 저면의 폭보다 작으며, 두께는 상기 제1 도전형 에피층의 두께의 1/10 내지 1/15가 되도록 상기 제2 도전형 플로팅 쉴드를 형성하는 단계인, 실리콘카바이드 트렌치 게이트 트랜지스터의 제조 방법.The method according to claim 6, wherein the forming of the second conductivity type floating shield extending inwardly from the top surface of the first conductivity type epitaxial layer grown to the first thickness comprises:
Forming the second conductive type floating shield such that the width is smaller than the width of the bottom surface of the trench gate and the thickness is 1/10 to 1/15 of the thickness of the first conductive epitaxial layer, silicon carbide trench A method of making a gate transistor. 청구항 7에 있어서, 상기 제2 도전형 플로팅 쉴드는 이온 주입에 의해 형성되며, 상기 제2 도전형 웰과 동시에 확산되어 상기 제1 도전형 에피층과 PN 접합되는, 실리콘카바이드 트렌치 게이트 트랜지스터의 제조 방법.The method of claim 7 , wherein the second conductivity-type floating shield is formed by ion implantation and is diffused simultaneously with the second conductivity-type well to form a PN junction with the first conductivity-type epitaxial layer. . 청구항 6에 있어서, 상기 바닥 절연막의 두께는, 상기 측면 절연막의 두께의 1.6배 내지 6.6배인, 실리콘카바이드 트렌치 게이트 트랜지스터의 제조 방법.The method of claim 6 , wherein the thickness of the bottom insulating film is 1.6 to 6.6 times the thickness of the side insulating film. 청구항 6에 있어서, 상기 트렌치의 바닥 및 측벽에 게이트 절연막을 형성하는 단계에서,
상기 측면 절연막은 상기 바닥 절연막을 형성한 후 형성되며,
상기 상기 바닥 절연막은 산화 실리콘의 유전율과 같거나 큰 유전율을 가진 소재로 형성되며,
상기 측면 절연막은 고온 열처리로 형성된 열산화 실리콘인, 실리콘카바이드 트렌치 게이트 트랜지스터의 제조 방법.The method according to claim 6, in the step of forming a gate insulating film on the bottom and sidewalls of the trench,
The side insulating film is formed after forming the bottom insulating film,
The bottom insulating film is formed of a material having a dielectric constant equal to or greater than that of silicon oxide,
The side insulating film is a method of manufacturing a silicon carbide trench gate transistor of thermally oxidized silicon formed by high-temperature heat treatment. 청구항 6에 있어서, 상기 트렌치의 바닥 및 측벽에 게이트 절연막을 형성하는 단계에서,
상기 측면 절연막은 상기 바닥 절연막을 형성한 후 형성되며,
상기 상기 바닥 절연막은 액상의 유전 물질을 스핀 코팅하여 형성되며,
상기 측면 절연막은 고온 열처리로 형성된 열산화 실리콘인, 실리콘카바이드 트렌치 게이트 트랜지스터의 제조 방법.
The method according to claim 6, in the step of forming a gate insulating film on the bottom and sidewalls of the trench,
The side insulating film is formed after forming the bottom insulating film,
The bottom insulating film is formed by spin-coating a liquid dielectric material,
The side insulating film is a method of manufacturing a silicon carbide trench gate transistor of thermally oxidized silicon formed by high-temperature heat treatment.
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* Cited by examiner, † Cited by third party
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JP2011129667A (en) * 2009-12-17 2011-06-30 Renesas Electronics Corp Semiconductor device and method of manufacturing the same
US20190067427A1 (en) * 2017-08-24 2019-02-28 Semiconductor Components Industries, Llc Inter-poly oxide in field effect transistors
KR20190025156A (en) * 2017-08-30 2019-03-11 파워큐브세미 (주) SiC trench gate MOSFET with a floating shield and method of fabricating the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011129667A (en) * 2009-12-17 2011-06-30 Renesas Electronics Corp Semiconductor device and method of manufacturing the same
US20190067427A1 (en) * 2017-08-24 2019-02-28 Semiconductor Components Industries, Llc Inter-poly oxide in field effect transistors
KR20190025156A (en) * 2017-08-30 2019-03-11 파워큐브세미 (주) SiC trench gate MOSFET with a floating shield and method of fabricating the same

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