KR20220162334A - 반도체 장치 및 그 제조 방법 - Google Patents

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오승하
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Abstract

PPA(Power, Perforamcne, Area)가 향상된 반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치는, 활성 영역이 형성된 전면 및 전면과 반대되는 후면을 포함하는 기판, 활성 영역 상에 형성된 전자 소자, 기판의 전면 상에, 전자 소자와 접속되는 전면 배선 구조체, 및 기판의 후면 상에, 전자 소자와 접속되는 후면 배선 구조체를 포함하되, 후면 배선 구조체는, 기판의 후면 상에 차례로 적층되는 복수의 후면 배선 패턴들 및 복수의 후면 배선 패턴들 중 적어도 일부와 교차하는 슈퍼 비아 패턴을 포함한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 구체적으로, 본 발명은 후면(backside) 배선 패턴을 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여, 전자 산업에서 반도체 장치는 중요한 요소로 각광받고 있다. 반도체 장치들은 논리 데이터를 저장하는 반도체 기억 장치, 논리 데이터를 연산 처리하는 반도체 논리 장치, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 장치 등으로 구분될 수 있다.
전자 산업이 고도로 발전함에 따라, 반도체 장치의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 장치에 대한 고신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 장치 내 구조들은 점점 복잡해지며 고집적화되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 PPA(Power, Perforamcne, Area)가 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 PPA가 향상된 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 장치는, 활성 영역이 형성된 전면 및 전면과 반대되는 후면을 포함하는 기판, 활성 영역 상에 형성된 전자 소자, 기판의 전면 상에, 전자 소자와 접속되는 전면 배선 구조체, 및 기판의 후면 상에, 전자 소자와 접속되는 후면 배선 구조체를 포함하되, 후면 배선 구조체는, 기판의 후면 상에 차례로 적층되는 복수의 후면 배선 패턴들 및 복수의 후면 배선 패턴들 중 적어도 일부와 교차하는 슈퍼 비아 패턴을 포함한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 장치는, 제1 영역 및 제2 영역을 포함하는 기판, 제1 영역 내에, 제1 거리로 이격되는 제1 활성 영역 및 제2 활성 영역, 제2 영역 내에, 제1 거리보다 작은 제2 거리로 이격되는 제3 활성 영역 및 제4 활성 영역, 제1 활성 영역 상에 형성된 제1 트랜지스터, 제3 활성 영역 상에 형성된 제2 트랜지스터, 기판의 상면 상에, 제1 트랜지스터 및 제2 트랜지스터를 덮는 층간 절연막, 층간 절연막의 상면 상에, 제1 트랜지스터 및 제2 트랜지스터와 접속되는 전면 배선 구조체, 제1 활성 영역과 제2 활성 영역 사이에, 제1 트랜지스터와 접속되는 제1 전원 배선, 제3 활성 영역과 제4 활성 영역 사이에, 제2 트랜지스터와 접속되는 제2 전원 배선, 및 기판의 하면 상의 후면 배선 구조체를 포함하되, 후면 배선 구조체는, 제1 전원 배선과 접속되는 슈퍼 비아 패턴 및 제2 전원 배선과 접속되는 후면 비아 패턴을 포함하고, 슈퍼 비아 패턴의 높이는 후면 비아 패턴의 높이의 1.5배 이상이다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 장치는, 기판, 기판의 상면 상에, 제1 방향으로 연장되는 활성 패턴, 활성 패턴 상에, 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 구조체, 게이트 구조체의 측면 상의 활성 패턴 내에 형성되는 소오스/드레인 영역, 활성 패턴, 게이트 구조체 및 소오스/드레인 영역을 덮는 층간 절연막, 층간 절연막의 상면 상에, 소오스/드레인 영역과 접속되는 전원 배선, 기판의 하면 상에 차례로 적층되는 복수의 후면 배선간 절연막들, 복수의 후면 배선간 절연막들을 관통하는 슈퍼 비아 패턴, 및 기판 및 층간 절연막을 관통하여 전원 배선과 슈퍼 비아 패턴을 연결하는 관통 비아를 포함한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 장치는, 소자 분리 트렌치에 의해 정의되는 활성 영역을 포함하는 기판, 활성 영역의 상면 상에, 제1 방향으로 연장되는 활성 패턴, 활성 패턴 상에, 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 구조체, 게이트 구조체의 측면 상의 활성 패턴 내에 형성되는 소오스/드레인 영역, 소자 분리 트렌치 내에, 소오스/드레인 영역과 접속되는 전원 배선, 기판의 하면 상에 차례로 적층되는 복수의 후면 배선간 절연막들, 복수의 후면 배선간 절연막들을 관통하는 슈퍼 비아 패턴, 및 기판을 관통하여 전원 배선과 슈퍼 비아 패턴을 연결하는 관통 비아를 포함한다.
상기 다른 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 활성 영역이 형성된 전면 및 전면과 반대되는 후면을 포함하는 기판을 제공하고, 활성 영역 상에 전자 소자를 형성하고, 기판의 전면 상에, 전자 소자와 접속되는 전면 배선 구조체를 형성하고, 기판의 후면 상에, 전자 소자와 접속되는 후면 배선 구조체를 형성하는 것을 포함하되, 후면 배선 구조체는, 기판의 후면 상에 차례로 적층되는 복수의 후면 배선 패턴들 및 복수의 후면 배선 패턴들 중 적어도 일부와 교차하는 슈퍼 비아 패턴을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다.
도 2는 도 1의 A1-A1 및 A2-A2를 따라 절단한 단면도들이다.
도 3은 도 2의 R1 영역 및 R2 영역을 설명하기 위한 확대도들이다.
도 4는 도 1의 B1-B1 및 B2-B2를 따라 절단한 단면도들이다.
도 5는 도 1의 C1-C1 및 C2-C2를 따라 절단한 단면도들이다.
도 6 내지 도 15는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 다양한 단면도들이다.
도 16 및 도 17은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 18은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 19 내지 도 30은 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
본 명세서에서, 비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
이하에서, 도 1 내지 도 18을 참조하여, 예시적인 실시예들에 따른 반도체 장치를 설명한다.
도 1은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다. 도 2는 도 1의 A1-A1 및 A2-A2를 따라 절단한 단면도들이다. 도 3은 도 2의 R1 영역 및 R2 영역을 설명하기 위한 확대도들이다. 도 4는 도 1의 B1-B1 및 B2-B2를 따라 절단한 단면도들이다. 도 5는 도 1의 C1-C1 및 C2-C2를 따라 절단한 단면도들이다.
도 1 내지 도 5에서, 반도체 장치의 예시로서 로직 소자(logic device)를 도시하였으나, 이는 예시적인 것일 뿐이다. 다른 예로, 반도체 장치는 시스템 LSI(large scale integration), 플래쉬 메모리, DRAM, SRAM, EEPROM, PRAM, MRAM 또는 RERAM, CIS(CMOS imaging sensor) 등의 이미지 센서, MEMS(micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수도 있다.
도 1 내지 도 5를 참조하면, 몇몇 실시예에 따른 반도체 장치는 기판(100), 제1 전자 소자(TR1), 제2 전자 소자(TR2), 층간 절연막(110, 210), 전면 배선 구조체(FS), 전원 배선들(PW11, PW12, PW21, PW22) 및 후면 배선 구조체(BS)를 포함한다.
기판(100)은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있다. 제1 영역(I) 및 제2 영역(II)은 서로 이격된 영역일 수도 있고, 서로 연결된 영역일 수도 있다. 기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘 게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 제한되는 것은 아니다.
기판(100)의 제1 영역(I)은 제1 및 제2 활성 영역(AR11, AR12)을 포함할 수 있다. 제1 및 제2 활성 영역(AR11, AR12)은 기판(100) 내의 제1 소자 분리 트렌치(100t1)에 의해 정의될 수 있다. 제1 소자 분리 트렌치(100t1)는 기판(100)의 제1 영역(I) 내에 형성되는 깊은 트렌치(deep trench)일 수 있다. 예를 들어, 제1 소자 분리 트렌치(100t1)는 기판(100)의 상면과 평행한 제1 방향(X1)으로 연장되어 제1 및 제2 활성 영역(AR11, AR12)을 서로 분리할 수 있다.
기판(100)의 제2 영역(II)은 제3 내지 제5 활성 영역(AR21~AR23)을 포함할 수 있다. 제3 내지 제5 활성 영역(AR21~AR23)은 기판(100) 내의 제2 소자 분리 트렌치(100t2)에 의해 정의될 수 있다. 제2 소자 분리 트렌치(100t2)는 기판(100)의 제2 영역(II) 내에 형성되는 깊은 트렌치(deep trench)일 수 있다. 예를 들어, 제2 소자 분리 트렌치(100t2)는 기판(100)의 상면과 평행한 제2 방향(X2)으로 연장되어 제3 내지 제5 활성 영역(AR21~AR23)을 서로 분리할 수 있다. 제1 방향(X1) 및 제2 방향(X2)은 서로 동일한 방향인 것으로 도시되었으나 이는 예시적인 것일 뿐이며, 제1 방향(X1) 및 제2 방향(X2)은 서로 다른 방향일 수도 있음은 물론이다.
본 명세서에서, 활성 영역들(AR11, AR12, AR21~AR23)이 형성되는 기판(100)의 표면(예컨대, 기판(100)의 상면)은 기판(100)의 전면(frontside)으로 지칭될 수 있다. 또한, 기판(100)의 전면과 반대되는 기판(100)의 표면(예컨대, 기판(100)의 하면)은 기판(100)의 후면(backside)로 지칭될 수 있다.
몇몇 실시예에서, 제1 및 제2 활성 영역(AR11, AR12)의 피치(pitch)는 제3 내지 제5 활성 영역(AR21~AR23)의 피치보다 클 수 있다. 예를 들어, 제1 활성 영역(AR11)과 제2 활성 영역(AR11, AR12)이 서로 이격되는 거리(도 1의 D11)는, 제3 활성 영역(AR21)과 제4 활성 영역(AR22)이 서로 이격되는 거리(도 1의 D21)보다 클 수 있다. 일례로, 제1 영역(I)은 입출력(I/O; input/output) 영역일 수 있고, 제2 영역(II)은 코어(core) 영역일 수 있다. 입출력 영역은 반도체 소자를 위한 동작 전압이 인가되는 영역으로, 코어 영역에 비해 낮은 집적도로 구현될 수 있다.
몇몇 실시예에서, 활성 영역들(AR11, AR12, AR21~AR23) 상에는 서로 다른 도전형의 전자 소자(예컨대, 트랜지스터)들이 번갈아 배열될 수 있다. 이하의 설명에서, 제1, 제3 및 제5 활성 영역(AR11, AR21, AR23)은 PFET 영역이고, 제2 및 제4 활성 영역(AR12, AR22)은 NFET 영역인 것으로 설명한다. 그러나, 이는 예시적인 것일 뿐이며, 제1, 제3 및 제5 활성 영역(AR11, AR21, AR23)은 NFET 영역이고, 제2 및 제4 활성 영역(AR12, AR22)은 PFET 영역일 수도 있음은 물론이다.
제1 전자 소자(TR1; 예컨대, 제1 트랜지스터)는 기판(100)의 제1 영역(I) 상에 형성될 수 있고, 제2 전자 소자(TR2; 예컨대, 제2 트랜지스터)는 기판(100)의 제2 영역(II) 상에 형성될 수 있다. 예를 들어, 제1 전자 소자(TR1)는 각각의 제1 및 제2 활성 영역(AR11, AR12) 상에 형성될 수 있고, 제2 전자 소자(TR2)는 각각의 제3 내지 제5 활성 영역(AR21~AR23) 상에 형성될 수 있다. 몇몇 실시예에서, 제1 전자 소자(TR1)는 제1 활성 패턴(F1), 제1 게이트 구조체(G1) 및 제1 소오스/드레인 영역(160)을 포함할 수 있고, 제2 전자 소자(TR2)는 제2 활성 패턴(F2), 제2 게이트 구조체(G2) 및 제2 소오스/드레인 영역(260)을 포함할 수 있다.
제1 활성 패턴(F1)은 각각의 제1 및 제2 활성 영역(AR11, AR12)의 상면 상에 형성될 수 있다. 복수의 제1 활성 패턴(F1)들은 서로 이격되어 제1 방향(X1)으로 나란히 연장될 수 있다. 제1 및 제2 활성 영역(AR11, AR12) 상에 각각 2개의 제1 활성 패턴(F1)들이 형성되는 것만이 도시되었으나 이는 예시적인 것일 뿐이며, 제1 활성 패턴(F1)들의 개수는 다양할 수 있음은 물론이다. 몇몇 실시예에서, 제1 활성 패턴(F1)은 제1 및 제2 활성 영역(AR11, AR12)의 상면으로부터 돌출되어 제1 방향(X1)으로 연장되는 핀형 패턴일 수 있다.
제2 활성 패턴(F2)은 각각의 제3 내지 제5 활성 영역(AR21~AR23)의 상면 상에 형성될 수 있다. 복수의 제2 활성 패턴(F2)들은 서로 이격되어 제2 방향(X2)으로 나란히 연장될 수 있다. 제3 내지 제5 활성 영역(AR21~AR23) 상에 각각 2개의 제1 활성 패턴(F1)들이 형성되는 것만이 도시되었으나 이는 예시적인 것일 뿐이며, 제1 활성 패턴(F1)들의 개수는 다양할 수 있음은 물론이다. 몇몇 실시예에서, 제1 활성 패턴(F1)은 제1 및 제2 활성 영역(AR11, AR12)의 상면으로부터 돌출되어 제1 방향(X1)으로 연장되는 핀형 패턴일 수 있다.
몇몇 실시예에서, 제1 활성 패턴(F1)들의 피치(pitch)는 제2 활성 패턴(F2)들의 피치보다 클 수 있다. 예를 들어, 제1 활성 영역(AR11) 상의 제1 활성 패턴(F1)들이 서로 이격되는 거리(도 1의 D12)는, 제3 활성 영역(AR21) 상의 제2 활성 패턴(F2)들이 서로 이격되는 거리(도 1의 D22)보다 클 수 있다. 일례로, 제1 영역(I)은 입출력(I/O) 영역일 수 있고, 제2 영역(II)은 코어(core) 영역일 수 있다.
몇몇 실시예에서, 기판(100) 상에 필드 절연막(105)이 형성될 수 있다. 필드 절연막(105)은 활성 패턴들(F1, F2)의 측면의 적어도 일부를 둘러쌀 수 있다. 예를 들어, 도 4에 도시된 것처럼, 각각의 활성 패턴들(F1, F2)의 일부는 필드 절연막(105)보다 위로 돌출될 수 있다. 필드 절연막(105)은 제1 소자 분리 트렌치(100t1) 및 제2 소자 분리 트렌치(100t2)를 채울 수 있다. 즉, 활성 영역들(AR11, AR12, AR21~AR23)은 필드 절연막(105)에 의해 서로 이격될 수 있다.
필드 절연막(105)은 예를 들어, 실리콘 산화물(SiO2), 실리콘 산질화물(SiON), 실리콘 산탄질화물(SiOCN) 또는 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 게이트 구조체(G1)는 제1 활성 패턴(F1) 상에 형성될 수 있다. 제1 게이트 구조체(G1)는 제1 활성 패턴(F1)과 교차할 수 있다. 예를 들어, 제1 게이트 구조체(G1)는 기판(100)의 상면과 평행하며 제1 방향(X1)과 교차하는 제3 방향(Y1)으로 연장될 수 있다.
제2 게이트 구조체(G2)는 제2 활성 패턴(F2) 상에 형성될 수 있다. 제2 게이트 구조체(G2)는 제2 활성 패턴(F2)과 교차할 수 있다. 예를 들어, 제2 게이트 구조체(G2)는 기판(100)의 상면과 평행하며 제2 방향(X2)과 교차하는 제4 방향(Y2)으로 연장될 수 있다.
몇몇 실시예에서, 제1 활성 패턴(F1)의 채널 길이는 제2 활성 패턴(F2)의 채널 길이보다 길 수 있다. 예를 들어, 제1 게이트 구조체(G1)의 폭(도 1의 W11)은 제2 게이트 구조체(G2)의 폭(도 1의 W21)보다 클 수 있다. 일례로, 제1 영역(I)은 입출력(I/O) 영역일 수 있고, 제2 영역(II)은 코어(core) 영역일 수 있다.
몇몇 실시예에서, 제1 게이트 구조체(G1) 및 제2 게이트 구조체(G2)는 각각 게이트 전극(130, 230), 게이트 유전막(120, 220), 게이트 스페이서(140, 240) 및 게이트 캡핑 패턴(150, 250)을 포함할 수 있다.
제1 게이트 구조체(G1)의 제1 게이트 전극(130)은 제3 방향(Y1)으로 연장될 수 있고, 제2 게이트 구조체(G2)의 제2 게이트 전극(230)은 제4 방향(Y2)으로 연장될 수 있다. 게이트 전극(130, 230)은 예를 들어, Ti, Ta, W, Al, Co 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 게이트 전극(130, 230)은 예를 들어, 금속이 아닌 실리콘 또는 실리콘 게르마늄 등을 포함할 수도 있다.
게이트 전극(130, 230)은 단일막인 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 도시된 것과 달리, 게이트 전극(130, 230)은 복수의 도전성 물질이 적층되어 형성될 수도 있다. 예를 들어, 게이트 전극(130, 230)은 일함수를 조절하는 일함수 조절막과, 상기 일함수 조절막에 의해 형성된 공간을 채우는 필링 도전막을 포함할 수 있다. 상기 일함수 조절막은 예를 들어, TiN, TaN, TiC, TaC, TiAlC 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 상기 필링 도전막은 예를 들어, W 또는 Al을 포함할 수 있다. 이러한 게이트 전극(130, 230)은 예를 들어, 리플레이스먼트(replacement) 공정을 통해 형성될 수 있으나, 이에 제한되는 것은 아니다.
게이트 유전막(120, 220)은 활성 패턴들(F1, F2)과 게이트 전극(130, 230) 사이에 개재될 수 있다. 예를 들어, 게이트 유전막(120, 220)은 활성 패턴들(F1, F2)의 상면 및 측면을 따라 연장될 수 있다. 몇몇 실시예에서, 게이트 유전막(120, 220)은 필드 절연막(105)의 상면을 따라 더 연장될 수 있다. 몇몇 실시예에서, 게이트 유전막(120, 220)은 게이트 스페이서(140, 240)의 측면을 따라 더 연장될 수 있다.
게이트 유전막(120, 220)은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 및 실리콘 산화물보다 유전 상수가 큰 고유전율(high-k) 물질 중 적어도 하나를 포함할 수 있다. 상기 고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 게이트 구조체(G1)의 제1 게이트 유전막(120)의 두께는 제2 게이트 구조체(G2)의 제2 게이트 유전막(220)의 두께보다 클 수 있다. 일례로, 제1 영역(I)은 입출력(I/O) 영역일 수 있고, 제2 영역(II)은 코어(core) 영역일 수 있다.
몇몇 실시예에서, 제2 게이트 유전막(220)의 유전율은 제1 게이트 유전막(120)의 유전율보다 클 수 있다. 일례로, 제1 게이트 유전막(120)은 실리콘 산화물을 포함할 수 있고, 제2 게이트 유전막(220) 하프늄 산화물을 포함할 수 있다.
게이트 스페이서(140, 240)는 기판(100) 및 필드 절연막(105) 상에 형성될 수 있다. 게이트 스페이서(140, 240)는 게이트 전극(130, 230)의 양 측면을 따라 연장될 수 있다. 게이트 스페이서(140, 240)는 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
게이트 캡핑 패턴(150, 250)은 게이트 전극(130, 230)의 상면을 따라 연장될 수 있다. 게이트 캡핑 패턴(150, 250)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 소오스/드레인 영역(160)은 제1 활성 패턴(F1) 상에 형성될 수 있다. 예를 들어, 제1 소오스/드레인 영역(160)은 제1 게이트 구조체(G1)의 양 측면 상의 제1 활성 패턴(F1) 내에 형성될 수 있다. 제1 소오스/드레인 영역(160)은 제1 게이트 구조체(G1)의 제1 게이트 스페이서(140)에 의해 제1 게이트 전극(130)으로부터 이격될 수 있다.
제2 소오스/드레인 영역(260)은 제2 활성 패턴(F2) 상에 형성될 수 있다. 예를 들어, 제2 소오스/드레인 영역(260)은 제2 게이트 구조체(G2)의 양 측면 상의 제2 활성 패턴(F2) 내에 형성될 수 있다. 제2 소오스/드레인 영역(260)은 제2 게이트 구조체(G2)의 제2 게이트 스페이서(240)에 의해 제2 게이트 전극(230)으로부터 이격될 수 있다.
몇몇 실시예에서, 제1 소오스/드레인 영역(160)은 제1 활성 패턴(F1) 상에 형성된 에피택셜층을 포함할 수 있고, 제2 소오스/드레인 영역(260)은 제2 활성 패턴(F2) 상에 형성된 에피택셜층을 포함할 수 있다. 제1 소오스/드레인 영역(160)은 복수의 제1 활성 패턴(F1)들에 대하여 병합된(merged) 에피택셜층이고, 제2 소오스/드레인 영역(260)은 복수의 제2 활성 패턴(F2)들에 대하여 병합된 에피택셜층인 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 다른 예로, 제1 소오스/드레인 영역(160) 및 제2 소오스/드레인 영역(260) 중 적어도 일부는 병합되지 않은 에피택셜층일 수도 있음은 물론이다.
PFET 영역(예컨대, 제1, 제3 및 제5 활성 영역(AR11, AR21, AR23)) 상에 형성되는 제1 및 제2 소오스/드레인 영역(160, 260)은 p형 불순물 또는 p형 불순물의 확산을 방지하기 위한 불순물을 포함할 수 있다. 예를 들어, PFET 영역의 제1 및 제2 소오스/드레인 영역(160, 260)은 각각 B, C, In, Ga, 및 Al 또는 이들의 조합 중 적어도 하나를 포함할 수 있다.
NFET 영역(예컨대, 제2 및 제4 활성 영역(AR12, AR22)) 상에 형성되는 제1 및 제2 소오스/드레인 영역(160, 260)은 n형 불순물 또는 n형 불순물의 확산을 방지하기 위한 불순물을 포함할 수 있다. 예를 들어, NFET 영역의 제1 및 제2 소오스/드레인 영역(160, 260)은 각각 P, Sb, As 또는 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 및 제2 소오스/드레인 영역(160, 260)은 각각 단일막인 것만이 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 및 제2 소오스/드레인 영역(160, 260)은 각각 서로 다른 농도의 불순물을 포함하는 다중 에피층으로 형성될 수도 있다.
제1 전자 소자(TR1) 및 제2 전자 소자(TR2)의 예시로서 각각 핀형 패턴의 채널 영역을 포함하는 핀형 트랜지스터(FinFET)만을 설명하였으나, 이는 예시적인 것일 뿐이다. 다른 예로, 제1 전자 소자(TR1) 및 제2 전자 소자(TR2)는 각각 터널링 트랜지스터(tunneling FET), 나노와이어(nanowire)를 포함하는 트랜지스터, 나노시트(nanosheet)를 포함하는 트랜지스터, VFET(Vertical FET), CFET(Complementary FET) 또는 3차원(3D) 트랜지스터를 포함할 수도 있음은 물론이다. 또는, 제1 전자 소자(TR1) 및 제2 전자 소자(TR2)는 각각 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
몇몇 실시예에서, 제1 전자 소자(TR1) 및 제2 전자 소자(TR2)는 각각 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 예를 들어, 게이트 유전막(120, 220)은 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다.
강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다.
음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 약 60 mV/decade 미만의 문턱 전압 이하 스윙(subthreshold swing(SS))을 가질 수 있다.
강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일례로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다.
강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하냐에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다.
강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다.
도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 약 3 at% 내지 약 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다.
도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 약 2 at% 내지 약 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 at% 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 at% 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 at% 내지 80 at%의 지르코늄을 포함할 수 있다.
상유전체 물질막은 상유전체 특성을 가질 수 있다. 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
강유전체 물질막 및 상유전체 물질막은 동일한 물질을 포함할 수 있다. 강유전체 물질막은 강유전체 특성을 갖지만, 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 강유전체 물질막 및 상유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다.
강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 강유전체 물질막의 두께는 예를 들어, 0.5 nm 내지 10 nm 일 수 있으나, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다.
일례로, 게이트 유전막(120, 220)은 하나의 강유전체 물질막을 포함할 수 있다. 다른 예로, 게이트 유전막(120, 220)은 서로 간에 이격된 복수의 강유전체 물질막을 포함할 수 있다. 게이트 유전막(120, 220)은 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다.
층간 절연막(110, 210)은 제1 전자 소자(TR1) 및 제2 전자 소자(TR2)를 덮을 수 있다. 예를 들어, 층간 절연막(110, 210)은 기판(100)의 전면(예컨대, 기판(100)의 상면) 상에 차례로 적층되는 제1 층간 절연막(110) 및 제2 층간 절연막(210)을 포함할 수 있다. 제1 층간 절연막(110)은 필드 절연막(105), 제1 소오스/드레인 영역(160) 및 제2 소오스/드레인 영역(260)을 덮을 수 있다. 제2 층간 절연막(210)은 제1 게이트 구조체(G1), 제2 게이트 구조체(G2) 및 제1 층간 절연막(110)을 덮을 수 있다.
층간 절연막(110, 210)은 예를 들어, 실리콘 산화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
전면 배선 구조체(FS)는 기판(100)의 전면(예컨대, 기판(100)의 상면) 상에 배치될 수 있다. 예를 들어, 전면 배선 구조체(FS)는 제2 층간 절연막(210)의 상면 상에 형성될 수 있다. 전면 배선 구조체(FS)는 기판(100)의 전면 상에 형성되는 다양한 전자 소자들(예컨대, 제1 전자 소자(TR1) 및 제2 전자 소자(TR2))을 위한 신호 라인 및 전원 라인을 제공할 수 있다. 전면 배선 구조체(FS)는 복수의 전면 배선간 절연막들(311~314), 복수의 전면 배선 패턴들(FM1, FM2) 및 복수의 전면 비아 패턴들(FV1, FV2)을 포함할 수 있다. 전면 배선간 절연막들(311~314), 전면 배선 패턴들(FM1, FM2) 및 전면 비아 패턴들(FV1, FV2)의 층수, 개수 및 배치 등은 예시적인 것일 뿐이며, 도시된 것에 제한되는 것은 아니다.
전면 배선간 절연막들(311~314)은 기판(100)의 전면(예컨대, 제2 층간 절연막(210)의 상면) 상에 차례로 적층될 수 있다. 전면 배선 패턴들(FM1, FM2) 및 전면 비아 패턴들(FV1, FV2)은 전면 배선간 절연막들(311~314) 내에 형성될 수 있다. 전면 배선 패턴들(FM1, FM2) 및 전면 비아 패턴들(FV1, FV2)은 각각 전면 배선간 절연막들(311~314)에 의해 상호 절연될 수 있다.
전면 배선 패턴들(FM1, FM2)은 기판(100)의 전면 상에 차례로 적층될 수 있다. 예를 들어, 제1 전면 배선 패턴(FM1)은 제2 전면 배선간 절연막(312) 내에 형성될 수 있고, 제2 전면 배선 패턴(FM2)은 제4 전면 배선간 절연막(314) 내에 형성될 수 있다.
전면 비아 패턴들(FV1, FV2)은 기판(100)의 전면 상에 차례로 적층될 수 있다. 전면 비아 패턴들(FV1, FV2)은 전면 배선 패턴들(FM1, FM2)을 상호 연결할 수 있다. 예를 들어, 제1 전면 비아 패턴(FV1)은 제1 전면 배선간 절연막(311)을 관통하여 제1 전면 배선 패턴(FM1)과 접속될 수 있고, 제2 전면 비아 패턴(FV2)은 제3 전면 배선간 절연막(313)을 관통하여 제1 전면 배선 패턴(FM1)과 제2 전면 배선 패턴(FM2)을 연결할 수 있다.
몇몇 실시예에서, 각각의 전면 비아 패턴들(FV1, FV2)의 폭은 기판(100)의 전면에 가까워짐에 따라 감소할 수 있다. 이는, 전면 비아 패턴들(FV1, FV2)을 형성하기 위한 식각 공정의 특성에 기인할 수 있다.
전면 배선 구조체(FS)는 제1 전자 소자(TR1)와 접속될 수 있다. 예를 들어, 제1 영역(I) 상에 제1 소오스/드레인 컨택(CA1) 및 제1 게이트 컨택(CB1)이 형성될 수 있다. 제1 소오스/드레인 컨택(CA1)은 층간 절연막(110, 210)을 관통하여 제1 소오스/드레인 영역(160)과 접속될 수 있다. 제1 게이트 컨택(CB1)은 제1 게이트 캡핑 패턴(150), 층간 절연막(110, 210) 및 제1 전면 배선간 절연막(311)을 관통하여 제1 게이트 전극(130)과 접속될 수 있다.
몇몇 실시예에서, 제1 소오스/드레인 컨택(CA1)은 제1 소오스/드레인 영역(160)과 제1 전면 비아 패턴(FV1)을 연결할 수 있다. 도시된 것과 달리, 다른 몇몇 실시예에서, 제1 소오스/드레인 컨택(CA1)은 층간 절연막(110, 210) 및 제1 전면 배선간 절연막(311)을 관통하여 제1 소오스/드레인 영역(160)과 제1 전면 배선 패턴(FM1)을 연결할 수도 있다.
몇몇 실시예에서, 제1 게이트 컨택(CB1)은 제1 게이트 전극(130)과 제1 전면 배선 패턴(FM1)을 연결할 수 있다. 도시된 것과 달리, 다른 몇몇 실시예에서, 제1 게이트 컨택(CB1)은 층간 절연막(110, 210)을 관통하여 제1 게이트 전극(130)과 제1 전면 비아 패턴(FV1)을 연결할 수도 있다.
전면 배선 구조체(FS)는 제2 전자 소자(TR2)와 접속될 수 있다. 예를 들어, 제2 영역(II) 상에 제2 소오스/드레인 컨택(CA2) 및 제2 게이트 컨택(CB2)이 형성될 수 있다. 제2 소오스/드레인 컨택(CA2)은 층간 절연막(110, 210)을 관통하여 제2 소오스/드레인 영역(260)과 접속될 수 있다. 제2 게이트 컨택(CB2)은 제2 게이트 캡핑 패턴(250), 층간 절연막(110, 210) 및 제1 전면 배선간 절연막(311)을 관통하여 제2 게이트 전극(230)과 접속될 수 있다.
몇몇 실시예에서, 제2 소오스/드레인 컨택(CA2)은 제2 소오스/드레인 영역(260)과 제1 전면 비아 패턴(FV1)을 연결할 수 있다. 도시된 것과 달리, 다른 몇몇 실시예에서, 제2 소오스/드레인 컨택(CA2)은 층간 절연막(110, 210) 및 제1 전면 배선간 절연막(311)을 관통하여 제2 소오스/드레인 영역(260)과 제1 전면 배선 패턴(FM1)을 연결할 수도 있다.
몇몇 실시예에서, 제2 게이트 컨택(CB2)은 제2 게이트 전극(230)과 제1 전면 배선 패턴(FM1)을 연결할 수 있다. 도시된 것과 달리, 다른 몇몇 실시예에서, 제2 게이트 컨택(CB2)은 층간 절연막(110, 210)을 관통하여 제2 게이트 전극(230)과 제1 전면 비아 패턴(FV1)을 연결할 수도 있다.
몇몇 실시예에서, 각각의 제1 소오스/드레인 컨택(CA1), 제1 게이트 컨택(CB1), 제2 소오스/드레인 컨택(CA2) 및 제2 게이트 컨택(CB2)의 폭은 기판(100)의 전면에 가까워짐에 따라 감소할 수 있다. 이는, 제1 소오스/드레인 컨택(CA1), 제1 게이트 컨택(CB1), 제2 소오스/드레인 컨택(CA2) 및 제2 게이트 컨택(CB2)을 형성하기 위한 식각 공정의 특성에 기인할 수 있다.
전원 배선들(PW11, PW12, PW21, PW22) 기판(100)의 제1 영역(I) 상에 배치되는 제1 및 제2 전원 배선(PW11, PW12) 및 기판(100)의 제2 영역(II) 상에 배치되는 제3 및 제4 전원 배선(PW21, PW22)을 포함할 수 있다.
제1 및 제2 전원 배선(PW11, PW12)은 제1 전자 소자(TR1)에 서로 다른 전원 전압을 제공할 수 있다. 일례로, 제1 전원 배선(PW11)은 제1 전자 소자(TR1)에 소오스 전압(VSS)을 제공할 수 있고, 제2 전원 배선(PW12)은 제1 전자 소자(TR1)에 드레인 전압(VDD)을 제공할 수 있다.
몇몇 실시예에서, 제1 및 제2 전원 배선(PW11, PW12)은 각각 제1 방향(X1)으로 연장될 수 있다. 몇몇 실시예에서, 제1 및 제2 전원 배선(PW11, PW12)은 제3 방향(Y1)을 따라 교대로 배열될 수 있다.
제3 및 제4 전원 배선(PW21, PW22)은 제2 전자 소자(TR2)에 서로 다른 전원 전압을 제공할 수 있다. 일례로, 제3 전원 배선(PW21)은 제2 전자 소자(TR2)에 소오스 전압(VSS)을 제공할 수 있고, 제4 전원 배선(PW22)은 제1 전자 소자(TR1)에 드레인 전압(VDD)을 제공할 수 있다.
몇몇 실시예에서, 제3 및 제4 전원 배선(PW21, PW22)은 각각 제2 방향(X2)으로 연장될 수 있다. 몇몇 실시예에서, 제3 및 제4 전원 배선(PW21, PW22)은 제4 방향(Y2)을 따라 교대로 배열될 수 있다.
몇몇 실시예에서, 전원 배선들(PW11, PW12, PW21, PW22)은 각각 활성 영역들(AR11, AR12, AR21~AR23) 사이에 개재될 수 있다. 예를 들어, 제1 활성 영역(AR11)과 제2 활성 영역(AR12) 사이에 제1 전원 배선(PW11)이 개재될 수 있다. 또한, 제3 활성 영역(AR21)과 제4 활성 영역(AR22) 사이에 제3 전원 배선(PW21)이 개재될 수 있고, 제4 활성 영역(AR22)과 제5 활성 영역(AR23) 사이에 제4 전원 배선(PW22)이 개재될 수 있다.
몇몇 실시예에서, 전원 배선들(PW11, PW12, PW21, PW22)은 층간 절연막(110, 210) 상에 형성될 수 있다. 몇몇 실시예에서, 전원 배선들(PW11, PW12, PW21, PW22)은 전면 배선 패턴들(FM1, FM2) 중 일부와 동일 레벨에 배치될 수 있다. 여기서, "동일 레벨에 배치"됨이란, 기판(100)의 전면을 기준으로 동일 높이에 배치됨을 의미한다. 다만, 본 명세서에서, "동일"이란, 완전히 동일한 것뿐만 아니라 공정 상의 마진 등으로 인해 발생할 수 있는 미세한 차이를 포함하는 의미이다. 일례로, 전원 배선들(PW11, PW12, PW21, PW22)은 제1 전면 배선 패턴(FM1)과 동일 레벨에 배치될 수 있다.
몇몇 실시예에서, 제1 전원 배선(PW11) 및/또는 제2 전원 배선(PW12)은 제1 소오스/드레인 영역(160)과 접속될 수 있다. 일례로, 제1 전원 배선(PW11)은 전면 배선 패턴들(FM1, FM2) 및 전면 비아 패턴들(FV1, FV2)을 통해 제1 소오스/드레인 컨택(CA1)과 연결될 수 있다. 이를 통해, 제1 전원 배선(PW11)은 제1 소오스/드레인 영역(160)과 전기적으로 연결될 수 있다.
몇몇 실시예에서, 제3 전원 배선(PW21) 및/또는 제4 전원 배선(PW22)은 제2 소오스/드레인 영역(260)과 접속될 수 있다. 일례로, 제3 전원 배선(PW21)은 전면 배선 패턴들(FM1, FM2) 및 전면 비아 패턴들(FV1, FV2)을 통해 제2 소오스/드레인 컨택(CA2)과 연결될 수 있다. 이를 통해, 제3 전원 배선(PW21)은 제2 소오스/드레인 영역(260)과 전기적으로 연결될 수 있다.
후면 배선 구조체(BS)는 기판(100)의 후면(예컨대, 기판(100)의 하면) 상에 배치될 수 있다. 후면 배선 구조체(BS)는 기판(100)의 전면(예컨대, 기판(100)의 상면) 상에 형성되는 다양한 전자 소자들(예컨대, 제1 전자 소자(TR1) 및 제2 전자 소자(TR2))을 위한 신호 라인 및 전원 라인을 제공할 수 있다. 예를 들어, 후면 배선 구조체(BS)는 복수의 후면 배선간 절연막들(321~315), 복수의 후면 배선 패턴들(BM1~BM3), 제1 슈퍼 비아 패턴(SV1) 및 복수의 후면 비아 패턴들(BV1, BV2)을 포함할 수 있다. 후면 배선간 절연막들(321~315), 후면 배선 패턴들(BM1~BM3), 후면 비아 패턴들(BV1, BV2) 및 제1 슈퍼 비아 패턴(SV1)의 층수, 개수 및 배치 등은 예시적인 것일 뿐이며, 도시된 것에 제한되는 것은 아니다.
후면 배선간 절연막들(321~315)은 기판(100)의 후면 상에 차례로 적층될 수 있다. 후면 배선 패턴들(BM1~BM3), 후면 비아 패턴들(BV1, BV2) 및 제1 슈퍼 비아 패턴(SV1)은 후면 배선간 절연막들(321~315) 내에 형성될 수 있다. 후면 배선 패턴들(BM1~BM3), 후면 비아 패턴들(BV1, BV2) 및 제1 슈퍼 비아 패턴(SV1)은 각각 후면 배선간 절연막들(321~315)에 의해 상호 절연될 수 있다.
후면 배선 패턴들(BM1~BM3)은 기판(100)의 후면 상에 차례로 적층될 수 있다. 예를 들어, 제1 후면 배선 패턴(BM1)은 제1 후면 배선간 절연막(321) 내에 형성될 수 있고, 제2 후면 배선 패턴(BM2)은 제3 후면 배선간 절연막(323) 내에 형성될 수 있고, 제3 후면 배선 패턴(BM3)은 제5 후면 배선간 절연막(325) 내에 형성될 수 있다.
후면 비아 패턴들(BV1, BV2)은 기판(100)의 후면 상에 차례로 적층될 수 있다. 후면 비아 패턴들(BV1, BV2)은 후면 배선 패턴들(BM1~BM3)을 상호 연결할 수 있다. 예를 들어, 제1 후면 비아 패턴(BV1)은 제2 후면 배선간 절연막(322)을 관통하여 제1 후면 배선 패턴(BM1)과 제2 후면 배선 패턴(BM2)을 연결할 수 있고, 제2 후면 비아 패턴(BV2)은 제4 후면 배선간 절연막(324)을 관통하여 제2 후면 배선 패턴(BM2)과 제3 후면 배선 패턴(BM3)을 연결할 수 있다. 도 3에서, 후면 비아 패턴들(BV1, BV2)은 제2 영역(II) 상에 배치되는 것만이 도시되었으나 이는 예시적인 것일 뿐이며, 후면 비아 패턴들(BV1, BV2)은 제1 영역(I) 상에 배치될 수도 있음은 물론이다.
몇몇 실시예에서, 각각의 후면 비아 패턴들(BV1, BV2)의 폭은 기판(100)의 후면에 가까워짐에 따라 감소할 수 있다. 이는, 후면 비아 패턴들(BV1, BV2)을 형성하기 위한 식각 공정의 특성에 기인할 수 있다.
제1 슈퍼 비아 패턴(SV1)은 후면 배선간 절연막들(321~315) 중 복수 개의 후면 배선간 절연막들을 관통할 수 있다. 이에 따라, 제1 슈퍼 비아 패턴(SV1)은 복수의 후면 배선 패턴들(BM1~BM3) 중 적어도 일부와 교차할 수 있다. 일례로, 제1 슈퍼 비아 패턴(SV1)은 제3 후면 배선 패턴(BM3)으로부터 연장되어 제1 내지 제4 후면 배선간 절연막(321~324)을 관통할 수 있다. 이러한 제1 슈퍼 비아 패턴(SV1)은 제1 후면 배선 패턴(BM1) 및 제2 후면 배선 패턴(BM2)과 교차할 수 있다.
몇몇 실시예에서, 제1 슈퍼 비아 패턴(SV1)의 폭은 기판(100)의 후면에 가까워짐에 따라 감소할 수 있다. 이는, 제1 슈퍼 비아 패턴(SV1)을 형성하기 위한 식각 공정의 특성에 기인할 수 있다.
제1 슈퍼 비아 패턴(SV1)의 높이(H1)는 각각의 후면 비아 패턴들(BV1, BV2)의 높이(H2)보다 클 수 있다. 여기서, 높이란, 기판(100)의 후면(예컨대, 기판(100)의 하면)과 교차하는 수직 방향(Z1, Z2)에서의 높이를 의미한다. 예를 들어, 도 3에 도시된 것처럼, 제1 슈퍼 비아 패턴(SV1)의 높이(H1)는 제1 후면 비아 패턴(BV1)의 높이(H2)보다 클 수 있다.
몇몇 실시예에서, 제1 슈퍼 비아 패턴(SV1)의 높이(도 3의 H1)는 각각의 후면 비아 패턴들(BV1, BV2)의 높이(도 3의 H2)의 약 1.5배 이상일 수 있다. 예시적으로, 제1 슈퍼 비아 패턴(SV1)의 높이(H1)는 각각의 후면 비아 패턴들(BV1, BV2)의 높이(H2)의 약 1.5배 내지 약 10배일 수 있다. 바람직하게는, 제1 슈퍼 비아 패턴(SV1)의 높이(H1)는 각각의 후면 비아 패턴들(BV1, BV2)의 높이(H2)의 약 1.5배 내지 약 5배일 수 있다. 이로 인해, 제1 슈퍼 비아 패턴(SV1)은 후면 비아 패턴들(BV1, BV2)에 비해 감소된 저항을 가질 수 있다. 제1 슈퍼 비아 패턴(SV1)의 높이(H1) 및 후면 비아 패턴들(BV1, BV2)의 높이(H2)는 각각 수십 nm 내지 수백 nm일 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 슈퍼 비아 패턴(SV1)의 폭(도 3의 W31)은 각각의 후면 비아 패턴들(BV1, BV2)의 폭(도 3의 W32) 이상일 수 있다. 예시적으로, 제1 슈퍼 비아 패턴(SV1)의 폭(W31)은 각각의 후면 비아 패턴들(BV1, BV2)의 폭(W32)의 약 1배 내지 약 10배일 수 있다. 바람직하게는, 제1 슈퍼 비아 패턴(SV1)의 폭(W31)은 각각의 후면 비아 패턴들(BV1, BV2)의 폭(W32)의 약 1배 내지 약 5배일 수 있다. 이로 인해, 제1 슈퍼 비아 패턴(SV1)은 후면 비아 패턴들(BV1, BV2)에 비해 더욱 감소된 저항을 가질 수 있다. 제1 슈퍼 비아 패턴(SV1)의 폭(W31) 및 후면 비아 패턴들(BV1, BV2)의 폭(W32)은 각각 수십 nm 내지 수백 nm일 수 있으나, 이에 제한되는 것은 아니다.
구체적으로 도시되지 않았으나, 전면 배선 패턴들(FM1, FM2), 전면 비아 패턴들(FV1, FV2), 후면 배선 패턴들(BM1~BM3), 후면 비아 패턴들(BV1, BV2) 및 제1 슈퍼 비아 패턴(SV1)은 각각 배리어 도전막 및 필링 도전막을 포함할 수 있다. 상기 배리어 도전막은 상기 필링 도전막의 확산을 방지하기 위한 금속 또는 금속 질화물을 포함할 수 있다. 상기 배리어 도전막은 예를 들어, 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 니켈(Ni), 코발트(Co), 백금(Pt), 이들의 합금 및 이들의 질화물 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 상기 필링 도전막은 예를 들어, 알루미늄(Al), 구리(Cu), 텅스텐(W), 몰리브데늄(Mo), 코발트(Co), 루테늄(Ru) 및 이들의 합금 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
후면 배선 구조체(BS)는 제1 전자 소자(TR1)와 접속될 수 있다. 예를 들어, 제1 영역(I) 상에 제1 관통 비아(TV1)가 형성될 수 있다. 제1 관통 비아(TV1)는 기판(100) 및 층간 절연막(110, 210)을 관통하여 제1 영역(I) 상의 후면 배선 구조체(BS)와 전면 배선 구조체(FS)를 연결할 수 있다. 몇몇 실시예에서, 제1 관통 비아(TV1)는 제1 및 제2 활성 영역(AR11, AR12) 사이에 개재될 수 있다.
몇몇 실시예에서, 제1 슈퍼 비아 패턴(SV1)은 제1 영역(I) 상에 배치될 수 있다. 몇몇 실시예에서, 제1 관통 비아(TV1)는 제1 슈퍼 비아 패턴(SV1)과 제1 전원 배선(PW11) 및/또는 제2 전원 배선(PW12)을 연결할 수 있다. 일례로, 제1 관통 비아(TV1)는 기판(100), 층간 절연막(110, 210) 및 제1 전면 배선간 절연막(311)을 관통하여 제1 슈퍼 비아 패턴(SV1)과 제1 전원 배선(PW11)을 연결할 수 있다. 이를 통해, 후면 배선 구조체(BS)는 제1 소오스/드레인 영역(160)과 전기적으로 연결될 수 있다. 이러한 후면 배선 구조체(BS)는 기판(100)의 후면 상에 제1 영역(I)을 위한 전원 공급 네트워크(PDN; Power Delivery Network)를 구현할 수 있다.
후면 배선 구조체(BS)는 제2 전자 소자(TR2)와 접속될 수 있다. 예를 들어, 제2 영역(II) 상에 제2 관통 비아(TV2)가 형성될 수 있다. 제2 관통 비아(TV2)는 기판(100) 및 층간 절연막(110, 210)을 관통하여 제2 영역(II) 상의 후면 배선 구조체(BS)와 전면 배선 구조체(FS)를 연결할 수 있다. 몇몇 실시예에서, 제2 관통 비아(TV2)는 제3 내지 제5 활성 영역(AR21~AR23) 사이에 개재될 수 있다.
몇몇 실시예에서, 제2 관통 비아(TV2)는 제1 후면 배선 패턴(BM1)과 제3 전원 배선(PW21) 및/또는 제4 전원 배선(PW22)을 연결할 수 있다. 일례로, 제2 관통 비아(TV2)는 기판(100), 층간 절연막(110, 210) 및 제1 전면 배선간 절연막(311)을 관통하여 제1 후면 배선 패턴(BM1)과 제3 전원 배선(PW21)을 연결할 수 있다. 이를 통해, 후면 배선 구조체(BS)는 제2 소오스/드레인 영역(260)과 전기적으로 연결될 수 있다. 이러한 후면 배선 구조체(BS)는 기판(100)의 후면 상에 제2 영역(II)을 위한 전원 공급 네트워크(PDN)를 구현할 수 있다.
몇몇 실시예에서, 제1 관통 비아(TV1)의 폭 및 제2 관통 비아(TV2)의 폭은 각각 후면 배선 구조체(BS)로부터 전면 배선 구조체(FS)를 향함에 따라 감소할 수 있다. 이는, 제1 관통 비아(TV1) 및 제2 관통 비아(TV2)를 형성하기 위한 식각 공정의 특성에 기인할 수 있다.
몇몇 실시예에서, 제1 관통 비아(TV1)의 폭(도 3의 W41)은 제2 관통 비아(TV2)의 폭(도 3의 W42)보다 클 수 있다. 예시적으로, 제1 및 제2 활성 영역(AR11, AR12)의 피치(pitch)는 제3 내지 제5 활성 영역(AR21~AR23)의 피치보다 큼에 기인할 수 있다. 일례로, 제1 영역(I)은 입출력(I/O) 영역일 수 있고, 제2 영역(II)은 코어(core) 영역일 수 있다.
몇몇 실시예에서, 제1 관통 비아(TV1) 및 제2 관통 비아(TV2)는 각각 관통 도전막(192, 292) 및 관통 절연막(194, 294)을 포함할 수 있다. 관통 절연막(194, 294)은 관통 도전막(192, 292)의 측면을 따라 연장될 수 있다. 관통 절연막(194, 294)은 기판(100)으로부터 관통 도전막(192, 292)을 전기적으로 절연하기 위한 절연 물질을 포함할 수 있다. 관통 절연막(194, 294)은 예를 들어, 실리콘 산화물(SiO2), 실리콘 산질화물(SiON), 실리콘 산탄질화물(SiOCN) 또는 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 관통 도전막(192, 292)은 예를 들어, 알루미늄(Al), 구리(Cu), 텅스텐(W), 몰리브데늄(Mo), 코발트(Co), 루테늄(Ru) 및 이들의 합금 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
반도체 장치가 점점 고집적화됨에 따라, 반도체 장치를 구현하는 배선 패턴들 및 비아 패턴들의 폭이 점점 감소하고 있다. 이로 인해, 전자 소자에 전원 전압을 공급하는 전원 공급 네트워크(PDN)의 전압 강하(예컨대, IR 드롭(IR drop))가 중요한 문제로 대두되고 있다.
몇몇 실시예에 따른 반도체 장치에서, 전원 공급 네트워크(PDN)는 기판(100)의 후면(예컨대, 기판(100)의 하면) 상에 구현됨으로써 감소된 전압 강하를 가질 수 있다. 구체적으로, 상술한 것처럼, 전원 공급 네트워크(PDN)를 구현하는 후면 배선 구조체(BS)는 기판(100)의 후면 상에 배치될 수 있다. 이로 인해, 기판(100)의 전면(예컨대, 기판(100)의 상면) 상에 구현되는 전원 공급 네트워크(PDN)와 비교할 때, 전면 배선 구조체(FS)는 상대적으로 크게 형성될 수 있다. 따라서, 몇몇 실시예에 따른 반도체 장치는 향상된 PPA(Power, Perforamcne, Area)를 제공할 수 있다.
또한, 몇몇 실시예에 따른 반도체 장치에서, 후면 배선 구조체(BS)는 제1 슈퍼 비아 패턴(SV1)을 이용하여 비아 패턴들로 인한 전압 강하를 감소시킬 수 있다. 구체적으로, 비아 패턴들과 배선 패턴들 간의 계면(예컨대, 후면 배선 패턴들(BM1~BM3)과 후면 비아 패턴들(BV1, BV2) 간의 계면)은 비아 패턴들의 저항에서 큰 비중을 차지한다. 그러나, 상술한 것처럼, 제1 슈퍼 비아 패턴(SV1)은 후면 배선간 절연막들(321~315) 중 복수 개의 후면 배선간 절연막들을 관통하도록 형성될 수 있다. 이에 따라, 비아 패턴들과 배선 패턴들 간의 계면에서 발생되는 전압 강하가 최소화될 수 있고, PPA가 향상된 반도체 장치가 제공될 수 있다.
도 6 내지 도 15는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 다양한 단면도들이다. 설명의 편의를 위해, 도 1 내지 도 5를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다. 참고적으로, 도 6 내지 도 15는 도 1의 A1-A1 및 A2-A2를 따라 절단한 다른 다양한 단면도들이다.
도 6을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 제1 관통 비아(TV1) 및/또는 제2 관통 비아(TV2)는 제2 전면 배선 패턴(FM2)과 접속된다.
일례로, 제1 관통 비아(TV1) 및 제2 관통 비아(TV2)는 각각 기판(100), 층간 절연막(110, 210) 및 제1 내지 제3 전면 배선간 절연막(313~313)을 관통하여 제2 전면 배선 패턴(FM2)과 접속될 수 있다. 제1 관통 비아(TV1) 및 제2 관통 비아(TV2)가 모두 제2 전면 배선 패턴(FM2)과 접속되는 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 다른 예로, 제1 관통 비아(TV1) 및 제2 관통 비아(TV2) 중 하나는, 도 1 내지 도 5에 도시된 것과 같이 제1 전면 배선 패턴(FM1)과 접속될 수도 있음은 물론이다.
몇몇 실시예에서, 제1 관통 비아(TV1) 및/또는 제2 관통 비아(TV2)와 접속되는 제2 전면 배선 패턴(FM2)은 전원 배선(예컨대, 도 1 내지 도 5의 전원 배선들(PW11, PW12, PW21, PW22)으로 기능할 수 있다.
도 7을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 제1 슈퍼 비아 패턴(SV1)은 후면 배선 패턴들(BM1~BM3)을 상호 연결한다.
일례로, 제1 슈퍼 비아 패턴(SV1)은 제2 내지 제4 후면 배선간 절연막(322~324)을 관통하여 제1 후면 배선 패턴(BM1)과 제3 후면 배선 패턴(BM3)을 연결할 수 있다. 이러한 제1 슈퍼 비아 패턴(SV1)은 제2 후면 배선 패턴(BM2)과 교차할 수 있다.
도 8을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 제1 슈퍼 비아 패턴(SV1)은 후면 비아 패턴들(BV1, BV2) 중 일부와 접속된다.
일례로, 제1 슈퍼 비아 패턴(SV1)은 제1 내지 제3 후면 배선간 절연막(321~323)을 관통하여 제2 후면 비아 패턴(BV2)과 제1 관통 비아(TV1)를 연결할 수 있다. 이러한 제1 슈퍼 비아 패턴(SV1)은 제1 후면 배선 패턴(BM1) 및 제2 후면 배선 패턴(BM2)과 교차할 수 있다.
도 9를 참조하면, 몇몇 실시예에 따른 반도체 장치는 제1 슈퍼 비아 패턴(SV1)과 연결되는 제2 슈퍼 비아 패턴(SV2)을 더 포함한다.
일례로, 제1 슈퍼 비아 패턴(SV1)은 제1 및 제2 후면 배선간 절연막(321, 322)을 관통하여 제2 후면 배선 패턴(BM2)과 제1 관통 비아(TV1)를 연결할 수 있다. 이 때, 제2 슈퍼 비아 패턴(SV2)은 제4 및 제5 후면 배선간 절연막(324, 325)을 관통하여 제2 후면 배선 패턴(BM2)과 접속될 수 있다. 이러한 제2 슈퍼 비아 패턴(SV2)은 제3 후면 배선 패턴(BM3)과 교차할 수 있다.
도 9를 이용하여 상술한 것을 제외하고는, 제2 슈퍼 비아 패턴(SV2)은 제1 슈퍼 비아 패턴(SV1)과 유사하므로 이하에서 자세한 설명은 생략한다.
도 10을 참조하면, 몇몇 실시예에 따른 반도체 장치는 제2 영역(II) 상에 배치되는 제3 슈퍼 비아 패턴(SV3)을 더 포함한다.
일례로, 제3 슈퍼 비아 패턴(SV3)은 제2 영역(II) 상의 제1 내지 제4 후면 배선간 절연막(321~324)을 관통하여 제3 후면 배선 패턴(BM3)과 제2 관통 비아(TV2)를 연결할 수 있다. 이러한 제3 슈퍼 비아 패턴(SV3)은 제1 후면 배선 패턴(BM1) 및 제2 후면 배선 패턴(BM2)과 교차할 수 있다.
도 10을 이용하여 상술한 것을 제외하고는, 제3 슈퍼 비아 패턴(SV3)은 제1 슈퍼 비아 패턴(SV1)과 유사하므로 이하에서 자세한 설명은 생략한다.
도 11을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 제1 슈퍼 비아 패턴(SV1)은 제2 영역(II) 상에 배치된다.
일례로, 제1 슈퍼 비아 패턴(SV1)은 제2 영역(II) 상의 제2 내지 제4 후면 배선간 절연막(322~324)을 관통하여 제3 후면 배선 패턴(BM3)과 제1 후면 배선 패턴(BM1)을 연결할 수 있다. 이러한 제1 슈퍼 비아 패턴(SV1)은 제2 후면 배선 패턴(BM2)과 교차할 수 있다.
몇몇 실시예에서, 제2 영역(II) 상에 배치되는 제1 슈퍼 비아 패턴(SV1)은 제1 관통 비아(TV1)와 접속될 수 있다. 예를 들어, 제1 슈퍼 비아 패턴(SV1)은 제1 후면 배선 패턴(BM1)을 통해 제1 관통 비아(TV1)와 연결될 수 있다. 이를 통해, 제2 영역(II) 상에 배치되는 제1 슈퍼 비아 패턴(SV1)은 제1 영역(I)을 위한 전원 공급 네트워크(PDN)를 구현할 수 있다.
도 12 및 도 13을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 전원 배선들(PW11, PW12, PW21, PW22)은 기판(100) 내에 매립된다.
예를 들어, 제1 및 제2 전원 배선(PW11, PW12)은 제1 소자 분리 트렌치(100t1) 내에 배치될 수 있고, 제3 및 제4 전원 배선(PW21, PW22)은 제2 소자 분리 트렌치(100t2) 내에 배치될 수 있다. 필드 절연막(105)은 전원 배선들(PW11, PW12, PW21, PW22)을 덮을 수 있다. 몇몇 실시예에서, 필드 절연막(105)의 일부는 기판(100)과 전원 배선들(PW11, PW12, PW21, PW22) 사이에 개재될 수 있다.
도 12에서, 전원 배선들(PW11, PW12, PW21, PW22)의 하면은 제1 소자 분리 트렌치(100t1)의 하면 및 제2 소자 분리 트렌치(100t2)의 하면보다 낮은 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 다른 예로, 전원 배선들(PW11, PW12, PW21, PW22)의 하면은 제1 소자 분리 트렌치(100t1)의 하면 및 제2 소자 분리 트렌치(100t2)의 하면과 같거나 그들보다 높을 수도 있음은 물론이다.
몇몇 실시예에서, 제1 관통 비아(TV1)는 기판(100)을 관통하여 제1 슈퍼 비아 패턴(SV1)과 제1 전원 배선(PW11) 및/또는 제2 전원 배선(PW12)을 연결할 수 있다. 몇몇 실시예에서, 제2 관통 비아(TV2)는 기판(100)을 관통하여 제1 후면 배선 패턴(BM1)과 제3 전원 배선(PW21) 및/또는 제4 전원 배선(PW22)을 연결할 수 있다.
도 13을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 제1 소오스/드레인 컨택(CA1) 및/또는 제2 소오스/드레인 컨택(CA2)은 제1 컨택부(182, 282) 및 제2 컨택부(184, 284)를 포함한다.
제1 컨택부(182, 282)는 제1 소오스/드레인 영역(160) 및/또는 제2 소오스/드레인 영역(260)과 접촉할 수 있다. 제2 컨택부(184, 284)는 제1 컨택부(182, 282)의 하면으로부터 돌출되어 전원 배선들(PW11, PW12, PW21, PW22)과 접촉할 수 있다. 예를 들어, 제2 컨택부(184, 284)는 필드 절연막(105) 및 제1 층간 절연막(110)을 관통하여 제1 전원 배선(PW11) 및/또는 제3 전원 배선(PW21)과 접촉할 수 있다. 제1 소오스/드레인 컨택(CA1) 및 제2 소오스/드레인 컨택(CA2)은 모두 제1 컨택부(182, 282) 및 제2 컨택부(184, 284)를 포함하는 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 다른 예로, 제1 소오스/드레인 컨택(CA1) 및 제2 소오스/드레인 컨택(CA2) 중 하나는, 제2 컨택부(184, 284)를 포함하지 않을 수도 있음은 물론이다.
도 14를 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 전면 배선 구조체(FS)는 복수의 제1 소오스/드레인 영역(160)들 및/또는 복수의 제2 소오스/드레인 영역(260)들을 상호 연결한다.
예를 들어, 제1 영역(I) 상의 전면 배선 구조체(FS)는 제1 활성 영역(AR11) 상의 제1 소오스/드레인 영역(160)과 제2 활성 영역(AR12) 상의 제1 소오스/드레인 영역(160)을 상호 연결할 수 있다. 또한, 예를 들어, 제2 영역(II) 상의 전면 배선 구조체(FS)는 제3 활성 영역(AR21) 상의 제2 소오스/드레인 영역(260)과 제4 활성 영역(AR22) 상의 제2 소오스/드레인 영역(260)을 상호 연결할 수 있다.
도 15를 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 제1 슈퍼 비아 패턴(SV1)은 제1 전원 배선(PW11) 및/또는 제2 전원 배선(PW12)과 접촉한다.
일례로, 제1 슈퍼 비아 패턴(SV1)은 제1 내지 제4 후면 배선간 절연막(321~324), 필드 절연막(105), 층간 절연막(110, 210) 및 제1 전면 배선간 절연막(311)을 관통하여 제3 후면 배선 패턴(BM3)과 제1 전원 배선(PW11)을 연결할 수 있다. 몇몇 실시예에서, 제1 관통 비아(TV1)는 생략될 수 있다.
몇몇 실시예에서, 제1 슈퍼 비아 패턴(SV1)의 측면을 따라 연장되는 비아 절연막(196)이 형성될 수 있다. 비아 절연막(196)은 기판(100)으로부터 제1 슈퍼 비아 패턴(SV1)을 전기적으로 절연하기 위한 절연 물질을 포함할 수 있다. 비아 절연막(196)은 예를 들어, 실리콘 산화물(SiO2), 실리콘 산질화물(SiON), 실리콘 산탄질화물(SiOCN) 또는 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 16 및 도 17은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도들이다. 설명의 편의를 위해, 도 1 내지 도 5를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다. 참고적으로, 도 16은 도 1의 B1-B1 및 B2-B2를 따라 절단한 다른 단면도들이고, 도 17은 도 1의 C1-C1 및 C2-C2를 따라 절단한 다른 단면도들이다.
도 16 및 도 17을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 활성 패턴들(F1, F2)은 각각 복수의 와이어 패턴들을 포함한다.
예를 들어, 제1 활성 패턴(F1)은 기판(100)의 상면 상에 차례로 적층되며, 서로 이격되는 제1 및 제2 와이어 패턴(114, 116)을 포함할 수 있다. 예시적으로, 제1 와이어 패턴(114)은 기판(100)으로부터 제5 방향(Z1)으로 이격될 수 있고, 제2 와이어 패턴(116)의 제1 와이어 패턴(114)으로부터 제5 방향(Z1)으로 이격될 수 있다. 제1 및 제2 와이어 패턴(114, 116)은 각각 제1 방향(X1)으로 연장되어 제1 게이트 구조체(G1)를 관통할 수 있다. 즉, 제1 게이트 구조체(G1)는 제1 및 제2 와이어 패턴(114, 116)을 각각 둘러쌀 수 있다.
또한, 예를 들어, 제2 활성 패턴(F2)은 기판(100)의 상면 상에 차례로 적층되며, 서로 이격되는 제3 및 제4 와이어 패턴(214, 216)을 포함할 수 있다. 예시적으로, 제3 와이어 패턴(214)은 기판(100)으로부터 제6 방향(Z2)으로 이격될 수 있고, 제4 와이어 패턴(216)의 제3 와이어 패턴(214)으로부터 제6 방향(Z2)으로 이격될 수 있다. 제3 및 제4 와이어 패턴(214, 216)은 각각 제2 방향(X2)으로 연장되어 제2 게이트 구조체(G2)를 관통할 수 있다. 즉, 제2 게이트 구조체(G2)는 제3 및 제4 와이어 패턴(214, 216)을 각각 둘러쌀 수 있다.
도 16에서, 와이어 패턴들(114, 116, 214, 216)의 단면은 각각 직사각형인 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 다른 예로, 와이어 패턴들(114, 116, 214, 216)의 단면은 각각 원형 또는 다른 다각형일 수도 있다.
몇몇 실시예에서, 제1 활성 패턴(F1)은 기판(100)의 상면으로부터 돌출되어 제1 방향(X1)으로 연장되는 제1 핀형 패턴(112)을 더 포함할 수 있다. 제1 와이어 패턴(114)은 예를 들어, 제1 핀형 패턴(112)으로부터 제5 방향(Z1)으로 이격될 수 있다. 몇몇 실시예에서, 제2 활성 패턴(F2)은 기판(100)의 상면으로부터 돌출되어 제2 방향(X2)으로 연장되는 제2 핀형 패턴(212)을 더 포함할 수 있다. 제3 와이어 패턴(214)은 예를 들어, 제2 핀형 패턴(212)으로부터 제6 방향(Z2)으로 이격될 수 있다.
도 18은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 5를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다. 참고적으로, 도 18은 도 1의 A1-A1 및 A2-A2를 따라 절단한 다른 단면도들이다.
도 18을 참조하면, 몇몇 실시예에 따른 반도체 장치는 재배선층(350) 및 패드(360)를 더 포함한다.
재배선층(350)은 후면 배선 구조체(BS)의 하면 상에 형성될 수 있다. 재배선층(350)은 후면 배선 구조체(BS)와 전기적으로 연결될 수 있다. 예를 들어, 재배선층(350)은 폴리머층 및 상기 폴리머층 내에 제3 후면 배선 패턴(BM3)과 전기적으로 연결되는 다중층의 배선 패턴들을 포함할 수 있다.
패드(360)는 재배선층(350)의 하면 상에 형성될 수 있다. 패드(360)는 재배선층(350)으로부터 노출되어 외부로부터 신호(예컨대, 데이터 신호 또는 전원 신호)를 공급받을 수 있다. 패드(360)는 재배선층(350)과 전기적으로 연결될 수 있다. 이를 통해, 후면 배선 구조체(BS)는 몇몇 실시예에 따른 반도체 장치의 전원 공급 네트워크(PDN)를 형성할 수 있다.
이하에서, 도 1 내지 도 5 및 도 19 내지 도 30을 참조하여, 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명한다.
도 19 내지 도 30은 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 5를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다. 참고적으로, 도 19, 도 22, 도 25 내지 도 30은 각각 도 1의 A1-A1 및 A2-A2를 따라 절단한 단면도들이다. 도 20 및 도 23은 각각 도 1의 B1-B1 및 B2-B2를 따라 절단한 단면도들이다. 도 21 및 도 24는 각각 도 1의 C1-C1 및 C2-C2를 따라 절단한 단면도들이다.
도 19 내지 도 21을 참조하면, 기판(100)의 전면(예컨대, 기판(100)의 상면) 상에 전자 소자들(예컨대, 도 1의 제1 전자 소자(TR1) 및 제2 전자 소자(TR2))을 형성한다.
예를 들어, 제1 영역(I) 내에 제1 및 제2 활성 영역(AR11, AR12)이 형성될 수 있고, 제2 영역(II) 내에 제3 내지 제5 활성 영역(AR21~AR23)이 형성될 수 잇다. 제1 및 제2 활성 영역(AR11, AR12)은 기판(100) 내의 제1 소자 분리 트렌치(100t1)에 의해 정의될 수 있고, 제3 내지 제5 활성 영역(AR21~AR23)은 기판(100) 내의 제2 소자 분리 트렌치(100t2)에 의해 정의될 수 있다.
이어서, 제1 및 제2 활성 영역(AR11, AR12) 상에 제1 활성 패턴(F1), 제1 게이트 구조체(G1) 및 제1 소오스/드레인 영역(160)이 형성될 수 있다. 또한, 제3 내지 제5 활성 영역(AR21~AR23) 상에 제2 활성 패턴(F2), 제2 게이트 구조체(G2) 및 제2 소오스/드레인 영역(260)이 형성될 수 있다.
이어서, 전자 소자들(예컨대, 도 1의 제1 전자 소자(TR1) 및 제2 전자 소자(TR2))을 덮는 층간 절연막(110, 210)이 형성될 수 있다. 층간 절연막(110, 210)은 제1 활성 패턴(F1), 제1 게이트 구조체(G1), 제1 소오스/드레인 영역(160), 제2 활성 패턴(F2), 제2 게이트 구조체(G2) 및 제2 소오스/드레인 영역(260)을 덮을 수 있다.
도 22 내지 도 24를 참조하면, 제1 소오스/드레인 컨택(CA1), 제2 소오스/드레인 컨택(CA2), 제1 게이트 컨택(CB1) 및 제2 게이트 컨택(CB2)을 형성한다.
예를 들어, 층간 절연막(110, 210)을 관통하여 제1 소오스/드레인 영역(160)과 접속되는 제1 소오스/드레인 컨택(CA1)이 형성될 수 있다. 또한, 층간 절연막(110, 210)을 관통하여 제2 소오스/드레인 영역(260)과 접속되는 제2 소오스/드레인 컨택(CA2)이 형성될 수 있다.
이어서, 층간 절연막(110, 210), 제1 소오스/드레인 컨택(CA1) 및 제2 소오스/드레인 컨택(CA2)을 덮는 제1 전면 배선간 절연막(311)이 형성될 수 있다. 제1 게이트 컨택(CB1)은 제1 전면 배선간 절연막(311), 층간 절연막(110, 210) 및 제1 게이트 캡핑 패턴(150)을 관통하여 제1 게이트 전극(130)과 접속될 수 있다. 또한, 제2 게이트 컨택(CB2)은 제1 전면 배선간 절연막(311), 층간 절연막(110, 210) 및 제2 게이트 캡핑 패턴(250)을 관통하여 제2 게이트 전극(230)과 접속될 수 있다.
도 25를 참조하면, 층간 절연막(110, 210)의 상면 상에 전면 배선 구조체(FS)를 형성한다.
예를 들어, 층간 절연막(110, 210)의 상면 상에 제1 내지 제4 전면 배선간 절연막(311~314), 제1 및 제2 전면 배선 패턴(FM1, FM2) 및 제1 및 제2 전면 비아 패턴들(FV1, FV2)이 형성될 수 있다. 전면 배선 구조체(FS)는 기판(100)의 전면 상에 형성되는 다양한 전자 소자들(예컨대, 도 1의 제1 전자 소자(TR1) 및 제2 전자 소자(TR2))을 위한 신호 라인 및 전원 라인을 제공할 수 있다.
몇몇 실시예에서, 전면 배선 패턴들(FM1, FM2) 중 일부와 동일 레벨에 배치되는 전원 배선들(PW11, PW12, PW21, PW22)이 형성될 수 있다. 일례로, 전원 배선들(PW11, PW12, PW21, PW22)은 제1 전면 배선 패턴(FM1)과 동일 레벨에 배치될 수 있다.
도 26을 참조하면, 전면 배선 구조체(FS) 상에 캐리어 기판(400)을 부착한다.
예를 들어, 제4 전면 배선간 절연막(314) 상에 캐리어 기판(400)이 부착될 수 있다. 캐리어 기판(400)은 후속되는 공정에서 그와 부착되는 반도체 장치를 지지하는 지지 기판으로 기능할 수 있다. 캐리어 기판(400)이 부착된 후에, 기판(100)은 그 후면이 위를 향하도록 반전될 수 있다.
도 27을 참조하면, 기판(100)의 후면에 대한 씨닝(thinning) 공정을 수행한다.
예를 들어, 기판(100)의 후면에 대한 백그라인딩(back grinding) 공정이 수행될 수 있다. 이를 통해, 기판(100)의 두께는 감소되어 얇아질 수 있다.
도 28을 참조하면, 전면 배선 구조체(FS)와 접속되는 제1 관통 비아(TV1) 및 제2 관통 비아(TV2)를 형성한다.
예를 들어, 기판(100), 필드 절연막(105), 층간 절연막(110, 210) 및 제1 전면 배선간 절연막(311)을 관통하여 제1 전원 배선(PW11)과 접속되는 제1 관통 비아(TV1)가 형성될 수 있다. 또한, 기판(100), 필드 절연막(105), 층간 절연막(110, 210) 및 제1 전면 배선간 절연막(311)을 관통하여 제3 전원 배선(PW21) 및/또는 제4 전원 배선(PW22)과 접속되는 제2 관통 비아(TV2)가 형성될 수 있다.
몇몇 실시예에서, 제1 관통 비아(TV1) 및 제2 관통 비아(TV2)는 각각 관통 도전막(192, 292) 및 관통 절연막(194, 294)을 포함할 수 있다.
도 29를 참조하면, 기판(100)의 후면 상에 후면 배선 구조체(BS)의 일부를 형성한다.
예를 들어, 기판(100)의 후면 상에 제1 내지 제4 후면 배선간 절연막(321~324), 제1 및 제2 후면 배선 패턴(BM1, BM2) 및 제1 후면 비아 패턴(BV1)이 형성될 수 있다.
형성된 후면 배선 구조체(BS)의 일부는 제1 관통 비아(TV1) 및 제2 관통 비아(TV2)와 접속될 수 있다. 이를 통해, 후면 배선 구조체(BS)는 기판(100)의 전면 상에 형성되는 다양한 전자 소자들(예컨대, 도 1의 제1 전자 소자(TR1) 및 제2 전자 소자(TR2))을 위한 신호 라인 및 전원 라인을 제공할 수 있다.
도 30을 참조하면, 기판(100)의 후면 상에 후면 배선 구조체(BS)의 나머지 일부를 형성한다.
예를 들어, 제1 슈퍼 비아 패턴(SV1), 제2 후면 비아 패턴(BV2), 제5 후면 배선간 절연막(325) 및 제3 후면 배선 패턴(BM3)이 형성될 수 있다.
제1 슈퍼 비아 패턴(SV1)은 후면 배선간 절연막들(321~315) 중 복수 개의 후면 배선간 절연막들을 관통하도록 형성될 수 있다. 일례로, 제1 슈퍼 비아 패턴(SV1)은 제1 내지 제4 후면 배선간 절연막(321~324)을 관통하여 제1 관통 비아(TV1)와 접속될 수 있다.
제2 후면 비아 패턴(BV2)은 제4 후면 배선간 절연막(324)을 관통하여 제2 후면 배선 패턴(BM2)과 접속되도록 형성될 수 있다. 제5 후면 배선간 절연막(325)은 제4 후면 배선간 절연막(324)을 덮도록 형성될 수 있다. 제3 후면 배선 패턴(BM3)은 제5 후면 배선간 절연막(325) 내에 형성되어 제1 슈퍼 비아 패턴(SV1) 및 제2 후면 비아 패턴(BV2)과 접속되도록 형성될 수 있다.
이어서, 캐리어 기판(400)을 제거한다. 캐리어 기판(400)이 제거된 후에, 기판(100)은 그 전면이 위를 향하도록 반전될 수 있다. 이에 따라, 도 1 내지 도 5를 이용하여 상술한 반도체 장치가 제조될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 필드 절연막
110, 210: 층간 절연막 120, 220: 게이트 유전막
130, 230: 게이트 도전막 140, 240: 게이트 스페이서
150, 250: 게이트 캡핑 패턴 160, 260: 소오스/드레인 영역
311~314: 전면 배선간 절연막 321~325: 후면 배선간 절연막
AR11~AR23: 활성 영역 BM1, BM2: 후면 배선 패턴
BV1, BV2: 후면 비아 패턴 CA1, CA2: 소오스/드레인 컨택
CB: 게이트 컨택 FM1, FM2: 전면 배선 패턴
FV1, FV2: 전면 비아 패턴 G1, G2: 게이트 구조체
PW11~PW22: 전원 배선 TV1, TV2: 관통 비아

Claims (20)

  1. 활성 영역이 형성된 전면 및 상기 전면과 반대되는 후면을 포함하는 기판;
    상기 활성 영역 상에 형성된 전자 소자;
    상기 기판의 상기 전면 상에, 상기 전자 소자와 접속되는 전면 배선 구조체; 및
    상기 기판의 상기 후면 상에, 상기 전자 소자와 접속되는 후면 배선 구조체를 포함하되,
    상기 후면 배선 구조체는, 상기 기판의 상기 후면 상에 차례로 적층되는 복수의 후면 배선 패턴들 및 상기 복수의 후면 배선 패턴들 중 적어도 일부와 교차하는 슈퍼 비아 패턴을 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 후면 배선 구조체는, 상기 기판의 상기 후면 상에 차례로 적층되며, 상기 복수의 후면 배선 패턴들을 각각 덮는 복수의 후면 배선간 절연막들을 더 포함하되,
    상기 슈퍼 비아 패턴은 상기 복수의 후면 배선간 절연막들을 관통하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 슈퍼 비아 패턴의 폭은 상기 기판의 상기 후면에 가까워짐에 따라 감소하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 복수의 후면 배선 패턴들은, 제1 후면 배선 패턴 및 상기 제1 후면 배선 패턴보다 상기 기판의 후면으로부터 이격되는 제2 후면 배선 패턴을 포함하고,
    상기 제1 후면 배선 패턴과 상기 제2 후면 배선 패턴을 연결하는 후면 비아 패턴을 더 포함하는 반도체 장치.
  5. 제 4항에 있어서,
    상기 슈퍼 비아 패턴의 높이는 상기 후면 비아 패턴의 높이의 1.5배 이상인 반도체 장치.
  6. 제 1항에 있어서,
    상기 전자 소자는, 상기 활성 영역 상에 제1 방향으로 연장되는 활성 패턴과, 상기 활성 패턴 상에 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 구조체와, 상기 게이트 구조체의 측면 상의 상기 활성 패턴 내의 소오스/드레인 영역을 포함하고,
    상기 슈퍼 비아 패턴은 상기 소오스/드레인 영역과 접속되는 반도체 장치.
  7. 제 6항에 있어서,
    상기 기판을 관통하여 상기 전면 배선 구조체와 상기 슈퍼 비아 패턴을 연결하는 관통 비아와,
    상기 전자 소자 상에, 상기 전면 배선 구조체와 상기 소오스/드레인 영역을 연결하는 소오스/드레인 컨택을 더 포함하는 반도체 장치.
  8. 제 6항에 있어서,
    상기 기판 내에 매립되며, 상기 소오스/드레인 영역과 접속되는 전원 배선과,
    상기 기판을 관통하여 상기 전원 배선과 상기 슈퍼 비아 패턴을 연결하는 관통 비아를 더 포함하는 반도체 장치.
  9. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 제1 영역 내에, 제1 거리로 이격되는 제1 활성 영역 및 제2 활성 영역;
    상기 제2 영역 내에, 상기 제1 거리보다 작은 제2 거리로 이격되는 제3 활성 영역 및 제4 활성 영역;
    상기 제1 활성 영역 상에 형성된 제1 트랜지스터;
    상기 제3 활성 영역 상에 형성된 제2 트랜지스터;
    상기 기판의 상면 상에, 상기 제1 트랜지스터 및 상기 제2 트랜지스터를 덮는 층간 절연막;
    상기 층간 절연막의 상면 상에, 상기 제1 트랜지스터 및 상기 제2 트랜지스터와 접속되는 전면 배선 구조체;
    상기 제1 활성 영역과 상기 제2 활성 영역 사이에, 상기 제1 트랜지스터와 접속되는 제1 전원 배선;
    상기 제3 활성 영역과 상기 제4 활성 영역 사이에, 상기 제2 트랜지스터와 접속되는 제2 전원 배선; 및
    상기 기판의 하면 상의 후면 배선 구조체를 포함하되,
    상기 후면 배선 구조체는, 상기 제1 전원 배선과 접속되는 슈퍼 비아 패턴 및 상기 제2 전원 배선과 접속되는 후면 비아 패턴을 포함하고,
    상기 슈퍼 비아 패턴의 높이는 상기 후면 비아 패턴의 높이의 1.5배 이상인 반도체 장치.
  10. 제 9항에 있어서,
    상기 후면 배선 구조체는, 상기 기판의 상기 후면 상에 차례로 적층되는 제1 후면 배선 패턴 및 제2 후면 배선 패턴을 포함하고,
    상기 슈퍼 비아 패턴은 상기 제1 후면 배선 패턴 및 상기 제2 후면 배선 패턴과 교차하고,
    상기 후면 비아 패턴은 상기 제1 후면 배선 패턴의 하면과 상기 제2 후면 배선 패턴의 상면을 연결하는 반도체 장치.
  11. 제 9항에 있어서,
    상기 제1 트랜지스터는, 상기 제1 활성 영역 상의 제1 활성 패턴과, 상기 제1 활성 패턴 상에 상기 제1 활성 패턴과 교차하는 제1 게이트 구조체와, 상기 제1 게이트 구조체의 측면 상의 상기 제1 활성 패턴 내의 제1 소오스/드레인 영역을 포함하고,
    상기 제2 트랜지스터는, 상기 제3 활성 영역 상의 제2 활성 패턴과, 상기 제2 활성 패턴 상에 상기 제2 활성 패턴과 교차하는 제2 게이트 구조체와, 상기 제2 게이트 구조체의 측면 상의 상기 제2 활성 패턴 내의 제2 소오스/드레인 영역을 포함하고,
    상기 제1 전원 배선은 상기 제1 소오스/드레인 영역과 접속되고,
    상기 제2 전원 배선은 상기 제2 소오스/드레인 영역과 접속되는 반도체 장치.
  12. 제 11항에 있어서,
    상기 제1 게이트 구조체의 폭은 상기 제2 게이트 구조체의 폭보다 큰 반도체 장치.
  13. 제 11항에 있어서,
    상기 제1 게이트 구조체는, 상기 제1 활성 패턴과 교차하는 제1 게이트 전극 및 상기 제1 게이트 전극과 상기 제1 활성 패턴 사이의 제1 게이트 유전막을 포함하고,
    상기 제2 게이트 구조체는, 상기 제2 활성 패턴과 교차하는 제2 게이트 전극 및 상기 제1 게이트 전극과 상기 제1 활성 패턴 사이의 제2 게이트 유전막을 포함하고,
    상기 제1 게이트 유전막의 두께는 상기 제2 게이트 유전막의 두께보다 큰 반도체 장치.
  14. 제 9항에 있어서,
    상기 제1 영역의 상기 기판을 관통하여 상기 제1 전원 배선과 상기 슈퍼 비아 패턴을 연결하는 제1 관통 비아와,
    상기 제2 영역의 상기 기판을 관통하여 상기 제2 전원 배선과 상기 후면 비아 패턴을 연결하는 제2 관통 비아를 더 포함하는 반도체 장치.
  15. 제 14항에 있어서,
    상기 제1 전원 배선 및 상기 제2 전원 배선은 각각 상기 전면 배선 구조체 내에 배치되는 반도체 장치.
  16. 제 14항에 있어서,
    상기 제1 전원 배선 및 상기 제2 전원 배선은 각각 상기 기판 내에 매립되는 반도체 장치.
  17. 제 9항에 있어서,
    상기 제1 영역은 입출력(I/O) 영역이고, 상기 제2 영역은 코어(core) 영역인 반도체 장치.
  18. 기판;
    상기 기판의 상면 상에, 제1 방향으로 연장되는 활성 패턴;
    상기 활성 패턴 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 구조체;
    상기 게이트 구조체의 측면 상의 상기 활성 패턴 내에 형성되는 소오스/드레인 영역;
    상기 활성 패턴, 상기 게이트 구조체 및 상기 소오스/드레인 영역을 덮는 층간 절연막;
    상기 층간 절연막의 상면 상에, 상기 소오스/드레인 영역과 접속되는 전원 배선;
    상기 기판의 하면 상에 차례로 적층되는 복수의 후면 배선간 절연막들;
    상기 복수의 후면 배선간 절연막들을 관통하는 슈퍼 비아 패턴; 및
    상기 기판 및 상기 층간 절연막을 관통하여 상기 전원 배선과 상기 슈퍼 비아 패턴을 연결하는 관통 비아를 포함하는 반도체 장치.
  19. 소자 분리 트렌치에 의해 정의되는 활성 영역을 포함하는 기판;
    상기 활성 영역의 상면 상에, 제1 방향으로 연장되는 활성 패턴;
    상기 활성 패턴 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 구조체;
    상기 게이트 구조체의 측면 상의 상기 활성 패턴 내에 형성되는 소오스/드레인 영역;
    상기 소자 분리 트렌치 내에, 상기 소오스/드레인 영역과 접속되는 전원 배선;
    상기 기판의 하면 상에 차례로 적층되는 복수의 후면 배선간 절연막들;
    상기 복수의 후면 배선간 절연막들을 관통하는 슈퍼 비아 패턴; 및
    상기 기판을 관통하여 상기 전원 배선과 상기 슈퍼 비아 패턴을 연결하는 관통 비아를 포함하는 반도체 장치.
  20. 활성 영역이 형성된 전면 및 상기 전면과 반대되는 후면을 포함하는 기판을 제공하고,
    상기 활성 영역 상에 전자 소자를 형성하고,
    상기 기판의 상기 전면 상에, 상기 전자 소자와 접속되는 전면 배선 구조체를 형성하고,
    상기 기판의 상기 후면 상에, 상기 전자 소자와 접속되는 후면 배선 구조체를 형성하는 것을 포함하되,
    상기 후면 배선 구조체는, 상기 기판의 상기 후면 상에 차례로 적층되는 복수의 후면 배선 패턴들 및 상기 복수의 후면 배선 패턴들 중 적어도 일부와 교차하는 슈퍼 비아 패턴을 포함하는 반도체 장치의 제조 방법.
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