CN115440702A - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件，包括：包含有源区的正面和与正面相对的背面的衬底、位于有源区上的电子元件、在衬底的正面上与电子元件电连接的正面布线结构、以及在衬底的背面上与电子元件电连接的背面布线结构。背面布线结构包括依次堆叠在衬底的背面上的多个背面布线图案，以及与多个背面布线图案中的至少一层相交并延伸穿过该至少一层的超通孔图案。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法。更具体地，本发明涉及一种包括背面布线图案的半导体器件及其制造方法。
背景技术
由于小型化、多功能和/或低制造成本等特性，半导体器件可能是电子工业中的一个重要因素。半导体器件可以被分类为存储数据的半导体存储器件、执行数据的算术处理的半导体逻辑器件、以及包括存储元件和逻辑元件的混合半导体器件等。
随着电子工业的发展，对改善半导体器件特性的需求正在增加。例如，可能会增加对高可靠性、高速和/或多功能半导体器件的需求。为了满足这种需求，半导体器件内部的结构可能变得更加复杂和高度集成。
发明内容
本发明的方面提供了一种改进了PPA(功率、性能、面积)的半导体器件。
本发明的方面还提供一种制造其中改进了PPA的半导体器件的方法。
根据本发明构思的一些方面，一种半导体器件包括：衬底，包括包含有源区的正面和与正面相对的背面；电子元件，位于有源区上；与电子元件电连接的正面布线结构，位于衬底的正面上；以及与电子元件电连接的背面布线结构，位于衬底的背面上，其中背面布线结构包括多个背面布线图案和超通孔图案，多个背面布线图案依次堆叠在衬底的背面上，超通孔图案与多个背面布线图案的至少一部分相交并延伸穿过多个背面布线图案的至少一层。
根据本发明构思的一些方面，一种半导体器件包括：衬底，包括第一区域和第二区域；第一有源区和第二有源区，在第一区域中间隔开第一距离；第三有源区和第四有源区，在第二区域中间隔开小于第一距离的第二距离；第一晶体管，在第一有源区上；第二晶体管，在第三有源区上；层间绝缘膜，在衬底的上侧位于第一晶体管和第二晶体管上；正面布线结构，在层间绝缘膜的上侧与第一晶体管和第二晶体管电连接；第一电源布线，在第一有源区和第二有源区之间与第一晶体管电连接；第二电源布线，在第三有源区和第四有源区之间与第二晶体管电连接；以及背面布线结构，在衬底的下侧，其中背面布线结构包括与第一电源布线电连接的超通孔图案以及与第二电源布线电连接的背面通孔图案，并且超通孔图案沿着衬底的上侧和下侧之间的高度方向的高度超过背面通孔图案的高度的1.5倍。
根据本发明构思的一些方面，一种半导体器件包括：衬底；在衬底的上侧的有源图案，沿第一方向延伸；在有源图案上的栅极结构，沿与第一方向相交的第二方向延伸；源/漏区，在栅极结构一侧在有源图案中；层间绝缘膜，在有源图案、栅极结构和源/漏区上；在层间绝缘膜的上侧的电源布线，与源/漏区电连接；多个背面布线间绝缘膜，依次堆叠在衬底的下侧上；超通孔图案，贯穿多个背面布线间绝缘膜；以及贯通孔，贯穿衬底和层间绝缘膜并将电源布线和超通孔图案电连接。
根据本发明构思的一些方面，一种半导体器件包括：衬底，包括由元件分离沟槽限定的有源区；在有源区的上侧的有源图案，沿第一方向延伸；在有源图案上的栅极结构，沿与第一方向相交的第二方向延伸；源/漏区，在栅极结构的一侧在有源图案中；在元件分离沟槽中的电源布线，与源/漏区电连接；多个背面布线间绝缘膜，依次堆叠在衬底的下侧上；超通孔图案，贯穿多个背面布线间绝缘膜；以及贯通孔，贯穿衬底并将电源布线和超通孔图案电连接。
根据本发明构思的一些方面，一种用于制造半导体器件的方法包括：提供衬底，衬底包括包含有源区的正面和与正面相对的背面；在有源区上形成电子元件；在衬底的正面上形成与电子元件电连接的正面布线结构；以及在衬底的背面上形成与电子元件电连接的背面布线结构，其中背面布线结构包括多个背面布线图案和超通孔图案，多个背面布线图案依次堆叠在衬底的背面上，超通孔图案与多个背面布线图案的至少一部分相交并延伸穿过多个背面布线图案的至少一层。
然而，本发明的各个方面不限于本文所阐述的那些。通过参照下面给出的本发明的详细描述，本发明的上述和其他方面对于本发明所属领域的普通技术人员而言将变得更加显而易见。
附图说明
通过参照附图详细描述本发明的示例实施例，本公开的以上和其他方面和特征将变得更清楚，在附图中：
图1是用于说明根据一些实施例的半导体器件的示意性布局图。
图2是沿图1的A1-A1和A2-A2截取的截面图。
图3是用于说明图2的区域R1和区域R2的放大图。
图4是沿图1的B1-B1和B2-B2截取的截面图。
图5是沿图1的C1-C1和C2-C2截取的截面图。
图6、图7、图8、图9、图10、图11、图12、图13、图14和图15是用于说明根据一些实施例的半导体器件的各种截面图。
图16和图17是用于说明根据一些实施例的半导体器件的截面图。
图18是用于说明根据一些实施例的半导体器件的截面图。
图19、图20、图21、图22、图23、图24、图25、图26、图27、图28、图29和图30是用于说明根据一些实施例的制造半导体器件的方法的中间图。
具体实施方式
尽管本文使用诸如第一和第二的术语来描述各种元件和组件，但是这样的元件和组件不受这些术语的限制。这些术语仅用于将单个元件或部件与其他元件或部件区分开来。因此，下面描述的第一元件或部件可以是本发明的技术构思内的第二元件或部件。当一个元件或层被称为“直接”在另一个元件或层上或接触另一个元件或层时，不存在居间的元件或层。
在下文中，将参照图1至图18描述根据示例实施例的半导体器件。
图1是用于说明根据一些实施例的半导体器件的示意性布局图。图2是沿图1的A1-A1和A2-A2截取的截面图。图3是用于说明图2的区域R1和区域R2的放大图。图4是沿图1的B1-B1和B2-B2截取的截面图。图5是沿图1的C1-C1和C2-C2截取的截面图。
在图1至图5中，虽然将逻辑器件作为半导体器件的示例示出，但这仅仅是示例。作为另一示例，半导体器件可以包括系统LSI(大规模集成)、闪存、DRAM、SRAM、EEPROM、PRAM、MRAM或RERAM、例如或CIS(CMOS成像传感器)的图像传感器、MEMS(微机电系统)、有源元件、无源元件等。
参照图1至图5，根据一些实施例的半导体器件包括衬底100；第一电子元件TR1；第二电子元件TR2；层间绝缘膜110和210；正面布线结构FS；电源布线PW11、PW12、PW21和PW22；以及背面布线结构BS。
衬底100可以包括第一区域I和第二区域II。第一区域I和第二区域II可以是彼此间隔开的区域，或者可以是彼此连接的区域。在一些实施例中，衬底100可以是体硅或SOI(绝缘体上硅)。在其他实施例中，衬底100可以硅衬底或者可以包括其他物质，例如但不限于硅锗、SGOI(绝缘体上硅锗)、锑化铟、碲化铅复合物、砷化铟、磷化铟、砷化镓或锑化镓。
衬底100的第一区域I可以包括第一有源区AR11和第二有源区AR12。第一有源区AR11和第二有源区AR12可以由在衬底100内或在衬底100的一部分中的第一元件分离沟槽100t1限定。第一元件分离沟槽100t1可以是形成在衬底100的第一区域I中的深沟槽。例如，第一元件分离沟槽100t1可以沿平行于衬底100的上侧的第一方向X1延伸，以将第一有源区AR11和第二有源区AR12彼此分离。
衬底100的第二区域II可以包括第三有源区至第五有源区AR21、AR22和AR23。第三有源区AR21至第五有源区AR23可以由在衬底100内或在衬底100的一部分中的第二元件分离沟槽100t2限定。第二元件分离沟槽100t2可以是形成在衬底100的第二区域II中的深沟槽。例如，第二元件分离沟槽100t2可以沿平行于衬底100的上侧的第二方向X2延伸，以将第三有源区AR21至第五有源区AR23彼此分离。尽管第一方向X1和第二方向X2被示出为彼此相同的方向，但这仅仅是示例，并且第一方向X1和第二方向X2可以是彼此不同的方向。
在本说明书中，其上形成有源区AR11、AR12和AR21至AR23的衬底100的表面(例如，衬底100的上侧)可以被称为衬底100的正面。此外，衬底100的与衬底100的正面相对的表面(例如，衬底100的下侧)可以被称为衬底100的背面。
在一些实施例中，第一有源区AR11和第二有源区AR12的间距或二者之间的间距可以大于第三有源区AR21至第五有源区AR23的间距或它们之间的间距。例如，第一有源区AR11和第二有源区AR12之间的间隔或间隔距离(图1的D11)可以大于第三有源区AR21和第四有源区AR22之间的间隔或间隔距离(图1的D21)。作为示例，第一区域I可以是输入/输出(I/O)区域，且第二区域II可以是核心区域。输入/输出区域是向其施加用于半导体元件的工作电压的区域，并且可以以低于核心区域的集成度来实现。
在一些实施例中，不同导电类型的电子元件(例如晶体管)可以交替地放置在有源区AR11、AR12和AR21至AR23上。在以下描述中，第一有源区AR11、第三有源区AR21和第五有源区AR23将被描述为PFET区，而第二有源区AR12和第四有源区AR22将被描述为NFET区。然而，这仅作为示例，应当理解，第一有源区AR11、第三有源区AR21和第五有源区AR23可以是NFET区，而第二有源区AR12和第四有源区AR22可以是PFET区。
一个或多个第一电子元件TR1(例如，第一晶体管)可以形成在衬底100的第一区域I上，并且一个或多个第二电子元件TR2(例如，第二晶体管)可以形成在衬底100的第二区域II上。例如，第一电子元件TR1可以形成在第一有源区AR11和第二有源区AR12中的每一个上，且第二电子元件TR2可以形成在第三有源区AR21至第五有源区AR23中的每一个上。在一些实施例中，第一电子元件TR1可以包括第一有源图案F1、第一栅极结构G1和第一源/漏区160，并且第二电子元件TR2可以包括第二有源图案F2、第二栅极结构G2和第二源/漏区260。
第一有源图案F1可以形成在第一有源区AR11和第二有源区AR12中的每一个的上侧上。多个第一有源图案F1彼此间隔开并且可以沿第一方向X1并排延伸。尽管仅示出了两个第一有源图案F1形成在第一有源区AR11和第二有源区AR12上，但这仅是示例，第一有源图案F1的数量可以变化。在一些实施例中，第一有源图案F1是从第一有源区AR11和第二有源区AR12的上侧突出并沿第一方向X1延伸的鳍型图案。
第二有源图案F2可以形成在第三有源区AR21至第五有源区AR23中的每一个的上侧。多个第二有源图案F2彼此间隔开并且可以沿第二方向X2并排延伸。尽管仅示出了两个第二有源图案F2形成在第三有源区AR21至第五有源区AR23上，但这仅是示例，第二有源图案F2的数量可以变化。在一些实施例中，第二有源图案F2可以是从第三有源区AR21至第五有源区AR23的上侧突出并沿第二方向X2延伸的鳍型图案。
在一些实施例中，第一有源图案F1的间距或其间的间距可以大于第二有源图案F2的间距或其间的间距。例如，在第一有源区AR11上第一有源图案F1之间的间隔或间隔距离(图1的D12)可以大于在第三有源区AR21上第二有源图案F2之间的间隔距离(图1的D22)。作为示例，第一区域I可以是输入/输出(I/O)区域，且第二区域II可以是核心区域。
在一些实施例中，可以在衬底100上形成场绝缘膜105。场绝缘膜105可以围绕有源图案F1和F2的侧表面的至少一部分。例如，如图4所示，有源图案F1和F2中的每一个的一部分可以从场绝缘膜105向上突出。场绝缘膜105可以填充第一元件分离槽100t1和第二元件分离槽100t2。也就是说，有源区AR11、AR12和AR21至AR23可以通过场绝缘膜105彼此间隔开。
场绝缘膜105可以包括例如但不限于氧化硅(SiO2)、氧氮化硅(SiON)、氧碳氮化硅(SiOCN)的至少一种或它们的组合。
第一栅极结构G1可以形成在第一有源图案F1上。第一栅极结构G1可以与第一有源图案F1相交。例如，第一栅极结构G1可以沿平行于衬底100的上侧并与第一方向X1相交的第三方向Y1延伸。
第二栅极结构G2可以形成在第二有源图案F2上。第二栅极结构G2可以与第二有源图案F2相交。例如，第二栅极结构G2可以沿平行于衬底100的上侧并与第二方向X2相交的第四方向Y2延伸。
在一些实施例中，第一有源图案F1的沟道长度可以长于第二有源图案F2的沟道长度。例如，第一栅极结构G1的宽度(图1的W11)可以大于第二栅极结构G2的宽度(图1的W21)。作为示例，第一区域I可以是输入/输出(I/O)区域，且第二区域II可以是核心区域。
在一些实施例中，第一栅极结构G1和第二栅极结构G2可以包括栅电极130和230、栅极介电膜120和220、栅极间隔物140和240以及栅极封盖图案150和250。
第一栅极结构G1的第一栅电极130可以沿第三方向Y1延伸，且第二栅极结构G2的第二栅电极230可以沿第四方向Y2延伸。栅电极130和230可以包括例如但不限于Ti、Ta、W、Al、Co及其组合中的至少一种。除了金属，栅电极130和230还可以包括例如硅或硅锗。
尽管栅电极130和230被示为单个膜，但本发明的技术构思不限于此。与所示示例不同，栅电极130和230也可以通过堆叠多个导电材料来形成。例如，栅电极130和230可以包括调节功函数的功函数调节膜和填充由功函数调节膜形成的空间的填充导电膜。功函数调节膜可以包括例如TiN、TaN、TiC、TaC、TiAlC及其组合中的至少一种。填充导电膜可以包括例如W或Al。栅电极130和230可以例如但不限于通过替换工艺来形成。
栅极介电膜120和220可以介于有源图案F1、F2与栅电极130、230之间。例如，栅极介电膜120和220可以沿有源图案F1和F2的上侧和侧表面延伸。在一些实施例中，栅极介电膜120和220可以进一步沿场绝缘膜105的上侧延伸。在一些实施例中，栅极介电膜120和220可以进一步沿栅极间隔物140和240的侧表面延伸。
栅极介电膜120和220可以包括例如氧化硅、氮氧化硅、氮化硅和具有比氧化硅更高的介电常数的高介电常数(high-k)材料中的至少一种。高介电常数材料可以包括例如但不限于氧化铪。
在一些实施例中，第一栅极结构G1的第一栅极介电膜120的厚度可以大于第二栅极结构G2的第二栅极介电膜220的厚度。作为示例，第一区域I可以是输入/输出(I/O)区域，且第二区域II可以是核心区域。
在一些实施例中，第二栅极介电膜220的介电常数可以大于第一栅极介电膜120的介电常数。作为示例，第一栅极介电膜120可以包括氧化硅，且第二栅极介电膜220可以包括氧化铪。
栅极间隔物140和240可以形成在衬底100和场绝缘膜105上。栅极间隔物140和240可以沿栅电极130和230的两个侧表面延伸。栅极间隔物140和240可以包括例如但不限于氧化硅、氮化硅、氮氧化硅及其组合中的至少一种。
栅极封盖图案150和250可以沿栅电极130和230的上侧延伸。栅极封盖图案150和250可以包括例如但不限于氧化硅、氮化硅、氮氧化硅及其组合中的至少一种。
第一源/漏区160可以形成在第一有源图案F1上。例如，第一源/漏区160可以在第一栅极结构G1的两侧或相对侧上形成在第一有源图案F1的部分中。第一源/漏区160可以通过第一栅极结构G1的第一栅极间隔物140与第一栅电极130间隔开。
第二源/漏区260可以形成在第二有源图案F2上。例如，第二源/漏区260可以在第二栅极结构G2的两侧或相对侧上形成在第二有源图案F2的部分中。第二源/漏区260可以通过第二栅极结构G2的第二栅极间隔物240与第二栅电极230间隔开。
在一些实施例中，第一源/漏区160可以包括形成在第一有源图案F1上的外延层，且第二源/漏区260可以包括形成在第二有源图案F2上的外延层。尽管第一源/漏区160被示为与多个第一有源图案F1合并的外延层，并且第二源/漏区260被示为与多个第二有源图案F2合并的外延层，但这仅作为示例。作为另一示例，第一源/漏区160和第二源/漏区260的至少一部分可以是未合并的外延层。
形成在PFET区(例如，第一有源区AR11、第三有源区AR21和第五有源区AR23)上的第一源/漏区160和第二源/漏区260可以包括p型杂质或用于防止p型杂质扩散的杂质。例如，PFET区的第一源/漏区160和第二源/漏区260可以各自包括B、C、In、Ga和Al中的至少一种或其组合。
形成在NFET区(例如，第二有源区AR12和第四有源区AR22)上的第一源/漏区160和第二源/漏区260可以包括n型杂质或用于防止n型杂质扩散的杂质。例如，NFET区的第一源/漏区160和第二源/漏区260可以各自包括P、Sb、As中的至少一个或其组合。
尽管第一源/漏区160和第二源/漏区260仅被示为单个膜，但本发明的技术思想不限于此。例如，第一源/漏区160和第二源/漏区260也可以形成为多个外延层，每一个外延层包括彼此不同浓度的杂质。
尽管仅将包括鳍型图案的沟道区的鳍型晶体管(FinFET)描述为第一电子元件TR1和第二电子元件TR2，但这仅是示例。作为另一示例，第一电子元件TR1和第二电子元件TR2可以是或包括隧道晶体管(隧道FET)、包括纳米线的晶体管、包括纳米片的晶体管、VFET(竖直FET)、CFET(互补FET)或三维(3D)晶体管。此外，第一电子元件TR1和第二电子元件TR2可以各自是或包括双极结型晶体管、横向扩散金属氧化物半导体(LDMOS)等。
在一些实施例中，第一电子元件TR1和第二电子元件TR2可以各自包括使用负电容器的NC(负电容)FET。例如，栅极介电膜120和220可以包括具有铁电特性的铁电材料膜和具有顺电特性的顺电材料膜。
铁电材料膜可以具有负电容，且顺电材料膜可以具有正电容。例如，当两个或多个电容器串联连接，并且每个电容器的电容为正值时，整个电容自每个单独电容器的电容减小。另一方面，当串联连接的两个或更多个电容器的电容中的至少一个具有负值时，整个电容可能大于每个单独电容的绝对值，同时具有正值。
当具有负电容的铁电材料膜和具有正电容的顺电材料膜串联连接时，串联连接的铁电材料膜和顺电材料膜的整体电容值会增加。通过利用增加的总电容值，包括铁电材料膜的晶体管在室温下可以具有低于60mV/十年(mV/decade)的亚阈值摆幅(SS)。
铁电材料膜可以具有铁电特性。铁电材料膜可以包括例如氧化铪、氧化铪锆、钡锶钛氧化物、钡钛氧化物和铅锆钛氧化物中的至少一种。这里，作为示例，氧化铪锆可以是通过用锆(Zr)掺杂氧化铪获得的材料。作为另一例子，铪锆氧化物可以是铪(Hf)、锆(Zr)和氧(O)的复合物。
铁电材料膜可以进一步包括或可以掺杂有掺杂剂。例如，掺杂剂可以包括铝(Al)、钛(Ti)、铌(Nb)、镧(La)、钇(Y)、镁(Mg)、硅(Si)、钙(Ca)、铈(Ce)、镝(Dy)、铒(Er)、钆(Gd)、锗(Ge)、钪(Sc)、锶(Sr)和锡(Sn)中的至少一种。铁电材料膜中包括的掺杂剂的类型可以根据铁电材料膜中包括的铁电材料的类型变化。
当铁电材料膜包括氧化铪时，铁电材料膜中包含的掺杂剂可以包括例如钆(Gd)、硅(Si)、锆(Zr)、铝(Al)和钇(Y)中的至少一种。
当掺杂剂是铝(Al)时，铁电材料膜可以包括约3at％至8at％(原子百分比)的铝。在该示例中，掺杂剂的比例可以是铝相比于铪和铝的总和的比例。
当掺杂剂是硅(Si)时，铁电材料膜可以包括约2at％至10at％的硅。当掺杂剂是钇(Y)时，铁电材料膜可以包括约2at％至10at％的钇。当掺杂剂是钆(Gd)时，铁电材料膜可以包括约1at％至7at％的钆。当掺杂剂是锆(Zr)时，铁电材料膜可以包括约50at％至80at％的锆。
顺电材料膜可以具有顺电特性。顺电材料膜可以包括例如氧化硅和具有高介电常数的金属氧化物中的至少一种。包括在顺电材料膜中的金属氧化物可以包括例如但不限于氧化铪、氧化锆和氧化铝中的至少一种。
铁电材料膜和顺电材料膜可以包括相同的材料。铁电材料膜具有铁电特性，但顺电材料膜可能不具有铁电特性。例如，当铁电材料膜和顺电材料膜包含氧化铪时，铁电材料膜中包含的氧化铪的晶体结构与顺电材料膜中包含的氧化铪的晶体结构不同。
铁电材料膜可以具有具备铁电特性的厚度。铁电材料膜的厚度可以是例如但不限于约0.5nm至10nm。由于表现出铁电特性的临界厚度可能因每种铁电材料而改变，因此铁电材料膜的厚度可能根据铁电材料而改变。
作为示例，栅极介电膜120和220可以包括单个铁电材料膜。作为另一示例，栅极介电膜120和220可以包括彼此间隔开的多个铁电材料膜。栅极介电膜120和220可以具有堆叠膜结构，其中交替堆叠多个铁电材料膜和多个顺电材料膜。
层间绝缘膜110和210可以覆盖第一电子元件TR1和第二电子元件TR2。例如，层间绝缘膜110和210可以包括依次堆叠在衬底100的正面(例如，衬底100的上侧)上的第一层间绝缘膜110和第二层间绝缘膜210。第一层间绝缘膜110可以覆盖场绝缘膜105、第一源/漏区160和第二源/漏区260。第二层间绝缘膜210可以覆盖第一栅极结构G1、第二栅极结构G2和第一层间绝缘膜110。
层间绝缘膜110和210可以包括例如但不限于氧化硅、氮氧化硅和具有比氧化硅低的介电常数的低介电常数(low-k)材料中的至少一种。
正面布线结构FS可以位于衬底100的正面上(例如，衬底100的上侧)。例如，正面布线结构FS可以形成在第二层间绝缘膜210的上侧。正面布线结构FS可以为形成在衬底100正面上的各种电子元件(例如，第一电子元件TR1和第二电子元件TR2)提供信号线和电源布线。正面布线结构FS可以包括多个正面布线间绝缘膜311、312、313和314，多个正面布线图案FM1和FM2，以及多个正面通孔图案FV1和FV2。正面布线间绝缘膜311至314、正面布线图案FM1和FM2以及正面通孔图案FV1和FV2的层数、布置等仅作为示例，并且不限于图示的示例。
正面布线间绝缘膜311至314可以依次堆叠在衬底100的正面(例如，第二层间绝缘膜210的上侧)上。正面布线图案FM1和FM2以及正面通孔图案FV1和FV2可以形成(例如，至少部分地延伸穿过)在正面布线间绝缘膜311至314内部。正面布线图案FM1和FM2以及正面通孔图案FV1和FV2可以分别通过正面布线间绝缘膜311至314彼此绝缘。
正面布线图案FM1和FM2可以依次堆叠在衬底100的正面上。例如，第一正面布线图案FM1可以形成在第二正面布线间绝缘膜312内，且第二正面布线图案FM2可以形成在第四正面布线间绝缘膜314内。
正面通孔图案FV1和FV2可以依次堆叠在衬底100的正面上。正面通孔图案FV1和FV2可以将正面布线图案FM1和FM2相互连接。例如，第一正面通孔图案FV1可以贯穿第一正面布线间绝缘膜311并且可以与第一正面布线图案FM1连接，且第二正面通孔图案FV2可以贯穿第三正面布线间绝缘膜313并且将第一正面布线图案FM1和第二正面布线图案FM2连接。描述为“连接”的导电元件可以指导电元件之间的电连接。
在一些实施例中，正面通孔图案FV1和FV2中的每一个的宽度(例如，沿一个或多个宽度方向X1、X2、Y1、Y2)可以朝着衬底100的正面减小。这可能是由于形成正面通孔图案FV1和FV2的蚀刻工艺的特性。
正面布线结构FS可以与第一电子元件TR1连接。例如，第一源/漏接触部CA1和第一栅极接触部CB1可以形成在第一区域I上。第一源/漏接触部CA1可以贯穿层间绝缘膜110和210并且可以与第一源/漏区160连接。第一栅极接触部CB1可以贯穿第一栅极封盖图案150、层间绝缘膜110和210以及第一正面布线间绝缘膜311，并且可以与第一栅电极130连接。
在一些实施例中，第一源/漏接触部CA1可以将第一源/漏区160和第一正面通孔图案FV1连接。与所示示例不同，在一些其他实施例中，第一源/漏接触部CA1可以贯穿层间绝缘膜110和210以及第一正面布线间绝缘膜311，并且可以将第一源/漏区160和第一正面布线图案FM1连接。
在一些实施例中，第一栅极接触部CB1可以将第一栅电极130连接到第一正面布线图案FM1。与所示示例不同，在一些其他实施例中，第一栅极接触部CB1贯穿层间绝缘膜110和210以及正面布线间绝缘膜311和312，并且可以将第一栅电极130和第一正面通孔图案FV1连接。
正面布线结构FS可以与第二电子元件TR2连接。例如，第二源/漏接触部CA2和第二栅极接触部CB2可以形成在第二区域II上。第二源/漏接触部CA2贯穿层间绝缘膜110和210，并且可以与第二源/漏区260连接。第二栅极接触部CB2贯穿第二栅极封盖图案250、层间绝缘膜110和210以及第一正面布线间绝缘膜311，并且可以与第二栅电极230连接。
在一些实施例中，第二源/漏接触部CA2可以将第二源/漏区260连接到第一正面通孔图案FV1。与所示示例不同，在一些其他实施例中，第二源/漏接触部CA2可以贯穿层间绝缘膜110和210以及第一正面布线间绝缘膜311，并且可以将第二源/漏区260和第一正面布线图案FM1连接。
在一些实施例中，第二栅极接触部CB2可以将第二栅电极230连接到第一正面布线图案FM1。与所示示例不同，在一些其他实施例中，第二栅极接触部CB2可以贯穿层间绝缘膜110和210以及绝缘膜311和312，并且可以将第二栅电极230和第二正面通孔图案FV2连接。
在一些实施例中，第一源/漏接触部CA1、第一栅极接触部CB1、第二源/漏接触部CA2和第二栅极接触部CB2中的每一个的宽度可以朝着衬底100的正面减小。这可能是由于形成第一源/漏接触部CA1、第一栅极接触部CB1、第二源/漏接触部CA2和第二栅极接触部CB2的蚀刻工艺的特性。
电源布线PW11、PW12、PW21和PW22可以包括位于衬底100的第一区域I上的第一电源布线PW11和第二电源布线PW12，以及位于衬底100的第二区域II上的第三电源布线PW21和第四电源布线PW22。
第一电源布线PW11和第二电源布线PW12可以向第一电子元件TR1提供不同的电源电压。作为示例，第一电源布线PW11可以向第一电子元件TR1提供源极电压VSS，第二电源布线PW12可以向第一电子元件TR1提供漏极电压VDD。
在一些实施例中，第一电源布线PW11和第二电源布线PW12可以分别沿第一方向X1延伸。在一些实施例中，第一电源布线PW11和第二电源布线PW12可以沿第三方向Y1交替放置。
第三电源布线PW21和第四电源布线PW22可以向第二电子元件TR2提供不同的电源电压。作为示例，第三电源布线PW21可以向第二电子元件TR2提供源极电压VSS，第四电源布线PW22可以向第二电子元件TR2提供漏极电压VDD。
在一些实施例中，第三电源布线PW21和第四电源布线PW22可以分别沿第二方向X2延伸。在一些实施例中，第三电源布线PW21和第四电源布线PW22可以沿第四方向Y2交替布置。
在一些实施例中，电源布线PW11、PW12、PW21和PW22可以分别介于有源区AR11、AR12和AR21至AR23之间。例如，第一电源布线PW11可以介于第一有源区AR11和第二有源区AR12之间。此外，第三电源布线PW21可以介于第三有源区AR21和第四有源区AR22之间，并且第四电源布线PW22可以介于第四有源区AR22和第五有源区AR23之间。
在一些实施例中，电源布线PW11、PW12、PW21和PW22可以形成在层间绝缘膜110和210上。在一些实施例中，电源布线PW11、PW12、PW21和PW22可以放置在与正面布线图案FM1和FM2的一部分相同的水平上这里，表述“放置在相同水平上”是指放置在以衬底100的正面为基准的相同的高度上。然而，在本说明书中，术语“相同”不仅意味着完全相同的事物，而且还包括可能由于工艺余量等而出现的微小差异。作为示例，电源布线PW11、PW12、PW21和PW22可以放置在与第一正面布线图案FM1相同的水平面上。
在一些实施例中，第一电源布线PW11和/或第二电源布线PW12可以与第一源/漏区160连接。作为示例，第一电源布线PW11可以通过正面布线图案FM1和FM2以及正面通孔图案FV1和FV2与第一源/漏接触部CA1连接。第一电源布线PW11可以相应地与第一源/漏区160电连接。
在一些实施例中，第三电源布线PW21和/或第四电源布线PW22可以与第二源/漏区260连接。作为示例，第三电源布线PW21可以通过正面布线图案FM1和FM2以及正面通孔图案FV1和FV2与第二源/漏接触部CA2连接。第三电源布线PW21可以相应地与第二源/漏区260电连接。
背面布线结构BS可以置于衬底100的背面上(例如，衬底100的下侧)。背面布线结构FS可以为形成在衬底100正面(例如，衬底100的上侧)上的各种电子元件(例如，第一电子元件TR1和第二电子元件TR2)提供信号线和电源布线。例如，背面布线结构BS可以包括多个背面布线间绝缘膜321、322、323、324和325；多个背面布线图案BM1、BM2和BM3；第一超通孔图案SV1；以及多个背面通孔图案BV1和BV2。背面布线间绝缘膜321至325、背面布线图案BM1至BM3、背面通孔图案BV1和BV2、以及第一超通孔图案SV1的层数、配置等是示例，并且不限于所示示例。
背面布线间绝缘膜321至325可以依次堆叠在衬底100的背面上。背面布线图案BM1至BM3、背面通孔图案BV1和BV2以及第一超通孔图案SV1可以形成在(例如，至少部分地延伸穿过)背面布线间绝缘膜321至325的内部。背面布线图案BM1至BM3、背面通孔图案BV1和BV2以及第一超通孔图案SV1可以分别通过背面布线间绝缘膜321至325彼此绝缘。
背面布线图案BM1至BM3可以依次堆叠在衬底100的背面上。例如，第一背面布线图案BM1可以形成在第一背面布线间绝缘膜321内，第二背面布线图案BM2可以形成在第三背面布线间绝缘膜323内，且第三背面布线图案BM3可以形成在第五背面布线间绝缘膜325内。
背面通孔图案BV1和BV2可以依次堆叠在衬底100的背面上。背面通孔图案BV1和BV2可以将背面布线图案BM1至BM3相互连接。例如，第一背面通孔图案BV1可以贯穿第二背面布线间绝缘膜322并且将第一背面布线图案BM1和第二背面布线图案BM2连接。第二背面通孔图案BV2可以贯穿第四背面布线间绝缘膜324并且将第二背面布线图案BM2和第三背面布线图案BM3连接。尽管图3仅示出了背面通孔图案BV1和BV2设置在第二区域II上，但这仅仅是示例，背面通孔图案BV1和BV2可以类似地设置在第一区域I上。
在一些实施例中，每一个背面通孔图案BV1和BV2的宽度可以朝着衬底100的背面减小。这可能是由于形成背面通孔图案BV1和BV2的蚀刻工艺的特性。
第一超通孔图案SV1可以贯穿背面布线间绝缘膜321至325中的多个背面布线间绝缘膜。因此，第一超通孔图案SV1可以与多个背面布线图案BM1至BM3的至少一部分相交。作为示例，第一超通孔图案SV1可以从第三背面布线图案BM3延伸并贯穿第一背面布线间绝缘膜321至第四背面布线间绝缘膜324。这样的第一超通孔图案SV1可以第一背面布线图案BM1和第二背面布线图案BM2的相应金属层相交并且可以延伸穿过所述相应金属层。
在一些实施例中，第一超通孔图案SV1的宽度可以朝着衬底100的背面减小。这可能是由于用于形成第一超通孔图案SV1的蚀刻工艺的特性。
第一超通孔图案SV1的高度H1可以大于背面通孔图案BV1和BV2中的每一个的高度H2。这里，高度或高度方向是指在与衬底100的背面(例如基板100的下侧)相交的竖直方向Z1和Z2上的高度。例如，如图3所示，第一超通孔图案SV1的高度H1可以大于第一背面通孔图案BV1的高度H2。
在一些实施例中，第一超通孔图案SV1的高度(图3的H1)可以大于背面通孔图案BV1和BV2中的每一个的高度(图3的H2)约1.5倍。作为示例，第一超通孔图案SV1的高度H1可以大于背面通孔图案BV1和BV2中的每一个的高度H2的约1.5倍至约10倍。优选地，第一超通孔图案SV1的高度H1可以大于背面通孔图案BV1和BV2中的每一个的高度H2的约1.5倍至约5倍。因此，与背面通孔图案BV1和BV2相比，第一超通孔图案SV1可以具有减小的电阻。第一超通孔图案SV1的高度H1以及背面通孔图案BV1和BV2的高度H2可以是但不限于几十纳米至几百纳米。
在一些实施例中，第一超通孔图案SV1的宽度(图3的W31)可以等于或大于背面通孔图案BV1和BV2中的每一个的宽度(图3的W32)。作为示例，第一超通孔图案SV1的宽度W31可以大于背面通孔图案BV1和BV2中的每一个的宽度W32的约1倍至约10倍。优选地，第一超通孔图案SV1的宽度W31可以是背面通孔图案BV1和BV2中的每一个的宽度W32的约1倍至约5倍。因此，第一超通孔图案SV1可以具有比背面通孔图案BV1和BV2更低的电阻。第一超通孔图案SV1的宽度W31以及背面通孔图案BV1和BV2的宽度W32可以是但不限于几十纳米至几百纳米。
尽管未具体示出，正面布线图案FM1和FM2、正面通孔图案FV1和FV2、背面布线图案BM1至BM3、背面通孔图案BV1和BV2以及第一超通孔图案SV1可以分别包括阻挡导电膜和填充导电膜。阻挡导电膜可以包括用于防止填充导电膜扩散的金属或金属氮化物。阻挡导电膜可以包括例如但不限于钛(Ti)、钽(Ta)、钨(W)、镍(Ni)、钴(Co)、铂(Pt)、其合金及其氮化物。填充导电膜可以包括例如但不限于铝(A1)、铜(Cu)、钨(W)、钼(Mo)、钴(Co)、钌(Ru)中的至少一种及其合金。
背面布线结构BS可以与第一电子元件TR1连接。例如，第一贯通孔TV1可以形成在第一区域I上。第一贯通孔TV1可以贯穿衬底100以及层间绝缘膜110和210，并且在第一区域I上将背面布线结构BS和正面布线结构FS连接。在一些实施例中，第一贯通孔TV1可以介于第一有源区AR11和第二有源区AR12之间。
在一些实施例中，第一超通孔图案SV1可以放置在第一区域I上。在一些实施例中，第一贯通孔TV1可以将第一超通孔图案SV1连接到第一电源布线PW11和/或第二电源布线PW12。作为示例，第一贯通孔TV1可以贯穿衬底100、层间绝缘膜110和210以及第一正面布线间绝缘膜311，并且将第一超通孔图案SV1和第一电源布线PW11连接。背面布线结构BS可以相应地与第一源/漏区160电连接。这样的背面布线结构BS可以在衬底100的背面上实现为针对第一区域I的电力输送网络(PDN)。
背面布线结构BS可以与第二电子元件TR2连接。例如，可以在第二区域II上形成第二贯通孔TV2第二贯通孔TV2可以贯穿衬底100以及层间绝缘膜110和210，并在第二区域II上将背面布线结构BS和正面布线结构FS连接。在一些实施例中，第二贯通孔TV2可以介于第三有源区AR21至第五有源区AR23之间。
在一些实施例中，第二贯通孔TV2可以将第一背面布线图案BM1连接到第三电源布线PW21和/或第四电源布线PW22。作为示例，第二贯通孔TV2可以贯穿衬底100、层间绝缘膜110和210以及第一正面布线间绝缘膜311，并且将第一背面布线图案BM1和第三电源布线PW21连接。背面布线结构BS可以相应地与第二源/漏区260电连接。这样的背面布线结构BS可以在衬底100的背面上实现为针对第二区域II的电力输送网络(PDN)。
在一些实施例中，第一贯通孔TV1的宽度和第二贯通孔TV2的宽度可以分别从背面布线结构BS朝向正面布线结构FS减小。这可能是由于用于形成第一贯通孔TV1和第二贯通孔TV2的蚀刻工艺的特性。
在一些实施例中，第一贯通孔TV1的宽度(图3的W41)可以大于第二贯通孔TV2的宽度(图3的W42)。作为示例，这可以归因于第一有源区AR11和第二有源区AR12的间距大于第三有源区AR21至第五有源区AR23的间距。作为示例，第一区域I可以是输入/输出(I/O)区域，且第二区域II可以是核心区域。
在一些实施例中，第一贯通孔TV1和第二贯通孔TV2可以分别包括贯通导电膜192和292以及贯通绝缘膜194和294。贯通绝缘膜194和294可以沿贯通导电膜192和292的侧表面延伸。贯通绝缘膜194和294可以包括用于使贯通导电膜192和292与衬底100电绝缘的绝缘物质。贯通绝缘膜194和294可以包括例如但不限于氧化硅(SiO2)、氧氮化硅(SiON)、氧碳氮化硅(SiOCN)中的至少一种或其组合。贯通导电膜192和292可以包括例如但不限于铝(Al)、铜(Cu)、钨(W)、钼(Mo)、钴(Co)、钌(Ru)中的至少一种及其合金。
随着半导体器件逐渐高度集成，实现半导体器件的布线图案和通孔图案的宽度逐渐减小。因此，向电子元件供应电源电压的电力输送网络(PDN)的电压降(例如，IR降)可能变得重要。
在根据一些实施例的半导体器件中，电力输送网络(PDN)可以通过在衬底100的背面(例如，衬底100的下侧)上实现而具有减小的电压降。具体地，如上所述，实现电力输送网络(PDN)的背面布线结构BS可以放置在衬底100的背面上。因此，正面布线结构FS可以形成为相对大于在衬底100的正面(例如，衬底100的上侧)上实现的电力输送网络(PDN)。因此，根据一些实施例的半导体器件可以提供改进的PPA(功率、性能和面积)。
此外，在根据一些实施例的半导体器件中，背面布线结构BS可以通过使用第一超通孔图案SV1来降低由通孔图案引起的电压降。具体而言，通孔图案与布线图案之间的界面或接触区域(例如，背面布线图案BM1至BM3与背面通孔图案BV1和BV2之间的界面)在通孔图案的电阻方面占很大一部分。然而，如上所述，第一超通孔图案SV1可以形成为贯穿背面布线间绝缘膜321至325中的多个背面布线间绝缘膜。因此，可以减小或使在通孔图案和布线图案之间的界面处出现的电压降最小化，并且可以设置具有改进的PPA的半导体器件。
图6至图15是用于说明根据一些实施例的半导体器件的各种截面图。为了便于说明，将简要说明或省略上面使用图1至图5说明的重复内容部分。作为参考，图6至图15是沿图1的A1-A1和A2-A2截取的各种其他截面图。
参照图6，在根据一些实施例的半导体器件中，第一贯通孔TV1和/或第二贯通孔TV2与第二正面布线图案FM2连接。
例如，第一贯通孔TV1和第二贯通孔TV2可以贯穿衬底100、层间绝缘膜110和210、以及第一正面布线绝缘膜313至第三正面布线绝缘膜313，并且可以与第二正面布线图案FM2连接。尽管第一贯通孔TV1和第二贯通孔TV2都仅示出为与第二正面布线图案FM2连接，但这仅作为示例。如图1至图5所示，作为另一示例，第一贯通孔TV1和第二贯通孔TV2中的一个可以与第一正面布线图案FM1连接。
在一些实施例中，与第一贯通孔TV1和/或第二贯通孔TV2连接的第二正面布线图案FM2可以用作电源布线(例如，图1至图5的电源布线PW11、PW12、PW21和PW22)。
参照图7，在根据一些实施例的半导体器件中，第一超通孔图案SV1将背面布线图案BM1至BM3彼此连接。
作为示例，第一超通孔图案SV1可以贯穿第二背面布线间绝缘膜322至第四背面布线间绝缘膜324，并且将第一背面布线图案BM1和第三背面布线图案BM3连接。这样的第一超通孔图案SV1可以与第二背面布线图案BM2的金属层相交并延伸穿过该金属层。
参照图8，在根据一些实施例的半导体器件中，第一超通孔图案SV1与背面通孔图案BV1和BV2的一部分连接。
作为示例，第一超通孔图案SV1可以贯穿第一背面布线间绝缘膜321至第三背面布线间绝缘膜323，并且将第二背面通孔图案BV2和第一贯通孔TV1连接。这样的第一超通孔图案SV1可以与第一背面布线图案BM1和第二背面布线图案BM2相交并延伸穿过第一背面布线图案BM1和第二背面布线图案BM2的层。
参照图9，根据一些实施例的半导体器件还包括与第一超通孔图案SV1连接的第二超通孔图案SV2。
作为示例，第一超通孔图案SV1可以贯穿第一背面布线间绝缘膜321和第二背面布线间绝缘膜322，并且将第二背面布线图案BM2和第一贯通孔TV1连接。第二超通孔图案SV2可以贯穿第四背面布线间绝缘膜324和第五背面布线间绝缘膜325，并且可以与第二背面布线图案BM2连接。这样的第二超通孔图案SV2可以与第三背面布线图案BM3的层相交并延伸穿过该层。
由于除了上面参考图8描述的那些差异之外，第二超通孔图案SV2与第一超通孔图案SV1相似，因此下面将不提供其详细描述。
参照图10，根据一些实施例的半导体器件还包括置于第二区域II上的第三超通孔图案SV3。
作为示例，第三超通孔图案SV3可以在第二区域II上贯穿第一背面布线间绝缘膜321至第四背面布线间绝缘膜324，并且将第三背面布线图案BM3和第二贯通孔TV2连接。这样的第三超通孔图案SV3可以与第一背面布线图案BM1和第二背面布线图案BM2的相应层相交并延伸穿过该层。
由于除了上面参考图10描述的那些差异之外，第三超通孔图案SV3与第一超通孔图案SV1相似，因此下面将不提供其详细描述。
参照图11，在根据一些实施例的半导体器件中，第一超通孔图案SV1放置在第二区域II上。
作为示例，第一超通孔图案SV1可以在第二区域II上贯穿第二背面布线间绝缘膜322至第四背面布线间绝缘膜324，并且将第三背面布线图案BM3和第一背面布线图案BM1连接。这样的第一超通孔图案SV1可以与第二背面布线图案BM2的层相交并延伸穿过该层。
在一些实施例中，放置在第二区域II上的第一超通孔图案SV1可以与第一贯通孔TV1连接。例如，第一超通孔图案SV1可以通过第一背面布线图案BM1与第一贯通孔TV1连接。放置在第二区域II上的第一超通孔图案SV1可以相应地实现用于第一区域I的电力输送网络(PDN)。
参照图12和图13，在根据一些实施例的半导体器件中，电源布线PW11、PW12、PW21和PW22嵌入在衬底100内部或其中。
例如，第一电源布线PW11和第二电源布线PW12可以放置在第一元件分离槽100t1内，且第三电源布线PW21和第四电源布线PW22可以放置在第二元件分离槽100t2内。场绝缘膜105可以覆盖电源布线PW11、PW12、PW21和PW22。在一些实施例中，场绝缘膜105的一部分可以介于衬底100与电源布线PW11、PW12、PW21和PW22之间。
虽然图12仅示出电源布线PW11、PW12、PW21和PW22的下侧低于第一元件分离槽100t1的下侧和第二元件分离槽100t2的下侧，但这仅仅是示例。作为另一示例，电源布线PW11、PW12、PW21和PW22的下侧可以位于与第一元件分离槽100t1的下侧和第二元件分离槽100t2的下侧相同或更高的水平处。
在一些实施例中，第一贯通孔TV1可以贯穿衬底100并将第一超通孔图案SV1与第一电源布线PW11和/或第二电源布线PW12连接。在一些实施例中，第二贯通孔TV2可以贯穿衬底100，并将第一超通孔图案SV1与第三电源布线PW21和/或第四电源布线PW22连接。
参照图13，在根据一些实施例的半导体器件中，第一源/漏接触部CA1和/或第二源/漏接触部CA2包括第一接触部分182和282以及第二接触部分184和284。
第一接触部分182和282可以与第一源/漏区160和/或第二源/漏区260接触。第二接触部分184和284可以从第一接触部分182和282的下侧突出并与电源布线PW11、PW12、PW21和PW22接触。例如，第二接触部分184和284可以贯穿场绝缘膜105和第一层间绝缘膜110，并与第一电源布线PW11和/或第三电源布线PW21接触。尽管第一源/漏接触部CA1和第二源/漏接触部CA2仅被示为包括第一接触部分182和282以及第二接触部分184和284，但这仅仅是示例。作为另一示例，第一源/漏接触部CA1和第二源/漏接触部CA2中的一个可以不包括第二接触部分184和284。
参照图14，在根据一些实施例的半导体器件中，正面布线结构FS将多个第一源/漏区160和/或多个第二源/漏区260相互连接。
例如，位于第一区域I上的正面布线结构FS可以将位于第一有源区AR11上的第一源/漏区160和位于第二有源区AR12上的第一源/漏区160相互连接。此外，例如，位于第二区域II上的正面布线结构FS可以将位于第三有源区AR21上的第二源/漏区260和位于第四有源区AR22上的第二源/漏区260相互连接。
参照图15，在根据一些实施例的半导体器件中，第一超通孔图案SV1与第一电源布线PW11和/或第二电源布线PW12接触。
作为示例，第一超通孔图案SV1可以贯穿第一背面布线间绝缘膜321至第四背面布线间绝缘膜324、场绝缘膜105、层间绝缘膜110和210以及第一正面布线间绝缘膜311，并且将第三背面布线图案BM3和第一电源布线PW11连接。在一些实施例中，可以省略第一贯通孔TV1。
在一些实施例中，可以形成沿第一超通孔图案SV1的侧表面延伸的通孔绝缘膜196。通孔绝缘膜196可以包括用于使第一超通孔图案SV1与衬底100电绝缘的绝缘物质或材料。通孔绝缘膜196可以包括例如但不限于氧化硅(SiO2)、氧氮化硅(SiON)、氧碳氮化硅(SiOCN)中的至少一种或其组合。
图16和图17是用于说明根据一些实施例的半导体器件的截面图。为了便于说明，将简要说明或省略上面使用图1至图5说明的重复内容部分。作为参考，图16是沿图1的B1-B1和B2-B2截取的另一截面图，图17是沿图1的C1-C1和C2-C2截取的另一截面图。
参照图16和图17，在根据一些实施例的半导体器件中，有源图案F1和F2均包括多个布线图案。
例如，第一有源图案F1可以包括依次堆叠在衬底100的上侧并且彼此间隔开的第一布线图案114和第二布线图案116。作为示例，第一布线图案114可以在第五方向Z1上与衬底100间隔开，且第二布线图案116可以在第五方向Z1上与第一布线图案114间隔开。第一布线图案114和第二布线图案116均可以沿第一方向X1延伸并且贯穿第一栅极结构G1。也就是说，第一栅极结构G1可以围绕第一布线图案114和第二布线图案116中的每一个。
此外，例如，第二有源图案F2可以包括依次堆叠在衬底100的上侧并且彼此间隔开的第三布线图案214和第四布线图案216。作为示例，第三布线图案214可以在第六方向Z2上与衬底100间隔开，且第四布线图案216可以在第六方向Z2上与第三布线图案214间隔开。第三布线图案214和第四布线图案216均可以沿第二方向X2延伸并且贯穿第二栅极结构G2。也就是说，第二栅极结构G2可以围绕第三布线图案214和第四布线图案216中的每一个。
尽管图16仅示出了布线图案114、116、214和216的横截面具有矩形形状，但这仅作为示例。作为另一示例，布线图案114、116、214和216的横截面可以分别为圆形或其他多边形。
在一些实施例中，第一有源图案F1还可以包括从衬底100的上侧突出并沿第一方向X1延伸的第一鳍型图案112。例如，第一布线图案114可以在第五方向Z1上与第一鳍型图案112间隔开。在一些实施例中，第二有源图案F2还可以包括从衬底100的上侧突出并沿第二方向X2延伸的第二鳍型图案212。例如，第三布线图案214可以在第六方向Z2上与第二鳍型图案212间隔开。
图18是用于说明根据一些实施例的半导体器件的截面图。为了便于说明，将简要说明或省略上面使用图1至图5说明的重复部分内容。作为参考，图18是沿图1的A1-A1和A2-A2截取的另一截面图。
参照图18，根据一些实施例的半导体器件还包括重分布层350和焊盘360。
重分布层350可以形成在背面布线结构BS的下侧。重分布层350可以与背面布线结构BS电连接。例如，重分布层350可以包括聚合物层和多层布线图案，多层布线图案在聚合物层内与第三背面布线图案BM3电连接。
焊盘360可以形成在重分布层350的下侧。焊盘360可以从重分布层350显露并被提供有来自外部的信号(例如，数据信号或电源信号)。焊盘360可以与重分布层350电连接。背面布线结构BS可以相应地形成根据一些实施例的半导体器件的电力输送网络(PDN)。
在下文中，将参照图1至图5以及图19至图30描述根据示例实施例的制造半导体器件的方法。
图19至图30是用于说明根据一些实施例的制造半导体器件的方法的中间阶段图。为了便于说明，将简要说明或省略上面使用图1至图5说明的重复部分内容。作为参考，图19、图22和图25至图30分别是沿图1的A1-A1和A2-A2截取的截面图。图20和图23分别是沿图1的B1-B1和B2-B2截取的截面图。图21和图24分别是沿图1的C1-C1和C2-C2截取的截面图。
参照图19至图21，电子元件(例如，图1的第一电子元件TR1和第二电子元件TR2)形成在衬底100的正面上(例如，衬底100的上侧)。
例如，第一有源区AR11和第二有源区AR12可以形成在第一区域I内部，且第三有源区AR21至第五有源区AR23可以形成在第二区域II内部。第一有源区AR11和第二有源区AR12可以由衬底100内部的第一元件分离沟槽100t1限定，且第三有源区AR21至第五有源区AR23可以由衬底100内部的第二元件分离沟槽100t2限定。
随后，可以在第一有源区AR11和第二有源区AR12上形成第一有源图案F1、第一栅极结构G1和第一源/漏区160。此外，第二有源图案F2、第二栅极结构G2和第二源/漏区260可以形成在第三有源区AR21至第五有源区AR23上。
随后，可以形成覆盖电子元件(例如，图1的第一电子元件TR1和第二电子元件TR2)的层间绝缘膜110和210。层间绝缘膜110和210可以覆盖第一有源图案F1、第一栅极结构G1、第一源/漏区160、第二有源图案F2、第二栅极结构G2和第二源/漏区260。
参照图22至图24，形成第一源/漏接触部CA1、第二源/漏接触部CA2、第一栅极接触部CB1和第二栅极接触部CB2。
例如，可以形成贯穿层间绝缘膜110和210并与第一源/漏区160连接的第一源/漏接触部CA1。此外，可以形成贯穿层间绝缘膜110和210并与第二源/漏区260连接的第二源/漏接触部CA2。
随后，可以形成覆盖层间绝缘膜110和210、第一源/漏接触部CA1和第二源/漏接触部CA2的第一正面布线间绝缘膜311。第一栅极接触部CB1可以贯穿第一正面布线间绝缘膜311、层间绝缘膜110和210以及第一栅极封盖图案150，并且可以与第一栅电极130连接。此外，第二栅极接触部CB2可以贯穿第一正面布线间绝缘膜311、层间绝缘膜110和210以及第二栅极封盖图案250，并且可以与第二栅电极230连接。
参照图25，正面布线结构FS形成在层间绝缘膜110和210的上侧。
例如，第一正面布线间绝缘膜311至第四正面布线间绝缘膜314、第一正面布线图案FM1和第二正面布线图案FM2、以及第一正面通孔图案FV1和第二正面通孔图案FV2可以形成在层间绝缘膜110和210的上侧。正面布线结构FS可以为形成在衬底100的正面上的各种电子元件(例如，图1的第一电子元件TR1和第二电子元件TR2)提供信号线和电源线。
在一些实施例中，可以形成与正面布线图案FM1和FM2的一部分放置在相同水平上的电源布线PW11、PW12、PW21和PW22。作为示例，电源布线PW11、PW12、PW21和PW22可以放置在与第一正面布线图案FM1相同的水平面上。
参照图26，载体衬底400附接到正面布线结构FS。
例如，载体衬底400可以附接到第四正面布线间绝缘膜314。载体衬底400可以用作支撑衬底，该支撑衬底支撑在后续工艺中将载体衬底400附接到的半导体器件。在附接载体衬底400之后，可以将衬底100倒置使得其背面朝上。
参照图27，在衬底100的背面执行薄化工艺。
例如，可以在衬底100的背面执行背面研磨工艺。因此，衬底100的厚度可以减小并且变得更薄。
参照图28，形成与正面布线结构FS连接的第一贯通孔TV1和第二贯通孔TV2。
例如，可以形成贯穿衬底100、场绝缘膜105、层间绝缘膜110和210以及第一正面布线绝缘膜311的并与第一电源布线PW11连接的第一贯通孔TV1。此外，可以形成贯穿衬底100、场绝缘膜105、层间绝缘膜110和210以及第一正面布线绝缘膜311的并与第三电源布线PW21和/或第四电源布线PW22连接的第二贯通孔TV2。
在一些实施例中，第一贯通孔TV1和第二贯通孔TV2可以分别包括贯通导电膜192和292以及贯通绝缘膜194和294。
参照图29，背面布线结构BS的一部分形成在衬底100的背面。
例如，第一背面布线间绝缘膜321至第四背面布线间绝缘膜324、第一背面布线图案BM1和第二背面布线图案BM2以及第一背面通孔图案BV1可以形成在衬底100的背面上。
形成的背面布线结构BS的一部分可以与第一贯通孔TV1和第二贯通孔TV2连接。因此，背面布线结构BS可以为形成在衬底100的正面上的各种电子元件(例如，图1的第一电子元件TR1和第二电子元件TR2)提供信号线和电源布线。
参照图30，背面布线结构BS的其余部分形成在衬底100的背面上。
例如，可以形成第一超通孔图案SV1、第二背面通孔图案BV2、第五背面布线间绝缘膜325和第三背面布线图案BM3。
第一超通孔图案SV1可以形成为贯穿背面布线间绝缘膜321至325中的多个背面布线间绝缘膜。作为示例，第一超通孔图案SV1可以贯穿第一背面布线间绝缘膜321到第四背面布线间绝缘膜324并且可以与第一贯通孔TV1连接。
第二背面通孔图案BV2可以形成为贯穿第四背面布线间绝缘膜324并且与第二背面布线图案BM2连接。第五背面布线间绝缘膜325可以形成为覆盖第四背面布线间绝缘膜324。第三背面布线图案BM3形成在第五背面布线间绝缘膜325内，并且可以形成为与第一超通孔图案SV1和第二背面通孔图案BV2连接。
随后，去除载体衬底400。在移除载体衬底400之后，可以将衬底100倒置以使其正面朝上。因此，可以制造上面使用图1至图5说明的半导体器件。
在结束具体实施方式时，本领域技术人员将理解，可以对优选实施例进行许多变化和修改而实质上不脱离本发明的原理。因此，所公开的本发明的实施例仅用于一般性和描述性意义，而不是为了限制的目的。

Claims (20)

1.一种半导体器件，包括：
衬底，包括包含有源区的正面和与所述正面相对的背面；
电子元件，在所述有源区上；
在所述衬底的所述正面上的正面布线结构，所述正面布线结构与所述电子元件电连接；以及
在所述衬底的所述背面上的背面布线结构，所述背面布线结构与所述电子元件电连接，
其中，所述背面布线结构包括多个背面布线图案和超通孔图案，所述多个背面布线图案依次堆叠在所述衬底的所述背面上，且所述超通孔图案与所述多个背面布线图案中的至少一层相交并延伸穿过所述多个背面布线图案中的至少一层。
2.根据权利要求1所述的半导体器件，其中，所述背面布线结构还包括多个背面布线间绝缘膜，所述多个背面布线间绝缘膜依次堆叠在所述衬底的所述背面上，所述多个背面布线图案在所述多个背面布线间绝缘膜上或在所述多个背面布线间绝缘膜中，并且所述超通孔图案贯穿所述多个背面布线间绝缘膜。
3.根据权利要求1所述的半导体器件，其中，所述超通孔图案的宽度朝向所述衬底的所述背面减小。
4.根据权利要求1所述的半导体器件，其中，所述多个背面布线图案包括：
第一背面布线图案；
第二背面布线图案，相比于所述第一背面布线图案，与所述衬底的所述背面分隔开更远；以及
背面通孔图案，电连接所述第一背面布线图案和所述第二背面布线图案。
5.根据权利要求4所述的半导体器件，其中，在所述正面和所述背面之间的高度方向上，所述超通孔图案的高度超过所述背面通孔图案的高度的约1.5倍。
6.根据权利要求1所述的半导体器件，其中，所述电子元件包括在所述有源区上沿第一方向延伸的有源图案、在所述有源图案上沿与所述第一方向相交的第二方向延伸的栅极结构、以及在所述栅极结构的侧面处在所述有源图案中的源/漏区，并且其中所述超通孔图案与所述源/漏区电连接。
7.根据权利要求6所述的半导体器件，还包括：
贯通孔，贯穿所述衬底并且电连接所述正面布线结构和所述超通孔图案；以及
在所述电子元件上的源/漏接触部，所述源/漏接触部连接所述正面布线结构和所述源/漏区。
8.根据权利要求6所述的半导体器件，还包括：
电源布线，在所述衬底中并与所述源/漏区连接；以及
贯通孔，贯穿所述衬底并连接所述电源布线和所述超通孔图案。
9.一种半导体器件，包括：
衬底，包括第一区域和第二区域；
在所述第一区域中的第一有源区和第二有源区，所述第一有源区和所述第二有源区间隔开第一距离；
在所述第二区域中的第三有源区和第四有源区，所述第三有源区和第四有源区间隔开小于所述第一距离的第二距离；
在所述第一有源区上的第一晶体管；
在所述第三有源区上的第二晶体管，；
在所述衬底的上侧上的层间绝缘膜，所述层间绝缘膜在所述第一晶体管和所述第二晶体管上；
在所述层间绝缘膜上的正面布线结构，所述正面布线结构与所述第一晶体管和所述第二晶体管电连接；
在所述第一有源区和所述第二有源区之间的第一电源布线，所述第一电源布线与所述第一晶体管电连接；
在所述第三有源区和所述第四有源区之间的第二电源布线，所述第二电源布线与所述第二晶体管电连接；以及
背面布线结构，在所述衬底的下侧上，
其中，所述背面布线结构包括与所述第一电源布线电连接的超通孔图案以及与所述第二电源布线电连接的背面通孔图案，以及
沿着所述衬底的上侧和下侧之间的高度方向，所述超通孔图案的高度超过所述背面通孔图案的高度的约1.5倍。
10.根据权利要求9所述的半导体器件，其中，
所述背面布线结构包括依次堆叠在所述衬底的所述背面上的第一背面布线图案和第二背面布线图案；
所述超通孔图案与所述第一背面布线图案和所述第二背面布线图案相交；以及
所述背面通孔图案电连接所述第一背面布线图案的下侧和所述第二背面布线图案的上侧。
11.根据权利要求9所述的半导体器件，其中：
所述第一晶体管包括在所述第一有源区上的第一有源图案、在所述第一有源图案上与所述第一有源图案相交的第一栅极结构、以及在所述第一栅极结构的侧面处在所述第一有源图案中的第一源/漏区；
所述第二晶体管包括在所述第三有源区上的第二有源图案、在所述第二有源图案上与所述第二有源图案相交的第二栅极结构、以及在所述第二栅极结构的侧面处在所述第二有源图案中的第二源/漏区；
所述第一电源布线与所述第一源/漏区电连接，以及
所述第二电源布线与所述第二源/漏区电连接。
12.根据权利要求11所述的半导体器件，其中，在宽度方向上所述第一栅极结构的宽度大于所述第二栅极结构的宽度。
13.根据权利要求11所述的半导体器件，其中：
所述第一栅极结构包括与所述第一有源图案相交的第一栅电极、以及在所述第一栅电极和所述第一有源图案之间的第一栅极介电膜；
所述第二栅极结构包括与所述第二有源图案相交的第二栅电极、以及在所述第二栅电极和所述第二有源图案之间的第二栅极介电膜，以及
所述第一栅极介电膜的厚度大于所述第二栅极介电膜的厚度。
14.根据权利要求9所述的半导体器件，还包括：
第一贯通孔，在所述第一区域中贯穿所述衬底，并且电连接所述第一电源布线和所述超通孔图案；以及
第二贯通孔，在所述第二区域中贯穿所述衬底，并且电连接所述第二电源布线和所述背面通孔图案。
15.根据权利要求14所述的半导体器件，其中，所述第一电源布线和所述第二电源布线在所述正面布线结构中。
16.根据权利要求14所述的半导体器件，其中，所述第一电源布线和所述第二电源布线在所述衬底中。
17.根据权利要求9所述的半导体器件，其中，所述第一区域是输入/输出I/O区域，并且所述第二区域是核心区域。
18.一种半导体器件，包括：
衬底；
在所述衬底的上侧上的有源图案，所述有源图案沿第一方向延伸；
在所述有源图案上的栅极结构，所述栅极结构沿与所述第一方向相交的第二方向延伸；
在所述栅极结构的侧面处的源/漏区，所述源/漏区在所述有源图案中；
层间绝缘膜，在所述有源图案、所述栅极结构和所述源/漏区上；
电源布线，所述电源布线与所述源/漏区电连接；
多个背面布线间绝缘膜，依次堆叠在所述衬底的与所述上侧相对的下侧上；
超通孔图案，贯穿所述多个背面布线间绝缘膜；以及
贯通孔，贯穿所述衬底和所述层间绝缘膜，并电连接所述电源布线和所述超通孔图案。
19.根据权利要求18所述的半导体器件，还包括：
源/漏接触部，所述源/漏接触部与所述贯通孔间隔开，贯穿所述层间绝缘膜，并电连接将所述源/漏区和所述电源布线。
20.根据权利要求18所述的半导体器件，其中，所述有源图案位于由元件分离沟槽限定的有源区上，在所述元件分离沟槽中包括所述电源布线，并且所述有源图案包括从所述衬底的所述上侧突出并沿所述第一方向延伸的鳍型图案。
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