KR20220158109A - 깊이 센서 및 그 동작 방법 - Google Patents
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Abstract
제 1 탭 내지 제 4 탭, 오버플로우 트랜지스터, 및 광전 변환 소자를 포함하는 픽셀, 그리고 상기 픽셀을 제어하는 로우 드라이버를 포함하는 깊이 센서가 개시된다. 제 1 탭 내지 제 4 탭의 각각은 포토 트랜지스터, 전송 트랜지스터, 및 읽기 회로를 포함한다. 로우 드라이버는, 글로벌 모드의 제 1 집적 주기에서 상기 제 2 탭의 포토 트랜지스터를 제어하는 제 2 포토 게이트 신호, 및 제 3 탭의 상기 포토 트랜지스터를 제어하는 제 3 포토 게이트 신호를 활성화시키고, 글로벌 모드의 제 2 집적 주기에서 제 1 탭의 포토 트랜지스터를 제어하는 제 1 포토 게이트 신호, 및 제 4 탭의 상기 포토 트랜지스터를 제어하는 제 4 포토 게이트 신호를 활성화시킨다.
Description
본 개시는 깊이 센서에 관한 것으로, 좀 더 상세하게는, 1회의 읽기 동작을 통하여 서로 다른 집적 주기 동안 저장된 전하들에 기반하는 출력 신호들을 생성하는 깊이 센서에 관한 것이다.
근래의 스마트폰과 같은 전자 장치는 광 센서를 포함하고 있다. 광 센서의 예로서, 광원을 이용하여 외부의 객체까지의 거리(즉, 깊이)를 계산하거나, 객체를 이용하는 센서가 이용되고 있다. 특히, ToF (Time of flight) 기반의 깊이 센서는 객체로 광 신호를 방출하고, 객체로부터 반사된 광 신호를 이용하여 객체의 깊이 맵을 생성할 수 있다.
한편, 깊이 센서와 객체 사이의 거리에 따라, 깊이 센서의 적절한 노출 시간이 요구되며, 정확한 깊이 맵을 생성하기 위해서는, 짧은 노출 시간 동안(short exposure) 획득된 전하들에 관한 정보와, 긴 노출 시간(long exposure) 동안 획득된 전하들에 관한 정보가 모두 필요할 수 있다. 그러나, 서로 다른 노출 시간들에서 저장된 전하들에 대응하는 정보를 모두 획득하기 위해서는, 복수의 노출 및 복수의 읽기가 불가피하다. 즉, 깊이 맵의 동적 범위(dynamic range)와 깊이 맵의 동작 속도는 일종의 트레이드 오프 관계에 있다. 그러므로, 깊이 맵의 동적 범위를 향상시킴과 동시에, 깊이 맵의 동작 속도를 개선하는 방안을 마련할 필요가 있다.
본 개시의 기술 사상은, 하나의 프레임에서 단 1회의 읽기 동작을 통하여 서로 다른 집적 주기 동안 저장된 전하들에 기반하는 출력 신호들을 생성하는 깊이 센서를 제공한다.
본 개시의 실시 예에 따른 깊이 센서는, 제 1 탭 내지 제 4 탭, 오버플로우 트랜지스터, 및 광전 변환 소자를 포함하는 픽셀로써, 상기 제 1 탭 내지 상기 제 4 탭의 각각은 포토 트랜지스터, 전송 트랜지스터, 및 읽기 회로를 포함하는 것, 그리고 상기 픽셀을 제어하는 로우 드라이버를 포함하되, 상기 로우 드라이버는, 글로벌 모드의 제 1 집적 주기에서 상기 제 2 탭의 상기 포토 트랜지스터를 제어하는 제 2 포토 게이트 신호, 및 상기 제 3 탭의 상기 포토 트랜지스터를 제어하는 제 3 포토 게이트 신호를 활성화시키고, 상기 글로벌 모드의 제 2 집적 주기에서 상기 제 1 탭의 상기 포토 트랜지스터를 제어하는 제 1 포토 게이트 신호, 및 상기 제 4 탭의 상기 포토 트랜지스터를 제어하는 제 4 포토 게이트 신호를 활성화시킬 수 있다.
본 개시의 실시 예에 따른 깊이 센서는, 제 1 탭 내지 제 4 탭, 상기 제 1 탭 내지 상기 제 4 탭에 공통으로 연결되는 오버플로우 트랜지스터, 및 상기 제 1 탭 내지 상기 제 4 탭에 공통으로 연결되는 광전 변환 소자를 포함하는 픽셀; 그리고
상기 픽셀을 제어하는 로우 드라이버를 포함하되, 상기 제 2 탭과 상기 제 3 탭은, 글로벌 모드의 제 1 집적 주기에서, 상기 광전 변환 소자에 의해 변환된 전하들을 집적하고, 상기 제 1 탭과 상기 제 4 탭은, 글로벌 모드의 제 2 집적 주기에서, 상기 광전 변환 소자에 의해 변환된 전하들을 저장할 수 있다.
본 개시의 실시 예에 따른 제 1 탭 내지 제 4 탭을 포함하는 픽셀 및 아날로그 처리 회로를 포함하는 깊이 센서의 동작 방법은, 광원을 이용하여 광 신호를 출력하는 단계, 객체로부터 반사된 상기 광 신호를 수신하는 단계, 글로벌 모드의 제 1 집적 주기 동안, 광전 변환 소자에 의해 변환된 제 1 전하들을 제 2 탭 및 제 3 탭에 저장하는 단계, 그리고 글로벌 모드의 제 2 집적 주기 동안, 상기 광전 변환 소자에 의해 변환된 제 2 전하들을 제 1 탭 및 제 4 탭에 저장하는 단계를 포함할 수 있다.
본 개시에 의하면, 하나의 프레임에서 단 1회의 읽기 동작을 통하여 서로 다른 집적 주기 동안 저장된 전하들에 기반하는 출력 신호들을 생성할 수 있다.
그 결과, 근거리의 객체 및 원거리의 객체를 모두 감지할 수 있는 신호에 기반하여 깊이 맵을 생성하므로, 깊이 맵의 동적 범위(dynamic range)를 향상시킬 수 있다.
도 1은 본 개시의 실시 예에 따른 전자 장치의 예시적인 구성을 도시한다.
도 2는 도 1 의 픽셀의 예시적인 회로도를 도시한다.
도 3은 도 1 의 픽셀의 예시적인 회로도를 도시한다.
도 4는 도 2의 픽셀의 레이아웃을 예시적으로 도시한다.
도 5는 도 4의 Ⅰ-Ⅰ' 선에 따른 픽셀(PX)의 단면도를 예시적으로 도시한다.
도 6a 및 도 6b는 도 2의 픽셀로 인가되는 신호들의 타이밍도를 예시적으로 도시한다.
도 7은 도 2의 픽셀로 인가되는 신호들의 타이밍도를 예시적으로 도시한다.
도 8a 및 도 8b는 도 2의 픽셀로 인가되는 신호들의 예시적인 타이밍도이다.
도 9 내지 도 11은 도 2의 픽셀로 인가되는 신호들의 예시적인 타이밍도들이다.
도 12는 본 개시의 실시 예에 따른 전자 장치의 동작 방법을 도시하는 순서도이다.
도 13은 도 1 의 픽셀의 예시적인 회로도를 도시한다.
도 14는 도 13의 픽셀로 인가되는 신호들의 타이밍도를 예시적으로 도시한다.
도 15는 본 개시의 실시 예에 따른 전자 장치의 이미지 처리를 개념적으로 도시한다.
도 16은 본 개시의 실시 예에 따른 전자 장치의 이미지 처리를 개념적으로 도시한다.
도 17은 도 2의 픽셀로 인가되는 신호들의 타이밍도를 예시적으로 도시한다.
도 2는 도 1 의 픽셀의 예시적인 회로도를 도시한다.
도 3은 도 1 의 픽셀의 예시적인 회로도를 도시한다.
도 4는 도 2의 픽셀의 레이아웃을 예시적으로 도시한다.
도 5는 도 4의 Ⅰ-Ⅰ' 선에 따른 픽셀(PX)의 단면도를 예시적으로 도시한다.
도 6a 및 도 6b는 도 2의 픽셀로 인가되는 신호들의 타이밍도를 예시적으로 도시한다.
도 7은 도 2의 픽셀로 인가되는 신호들의 타이밍도를 예시적으로 도시한다.
도 8a 및 도 8b는 도 2의 픽셀로 인가되는 신호들의 예시적인 타이밍도이다.
도 9 내지 도 11은 도 2의 픽셀로 인가되는 신호들의 예시적인 타이밍도들이다.
도 12는 본 개시의 실시 예에 따른 전자 장치의 동작 방법을 도시하는 순서도이다.
도 13은 도 1 의 픽셀의 예시적인 회로도를 도시한다.
도 14는 도 13의 픽셀로 인가되는 신호들의 타이밍도를 예시적으로 도시한다.
도 15는 본 개시의 실시 예에 따른 전자 장치의 이미지 처리를 개념적으로 도시한다.
도 16은 본 개시의 실시 예에 따른 전자 장치의 이미지 처리를 개념적으로 도시한다.
도 17은 도 2의 픽셀로 인가되는 신호들의 타이밍도를 예시적으로 도시한다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
상세한 설명에서 사용되는 부 또는 유닛(unit), 모듈(module), 블록(block), ~기(~or, ~er) 등의 용어들을 참조하여 설명되는 구성 요소들 및 도면에 도시된 기능 블록들은 소프트웨어, 또는 하드웨어, 또는 그것들의 조합의 형태로 구현될 수 있다. 예시적으로, 소프트웨어는 기계 코드, 펌웨어, 임베디드 코드, 및 애플리케이션 소프트웨어일 수 있다. 예를 들어, 하드웨어는 전기 회로, 전자 회로, 프로세서, 컴퓨터, 축적 회로, 축적 회로 코어들, 압력 센서, 관성 센서, 멤즈 (microelectromechanical system; MEMS), 수동 소자, 또는 그것들의 조합을 포함할 수 있다.
도 1은 본 개시의 실시 예에 따른 전자 장치의 예시적인 구성을 도시한다. 전자 장치(100)는 컴퓨터 시스템, 전자 시스템, 이미지 검출 시스템, 거리 검출 시스템 등으로도 지칭될 수 있다. 예를 들어, 전자 장치(100)는 스마트폰, 태블릿, 디지털 카메라, 웨어러블 장치, 모바일 장치 등일 수 있다. 전자 장치(100)는 카메라(110) 및 프로세서(130)를 포함할 수 있다.
카메라(110)는 ToF(Time of Flight) 기술에 기초하여 물체로 광 신호(EL)를 방출하고, 물체로부터 반사되는 광 신호(RL)를 감지하고, 그리고 전자 장치(100)와 물체 사이의 거리를 감지할 수 있다. 카메라(110)는 광 컨트롤러(111), 광원(112), 및 깊이 센서(120)를 포함할 수 있다. 광 컨트롤러(111)는 깊이 센서(120) 또는 프로세서(130)의 제어에 기초하여 광원(112)을 제어할 수 있다.
광 컨트롤러(111)는 광원(112)로부터 방출되거나 출력되는 광 신호(EL)를 변조할 수 있다. 광원(112)은 광 컨트롤러(111)에 의해 변조된 광 신호(EL)를 방출할 수 있다. 예를 들어, 광원(112)은 LED(light emitting diode), LD(laser diode), 또는 OLED(organic led)를 포함할 수 있다. 예를 들어, 변조된 광 신호(EL)는 연속파(continuous wave)이거나 펄스파(pulsed wave)일 수 있다. 또는, 광 신호(EL)는 적외선(infrared), 마이크로파(microwave), 광파(light wave), 또는 초음파(ultrasonic wave)일 수 있다. 예를 들어, 광 신호(EL)와 반사되는 광 신호(RL)는 광 신호(EL)가 연속파인 경우 광 신호(EL)의 듀티비(duty ratio)는 50%일 수 있으며, 광신호(EL)가 펄스파인 경우 광신호(EL)의 듀티비는 50% 미만일 수 있다.
깊이 센서(120)는 이미지 센서 또는 ToF 센서로 지칭될 수 있다. 깊이 센서(120)는 픽셀 어레이(121), 로우 드라이버(122), 아날로그 처리 회로(123), 아날로그 디지털 변환기(124), 출력 버퍼(125), 및 타이밍 컨트롤러(126)를 포함할 수 있다.
픽셀 어레이(121)는 행 방향 및 열 방향을 따라 배열되는 픽셀(PX)들을 포함할 수 있다. 픽셀 어레이(121)는 실리콘 기판 또는 반도체 기판 상에 구현될 수 있다. 픽셀(PX)들은 물체로부터 반사되는 광 신호(RL)를 전기적 신호로 변환할 수 있다. 전자 장치(100)와 물체 사이의 거리로 인하여, 픽셀 어레이(121)로 입사된 광 신호(RL)는 광원(112)으로부터 출력된 광 신호(EL)보다 지연될 수 있다. 광 신호들(RL, EL) 사이에 시간 차이가 존재할 수 있다. 픽셀(PX)은 로우 드라이버(122)로부터 제공되는 제어 신호들에 기초하여 전하들을 축적, 저장, 전송, 또는 제거할 수 있다. 픽셀(PX)은 ToF 픽셀로도 지칭될 수 있다.
로우 드라이버(122)는 타이밍 컨트롤러(126)의 제어에 기초하여 픽셀 어레이(121)를 제어할 수 있다. 로우 드라이버(122)는 픽셀들(PX)로 제어 신호들을 전송할 수 있다. 예를 들어, 제어 신호들은 도 2 등에 도시된 OG, PGA~PGD, TGA~PGD, SG1~SG2, TG1~TG2, RG1~RG2, SEL 등을 포함할 수 있다. 로우 드라이버(122)는 글로벌 모드(global mode)에서 픽셀 어레이(121)의 모든 픽셀(PX)들을 한꺼번에 제어하거나 또는 롤링 모드(rolling mode)에서 픽셀 어레이(121)의 픽셀(PX)들을 행 단위로 제어할 수 있다.
아날로그 처리 회로(123)는 픽셀 어레이(121)로부터 출력되는 출력 신호(이미지 신호 또는 깊이 신호로도 지칭될 수 있음)를 수신하고, 샘플링(sampling)하고, 그리고 홀드(hold)할 수 있다. 아날로그 처리 회로(123)는 픽셀 어레이(121)의 픽셀(PX)들에 연결되고 열 방향으로 연장하는 출력 라인들을 제어할 수 있다. 아날로그 처리 회로(123)는 출력 신호에 대한 상관 이중 샘플링(CDS) 동작을 수행하고 출력 신호에 포함된 잡음(noise)을 제거할 수 있다.
아날로그 디지털 변환기(124)는 아날로그 처리 회로(123)에 의해 처리된 출력 신호를 디지털 신호로 변환할 수 있다. 아날로그 디지털 변환기(124)는 디지털 신호를 이용하여 이미지 데이터(또는 깊이 데이터)를 생성할 수 있다. 아날로그 디지털 변환기(124)는 이미지 데이터를 출력 버퍼(125)로 제공할 수 있다. 예를 들어, 아날로그 디지털 변환기(124)는 아날로그 처리 회로(123)에 포함되거나 통합될 수 있다. 출력 버퍼(125)는 아날로그 디지털 변환기(124)로부터 전송된 이미지 데이터를 저장할 수 있다. 출력 버퍼(125)는 이미지 데이터를 프로세서(130)로 출력할 수 있다.
타이밍 컨트롤러(126)는 깊이 센서(120)의 구성 요소들(121~125)을 제어할 수 있다. 타이밍 컨트롤러(126)는 프로세서(130)의 제어 하에 광 컨트롤러(111)를 제어할 수도 있다. 예를 들어, 타이밍 컨트롤러(126)는 광원(112)으로부터 출력되는 광 신호(EL)의 변조 정보 또는 위상 정보에 기초하여 로우 드라이버(122)를 제어할 수 있다.
실시 예에 있어서, 로우 드라이버(122)는 타이밍 컨트롤러(126)의 제어에 기초하여 광 신호(EL)와 동일한 위상을 갖거나 상이한 위상을 갖는 제 1 변조 신호(예컨대, 도 2의 PGA) 그리고 제 1 변조 신호(PGA)와 상이한 위상을 갖는 제 4 변조 신호(예컨대, 도 2의 PGD)를 픽셀(PX)로 전송할 수 있다. 예를 들어, 변조 신호들(PGA, PGD)은 서로 반대의 위상을 가질 수 있다. 깊이 센서(120)는 제 1 변조 신호(PGA)를 이용하여 제 1 이미지 데이터를 생성하고, 제 4 변조 신호(PGD)를 이용하여 제 4 이미지 데이터를 생성하고, 제 1 이미지 데이터 및 제 4 이미지 데이터를 프로세서(130)로 전송할 수 있다.
실시 예에 있어서, 로우 드라이버(122)는 타이밍 컨트롤러(126)의 제어에 기초하여 광 신호(EL)와 동일한 위상을 갖거나 상이한 위상을 갖는 제 2 변조 신호(예컨대, 도 2의 PGB) 그리고 제 2 변조 신호(PGB)와 상이한 위상을 갖는 제 3 변조 신호(예컨대, 도 2의 PGC)를 픽셀(PX)로 전송할 수 있다. 예를 들어, 변조 신호들(PGB, PGC)은 서로 반대의 위상을 가질 수 있다. 깊이 센서(120)는 제 2 변조 신호(PGB)를 이용하여 제 2 이미지 데이터를 생성하고, 제 3 변조 신호(PGC)를 이용하여 제 3 이미지 데이터를 생성하고, 제 3 이미지 데이터 및 제 4 이미지 데이터를 프로세서(130)로 전송할 수 있다.
실시 예에 있어서, 제 1 변조 신호(PGA) 및 제 4 변조 신호(PGD)는 숏 익스포져(short exposure)와 관련되고, 제 2 변조 신호(PGB) 및 제 3 변조 신호(PGC)는 롱 익스포져(long exposure)와 관련될 수 있다. 또는, 제 1 변조 신호(PGA) 및 제 4 변조 신호(PGD)는 롱 익스포져와 관련되고, 제 2 변조 신호(PGB) 및 제 3 변조 신호(PGC)는 숏 익스포져와 관련될 수 있다. 다시 말해, 변조 신호들(PGA~PGD)은 서로 다른 노출 시간들과 관련되는 적어도 두 개의 쌍(pair)들을 포함할 수 있다. 그 결과, 이미지 쌍들은 서로 다른 노출 시간들과 관련될 수 있다.
프로세서(130)는 카메라(110)를 제어할 수 있다. 프로세서(130)는 광 신호(EL)을 출력하도록 광 컨트롤러(111) 및 광원(112)을 제어할 수 있다. 프로세서(130)는 깊이 센서(120)가 광 신호(RL)을 감지하고 제 1 이미지 데이터 내지 제 4 이미지 데이터를 생성하도록 깊이 센서(120)를 제어할 수 있다. 프로세서(130)는 제 1 이미지 데이터 내지 제 4 이미지 데이터에 기초하여 전자 장치(100)와 물체 사이의 거리(예를 들어, TOF 값), 물체의 형상, 물체의 이동 속도 등을 계산할 수 있다. 예를 들어, 프로세서(130)는 광 신호(EL)와 위상 차가 같거나 다른 둘 이상의 변조 신호들을 이용하여 깊이 센서(120)에서 생성된 이미지 데이터에 기초하여 광 신호(EL) 대비 광 신호(RL)의 지연 시간을 계산할 수 있다.
프로세서(130)는 깊이 센서(120)로부터 전송되는 이미지 데이터를 처리하기 위한 이미지 신호 프로세서(ISP, 미도시)를 포함할 수 있다. 또는, 프로세서(130)의 적어도 일부의 기능은 프로세서(130) 외부의 장치(예컨대, 호스트 장치(미도시))에 구현될 수도 있다. 예를 들어, 프로세서(130)는 도 1에서 도시된 바와 같이 카메라(110)와 분리되어 구현될 수 있다. 다른 예를 들어, 프로세서(130)는 카메라(110) 또는 깊이 센서(120)로 통합될 수도 있다.
도 2는 도 1 의 픽셀의 예시적인 회로도를 도시한다. 픽셀(PX)은 광전 변환 소자(PCD), 탭들(TAP1~TAP4), 및 오버플로우 트랜지스터(OF)를 포함할 수 있다. 예를 들어, 광전 변환 소자(PCD)는 포토 다이오드, 포토 트랜지스터, 포토 게이트, 핀드 포토 다이오드, 및 이들의 조합으로 구현될 수 있다. 이하, 광전 변환 소자(photoelectric conversion device; PCD)는 포토 다이오드로 예시적으로 설명된다.
광전 변환 소자(PCD)는 광 신호(예컨대, 도 1의 RL)에 대응하는 전하들을 생성하고 축적할 수 있다. 광전 변환 소자(PCD)에 의해 생성된 전하들은 포토 트랜지스터들(PA~PD)로 분산될 수 있다. 포토 트랜지스터들(PA~PD)에 저장되는 전하들의 양들은 포토 게이트 신호들(PGA~PGD)과 광 신호(EL) 간의 위상 차들에 따라 결정될 수 있다. 예를 들어, 광전 변환 소자(PCD)는 평면적 관점에서 포토 트랜지스터들(PA~PD)과 겹치도록 픽셀 어레이(121)가 구현된 기판 내에서 구현될 수 있다. 도 2를 참조하면, 광전 변환 소자(PCD)는 포토 트랜지스터들(PA~PD)의 일단들과 접지 전압 사이에 연결될 수 있다. 광전 변환 소자(PCD)는 하나의 픽셀(PX)의 복수의 탭들(예컨대, TAP1~TAP4)에 의해 공유될 수 있다.
탭(TAP1)은 포토 트랜지스터(PA), 전송 트랜지스터(TA), 스토리지 트랜지스터(S1), 전송 트랜지스터(T1), 플로팅 확산 영역(또는, 플로팅 확산 노드로 칭해짐)(FD1), 리셋 트랜지스터(R1), 소스 팔로워 트랜지스터(SF1), 및 선택 트랜지스터(SE1)를 포함할 수 있다. 포토 트랜지스터(PA)의 일단(드레인 또는 소스)은 광전 변환 소자(PCD)의 일단에 연결되고, 포토 트랜지스터(PA)의 타단은 오버플로우 트랜지스터(OF)의 일단에 연결될 수 있다. 포토 트랜지스터(PA)는 포토 게이트 신호(PGA)에 기반하여 전하들을 축적할 수 있다. 포토 게이트 신호(PGA)는 광 신호(도 1, EL)와 동일하거나 상이한 위상을 갖는 변조 신호일 수 있다. 포토 게이트 신호(PGA)는 광원(112)으로부터 광 신호(EL)가 방출되고 픽셀 어레이(121)로 광 신호(RL)가 입사되는 축적 주기(구간) 동안에 활성화(또는 인에이블)될 수 있고 축적 주기 이외의 시간에서는 비활성화(또는 디스에이블)될 수 있다.
전송 트랜지스터(TA)는 포토 트랜지스터(PA)의 일단과 스토리지 트랜지스터(S1)의 일단 사이에 연결될 수 있다. 전송 트랜지스터(TA)는 전송 게이트 신호(TGA)에 기초하여 축적 주기 동안 포토 트랜지스터(PA)의 일단과 스토리지 트랜지스터(S1)의 일단을 전기적으로 연결할 수 있으며, 그 결과, 포토 트랜지스터(PA)에 의해 축적된 전하들을 스토리지 트랜지스터(S1)로 전송할 수 있다. 그리고, 전송 트랜지스터(TA)는 전송 게이트 신호(TGA)에 기초하여 축적 주기 이외의 시간에서 포토 트랜지스터(PA)에 의해 축적된 전하들이 스토리지 트랜지스터(S1)로 전송되는 것을 방지할 수 있다.
스토리지 트랜지스터(S1)는 전송 트랜지스터들(TA, T1) 사이에 연결될 수 있고 스토리지 게이트 신호(SG1)에 기초하여 포토 트랜지스터(PA)에 의해 축적된 전하들을 저장할 수 있다. 예를 들어, 포토 트랜지스터(PA)에 의해 축적된 전하들은 곧바로 플로팅 확산 영역(FD1)로 전송되지 않을 수 있다.
전송 트랜지스터(T1)는 스토리지 트랜지스터(S1)의 일단과 플로팅 확산 영역(FD1) 사이에 연결될 수 있다. 전송 트랜지스터(T1)는 전송 게이트 신호(TG1)에 기초하여 스토리지 트랜지스터(S1)에 저장된 전하들을 플로팅 확산 영역(FD1)로 전송할 수 있다.
리셋 트랜지스터(R1)는 플로팅 확산 영역(FD1)와 전원 전압(VDD) 사이에 연결될 수 있다. 리셋 트랜지스터(R1)는 리셋 게이트 신호(RG1)에 기초하여 플로팅 확산 영역(FD1)와 전원 전압(VDD)을 전기적으로 연결할 수 있다. 리셋 트랜지스터(R1)는 리셋 게이트 신호(RG)에 기초하여 플로팅 확산 영역(FD1)의 전압 레벨을 전원 전압(VDD)으로 구동하여 플로팅 확산 영역(FD1)에 저장된 전하들을 디스차지(discharge)할 수 있다. 소스 팔로워 트랜지스터(SF1)는 전원 전압(VDD)과 선택 트랜지스터(SE1) 사이에 연결될 수 있다. 소스 팔로워 트랜지스터(SF1)의 게이트 전극은 플로팅 확산 영역(FD1)에 연결될 수 있다. 소스 팔로워 트랜지스터(SF1)는 플로팅 확산 영역(FD1)의 전압 레벨에 기반하여 출력 신호(OUT1)를 출력할 수 있다. 선택 트랜지스터(SE1)는 소스 팔로워 트랜지스터(SF)와 출력 라인(미도시) 사이에 연결될 수 있다. 선택 트랜지스터(SE1)는 선택 신호(SEL1)에 기반하여 출력 신호(OUT1)를 출력 라인으로 출력할 수 있다. 트랜지스터들(R1, SE1, SF1)은 읽기 회로를 구성할 수 있다.
은탭들(TAP2~TAP4), 포토 트랜지스터들(PB~PD)이 포토 게이트 신호들(PGB~PGD)을 각각 수신하는 것을 제외하면, 탭(TAP1)과 대체로 유사하게 구현되고 동작할 수 있다. 예를 들어, 탭들(TAP1, TAP2)의 스토리지 트랜지스터들(S1, S2)은 스토리지 게이트 신호(SG1)에 의해 동시에 제어될 수 있으며, 탭들(TAP3, TAP4)의 스토리지 트랜지스터들(S3, S4)은 스토리지 게이트 신호(SG2)에 의해 동시에 제어될 수 있다. 탭들(TAP1, TAP2)의 전송 트랜지스터들(T1, T2)은 전송 게이트 신호(TG1)에 의해 동시에 제어될 수 있으며, 탭들(TAP3, TAP4)의 전송 트랜지스터들(T3, T4)은 전송 게이트 신호(TG2)에 의해 동시에 제어될 수 있다. 탭들(TAP1, TAP2)의 선택 트랜지스터들(SE1, SE2)은 선택 신호(SEL1)에 의해 동시에 제어될 수 있으며, 탭들(TAP3, TAP4)의 선택 트랜지스터들(SE3, SE4)은 선택 신호(SEL2)에 의해 동시에 제어될 수 있다. 그리고, 탭들(TAP1, TAP2)의 리셋 트랜지스터들(R1, R2)은 리셋 게이트 신호(RG1)에 의해 동시에 제어될 수 있으며, 탭들(TAP3, TAP4)의 리셋 트랜지스터들(R3, R4)은 리셋 게이트 신호(RG2)에 의해 동시에 제어될 수 있다.
포토 게이트 신호들(PGA~PGD)은 축적 주기 동안에 활성화될 수 있고 축적 주기 이외의 시간에서는 비활성화될 수 있다. 실시 예에 있어서, 포토 게이트 신호들(PGB, PGC)이 활성화되는 구간은 포토 게이트 신호(PGA)가 활성화되는 구간과 다를 수 있다. 그리고, 포토 게이트 신호들(PGA, PGD)은 동일한 구간에서 활성화될 수 있다. 실시 예에 있어서, 포토 게이트 신호들(PGA, PGD)이 활성화되는 구간의 길이는 포토 게이트 신호들(PGB, PGC)이 활성화되는 구간의 길이와 다를 수 있다. 즉, 포토 게이트 신호들(PGA, PGD)은 숏 익스포져와 관련되고, 포토 게이트 신호들(PGB, PGC)은 롱 익스포져와 관련될 수 있다. (또는, 그 반대)
탭들(TAP1~TAP4)은 포토 게이트 신호들(PGA~PGD)에 기반하여 출력 신호들(OUT1~OUT4)을 출력할 수 있다. 예를 들어, 출력 신호들(OUT1~OUT4) 사이의 전압 레벨 차이는 전자 장치(100)와 물체 사이의 거리와 관련될 수 있다.
오버플로우 트랜지스터(OF`)는 전원 전압(VDD)에 연결될 수 있다. 축적 주기 이외의 시간에서 외광으로 인하여, 광전 변환 소자(PCD) 또는 포토 트랜지스터들(PA~PD)은 전하들을 축적할 수도 있다. 오버플로우 트랜지스터(OF)는 오버플로우 게이트 신호(OG)에 기반하여 축적 주기 이외의 시간에서 턴-온 될 수 있다. 그 결과, 전원 전압(VDD)이 인가됨으로써, 광전 변환 소자(PCD) 또는 포토 트랜지스터들(PA~PD)에 의해 축적된 전하들이 디스차지 될 수 있다. 비록 도 2에는 하나의 오버플로우 트랜지스터(OF)가 도시되었으나, 실시 예에 따라 복수의 오버플로우 트랜지스터들(예컨대, 4개)이 제공될 수도 있다.
한편, 리셋 트랜지스터, 소스 팔로워 트랜지스터, 및 선택 트랜지스터는 읽기 회로로 칭해질 수도 있다. 예컨대, 탭(TAP1)은 리셋 트랜지스터(R1), 소스 팔로워 트랜지스터(SF1), 및 선택 트랜지스터(SE1)로 구성된 읽기 회로와, 포토 트랜지스터(PA), 전송 트랜지스터(TA), 스토리지 트랜지스터(S1), 및 전송 트랜지스터(T1)를 포함할 수 있다. 다른 탭들(TAP2~TAP4)도 유사한 구성들을 포함할 수 있다.
도 2의 실시 예에서 픽셀(PX)의 트랜지스터들은 모두 NMOS 트랜지스터로 구현되는 것으로 도시되었으나, 픽셀(PX)의 트랜지스터들의 종류는 도 2에 도시된 것으로 제한되지 않는다. 예를 들어, 픽셀(PX)의 트랜지스터들은 PMOS 트랜지스터 또는 NMOS 트랜지스터와 PMOS 트랜지스터의 조합으로 구현될 수도 있다.
도 3은 도 1 의 픽셀의 예시적인 회로도를 도시한다. 도 3의 회로도는 도 2의 회로도와 대체로 유사하다. 그러므로, 차이점 위주로 설명될 것이다.
앞서 도 2의 실시 예에서 설명한 바와 같이, 포토 게이트 신호들(PGA, PGD)은 숏 익스포져와 관련되기 때문에, 포토 게이트 신호들(PGA, PGD)이 활성화되는 구간은 짧을 수 있다. 따라서, 일반적인 환경 하에서, 플로팅 확산 영역들(FD1, FD4)은 쉽게 포화되지 않으므로, 플로팅 확산 영역들(FD1, FD4)의 정전 용량을 늘릴 필요성은 요구되지 않을 수 있다. 그러나, 포토 게이트 신호들(PGB, PGC)은 롱 익스포져와 관련되기 때문에, 포토 게이트 신호들(PGB, PGC)이 활성화되는 구간은 길 수 있다. 따라서, 전자 장치와 객체 사이의 거리가 가까울 경우, 플로팅 확산 영역들(FD2, FD3)은 쉽게 포화되므로, 플로팅 확산 영역들(FD2, FD3)의 정전 용량을 늘릴 필요성이 요구될 수 있다.
실시 예에 있어서, 플로팅 확산 영역들(FD2, FD3)의 포화를 방지하기 위해, 커패시터들(C1, C2) 더 제공될 수 있다. 예를 들어, 탭(TAP2)은 커패시터(C1) 및 듀얼 컨버전 게인 트랜지스터(TDC1)를 포함할 수 있으며, 탭(TAP3)은 커패시터(C2) 및 듀얼 컨버전 게인 트랜지스터(TDC2)를 포함할 수 있다. 제어 신호(DCG1)에 의해 듀얼 컨버전 게인 트랜지스터(TDC1)가 턴-온 됨으로써, 플로팅 확산 영역(FD2)이 커패시터(C1)와 전기적으로 연결될 수 있으며, 플로팅 확산 영역(FD2)의 정전 용량이 확장될 수 있다. 그리고, 제어 신호(DCG2)에 의해 듀얼 컨버전 게인 트랜지스터(TDC2)가 턴-온 됨으로써, 플로팅 확산 영역(FD3)이 커패시터(C2)와 전기적으로 연결될 수 있으며, 플로팅 확산 영역(FD3)의 정전 용량이 확장될 수 있다.
한편, 도 3에 도시된 것과는 달리, 별도의 커패시터들 없이, 트랜지스터의 게이트 전압을 제어함으로써 플로팅 확산 영역들(FD2, FD3)의 정전 용량을 늘릴 수도 있다. 예를 들어, 스토리지 트랜지스터들(S2, S3)을 게이트 전극을 제어하는 스토리지 게이트 신호들(SG2, SG3)의 전압 레벨을 높이는 경우, 스토리지 트랜지스터들(S2, S3)이 저장하는 전하들의 양이 늘어날 수 있다.
도 4는 도 2의 픽셀의 레이아웃을 예시적으로 도시한다. 도 4를 포함한 이하의 도면들에서, 방향(D1)과 방향(D2)은 서로 수직일 수 있다. 방향들(D1, D2)은 각각 픽셀 어레이(121)를 평면적 관점에서 바라보는 방향과 수직일 수 있다. 예를 들어, 방향들(D1, D2)은 픽셀 어레이(121)의 픽셀들(PX)이 배치되는 행 방향과 열 방향에 대응할 수 있다. 다른 예에서, 방향들(D1, D2)은 픽셀 어레이(121)의 픽셀들(PX)이 배치되는 열 방향과 행 방향에 대응할 수도 있다. 제 3 방향(D3)은 방향들(D1, D2) 사이의 임의의 방향을 나타낼 수 있고 방향(D4)은 방향(D3)과 수직일 수 있다. 방향들(D3, D4)은 각각 픽셀 어레이(121)를 평면적 관점에서 바라보는 방향과 수직일 수 있다.
도 4의 음영(shaded) 영역들에 트랜지스터들(PA~PD, TA~TD, S1~S4, T1~T4, R1~R4, SF1~SF4, SE1~SE4)의 드레인들 또는 소스들, 그리고 플로팅 확산 영역들(FD1~FD4)이 형성되거나 배치될 수 있다. 도 4의 음영 영역들 사이의 영역들에 트랜지스터들(PA~PD, TA~TD, S1~S4, T1~T4, R1~R4, SF1~SF4, SE1~SE4)의 게이트 전극들이 배치될 수 있다.
픽셀(PX)의 영역은 픽셀(PX)의 중심을 포함하는 중심 영역과 다른 픽셀과 인접한 경계 영역으로 구분될 수 있다. 포토 트랜지스터들(PA~PD)의 게이트 전극들(GPA~GPD)은 중심 영역에서 서로 인접하게 배치될 수 있다. 전송 트랜지스터들(TA~TD)의 게이트 전극들(GTA~GTD)은 방향(D3) 또는 방향(D4)을 따라 게이트 전극들(GPA~GPD)과 각각 인접하게 배치될 수 있다. 스토리지 트랜지스터들(S1~S4)의 게이트 전극들(GS1~GS4)은 방향(D3) 또는 방향(D4)을 따라 게이트 전극들(GT1~GT4)과 각각 인접하게 배치될 수 있다. 전송 트랜지스터들(T1~T4)의 게이트 전극들(GT1~GT4)은 방향(D1)을 따라 게이트 전극들(GS1~GS4) 및 플로팅 확산 영역들(FD1~FD4) 사이에 각각 배치될 수 있다. 리셋 트랜지스터들(R1~R4)의 게이트 전극들(GR1~GR4)은 방향(D1)을 따라 플로팅 확산 영역들(FD1~FD4)과 인접하게 배치될 수 있다.
소스 팔로워 트랜지스터들(SF1~SF4)의 게이트 전극들(GSF1~GSF4)은 방향(D1)을 따라 게이트 전극들(GPA~GPD)과 각각 인접하게 배치될 수 있다. 비록 도면에 도시되지는 않았으나, 플로팅 확산 영역들(FD1~FD4)을 게이트 전극들(GSF1~GSF4)로 각각 전기적으로 연결하는 메탈 배선들이 픽셀(PX) 상에 더 배치될 수 있다. 선택 트랜지스터들(SE1~SE4)의 게이트 전극들(GSE1~GSE4)은 방향(D2)을 따라 게이트 전극들(GSF1~GSF4)과 각각 인접하게 배치될 수 있다.
가상선(①)은 방향(D1)과 평행할 수 있고 가상선(②)은 방향(D2)과 평행할 수 있다. 평면적 관점에서, 가상선들(①, ②)의 교차점은 픽셀(PX)의 중심일 수 있다. 픽셀(PX)의 영역은 가상선들(①, ②)을 기준으로 사분면들로 분할될 수 있다. 픽셀(PX)의 탭들(TAP1~TAP4)은 사분면들에 각각 배치될 수 있다. 예를 들어, 탭들(TAP1, TAP2)은 가상선(②)에 대하여 대칭일 수 있고, 탭들(TAP3, TAP4)은 가상선(②)에 대하여 대칭일 수 있다. 탭들(TAP1, TAP3)은 가상선(①)에 대하여 대칭일 수 있고, 탭들(TAP2, TAP4)은 가상선(①)에 대하여 대칭일 수 있다. 탭들(TAP1, TAP4)은 픽셀(PX)의 중심에 대하여 대칭일 수 있고, 탭들(TAP2, TAP3)은 픽셀(4T_PX)의 중심에 대하여 대칭일 수 있다.
도 5는 도 4의 Ⅰ-Ⅰ' 선에 따른 픽셀(PX)의 단면도를 예시적으로 도시한다. 방향(D5)은 픽셀(PX)을 포함하는 픽셀 어레이(121)를 평면적 관점에서 바라보는 방향에 대응할 수 있다. 픽셀 어레이(121)는 기판(SUB)에 구현될 수 있다. 예를 들어, 기판(SUB)은 P형 에피택셜 층(epitaxial layer)을 포함할 수 있다. 평탄화 층(PL)은 방향(D5)을 따라 기판(SUB) 상에 형성될 수 있다. 예를 들어, 평탄화 층(PL)은 투명막일 수 있다. 복수의 마이크로 렌즈들(ML)을 포함하는 마이크로 렌즈 층은 방향(D5)을 따라 평탄화 층(PL) 상에 형성될 수 있다. 마이크로 렌즈 층은 기판(SUB)의 후면으로 입사되는 광 신호(RL)를 집광하고 광 신호(RL)를 기판(SUB)으로 제공할 수 있다. 예를 들어, 픽셀 어레이(121)는 후면에서 광 신호를 수신하는 BSI(Back side illumination) 구조로 구현될 수 있다. 도 5를 참조하면, 평면적 관점에서, 하나의 마이크로 렌즈(ML)의 중심과 하나의 픽셀(PX)의 중심은 서로 일치할 수 있다. 게이트 전극들(GT1, GS1, GTA, GPA, GPB, GTB, GS2, GT2)은 방향(D5)을 따라 기판(SUB) 상에 형성될 수 있다.
기판(SUB)은 광전 변환 소자(PCD)가 구현되는 광 검출 영역을 포함할 수 있다. 예를 들어, 광 검출 영역은 N형 불순물 영역인 NPD(N-type Photo Diode) 영역과 P형 불순물 영역인 PPD(P-type Photo Diode) 영역을 포함할 수 있다. 광 검출 영역의 광전 변환 소자(PCD)는 게이트 전극들(GP1, GP2)에 인가되는 포토 게이트 신호들(PG1, PG2)의 전압 레벨들에 기초하여 전하들을 집적하고 스토리지 트랜지스터들(S1, S2)로 전하들을 전송할 수 있다. 예를 들어, 광전 변환 소자(PCD)는 평면적 관점에서 포토 트랜지스터들(PA, PB)과 겹칠 수 있다.
기판(SUB)은 평면적 관점에서 광전 변환 소자(PCD)와 플로팅 확산 영역들(FD1, FD2) 사이에 위치하는 P-웰 영역들을 포함할 수 있다. P-웰 영역들은 전하들이 곧바로 스토리지 트랜지스터들(S1, S2) 또는 플로팅 확산 영역들(FD1, FD2)로 전송되는 것을 방해하는 배리어(barrier)로서 동작할 수 있다. 예를 들어, 평면적 관점에서 P-웰 영역들은 스토리지 트랜지스터들(S1, S2) 또는 플로팅 확산 영역들(FD1, FD2)과 겹칠 수 있다. 기판(SUB)은 플로팅 확산 영역들(FD1, FD2)을 더 포함할 수 있다. 예를 들어, 플로팅 확산 영역들(FD1, FD2)은 n형 불순물 영역일 수 있다.
도 6a 및 도 6b는 도 2의 픽셀로 인가되는 신호들의 타이밍도를 예시적으로 도시한다.
도 6a 및 도 6b의 신호들의 타이밍도는 하나의 프레임에서의 읽기(readout)를 위한 주기를 나타낼 수 있고 반복될 수 있다. 하나의 프레임을 읽기 위한 주기는 픽셀 어레이(도 1, 121)의 모든 픽셀들이 동시에 동작하는 글로벌 모드의 구간과 픽셀들이 행 단위로 동작하는 롤링 모드의 구간을 포함할 수 있다.
글로벌 모드의 글로벌 리셋 주기는 t0~t1 구간을 포함할 수 있다. 글로벌 리셋 주기 동안 픽셀 어레이(121)의 픽셀들(PXa)이 모두 리셋될 수 있다. 활성화된 오버플로우 게이트 신호(OG)에 의해 오버플로우 트랜지스터는(OF)가 턴 온 됨으로써, 포토 트랜지스터들(PA~PD)에 전원 전압(VDD)이 공급될 수 있다. 그 결과, 포토 트랜지스터들(PA~PD)에 의해 집적된 전하들이 제거될 수 있다. 전송 게이트 신호들(TGA~TGD)이 비활성화될 수 있고 전송 트랜지스터들(TA~TD)은 포토 트랜지스터들(PA~PD)로부터 플로팅 확산 영역들(FD1~FD4)로 전하들이 전송되는 것을 각각 차단할 수 있다.
글로벌 모드의 집적 주기는 t1~t3 구간을 포함할 수 있다. 구체적으로, 집적 주기는 제 1 집적 주기(t1~t2)와 제 2 집적 주기(t2~t3)를 포함할 수 있으며, 제 1 집적 주기(t1~t2)는 제 2 집적 주기(t2~t3) 집적 주기보다 길 수 있다. 포토 트랜지스터들(PA~PA)은 포토 게이트 신호들(PGA~PGD)에 기초하여 전하들을 집적할 수 있다. 그리고, 오버플로우 게이트 신호(OG)는 비활성화되어 집적된 전하들이 전원 전압(VDD)에 의해 제거되는 것이 차단될 수 있다.
제 1 집적 주기(t1~t2) 동안, 롱 익스포져와 관련된 전하들이 집적될 수 있다. 포토 게이트 신호들(PGB, PGC)이 활성화되어, 탭들(TAP2, TAP3)의 포토 트랜지스터들(PB, PC)에 의해 전하들이 집적될 수 있다. 그리고, 전송 게이트 신호들(TGB, TGC)이 활성화될 수 있으며, 포토 트랜지스터들(PB, PC)에 의해 집적된 전하들이 전송 트랜지스터들(TB, TC)을 통하여 플로팅 확산 영역들(FD2, FD3)로 각각 전달될 수 있다.
제 2 집적 주기(t2~t3) 동안, 숏 익스포져와 관련된 전하들이 집적될 수 있다. 포토 게이트 신호들(PGA, PGD)이 활성화되어, 탭들(TAP1, TAP4)의 포토 트랜지스터들(PA, PD)에 의해 전하들이 집적될 수 있다. 그리고, 전송 게이트 신호들(TGA, TGD)이 활성화될 수 있으며, 포토 트랜지스터들(PA, PD)에 의해 집적된 전하들이 전송 트랜지스터들(TA, TD)을 통하여 플로팅 확산 영역들(FD1, FD4)로 각각 전달될 수 있다.
롤링 모드의 읽기 주기는 복수의 1H 구간들을 포함할 수 있다. 1H 시간은 동일한 선택 신호(예컨대, SEL1 또는 SEL2)에 의해 제어되는 탭들에 대한 읽기 시간을 나타낼 수 있다. 첫 번째 1H 구간은 t3~t4 구간을 포함할 수 있으며, 두 번째 1H 구간은 t4~t5 구간을 포함할 수 있다. 예를 들어, 첫 번째 1H 구간(t3~t4)은 탭들(TAP1, TAP2)에 대한 읽기 동작과 관련될 수 있으며, 두 번째 1H 구간(t4~t5)은 탭들(TAP3, TAP4)에 대한 읽기 동작과 관련될 수 있다. t3~t4 구간 및 t4~t5 구간 동안, 외광 또는 암전류(Dark current)에 의한 추가적인 전하들의 유입을 차단하기 위해, 포토 게이트 신호들(PGA~PGD), 전송 게이트 신호들(TGA~TGD), 및 스토리지 게이트 신호들(SG1, SG2)은 로우 비활성화될 수 있으며(즉, 로우 레벨), 오버플로우 게이트 신호(OG)는 활성화 될 수 있다(즉, 하이 레벨).
한편, 다른 실시 예에서, 스토리지 트랜지스터들(S1, S2)의 저장 용량 증가를 위해 스토리지 게이트 신호들(SG1~SG4)을 활성화 상태로 유지하되, 전하들을 플로팅 확산 영역들(FD1~FD4)로 전송할 때, 해당 스토리지 트랜지스터를 비활성화 상태로 변경할 수도 있다.
첫 번째 1H 구간(t3~t4)에서, 전송 게이트 신호(TG1)가 하이 레벨을 가질 때, 스토리지 트랜지스터들(S1)에 저장된 전하들이 플로팅 확산 영역들(FD1, FD2)로 각각 전달될 수 있다. 이 때, 리셋 게이트 신호(RG1)는 로우 레벨 상태일 수 있다. 플로팅 확산 영역들(FD1, FD2)에 저장된 전하들의 포텐셜에 대응하는 출력 신호들(OUT1, OUT2)이, 선택 신호(SEL1)에 의해 턴 온 되는 선택 트랜지스터들(SE1, SE2)을 통하여 각각 아날로그 처리 회로(도 1, 123)로 출력될 수 있다.
두 번째 1H 구간(t4~t5)에서, 전송 게이트 신호(TG2)가 하이 레벨을 가질 때, 스토리지 트랜지스터들(S2)에 저장된 전하들이 플로팅 확산 영역들(FD3, FD4)로 각각 전달될 수 있다. 이 때, 리셋 게이트 신호(RG2)는 로우 레벨 상태일 수 있다. 플로팅 확산 영역들(FD3, FD4)에 저장된 전하들의 포텐셜에 대응하는 출력 신호들(OUT3, OUT4)이, 선택 신호(SEL2)에 의해 턴 온 되는 선택 트랜지스터들(SE3, SE4)을 통하여 각각 아날로그 처리 회로(도 1, 123)로 출력될 수 있다.
실시 예에 있어서, 숏 익스포져와 관련된 출력 신호들(예컨대, 도 2의 OUT1, OUT4)은 근거리 객체 또는 장거리 객체의 감지에 활용될 수 있으며, 롱 익스포져와 관련된 출력 신호들(예컨대, 도 2의 OUT3, OUT3)은 원거리 객체의 감지에 활용될 수 있다.
한편, 도 6b의 실시 예에서, 첫 번째 1H 구간에서 탭들(TAP1, TAP2)에 대한 읽기가 수행되고, 두 번째 1H 구간에서 탭들(TAP3, TAP4)에 대한 읽기가 수행되는 것으로 설명되었으나, 본 개시는 이에 한정되지 않는다. 즉, 다른 실시 예에서, 첫 번째 1H 구간에서 탭들(TAP3, TAP4)에 대한 읽기가 수행되고, 두 번째 1H 구간에서 탭들(TAP1, TAP2)에 대한 읽기가 수행될 수도 있다.
이상 상술된 본 개시에 의하면, 1회의 읽기만으로도 롱 익스포져와 숏 익스포져를 수행함으로써, ToF의 읽기 속도를 향상시킬 수 있다. 나아가, 2회 또는 그 이상의 읽기 동작을 수행하는 경우, 롱 익스포져들에 대한 읽기 결과들과 숏 익스포져들에 대한 읽기 결들을 이용하여 셔플을 수행함으로써, 깊이 맵의 품질을 향상시킬 수 있다.
도 7은 도 2의 픽셀로 인가되는 신호들의 타이밍도를 예시적으로 도시한다. 도 7의 타이밍도는 도 6a의 타이밍도와 대체로 유사하므로, 중복되는 설명은 생략하기로 한다.
제 1 집적 주기(t1~t2) 동안, 숏 익스포져와 관련된 전하들이 집적될 수 있다. 포토 게이트 신호들(PGA, PGD)이 활성화되어, 탭들(TAP1, TAP4)의 포토 트랜지스터들(PA, PD)에 의해 전하들이 집적될 수 있다. 그리고, 전송 게이트 신호들(TGA, TGD)이 활성화될 수 있으며, 포토 트랜지스터들(PA, PD)에 의해 집적된 전하들이 전송 트랜지스터들(TA, TD)을 통하여 플로팅 확산 영역들(FD1, FD4)로 각각 전달될 수 있다.
제 2 집적 주기(t2~t3) 동안, 롱 익스포져와 관련된 전하들이 집적될 수 있다. 포토 게이트 신호들(PGB, PGC)이 활성화되어, 탭들(TAP2, TAP3)의 포토 트랜지스터들(PB, PC)에 의해 전하들이 집적될 수 있다. 그리고, 전송 게이트 신호들(TGB, TGC)이 활성화될 수 있으며, 포토 트랜지스터들(PB, PC)에 의해 집적된 전하들이 전송 트랜지스터들(TB, TC)을 통하여 플로팅 확산 영역들(FD2, FD3)로 각각 전달될 수 있다.
이후, 첫 번째 1H 구간(t3~t4) 동안, 탭들(TAP1, TAP4)에 대한 읽기 동작이 수행되고, 두 번째 1H 구간(t4~t5) 동안, 탭들(TAP2, TAP3)에 대한 읽기 동작이 수행될 수 있다.
도 8a 및 도 8b는 도 2의 픽셀로 인가되는 신호들의 예시적인 타이밍도이다. 도 8a의 타이밍도는 도 6a의 타이밍도와 대체로 유사하므로, 중복되는 설명은 생략하기로 한다.
앞서 설명된 실시 예들에 의하면, 하나의 집적 주기(t1~t3)에서, 롱 숏 익스포져에 대응하는 읽기와 롱 익스포져에 대응하는 읽기가 수행되기 때문에, 전하 집적의 속성이 변화하는 지점(즉, t2)에서 픽셀에 대한 리셋이 수행될 필요가 있을 수 있다. t2 직전에 수행되는 리셋의 속성은 t0~t1 구간에서 수행되는 글로벌 리셋과 유사하지만, 편의상 로컬 리셋으로 지칭하기로 한다.
도 2, 도 8a 및 도 8b를 참조하면, t2 시점 직전에 오버플로우 게이트 신호(OG)가 활성화 됨으로써, 광전 변환 소자(PCD) 또는 포토 트랜지스터들(PA~PD)에 잔존하는 전하들이 디스차지될 수 있다. 이때, 스토리지 트랜지스터들(S1, S2)에로 전하들이 유입되는 것을 방지하기 위해, 스토리지 게이트 신호(SG1, SG2)는 비활성화 될 수 있다.
한편, 다른 실시 예에서, 스토리지 트랜지스터들(S1, S2)을 제어하기 위한 스토리지 게이트 신호들(SG1, SG2)은 전하들이 플로팅 확산 영역들(FD1~FD4)로 전송되는 구간과 리셋 구간에서 로직 로우 상태로 비활성화되고 나머지 구간에서는 로직 하이 상태로 활성화될 수도 있다.
도 9 내지 도 11은 도 2의 픽셀로 인가되는 신호들의 예시적인 타이밍도들이다.
우선 도 9를 참조하면, 앞선 실시 예들에서, 하나의 집적 주기 동안, 한 번의 숏 익스포져와 하나의 롱 익스포져가 수행되는 것이 설명되었다. 이와 달리, 도 9의 실시 예에서, 집적 주기(t1~t5) 동안 둘 이상의 숏 익스포져들과 둘 이상의 롱 익스포져들이 수행될 수 있다.
제 1 집적 주기(t1~t2) 동안, 롱 익스포져와 관련된 전하들이 집적될 수 있다. 포토 게이트 신호들(PGB, PGC)이 활성화되어, 탭들(TAP2, TAP3)의 포토 트랜지스터들(PB, PC)에 의해 전하들이 집적될 수 있다. 그리고, 전송 게이트 신호들(TGB, TGC)이 활성화될 수 있으며, 포토 트랜지스터들(PB, PC)에 의해 집적된 전하들이 전송 트랜지스터들(TB, TC)을 통하여 플로팅 확산 영역들(FD2, FD3)로 각각 전달될 수 있다.
제 2 집적 주기(t2~t3) 동안, 숏 익스포져와 관련된 전하들이 집적될 수 있다. 포토 게이트 신호들(PGA, PGD)이 활성화되어, 탭들(TAP1, TAP4)의 포토 트랜지스터들(PA, PD)에 의해 전하들이 집적될 수 있다. 그리고, 전송 게이트 신호들(TGA, TGD)이 활성화될 수 있으며, 포토 트랜지스터들(PA, PD)에 의해 집적된 전하들이 전송 트랜지스터들(TA, TD)을 통하여 플로팅 확산 영역들(FD1, FD4)로 각각 전달될 수 있다.
제 3 집적 주기(t3~t4) 동안, 롱 익스포져와 관련된 전하들이 집적될 수 있다. 포토 게이트 신호들(PGB, PGC)이 활성화되어, 탭들(TAP2, TAP3)의 포토 트랜지스터들(PB, PC)에 의해 전하들이 집적될 수 있다. 그리고, 전송 게이트 신호들(TGB, TGC)이 활성화될 수 있으며, 포토 트랜지스터들(PB, PC)에 의해 집적된 전하들이 전송 트랜지스터들(TB, TC)을 통하여 플로팅 확산 영역들(FD2, FD3)로 각각 전달될 수 있다.
제 4 집적 주기(t4~t5) 동안, 숏 익스포져와 관련된 전하들이 집적될 수 있다. 포토 게이트 신호들(PGA, PGD)이 활성화되어, 탭들(TAP1, TAP4)의 포토 트랜지스터들(PA, PD)에 의해 전하들이 집적될 수 있다. 그리고, 전송 게이트 신호들(TGA, TGD)이 활성화될 수 있으며, 포토 트랜지스터들(PA, PD)에 의해 집적된 전하들이 전송 트랜지스터들(TA, TD)을 통하여 플로팅 확산 영역들(FD1, FD4)로 각각 전달될 수 있다.
전술된 도 6a 내지 도 8b의 실시 예들에 의하면, 특정 상황에서 모션 블러(motion blur)에 의한 깊이 맵의 품질 저하가 발생할 수 있다. 예컨대, 객체가 순간적으로 매우 빨리 움직이는 구간이 특정한 노출 구간(즉, 숏 익스포져와 롱 익스포져 중 어느 하나)에 편향되어 있는 경우, 해당 노출 구간에서의 모션 블러가 발생할 수도 있다. 그러나, 도 9의 실시 예에 의하면, 숏 익스포져와 롱 익스포져가 적어도 2회 반복되도록 함으로써, 객체가 순간적으로 매우 빨리 움직이는 구간이 특정한 노출 구 간에 편향되는 것이 방지될 수 있다. 따라서, 모션 블러에 의한 깊이 맵의 품질 저하가 개선될 수 있다.
실시 예에 있어서, 숏 익스포져와 롱 익스포져의 반복은 도면에 도시된 것에 한정되지 않는다. 예컨대, 숏 익스포져와 롱 익스포져가 각각 3회 또는 그 이상 실시될 수 있으며, 이 경우, 숏 익스포져와 롱 익스포져가 번갈아가면서 실행될 수 있다.
나아가, 실시 예에 있어서, 숏 익스포져와 롱 익스로져 중 어느 하나만 적어도 2회 실행될 수 있다. 예를 들어, 도 10에 도시된 것과 같이, 롱 익스포져가 먼저 실행되고 이후 숏 익스포져와 롱 익스포져가 실행될 수 있다. 또는, 도 11에 도시된 것과 같이, 숏 익스포져가 먼저 실행되고 이후 롱 익스포져와 숏 익스포져가 실행될 수 있다.
도 12는 본 개시의 실시 예에 따른 전자 장치의 동작 방법을 도시하는 순서도이다. 도 1, 도 2, 도 3, 도 6a, 및 도 6b와 함께 도 12를 참조하여 전자 장치의 동작 방법을 설명한다.
카메라(110)의 광원(112)은 광 컨트롤러(111)에 의해 변조된 광 신호(EL)를 객체로 출력할 수 있다(S110). 광 컨트롤러(111)는 예를 들어, 광 신호(EL)는 연속파일 수 있으나, 이에 한정되지 않는다. 카메라(110)의 깊이 센서(120)는 객체에 의해 반사된 광 신호(RL)를 수신할 수 있다(S120). 카메라(110)의 깊이 센서(120)는 광 신호(RL)에 기반하여 카메라(110)와 객체 사이의 거리를 감지할 수 있다.
깊이 센서(120)의 픽셀 어레이(121)는 광 신호(RL)에 대응하는 전하들을 저장할 수 있다. 이를 위해, 픽셀 어레이(121)는 구체적으로, 4-탭(tap) 구조를 가질 수 있다. 예를 들어, 탭들(TAP1, TAP2)은 동일한 행에 배치되어 동일한 선택 신호(예컨대, SEL1)에 의해 제어될 수 있으며, 탭들(TAP3, TAP4)은 동일한 행에 배치되어 동일한 선택 신호(예컨대, SEL2)에 의해 제어될 수 있다. 예를 들어, 탭들(TAP2, TAP3)은 제 1 집적 주기 동안 축적된 전하들을 처리할 수 있으며, 탭들(TAP1, TAP4)은 제 2 집적 주기 동안 축적된 전하들을 처리할 수 있다. 제 1 집적 주기는 제 2 집적 주기보다 길 수 있으나, 이에 한정되지 않는다.
탭들(TAP2, TAP3)은 제 1 집적 주기 동안 축적된 전하들을 저장할 수 있다(S130). 예를 들어, 탭들(TAP2, TAP3)의 포토 트랜지스터들(PB, PC)과 스토리지 트랜지스터들(S2, S3)은 제 1 집적 주기 동안 활성화될 수 있으며, 스토리지 트랜지스터들(S2, S3)은 포토 트랜지스터들(PB, PC)에 의해 축적된 전하들을 각각 저장할 수 있다.
이후, 탭들(TAP1, TAP4)은 제 2 집적 주기 동안 축적된 전하들을 저장할 수 있다(S140). 예를 들어, 탭들(TAP1, TAP4)의 포토 트랜지스터들(PA, PD)과 스토리지 트랜지스터들(S1, S4)은 제 2 집적 주기 동안 활성화될 수 있으며, 스토리지 트랜지스터들(S1, S4)은 포토 트랜지스터들(PA, PD)에 의해 축적된 전하들을 각각 저장할 수 있다.
롤링 모드에서 탭들(TAP1~TAP4)에 저장된 전하들에 기반하여 읽기 동작들이 수행될 수 있다. 예를 들어, 첫 번째 1H 구간에서, 선택 신호(SEL1)에 의해 탭들(TAP1, TAP2)이 선택되고, 전송 게이트 신호(TG1)가 하이 레벨을 갖는 구간에서 탭들(TAP1, TAP2)의 스토리지 트랜지스터들(S1)에 저장된 전하들이 플로팅 확산 영역들(FD1, FD2)로 각각 전달될 수 있다(S150). 플로팅 확산 영역들(FD1, FD2)에 저장된 전하들의 포텐셜에 대응하는 출력 신호들(OUT1, OUT2)이, 선택 신호(SEL1)에 의해 턴 온 되는 선택 트랜지스터들(SE1, SE2)을 통하여 각각 아날로그 처리 회로(123)로 출력될 수 있다.
이후, 두 번째 1H 구간에서, 선택 신호(SEL2)에 의해 탭들(TAP3, TAP4)이 선택되고, 전송 게이트 신호(TG2)가 하이 레벨을 갖는 구간에서 탭들(TAP3, TAP4)의 스토리지 트랜지스터들(S2)에 저장된 전하들이 플로팅 확산 영역들(FD3, FD4)로 각각 전달될 수 있다(S160). 플로팅 확산 영역들(FD3, FD4)에 저장된 전하들의 포텐셜에 대응하는 출력 신호들(OUT3, OUT4)이, 선택 신호(SEL2)에 의해 턴 온 되는 선택 트랜지스터들(SE3, SE4)을 통하여 각각 아날로그 처리 회로(123)로 출력될 수 있다.
한편, 본 실시 예에서는, 탭들(TAP1, TAP2)의 스토리지 트랜지스터들(S1)에 저장된 전하들이 플로팅 확산 영역들(FD1, FD2)로 전송된 후, 탭들(TAP3, TAP4)의 스토리지 트랜지스터들(S2)에 저장된 전하들이 플로팅 확산 영역들(FD3, FD4)로 전송되는 것으로 설명되었으나, 본 개시는 이에 한정되지 않는다. 즉, 플로팅 확산 영역들(FD3, FD4)로의 전송이 먼저 수행될 수도 있다.
이후, 아날로그 처리 회로(123)는 픽셀 어레이(121)로부터 수신된 출력 신호들(OUT1~OUT4)을 처리할 수 있다.
도 13은 도 1 의 픽셀의 예시적인 회로도를 도시한다. 도 14는 도 13의 픽셀로 인가되는 신호들의 타이밍도를 예시적으로 도시한다.
실시 예에 있어서, 도 13에 도시된 구성 요소들의 동작은 도 2에 도시된 구성 요소들과 대체로 유사할 수 있다. 예를 들어, 픽셀(PX)은 광전 변환 소자(PCD), 탭들(TAP1~TAP4), 및 오버플로우 트랜지스터(OF)를 포함할 수 있다. 탭(TAP1)은 포토 트랜지스터(PA), 전송 트랜지스터(TA), 플로팅 확산 영역(FD1), 리셋 트랜지스터(R1), 소스 팔로워 트랜지스터(SF1), 및 선택 트랜지스터(SE1)를 포함할 수 있다. 다만, 도 13의 픽셀(PX)은 도 2의 픽셀(PX)에 도시된 스토리지 트랜지스터들(S1~S4)과 전송 트랜지스터들(T1~T4)을 포함하지 않으므로, 도 13의 픽셀(PX)의 구성 요소들의 동작 타이밍은 도 2의 픽셀(PX)의 동작 타이밍과 약간 다를 수 있다. 그러므로, 이하 도 13 및 도 14를 함께 참조하여, 픽셀(PX)의 동작을 설명하기로 한다.
하나의 프레임을 읽기 위한 주기는 픽셀 어레이(도 1, 121)의 모든 픽셀들이 동시에 동작하는 글로벌 모드의 구간과 픽셀들이 행 단위로 동작하는 롤링 모드의 구간을 포함할 수 있다. 글로벌 모드의 글로벌 리셋 주기는 t0~t1 구간을 포함할 수 있다. 글로벌 모드의 집적 주기는 t1~t3 구간을 포함할 수 있다. 제 1 집적 주기(t1~t2) 동안, 롱 익스포져와 관련된 동작들이 수행될 수 있으며, 제 2 집적 주기(t2~t3) 동안, 숏 익스포져와 관련된 동작들이 수행됨은 도 6a를 통하여 설명된 실시 예와 대체로 유사하다.
다만, 픽셀(PX)은 도 2의 픽셀(PX)에 도시된 스토리지 트랜지스터들(S1~S4)과 전송 트랜지스터들(T1~T4)을 포함하지 않으므로, 제 1 집적 주기 동안 집적된 전하들은 플로팅 확산 영역들(FD2, FD3)로 곧바로 전달될 수 있으며, 제 2 집적 주기 동안 집적된 전하들은 플로팅 확산 영역들(FD1, FD4)로 곧바로 전달될 수 있다. 그리고, 플로팅 확산 영역들(FD1~FD4)에 전하들을 저장하기 위해, 리셋 게이트 신호들(RG1, RG2)은 집적 주기(t1~t3) 동안 비활성화될 수 있다.
롤링 모드의 읽기 주기는 복수의 1H 구간들을 포함할 수 있다. 예를 들어, 첫 번째 1H 구간은 t3~t4 구간을 포함할 수 있으며, 두 번째 1H 구간은 t4~t5 구간을 포함할 수 있다. 첫 번째 1H 구간(t3~t4)은 탭들(TAP1, TAP2)에 대한 읽기 동작과 관련될 수 있으며, 두 번째 1H 구간(t4~t5)은 탭들(TAP3, TAP4)에 대한 읽기 동작과 관련될 수 있다. t3~t4 구간 및 t4~t5 구간 동안, 포토 게이트 신호들(PGA~PGD) 및 전송 게이트 신호들(TGA~TGD)은 로우 비활성화될 수 있으며(즉, 로우 레벨), 오버플로우 게이트 신호(OG)는 활성화 될 수 있다(즉, 하이 레벨).
그리고, 선택 신호(SEL1)가 활성화되는 구간 중, 리셋 게이트 신호(RG1)가 활성화되기 직전의 비활성화 구간에서, 플로팅 확산 영역들(FD1, FD2)에 저장된 전하들의 포텐셜에 대응하는 출력 신호들(OUT1, OUT2)이, 선택 신호들(SEL1)에 의해 턴 온 되는 선택 트랜지스터들(SE1, SE2)을 통하여 각각 아날로그 처리 회로(도 1, 123)로 출력될 수 있다. 그리고, 선택 신호(SEL2)가 활성화되는 구간 중, 리셋 게이트 신호(RG2)가 활성화되기 직전의 비활성화 구간에서, 플로팅 확산 영역들(FD3, FD4)에 저장된 전하들의 포텐셜에 대응하는 출력 신호들(OUT3, OUT4)이, 선택 신호들(SEL2)에 의해 턴 온 되는 선택 트랜지스터들(SE3, SE4)을 통하여 각각 아날로그 처리 회로(도 1, 123)로 출력될 수 있다.
도 15는 본 개시의 실시 예에 따른 전자 장치의 이미지 처리를 개념적으로 도시한다.
도 6a 및 도 6b와 함께, 도 15를 참조하면, 우선, 제 1 프레임에서의 동작이 실행될 수 있다. 전술된 바와 같이, 제 1 프레임의 글로벌 모드의 제 1 집적 주기 동안 탭들(TAP2, TAP3)에서 전하가 축적될 수 있다. 그리고, 제 1 프레임의 글로벌 모드의 제 2 집적 주기 동안 탭들(TAP1, TAP4)에서 전하가 축적될 수 있다.
실시 예에 있어서, 탭들(TAP2, TAP3)의 포토 게이트 신호들(PGB, PGC)의 위상 차이는 180도일 수 있으며, 탭들(TAP1, TAP4)의 포토 게이트 신호들(PGA, PGD)의 위상 차이는 180도일 수 있다. 즉, 제 1 프레임에서, 탭(TAP1)의 포토 게이트 신호(PGA)의 위상은 0도일 수 있으며, 탭(TAP2)의 포토 게이트 신호(PGB)의 위상은 90도일 수 있으며, 탭(TAP3)의 포토 게이트 신호(PGC)의 위상은 270도일 수 있으며, 탭(TAP4)의 포토 게이트 신호(PGA)의 위상은 180도일 수 있다.
그리고, 제 1 프레임의 롤링 모드에서, 탭(TAP1)은 0도의 위상 정보를 갖는 출력 신호(OUT1)를 출력할 수 있으며, 탭(TAP2)는 90도의 위상 정보를 갖는 출력 신호(OUT2)를 출력할 수 있으며, 탭(TAP3)은 270도의 위상 정보를 갖는 출력 신호(OUT3)를 출력할 수 있으며, 탭(TAP4)은 180도의 위상 정보를 갖는 출력 신호(OUT4)를 출력할 수 있다.
이후, 제 2 프레임에서의 동작이 실행될 수 있다. 제 2 프레임의 글로벌 모드의 제 1 집적 주기 동안 탭들(TAP2, TAP3)에서 전하가 축적될 수 있다. 그리고, 제 1 프레임의 글로벌 모드의 제 2 집적 주기 동안 탭들(TAP1, TAP4)에서 전하가 축적될 수 있다. 탭들(TAP2, TAP3)의 포토 게이트 신호들(PGB, PGC)의 위상 차이는 180도이고, 탭들(TAP1, TAP4)의 포토 게이트 신호들(PGA, PGD)의 위상 차이는 180도인 것은, 제 1 프레임에서와 동일하다.
다만, 각 탭의 포토 게이트 신호들(PGA~PGD)의 위상은 제 1 프레임에서의 위상과 다를 수 있다. 예를 들어, 제 2 프레임에서, 탭(TAP1)의 포토 게이트 신호(PGA)의 위상은 180도일 수 있으며, 탭(TAP2)의 포토 게이트 신호(PGB)의 위상은 270도일 수 있으며, 탭(TAP3)의 포토 게이트 신호(PGC)의 위상은 90도일 수 있으며, 탭(TAP4)의 포토 게이트 신호(PGA)의 위상은 0도일 수 있다.
그리고, 제 2 프레임의 롤링 모드에서, 탭(TAP1)은 180도의 위상 정보를 갖는 출력 신호(OUT1)를 출력할 수 있으며, 탭(TAP2)는 270도의 위상 정보를 갖는 출력 신호(OUT2)를 출력할 수 있으며, 탭(TAP3)은 90도의 위상 정보를 갖는 출력 신호(OUT3)를 출력할 수 있으며, 탭(TAP4)은 0도의 위상 정보를 갖는 출력 신호(OUT4)를 출력할 수 있다.
즉, 탭들(TAP1~TAP4)이 전하들을 수신하고 저장하는 순서가 셔플될 수 있으며, 아날로그 처리 회로(도 1, 123)는 셔플된 각 프레임에서의 출력 신호들에 기반하여 아날로그 처리를 수행할 수 있다. 결과적으로, 셔플에 기초하여, 픽셀 어레이(121)에서 발생되는 고정 패턴 잡음(FPN)이 감소될 수 있다. 나아가, 탭들(TAP1~TAP4)이 전하들을 수신하고 저장하는 순서는 도 13에 도시된 것에 한정되지 않는다.
도 16은 본 개시의 실시 예에 따른 전자 장치의 이미지 처리를 개념적으로 도시한다.
우선, 제 1 프레임의 글로벌 모드의 제 1 집적 주기 동안 탭들(TAP2, TAP3)에서 전하가 축적될 수 있으며, 제 2 집적 주기 동안 탭들(TAP1, TAP4)에서 전하가 축적될 수 있다. 이때, 탭들(TAP1~TAP4)의 포토 게이트 신호들(PGA, PGB, PGC, PGD)의 위상은 각각 0도, 90도, 270도, 180도일 수 있다. 제 1 프레임의 롤링 모드에서 탭들(TAP1~TAP4)은 각각 0도의 위상 정보를 갖는 출력 신호(OUT1), 90도의 위상 정보를 갖는 출력 신호(OUT2), 270도의 위상 정보를 갖는 출력 신호(OUT3), 180도의 위상 정보를 갖는 출력 신호(OUT3)를 출력할 수 있다.
제 2 프레임의 글로벌 모드의 제 1 집적 주기 동안 탭들(TAP2, TAP3)에서 전하가 축적될 수 있으며, 제 2 집적 주기 동안 탭들(TAP1, TAP4)에서 전하가 축적될 수 있다. 이때, 탭들(TAP1~TAP4)의 포토 게이트 신호들(PGA, PGB, PGC, PGD)의 위상은 각각 90도, 0도, 180도, 270도일 수 있다. 제 2 프레임의 롤링 모드에서 탭들(TAP1~TAP4)은 각각 90도의 위상 정보를 갖는 출력 신호(OUT1), 0도의 위상 정보를 갖는 출력 신호(OUT2), 180도의 위상 정보를 갖는 출력 신호(OUT3), 270도의 위상 정보를 갖는 출력 신호(OUT3)를 출력할 수 있다.
제 3 프레임의 글로벌 모드의 제 1 집적 주기 동안 탭들(TAP2, TAP3)에서 전하가 축적될 수 있으며, 제 2 집적 주기 동안 탭들(TAP1, TAP4)에서 전하가 축적될 수 있다. 이때, 탭들(TAP1~TAP4)의 포토 게이트 신호들(PGA, PGB, PGC, PGD)의 위상은 각각 270도, 180도, 0도, 90도일 수 있다. 제 3 프레임의 롤링 모드에서 탭들(TAP1~TAP4)은 각각 270도의 위상 정보를 갖는 출력 신호(OUT1), 180도의 위상 정보를 갖는 출력 신호(OUT2), 0도의 위상 정보를 갖는 출력 신호(OUT3), 90도의 위상 정보를 갖는 출력 신호(OUT3)를 출력할 수 있다.
제 4 프레임의 글로벌 모드의 제 1 집적 주기 동안 탭들(TAP2, TAP3)에서 전하가 축적될 수 있으며, 제 2 집적 주기 동안 탭들(TAP1, TAP4)에서 전하가 축적될 수 있다. 이때, 탭들(TAP1~TAP4)의 포토 게이트 신호들(PGA, PGB, PGC, PGD)의 위상은 각각 270도, 180도, 0도, 90도일 수 있다. 제 4 프레임의 롤링 모드에서 탭들(TAP1~TAP4)은 각각 270도의 위상 정보를 갖는 출력 신호(OUT1), 180도의 위상 정보를 갖는 출력 신호(OUT2), 0도의 위상 정보를 갖는 출력 신호(OUT3), 90도의 위상 정보를 갖는 출력 신호(OUT4)를 출력할 수 있다.
즉, 탭들(TAP1~TAP4)이 전하들을 수신하고 저장하는 순서가 도 16에 도시된 것에 한정되지 않는 4-셔플 동작을 통하여, 픽셀 어레이(도 1, 121)에서 발생되는 고정 패턴 잡음(FPN)이 더욱 감소될 수 있다.
도 17은 도 2의 픽셀로 인가되는 신호들의 타이밍도를 예시적으로 도시한다.
앞선 실시 예들의 광 신호(RL)는 듀티비가 50%인 연속파와 관련됨에 반하여, 본 실시 예는 듀티비가 50% 미만인 펄스파와 관련될 수 있다. 그러나, 하나의 프레임에서 서로 다른 시간들 동안 각 탭에 축적된 전하들에 기반하여 적어도 2회의 읽기 동작을 수행하는 것은 본 실시 예에도 동일하게 적용될 수 있다. 설명의 이해를 돕기 위해, 도 2를 함께 참조한다.
실시 예에 있어서, 글로벌 모드의 제 1 집적 주기 동안(t1~t2), 포토 게이트 신호(PGB)의 펄스들과 광 신호(RL)가 오버래핑 되는 구간(음영 처리 부분)에서 전하들이 탭(TAP2)의 스토리지 트랜지스터(S1)에 저장될 수 있다. 포토 게이트 신호(PGB)보다 지연된 위상을 갖는 포토 게이트 신호(PGC)의 펄스들과 광 신호(RL)가 오버래핑 되는 구간에서 전하들이 탭(TAP3)의 스토리지 트랜지스터(S2)에 저장될 수 있다. 예를 들어, 제 1 집적 주기가 길수록 스토리지 트랜지스터들(S2, S3)에 저장되는 전하들은 많아질 것이다(long exposure).
실시 예에 있어서, 글로벌 모드의 제 2 집적 주기 동안(t2~t3), 포토 게이트 신호(PGA)의 펄스들과 광 신호(RL)가 오버래핑 되는 구간에서 전하들이 탭(TAP1)의 스토리지 트랜지스터(S1)에 저장될 수 있다. 포토 게이트 신호(PGA)보다 지연된 위상을 갖는 포토 게이트 신호(PGD)의 펄스들과 광 신호(RL)가 오버래핑 되는 구간에서 전하들이 탭(TAP4)의 스토리지 트랜지스터(S2)에 저장될 수 있다. 예를 들어, 제 2 집적 주기는 제 1 집적 주기보다 짧을 수 있다(short exposure).
이후, 제 1 프레임의 롤링 모드의 첫 번째 1H 구간에서, 탭들(TAP1, TAP2)에 대한 읽기가 실행되어 출력 신호들(OUT1, OUT2)이 출력되며, 제 1 프레임의 롤링 모드의 두 번째 1H 구간에서, 탭들(TAP3, TAP4)에 대한 읽기가 실행되어 출력 신호들(OUT3, OUT4)이 출력되는 것은, 앞서 도 6b 등을 통하여 설명된 것과 대체로 동일하다. 그러므로, 이하 상세한 설명은 생략하기로 한다.
실시 예에 있어서, 펄스파를 이용하여 깊이 맵을 생성하는 것은 도 17에 개시된 실시 예에 한정되지 않는다. 예를 들어, 실시 예에 있어서, 도 7에 도시된 것과 같이, 숏 익스포져가 롱 익스포져보다 먼저 실행될 수 있으며, 도 8a 내지 도 11의 실시 예들도, 펄스파를 이용하여 깊이 맵을 생성하는 것에 동일하게 적용될 수 있다. 나아가, 도 15 및 도 16을 통하여 설명된 셔플도 펄스파를 이용하여 깊이 맵을 생성하는 것에 동일하게 적용될 수 있다.
이상 개시된 실시 예들에 의하면, 하나의 프레임에서 서로 다른 시간들 동안 서로 다른 탭들에 각각 축적된 전하들에 기반하여 적어도 2회의 읽기가 실행될 수 있다. 그 결과, 원거리 객체의 감지에 활용될 출력 신호뿐만 아니라, 근거리 객체의 감지에 활용될 수 있는 출력 신호를 생성할 수 있으므로, 깊이 맵의 동적 범위(dynamic range)를 높임으로써, HDR (high dynamic range)을 구현할 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100: 전자 장치
110: 카메라
120: 깊이 센서
130: 프로세서
110: 카메라
120: 깊이 센서
130: 프로세서
Claims (20)
- 제 1 탭 내지 제 4 탭, 오버플로우 트랜지스터, 및 광전 변환 소자를 포함하는 픽셀로써, 상기 제 1 탭 내지 상기 제 4 탭의 각각은 포토 트랜지스터, 전송 트랜지스터, 및 읽기 회로를 포함하는 것; 그리고
상기 픽셀을 제어하는 로우 드라이버를 포함하되,
상기 로우 드라이버는,
글로벌 모드의 제 1 집적 주기에서 상기 제 2 탭의 상기 포토 트랜지스터를 제어하는 제 2 포토 게이트 신호, 및 상기 제 3 탭의 상기 포토 트랜지스터를 제어하는 제 3 포토 게이트 신호를 활성화시키고,
상기 글로벌 모드의 제 2 집적 주기에서 상기 제 1 탭의 상기 포토 트랜지스터를 제어하는 제 1 포토 게이트 신호, 및 상기 제 4 탭의 상기 포토 트랜지스터를 제어하는 제 4 포토 게이트 신호를 활성화시키는 깊이 센서. - 제 1 항에 있어서,
상기 로우 드라이버는,
상기 글로벌 모드의 상기 제 1 집적 주기에서, 상기 제 2 탭의 상기 전송 트랜지스터를 제어하는 제 2 전송 제어 신호, 및 상기 제 3 탭의 상기 전송 트랜지스터를 제어하는 제 3 전송 제어 신호를 활성화시키고,
상기 글로벌 모드의 상기 제 2 집적 주기에서, 상기 제 1 탭의 상기 전송 트랜지스터를 제어하는 제 1 전송 제어 신호, 및 상기 제 4 탭의 상기 전송 트랜지스터를 제어하는 제 4 전송 제어 신호를 활성화시키는 깊이 센서. - 제 1 항에 있어서,
상기 로우 드라이버는 상기 글로벌 모드의 상기 제 1 집적 주기 및 상기 제 2 집적 주기에 앞서, 상기 오버플로우 트랜지스터를 제어하는 오버플로우 게이트 신호를 활성화시키는 깊이 센서. - 제 1 항에 있어서,
상기 로우 드라이버는 상기 글로벌 모드의 상기 제 2 집적 주기에 앞서, 상기 오버플로우 트랜지스터를 제어하는 오버플로우 게이트 신호를 활성화시키는 깊이 센서. - 제 1 항에 있어서,
상기 로우 드라이버는,
상기 글로벌 모드 이후의 롤링 모드의 제 1 구간에서 상기 제 1 탭 및 상기 제 2 탭을 선택하고,
상기 제 1 구간 이후의 제 2 구간에서 상기 제 3 탭 및 상기 제 4 탭을 선택하는 깊이 센서. - 제 5 항에 있어서,
상기 제 1 탭 내지 상기 제 4 탭의 각각은:
대응하는 플로팅 확산 영역에 일단이 연결되고 전원 전압에 타단이 연결되는 리셋 트랜지스터;
상기 플로팅 확산 영역에 게이트 전극이 연결되고 일단이 상기 전원 전압에 연결되는 소스 팔로워 트랜지스터; 그리고
상기 소스 팔로워 트랜지스터의 타단에 일단이 연결되고 대응하는 출력 라인에 타단이 연결되는 선택 트랜지스터를 포함하는 깊이 센서. - 제 6 항에 있어서,
상기 로우 드라이버는,
상기 롤링 모드의 상기 제 1 구간에서 상기 제 1 탭의 상기 선택 트랜지스터를 제어하는 선택 신호 및 상기 제 2 탭의 상기 선택 트랜지스터를 제어하는 선택 신호를 활성화 하고,
상기 롤링 모드의 상기 제 2 구간에서 상기 제 3 탭의 상기 선택 트랜지스터를 제어하는 선택 신호 및 상기 제 4 탭의 상기 선택 트랜지스터를 제어하는 선택 신호를 활성화 하는 깊이 센서. - 제 7 항에 있어서,
상기 롤링 모드의 상기 제 1 구간에서 상기 제 1 탭의 상기 선택 트랜지스터를 제어하는 상기 선택 신호 및 상기 제 2 탭의 상기 선택 트랜지스터를 제어하는 상기 선택 신호가 활성화된 후, 상기 제 1 탭의 리셋 트랜지스터 및 상기 제 2 탭의 리셋 트랜지스터가 활성화 되고,
상기 롤링 모드의 상기 제 2 구간에서 상기 제 3 탭의 상기 선택 트랜지스터를 제어하는 상기 선택 신호 및 상기 제 4 탭의 상기 선택 트랜지스터를 제어하는 상기 선택 신호가 활성화된 후, 상기 제 3 탭의 리셋 트랜지스터 및 상기 제 4 탭의 리셋 트랜지스터가 활성화 되는 깊이 센서. - 제 1 항에 있어서,
상기 제 1 집적 주기의 길이와 상기 제 2 집적 주기의 길이는 서로 다른 깊이 센서. - 제 1 항에 있어서,
상기 제 2 포토 게이트 신호 및 상기 제 3 포토 게이트 신호는 서로 반대의 위상을 갖고, 상기 제 1 포토 게이트 신호 및 상기 제 4 포토 게이트 신호는 서로 반대의 위상을 갖는 깊이 센서. - 제 1 탭 내지 제 4 탭, 상기 제 1 탭 내지 상기 제 4 탭에 공통으로 연결되는 오버플로우 트랜지스터, 및 상기 제 1 탭 내지 상기 제 4 탭에 공통으로 연결되는 광전 변환 소자를 포함하는 픽셀; 그리고
상기 픽셀을 제어하는 로우 드라이버를 포함하되,
상기 제 2 탭과 상기 제 3 탭은, 글로벌 모드의 제 1 집적 주기에서, 상기 광전 변환 소자에 의해 변환된 전하들을 저장하고,
상기 제 1 탭과 상기 제 4 탭은, 글로벌 모드의 제 2 집적 주기에서, 상기 광전 변환 소자에 의해 변환된 전하들을 저장하는 깊이 센서. - 제 11 항에 있어서,
상기 제 1 탭 내지 상기 제 4 탭의 각각은 포토 트랜지스터, 제 1 전송 트랜지스터, 스토리지 트랜지스터, 제 2 전송 트랜지스터, 및 읽기 회로를 포함하고,
상기 각 읽기 회로는:
대응하는 플로팅 확산 영역에 일단이 연결되고 전원 전압에 타단이 연결되는 리셋 트랜지스터;
상기 플로팅 확산 영역에 게이트 전극이 연결되고 일단이 상기 전원 전압에 연결되는 소스 팔로워 트랜지스터; 그리고
상기 소스 팔로워 트랜지스터의 타단에 일단이 연결되고 대응하는 출력 라인에 타단이 연결되는 선택 트랜지스터를 포함하는 깊이 센서. - 제 11 항에 있어서,
상기 로우 드라이버는,
상기 글로벌 모드의 상기 제 1 집적 주기에서, 상기 제 2 탭의 상기 제 1 전송 트랜지스터를 제어하는 제 2 전송 제어 신호, 및 상기 제 3 탭의 상기 제 1 전송 트랜지스터를 제어하는 제 3 전송 제어 신호를 활성화시키고,
상기 글로벌 모드의 상기 제 2 집적 주기에서, 상기 제 1 탭의 상기 제 1 전송 트랜지스터를 제어하는 제 1 전송 제어 신호, 및 상기 제 4 탭의 상기 제 1 전송 트랜지스터를 제어하는 제 5 전송 제어 신호를 활성화시키는 깊이 센서. - 제 11 항에 있어서,
상기 로우 드라이버는,
상기 글로벌 모드 이후의 롤링 모드의 제 1 구간에서 상기 제 1 탭 및 상기 제 2 탭을 선택하고,
상기 제 1 구간 이후의 제 2 구간에서 상기 제 3 탭 및 상기 제 4 탭을 선택하는 깊이 센서. - 제 14 항에 있어서,
상기 로우 드라이버는,
상기 롤링 모드의 상기 제 1 구간에서 상기 제 1 탭의 상기 제 2 전송 트랜지스터를 제어하는 제어 신호 및 상기 제 2 탭의 상기 제 2 전송 트랜지스터를 제어하는 제어 신호를 활성화 시키고,
상기 롤링 모드의 상기 제 2 구간에서 상기 제 3 탭의 상기 제 2 전송 트랜지스터를 제어하는 제어 신호 및 상기 제 4 탭의 상기 제 2 전송 트랜지스터를 제어하는 제어 신호를 활성화시키는 깊이 센서. - 제 15 항에 있어서,
상기 로우 드라이버는,
상기 롤링 모드의 상기 제 1 구간에서 상기 제 1 탭의 상기 선택 트랜지스터를 제어하는 선택 신호 및 상기 제 2 탭의 상기 선택 트랜지스터를 제어하는 선택 신호를 활성화 하고,
상기 롤링 모드의 상기 제 2 구간에서 상기 제 3 탭의 상기 선택 트랜지스터를 제어하는 선택 신호 및 상기 제 4 탭의 상기 선택 트랜지스터를 제어하는 선택 신호를 활성화 하는 깊이 센서. - 제 11 항에 있어서,
상기 제 1 집적 주기의 길이와 상기 제 2 집적 주기의 길이는 서로 다른 깊이 센서. - 제 1 탭 내지 제 4 탭을 포함하는 픽셀 및 아날로그 처리 회로를 포함하는 깊이 센서의 동작 방법에 있어서:
광원을 이용하여 광 신호를 출력하는 단계;
객체로부터 반사된 상기 광 신호를 수신하는 단계;
글로벌 모드의 제 1 집적 주기 동안, 광전 변환 소자에 의해 변환된 제 1 전하들을 제 2 탭 및 제 3 탭에 저장하는 단계; 그리고
글로벌 모드의 제 2 집적 주기 동안, 상기 광전 변환 소자에 의해 변환된 제 2 전하들을 제 1 탭 및 제 4 탭에 저장하는 단계를 포함하는 방법. - 제 18 항에 있어서,
상기 글로벌 모드 이후의 롤링 모드의 제 1 구간에서, 상기 제 1 탭에 저장된 전하들에 기반하여 제 1 출력 신호를 출력하는 단계;
상기 롤링 모드의 상기 제 1 구간에서, 상기 제 2 탭에 저장된 전하들에 기반하여 제 2 출력 신호를 출력하는 단계;
상기 제 1 구간 이후의 제 2 구간에서, 상기 제 3 탭에 저장된 전하들에 기반하여 제 3 출력 신호를 출력하는 단계;
상기 롤링 모드의 상기 제 2 구간에서, 상기 제 4 탭에 저장된 전하들에 기반하여 제 2 출력 신호를 출력하는 단계; 그리고
상기 깊이 센서에 의해, 상기 제 1 출력 신호 내지 상기 제 4 출력 신호를 처리하는 단계를 더 포함하는 방법. - 제 18 항에 있어서,
상기 제 1 집적 주기의 길이와 상기 제 2 집적 주기의 길이는 서로 다른 방법.
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