KR20220153155A - 표시 장치 - Google Patents

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KR20220153155A
KR20220153155A KR1020210060109A KR20210060109A KR20220153155A KR 20220153155 A KR20220153155 A KR 20220153155A KR 1020210060109 A KR1020210060109 A KR 1020210060109A KR 20210060109 A KR20210060109 A KR 20210060109A KR 20220153155 A KR20220153155 A KR 20220153155A
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코우헤이 에비스노
이진숙
이종민
김준영
양용호
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삼성디스플레이 주식회사
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Abstract

일 실시예에 따른 표시 장치는 표시 영역 및 비표시 영역을 포함하는 기판, 상기 표시 영역 상에 배치되는 트랜지스터 및 발광 소자, 상기 비표시 영역에 위치하며, 제1 금속 패턴을 포함하는 패드부, 그리고 상기 패드부와 연결되는 인쇄 회로 기판 및 데이터 구동부 중 적어도 어느 하나를 포함하고, 상기 트랜지스터는, 상기 기판 상에 위치하는 반도체층, 및 상기 반도체층과 전기적으로 연결되는 소스 전극 또는 드레인 전극을 포함하고, 상기 소스 전극 및 드레인 전극은 제1 금속을 포함하는 제1층, 제2 금속을 포함하는 제2층, 상기 제1 금속을 포함하는 제3층을 포함하고, 상기 제1 금속 패턴은 상기 제1 금속을 포함하며, 상기 인쇄 회로 기판 및 상기 데이터 구동부 중 적어도 하나와 연결된다.

Description

표시 장치 {DISPLAY DEVICE}
본 개시는 표시 장치에 관한 것이다.
표시 장치는 데이터를 시각적으로 표시하는 장치이다. 표시 장치는 표시 영역과 비표시 영역으로 구획된 기판을 포함한다. 표시 영역에는 스캔선과 데이터선이 상호 절연되어 위치하고, 복수의 화소들이 포함된다. 또한, 표시 영역에는 화소들 각각에 대응하여 트랜지스터 및 트랜지스터와 전기적으로 연결되는 제1 전극이 구비된다. 또한, 표시 영역에는 화소들에 공통으로 구비되는 제2 전극이 구비될 수 있다. 비표시 영역에는 표시 영역에 전기적 신호를 전달하는 다양한 신호 배선들, 스캔 구동부, 데이터 구동부, 제어부, 패드부 등이 구비될 수 있다. 이러한 표시 장치는 그 용도가 다양해지고 있다. 이에 따라, 표시 장치의 품질을 향상시키는 설계가 다양하게 시도되고 있다.
실시예들은 마스크의 추가 없이 패드부의 신뢰성을 향상시키기 위한 것이다. 또한 실시예들은 패드부에서 발생되는 배선 불량, 그리고 표시 영역에서 발생되는 화소 불량 등을 해소하기 위한 것이다.
일 실시예에 따른 표시 장치는 표시 영역 및 비표시 영역을 포함하는 기판, 상기 표시 영역 상에 배치되는 트랜지스터 및 발광 소자, 상기 비표시 영역에 위치하며, 제1 금속 패턴을 포함하는 패드부, 그리고 상기 패드부와 연결되는 인쇄 회로 기판 및 데이터 구동부 중 적어도 하나를 포함하고, 상기 트랜지스터는, 상기 기판 상에 위치하는 반도체층, 및 상기 반도체층과 전기적으로 연결되는 소스 전극 또는 드레인 전극을 포함하고, 상기 소스 전극 및 드레인 전극은 제1 금속을 포함하는 제1층, 제2 금속을 포함하는 제2층, 상기 제1 금속을 포함하는 제3층을 포함하고, 상기 제1 금속 패턴은 상기 제1 금속을 포함하며, 상기 인쇄 회로 기판 및 상기 데이터 구동부 중 적어도 하나와 연결된다.
상기 제1 금속은 티타늄을 포함하고, 상기 제2 금속은 알루미늄을 포함할 수 있다.
상기 제1 금속 패턴은 상기 제1 금속을 포함하는 제1-1 서브 금속 패턴, 그리고 상기 제2 금속을 포함하는 제1-2 서브 금속 패턴을 포함할 수 있다.
상기 제1-2 서브 금속 패턴은 상기 인쇄 회로 기판 및 상기 데이터 구동부 중 적어도 하나와 연결될 수 있다.
상기 제1-2 서브 금속 패턴의 두께는 상기 제2층의 두께보다 얇을 수 있다.
상기 제2층의 두께는 5000 옹스트롬 내지 8000 옹스트롬이고, 상기 제1-2 서브 금속 패턴의 두께는 1000 옹스트롬 이하일 수 있다.
상기 표시 장치는 상기 드레인 전극과 상기 발광 소자를 전기적으로 연결하는 연결 전극을 더 포함할 수 있다.
상기 연결 전극은, 상기 제1 금속을 포함하는 제4층, 상기 제2 금속을 포함하는 제5층, 그리고 상기 제1 금속을 포함하는 제6층을 포함할 수 있다.
일 실시예에 따른 표시 장치는 표시 영역 및 비표시 영역을 포함하는 기판, 상기 기판 상에 위치하는 반도체층, 상기 반도체층 위에 위치하는 게이트 전극, 상기 게이트 전극 상에 위치하는 소스 전극 또는 드레인 전극, 상기 소스 전극 및 드레인 전극 위에 위치하는 제1 및 제2 연결 전극, 상기 제2 연결 전극 위에 위치하는 발광 소자, 상기 비표시 영역에 위치하는 패드부, 그리고 상기 패드부와 연결되는 인쇄 회로 기판 및 데이터 구동부 중 적어도 하나를 포함하고, 상기 연결 전극은, 제1 금속을 포함하는 제4층, 제2 금속을 포함하는 제5층, 그리고 상기 제1 금속을 포함하는 제6층을 포함하고, 상기 패드부는, 상기 게이트 전극과 동일한 물질을 포함하는 신호 배선, 상기 신호 배선 위에 위치하며, 상기 소스 전극 또는 상기 드레인 전극과 동일한 물질을 포함하는 제1 금속 패턴, 그리고 상기 제1 금속 패턴 위에 위치하는 제2 금속 패턴을 포함하고, 상기 제2 금속 패턴은 상기 제1 금속을 포함하는 제2-1 서브 금속 패턴을 포함한다.
상기 제2 금속 패턴은 상기 제2 금속을 포함하는 제2-2 서브 금속 패턴을 더 포함할 수 있다.
상기 제2-2 서브 금속 패턴의 두께는 상기 제5층의 두께 보다 얇을 수 있다.
상기 제5층의 두께는 5000 옹스트롬 내지 8000 옹스트롬이고, 상기 제2-2 서브 금속 패턴의 두께는 1000 옹스트롬 이하일 수 있다.
일 실시예에 따른 표시 장치의 제조 방법은 기판 상에 게이트 전극 및 신호 배선을 형성하는 단계; 상기 신호 배선 상에 절연막을 형성하는 단계; 상기 절연막 위에 소스 전극, 드레인 전극 및 제1 금속층을 형성하는 단계; 상기 제1 금속층 위에 제2 금속층을 형성하는 단계; 상기 제2 금속층을 식각하여 연결 전극을 형성하는 단계; 그리고 상기 비표시 영역과 중첩하는 상기 제2 금속층을 제거하는 단계를 포함한다.
상기 제1 금속층은 제1-1층, 제1-2층 및 제1-3층을 포함하고, 상기 제1-3층을 제거하는 단계를 더 포함할 수 있다.
상기 비표시 영역과 중첩하는 상기 제1-2층의 일부를 제거하여 제1 금속 패턴을 형성할 수 있다.
상기 제1 금속 패턴은, 상기 제1 금속을 포함하는 제1-1 서브 금속 패턴, 그리고 상기 제2 금속을 포함하는 제1-2 서브 금속 패턴을 포함하고, 상기 제1-2 서브 금속 패턴의 두께는 상기 제2층의 두께보다 작을 수 있다.
상기 제1-2 서브 금속 패턴의 두께는 1000 옹스트롬 이하일 수 있다.
상기 비표시 영역과 중첩하는 상기 제1-2층을 제거하는 단계를 더 포함할 수 있다.
상기 연결 전극과 전기적으로 연결되는 제1 전극을 형성하는 단계를 더 포함할 수 있다.
상기 제1-2층을 제거하는 식각액과, 상기 제1 전극을 형성하는 식각액은 상이할 수 있다.
실시예들에 따르면 비표시 영역에서 발생되는 배선 불량 또는 표시 영역에서 발생되는 화소 불량을 제어하여, 표시 장치의 신뢰성이 향상된다.
도 1a는 일 실시예에 따른 표시 장치의 분해 사시도이고, 도 1b는 일 실시예에 따른 표시 장치의 개략적인 단면도이다.
도 2은 일 실시예에 따른 표시 패널의 일부 구성요소를 도시한 평면도이다.
도 3a는 일 실시예에 의한 표시 장치의 회로도이고, 도 3b는 일 실시예에 따른 표시 영역의 단면도이고, 도 3c는 일부 영역의 확대도이고, 도 3d는 일 실시예에 따른 표시 영역의 표시 패널의 단면도이다.
도 4a는 일 실시예에 따른 패드부의 단면도이고, 도 4b는 일 실시예에 따른 패드부의 평면도이고 도 4c, 도 4d, 도 4e는 제조 공정에 따른 패드부의 단면도이다.
도 5a는 일 실시예에 따른 패드부의 단면도이고, 도 5b는 일 실시예에 따른 패드부의 평면도이고, 도 5c, 도 5d, 도 5e는 제조 공정에 따른 패드부의 단면도이다.
도 6a는 일 실시예에 따른 패드부의 단면도이고, 도 6b, 도 6c, 도 6d는 제조 공정에 따른 패드부의 단면도이다.
도 7은 일 실시예에 따른 패드부의 단면도이다.
도 8a는 비교예에 따른 패드부의 단면도이고, 도 8b는 비교예에 따른 패드부의 평면도이다.
도 9는 실시예에 따라 알루미늄 및 티타늄 배선을 식각한 단면 이미지이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
이하에서는 도 1a 및 도 1b를 참조하여 일 실시예에 따른 표시 장치에 대해 설명한다. 도 1a는 일 실시예에 따른 표시 장치의 분해 사시도이고, 도 1b는 일 실시예에 따른 표시 장치의 개략적인 단면도이다.
우선 도 1a 및 도 1b를 참조하면, 표시 장치(1000)는 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의되는 평면상에서 제3 방향(DR3)을 향해 영상을 표시한다. 각 부재들의 전면 (또는 상면)과 배면(또는 하면)은 제3 방향(DR3)에 의해 구분된다. 제1 내지 제3 방향(DR1, DR2, DR3)이 지시하는 방향은 상대적인 개념으로 다른 방향으로 변환될 수 있다.
도 1a의 표시 장치(1000)는 동영상 또는 정지 영상을 표시할 수 있다. 표시 장치(1000)는 일 예로 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 내비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다. 또한, 일 실시예에 따른 표시 장치(1000)는 스마트 워치(smart watch), 워치 폰(watch phone), 안경형 디스플레이, 및 헤드 장착형 디스플레이(head mounted display, HMD)와 같이 웨어러블 장치(wearable device)에 사용될 수 있다. 또한, 일 실시예에 따른 표시 장치(1000)는 자동차의 계기판, 및 자동차의 센터페시아(center fascia) 또는 대쉬보드에 배치된 CID(Center Information Display), 자동차의 사이드 미러를 대신하는 룸 미러 디스플레이(room mirror display), 자동차의 뒷좌석용 엔터테인먼트로, 앞좌석의 배면에 배치되는 디스플레이로 사용될 수 있다. 도 1a에서는 설명의 편의를 위해 일 실시예에 따른 표시 장치(1000)가 스마트 폰으로 사용되는 것을 도시한다.
일 실시예에 따른 표시 장치(1000)는 커버 윈도우(WU), 표시 패널(DP) 및 하우징 부재(HM)를 포함한다. 본 실시예에서, 커버 윈도우(WU), 표시 패널(DP) 및 하우징 부재(HM)가 결합되어 표시 장치(1000)를 구성할 수 있다.
커버 윈도우(WU)는 표시 패널(DP) 상에 배치되어 표시 패널(DP)을 보호한다. 커버 윈도우(WU)는 폴리이미드 윈도우, 또는 초박형 글래스(ultra-thin glass) 윈도우를 포함할 수 있다.
커버 윈도우(WU)는 투과 영역(TA) 및 차단 영역(BA)을 포함할 수 있다. 투과 영역(TA)은 광학적으로 투명한 영역이고, 입사되는 광을 투과시키는 영역일 수 있다. 차단 영역(BA)은 투과 영역(TA)에 비해 상대적으로 광 투과율이 낮은 영역일 수 있다. 차단 영역(BA)은 투과 영역(TA)의 형상을 정의한다. 차단 영역(BA)은 투과 영역(TA)을 둘러쌀 수 있다. 차단 영역(BA)은 소정의 색을 나타낼 수 있다. 차단 영역(BA)은 표시 패널(DP)의 비표시 영역(PA)과 중첩하여 비표시 영역(PA)이 외부에서 시인되는 것을 차단할 수 있다.
커버 윈도우(WU)는 제1 홀 영역(HA1) 및 제2 홀 영역(HA2)을 포함할 수 있다. 제1 홀 영역(HA1) 및 제2 홀 영역(HA2) 각각은 후술하는 전자 모듈(EM)과 중첩할 수 있다. 전자 모듈(EM)은 제1 홀 영역(HA1) 및 제2 홀 영역(HA2)을 통해 제공되는 외부 신호들을 수신하여 동작할 수 있다.
일 실시예에 따르면 제1 홀 영역(HA1)은 투과 영역(TA)에 위치하고, 제2 홀 영역(HA2)은 차단 영역(BA)에 위치할 수 있다. 그러나 이는 예시적으로 도시한 것에 불과하고 제1 홀 영역(HA1) 및 제2 홀 영역(HA2)은 서로 반대의 영역에 위치하거나, 모두 투과 영역(TA)에 위치하거나 모두 차단 영역(BA)에 위치할 수 있다.
제1 홀 영역(HA1) 및 제2 홀 영역(HA2)은 서로 다른 형태를 가질 수 있다. 제1 홀 영역(HA1)은 평면 상 원형 형태를 가질 수 있고, 제2 홀 영역(HA2)은 평면상 제1 방향(DR1)을 따라 연장된 장축을 가지는 타원 형태를 가질 수 있다. 다만 제1 홀 영역(HA1) 및 제2 홀 영역(HA2)의 형태가 이에 제한되는 것은 아니며, 크기나 형상은 다양하게 변형될 수 있다.
표시 패널(DP)은 플랫한 리지드 표시 패널이거나, 이에 제한되지 않고 플렉서블 표시 패널일 수 있다. 본 발명의 일 실시예에 따른 표시 패널은 발광형 표시 패널일 수 있고, 이에 특별히 제한되지 않는다. 예컨대, 표시 패널은 유기 발광 표시 패널 또는 퀀텀닷 발광 표시 패널일 수 있다. 유기 발광 표시 패널의 발광층은 유기 발광 물질을 포함할 수 있다. 퀀텀닷 발광 표시 패널의 발광층은 퀀텀닷, 및 퀀텀로드 등을 포함할 수 있다. 이하, 표시 패널은 유기 발광 표시 패널로 설명된다.
표시 패널(DP)은 전면에 영상을 표시한다. 표시 패널(DP)의 전면은 표시 영역(DA) 및 비표시 영역(PA)을 포함한다. 영상은 표시 영역(DA)에 표시된다. 비표시 영역(PA)은 표시 영역(DA)을 둘러쌀 수 있다.
표시 패널(DP)은 표시 영역(DA)에 위치하는 복수의 화소(PX)들을 포함할 수 있다. 화소(PX)들은 전기적 신호에 응답하여 광을 표시할 수 있다. 화소(PX)들이 표시하는 광들은 영상을 구현할 수 있다. 일 화소(PX)가 포함하는 트랜지스터의 수와 커패시터의 수 및 연결 관계는 다양하게 변형 가능하다.
일 실시예에 따른 표시 패널(DP)은 표시 패널(DP)을 관통하는 개구(DTA)를 포함할 수 있다. 개구(DTA)는 표시 영역(DA)에 위치할 수 있다. 개구(DTA)는 커버 윈도우(WU)의 제1 홀 영역(HA1)과 중첩할 수 있다. 복수의 화소(PX)들 중 일부는 개구(DTA)를 둘러싸며 배치될 수 있다. 따라서 영상은 개구(DTA)에 인접하는 영역에도 표시될 수 있다.
표시 패널(DP)은 표시 영역(DA)으로부터 연장되어 복수의 신호선 및 패드부가 위치하는 비표시 영역(PA)을 포함한다. 비표시 영역(PA)에는 데이터 구동부(50)가 위치할 수 있다. 일 실시예에 따르면 비표시 영역(PA)의 패드부는 구동칩(80)을 포함하는 인쇄 회로 기판(PCB)과 전기적으로 연결될 수 있으며, 이하 도 2에서 보다 구체적으로 설명한다.
도 1b에 도시된 바와 같이 표시 패널(DP)과 커버 윈도우(WU) 사이에는 표시 패널(DP) 및 커버 윈도우(WU)를 결합시키는 접착층(AD)이 위치할 수 있다. 한편 본 명세서는 도시하지 않았으나 표시 패널(DP)과 커버 윈도우(WU) 사이에 위치하는 터치 유닛을 더 포함할 수 있다. 터치 유닛은 표시 장치(1000)의 터치스크린 기능을 위해 표시 패널(DP) 상에 배치될 수 있다. 터치 유닛은 다양한 패턴의 터치 전극을 포함할 수 있으며, 저항막 방식 또는 정전용량 방식 등일 수 있다.
전자 모듈(EM)은 표시 장치(1000)를 동작시키기 위한 다양한 기능성 모듈을 포함한다. 전자 모듈(EM)은 미 도시된 커넥터 등을 통해 표시 패널(DP)과 전기적으로 연결될 수 있다. 예를 들어, 전자 모듈(EM)은 카메라, 스피커, 또는 광이나 열 등의 감지 센서일 수 있다.
전자 모듈(EM)은 제1 전자 모듈(EM1) 및 제2 전자 모듈(EM2)을 포함할 수 있다. 제1 전자 모듈(EM1)은 개구(DTA) 및 제1 홀 영역(HA1)을 통해 수신되는 외부 피사체를 감지할 수 있다. 제1 전자 모듈(EM1)은 개구(DTA) 및 제1 홀 영역(HA1)을 통해 전달되는 외부 입력을 수신하거나 개구(DTA) 및 제1 홀 영역(HA1)을 통해 출력을 제공할 수 있다.
예를 들어, 제1 전자 모듈(EM1)은 발광 모듈, 광 감지 모듈, 및 촬영 모듈 중 적어도 어느 하나일 수 있다. 예를 들어, 제1 전자 모듈(EM1)은 적외선을 출력하는 발광 모듈, 적외선 감지를 위한 CMOS 센서, 외부 피사체를 촬영하는 카메라 모듈 중 적어도 어느 하나를 포함할 수 있다.
제2 전자 모듈(EM2)은 제2 홀 영역(HA2)을 통해 음성 등의 음향 신호를 수집하거나, 처리된 음성 등의 음향 신호를 외부에 제공할 수 있다. 예를 들어, 제2 전자 모듈(EM2)은 음향입력 모듈 및 음향 출력 모듈 중 적어도 어느 하나를 포함하거나 센서를 포함할 수 있다. 음향 입력 모듈은 음향 신호를 입력 받을 수 있는 마이크로폰(microphone)을 포함할 수 있다. 음향 출력 모듈은 음향 데이터를 음향 신호로 출력하는 스피커를 포함할 수 있다.
다만, 이는 예시적으로 도시한 것이고, 전자 모듈(EM)은 단일의 모듈로 구성되거나, 더 많은 수의 전자 모듈들을 더 포함할 수도 있고, 다양한 배치 관계로 배열될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
하우징 부재(HM)는 표시 패널(DP)의 하측에 배치된다. 하우징 부재(HM)는 커버 윈도우(WU)와 결합되어 표시 장치(1000)의 외관을 구성한다. 하우징 부재(HM)는 상대적으로 높은 강성을 가진 물질을 포함할 수 있다. 예를 들어, 하우징 부재(HM)는 글라스, 플라스틱, 메탈로 구성된 복수 개의 프레임 및/또는 플레이트를 포함할 수 있다.
하우징 부재(HM)는 소정의 수용 공간을 제공한다. 표시 패널(DP)은 수용 공간 내에 수용되어 외부 충격으로부터 보호될 수 있다.
이하에서는 도 2를 참조하여 일 실시예에 따른 표시 패널에 대해 살펴본다. 도 2는 일 실시예에 따른 표시 패널의 일부 구성요소를 도시한 평면도이다. 앞서 설명한 구성요소에 대한 설명은 생략할 수 있다.
전술한 바와 같이 표시 패널(DP)은 표시 영역(DA) 및 비표시 영역(PA)을 포함하는 기판(SUB)을 포함한다. 비표시 영역(PA)은 표시 영역(DA)의 테두리를 따라 정의될 수 있다.
표시 패널(DP)은 복수의 화소(PX)를 포함한다. 복수의 화소(PX)들은 기판(SUB) 상의 표시 영역(DA) 내에 배치될 수 있다. 화소(PX) 각각은 발광 소자와 그에 연결된 구동 회로부를 포함한다. 각 화소(PX)는 예컨대, 적색, 녹색, 청색 또는 백색의 빛을 방출하며, 일 예로 유기 발광 소자(organic light emitting diode)를 포함할 수 있다.
표시 패널(DP)은 복수의 신호선과 패드부를 포함할 수 있다. 복수의 신호선은 제1 방향(DR1)으로 연장된 스캔선(SL), 제2 방향(DR2)으로 연장된 데이터선(DL) 및 구동 전압선(PL) 등을 포함할 수 있다.
스캔 구동부(20)는 스캔선(SL)을 통해 각 화소(PX)에 스캔 신호를 생성하여 전달한다. 일 실시예에 따라 스캔 구동부(20)는 표시 영역(DA)의 좌측 및 우측에 배치될 수 있다. 본 명세서는 스캔 구동부(20)가 기판(SUB)의 양측에 배치된 구조를 도시하나, 다른 실시예로 스캔 구동부는 기판(SUB)의 일측에만 배치될 수도 있다.
패드부(PAD)는 표시 패널(DP)의 일 단부에 배치되며, 복수의 단자(P1, P2, P3, P4)를 포함한다. 후술할 도 4a, 도 5a, 도 6a 및 도 6b를 통해 A-A'선을 따라 자른 패드부(PAD)에 대해 살펴보기로 한다. 패드부(PAD)는 절연층에 의해 덮이지 않고 노출되어 인쇄 회로 기판(PCB)과 전기적으로 연결될 수 있다. 패드부(PAD)는 인쇄 회로 기판(PCB)의 패드부(PCB_P)와 전기적으로 연결될 수 있다. 인쇄 회로 기판(PCB)은 IC 구동칩(80)의 신호 또는 전원을 패드부(PAD)로 전달 할 수 있다.
외부에서 전달되는 복수의 영상 신호는 복수의 영상 데이터 신호로 변경되고, 변경된 신호는 단자(P1)를 통해 데이터 구동부(50)에 전달된다. 또한, 스캔 구동부(20) 및 데이터 구동부(50)의 구동을 제어하기 위한 제어 신호를 생성하여 단자(P3, P1)를 통해 각각에 전달할 수 있다. 또한 단자(P2)를 통해 구동 전압 공급 배선(60)에 구동 전압(ELVDD)을 전달한다. 또한 단자(P4)를 통해 공통 전압 공급 배선(70) 각각에 공통 전압(ELVSS)을 전달한다.
데이터 구동부(50)는 비표시 영역(PA) 상에 배치되며, 각 화소(PX)에 데이터 신호를 생성하여 전달한다. 데이터 구동부(50)는 표시 패널(DP)의 일측에 배치될 수 있으며, 예컨대 패드부(PAD)와 표시 영역(DA) 사이에 배치될 수 있다.
구동 전압 공급 배선(60)은 비표시 영역(PA) 상에 배치된다. 예컨대, 구동 전압 공급 배선(60)은 데이터 구동부(50) 및 표시 영역(DA) 사이에 배치될 수 있다. 구동 전압 공급 배선(60)은 구동 전압(ELVDD)을 화소(PX)들에 제공한다. 구동 전압 공급 배선(60)은 제1 방향(DR1)으로 배치되며, 제2 방향(DR2)으로 배치된 복수의 구동 전압선(PL)과 연결될 수 있다.
공통 전압 공급 배선(70)은 비표시 영역(PA) 상에 배치된다. 공통 전압 공급 배선(70)은 기판(SUB)을 둘러싸는 형태를 가질 수 있다. 공통 전압 공급 배선(70)은 화소(PX)가 포함하는 발광 소자의 일 전극(예컨대, 제2 전극)에 공통 전압(ELVSS)을 전달한다.
이하에서는 도 3a 내지 도 3d를 참조하여 일 화소에 대해 살펴본다. 도 3a는 일 실시예에 의한 표시 장치의 회로도이고, 도 3b는 일 실시예에 따른 표시 영역의 단면도이고, 도 3c는 일부 영역의 확대도이고, 도 3d는 일 실시예에 따른 표시 영역의 표시 패널의 단면도이다.
우선 도 3a를 참조하면 일 실시예에 의한 표시 장치의 하나의 화소(PX)는 여러 배선(127, 128, 151, 152, 153, 154, 155, 171, 172, 741)들에 연결되어 있는 복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7), 유지 커패시터(Cst), 부스트 커패시터(Cbt) 그리고 발광 다이오드(LED)를 포함한다.
하나의 화소(PX)에는 복수의 배선(127, 128, 151, 152, 153, 154, 155, 171, 172, 741)이 연결되어 있다. 복수의 배선은 제1 초기화 전압선(127), 제2 초기화 전압선(128), 제1 스캔 신호선(151), 제2 스캔 신호선(152), 초기화 제어선(153), 바이패스 제어선(154), 발광 제어선(155), 데이터선(171), 구동 전압선(172) 및 공통 전압선(741)을 포함한다.
제1 스캔 신호선(151)은 게이트 구동부(도시되지 않음)에 연결되어 제1 스캔 신호(GW)를 제2 트랜지스터(T2)에 전달한다. 제2 스캔 신호선(152)은 제1 스캔 신호선(151)의 신호와 동일한 타이밍에 제1 스캔 신호선(151)에 인가되는 전압과 반대 극성의 전압이 인가될 수 있다. 예를 들면, 제1 스캔 신호선(151)에 부극성의 전압이 인가될 때, 제2 스캔 신호선(152)에 정극성의 전압이 인가될 수 있다. 제2 스캔 신호선(152)은 제2 스캔 신호(GC)를 제3 트랜지스터(T3)에 전달한다.
초기화 제어선(153)은 초기화 제어 신호(GI)를 제4 트랜지스터(T4)에 전달한다. 바이패스 제어선(154)은 바이패스 신호(GB)를 제7 트랜지스터(T7)에 전달한다. 바이패스 제어선(154)은 전단의 제1 스캔 신호선(151)으로 이루어질 수 있다. 발광 제어선(155)은 발광 제어 신호(EM)를 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)에 전달한다.
데이터선(171)은 데이터 구동부(도시되지 않음)에서 생성되는 데이터 전압(DATA)을 전달하는 배선으로 화소(PX)에 인가되는 데이터 전압(DATA)에 따라서 발광 다이오드(LED)가 발광하는 휘도가 변한다.
구동 전압선(172)은 구동 전압(ELVDD)을 인가한다. 제1 초기화 전압선(127)은 제1 초기화 전압(VINT)을 전달하고, 제2 초기화 전압선(128)은 제2 초기화 전압(AINT)을 전달한다. 공통 전압선(741)은 공통 전압(ELVSS)을 발광 다이오드(LED)의 캐소드 전극으로 인가한다. 본 실시예에서 구동 전압선(172), 제1 및 제2 초기화 전압선(127, 128) 및 공통 전압선(741)에 인가되는 전압은 각각 일정한 전압일 수 있다.
복수의 트랜지스터는 구동 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)를 포함할 수 있다. 복수의 트랜지스터는 산화물 반도체를 포함하는 산화물 트랜지스터 및 다결정 실리콘 반도체를 포함하는 실리콘 트랜지스터를 포함할 수 있다. 예를 들면, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 산화물 트랜지스터로 이루어질 수 있고, 구동 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)는 실리콘 트랜지스터로 이루어질 수 있다. 또는 제3 트랜지스터(T3), 제4 트랜지스터(T4) 및 제7 트랜지스터(T7)는 산화물 트랜지스터로 이루어질 수 있고, 구동 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 실리콘 트랜지스터로 이루어질 수 있다. 다만, 이에 한정되는 것은 아니며, 복수의 트랜지스터가 모두 실리콘 트랜지스터로 이루어질 수도 있다.
상기에서 하나의 화소(PX)가 7개의 트랜지스터(T1 내지 T7), 1개의 유지 커패시터(Cst), 1개의 부스트 커패시터(Cbt)를 포함하는 것으로 설명하였으나 이에 한정되는 것은 아니며, 트랜지스터의 수와 커패시터의 수, 그리고 이들의 연결 관계는 다양하게 변경될 수 있다.
다음 도 3b를 참조하여 표시 영역(DA)에 위치하는 트랜지스터 및 발광 소자의 적층 구조에 대해 살펴본다. 본 명세서는 단순화된 표시 영역(DA)의 적층 구조를 도시하고 있으며, 도 3a의 회로를 구현하기 위한 어떠한 적층 구조도 가능함은 물론이다.
도 3b를 참조하면, 기판(SUB)은 다양한 정도의 유연성(flexibility)을 가질 수 있다. 기판(SUB)은 리지드(rigid) 기판이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다.
기판(SUB)은 글래스재 또는 고분자 수지를 포함할 수 있다. 예컨대, 고분자 수지는 폴리에테르술폰, 폴리아크릴레이트, 폴리에테르 이미드, 폴리에틸렌 나프탈레이트, 폴리에틸렌 테레프탈레이드, 폴리페닐렌 설파이드, 폴리아릴레이트, 폴리이미드, 폴리카보네이트 또는 셀룰로오스 아세테이트 프로피오네이트 등을 포함할 수 있다. 기판(SUB)은 전술한 고분자 수지를 포함하는 층 및 무기층(미도시)을 포함하는 다층 구조일 수 있다.
기판(SUB) 위에는 버퍼층(IL1)이 위치할 수 있다. 버퍼층(IL1)은 기판(SUB)으로부터 버퍼층(IL1)의 상부층, 특히 반도체층(ACT)으로 불순물이 전달되는 것을 차단하여 반도체층(ACT)의 특성 열화를 막고 스트레스를 완화시킬 수 있다. 버퍼층(IL1)은 실리콘산화물(SiOx), 실리콘질화물(SiNx) 및 실리콘질산화물(SiOxNy) 중 적어도 하나를 포함한 단층 또는 다층일 수 있다. 버퍼층(IL1)의 일부 또는 전체는 생략될 수도 있다.
버퍼층(IL1) 상에 반도체층(ACT)이 위치한다. 반도체층(ACT)은 다결정 규소 및 산화물 반도체 중 적어도 하나를 포함할 수 있다. 반도체층(ACT)은 채널 영역(C), 제1 영역(P) 및 제2 영역(Q)을 포함한다. 제1 영역(P) 및 제2 영역(Q)은 각각 채널 영역(C)의 양 옆에 배치되어 있다. 채널 영역(C)은 소량의 불순물이 도핑되어 있거나, 불순물이 도핑되지 않은 반도체를 포함하고, 제1 영역(P) 및 제2 영역(Q)은 채널 영역(C) 대비 다량의 불순물이 도핑되어 있는 반도체를 포함할 수 있다. 반도체층(ACT)은 산화물 반도체로 이루어질 수도 있으며, 이 경우에는 고온 등의 외부 환경에 취약한 산화물 반도체 물질을 보호하기 위해 별도의 보호층(미도시)이 추가될 수 있다.
반도체층(ACT) 위에는 제1 절연층(IL2)이 위치한다. 제1 절연층(IL2)은 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 알루미늄옥사이드, 티타늄옥사이드, 탄탈륨옥사이드, 및 하프늄옥사이드 등과 같은 무기 절연물 중 적어도 하나를 포함한 단층 또는 다층일 수 있다.
제1 절연층(IL2) 위에는 게이트 전극(GE) 및 하부 전극(CE1)이 위치한다. 하부 전극(CE1)은 게이트 전극(GE)의 일부일 수 있다.
게이트 전극(GE)은 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금, 몰리브데넘(Mo), 몰리브데넘 합금, 티타늄(Ti) 및 티타늄 합금 중 어느 하나를 포함하는 금속막이 적층된 단층 또는 다층막일 수 있다. 게이트 전극(GE)은 반도체층(ACT)의 채널 영역(C)과 중첩할 수 있다.
게이트 전극(GE) 및 제1 절연층(IL2) 위에는 제2 절연층(IL3)이 위치한다. 제2 절연층(IL3)은 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 알루미늄옥사이드, 티타늄옥사이드, 탄탈륨옥사이드, 및 하프늄옥사이드 등과 같은 무기 절연물 중 적어도 하나를 포함한 단층 또는 다층일 수 있다.
제2 절연층(IL3) 위에 스토리지 커패시터(Cst)의 상부 전극(CE2)이 위치한다.
스토리지 커패시터(Cst)는 제2 절연층(IL3)을 사이에 두고 중첩하는 하부 전극(CE1)과 상부 전극(CE2)을 포함할 수 있다. 일 실시예에 따르면 게이트 전극(GE)이 스토리지 커패시터(Cst)의 하부 전극(CE1)인 경우를 도시하고 있으나 이에 제한되지 않고 하부 전극(CE1)이 별개의 전극으로 형성될 수도 있다.
상부 전극(CE2) 위에는 제3 절연층(IL4)이 위치한다. 제3 절연층(IL4)은 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 알루미늄옥사이드, 티타늄옥사이드, 탄탈륨옥사이드, 및 하프늄옥사이드 등과 같은 무기 절연물 중 적어도 하나를 포함한 단층 또는 다층일 수 있다.
제3 절연층(IL4) 상에는 소스 전극(SE)과 드레인 전극(DE)이 위치한다. 소스 전극(SE)과 드레인 전극(DE)은 제1 절연층(IL2), 제2 절연층(IL3), 및 제3 절연층(IL4)에 형성된 접촉 구멍을 통해 반도체층(ACT)의 제1 영역(P) 및 제2 영역(Q)과 각각 연결된다.
소스 전극(SE) 및 드레인 전극(DE)은 몰리브데넘(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다.
일 실시예에 따르면 소스 전극(SE) 및 드레인 전극(DE)은 삼중층으로 형성될 수 있다. 도 3c에 도시된 바와 같이, 소스 전극(SE) 및 드레인 전극(DE)은 제1 금속을 포함하는 제1층(DE-a), 제2 금속을 포함하는 제2층(DE-b), 그리고 제1 금속을 포함하는 제3층(DE-c)을 포함할 수 있다. 제1층(DE-a)과 제3층(DE-c)은 동일한 금속을 포함할 수 있다. 일 예로 제1층(DE-a) 및 제3층(DE-c)은 티타늄을 포함하고, 제2층(DE-b)은 알루미늄을 포함할 수 있다. 소스 전극(SE) 및 드레인 전극(DE)은 티타늄층, 알루미늄층, 및 티타늄층(Ti/Al/Ti)의 다층 구조로 형성될 수 있다.
제1층(DE-a) 및 제3층(DE-c)의 두께는 제2층(DE-b)의 두께보다 작을 수 있다. 일 예로 제1층(DE-a) 및 제3층(DE-c)은 약 100 옹스트롬 내지 약 500 옹스트롬 두께일 수 있으며, 제2층(DE-b)은 약 5000 옹스트롬 내지 약 8000 옹스트롬 두께일 수 있다. 제1층(DE-a) 및 제3층(DE-c)은 동일한 두께를 가지거나 서로 다른 두께를 가질 수 있다. 일 예로 제3층(DE-c)의 두께는 제1층(DE-a)의 두께보다 작을 수 있다.
제3 절연층(IL4), 소스 전극(SE) 및 드레인 전극(DE) 위에는 제4 절연층(IL5)이 위치한다. 제4 절연층(IL5)은 polymethylmethacrylate(PMMA)나 polystylene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자, 및 이들의 블렌드 등을 포함할 수 있다.
제4 절연층(IL5) 위에는 연결 전극(CE)이 위치한다. 연결 전극(CE)은 제4 절연층(IL5)에 형성된 접촉 구멍을 통해 드레인 전극(DE)과 연결될 수 있다.
연결 전극(CE)은 몰리브데넘(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다.
일 실시예에 따르면 연결 전극(CE)은 삼중층으로 형성될 수 있다. 도 3c에 도시된 바와 같이, 연결 전극(CE)은 제1 금속을 포함하는 제4층(CE-a), 제2 금속을 포함하는 제5층(CE-b), 그리고 제1 금속을 포함하는 제6층(CE-c)을 포함할 수 있다. 제4층(CE-a)과 제6층(CE-c)은 동일한 금속을 포함할 수 있다. 일 예로 제4층(CE-a) 및 제6층(CE-c)은 티타늄을 포함하고, 제5층(CE-b)은 알루미늄을 포함할 수 있다. 연결 전극(CE)은 티타늄층, 알루미늄층, 및 티타늄층(Ti/Al/Ti)의 다층 구조로 형성될 수 있다.
제4층(CE-a) 및 제6층(CE-c)의 두께는 제5층(CE-b)의 두께보다 작을 수 있다. 일 예로 제4층(CE-a) 및 제6층(CE-c)은 약 100 옹스트롬 내지 약 500 옹스트롬 두께일 수 있으며, 제5층(CE-b)은 약 5000 옹스트롬 내지 약 8000 옹스트롬 두께일 수 있다. 제4층(CE-a) 및 제6층(CE-c)은 동일한 두께를 가지거나 서로 다른 두께를 가질 수 있다. 일 예로 제6층(CE-c)의 두께는 제4층(CE-a)의 두께보다 작을 수 있다.
연결 전극(CE) 위에는 제5 절연층(IL6)이 위치한다. 제5 절연층(IL6)은 polymethylmethacrylate(PMMA)나 polystylene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자, 및 이들의 블렌드 등을 포함할 수 있다.
제5 절연층(IL6) 위에는 제1 전극(E1)이 위치할 수 있다. 제1 전극(E1)은 제5 절연층(IL6)의 접촉 구멍을 통해 연결 전극(CE)과 연결될 수 있으며, 전기적으로 드레인 전극(DE)과 연결되어 있다.
제1 전극(E1)은 은(Ag), 리튬(Li), 칼슘(Ca), 알루미늄(Al), 마그네슘(Mg), 금(Au) 같은 금속을 포함할 수 있고, 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 같은 투명 도전성 산화물(TCO)을 포함할 수도 있다. 제1 전극(E1)은 금속 물질 또는 투명 도전성 산화물을 포함하는 단일층 또는 이들을 포함하는 다중층으로 이루어질 수 있다.
게이트 전극(GE), 반도체층(ACT), 소스 전극(SE) 및 드레인 전극(DE)으로 이루어진 트랜지스터(Tr)는 제1 전극(E1)에 전기적으로 연결되어 발광 소자에 전류를 공급한다.
제1 전극(E1)의 위에는 화소 정의층(IL7)이 위치한다. 화소 정의층(IL7)은 제1 전극(E1)의 적어도 일부와 중첩한다. 특히 화소 정의층(IL7)은 제1 전극(E1)의 가장자리와 중첩한다.
화소 정의층(IL7)은 발광 영역을 정의하는 개구를 가진다. 예컨대, 제1 전극(E1)의 상면을 노출하는 개구의 폭은 빛이 방출되는 발광 영역의 폭, 또는 화소의 폭에 해당할 수 있다. 개구는 평면상 마름모 또는 마름모와 유사한 팔각 형상을 가질 수 있으나, 이에 제한되지 않고 사각형, 다각형, 원형, 타원형 등 어떠한 모양도 가질 수 있다.
화소 정의층(IL7) 상에 스페이서(IL8)가 위치할 수 있다. 화소 정의층(IL7) 및 스페이서(IL8)는 Polymethylmethacrylate(PMMA)나 Polystyrene(PS)과 같은 일반 범용 고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 폴리이미드, 아크릴계 폴리머, 실록산계 폴리머 등의 유기 절연 물질을 포함할 수 있다. 또는 화소 정의층(IL7)은 실리콘나이트라이드나 실리콘옥시나이트라이드, 또는 실리콘옥사이드와 같은 무기절연물을 포함할 수 있다. 또는, 화소 정의층(IL7)은 유기절연물 및 무기절연물을 포함할 수 있다. 일 실시예에서, 화소 정의층(IL7)은 광차단 물질을 포함하며, 블랙으로 구비될 수 있다. 광차단 물질은 카본 블랙, 탄소나노튜브, 블랙 염료를 포함하는 수지 또는 페이스트, 금속 입자, 예컨대, 니켈, 알루미늄, 몰리브덴, 및 그의 합금, 금속 산화물 입자(예컨대, 크롬 산화물) 또는 금속 질화물 입자(예컨대, 크롬 질화물) 등을 포함할 수 있다. 화소 정의층(IL7)이 광차단 물질을 포함하는 경우, 화소 정의층(IL7)의 하부에 배치된 금속 구조물들에 의한 외광 반사를 줄일 수 있다.
제1 전극(E1) 위에는 발광층(EML)이 위치한다. 발광층(EML)은 유기 물질 및/또는 무기 물질을 포함할 수 있다. 발광층(EML)은 소정의 유색 컬러광을 생성할 수 있다. 발광층(EML)은 마스크를 이용하여 화소 정의층(IL7)의 개구 내에만 위치하도록 형성될 수 있다.
발광층(EML) 상부 및 하부에는 기능층(ML1, ML2)이 위치할 수 있다. 제1 기능층(ML1)은 정공 주입층(hole injection layer, HIL) 및 정공 수송층(hole transporting layer, HTL) 중 적어도 하나를 포함하고, 제2 기능층(ML2)은 전자 수송층(electron transporting layer, ETL) 및 전자 주입층(electron injection layer, EIL) 중 적어도 하나를 포함하는 다중막일 수 있다.
기능층(ML1, ML2)은 기판(SUB)의 표시 영역(DA) 전면과 중첩할 수 있다. 표시 영역(DA)에는, 해당하는 화소의 색에 따라 서로 다른 색의 발광층(EML)들이 상호 이격되어 배치될 수 있으나, 기능층(ML1, ML2)은 표시 영역(DA)을 전체적으로 커버하도록 형성될 수 있다. 기능층(ML1, ML2) 각각은 표시 영역(DA)에 배치된 복수의 화소들에서 공유될 수 있다. 기능층(ML1, ML2) 각각은 복수의 제1 전극(E1)을 커버할 수 있다.
제2 기능층(ML2) 위에는 제2 전극(E2)이 위치한다. 제2 전극(E2)은 칼슘(Ca), 바륨(Ba), 마그네슘(Mg), 알루미늄(Al), 은(Ag), 금(Au), 니켈(Ni), 크로뮴(Cr), 리튬(Li), 칼슘(Ca) 등을 포함하는 반사성 금속 또는 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 같은 투명 도전성 산화물(TCO)을 포함할 수 있다.
제1 전극(E1), 발광층(EML)과 제2 전극(E2)은 발광 소자를 구성할 수 있다. 여기서, 제1 전극(E1)은 정공 주입 전극인 애노드이며, 제2 전극(E2)은 전자 주입 전극인 캐소드 일 수 있다. 그러나 실시예는 반드시 이에 한정되는 것은 아니며, 발광 표시 장치의 구동 방법에 따라 제1 전극(E1)이 캐소드가 되고, 제2 전극(E2)이 애노드가 될 수도 있다.
제1 전극(E1) 및 제2 전극(E2)으로부터 각각 정공과 전자가 발광층(EML) 내부로 주입되고, 주입된 정공과 전자가 결합한 엑시톤(exciton)이 여기 상태로부터 기저상태로 떨어질 때 발광이 이루어진다.
제2 전극(E2) 위에 봉지층(ENC)이 위치한다. 봉지층(ENC)은 발광 소자의 상부면 뿐만 아니라 측면까지 덮어 밀봉할 수 있다. 발광 소자는 수분과 산소에 매우 취약하므로, 봉지층(ENC)이 발광 소자를 밀봉하여 외부의 수분 및 산소의 유입을 차단한다.
봉지층(ENC)은 복수의 층을 포함할 수 있고, 그 중 무기층과 유기층을 모두 포함하는 복합막으로 형성될 수 있으며, 일 예로 제1 봉지 무기층(EIL1), 봉지 유기층(EOL), 제2 봉지 무기층(EIL2)이 순차적으로 형성된 3중층으로 형성될 수 있다.
제1 봉지 무기층(EIL1)은 제2 전극(E2)을 커버할 수 있다. 제1 봉지 무기층(EIL1)은 외부 수분이나 산소가 발광 소자에 침투하는 것을 방지할 수 있다. 예를 들어, 제1 봉지 무기층(EIL1)은 알루미늄옥사이드, 티타늄옥사이드, 탄탈륨옥사이드, 하프늄옥사이드, 징크옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드 중 하나 이상의 무기물을 포함하는 단층 또는 다층일 수 있다. 제1 봉지 무기층(EIL1)은 증착 공정을 통해 형성될 수 있다.
봉지 유기층(EOL)은 제1 봉지 무기층(EIL1) 상에 배치되어 제1 봉지 무기층(EIL1)에 접촉할 수 있다. 제1 봉지 무기층(EIL1) 상면에 형성된 굴곡이나 제1 봉지 무기층(EIL1) 상에 존재하는 파티클(particle) 등은 봉지 유기층(EOL)에 의해 커버되어, 제1 봉지 무기층(EIL1)의 상면의 표면 상태가 봉지 유기층(EOL)상에 형성되는 구성들에 미치는 영향을 차단할 수 있다. 또한, 봉지 유기층(EOL)은 접촉하는 층들 사이의 응력을 완화시킬 수 있다. 봉지 유기층(EOL)은 유기물을 포함할 수 있고, 스핀 코팅, 슬릿 코팅, 잉크젯 공정과 같은 용액 공정을 통해 형성될 수 있다.
제2 봉지 무기층(EIL2)은 봉지 유기층(EOL) 상에 배치되어 봉지 유기층(EOL)을 커버한다. 제2 봉지 무기층(EIL2)은 제1 봉지 무기층(EIL1)상에 배치되는 것보다 상대적으로 평탄한 면에 안정적으로 형성될 수 있다. 제2 봉지 무기층(EIL2)은 봉지 유기층(EOL)으로부터 방출되는 수분 등을 봉지하여 외부로 유입되는 것을 방지한다. 제2 봉지 무기층(EIL2)은 알루미늄옥사이드, 티타늄옥사이드, 탄탈륨옥사이드, 하프늄옥사이드, 징크옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드 중 하나 이상의 무기물을 포함하는 단층 또는 다층일 수 있다. 제2 봉지 무기층(EIL2)은 증착 공정을 통해 형성될 수 있다.
본 명세서는 도시하지 않았으나 제2 전극(E2)과 봉지층(ENC) 사이에 위치하는 캡핑층(capping layer)을 더 포함할 수 있다. 캡핑층은 유기물질을 포함할 수 있다. 캡핑층은 후속의 공정 예컨대 스퍼터링 공정으로부터 제2 전극(E2)을 보호하고, 발광 소자의 출광 효율을 향상시킨다. 캡핑층은 제1 봉지 무기층(EIL1)보다 큰 굴절률을 가질 수 있다.
도 3d를 참조하면, 표시 영역(DA)에는 봉지층(ENC)을 덮는 추가 평탄화층(YPVX)이 위치할 수 있다. 추가 평탄화층(YPVX)은 표시 영역(DA)뿐만 아니라 개구(DTA)를 둘러싸는 주변 영역까지 연장될 수 있다. 표시 영역(DA) 및 개구(DTA)를 둘러싸는 주변 영역은 봉지층(ENC) 상에 위치하는 추가 평탄화층(YPVX)을 통해 전체적으로 평탄한 특성을 가지도록 한다. 실시예에 따라 표시 영역(DA)에서 봉지층(ENC)과 추가 평탄화층(YPVX)의 사이에는 터치를 감지하기 위하여 터치 전극이 추가적으로 형성될 수 있다.
이하에서는 도 4a 내지 도 4e를 참조하여 일 실시예에 따른 패드부에 대해 살펴본다. 도 4a는 일 실시예에 따른 패드부의 단면도이고, 도 4b는 일 실시예에 따른 패드부의 평면도이고, 도 4c, 도 4d, 도 4e는 제조 공정에 따른 패드부의 단면도이다. 구체적으로 도 2의 A-A' 의 단면선을 따라 자른 단면도이며, 인쇄 회로 기판(PCB)과 연결되는 패드부(PAD)의 단면일 수 있다. 다만 이에 제한되지 않으며 도 2의 데이터 구동부(50)의 하부 영역에 대한 단면일 수 있다. 즉, 데이터 구동부(50)와 데이터선(DL)을 전기적으로 연결하는 패드부의 단면일 수 있다. 전술한 구성요소와 동일한 구성요소에 대한 설명은 생략할 수 있으며, 앞선 도면들을 참조할 수 있다.
우선 도 4a 및 도 4b를 참조하면, 일 실시예에 따른 패드부에는 기판(SUB) 상에 위치하는 절연층이 위치할 수 있다. 본 명세서는 기판(SUB) 상에 위치하는 버퍼층(IL1) 및 제1 절연층(IL2)을 도시하고 있으나, 이에 제한되지 않고 버퍼층(IL1) 및 제1 절연층(IL2) 중 적어도 어느 하나가 생략된 형태일 수 있다.
제1 절연층(IL2) 상에 신호 배선(SL)이 위치한다. 신호 배선(SL)은 실시예에 따라 데이터 구동부 또는 스캔 구동부에 제어 신호를 전달하거나, 구동 전압을 전달하거나, 공통 전압을 전달할 수 있다.
신호 배선(SL)은 도 3b에서 설명한 게이트 전극(GE)과 동일한 공정에서 형성될 수 있다. 신호 배선(SL)은 게이트 전극(GE)과 동일한 물질을 포함할 수 있다. 신호 배선(SL)은 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금, 몰리브데넘(Mo), 몰리브데넘 합금, 티타늄(Ti) 및 티타늄 합금 중 어느 하나를 포함하는 금속막이 적층된 단층 또는 다층막일 수 있다.
신호 배선(SL) 위에는 제2 절연층(IL3) 및 제3 절연층(IL4)이 위치할 수 있다. 제2 절연층(IL3) 및 제3 절연층(IL4)은 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 알루미늄옥사이드, 티타늄옥사이드, 탄탈륨옥사이드, 및 하프늄옥사이드 등과 같은 무기 절연물 중 적어도 하나를 포함한 단층 또는 다층일 수 있다.
제3 절연층(IL4) 상에는 제1 금속 패턴(M1)이 위치할 수 있다. 제1 금속 패턴(M1)은 제2 절연층(IL3) 및 제3 절연층(IL4)이 가지는 개구부를 통해 신호 배선(SL)과 연결될 수 있다. 제1 금속 패턴(M1)은 도 2에서 설명한 인쇄 회로 기판(PCB) 과 신호 배선(SL)을 연결할 수 있다. 또는 제1 금속 패턴(M1)은 데이터 구동부(50) 하단부에 위치하며, 데이터 신호를 전달하는 신호 배선(SL)과 데이터 구동부(50)를 연결할 수 있다.
일 실시예에 따른 제1 금속 패턴(M1)은 도 3b에서 설명한 소스 전극(SE) 및 드레인 전극(DE)을 형성하는 공정과 동일한 공정에서 형성될 수 있다. 제1 금속 패턴(M1)은 제1-1 서브 금속 패턴(M1-a) 및 제1-2 서브 금속 패턴(M1-b)을 포함할 수 있다. 제1-2 서브 금속 패턴(M1-b)은 인쇄 회로 기판 과 연결될 수 있다. 또는 실시예에 따라 제1-2 서브 금속 패턴(M1-b)은 데이터 구동부(50)와 연결될 수 있다.
제1-1 서브 금속 패턴(M1-a)은 표시 영역에 위치하는 제1층(DE-a)과 동일한 물질을 포함할 수 있다. 제1-1 서브 금속 패턴(M1-a)은 제1 금속을 포함할 수 있으며, 일 예로 티타늄을 포함할 수 있다. 제1-1 서브 금속 패턴(M1-a)은 표시 영역에 위치하는 제1층(DE-a)과 동일한 공정에서 형성될 수 있다.
제1-2 서브 금속 패턴(M1-b)은 표시 영역에 위치하는 제2층(DE-b)과 동일한 물질을 포함할 수 있다. 제1-2 서브 금속 패턴(M1-b)은 제2 금속을 포함할 수 있으며, 일 예로 알루미늄을 포함할 수 있다.
제1-1 서브 금속 패턴(M1-a)의 평면상 넓이는 제1-2 서브 금속 패턴(M1-b)의 평면상 넓이 보다 클 수 있다. 일 예로 제1-1 서브 금속 패턴(M1-a)의 끝단은 제1-2 서브 금속 패턴(M1-b)의 끝단보다 돌출된 형태일 수 있다.
제1-2 서브 금속 패턴(M1-b)의 두께(ta)는 도 3c에 도시된 바와 같은 제2층(DE-b)의 두께(tb)보다 작을 수 있다. 제1-2 서브 금속 패턴(M1-b)의 두께(ta)는 약 1000 옹스트롬 이하일 수 있다. 제2층(DE-b)의 두께(tb)는 전술한 바와 같이 약 5000 옹스트롬 내지 약 8000 옹스트롬일 수 있다. 제1-2 서브 금속 패턴(M1-b)은 표시 영역에 위치하는 제2층(DE-b)과 동일한 공정에서 형성될 수 있다. 제2층(DE-b) 두께의 금속층을 형성한 이후, 추가 식각됨으로써 제1-2 서브 금속 패턴(M1-b)과 같이 얇은 두께의 금속 패턴으로 제공될 수 있다.
이하에서는 도 4c 내지 도 4e를 참조하여, 제1 금속 패턴(M1)의 제조 방법에 대해 설명한다.
도 4c를 참조하면, 기판(SUB) 상에 버퍼층(IL1) 및 제1 절연층(IL2)을 형성하고, 제1 절연층(IL2) 상에 신호 배선(SL)을 형성한다. 신호 배선(SL)은 전술한 게이트 전극(GE)과 동일한 공정에서 형성될 수 있다. 신호 배선(SL) 상에 제2 절연층(IL3) 및 제3 절연층(IL4)을 형성한다.
제3 절연층(IL4) 상에 표시 영역(DA)에 위치하는 소스 전극(SE) 및 드레인 전극(DE)을 형성하는 공정과 동일한 공정에서 형성되는 제1-1층(L1-1), 제1-2층(L1-2) 및 제1-3층(L1-3)을 포함하는 제1 금속층(L1)이 형성된다. 일 예로 제1-1층(L1-1), 제1-2층(L1-2) 및 제1-3층(L1-3)은 건식 식각 공정을 통해 형성될 수 있다. 제1-1층(L1-1), 제1-2층(L1-2) 및 제1-3층(L1-3)은 제1 금속 패턴(M1) 형상으로 패터닝된 형태일 수 있다.
제1-1층(L1-1)은 제1층(DE-a)과 동일한 공정에서 형성되고, 동일한 물질(일 예로 티타늄)을 포함할 수 있다. 제1-2층(L1-2)은 제2층(DE-b)과 동일한 공정에서 형성되고, 동일한 물질(일 예로 알루미늄)을 포함할 수 있다. 제1-3층(L1-3)은 제3층(DE-c)과 동일한 공정에서 형성되고 동일한 물질(일 예로 티타늄)을 포함할 수 있다.
이후 도 4d에 도시된 바와 같이, 기판(SUB) 상에 제2-1층(L2-1), 제2-2층(L2-2) 및 제2-3층(L2-3)을 포함하는 제2 금속층(L2)을 형성한다. 제2-1층(L2-1), 제2-2층(L2-2) 및 제2-3층(L2-3)은 식각 공정을 통해 표시 영역(DA) 상에 연결 전극(CE)을 형성하고, 도 4d에 도시된 바와 같이 패드부에서는 완전히 제거될 수 있다. 상기 식각 공정은 건식 식각 공정일 수 있다.
이때 도 4e에 도시된 바와 같이 제1-3층(L1-3)은 제2-1층(L2-1), 제2-2층(L2-2) 및 제2-3층(L2-3)을 제거하는 공정에서 동시에 제거될 수 있다. 패터닝 공정은 확실한 패턴 형성을 위해 오버 에치되도록 설정될 수 있으며, 이에 따라 제1 금속을 포함하는 제2-1층(L2-1)을 식각하면서, 동일한 제1 금속을 포함하는 제1-3층(L1-3)도 식각될 수 있다.
그리고 나서 표시 영역(DA) 상에 위치하는 제1 전극(E1)을 형성하는 식각 공정에서 외부로 노출된 제1-2층(L1-2)이 일부 식각될 수 있다. 일 예로 제1 전극(E1)을 형성하는 공정은 습식 식각 공정일 수 있다.
이에 따라 도 4a 및 도 4b에 도시된 바와 같이 제1-1 서브 금속 패턴(M1-1) 및 제1-2 서브 금속 패턴(M1-2)을 포함하는 제1 금속 패턴(M1)이 형성될 수 있다. 제1-2 서브 금속 패턴(M1-2)은 제2층(DE-b)에 비해 얇은 두께를 가지도록 형성될 수 있다.
제2-1층(L2-1), 제2-2층(L2-2) 및 제2-3층(L2-3)을 패터닝하는 공정을 포함하는 경우, 제1 전극을 형성하는 공정에서 사용되는 식각액에 의해 제2-1층(L2-1) 에 팁(Tip)이 형성될 수 있다. 이러한 팁(Tip)은 세정 공정 등에 의해 떨어져 나가면서 도전성 이물이 된다. 도전성 이물이 표시 영역에 위치하는 경우 화소 불량을 야기할 수 있으며, 비표시 영역에 위치하는 경우 신호 배선 간의 쇼트 불량을 야기하는 문제가 있다. 그러나 일 실시예에 따른 패드부는 제2-1층(L2-1) 및 제2-2층(L2-2) 을 완전히 제거하므로 팁에 의한 불량 발생을 방지할 수 있다.
또한 제1 전극을 형성하는 식각액은 식각 공정을 진행함에 따라 Ag 이온을 포함하게 된다. 이러한 은(Ag) 이온은 알루미늄을 포함하는 제1-2층(L1-2)으로부터 발생하는 전자를 전달 받아 은(Ag) 파티클 형태로 환원될 수 있다. 이와 같이 환원된 은(Ag) 입자는 마스크 패턴을 제거하는 공정부터 다른 구성요소의 증착 공정에 이르기까지 물리적 또는 화학적 세정 공정에 의해 비표시 영역(PA)에서 표시 영역(DA)으로 이동할 수 있다. 표시 영역(DA)으로 이동한 은(Ag) 입자는 발광 다이오드에 침투하거나 박막 트랜지스터에 침투할 수 있다. 은(Ag) 입자에 의해 표시 영역(DA)에 암부가 발생되는 문제가 있을 수 있다.
그러나 일 실시예에 따른 제1 금속 패턴(M1)은 상당히 얇은 두께의 제1-2 서브 금속 패턴(M1-2)을 포함하므로, 발생되는 은(Ag) 입자의 발생을 상당히 줄일 수 있다.
또한 일 실시예에 따른 경우 패드부에 위치하는 금속 패턴의 두께가 상당히 얇게 형성되어, 인쇄 회로 기판 또는 데이터 구동부와의 본딩이 유리할 수 있다.
이하에서는 도 5a 내지 도 5e를 참조하여 일 실시예에 따른 패드부에 대해 설명한다. 도 5a는 일 실시예에 따른 패드부의 단면도이고, 도 5b는 일 실시예에 따른 패드부의 평면도이고, 도 5c, 도 5d, 도 5e는 제조 공정에 따른 패드부의 단면도이다. 구체적으로 도 2의 A-A' 의 단면선을 따라 자른 단면도이며, 인쇄 회로 기판(PCB)과 연결되는 패드부(PAD)의 단면일 수 있다. 다만 이에 제한되지 않으며 도 2의 데이터 구동부(50)의 하부 영역에 위치하는 패드부의 단면일 수 있다. 즉, 데이터 구동부(50) 하단부에 위치하는 패드부는 데이터 구동부(50)와 데이터선(DL)과 전기적으로 연결할 수 있다. 전술한 구성요소와 동일한 구성요소에 대한 설명은 생략할 수 있으며, 앞선 도면들을 참조할 수 있다.
우선 도 5a 및 도 5b를 참조하면, 일 실시예에 따른 패드부는 기판(SUB) 상에 위치하는 절연층을 포함할 수 있다. 본 명세서는 기판(SUB) 상에 위치하는 버퍼층(IL1) 및 제1 절연층(IL2)을 도시하고 있으나, 이에 제한되지 않고 버퍼층(IL1) 및 제1 절연층(IL2) 중 적어도 어느 하나가 생략된 형태일 수 있다.
제1 절연층(IL2) 상에 신호 배선(SL)이 위치한다. 신호 배선(SL)은 실시예에 따라 데이터 구동부 또는 스캔 구동부에 제어 신호를 전달하거나, 구동 전압을 전달하거나, 공통 전압을 전달할 수 있다.
신호 배선(SL)은 표시 영역에 위치하는 게이트 전극(GE)과 동일한 공정에서 형성될 수 있다. 신호 배선(SL)은 게이트 전극(GE)과 동일한 물질을 포함할 수 있다. 신호 배선(SL)은 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금, 몰리브데넘(Mo), 몰리브데넘 합금, 티타늄(Ti) 및 티타늄 합금 중 어느 하나를 포함하는 금속막이 적층된 단층 또는 다층막일 수 있다.
신호 배선(SL) 위에는 제2 절연층(IL3) 및 제3 절연층(IL4)이 위치할 수 있다. 제2 절연층(IL3) 및 제3 절연층(IL4)은 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 알루미늄옥사이드, 티타늄옥사이드, 탄탈륨옥사이드, 및 하프늄옥사이드 등과 같은 무기 절연물 중 적어도 하나를 포함한 단층 또는 다층일 수 있다.
제3 절연층(IL4) 상에는 제1 금속 패턴(M1)이 위치할 수 있다. 제1 금속 패턴(M1)은 제2 절연층(IL3) 및 제3 절연층(IL4)이 가지는 개구부를 통해 신호 배선(SL)과 연결될 수 있다. 제1 금속 패턴(M1)은 도 2에서 설명한 인쇄 회로 기판(PCB) 과 신호 배선(SL)을 연결할 수 있다. 또는 제1 금속 패턴(M1)은 데이터 구동부(50) 하단부에 위치하며, 데이터 신호를 전달하는 신호 배선(SL)과 데이터 구동부(50)를 연결할 수 있다.
제1 금속 패턴(M1)은 표시 영역에 위치하는 소스 전극(SE) 및 드레인 전극(DE)을 형성하는 공정과 동일한 공정에서 형성될 수 있다.
제1 금속 패턴(M1)은 제1-1 서브 금속 패턴(M1-a)을 포함할 수 있다. 제1-1 서브 금속 패턴(M1-a)은 인쇄 회로 기판과 연결될 수 있다. 또는 제1-1 서브 금속 패턴(M1-a)은 데이터 구동부(50)와 연결될 수 있다.
제1-1 서브 금속 패턴(M1-a)은 표시 영역에 위치하는 제1층(DE-a)과 동일한 물질을 포함할 수 있다. 제1-1 서브 금속 패턴(M1-a)은 제1 금속을 포함할 수 있으며, 일 예로 티타늄을 포함할 수 있다. 제1-1 서브 금속 패턴(M1-a)은 표시 영역에 위치하는 제1층(DE-a)과 동일한 공정에서 형성될 수 있다. 제1-1 서브 금속 패턴(M1-a)의 두께는 제1층(DE-a)의 두께와 실질적으로 동일할 수 있다.
이하에서는 도 5c 내지 도 5e를 참조하여, 제1 금속 패턴(M1)의 제조 방법에 대해 설명한다.
도 5c를 참조하면, 기판(SUB) 상에 버퍼층(IL1) 및 제1 절연층(IL2)을 형성하고, 제1 절연층(IL2) 상에 신호 배선(SL)을 형성한다. 신호 배선(SL) 상에 제2 절연층(IL3) 및 제3 절연층(IL4)을 형성한다.
제3 절연층(IL4) 상에 표시 영역(DA)에 위치하는 소스 전극(SE) 및 드레인 전극(DE)을 형성하는 공정과 동일한 공정에서 형성되는 제1-1층(L1-1), 제1-2층(L1-2) 및 제1-3층(L1-3)이 형성된다. 제1-1층(L1-1), 제1-2층(L1-2) 및 제1-3층(L1-3)은 제1 금속 패턴(M1) 형상으로 패터닝된 형태일 수 있다.
제1-1층(L1-1)은 제1층(DE-a)과 동일한 공정에서 형성되고, 동일한 물질을 포함할 수 있다. 제1-2층(L1-2)은 제2층(DE-b)과 동일한 공정에서 형성되고, 동일한 물질을 포함할 수 있다. 제1-3층(L1-3)은 제3층(DE-c)과 동일한 공정에서 형성되고 동일한 물질을 포함할 수 있다.
이후 도 5d에 도시된 바와 같이, 기판(SUB) 상에 제2-1층(L2-1), 제2-2층(L2-2) 및 제2-3층(L2-3)을 포함하는 제2 금속층(L2)을 형성한다. 제2-1층(L2-1), 제2-2층(L2-2) 및 제2-3층(L2-3)은 패터닝 공정을 통해 표시 영역(DA) 상에 연결 전극(CE)을 형성하고, 도 5e에 도시된 바와 같이 패드부에서는 완전히 제거될 수 있다.
이때 도 5e에 도시된 바와 같이 제1-3층(L1-3)은 제2-1층(L2-1), 제2-2층(L2-2) 및 제2-3층(L2-3)을 제거하는 공정에서 동시에 제거될 수 있다. 패터닝 공정은 확실한 패턴 형성을 위해 오버 에치되도록 설정될 수 있으며, 이에 따라 제2-1층(L2-1)을 식각하면서, 동일한 물질을 포함하는 제1-3층(L1-3)도 식각될 수 있다.
그리고 나서 추가적으로 제1 식각액을 이용하여 도 5e에 도시된 제1-2층(L1-2)을 제거하여 도 5a 및 도 5b와 같은 제1 금속 패턴(M1)을 형성할 수 있다.
제1-2층(L1-2)을 제거하는 공정은, 제1 전극(E1)을 형성하기 이전 공정에서 실시될 수 있다. 구체적으로, 제1-2층(L1-2)만을 식각하는 전용 공정이 추가될 수 있다. 이를 통해 제1 전극(E1)의 식각 공정 중에 발생하는 Ag 파티클을 억제 할 수 있다.
제1-2층(L1-2)을 제거하는 공정에서 완전히 제1-2층(L1-2)을 제거하면, 후속 공정인 제1 전극(E1)의 형성 공정에서 사용되는 제2 식각액에 의해 은 입자가 발생되는 것을 방지할 수 있다.
이하에서는 도 6a 내지 도 6d를 참조하여 일 실시예에 따른 패드부에 대해 설명한다. 도 6a는 일 실시예에 따른 패드부의 단면도이고, 도 6b, 도 6c 및 도 6d 각각은 제조 공정에 따른 패드부의 단면도이다. 구체적으로 도 2의 A-A' 의 단면선을 따라 자른 단면도이며, 인쇄 회로 기판(PCB)과 연결되는 패드부(PAD)의 단면일 수 있다. 다만 이에 제한되지 않으며 도 2의 데이터 구동부(50)의 하부 영역에 위치하는 패드부의 단면일 수 있다. 즉, 데이터 구동부(50)와 데이터선(DL)과 전기적으로 연결하는 패드부의 단면일 수 있다. 전술한 구성요소와 동일한 구성요소에 대한 설명은 생략할 수 있으며, 앞선 도면들을 참조할 수 있다. 또한 도 6a의 실시예는 도 3b의 표시 영역의 구조에서 연결 전극 (CE)과 제1 전극(E1) 사이에 추가 도전층이 위치하는 구조에 적용될 수 있으며, 상기 추가 도전층은 연결 전극(CE), 소스 전극(SE) 및 드레인 전극(DE)과 동일한 적층 구조를 가질 수 있다.
우선 도 6a를 참조하면, 일 실시예에 따른 패드부는 기판(SUB) 상에 위치하는 절연층을 포함할 수 있다. 본 명세서는 기판(SUB) 상에 위치하는 버퍼층(IL1) 및 제1 절연층(IL2)을 도시하고 있으나, 이에 제한되지 않고 버퍼층(IL1) 및 제1 절연층(IL2) 중 적어도 어느 하나가 생략된 형태일 수 있다.
제1 절연층(IL2) 상에 신호 배선(SL)이 위치한다. 신호 배선(SL)은 실시예에 따라 데이터 구동부 또는 스캔 구동부에 제어 신호를 전달하거나, 구동 전압을 전달하거나, 공통 전압을 전달할 수 있다.
신호 배선(SL)은 표시 영역에 위치하는 게이트 전극(GE)과 동일한 공정에서 형성될 수 있다. 신호 배선(SL)은 게이트 전극(GE)과 동일한 물질을 포함할 수 있다.
신호 배선(SL) 위에는 제2 절연층(IL3) 및 제3 절연층(IL4)이 위치할 수 있다. 실시예에 따라 제3 절연층(IL4)은 생략될 수 있다.
제3 절연층(IL4) 상에는 제1 금속 패턴(M1)이 위치할 수 있다. 제1 금속 패턴(M1)은 제2 절연층(IL3) 및 제3 절연층(IL4)이 가지는 개구부를 통해 신호 배선(SL)과 연결될 수 있다.
제1 금속 패턴(M1)은 표시 영역에 위치하는 소스 전극(SE) 및 드레인 전극(DE)을 형성하는 공정과 동일한 공정에서 형성될 수 있다. 제1 금속 패턴(M1)은 제1-1 서브 금속 패턴(M1-a), 제1-2 서브 금속 패턴(M1-b) 및 제1-3 서브 금속 패턴(M1-c)을 포함할 수 있다. 제1-1 서브 금속 패턴(M1-a)은 표시 영역에 위치하는 제1층(DE-a)과 동일한 물질을 포함할 수 있다. 제1-1 서브 금속 패턴(M1-a)은 제1 금속을 포함할 수 있으며, 일 예로 티타늄을 포함할 수 있다. 제1-1 서브 금속 패턴(M1-a)은 표시 영역에 위치하는 제1층(DE-a)과 동일한 공정에서 형성될 수 있다. 제1-2 서브 금속 패턴(M1-b)은 표시 영역에 위치하는 제2층(DE-b)과 동일한 물질을 포함할 수 있다. 제1-2 서브 금속 패턴(M1-b)은 제2 금속을 포함할 수 있으며, 일 예로 알루미늄을 포함할 수 있다. 제1-2 서브 금속 패턴(M1-b)은 표시 영역에 위치하는 제2층(DE-b)과 동일한 공정에서 형성될 수 있다. 제1-3 서브 금속 패턴(M1-c)은 제1 금속을 포함할 수 있으며, 일 예로 티타늄을 포함할 수 있다. 제1-3 서브 금속 패턴(M1-c)은 표시 영역에 위치하는 제3층(DE-c)과 동일한 공정에서 형성될 수 있다.
일 실시예에 따른 패드부는 제1 금속 패턴(M1) 상에 위치하는 제2 금속 패턴(M2)을 더 포함할 수 있다. 제2 금속 패턴(M2)은 제2-1 서브 금속 패턴(M2-a) 및 제2-2 서브 금속 패턴(M2-b)을 포함할 수 있다. 제2-2 서브 금속 패턴(M2-b)은 전술한 인쇄 회로 기판과 연결될 수 있다. 또는 제2-2 서브 금속 패턴(M2-b)은 전술한 데이터 구동부(50)와 연결될 수 있다.
제2-1 서브 금속 패턴(M2-a)은 표시 영역(DA)에 위치하는 연결 전극(CE)의 제4층(CE-a)과 동일한 공정에서 형성될 수 있다. 제2-1 서브 금속 패턴(M2-a)은 표시 영역(DA)에 위치하는 연결 전극(CE)의 제4층(CE-a)과 동일한 물질을 포함할 수 있으며, 일 예로 티타늄을 포함할 수 있다.
제2-2 서브 금속 패턴(M2-b)은 표시 영역(DA)에 위치하는 연결 전극(CE)의 제5층(CE-b)과 동일한 공정에서 형성될 수 있다. 제2-2 서브 금속 패턴(M2-b)은 표시 영역(DA)에 위치하는 연결 전극(CE)의 제5층(CE-b)과 동일한 물질을 포함할 수 있으며, 일 예로 알루미늄을 포함할 수 있다.
제2-2 서브 금속 패턴(M2-b)의 두께(td)는 제5층(CE-b)의 두께(tc)보다 작을 수 있다. 제2-2 서브 금속 패턴(M2-b)의 두께(td)는 약 1000 옹스트롬 이하일 수 있다. 제5층(CE-b)의 두께(tc)는 전술한 바와 같이 약 5000 옹스트롬 내지 약 8000 옹스트롬일 수 있다.
도 6a에 도시된 제2 금속 패턴(M2)의 제조 방법은 도 4a 내지 도 4d의 제1 금속 패턴(M1)의 제조 방법을 적용할 수 있다. 이하에서 도 6b 내지 도 6d를 참조하여 제조 방법에 대해 설명한다.
도 6b에 도시된 바와 같이 기판(SUB) 상에 버퍼층(IL1) 및 제1 절연층(IL2)을 형성하고, 제1 절연층(IL2) 상에 신호 배선(SL)을 형성한다. 신호 배선(SL)은 게이트 전극(GE)과 동일한 공정에서 형성될 수 있다. 신호 배선(SL) 상에 제2 절연층(IL3) 및 제3 절연층(IL4)을 형성한다.
제3 절연층(IL4) 상에 표시 영역(DA)에 위치하는 소스 전극(SE) 및 드레인 전극(DE)을 형성하는 공정과 동일한 공정에서 제1 금속 패턴(M1)이 형성된다.
이후, 제1 금속 패턴(M1) 상에 제2-1층(L2-1), 제2-2층(L2-2) 및 제2-3층(L2-3)을 포함하는 제2 금속층(L2)이 형성된다. 일 예로 제2-1층(L2-1), 제2-2층(L2-2) 및 제2-3층(L2-3)은 건식 식각 공정을 통해 형성될 수 있다. 제2-1층(L2-1), 제2-2층(L1-2) 및 제2-3층(L2-3)은 전술한 제2 금속 패턴(M2) 형상으로 패터닝된 형태일 수 있다. 제2-1층(L2-1)은 티타늄을 포함할 수 있으며, 제2-2층(L2-2)은 알루미늄을 포함할 수 있으며, 제2-3층(L2-3)은 티타늄을 포함할 수 있다.
이후, 도 6c에 도시된 바와 같이 기판(SUB) 상에 제3-1층(L3-1), 제3-2층(L3-2) 및 제3-3층(L3-3)을 포함하는 제3 금속층(L3)을 형성한다.
그리고 나서 도 6d에 도시된 바와 같이 제3-1층(L3-1), 제3-2층(L3-2) 및 제3-3층(L3-3)은 식각 공정을 통해 비표시 영역에 해당하는 패드부에서 완전히 제거될 수 있다. 상기 식각 공정은 건식 식각 공정일 수 있다. 이때 제2-3층(L2-3)은 제3-1층(L3-1), 제3-2층(L3-2) 및 제3-3층(L3-3)을 제거하는 공정에서 동시에 제거될 수 있다. 패터닝 공정은 확실한 패턴 형성을 위해 오버 에치되도록 설정될 수 있으며, 이에 따라 제1 금속을 포함하는 제3-1층(L3-1)을 식각하면서, 동일한 제1 금속을 포함하는 제2-3층(L2-3)도 식각될 수 있다.
그리고 나서 표시 영역(DA) 상에 위치하는 제1 전극(E1)을 형성하는 식각 공정에서 외부로 노출된 제2-2층(L2-2)이 일부 식각될 수 있다. 일 예로 제1 전극(E1)을 형성하는 공정은 습식 식각 공정일 수 있다.
이에 따라 도 6a에 도시된 바와 같이 제2-1 서브 금속 패턴(M2-a) 및 제2-2 서브 금속 패턴(M1-b)을 포함하는 제2 금속 패턴(M2)이 형성될 수 있다. 제2-2 서브 금속 패턴(M2-2)은 동일 공정을 통해 형성되는 표시 영역의 연결 전극의 제2층에 비해 얇은 두께를 가지도록 형성될 수 있다.
비표시 영역에서 제3-1층(L3-1), 제3-2층(L3-2) 및 제3-3층(L3-3)을 패터닝하는 공정을 포함하는 경우, 제1 전극을 형성하는 공정에서 사용되는 식각액에 의해 제3-1층(L3-1)에 팁(Tip)이 형성될 수 있다. 이러한 팁(Tip)은 세정 공정 등에 의해 떨어져 나가면서 도전성 이물이 된다. 도전성 이물이 표시 영역에 위치하는 경우 화소 불량을 야기할 수 있으며, 비표시 영역에 위치하는 경우 신호 배선 간의 쇼트 불량을 야기하는 문제가 있다. 그러나 일 실시예에 따른 패드부는 제3-1층(L3-1) 및 제3-2층(L3-2)을 완전히 제거하므로 팁에 의한 불량 발생을 방지할 수 있다.
이하에서는 도 7을 참조하여 일 실시예에 따른 패드부에 대해 설명한다. 도 7은 일 실시예에 따른 패드부의 단면도이다.
도 7을 참조하면, 일 실시예에 따른 패드부는 기판(SUB) 상에 위치하는 절연층을 포함할 수 있다. 본 명세서는 기판(SUB) 상에 위치하는 버퍼층(IL1) 및 제1 절연층(IL2)을 도시하고 있으나, 이에 제한되지 않고 버퍼층(IL1) 및 제1 절연층(IL2) 중 적어도 어느 하나가 생략된 형태일 수 있다.
제1 절연층(IL2) 상에 신호 배선(SL)이 위치한다. 신호 배선(SL)은 실시예에 따라 데이터 구동부 또는 스캔 구동부에 제어 신호를 전달하거나, 구동 전압을 전달하거나, 공통 전압을 전달할 수 있다.
신호 배선(SL)은 표시 영역에 위치하는 게이트 전극(GE)과 동일한 공정에서 형성될 수 있다. 신호 배선(SL)은 게이트 전극(GE)과 동일한 물질을 포함할 수 있다.
신호 배선(SL) 위에는 제2 절연층(IL3) 및 제3 절연층(IL4)이 위치할 수 있다.
제3 절연층(IL4) 상에는 제1 금속 패턴(M1)이 위치할 수 있다. 제1 금속 패턴(M1)은 제2 절연층(IL3) 및 제3 절연층(IL4)이 가지는 개구부를 통해 신호 배선(SL)과 연결될 수 있다.
제1 금속 패턴(M1)은 표시 영역에 위치하는 소스 전극(SE) 및 드레인 전극(DE)을 형성하는 공정과 동일한 공정에서 형성될 수 있다. 제1 금속 패턴(M1)은 제1-1 서브 금속 패턴(M1-a), 제1-2 서브 금속 패턴(M1-b) 및 제1-3 서브 금속 패턴(M1-c)을 포함할 수 있다. 제1-1 서브 금속 패턴(M1-a)은 표시 영역에 위치하는 제1층(DE-a)과 동일한 물질을 포함할 수 있다. 제1-1 서브 금속 패턴(M1-a)은 제1 금속을 포함할 수 있으며, 일 예로 티타늄을 포함할 수 있다. 제1-1 서브 금속 패턴(M1-a)은 표시 영역에 위치하는 제1층(DE-a)과 동일한 공정에서 형성될 수 있다. 제1-2 서브 금속 패턴(M1-b)은 표시 영역에 위치하는 제2층(DE-b)과 동일한 물질을 포함할 수 있다. 제1-2 서브 금속 패턴(M1-b)은 제2 금속을 포함할 수 있으며, 일 예로 알루미늄을 포함할 수 있다. 제1-2 서브 금속 패턴(M1-b)은 표시 영역에 위치하는 제2층(DE-b)과 동일한 공정에서 형성될 수 있다. 제1-3 서브 금속 패턴(M1-c)은 제1 금속을 포함할 수 있으며, 일 예로 티타늄을 포함할 수 있다. 제1-3 서브 금속 패턴(M1-c)은 표시 영역에 위치하는 제3층(DE-c)과 동일한 공정에서 형성될 수 있다.
일 실시예에 따른 패드부는 제1 금속 패턴(M1) 상에 위치하는 제2 금속 패턴(M2)을 더 포함할 수 있다. 제2 금속 패턴(M2)은 제2-1 서브 금속 패턴(M2-a)을 포함할 수 있다. 제2-1 서브 금속 패턴(M2-a)은 전술한 인쇄 회로 기판과 연결될 수 있다. 또는 제2-1 서브 금속 패턴(M2-a)은 데이터 구동부(50) 하단부에 위치하며, 데이터 신호를 전달하는 신호 배선(SL)과 데이터 구동부(50)를 연결할 수 있다.
제2-1 서브 금속 패턴(M2-a)은 표시 영역(DA)에 위치하는 연결 전극(CE)의 제4층(CE-a)과 동일한 공정에서 형성될 수 있다. 제2-1 서브 금속 패턴(M2-a)은 표시 영역(DA)에 위치하는 연결 전극(CE)의 제4층(CE-a)과 동일한 물질을 포함할 수 있으며, 일 예로 티타늄을 포함할 수 있다. 제1 서브 금속 패턴(M2-a)의 두께와 제4층(CE-a)의 두께는 실질적으로 동일할 수 있다.
도 7에 도시된 제2 금속 패턴(M2)의 제조 방법은 도 5a 내지 도 5d의 제1 금속 패턴(M1)의 제조 방법을 적용할 수 있다. 이하에서는 전술한 도 6b 내지 도 6d를 참조하여, 제2 금속 패턴(M2)의 제조 방법에 대해 설명한다.
도 6b에 도시된 바와 같이 기판(SUB) 상에 버퍼층(IL1) 및 제1 절연층(IL2)을 형성하고, 제1 절연층(IL2) 상에 신호 배선(SL)을 형성한다. 신호 배선(SL)은 게이트 전극(GE)과 동일한 공정에서 형성될 수 있다. 신호 배선(SL) 상에 제2 절연층(IL3) 및 제3 절연층(IL4)을 형성한다.
제3 절연층(IL4) 상에 표시 영역(DA)에 위치하는 소스 전극(SE) 및 드레인 전극(DE)을 형성하는 공정과 동일한 공정에서 제1 금속 패턴(M1)이 형성된다.
이후, 제1 금속 패턴(M1) 상에 제2-1층(L2-1), 제2-2층(L2-2) 및 제2-3층(L2-3)을 포함하는 제2 금속층(L2)이 형성된다. 일 예로 제2-1층(L2-1), 제2-2층(L2-2) 및 제2-3층(L2-3)은 건식 식각 공정을 통해 형성될 수 있다. 제2-1층(L2-1), 제2-2층(L1-2) 및 제2-3층(L2-3)은 전술한 제2 금속 패턴(M2) 형상으로 패터닝된 형태일 수 있다. 제2-1층(L2-1)은 티타늄을 포함할 수 있으며, 제2-2층(L2-2)은 알루미늄을 포함할 수 있으며, 제2-3층(L2-3)은 티타늄을 포함할 수 있다.
이후 도 6c에 도시된 바와 같이, 기판(SUB) 상에 제3-1층(L3-1), 제3-2층(L3-2) 및 제3-3층(L3-3)을 포함하는 제3 금속층(L3)을 형성한다. 제3-1층(L3-1), 제3-2층(L3-2) 및 제3-3층(L3-3)은 도 6d에 도시된 바와 같이 패드부에서는 완전히 제거될 수 있다. 상기 식각 공정은 건식 식각 공정일 수 있다. 이때 제2-3층(L2-3)은 제3-1층(L3-1), 제3-2층(L3-2) 및 제3-3층(L3-3)을 제거하는 공정에서 동시에 제거될 수 있다. 패터닝 공정은 확실한 패턴 형성을 위해 오버 에치되도록 설정될 수 있으며, 이에 따라 제1 금속을 포함하는 제3-1층(L3-1)을 식각하면서, 동일한 제1 금속을 포함하는 제2-3층(L2-3)도 식각될 수 있다.
그리고 나서 추가적으로 제1 식각액을 이용하여 도 6d에 도시된 제2-2층(L2-2)을 제거하여 도 7과 같은 제2 금속 패턴(M2)을 형성할 수 있다.
제2-2층(L2-2)을 제거하는 공정은, 제1 전극(E1)을 형성하기 이전 공정에서 실시될 수 있다. 구체적으로, 제2-2층(L2-2)만을 식각하는 전용 공정이 추가될 수 있다. 이를 통해 제1 전극(E1)의 식각 공정 중에 발생하는 Ag 파티클을 억제 할 수 있다.
제2-2층(L2-2)을 제거하는 공정에서 완전히 제2-2층(L2-2)을 제거하면, 후속 공정인 제1 전극(E1)의 형성 공정에서 사용되는 제2 식각액에 의해 은 입자가 발생되는 것을 방지할 수 있다.
이하에서는 도 8a 및 도 8b를 참조하여 비교예에 따른 패드부에 대해 설명한다. 도 8a는 비교예에 따른 패드부의 단면도이고, 도 8b는 비교예에 따른 패드부의 평면도이다. 전술한 구성요소와 동일한 구성요소에 대한 설명은 생략할 수 있다.
도 8a 및 도 8b를 참조하면, 비교예에 따른 패드부는 제3 절연층(IL4) 상에 위치하는 제1 금속 패턴(M1)을 포함할 수 있다. 제1 금속 패턴(M1)은 표시 영역에 위치하는 소스 전극(SE) 및 드레인 전극(DE)을 형성하는 공정과 동일한 공정에서 형성될 수 있다. 제1 금속 패턴(M1)은 제1-1 서브 금속 패턴(M1-a), 제1-2 서브 금속 패턴(M1-b) 및 제1-3 서브 금속 패턴(M1-c)을 포함할 수 있다. 제1-1 서브 금속 패턴(M1-a)은 표시 영역에 위치하는 제1층(DE-a)과 동일한 물질을 포함할 수 있다. 제1-1 서브 금속 패턴(M1-a)은 제1 금속을 포함할 수 있으며, 일 예로 티타늄을 포함할 수 있다. 제1-1 서브 금속 패턴(M1-a)은 표시 영역에 위치하는 제1층(DE-a)과 동일한 공정에서 형성될 수 있다. 제1-2 서브 금속 패턴(M1-b)은 표시 영역에 위치하는 제2층(DE-b)과 동일한 물질을 포함할 수 있다. 제1-2 서브 금속 패턴(M1-b)은 제2 금속을 포함할 수 있으며, 일 예로 알루미늄을 포함할 수 있다. 제1-2 서브 금속 패턴(M1-b)은 표시 영역에 위치하는 제2층(DE-b)과 동일한 공정에서 형성될 수 있다. 제1-3 서브 금속 패턴(M1-c)은 제1 금속을 포함할 수 있으며, 일 예로 티타늄을 포함할 수 있다. 제1-3 서브 금속 패턴(M1-c)은 표시 영역에 위치하는 제3층(DE-c)과 동일한 공정에서 형성될 수 있다.
일 실시예에 따라 제1 금속 패턴(M1) 상에 위치하는 제2-1층(L2-1), 제2-2층(L2-2) 및 제2-3층(L2-3)을 형성한다. 제2-1층(L2-1), 제2-2층(L2-2) 및 제2-3층(L2-3)은 감광성 패턴(PR)을 사용하여 제2 금속 패턴(M2)으로 패터닝될 수 있다. 제2 금속 패턴(M2)은 제2-1 서브 금속 패턴(M2-a), 제2-2 서브 금속 패턴(M2-b) 및 제2-3 서브 금속 패턴(M2-c)을 포함할 수 있다. 제2-3 서브 금속 패턴(M2-c)은 전술한 인쇄 회로 기판과 연결될 수 있다. 또는 제2-3 서브 금속 패턴(M2-c)은 전술한 데이터 구동부(50)와 연결될 수 있다.
제2-1 서브 금속 패턴(M2-a)은 표시 영역(DA)에 위치하는 연결 전극(CE)의 제4층(CE-a)과 동일한 공정에서 형성될 수 있다. 제2-1 서브 금속 패턴(M2-a)은 표시 영역(DA)에 위치하는 연결 전극(CE)의 제4층(CE-a)과 동일한 물질을 포함할 수 있으며, 일 예로 티타늄을 포함할 수 있다.
제2-2 서브 금속 패턴(M2-b)은 표시 영역(DA)에 위치하는 연결 전극(CE)의 제5층(CE-b)과 동일한 공정에서 형성될 수 있다. 제2-2 서브 금속 패턴(M2-b)은 표시 영역(DA)에 위치하는 연결 전극(CE)의 제5층(CE-b)과 동일한 물질을 포함할 수 있으며, 일 예로 알루미늄을 포함할 수 있다.
제2-3 서브 금속 패턴(M2-c)은 표시 영역(DA)에 위치하는 연결 전극(CE)의 제6층(CE-c)과 동일한 공정에서 형성될 수 있다. 제2-3 서브 금속 패턴(M2-c)은 표시 영역(DA)에 위치하는 연결 전극(CE)의 제6층(CE-c)과 동일한 물질을 포함할 수 있으며, 일 예로 티타늄을 포함할 수 있다.
비교예에 따라 제2-1층(L2-1), 제2-2층(L2-2) 및 제2-3층(L2-3)을 패터닝하는 공정을 포함하는 경우, 제1 전극을 형성하는 공정에서 사용되는 식각액에 의해 제2-1 서브 금속 패턴(M2-a) 에 팁(Tip)이 형성될 수 있다. 이러한 팁(Tip)은 세정 공정 등에 의해 떨어져 나가면서 도전성 이물이 된다. 도전성 이물이 표시 영역에 위치하는 경우 화소 불량을 야기할 수 있으며, 비표시 영역에 위치하는 경우 신호 배선 간의 쇼트 불량을 야기하는 문제가 있다.
또한 제1 전극을 형성하는 식각액은 식각 공정을 진행함에 따라 Ag 이온을 포함하게 된다. 이러한 은(Ag) 이온은 알루미늄을 포함하는 제2-2 서브 금속 패턴(M2-b)으로부터 발생하는 전자를 전달 받아 은(Ag) 파티클 형태로 환원될 수 있다. 이와 같이 환원된 은(Ag) 입자는 마스크 패턴을 제거하는 공정부터 다른 구성요소의 증착 공정에 이르기까지 물리적 또는 화학적 세정 공정에 의해 비표시 영역(PA)에서 표시 영역(DA)으로 이동할 수 있다. 표시 영역(DA)으로 이동한 은(Ag) 입자는 발광 다이오드에 침투하거나 박막 트랜지스터에 침투할 수 있다. 은(Ag) 입자에 의해 표시 영역(DA)에 암부가 발생되는 문제가 있을 수 있다.
이하에서는 도 9를 참조하여 실시예에 따른 단면을 살펴본다. 도 9는 실시예에 따라 알루미늄 및 티타늄 배선을 식각한 단면 이미지이다.
도 9에 나타난 바와 같이, 소스 전극 및 드레인 전극과 동일한 공정에서 형성된 제1 금속층과, 연결 전극과 동일한 공정에서 형성된 제2 금속층을 식각함으로써, 도 4a에 도시된 바와 같이 제1-1 서브 금속 패턴(Ti 포함) 및 얇은 두께의 제1-2 서브 금속 패턴(Al)이 형성될 수 있음을 확인하였다.
구체적으로, 약 500 옹스트롬 두께의 하부 티타늄 배선이 형성되고, 이 위에 약 6000 옹스트롬 두께(좌측 빨간색 화살표)의 알루미늄 배선, 그리고 이 위에 약 300 옹스트롬 두께의 상부 티타늄 배선이 형성되는 실시예에서, 일부 식각을 통해 약 1000 옹스트롬 두께(우측 빨간색 화살표)의 얇은 알루미늄 배선이 형성될 수 있음을 확인하였다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
DA: 표시 영역 PA: 비표시 영역
SUB: 기판 Tr: 트랜지스터
PAD: 패드부 PCB: 인쇄 회로 기판
ACT: 반도체층 SE: 소스 전극
DE: 드레인 전극 DE-a: 제1층
DE-b: 제2층 DE-c: 제3층
M1: 제1 금속 패턴 M2: 제2 금속 패턴
M1-a: 제1-1 서브 금속 패턴 M1-b: 제1-2 서브 금속 패턴

Claims (20)

  1. 표시 영역 및 비표시 영역을 포함하는 기판,
    상기 표시 영역 상에 배치되는 트랜지스터 및 발광 소자,
    상기 비표시 영역에 위치하며, 제1 금속 패턴을 포함하는 패드부, 그리고
    상기 패드부와 연결되는 인쇄 회로 기판 및 데이터 구동부 중 적어도 어느 하나를 포함하고,
    상기 트랜지스터는,
    상기 기판 상에 위치하는 반도체층, 및
    상기 반도체층과 전기적으로 연결되는 소스 전극 또는 드레인 전극을 포함하고,
    상기 소스 전극 및 드레인 전극은
    제1 금속을 포함하는 제1층,
    제2 금속을 포함하는 제2층, 그리고
    상기 제1 금속을 포함하는 제3층을 포함하고,
    상기 제1 금속 패턴은 상기 제1 금속을 포함하며, 상기 제1 금속 패턴은 상기 인쇄 회로 기판 및 상기 데이터 구동부 중 적어도 어느 하나와 연결되는 표시 장치.
  2. 제1항에서,
    상기 제1 금속은 티타늄을 포함하고, 상기 제2 금속은 알루미늄을 포함하는 표시 장치.
  3. 제1항에서,
    상기 제1 금속 패턴은
    상기 제1 금속을 포함하는 제1-1 서브 금속 패턴, 그리고
    상기 제2 금속을 포함하는 제1-2 서브 금속 패턴을 포함하는 표시 장치.
  4. 제3항에서,
    상기 제1-2 서브 금속 패턴은 상기 인쇄 회로 기판 및 상기 데이터 구동부 중 적어도 어느 하나와 연결되는 표시 장치.
  5. 제3항에서,
    상기 제1-2 서브 금속 패턴의 두께는 상기 제2층의 두께보다 얇은 표시 장치.
  6. 제4항에서,
    상기 제2층의 두께는 5000 옹스트롬 내지 8000 옹스트롬이고,
    상기 제1-2 서브 금속 패턴의 두께는 1000 옹스트롬 이하인 표시 장치.
  7. 제1항에서,
    상기 표시 장치는 상기 드레인 전극과 상기 발광 소자를 전기적으로 연결하는 연결 전극을 더 포함하는 표시 장치.
  8. 제7항에서,
    상기 연결 전극은,
    상기 제1 금속을 포함하는 제4층,
    상기 제2 금속을 포함하는 제5층, 그리고
    상기 제1 금속을 포함하는 제6층을 포함하는 표시 장치.
  9. 표시 영역 및 비표시 영역을 포함하는 기판,
    상기 기판 상에 위치하는 반도체층,
    상기 반도체층 위에 위치하는 게이트 전극,
    상기 게이트 전극 상에 위치하는 소스 전극 또는 드레인 전극,
    상기 소스 전극 및 드레인 전극 위에 위치하는 연결 전극,
    상기 연결 전극 위에 위치하는 발광 소자,
    상기 비표시 영역에 위치하는 패드부, 그리고
    상기 패드부와 연결되는 인쇄 회로 기판 및 데이터 구동부 중 적어도 어느 하나를 포함하고,
    상기 연결 전극은,
    제1 금속을 포함하는 제4층,
    제2 금속을 포함하는 제5층, 그리고
    상기 제1 금속을 포함하는 제6층을 포함하고,
    상기 패드부는,
    상기 게이트 전극과 동일한 물질을 포함하는 신호 배선,
    상기 신호 배선 위에 위치하며, 상기 소스 전극 또는 상기 드레인 전극과 동일한 물질을 포함하는 제1 금속 패턴, 그리고
    상기 제1 금속 패턴 위에 위치하는 제2 금속 패턴을 포함하고,
    상기 제2 금속 패턴은
    상기 제1 금속을 포함하는 제2-1 서브 금속 패턴을 포함하는 표시 장치.
  10. 제9항에서,
    상기 제2 금속 패턴은 상기 제2 금속을 포함하는 제2-2 서브 금속 패턴을 더 포함하는 표시 장치.
  11. 제10항에서,
    상기 제2-2 서브 금속 패턴의 두께는 상기 제5층의 두께 보다 얇은 표시 장치.
  12. 제11항에서,
    상기 제5층의 두께는 5000 옹스트롬 내지 8000 옹스트롬이고,
    상기 제2-2 서브 연결 전극의 두께는1000 옹스트롬 이하인 표시 장치.
  13. 기판 상에 게이트 전극 및 신호 배선을 형성하는 단계;
    상기 신호 배선 상에 절연막을 형성하는 단계;
    상기 절연막 위에 소스 전극, 드레인 전극 및 제1 금속층을 형성하는 단계;
    상기 제1 금속층 위에 제2 금속층을 형성하는 단계;
    상기 제2 금속층을 식각하여 연결 전극을 형성하는 단계; 그리고
    상기 비표시 영역과 중첩하는 상기 제2 금속층을 제거하는 단계를 포함하는 표시 장치의 제조 방법.
  14. 제13항에서,
    상기 제1 금속층은 제1-1층, 제1-2층 및 제1-3층을 포함하고,
    상기 제1-3층을 제거하는 단계를 더 포함하는 표시 장치의 제조 방법.
  15. 제14항에서,
    상기 비표시 영역과 중첩하는 상기 제1-2층의 일부를 제거하여 제1 금속 패턴을 형성하는 표시 장치의 제조 방법.
  16. 제15항에서,
    상기 제1 금속 패턴은,
    상기 제1 금속을 포함하는 제1-1 서브 금속 패턴, 그리고
    상기 제2 금속을 포함하는 제1-2 서브 금속 패턴을 포함하고,
    상기 제1-2 서브 금속 패턴의 두께는 상기 제2층의 두께보다 작은 표시 장치의 제조 방법.
  17. 제16항에서,
    상기 제1-2 서브 금속 패턴의 두께는 1000 옹스트롬 이하인 표시 장치의 제조 방법.
  18. 제14항에서,
    상기 비표시 영역과 중첩하는 상기 제1-2층을 제거하는 단계를 더 포함하는 표시 장치의 제조 방법.
  19. 제18항에서,
    상기 연결 전극과 전기적으로 연결되는 제1 전극을 형성하는 단계를 더 포함하는 표시 장치의 제조 방법.
  20. 제19항에서,
    상기 제1-2층을 제거하는 식각액과, 상기 제1 전극을 형성하는 식각액은 상이한 표시 장치의 제조 방법.
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