KR20220152755A - 원자층 식각 방법 및 이를 이용한 반도체 장치 제조 방법 - Google Patents

원자층 식각 방법 및 이를 이용한 반도체 장치 제조 방법 Download PDF

Info

Publication number
KR20220152755A
KR20220152755A KR1020210060066A KR20210060066A KR20220152755A KR 20220152755 A KR20220152755 A KR 20220152755A KR 1020210060066 A KR1020210060066 A KR 1020210060066A KR 20210060066 A KR20210060066 A KR 20210060066A KR 20220152755 A KR20220152755 A KR 20220152755A
Authority
KR
South Korea
Prior art keywords
etching
gas
metal layer
layer
active
Prior art date
Application number
KR1020210060066A
Other languages
English (en)
Inventor
고은혜
정희연
조준희
박규희
박중진
양병일
조윤정
최지유
Original Assignee
삼성전자주식회사
(주)디엔에프
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사, (주)디엔에프 filed Critical 삼성전자주식회사
Priority to KR1020210060066A priority Critical patent/KR20220152755A/ko
Priority to US17/535,933 priority patent/US11901191B2/en
Publication of KR20220152755A publication Critical patent/KR20220152755A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23F—NON-MECHANICAL REMOVAL OF METALLIC MATERIAL FROM SURFACE; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL; MULTI-STEP PROCESSES FOR SURFACE TREATMENT OF METALLIC MATERIAL INVOLVING AT LEAST ONE PROCESS PROVIDED FOR IN CLASS C23 AND AT LEAST ONE PROCESS COVERED BY SUBCLASS C21D OR C22F OR CLASS C25
    • C23F1/00—Etching metallic material by chemical means
    • C23F1/10—Etching compositions
    • C23F1/12—Gaseous compositions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Plasma & Fusion (AREA)
  • Inorganic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

본 발명은 원자층 식각 방법에 관한 것으로, 구체적으로, 금속 박막을 포함하는 반도체 기판에 대해 금속 박막을 원자층 단위로 정밀하게 식각할 수 있는 방법에 관한 것이다. 본 발명의 원자층 식각 방법은 기판 상에, 금속층을 형성하고, 금속층의 적어도 일부를 식각하는 것을 포함하고, 금속층의 적어도 일부를 식각하는 것은 적어도 하나 이상의 식각 사이클을 포함하고, 식각 사이클은 금속층 상에 활성 가스를 공급하고, 활성 가스를 공급한 후, 에칭 보조 가스를 공급하는 것을 포함하고, 에칭 보조 가스는 하기 일반식(1)로 표시되고,
Figure pat00010
(1)
상기 일반식 (1)에서, R1, R2, R3, R4 및 R5는 각각 독립적으로 수소 또는 C1-C4 알킬기를 포함한다.

Description

원자층 식각 방법 및 이를 이용한 반도체 장치 제조 방법{ATOMIC LAYER EHCHING METHOD AND SEMICONDUCTOR DEVICE MANUFACTURING METHOD USING THE SAME}
본 발명은 원자층 식각 방법 및 이를 이용한 반도체 장치 제조 방법에 관한 것으로, 구체적으로, 금속 박막을 포함하는 기판에서 금속 박막을 원자층 단위로 정밀하게 식각할 수 있는 방법에 관한 것이다.
반도체 소자의 집적도가 높아지면서 반도체 장치를 제조할 때 매우 정밀한 식각 공정이 요구된다. 이에 따라, 원자층 단위로 식각 가능한 원자층 식각(ALE; atomic layer etching) 방법을 통한 공정이 요구되고 있다.
한편, 코발트 박막을 제거하기 위한 습식 식각(wet etching) 방법들은 다수 제안되고 있지만, 이를 정밀하게 제어하기에는 어려움이 따른다. 또한, 코발트 박막을 제거하기 위한 건식 식각(dry etching) 방법에 대한 연구는 활발히 이루어지지 않고 있다. 따라서, 식각률(etch rate)을 정확하게 조절할 수 있는 인-시튜(in-situ) 방법들에 대한 연구는 여전히 요구되고 있다.
본 발명이 해결하려는 기술적 과제는, 금속 박막을 원자층 단위로 정밀하게 식각할 수 있는 원자층 식각 방법을 제공하는 것이다.
본 발명이 해결하려는 다른 기술적 과제는, 금속 박막을 원자층 단위로 정밀하게 식각할 수 있는 원자층 식각 방법을 이용한 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 면(aspect)에 따른 원자층 식각 방법은, 기판 상에, 금속층을 형성하고, 금속층의 적어도 일부를 식각하는 것을 포함하고, 금속층의 적어도 일부를 식각하는 것은 적어도 하나 이상의 식각 사이클을 포함하고, 식각 사이클은 금속층 상에 활성 가스를 공급하고, 활성 가스를 공급한 후, 에칭 보조 가스를 공급하는 것을 포함하고, 에칭 보조 가스는 하기 일반식(1)로 표시되고,
Figure pat00001
(1)
상기 일반식 (1)에서, R1, R2, R3, R4 및 R5는 각각 독립적으로 수소 또는 C1-C4 알킬기를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 면(aspect)에 따른 원자층 식각 방법은, 기판 상에, 금속층을 형성하고, 금속층의 적어도 일부를 식각하는 것을 포함하고, 금속층의 적어도 일부를 식각하는 것은 적어도 하나 이상의 식각 사이클을 포함하고, 식각 사이클은 금속층 상에 할로겐 가스를 포함하는 활성 가스를 공급하고, 활성 가스를 공급한 후, 아민 계열의 에칭 보조 가스를 공급하는 것을 포함하고, 에칭 보조 가스를 공급하는 것은, 50 내지 70 Torr·sec의 주입량으로 공급한다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 면(aspect)에 따른 반도체 장치 제조 방법은, 기판 상에, 활성 패턴을 형성하고, 활성 패턴 상에 소오스/드레인 패턴을 형성하고, 소오스/드레인 패턴 상에 층간 절연막을 형성하고, 층간 절연막 내에, 소오스/드레인 패턴과 연결된 프리 액티브 컨택을 형성하고, 프리 액티브 컨택의 일부를 식각하는 것을 포함하고, 프리 액티브 컨택의 일부를 식각하는 것은, 적어도 하나 이상의 식각 사이클을 포함하고, 식각 사이클은 프리 액티브 컨택 상에 활성 가스를 공급하고, 활성 가스를 공급한 후, 에칭 보조 가스를 공급하는 것을 포함하고, 에칭 보조 가스는 하기 일반식(1)로 표시되고,
Figure pat00002
(1)
상기 일반식 (1)에서, R1, R2, R3, R4 및 R5는 각각 독립적으로 수소 또는 C1-C4 알킬기를 포함한다.
기타 실시예들의 구체적인 사항들은 발명의 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 원자층 식각 방법을 설명하기 위한 예시적인 흐름도이다.
도 2는 도 1의 S1 단계를 설명하기 위한 예시적인 단면도이다.
도 3은 도 1의 S2 단계를 설명하기 위한 예시적인 흐름도이다.
도 4는 도 3의 S201 단계를 설명하기 위한 예시적인 단면도이다.
도 5는 도 3의 S202 단계를 설명하기 위한 예시적인 단면도이다.
도 6 및 도 7은 몇몇 실시예에 따른 원자층 식각 방법을 설명하기 위한 예시적인 단면도이다.
도 8은 본 발명에 따른 실시예 1과 비교예 1의 기판 온도 175°C에서 에칭 보조 가스의 주입량에 따른 1 식각 사이클 당 식각률을 도시한 그래프이다.
도 9는 본 발명에 따른 실시예 1과 비교예 1의 기판 온도 200°C에서 에칭 보조 가스의 주입량에 따른 1 식각 사이클 당 식각률을 도시한 그래프이다.
도 10은 몇몇 실시예에 따른 원자층 식각 방법을 설명하기 위한 예시적인 흐름도이다.
도 11은 도 10의 S211 단계를 설명하기 위한 예시적인 단면도이다.
도 12는 몇몇 실시예에 따른 원자층 식각 방법을 설명하기 위한 예시적은 흐름도이다.
도 13은 본 발명에 따른 실시예 1과 비교예 1의 기판 온도 175°C에서 에칭 보조 가스의 퍼지 시간에 따른 1 식각 사이클 당 식각률을 도시한 그래프이다.
도 14 내지 도 32는 몇몇 실시예에 따른 원자층 식각 방법을 이용한 반도체 장치 제조 방법을 설명하기 위한 중간 도면들이다.
반도체 소자의 집적도가 높아지면서 정교한 식각 공정이 매우 중요한 공정으로 대두되고 있다. 또한, 반도체 소자의 특성 및 성능을 향상시키기 위하여 알루미늄, 코발트, 및 텅스텐 등을 비롯한 다양한 전이금속을 포함하는 금속 박막 재료들이 제안되고 있다.
향상된 신뢰도를 만족하는 반도체 소자를 제공하기 위해서는, 다음과 같은 사항이 식각 공정의 필요성으로 요구된다. 첫째, 금속 박막의 식각에 따른 정밀한 치수 정밀도가 요구된다. 둘째, 반도체 소자의 특성을 손상시키는 결손, 및 불필요한 반응 부산물로부터 유도되는 재흡착 등이 방지되어야 한다.
본 발명의 몇몇 실시예에 따른 원자층 식각 방법은 압력에 별다른 영향을 받지 않는다. 또한, 몇몇 실시예에 따른 원자층 식각 방법을 이용하면, 현저하게 향상된 휘발성을 갖는 금속-리간드 착물을 형성할 수 있다. 따라서, 저온의 공정 조건에서도 금속 박막에 대한 정교한 식각이 가능하다.
이하에서, 도 1 내지 도 13을 참조하여, 몇몇 실시예에 따른 원자층 식각 방법에 대해 구체적으로 설명한다.
도 1은 몇몇 실시예에 따른 원자층 식각 방법을 설명하기 위한 흐름도이다. 도 2는 도 1의 S1 단계를 설명하기 위한 예시적인 단면도이다.
도 1 및 도 2를 참고하면, 본 발명의 몇몇 실시예에 따른 원자층 식각 방법은 기판 상에 금속층을 형성하고(S1), 금속층의 적어도 일부를 식각하는 것(S2)을 포함할 수 있다.
기판 상에 금속층을 형성하는 것(S1)은 제1 기판(10)을 제공하는 것을 포함할 수 있다. 제1 기판(10)의 온도는 150°C 이상 250°C 이하일 수 있다. 일 예로, 제1 기판(10)의 온도는 175°C일 수 있다. 다른 예로, 제1 기판(10)의 온도는 200°C일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 기판(10)은 실리콘 기판 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 제1 기판(10)은 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 이와 다르게, 제1 기판(10)은 유기 절연물 또는 무기 절연물을 포함할 수도 있다. 제1 기판(10)은 예를 들어, 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 블랙 다이아몬드, FSG(fluoro silicate galss), 실리콘 산탄화물(SiOC), 폴리이미드(polyimide), HSQ(hydrogen silsesquioxane), PAE(poly arylene ether), BCB(benzocyclo butene), FPI(fluorinated polyimide), 비정질불화탄소(
Figure pat00003
-C:F, amorphous fluorocarbon), 파릴렌(parylene) 및 나노다공질실리카 중 적어도 하나를 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 기판(10) 상에 금속층(20)이 형성될 수 있다(S1). 제1 기판(10) 상에 금속층(20)이 곧바로 형성되는 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이다. 제1 기판(10)과 금속층(20) 사이에 절연 물질이 형성될 수도 있고, 복수의 다른 금속층이 형성될 수도 있음은 물론이다. 금속층(20)은 예를 들어, 이리듐(Ir), 루테늄(Ru), 로듐(Rh), 몰리브덴(Mo), 구리(Cu), 안티모니(Sb), 알루미늄(Al), 타이타늄(Ti), 니켈(Ni), 탄탈륨(Ta), 지르코늄(Zr), 하프늄(Hf), 텅스텐(W) 및 코발트(Co) 중 적어도 하나를 포함할 수 있지만, 이에 한정되는 것은 아니다.
제1 기판(10) 상에 절연층(30)이 형성될 수 있다. 절연층(30)은 금속층(20) 주변에 형성될 수 있다. 제1 기판(10) 상에 곧바로 절연층(30)이 형성되는 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이다. 제1 기판(10)과 절연층(30) 사이에, 복수의 배선들 또는 복수의 절연층들이 형성될 수 있음은 물론이다. 절연층(30)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산탄화물(SiOC), 및 실리콘 산화물(SiO) 중 적어도 하나를 포함할 수 있지만, 이에 한정되는 것은 아니다.
금속층(20)의 상면(20_US)과 절연층(30)의 상면(30_US)은 동일 평면에 위치할 수 있다. 다만, 이는 설명의 편의를 위한 것일 뿐이고, 금속층(20)의 상면(20_US)과 절연층(30)의 상면(30_US)이 다른 평면에 위치할 수 있음은 물론이다.
이어서, 금속층(20)의 적어도 일부를 식각할 수 있다(S2). 금속층(20)의 적어도 일부를 식각하는 것에 대하여는 도 3 내지 도 13을 이용하여 보다 자세히 후술한다.
도 3은 도 1의 S2 단계를 설명하기 위한 예시적인 흐름도이다. 도 4는 도 3의 S201 단계를 설명하기 위한 예시적인 단면도이다. 도 5는 도 3의 S202 단계를 설명하기 위한 예시적인 단면도이다. 도 3 내지 도 5를 참고하여 도 1의 S2 단계에 대하여 자세히 설명한다.
도 1, 및 도 3 내지 도 5를 참고하면, 금속층의 적어도 일부를 식각하는 것(S2)은 금속층 상에 활성 가스(active gas)를 공급하고(S201), 금속층 상에 에칭 보조 가스(etching support gas)를 공급하는 것(S202)을 포함할 수 있다.
금속층의 적어도 일부를 식각하는 것(S2)은 적어도 하나 이상의 식각 사이클을 포함할 수 있다. 상기 식각 사이클은 예를 들어, 금속층 상에 활성 가스를 공급하고(S201), 금속층 상에 에칭 보조 가스를 공급하는 것(S202)을 포함할 수 있다. 금속층(20)이 원하는 만큼 식각이 되었다면(S203) 금속층의 적어도 일부를 식각하는 것(S2)은 종료된다. 그러나, 금속층(20)이 원하는 만큼 식각이 되지 않았다면(S203) 상기 식각 사이클이 반복될 수 있다. 즉, 금속층의 적어도 일부를 식각하는 것(S2)은 금속층 상에 활성 가스를 공급하고(S201), 금속층 상에 에칭 보조 가스를 공급하는 것(S202)이 반복 수행될 수 있다.
금속층 상에 활성 가스를 공급하는 것(S201)은 금속층(20) 상에 활성 가스 플라즈마(plasma)를 공급하는 것을 포함할 수 있다.
도 4에서, 금속층(20) 상에 활성 가스(active gas)가 공급될 수 있다(S201). 활성 가스는 할로겐(halogen) 가스를 포함할 수 있다. 활성 가스는 예를 들어, 불소(F2), 염소(Cl2), 브롬(Br2), 요오드(I2), C1-7알킬할라이드 및 트리C1-7알킬실릴할라이드 중 적어도 하나를 포함할 수 있다. 다만 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
금속층(20) 상에 활성 가스 플라즈마(plasma)가 공급되면, 금속층(20)의 표면이 활성화된다. 금속층(20)의 표면에 위치한 금속은 활성 가스와 결합될 수 있다. 예를 들어, 금속층(20)이 코발트(Co)를 포함하고, 활성 가스가 염소(Cl2)를 포함한다면, 금속층(20) 표면에 배치된 코발트(Co)는 염화 코발트(CoCl2)로 치환될 수 있다. 예를 들어, 코발트(Co)는 염소(Cl)와 배위결합할 수 있다.
활성 가스는 금속층(20)과 반응할 수 있다. 활성 가스는 절연층(30)과는 반응하지 않을 수 있다. 따라서, 본 발명의 몇몇 실시예에 따른 원자층 식각 방법을 이용하면, 절연층(30)은 식각되지 않고, 금속층(20)만 선택적으로 식각될 수 있다.
몇몇 실시예에서, 활성 가스는 1 내지 50 sccm(standard cubic centimeter per minute) 유량으로 공급될 수 있다. 바람직하게, 활성 가스는 10 내지 50 sccm 유량으로 공급될 수 있다. 몇몇 실시예에서, 활성 가스는 20 내지 50 sccm 유량으로, 5 내지 60초동안 공급될 수 있다. 바람직하게, 활성 가스는 20 내지 50 sccm 유량으로, 10 내지 40초 동안 공급될 수 있다. 좀 더 바람직하게, 활성 가스는 20 내지 50 sccm 유량으로, 15 내지 30초 동안 공급될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
몇몇 실시예에서, 활성 가스는 운송 가스를 이용하여 공급될 수 있다. 운송 가스는 활성 가스 대비 5배수 이상의 유량비로 공급될 수 있다. 일 예로, 활성 가스 대 운송 가스의 유량비는 1:8 내지 1:30 일 수 있다. 바람직하게, 활성 가스 대 운송 가스의 유량비는 1:10 내지 1:25일 수 있다. 좀 더 바람직하게, 활성 가스 대 운송 가스의 유량비는 1:15 내지 1:20일 수 있다.
몇몇 실시예에서, 상술된 유량비를 만족하는 범위에서, 운송 가스는 100 내지 5000 sccm 유량으로 공급될 수 있다. 바람직하게, 운송 가스는 300 내지 4000 scmm 유량으로 공급될 수 있다. 좀 더 바람직하게, 운송 가스는 450 내지 3500 sccm 유량으로 공급될 수 있다.
몇몇 실시예에서, 활성 가스 플라즈마는 500W 이하의 파워로 여기될 수 있다. 바람직하게, 활성 가스는 10 내지 300W의 파워로 여기될 수 있다. 좀 더 바람직하게, 활성 가스는 30 내지 100W의 파워로 여기될 수 있다. 플라즈마는 RF(radio frequency) 또는 MW(microwave) 전력을 인가함으로써 발생될 수 있다.
운송 가스는 금속층(20) 또는 식각 부산물 등과 반응하지 않는 물질이면 제한 없이 사용될 수 있다. 운송 가스는 예를 들어, 아르곤(Ar), 질소(N2), 및 헬륨(He) 중 적어도 하나를 포함할 수 있지만, 이에 한정되는 것은 아니다.
도 5에서, 금속층(20) 상에 에칭 보조 가스(etching support gas)가 공급될 수 있다(S202). 에칭 보조 가스는 리간드일 수 있다. 에칭 보조 가스는 예를 들어, 아민 계열의 물질일 수 있다. 바람직하게는, 에칭 보조 가스는 트리아민(triamine) 계열의 물질일 수 있다.
에칭 보조 가스는 예를 들어, 하기 일반식(1)로 표시될 수 있다.
Figure pat00004
(1)
상기 일반식 (1)에서, R1, R2, R3, R4 및 R5는 각각 독립적으로 수소 또는 C1-C4 알킬기를 포함할 수 있다. 즉, R1, R2, R3, R4 및 R5는 각각 수소일 수 있고, 탄소수 1개 내지 4개의 알킬기일 수 있다. 다만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
좀 더 바람직하게, 에칭 보조 가스는 펜타메틸디에틸렌트리아민(PMDETA; pentamethyldiethylenetriamine)일 수 있다. 펜타메틸디에틸렌트리아민(PMDETA) 은
Figure pat00005
의 화학식을 가질 수 있다.
이하에서 에칭 보조 가스는 펜타메틸디에틸렌트리아민(PMDETA)인 것으로 설명한다.
금속층(20) 상에 에칭 보조 가스가 공급되면, 에칭 보조 가스는 금속층(20)의 표면에 배치된 금속과 배위결합할 수 있다. 에칭 보조 가스는 금속층(20)에 포함된 금속과 배위착물을 형성할 수 있다. 예를 들어, 금속층(20)이 코발트(Co)를 포함하고, 에칭 보조 가스가 펜타메틸디에틸렌트리아민(PMDETA)을 포함할 경우, 금속층(20) 표면의 코발트(Co)는 펜타메틸디에틸렌트리아민(PMDETA)과 배위결합할 수 있다. 배위결합된 화합물은 코발트-PMDETA 착물일 수 있다.
에칭 보조 가스를 리간드로 하여 형성된 코발트-리간드 착물, 예를 들어, 코발트-PMDETA 착물은 향상된 휘발성을 가질 수 있다. 즉, 코발트-PMDETA 착물은 보다 낮은 온도에서도 쉽게 유동되거나 퍼징(purging)될 수 있다.
따라서, 코발트-PMDETA 착물이 증발될 때, 과도한 에너지가 소모되지 않는다. 또한, 코발트-PMDETA 착물은 비교적 빠른 속도로 증발될 수 있다.
코발트-PMDETA 착물은 적은 에칭 보조 가스 소모량으로도 포화 식각률을 구현할 수 있다. 또한, 코발트-PMDETA 착물은 짧은 시간 내 포화 식각률을 구현할 수 있다. 따라서, 본 발명의 몇몇 실시예에 따른 원자층 식각 방법을 이용하면, 플라즈마에 의한 식각 손상을 최소화할 수 있다.
에칭 보조 가스는 금속층(20)과 반응할 수 있다. 에칭 보조 가스는 절연층(30)과는 반응하지 않을 수 있다. 따라서, 본 발명의 몇몇 실시예에 따른 원자층 식각 방법을 이용하면, 절연층(30)을 식각하지 않고, 금속층(20)만 선택적으로 식각할 수 있다.
몇몇 실시예에서, 에칭 보조 가스는 운송 가스를 이용하여 공급될 수 있다. 에칭 보조 가스를 유동시키기 위한 운송 가스는 1 내지 100 sccm 유량으로 공급될 수 있다. 바람직하게, 운송 가스는 5 내지 50 sccm 유량으로 공급될 수 있다. 좀 더 바람직하게, 운송 가스는 10 내지 30 sccm 유량으로 공급될 수 있다.
도 6 및 도 7은 몇몇 실시예에 따른 원자층 식각 방법을 설명하기 위한 예시적인 단면도이다. 참고적으로 도 6은 상기 식각 사이클(예를 들어, 도 1의 S2)이 1회 수행되었을 때, 식각된 금속층(20)을 나타내는 단면도일 수 있다. 도 7은 상기 식각 사이클이 2회 수행되었을 때 식각된 금속층(20)을 나타내는 단면도일 수 있다.
도 6을 참고하면, 상기 식각 사이클이 1회 수행되면, 금속층(20)은 제1 높이(H1) 만큼 식각될 수 있다.
금속층(20)이 식각되면, 금속층(20)의 상면(20_US)은 절연층(30)의 상면(30_US)보다 낮을 수 있다. 제1 기판(10)의 상면을 기준으로, 금속층(20)의 상면(20_US)의 높이는, 절연층(30)의 상면(30_US)의 높이보다 작다. 금속층(20)의 상면(20_US)에서 절연층(30)의 상면(30_US)까지의 높이는 제1 높이(H1)일 수 있다. 즉, 금속층(20)은 제1 높이(H1) 만큼 식각될 수 있다.
도 7을 참고하면, 상기 식각 사이클이 2회 수행되면, 금속층(20)이 제2 높이(H2) 만큼 식각될 수 있다.
금속층(20)의 상면(20_US)에서 절연층(30)의 상면(30_US)까지의 높이는 제2 높이(H2)일 수 있다. 제2 높이(H2)는 제1 높이(H1)의 두배일 수 있다. 즉, 상기 식각 사이클이 1회 수행되면, 금속층(20)의 높이가 제1 높이(H1) 만큼 낮아진다. 상기 식각 사이클이 2회 수행되면, 금속층(20)의 높이는 제2 높이(H2) 만큼 낮아진다. 제2 높이(H2)는 제1 높이(H1)의 두 배일 수 있다.
다르게 설명하면, 상기 식각 사이클이 1회 수행될 때마다 금속층(20)의 높이는 제1 높이(H1)씩 낮아질 수 있다. 상기 식각 사이클이 n회 수행된다면, 금속층(20)의 높이는 n
Figure pat00006
제1 높이(H1) 만큼 낮아질 수 있다. 이와 같이, 본 발명의 원자층 식각 방법을 이용하면, 원하는 정도의 높이로 금속층(20)을 식각할 수 있다.
도 8은 본 발명에 따른 실시예 1과 비교예 1의 기판 온도 175°C에서 에칭 보조 가스의 주입량에 따른 1 식각 사이클 당 식각률을 도시한 그래프이다. 상기 실시예 1에서의 에칭 보조 가스는 펜타메틸디에틸렌트리아민(PMDETA)이다. 상기 비교예 1에서의 에칭 보조 가스는 테트라메틸에틸렌디아민(TMEDA)이다.
실시예 1과 비교예 1은 다음과 같다.
(실시예 1)
코발트 박막이 원자층 식각(atomic layer etching; ALE) 방법을 이용하여 식각되었다. 코발트 박막이 기판 상에 형성되었다. 상기 기판의 온도가 175°C 또는 200°C로 유지되었다. 수소 기체가 코발트 박막 표면을 환원하는 전처리 공정에 사용되었다. 염소 기체가 염화 코발트 형성을 위한 반응물로 사용되었다.
식각을 위한 에칭 보조 가스로 펜타메틸디에틸렌트리아민(PMDETA)이 사용되었다. 펜타메틸디에틸렌트리아민(PMDETA)이 스테인레스 스틸 버블러 용기에 충진되고, 76°C로 유지되어 사용되었다. 이 온도에서 펜타메틸디에틸렌트리아민(PMDETA)의 증기압은 10torr 이다.
식각 공정의 전처리 공정으로, 수소 기체가 플라즈마 처리되어 코발트 박막으로 주입되었다. 그리고, 20초간 챔버로부터 잔류된 수소 기체가 제거되었다.
원자층 식각 방법의 1 식각 사이클은 하기 4개의 단계를 포함한다. 첫째, 염소 기체가 플라즈마 처리되어 24초간 코발트 박막으로 주입된다. 염소 기체는 코발트 박막과 반응하여 염화 코발트 박막을 형성한다. 둘째, 20초간 염소 기체가 제거된다. 셋째, 펜타메틸디에틸렌트리아민(PMDETA)이 충진된 스테인레스 스틸 버블러 용기 내에서, 증기화 된 에칭 보조 가스는 염화 코발트 박막으로 이송된다. 상기 에칭 보조 가스는 염화 코발트와 착물을 형성한다. 넷째, 코발트-PMDETA 착물, 반응 부산물, 및 잔류된 가스가 제거된다.
상기 공정을 1 식각 사이클로 하여, 5 식각 사이클이 반복 수행되었다. 패턴이 없는 코발트 금속 박막이 원자층 식각 방법을 이용하여 식각되었다. 이후, 상술된 방법을 통해 코발트 박막의 두께를 확인하였다. 또한, 절연막과 코발트막으로 미세 패턴된 구조에서도 원자층 식각 방법이 진행되었다. 상술된 방법을 통해 코발트 박막의 식각량을 확인하였다.
(비교예 1)
코발트 박막이 원자층 식각(atomic layer etching; ALE) 방법을 이용하여 식각되었다. 코발트 박막이 기판 상에 형성되었다. 상기 기판의 온도를 175°C 또는 200°C로 유지하였다. 수소 기체가 코발트 박막 표면을 환원하는 전처리 공정에 사용되었다. 염소 기체가 염화 코발트 형성을 위한 반응물로 사용되었다.
식각을 위한 에칭 보조 가스로 테트라메틸에틸렌디아민(TMEDA)이 사용되었다. 테트라메틸에틸렌디아민(TMEDA)은 스테인레스 스틸 버블러 용기에 충진되고, 76°C로 유지되어 사용되었다. 이 온도에서 테트라메틸에틸렌디아민(TMEDA)의 증기압은 10torr 이다.
식각 공정의 전처리 공정으로, 수소 기체가 플라즈마 처리되어 코발트 박막으로 주입되었다. 그리고, 20초간 챔버로부터 잔류된 수소 기체가 제거되었다.
원자층 식각 방법의 1 식각 사이클은 하기 4개의 단계를 포함한다. 첫째, 염소 기체가 플라즈마 처리되어 24초간 코발트 박막으로 주입된다. 염소 기체는 코발트 박막과 반응하여 염화 코발트 박막을 형성한다. 둘째, 20초간 염소 기체가 제거된다. 셋째, 테트라메틸에틸렌디아민(TMEDA)이 충진된 스테인레스 스틸 버블러 용기 내에서, 증기화 된 에칭 보조 가스는 염화 코발트 박막으로 이송된다. 상기 에칭 보조 가스는 염화 코발트와 착물을 형성한다. 넷째, 코발트-TMEDA 착물, 반응 부산물, 및 잔류된 가스가 제거된다.
상기 공정을 1 식각 사이클로 하여, 5 식각 사이클이 반복 수행되었다. 패턴이 없는 코발트 금속 박막이 원자층 식각 방법을 이용하여 식각되었다. 이후, 상술된 방법을 통해 코발트 박막의 두께를 확인하였다. 또한, 절연막과 코발트막으로 미세 패턴된 구조에서도 원자층 식각 방법이 진행되었다. 상술된 방법을 통해 코발트 박막의 식각량을 확인하였다.
도 8을 참고하면, 실시예 1에서, 펜타메틸디에틸렌트리아민(PMDETA)의 주입량은 50 내지 300 Torr·sec의 범위로 조절될 수 있다.
펜타메틸디에틸렌트리아민(PMDETA)의 주입량이 50 내지 300 Torr·sec 범위일 때 금속층의 식각률은 20일 수 있다.
바람직하게는, 펜타메틸디에틸렌트리아민(PMDETA)의 주입량은 50 내지 200 Torr·sec 일 수 있다. 좀 더 바람직하게는, 펜타메틸디에틸렌트리아민(PMDETA)의 주입량은 50 내지 70 Torr·sec 일 수 있다.
펜타메틸디에틸렌트리아민(PMDETA)의 주입량이 50 내지 70 Torr·sec의 범위일 때, 1회 식각 사이클에 따른 최대 식각률이 구현될 수 있다. 기판의 온도가 175°C일 때 최대 식각률은 20일 수 있다. 기판의 온도가 일정할 경우, 펜타메틸디에틸렌트리아민(PMDETA)의 주입량이 증가된다고 하더라도 식각률이 증가되지 않는다. 즉, 펜타메틸디에틸렌트리아민(PMDETA)의 주입량이 증가되더라도, 식각률은 20을 넘을 수 없다.
비교예 1에서, 테트라메틸에틸렌디아민(TMEDA)의 주입량은 50 내지 300 Torr·sec의 범위로 조절될 수 있다.
테트라메틸에틸렌디아민(TMEDA)의 주입량이 200 내지 300 Torr·sec의 범위일 때 식각률은 20일 수 있다. 테트라메틸에틸렌디아민(TMEDA)의 주입량이 50 내지 70 Torr·sec의 범위일 때, 식각률은 약 18 내지 18.5일 수 있다.
펜타메틸디에틸렌트리아민(PMDETA)의 주입량이 50 Torr·sec 일 때 식각률은 20일 수 있다. 반면, 테트라메틸에틸렌디아민(TMEDA)의 주입량이 50 Torr·sec 일 때 식각률은 18일 수 있다.
펜타메틸디에틸렌트리아민(PMDETA)의 주입량이 70 Torr·sec 일 때 식각률은 20일 수 있다. 반면, 테트라메틸에틸렌디아민(TMEDA)의 주입량이 70 Torr·sec 일 때 식각률은 18.5일 수 있다.
즉, 펜타메틸디에틸렌트리아민(PMDETA)의 주입량이 50 내지 70 Torr·sec 일 때 테트라메틸에틸렌디아민(TMEDA)의 주입량이 50 내지 70 Torr·sec 인 경우와 비교하여 더 나은 식각률을 가질 수 있다.
즉, 기판의 온도가 175°C인 경우, 펜타메틸디에틸렌트리아민(PMDETA)의 주입량이 50 내지 70 Torr·sec 의 범위일 때, 비교예 1과 비교하여 최대 식각률이 구현될 수 있다.
도 9는 본 발명에 따른 실시예 1과 비교예 1의 기판 온도 200°C에서 에칭 보조 가스의 주입량에 따른 1 식각 사이클 당 식각률을 도시한 그래프이다. 상기 실시예 1에서의 에칭 보조 가스는 펜타메틸디에틸렌트리아민(PMDETA)이다. 상기 비교예 1에서의 에칭 보조 가스는 테트라메틸에틸렌디아민(TMEDA)이다.
도 9을 참고하면, 실시예 1에서, 펜타메틸디에틸렌트리아민(PMDETA)의 주입량은 50 내지 300 Torr·sec의 범위로 조절될 수 있다.
펜타메틸디에틸렌트리아민(PMDETA)의 주입량이 50 내지 300 Torr·sec 범위일 때 식각률은 27일 수 있다.
바람직하게는, 펜타메틸디에틸렌트리아민(PMDETA)의 주입량은 50 내지 200 Torr·sec 일 수 있다. 좀 더 바람직하게는, 펜타메틸디에틸렌트리아민(PMDETA)의 주입량은 50 내지 70 Torr·sec 일 수 있다.
몇몇 실시예에서, 펜타메틸디에틸렌트리아민(PMDETA)의 주입량이 50 내지 70 Torr·sec의 범위일 때, 1회 식각 사이클에 따른 최대 식각률이 구현될 수 있다. 기판의 온도가 200°C일 때 최대 식각률은 27일 수 있다. 기판의 온도가 일정할 경우, 펜타메틸디에틸렌트리아민(PMDETA)의 주입량이 증가된다고 하더라도 식각률이 27을 넘을 수 없다.
비교예 1에서, 테트라메틸에틸렌디아민(TMEDA)의 주입량은 50 내지 300 Torr·sec의 범위로 조절될 수 있다.
테트라메틸에틸렌디아민(TMEDA)의 주입량이 200 내지 300 Torr·sec의 범위일 때 식각률은 27일 수 있다. 테트라메틸에틸렌디아민(TMEDA)의 주입량이 50 내지 150 Torr·sec의 범위일 때, 식각률은 약 23 내지 26일 수 있다. 테트라메틸에틸렌디아민(TMEDA)의 주입량이 50 내지 70 Torr·sec의 범위일 때, 식각률은 약 23 내지 24일 수 있다.
펜타메틸디에틸렌트리아민(PMDETA)의 주입량이 50 Torr·sec 일 때 식각률은 27일 수 있다. 반면, 테트라메틸에틸렌디아민(TMEDA)의 주입량이 50 Torr·sec 일 때 식각률은 23일 수 있다.
펜타메틸디에틸렌트리아민(PMDETA)의 주입량이 150 Torr·sec 일 때 식각률은 27일 수 있다. 반면, 테트라메틸에틸렌디아민(TMEDA)의 주입량이 150 Torr·sec 일 때 식각률은 26일 수 있다.
즉, 펜타메틸디에틸렌트리아민(PMDETA)의 주입량이 50 내지 150 Torr·sec 일 때 테트라메틸에틸렌디아민(TMEDA)의 주입량이 50 내지 150 Torr·sec 인 경우와 비교하여 더 나은 식각률을 가질 수 있다.
펜타메틸디에틸렌트리아민(PMDETA)의 주입량이 50 Torr·sec 일 때 식각률은 27일 수 있다. 테트라메틸에틸렌디아민(TMEDA)의 주입량이 50 Torr·sec 일 때 식각률은 23일 수 있다.
펜타메틸디에틸렌트리아민(PMDETA)의 주입량이 70 Torr·sec 일 때 식각률은 27일 수 있다. 테트라메틸에틸렌디아민(TMEDA)의 주입량이 70 Torr·sec 일 때 식각률은 24일 수 있다.
즉, 펜타메틸디에틸렌트리아민(PMDETA)의 주입량이 50 내지 70 Torr·sec 일 때 테트라메틸에틸렌디아민(TMEDA)의 주입량이 50 내지 70 Torr·sec 인 경우와 비교하여 더 나은 식각률을 가질 수 있다.
즉, 기판의 온도가 200°C인 경우 펜타메틸디에틸렌트리아민(PMDETA)의 주입량이 50 내지 70 Torr·sec 의 범위일 때, 비교예 1과 비교하여 최대 식각률이 구현될 수 있다.
도 10은 몇몇 실시예에 따른 원자층 식각 방법을 설명하기 위한 예시적인 흐름도이다. 도 11은 도 10의 S211 단계를 설명하기 위한 예시적인 단면도이다. 참고적으로, 도 10은 도 1의 S2 단계를 설명하기 위한 흐름도일 수 있다. 설명의 편의상 도 3을 이용한 것과 다른 점을 중심으로 설명한다.
도 10 및 도 11을 참고하면, 금속층의 적어도 일부를 식각하는 것(S2)은 금속층 상에 환원 가스(reducing gas)를 공급하는 것(S211)을 더 포함할 수 있다.
금속층의 적어도 일부를 식각하는 것(S2)은 하나 이상의 식각 사이클을 포함할 수 있다. 상기 식각 사이클은 금속층 상에 환원 가스를 공급하고(S211), 금속층 상에 활성 가스를 공급하고(S212), 금속층 상에 에칭 보조 가스를 공급하는 것(S213)을 포함할 수 있다. 금속층(20)이 원하는 만큼 식각되었다면(S214) 금속층의 적어도 일부를 식각하는 것(S2)은 종료된다. 금속층(20)이 원하는 만큼 식각되지 않았다면(S214) 상기 식각 사이클이 반복 수행될 수 있다.
금속층 상에 환원 가스를 공급하는 것(S211)은 활성 가스를 공급하기 전에 금속층(20)의 표면을 환원하는 전처리 공정을 수행하는 것일 수 있다. 즉, 몇몇 실시예에 따른 원자층 식각 방법은 활성 가스를 금속층(20) 상에 공급하기 전에, 금속층(20)의 표면을 환원하는 전처리 공정을 수행하는 것을 더 포함할 수 있다. 전처리 공정을 수행하는 것은 금속층(20) 상에 환원 가스를 공급하는 것을 포함할 수 있다.
환원 가스는 수소 원자를 포함하는 가스일 수 있다. 환원 가스는 예를 들어, 수소(H2), 암모니아(NH3), 실란(SiH4), 보란(BH3), 디보란(B2H6), 포스핀(PH3) 및 하이드라진(N2H4) 중 적어도 하나를 포함할 수 있다.
예를 들어, 금속층(20)이 코발트(Co)를 포함하는 경우, 금속층(20)의 표면은 코발트 산화물(CoO)을 포함할 수 있다. 환원 가스를 금속층(20)에 공급하여, 금속층(20)의 표면의 코발트 산화물(CoO)을 코발트(Co)로 환원시킬 수 있다.
환원 가스는 100 내지 5000 sccm 유량으로 공급될 수 있다. 바람직하게, 환원 가스는 300 내지 4000 sccm 유량으로 공급될 수 있다. 좀 더 바람직하게, 환원 가스는 500 내지 3000 sccm 유량으로 공급될 수 있다.
도 12는 몇몇 실시예에 따른 원자층 식각 방법을 설명하기 위한 예시적은 흐름도이다. 참고적으로, 도 12는 도 1의 S2 단계를 설명하기 위한 흐름도일 수 있다. 설명의 편의상 도 3 및 도 11을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 12를 참고하면, 금속층의 적어도 일부를 식각하는 것(S2)은 제1 퍼지 단계(S222)와, 제2 퍼지 단계(S224)와, 제3 퍼지 단계(S226)를 더 포함할 수 있다.
금속층의 적어도 일부를 식각하는 것(S2)은 하나 이상의 식각 사이클을 포함할 수 있다. 상기 식각 사이클은, 금속층 상에 환원 가스를 공급하고(S221), 제1 퍼지 단계를 수행하고(S222), 금속층 상에 활성 가스를 공급하고(S223), 제2 퍼지 단계를 수행하고(S224), 금속층 상에 에칭 보조 가스를 공급하고(S225), 제3 퍼지 단계를 수행하는 것(S226)을 포함할 수 있다. 금속층이 원하는 만큼 식각되었다면(S227) 금속층의 적어도 일부를 식각하는 것(S2)은 종료된다. 금속층이 원하는 만큼 식각되지 않았다면(S227) 상기 식각 사이클이 반복 수행될 수 있다.
제1 퍼지 단계(S222)는 예를 들어, 환원 가스를 금속층(20) 상에 공급한 후, 활성 가스를 금속층(20) 상에 공급하기 전에, 잔류된 환원 가스를 제거하는 것일 수 있다. 제2 퍼지 단계(S224)는 예를 들어, 활성 가스를 금속층(20) 상에 공급한 후, 에칭 보조 가스를 금속층(20) 상에 공급하기 전에, 잔류된 활성 가스를 제거하는 것일 수 있다. 제3 퍼지 단계(S226)는 예를 들어, 금속층(20) 상에, 에칭 보조 가스를 공급한 후, 에칭 보조 가스가 금속층(20)과 금속-리간드 반응을 하고, 잔류된 에칭 보조 가스를 제거하는 것일 수 있다.
제1 내지 제3 퍼지 단계(S222, S224, S226)에서의 퍼지 가스는 상술된 운송 가스와 동일할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 퍼지 가스는 서로 상이한 불활성 가스의 혼합일 수도 있다.
도 13은 본 발명에 따른 실시예 1과 비교예 1의 기판 온도 175°C에서 에칭 보조 가스의 퍼지 시간에 따른 1 식각 사이클 당 식각률을 도시한 그래프이다.
즉, 도 13은 제3 퍼지 단계(예를 들어, 도 12의 S226)에서의 에칭 보조 가스의 퍼지 시간에 따른 1 식각 사이클 당 식각률을 도시한 그래프이다. 상기 실시예 1에서의 에칭 보조 가스는 펜타메틸디에틸렌트리아민(PMDETA)이다. 상기 비교예 1에서의 에칭 보조 가스는 테트라메틸에틸렌디아민(TMEDA)이다.
도 13을 참고하면, 실시예 1에서, 제3 퍼지 단계에서의 펜타메틸디에틸렌트리아민(PMDETA)의 퍼지 시간은 10초 내지 60초의 범위로 조절될 수 있다.
펜타메틸디에틸렌트리아민(PMDETA)의 퍼지 시간이 10초 내지 60초 범위일 때 식각률은 20일 수 있다.
바람직하게는, 펜타메틸디에틸렌트리아민(PMDETA)의 퍼지 시간은 10초 내지 15초 일 수 있다.
몇몇 실시예에서, 펜타메틸디에틸렌트리아민(PMDETA)의 퍼지 시간이 10초 내지 15초의 범위일 때, 1회 식각 사이클에 따른 최대 식각률이 구현될 수 있다.
비교예 1에서, 테트라메틸에틸렌디아민(TMEDA)의 퍼지 시간은 10초 내지 60초의 범위로 조절될 수 있다. 테트라메틸에틸렌디아민(TMEDA)의 퍼지 시간이 10초 내지 15초이면, 식각률이 18 내지 19일 수 있다.
즉, 펜타메틸디에틸렌트리아민(PMDETA)의 퍼지 시간이 10초 내지 15초의 범위일 때, 테트라메틸에틸렌디아민(TMEDA)의 퍼지 시간이 10초 내지 15초인 경우와 비교하여 더 나은 식각률을 가질 수 있다.
도 14 내지 도 32는 본 발명의 몇몇 실시예에 따른 원자층 식각 방법을 이용한 반도체 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 14 내지 도 32를 이용하여 몇몇 실시예에 따른 원자층 식각 방법을 이용한 반도체 장치 제조 방법을 설명한다.
도 14는 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 레이아웃도이다. 참고적으로 도 15, 17, 19, 21, 23, 25, 27, 29, 및 31은 도 14의 A-A'를 따라 절단한 단면도일 수 있다. 도 16, 18, 20, 22, 24, 26, 28, 30, 및 32는 도 14의 B-B'를 따라 절단한 단면도일 수 있다.
도 14 내지 도 16을 참고하면, 제2 기판(100)이 제공될 수 있다. 제2 기판(100)은 활성 영역(RX)과, 필드 영역(FX)을 포함할 수 있다. 필드 영역(FX)은 활성 영역(RX)과 바로 인접하여 형성될 수 있다. 필드 영역(FX)은 활성 영역(RX)의 경계를 이룰 수 있다.
활성 영역(RX)은 필드 영역(FX)에 의해 분리될 수 있다. 다르게 설명하면 서로 이격되어 있는 활성 영역(RX)의 주변에 소자 분리막이 형성될 수 있다. 이 때, 소자 분리막 중 활성 영역(RX) 사이에 있는 부분이 필드 영역(FX)일 수 있다. 예를 들어, 트랜지스터의 채널 영역이 형성되는 부분이 활성 영역일 수 있고, 활성 영역에 형성된 트랜지스터의 채널 영역을 구분하는 부분이 필드 영역일 수 있다. 또는, 활성 영역은 트랜지스터의 채널 영역으로 사용되는 핀형 패턴 또는 나노 시트가 형성되는 부분이고, 필드 영역은 채널 영역으로 사용되는 핀형 패턴 또는 나노 시트가 형성되지 않는 영역일 수 있다.
도 16에서 도시되는 것과 같이, 필드 영역(FX)은 깊은 트렌치(DT)에 의해 정의될 수 있지만, 이에 제한되는 것은 아니다. 덧붙여, 본 발명이 속하는 기술 분야의 통상의 기술자는 어느 부분이 필드 영역이고, 어느 부분이 활성 영역인지 구분할 수 있음은 자명하다.
제2 기판(100)은 제1 기판(예를 들어, 도 2의 10)과 동일할 수 있다. 제2 기판(100)은 예를 들어, 실리콘 기판 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 제2 기판(100)은 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제2 기판(100)의 활성 영역(RX) 상에 적어도 하나 이상의 활성 패턴(AP)이 형성될 수 있다. 활성 패턴(AP)은 제2 기판(100) 상에 제1 방향(D1)을 따라서 길게 연장될 수 있다. 예를 들어, 활성 패턴(AP)은 제1 방향(D1)으로 연장되는 장변과, 제2 방향(D2)으로 연장되는 단변을 포함할 수 있다. 여기에서, 제1 방향(D1)은 제2 방향(D2) 및 제3 방향(D3)과 교차될 수 있다. 또한, 제2 방향(D2)은 제3 방향(D3)과 교차될 수 있다.
활성 패턴(AP)은 다채널 활성 패턴일 수 있다. 일 예로, 활성 패턴(AP)은 핀형 패턴일 수 있다. 다른 예로, 활성 패턴(AP)은 시트 패턴을 포함할 수 있다. 활성 패턴(AP)은 트랜지스터의 채널 패턴으로 사용될 수 있다. 활성 패턴(AP)은 3개인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 활성 패턴(AP)은 각각 하나 이상일 수 있다.
활성 패턴(AP)은 제2 기판(100)의 일부일 수도 있고, 제2 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 활성 패턴(AP)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 활성 패턴(AP)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
제2 기판(100) 상에 필드 절연막(105)이 형성될 수 있다. 필드 절연막(105)은 활성 영역(RX)과 필드 영역(FX)에 걸쳐서 형성될 수 있다. 필드 절연막(105)은 깊은 트렌치(DT)를 채울 수 있다. 필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막을 포함할 수 있다.
제2 기판(100) 상에 적어도 하나 이상의 게이트 구조체(GS)가 형성될 수 있다. 게이트 구조체(GS)는 제2 방향(D2)으로 연장되어 형성될 수 있다. 게이트 구조체(GS) 각각은 제1 방향(D1)으로 서로 이격될 수 있다.
게이트 구조체(GS)는 예를 들어, 게이트 전극(120), 게이트 절연막(130), 게이트 스페이서(140), 및 게이트 캡핑 패턴(150)을 포함할 수 있다.
게이트 전극(120)은 활성 패턴(AP) 상에 형성될 수 있다. 게이트 전극(120)은 활성 패턴(AP)과 교차할 수 있다.
게이트 전극(120)은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
게이트 스페이서(140)는 게이트 전극(120)의 측벽 상에 배치될 수 있다. 게이트 스페이서(140)는 제2 방향(D2)으로 연장될 수 있다. 게이트 스페이서(140)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
게이트 절연막(130)은 게이트 전극(120)의 측벽 및 바닥면을 따라 연장될 수 있다. 게이트 절연막(130)은 활성 패턴(AP) 및 필드 절연막(105) 상에 형성될 수 있다. 게이트 절연막(130)은 게이트 전극(120)과, 게이트 스페이서(140) 사이에 형성될 수 있다.
게이트 절연막(130)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질을 포함할 수 있다. 고유전율 물질은 예를 들어, 보론 질화물(boron nitride), 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
몇몇 실시예들에 따른 반도체 장치는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 예를 들어, 게이트 절연막(130)은 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다.
강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다.
음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 60 mV/decade 미만의 문턱전압이하 스윙(subthreshold swing(SS))을 가질 수 있다.
강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일 실시예에서, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 실시예에서, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다.
강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하냐에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다.
강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다.
도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 3 내지 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다.
도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 2 내지 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 내지 80 at%의 지르코늄을 포함할 수 있다.
상유전체 물질막은 상유전체 특성을 가질 수 있다. 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
강유전체 물질막 및 상유전체 물질막은 동일한 물질을 포함할 수 있다. 강유전체 물질막은 강유전체 특성을 갖지만, 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 강유전체 물질막 및 상유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다.
강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 강유전체 물질막의 두께는 예를 들어, 0.5 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다.
일 실시예에서, 게이트 절연막(130)은 하나의 강유전체 물질막을 포함할 수 있다. 다른 실시예에서, 게이트 절연막(130)은 서로 간에 이격된 복수의 강유전체 물질막을 포함할 수 있다. 게이트 절연막(130)은 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다.
게이트 캡핑 패턴(150)은 게이트 전극의 상면 및 게이트 스페이서(140)의 상면 상에 배치될 수 있다. 게이트 캡핑 패턴(150)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
활성 패턴(AP) 상에 소오스/드레인 패턴(170)이 형성될 수 있다. 소오스/드레인 패턴(170)은 제2 기판(100) 상에 위치할 수 있다. 소오스/드레인 패턴(170)은 게이트 구조체(GS)의 측면에 배치될 수 있다. 소오스/드레인 패턴(170)은 인접하는 게이트 구조체(GS) 사이에 배치될 수 있다.
소오스/드레인 패턴(170)은 에피택셜 패턴을 포함할 수 있다. 즉, 소오스/드레인 패턴(170)은 활성 패턴(AP)을 채널 영역으로 사용하는 트랜지스터의 소오스/드레인 영역에 포함될 수 있다.
게이트 구조체(GS)의 측벽과, 소오스/드레인 패턴(170)의 상면, 및 측벽과, 필드 절연막(105)의 상면을 덮는 보호막(176)이 형성될 수 있다. 보호막(176)은 예를 들어, 후술될 제1 층간 절연막(190)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 보호막(176)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
보호막(176) 상에 제1 층간 절연막(190)이 형성될 수 있다. 제1 층간 절연막(190)은 소오스/드레인 패턴(170) 상에 형성될 수 있다. 제1 층간 절연막(190)은 게이트 구조체(GS) 사이에 형성될 수 있다. 제1 층간 절연막(190)은 예를 들어 실리콘 산화물을 포함할 수 있으나, 이에 한정되는 것은 아니다.
도 17 및 도 18을 참고하면, 제1 층간 절연막(190)의 일부를 제거하여 제1 트렌치(TR1)가 형성될 수 있다.
제1 트렌치(TR1)는 보호막(176)을 관통하여 소오스/드레인 패턴(170)을 노출시킬 수 있다. 제1 트렌치(TR1)를 형성하는 과정에서, 게이트 구조체(GS)의 측벽 상의 보호막(176)은 식각되지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제1 트렌치(TR1)를 형성하는 과정에서, 게이트 구조체(GS)의 측벽 상의 보호막(176)도 제거될 수 있다.
도 19 및 도 20을 참고하면, 제1 트렌치(TR1)를 채우는 프리 제1 액티브 컨택(180p)이 형성될 수 있다.
프리 제1 액티브 컨택(180p)의 상면(180p_US)은 제1 층간 절연막(190)의 상면(190_US) 및 게이트 캡핑 패턴(150)의 상면(150_US)과 동일 평면에 위치할 수 있다. 프리 제1 액티브 컨택(180p)은 소오스/드레인 패턴(170)과 연결될 수 있다.
프리 제1 액티브 컨택(180p)은 다중막으로 형성될 수 있다. 프리 제1 액티브 컨택(180p)은 예를 들어, 프리 제1 액티브 컨택 배리어막(180ap)과, 프리 제1 액티브 컨택 필링막(180bp)을 포함할 수 있다. 프리 제1 액티브 컨택 필링막(180bp)은 프리 제1 액티브 컨택 배리어막(180ap) 상에 배치될 수 있다. 프리 제1 액티브 컨택 배리어막(180ap)은 프리 제1 액티브 컨택 필링막(180bp)의 측벽 및 바닥면을 따라 연장될 수 있다.
프리 제1 액티브 컨택 배리어막(180ap)은 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 티타늄 실리콘 질화물(TiSiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 보론(NiB), 텅스텐(W), 텅스텐 질화물(WN), 텅스텐 탄질화물(WCN), 지르코늄(Zr), 지르코늄 질화물(ZrN), 바나듐(V), 바나듐 질화물(VN), 니오븀(Nb), 니오븀 질화물(NbN), 백금(Pt), 이리듐(Ir), 로듐(Rh) 및 2차원 물질(Two-dimensional(2D) material) 중 적어도 하나를 포함할 수 있다.
프리 제1 액티브 컨택 필링막(160bp)은 예를 들어, 이리듐(Ir), 루테늄(Ru), 로듐(Rh), 몰리브덴(Mo), 구리(Cu), 안티모니(Sb), 알루미늄(Al), 타이타늄(Ti), 니켈(Ni), 탄탈륨(Ta), 지르코늄(Zr), 하프늄(Hf), 텅스텐(W) 및 코발트(Co) 중 적어도 하나를 포함할 수 있다.
프리 제1 액티브 컨택(180p)과 소오스/드레인 패턴(170)이 접촉하는 부분에 실리사이드막(175)이 형성될 수 있다. 실리사이드막(175)은 예를 들어, 금속 실리사이드 물질을 포함할 수 있다.
도 21 및 도 22를 참고하면, 프리 제1 액티브 컨택(180p)의 일부가 식각되어 제1 액티브 컨택(180)이 형성될 수 있다.
프리 제1 액티브 컨택(180p)의 일부가 식각되어 제1 액티브 컨택(180)의 상면(180_US)을 노출하는 제2 트렌치(TR2)가 형성될 수 있다.
제1 액티브 컨택(180)의 상면(180_US)은 게이트 캡핑 패턴(150)의 상면(150_US)보다 낮아질 수 있다. 제1 액티브 컨택(180)의 상면(180_US)은 제1 층간 절연막(190)의 상면(190_US)보다 낮아질 수 있다. 제1 액티브 컨택(180)의 상면(180_US)은 게이트 전극(120)의 상면보다 높게 형성되는 것으로 도시하였으나, 이에 제한되는 것은 아니다. 제1 액티브 컨택(180)의 상면(180_US)은 게이트 전극(120)의 상면보다 낮게 형성될 수도 있다. 제1 액티브 컨택(180)의 상면(180_US)은 게이트 전극(120)의 상면과 동일 평면에 위치하도록 형성될 수도 있다.
프리 제1 액티브 컨택(180p)을 식각하는 것은 도 1 내지 도 13을 이용하여 설명한 원자층 식각 방법을 이용할 수 있다.
예를 들어, 제1 액티브 컨택(180)의 상면(180_US)에서 게이트 캡핑 패턴(150)의 상면(150_US)까지의 높이가 제1 높이(도 6의 H1)이면, 프리 제1 액티브 컨택(180p)을 식각하는 것은 식각 사이클이 1회 수행될 수 있다.
예를 들어, 제1 액티브 컨택(180)의 상면(180_US)에서 게이트 캡핑 패턴(150)의 상면(150_US)까지의 높이가 제2 높이(도 7의 H2)이면, 프리 제1 액티브 컨택(180p)을 식각하는 것은 식각 사이클이 2회 수행될 수 있다.
즉, 프리 제1 액티브 컨택(180p)이 식각되는 정도에 따라, 상기 식각 사이클이 수행되는 회수를 조절할 수 있다.
도 23 및 도 24를 참고하면, 제2 트렌치(TR2)를 채우는 제2 층간 절연막(195)이 형성될 수 있다.
제2 층간 절연막(195)은 인접하는 게이트 구조체(GS) 사이를 채울 수 있다. 제2 층간 절연막(195)은 제1 층간 절연막(190)과 인접하여 형성될 수 있다. 제2 층간 절연막(195)은 예를 들어, 실리콘 산화물을 포함할 수 있지만, 이에 한정되는 것은 아니다.
도 25 및 도 26을 참고하면, 제1 층간 절연막(190), 제2 층간 절연막(195), 및 게이트 캡핑 패턴(150) 상에 감광막(PR)이 형성될 수 있다.
감광막(PR)은 예를 들어, 후술할 제2 액티브 컨택(185)을 형성하기 위한 마스크로 이용될 수 있다.
도 27 및 도 28을 참고하면, 감광막(PR)을 마스크로 이용하여, 제2 층간 절연막(195)을 관통하는 제3 트렌치(TR3)가 형성될 수 있다.
제3 트렌치(TR3)는 제1 액티브 컨택(180)의 상면을 노출시킬 수 있다.
도 29 및 도 30을 참고하면, 제3 트렌치(TR3)를 채우는 제2 액티브 컨택(185)이 형성될 수 있다. 감광막(PR)은 제거될 수 있다.
제2 액티브 컨택(185)은 제1 액티브 컨택(180) 상에 형성될 수 있다. 제2 액티브 컨택(185)은 제1 액티브 컨택(180)과 연결될 수 있다.
제2 액티브 컨택(185)은 다중막으로 형성될 수 있다. 제2 액티브 컨택(185)은 예를 들어, 제2 액티브 컨택 배리어막(185a)과 제2 액티브 컨택 필링막(185b)을 포함할 수 있다. 제2 액티브 컨택 필링막(185b)은 제2 액티브 컨택 배리어막(185a) 상에 배치될 수 있다. 제2 액티브 컨택 배리어막(185a)은 제2 액티브 컨택 필링막(185b)의 바닥면과 측벽을 따라 배치될 수 있다.
제2 액티브 컨택 배리어막(185a)과 제2 액티브 컨택 필링막(185b)에 포함된 물질에 관한 내용은 각각 제1 액티브 컨택 배리어막(180a)과 제1 액티브 컨택 필링막(180b)에 포함된 물질에 관한 설명과 동일할 수 있다.
도 31 및 도 32를 참고하면, 게이트 캡핑 패턴(150)을 관통하여 게이트 전극(120)과 연결되는 게이트 컨택(160)이 형성될 수 있다.
게이트 컨택(160)은 게이트 캡핑 패턴(150)을 제3 방향(D3)으로 관통하여 형성될 수 있다. 게이트 컨택(160)은 다중막으로 형성될 수 있다. 게이트 컨택(160)은 예를 들어, 게이트 컨택 배리어막(160a)과 게이트 컨택 필링막(160b)을 포함할 수 있다. 게이트 컨택 필링막(160b)은 게이트 컨택 배리어막(160a) 상에 배치될 수 있다. 게이트 컨택 배리어막(160a)은 게이트 컨택 필링막(160b)의 측벽 및 바닥면을 따라 배치될 수 있다.
게이트 컨택 배리어막(160a)과 게이트 컨택 필링막(160b)에 포함된 물질에 관한 내용은 각각 제1 액티브 컨택 배리어막(180a)과 제1 액티브 컨택 필링막(180b)에 포함된 물질에 관한 설명과 동일할 수 있다.
이어서, 제1 층간 절연막(190), 제2 층간 절연막(195), 및 게이트 캡핑 패턴(150) 상에 배선 식각 정지막(205)이 형성될 수 있다.
배선 식각 정지막(205)은 제1 층간 절연막(190)의 상면, 제2 층간 절연막(195)의 상면, 및 게이트 캡핑 패턴(150)의 상면을 따라 연장되어 형성될 수 있다. 배선 식각 정지막(205)은 예를 들어, 후술될 제3 층간 절연막(290)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 배선 식각 정지막(205)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC), 알루미늄 산화물(AlO), 알루미늄 질화물(AlN) 및 알루미늄 산탄화물(AlOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
이어서, 배선 식각 정지막(205) 상에 제3 층간 절연막(290)이 형성될 수 있다. 제3 층간 절연막(290)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.
이어서, 제3 층간 절연막(290) 및 배선 식각 정지막(205)을 관통하는 제1 배선 패턴(210)이 형성될 수 있다. 제1 배선 패턴(210)은 게이트 컨택(160) 및 제2 액티브 컨택(185)과 연결될 수 있다.
제1 배선 패턴(210)은 다중 도전막 구조를 가질 수 있다. 제1 배선 패턴(210)은 예를 들어, 제1 배선 배리어막(210a)과, 제1 배선 필링막(210b)을 포함할 수 있다. 제1 배선 필링막(210b)은 제1 배선 배리어막(210a) 상에 배치될 수 있다. 제1 배선 배리어막(210a)은 제1 배선 필링막(210b)의 측벽과 바닥면을 따라 배치될 수 있다.
이어서, 제3 층간 절연막(290) 상에, 제4 층간 절연막(390)이 형성될 수 있다. 제4 층간 절연막(390)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.
이어서, 제4 층간 절연막(390) 내에 배치되는 비아 구조체(310) 및 제2 배선 패턴(320)이 차례로 형성될 수 있다.
비아 구조체(310)는 제1 배선 패턴(210) 상에 형성될 수 있다. 비아 구조체(310)는 제1 배선 패턴(210)과 연결될 수 있다. 비아 구조체(310)는 비아 배리어막(310a)과 비아 필링막(310b)을 포함하는 다중막일 수 있다. 비아 필링막(310b)은 비아 배리어막(310a) 상에 배치될 수 있다. 비아 배리어막(310a)은 비아 필링막(310b)의 측벽 및 바닥면을 따라 배치될 수 있다.
비아 배리어막(310a)은 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 티타늄 실리콘 질화물(TiSiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 보론(NiB), 텅스텐(W), 텅스텐 질화물(WN), 텅스텐 탄질화물(WCN), 지르코늄(Zr), 지르코늄 질화물(ZrN), 바나듐(V), 바나듐 질화물(VN), 니오븀(Nb), 니오븀 질화물(NbN), 백금(Pt), 이리듐(Ir), 로듐(Rh) 및 2차원 물질(Two-dimensional(2D) material) 중 적어도 하나를 포함할 수 있다.
비아 필링막(310b)은 예를 들어, 알루미늄(Al), 구리(Cu), 텅스텐(W), 코발트(Co), 루테늄(Ru), 은(Ag), 금(Au), 망간(Mn) 및 몰리브덴(Mo) 중 적어도 하나를 포함할 수 있다.
제2 배선 패턴(320)은 비아 구조체(310) 상에 배치될 수 있다. 제2 배선 패턴(320)은 제2 배선 배리어막(320a)과 제2 배선 필링막(320b)을 포함하는 다중막일 수 있다.
제2 배선 필링막(320b)은 제2 배선 배리어막(320a) 상에 배치될 수 있다. 제2 배선 배리어막(320a)은 제2 배선 필링막(320b)의 측벽 및 바닥면을 따라 배치될 수 있다. 제2 배선 배리어막(320a) 및 제2 배선 필링막(320b)에 포함된 물질에 관한 내용은 제1 배선 배리어막(210a) 및 제1 배선 필링막(310b)에 포함된 물질에 관한 설명과 동일할 수 있다.
도시되진 않았지만, 도 21 및 도 22에서 설명된 것과 다르게, 제1 배선 패턴(210)과 제3 방향(Z)으로 중첩되는 프리 제1 액티브 컨택(180p)은 식각되지 않을 수 있다. 이 경우, 제1 배선 패턴(210)과 제3 방향(Z)으로 중첩되는 영역에 마스크 패턴이 형성될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 제1 기판 20: 금속층
30: 절연층 100: 제2 기판
180: 제1 액티브 컨택 185: 제2 액티브 컨택
190: 제1 층간 절연막 195: 제2 층간 절연막

Claims (10)

  1. 기판 상에, 금속층을 형성하고,
    상기 금속층의 적어도 일부를 식각하는 것을 포함하고,
    상기 금속층의 적어도 일부를 식각하는 것은 적어도 하나 이상의 식각 사이클을 포함하고,
    상기 식각 사이클은 상기 금속층 상에 활성 가스를 공급하고,
    상기 활성 가스를 공급한 후, 에칭 보조 가스를 공급하는 것을 포함하고,
    상기 에칭 보조 가스는 하기 일반식(1)로 표시되고,
    Figure pat00007
    (1)
    상기 일반식 (1)에서, R1, R2, R3, R4 및 R5는 각각 독립적으로 수소 또는 C1-C4 알킬기를 포함하는, 원자층 식각 방법.
  2. 제 1항에 있어서,
    상기 금속층은 이리듐(Ir), 루테늄(Ru), 로듐(Rh), 몰리브덴(Mo), 구리(Cu), 안티모니(Sb), 알루미늄(Al), 타이타늄(Ti), 니켈(Ni), 탄탈륨(Ta), 지르코늄(Zr), 하프늄(Hf), 텅스텐(W) 및 코발트(Co) 중 적어도 하나를 포함하는, 원자층 식각 방법.
  3. 제 1항에 있어서,
    상기 활성 가스는 불소(F2), 염소(Cl2), 브롬(Br2), 요오드(I2), C1-7알킬할라이드 및 트리C1-7알킬실릴할라이드 중 적어도 하나를 포함하는, 원자층 식각 방법.
  4. 제 1항에 있어서,
    상기 활성 가스를 공급하기 전에, 상기 금속층의 표면을 환원하는 전처리 공정을 수행하는 것을 더 포함하고,
    상기 전처리 공정을 수행하는 것은 환원 가스를 공급하는 것을 포함하는, 원자층 식각 방법.
  5. 제 1항에 있어서,
    상기 에칭 보조 가스를 공급하기 전에, 잔류된 상기 활성 가스를 제거하고,
    상기 에칭 보조 가스를 공급한 후, 잔류된 상기 에칭 보조 가스를 제거하는 것을 더 포함하는, 원자층 식각 방법.
  6. 기판 상에, 금속층을 형성하고,
    상기 금속층의 적어도 일부를 식각하는 것을 포함하고,
    상기 금속층의 적어도 일부를 식각하는 것은 적어도 하나 이상의 식각 사이클을 포함하고,
    상기 식각 사이클은 상기 금속층 상에 할로겐(halogen) 가스를 포함하는 활성 가스를 공급하고,
    상기 활성 가스를 공급한 후, 아민(amine) 계열의 에칭 보조 가스를 공급하는 것을 포함하고,
    상기 에칭 보조 가스를 공급하는 것은, 50 내지 70 Torr·sec의 주입량으로 공급하는, 원자층 식각 방법.
  7. 제 6항에 있어서,
    상기 에칭 보조 가스는 하기 일반식(1)로 표시되고,
    Figure pat00008
    (1)
    상기 일반식 (1)에서, R1, R2, R3, R4 및 R5는 각각 독립적으로 수소 또는 C1-C4 알킬기를 포함하는, 원자층 식각 방법.
  8. 제 6항에 있어서,
    상기 금속층은 이리듐(Ir), 루테늄(Ru), 로듐(Rh), 몰리브덴(Mo), 구리(Cu), 안티모니(Sb), 알루미늄(Al), 타이타늄(Ti), 니켈(Ni), 탄탈륨(Ta), 지르코늄(Zr), 하프늄(Hf), 텅스텐(W) 및 코발트(Co) 중 적어도 하나를 포함하는, 원자층 식각 방법.
  9. 기판 상에, 활성 패턴을 형성하고,
    상기 활성 패턴 상에 소오스/드레인 패턴을 형성하고,
    상기 소오스/드레인 패턴 상에 층간 절연막을 형성하고,
    상기 층간 절연막 내에, 상기 소오스/드레인 패턴과 연결된 프리 액티브 컨택을 형성하고,
    상기 프리 액티브 컨택의 일부를 식각하는 것을 포함하고,
    상기 프리 액티브 컨택의 일부를 식각하는 것은, 적어도 하나 이상의 식각 사이클을 포함하고,
    상기 식각 사이클은 상기 프리 액티브 컨택 상에 활성 가스를 공급하고,
    상기 활성 가스를 공급한 후, 에칭 보조 가스를 공급하는 것을 포함하고,
    상기 에칭 보조 가스는 하기 일반식(1)로 표시되고,
    Figure pat00009
    (1)
    상기 일반식 (1)에서, R1, R2, R3, R4 및 R5는 각각 독립적으로 수소 또는 C1-C4 알킬기를 포함하는, 반도체 장치 제조 방법.
  10. 제 9항에 있어서,
    상기 에칭 보조 가스를 공급하는 것은 50 내지 70 Torr·sec의 주입량으로 공급하는, 반도체 장치 제조 방법.
KR1020210060066A 2021-05-10 2021-05-10 원자층 식각 방법 및 이를 이용한 반도체 장치 제조 방법 KR20220152755A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020210060066A KR20220152755A (ko) 2021-05-10 2021-05-10 원자층 식각 방법 및 이를 이용한 반도체 장치 제조 방법
US17/535,933 US11901191B2 (en) 2021-05-10 2021-11-26 Atomic layer etching method and semiconductor device manufacturing method using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210060066A KR20220152755A (ko) 2021-05-10 2021-05-10 원자층 식각 방법 및 이를 이용한 반도체 장치 제조 방법

Publications (1)

Publication Number Publication Date
KR20220152755A true KR20220152755A (ko) 2022-11-17

Family

ID=84103141

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210060066A KR20220152755A (ko) 2021-05-10 2021-05-10 원자층 식각 방법 및 이를 이용한 반도체 장치 제조 방법

Country Status (2)

Country Link
US (1) US11901191B2 (ko)
KR (1) KR20220152755A (ko)

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2677321B2 (ja) 1995-03-15 1997-11-17 科学技術庁金属材料技術研究所長 ドライエッチング方法
KR100259609B1 (ko) 1996-06-13 2000-08-01 우성일 전이금속 박막의 식각방법
DE19631622A1 (de) 1996-08-05 1998-02-12 Siemens Ag Verfahren zum plasmaunterstützten anisotropen Ätzen von Metallen, Metalloxiden und deren Gemische
JP2007051200A (ja) 2005-08-17 2007-03-01 Tosoh Corp シリコンエッチング用組成物
TWI591211B (zh) 2013-03-13 2017-07-11 應用材料股份有限公司 蝕刻包含過渡金屬的膜之方法
US9309598B2 (en) * 2014-05-28 2016-04-12 Applied Materials, Inc. Oxide and metal removal
US9870899B2 (en) 2015-04-24 2018-01-16 Lam Research Corporation Cobalt etch back
JP6559107B2 (ja) 2016-09-09 2019-08-14 東京エレクトロン株式会社 成膜方法および成膜システム
US10163696B2 (en) 2016-11-11 2018-12-25 Applied Materials, Inc. Selective cobalt removal for bottom up gapfill
KR102609044B1 (ko) 2017-12-08 2023-12-01 바스프 에스이 저-k 물질, 구리 및/또는 코발트의 층의 존재하에서 알루미늄 화합물을 포함하는 층을 선택적으로 에칭하기 위한 조성물 및 방법
US10573527B2 (en) 2018-04-06 2020-02-25 Applied Materials, Inc. Gas-phase selective etching systems and methods
US11270893B2 (en) 2019-04-08 2022-03-08 International Business Machines Corporation Layer-by-layer etching of poly-granular metal-based materials for semiconductor structures

Also Published As

Publication number Publication date
US11901191B2 (en) 2024-02-13
US20220375760A1 (en) 2022-11-24

Similar Documents

Publication Publication Date Title
US20200350417A1 (en) FinFET Device and Method of Manufacture
US9356149B2 (en) Silicide protection during contact metallization and resulting semiconductor structures
US9029920B2 (en) Semiconductor devices and methods of fabrication with reduced gate and contact resistances
WO2015138176A1 (en) MULTI-THRESHOLD VOLTAGE (Vt) WORKFUNCTION METAL BY SELECTIVE ATOMIC LAYER DEPOSITION (ALD)
JP4647682B2 (ja) 半導体装置及びその製造方法
US10431665B2 (en) Multiple-layer spacers for field-effect transistors
US20200251574A1 (en) High-K Metal Gate Process and Device
CN110504170A (zh) 制作半导体结构的方法
KR20170104936A (ko) 금속 규화물들의 선택적 형성
US11664219B2 (en) Selective deposition of SiOC thin films
US11901362B2 (en) Semiconductor device and method
US20240097009A1 (en) Semiconductor device and method for forming the same
US20210384035A1 (en) Fluorine-Free Tungsten ALD And Tungsten Selective CVD For Dielectrics
US20130207171A1 (en) Semiconductor device having capacitor including high-k dielectric
KR102550652B1 (ko) 반도체 소자의 제조 방법
US20230420565A1 (en) Method for forming dual silicide in manufacturing process of semiconductor structure
KR20220152755A (ko) 원자층 식각 방법 및 이를 이용한 반도체 장치 제조 방법
TW201814078A (zh) 以原子層沉積形成鎢層的方法
CN106960796A (zh) 形成半导体结构的方法
CN112750767A (zh) 非共形帽盖层及其形成方法
US20240130102A1 (en) Semiconductor device with peripheral gate structure and method for fabricating the same
KR102575956B1 (ko) 집적 회로 구조체 및 그 제조 방법
US20240178288A1 (en) Semiconductor device with energy-removable layer
US20220328626A1 (en) Contact Structures for Semiconductor Devices
US20230163191A1 (en) Semiconductor Device and Method of Forming the Same